CN109727627B - 组读取刷新 - Google Patents

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Abstract

本发明题为“组读取刷新”。本发明公开了用于执行组读取刷新的装置、系统、方法和计算机程序产品。装置包括多个存储器组。装置包括操作电路，该操作电路对多个存储器组中所选择的存储器组执行操作。装置包括修正电路，该修正电路响应于对所选择的存储器组的操作而对多个存储器组的未经选择的存储器组执行对策操作。

Description

组读取刷新
技术领域
在各种实施方案中，本公开涉及存储器，并且更具体地涉及在存储块上执行组读取刷新。
背景技术
许多电路和设备，诸如存储器设备等，可按块或组来组织。在某些构形中，如果存储器单元的块或组已被扰乱或处于意料不到的状态，则从存储器设备读取的数据可能具有数据错误。
发明内容
提供了用于执行组读取刷新的装置。在一个实施方案中，装置包括多个存储器组。在某些实施方案中，装置包括对多个存储器组的所选择的存储器组执行操作的操作电路。在一些实施方案中，装置包括修正电路，该修正电路响应于对所选择的存储器组的操作而对多个存储器组的未经选择的存储器组执行对策操作。
提供了用于执行组读取刷新的系统。在一个实施方案中，系统包括多个存储块，该多个存储块耦接到相同控制线。在各种实施方案中，系统包括控制器。在另一个实施方案中，控制器被配置为对多个存储块中所选择的存储块执行操作；确定要执行的读取刷新类型；并且作为操作的一部分，在多个存储块的未经选择的存储块上执行该类型的读取刷新。
在一个实施方案中，用于执行组读取刷新的装置包括用于以下操作的装置：使用所选择的存储器单元组的操作电压电平和多个存储器单元的未经选择的存储器单元组的不同的电压电平对多个存储器单元的所选择的存储器单元组执行操作。在一些实施方案中，装置包括用于以下操作的装置：响应于完成操作而对多个存储器单元的未经选择的存储器单元组执行读取刷新。
附图说明
下面参考附图中示出的特定实施方案包括更具体的描述。应理解，这些附图仅描述了本公开的某些实施方案，因此不应被视为限制本发明的范围，通过使用附图用附加的特征和细节来描述和解释本公开，其中：
图1A是示出用于执行组读取刷新的系统的一个实施方案的示意性框图；
图1B是示出用于执行组读取刷新的系统的另一实施方案的示意性框图；
图2是示出一串存储单元的一个实施方案的示意性框图；
图3是示出存储单元阵列的一个实施方案的示意性框图；
图4示出了3D垂直NAND闪存结构的一个实施方案；
图5是示出包括存储块的非易失性存储器元件的一个实施方案的示意性框图；
图6是示出组刷新部件的一个实施方案的示意性框图；
图7是示出组刷新部件的另一实施方案的示意性框图；
图8是示出用于执行组读取刷新的方法的一个实施方案的示意性流程图；并且
图9是示出用于执行组读取刷新的方法的另一实施方案的示意性流程图。
具体实施方式
本公开的各方面可体现为装置、系统、方法或计算机程序产品。因此，本公开的各方面可采取完全硬件实施方案、完全软件实施方案(包括固件、常驻软件、微代码等)的形式或者组合软件和硬件方面的实施方案，所述实施方案本文中通常都称为“电路”、“模块”、“装置”或“系统”。此外，本公开的各方面可采取体现在存储计算机可读和/或可执行程序代码的一个或多个非暂时性计算机可读存储介质中的计算机程序产品的形式。
本说明书中描述的许多功能单元已被标记为模块，以便更具体地强调它们的实现独立性。例如，模块可实现为包括定制VLSI电路或门阵列、现成半导体诸如逻辑芯片、晶体管或其他分立元件的硬件电路。模块还可在可编程硬件器件中实现，诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑器件等。
模块还可至少部分地以软件实现，以由各种类型的处理器执行。所识别的可执行代码模块可例如包括计算机指令的一个或多个物理或逻辑块，其可例如被组织为对象、过程或功能。然而，所识别的模块的可执行文件不需要在物理上位于一起，而是可包括存储在不同位置的不同指令，当在逻辑上连接在一起时，这些指令包括模块并实现模块的所述目的。
实际上，可执行代码的模块可包括单个指令或许多指令，甚至可分布在几个不同的代码段上、不同的程序中、跨几个存储器设备等。在用软件实现模块或模块的部分的情况下，软件部分可存储在一个或多个计算机可读和/或可执行存储介质上。可使用一个或多个计算机可读存储介质的任何组合。计算机可读存储介质可包括例如但不限于电子、磁、光、电磁、红外或半导体系统、装置或设备，或前述的任何合适组合，但不包括传播信号。在本文档的上下文中，计算机可读和/或可执行存储介质可是任何有形和/或非暂时性介质，其可包含或存储程序以供指令执行系统、装置、处理器或设备使用或与之结合使用。
用于执行本公开的方面的操作的计算机程序代码可以一种或多种编程语言的任何组合来编写，包括诸如Python、Java、Smalltalk、C++、C#、Objective C等的面向对象的编程语言、常规程序编程语言，诸如“C”编程语言、脚本编程语言和/或其他类似的编程语言。程序代码可部分地或完全地在用户的计算机和/或通过数据网络等在远程计算机或服务器中的一者或多者上执行。
如本文所使用的，部件包括有形的、物理的、非暂时性的设备。例如，部件可实现为硬件逻辑电路，该硬件逻辑电路包括定制VLSI电路、门阵列或其他集成电路；现成的半导体诸如逻辑芯片、晶体管或其他分立器件；和/或其他机械或电气设备。部件还可在可编程硬件器件中实现，诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑器件等。部件可包括一个或多个硅集成电路器件(例如，芯片、管芯、管芯平面、封装)或其他分立电子器件，通过印刷电路板(PCB)的电线等与一个或多个其他部件电连通。在某些实施方案中，本文描述的每个模块可替代地由部件实现或实现为部件。
整个本说明书对“一个实施方案”，“实施方案”或类似语言的引用意味着结合该实施方案描述的特定特征结构、结构或特性包括在本公开的至少一个实施方案中。因此，在整个说明书中出现的短语“在一个实施方案中”，“在实施方案中”和类似语言可以但不一定全部指代相同的实施方案，而是表示“一个或多个但不是所有实施方案”，除非另有明确说明。术语“包括”“包含”“具有”及其变型意思是“包括但不限于”，除非另有明确说明。除非另有明确说明，否则列举的项目列表并不意味着任何或所有项目是相互排斥和/或相互包含的。除非另有明确说明，否则术语“一”，“一个”和“该”也指“一个或多个”。
下面参考根据本公开实施方案的方法、装置、系统和计算机程序产品的示意性流程图和/或示意性框图来描述本公开的各方面。应当理解，示意性流程图和/或示意性框图的每个框以及示意性流程图和/或示意性框图中的框的组合可由计算机程序指令实现。可将这些计算机程序指令提供给计算机的处理器或其他可编程数据处理装置以产生机器，使得通过处理器或其他可编程数据处理装置执行的指令创建用于实现在示意性流程图和/或示意性框图的框或多个框中指定的功能和/或动作的装置。
还应注意，在一些替代具体实施中，框中提到的功能可不按图中所示的顺序发生。例如，连续示出的两个框实际上可基本上同时执行，或者这些框有时可以相反的顺序执行，这取决于所涉及的功能。可设想其他步骤和方法，其在功能、逻辑或效果上等同于所示附图的一个或多个框或其部分。尽管在流程图和/或框图中可采用各种箭头类型和线类型，但是应理解它们不限制相应实施方案的范围。例如，箭头可指示所描绘的实施方案的枚举步骤之间的未指定持续时间的等待或监视时段。
在以下详细描述中，参考了附图，附图形成了其一部分。前述发明内容仅是例示性的，并不旨在以任何方式进行限制。除了以上描述的例示性方面、实施方案和特征结构之外，通过参考附图和以下详细描述，其他方面、实施方案和特征结构将变得显而易见。每个附图中的元件的描述可参考前述附图的元件。类似的数字可指代附图中的类似元件，包括类似元件的替代实施方案。
图1A是系统100的一个实施方案的框图，系统100包括用于非易失性存储器设备120的组刷新部件150。组刷新部件150可是非易失性存储器媒体控制器126、非易失性存储器元件123、设备驱动器等的一部分和/或与其通信。组刷新部件150可在计算设备110的非易失性存储器系统102上操作，计算设备110可包括处理器111、易失性存储器112和通信接口113。处理器111可以包括一个或多个中央处理单元、一个或多个通用处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，计算设备110可是在主机内操作的虚拟机)、一个或多个处理器核等。通信接口113可包括一个或多个网络接口，其被配置为将计算设备110和/或非易失性存储器控制器126通信地耦接到通信网络115，诸如因特网协议(IP)网络、存储区域网络(SAN)、无线网络、有线网络等。
在各种实施方案中，非易失性存储器设备120可相对于计算设备110设置在一个或多个不同的位置。在一个实施方案中，非易失性存储器件120包括一个或多个非易失性存储器元件123，诸如设置在一个或多个印刷电路板、存储壳体和/或其他机械和/或电气支撑结构上的半导体芯片或封装或其他集成电路器件。例如，非易失性存储器设备120可包括一个或多个直接内联存储器模块(DIMM)卡、一个或多个扩展卡和/或子卡、固态驱动器(SSD)或其他硬盘驱动器设备，和/或可具有另一存储器和/或存储形状因子。非易失性存储器设备120可与计算设备110的主板集成和/或安装在计算设备110的主板上，安装在计算设备110的端口和/或插槽中，安装在网络115上的不同计算设备110和/或专用存储设备上，通过外部总线(例如，外部硬盘驱动器)与计算设备110通信等。
在一个实施方案中，非易失性存储器设备120可设置在处理器111的存储器总线上(例如，在与易失性存储器112相同的存储器总线上，在与易失性存储器112不同的存储器总线上，代替易失性存储器112等等)。在另一实施方案中，非易失性存储器设备120可设置在计算设备110的外围总线上，诸如外围部件互连快速(PCI Express或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线等等。在另一个实施方案中，非易失性存储器设备120可设置在数据网络115上，诸如以太网网络、Infiniband网络、网络115上的SCSI RDMA、存储区域网络(SAN)、局域网(LAN)、诸如因特网的广域网(WAN)、另一有线和/或无线网络115等。
计算设备110还可包括非暂时性计算机可读存储介质114。计算机可读存储介质114可包括可执行指令，其被配置为使计算设备110(例如，处理器111)执行本文公开的一个或多个方法的步骤。另选地或除此之外，组刷新部件150可体现为存储在非暂时性存储介质114上的一个或多个计算机可读指令。
在所描绘的实施方案中，非易失性存储器系统102包括组刷新部件150。在一个实施方案中，组刷新部件150被配置为对下面描述的非易失性存储器设备120的多个存储器组(例如，多个存储块)中所选择的存储器组执行操作。在一些实施方案中，对所选择的存储器组执行操作可将未经选择的存储器组置于与所选择的存储器组不同的读取状态(例如，将未经选择的存储器组置于第一读取状态)。在某些实施方案中，组刷新部件150响应于对所选择的存储器组的操作，可对多个存储器组中的未经选择的存储器组执行读取。由于对未经选择的存储器组的读取，未经选择的存储器组可转变到与所选择的存储器组相同的读取状态(例如，从第一读取状态转换到第二读取状态)。
如本文所用，存储块可指代非易失性存储器元件123、存储器单元和/或存储元件的组、集合和/或子集。例如，存储块可包括擦除块或能够一起访问用于一个或多个操作的其他单元组。此外，如本文所使用的，存储器组可指代非易失性存储器元件123、存储器单元和/或存储元件的组、集合和/或子集。在某些实施方案中，存储器组可包括多个存储块，该多个存储块具有共同控制线、共同通行门、共同行解码器等(例如，以节省存储器元件123的电路空间等等)。
在一个实施方案中，组刷新部件150可包括一个或多个非易失性存储器设备120的逻辑硬件，诸如非易失性存储器媒体控制器126、非易失性存储器元件123、设备控制器、现场可编程门阵列(FPGA)或其他可编程逻辑、用于FPGA或其他可编程逻辑的固件、用于在微控制器上执行的微代码、专用集成电路(ASIC)等。在另一个实施方案中，组刷新部件150可包括存储在计算机可读存储介质114上以便在处理器111上执行的可执行软件代码，诸如设备驱动程序等。在另一个实施方案中，组刷新部件150可包括可执行软件代码和逻辑硬件的组合。
图1A示出了包括多个单独部件的组刷新部件150，以示出组刷新部件150可以完全在图1A的一个或多个部件中和/或部分地在图1A的一个或多个部件内。例如，整个组刷新部件150可是非易失性存储器元件123、非易失性存储器媒体控制器126和/或非易失性存储器设备接口139的一部分。又如，组刷新部件150的一部分可是非易失性存储器元件123、非易失性存储器媒体控制器126和/或非易失性存储器设备接口139的一部分。应当注意，组刷新部件150可仅在所示部件中的一者中，和/或组刷新部件150可在图1A的部件中，其未示出其中的组刷新部件150。
在一个实施方案中，组刷新部件150被配置为经由总线125等从设备驱动程序或其他可执行应用程序接收存储请求。组刷新部件150还可被配置为经由总线125向/从设备驱动程序和/或存储客户端116传输数据。因此，在一些实施方案中，组刷新部件150可包括一个或多个直接存储器访问(DMA)模块、远程DMA模块、总线控制器、桥接器，缓冲器等和/或与之通信以有助于存储请求和相关联数据的传输。在另一个实施方案中，组刷新部件150可从存储客户端116接收存储请求作为API调用，作为IO-CTL命令等。
根据各种实施方案，与一个或多个组刷新部件150通信的非易失性存储器控制器126可管理一个或多个非易失性存储器设备120和/或非易失性存储器元件123。一个或多个非易失性存储器设备120可包括记录、存储器和/或存储设备，诸如一个或多个固态存储设备和/或一个或多个半导体存储设备，其被布置成和/或划分成多个可寻址媒体存储位置。如本文所用，媒体存储位置指的是存储器的任何物理单元(例如，非易失性存储器设备120上的任何数量的物理存储介质)。存储器单元可包括但不限于：页面、存储器分区、块、扇区、物理存储位置(例如，逻辑页面、逻辑块)的集合或组等。
在某些实施方案中，设备驱动程序和/或非易失性存储器媒体控制器126可向存储客户端116呈现逻辑地址空间134。如本文所用，逻辑地址空间134指的是存储器资源的逻辑表示。逻辑地址空间134可包括多个(例如，范围)逻辑地址。如本文所用，逻辑地址是指用于引用存储器资源(例如，数据)的任何标识符，包括但不限于：逻辑块地址(LBA)、柱面/磁头/扇区(CHS)地址、文件名、对象标识符、inode、通用唯一标识符(UUID)、全局唯一标识符(GUID)、哈希码、签名、索引条目、范围、程度等。
用于非易失性存储器设备120的设备驱动程序可维护元数据135，诸如逻辑到物理地址映射结构，以将逻辑地址空间134的逻辑地址映射到非易失性存储器设备120上的媒体存储位置。设备驱动程序可被配置为向一个或多个存储客户端116提供存储服务。存储客户端116可包括在计算设备110上操作的本地存储客户端116和/或能够经由网络115和/或网络接口113访问的远程存储客户端116。存储客户端116可包括但不限于：操作系统、文件系统、数据库应用程序、服务器应用程序、内核级进程、用户级进程、应用程序等。
设备驱动程序可通信地耦接到一个或多个非易失性存储器设备120。一个或多个非易失性存储器设备120可包括不同类型的非易失性存储器设备，包括但不限于：固态存储设备、半导体存储设备、SAN存储资源等。一个或多个非易失性存储器设备120可包括一个或多个相应的非易失性存储器媒体控制器126和非易失性存储器媒体122。设备驱动程序可经由传统的块I/O接口131提供对一个或多个非易失性存储器设备120的访问。另外，设备驱动程序可通过SCM接口132提供对增强功能的访问。元数据135可用于管理和/或跟踪通过块I/O接口131、SCM接口132、高速缓存接口133或其他相关接口中的任何一者执行的数据操作。
高速缓存接口133可暴露经由用于非易失性存储器设备120的设备驱动程序可访问的高速缓存特定的特征结构。另外，在一些实施方案中，呈现给存储客户端116的SCM接口132提供对由一个或多个非易失性存储器设备120和/或一个或多个非易失性存储器媒体控制器126实现的数据变换的访问。
设备驱动程序可通过一个或多个接口向存储客户端116呈现逻辑地址空间134。如上所述，逻辑地址空间134可包括多个逻辑地址，每个逻辑地址对应于一个或多个非易失性存储器设备120的相应媒体位置。设备驱动程序可维护元数据135，该元数据包括介于逻辑地址和媒体位置之间的任意映射等。
设备驱动程序还可包括非易失性存储器设备接口139和/或与之通信，非易失性存储器设备接口139被配置为通过总线125将数据、命令和/或查询传输到一个或多个非易失性存储器设备120，包括但不限于：处理器111的存储器总线、外围部件互连快速(PCIExpress或PCIe)总线、串行高级技术附件(ATA)总线、并行ATA总线、小型计算机系统接口(SCSI)、FireWire、光纤通道、通用串行总线(USB)、PCIe高级切换(PCIe-AS)总线、网络115、Infiniband、SCSI RDMA等。非易失性存储器设备接口139可使用输入-输出控制(IO-CTL)命令、IO-CTL命令扩展、远程直接存储器访问等来与一个或多个非易失性存储器设备120通信。
通信接口113可以包括一个或多个网络接口，其被配置为将计算设备110和/或非易失性存储器控制器126通信地耦接到网络115和/或一个或多个远程的、网络可访问的存储客户端116。存储客户端116可包括在计算设备110上操作的本地存储客户端116和/或可通过网络115和/或网络接口113访问的远程存储客户端116。非易失性存储器控制器126是一个或多个非易失性存储器设备120的一部分和/或与其通信。尽管图1A示出了单个非易失性存储器设备120，但是本公开不限于此方面，并且可适应成结合任何数量的非易失性存储器设备120。
非易失性存储器设备120可包括非易失性存储介质122中的一个或多个元件123，其可包括但不限于：ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器(PCM、PCME、PRAM、PCRAM、卵形统一存储器、硫属化合物物RAM或C-RAM)、NAND闪存(例如，2D NAND闪存、3D NAND闪存)、NOR闪存、纳米随机存取存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于氧化硅的亚10纳米工艺存储器、石墨烯存储器、硅氧化物-氮化物-氧化硅(SONOS)、可编程金属化单元(PMC)、导电桥接RAM(CBRAM)、磁阻RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光存储介质等。在某些实施方案中，非易失性存储介质122的一个或多个元件123包括存储级存储器(SCM)。
虽然诸如NAND闪存的传统技术可是块和/或页面可寻址的，但是在一个实施方案中，存储级存储器是字节可寻址的。在另一个实施方案中，存储级存储器可比NAND闪存更快和/或具有更长的寿命(例如，耐久性)；可比DRAM具有更低的成本、更少的功率和/或具有更高的存储密度；或与其他技术相比提供一项或多项其他好处或改进。例如，存储级存储器可包括ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器、纳米RAM、基于纳米晶体线的存储器、基于氧化硅的亚10纳米处理存储器、石墨烯存储器、SONOS存储器、PMC存储器、CBRAM、MRAM和/或其变体的一个或多个非易失性存储器元件123。
虽然在各种实施方案中非易失性存储介质122在本文中称为“存储介质”，但是非易失性存储介质122可更一般地包括能够记录数据的一个或多个非易失性记录介质，其可被称为非易失性存储器介质、非易失性存储介质等。此外，在各种实施方案中，非易失性存储器设备120可包括非易失性记录设备、非易失性存储器设备、非易失性存储设备等。
非易失性存储器介质122可包括一个或多个非易失性存储器元件123，其可包括但不限于：芯片、封装、平面、管芯等。非易失性存储器媒体控制器126可被配置为管理非易失性存储器媒体122上的数据操作，并且可包括一个或多个处理器、可编程处理器(例如，FPGA)、ASIC、微控制器等。在一些实施方案中，非易失性存储器媒体控制器126被配置为在非易失性存储器媒体122上存储数据和/或从非易失性存储器媒体122读取数据，以向/从非易失性存储器设备120传输数据等等。
非易失性存储器媒体控制器126可通过总线127通信地耦接到非易失性存储器媒体122。总线127可包括I/O总线，该I/O总线用于向/从非易失性存储器元件123传送数据。总线127还可包括控制总线，该控制总线用于将寻址和其他命令和控制信息传送到非易失性存储元件123。在一些实施方案中，总线127可并行地将非易失性存储器元件123通信地耦接到非易失性存储器媒体控制器126。该并行访问可允许将非易失性存储器元件123作为组进行管理，从而形成逻辑存储器元件129。逻辑存储器元件可被划分为相应的逻辑存储器单元(例如，逻辑页面)和/或逻辑存储器部分(例如，逻辑块)。逻辑存储器单元可通过逻辑上组合每个非易失性存储器元件的物理存储器单元来形成。
在某些实施方案中，非易失性存储器控制器126可使用字线的地址来组织非易失性存储器元件123内的字线块，使得字线在逻辑上被组织成单调递增的序列(例如，将字线的地址解码和/或转换成单调递增的序列等。)在另一个实施方案中，非易失性存储元件123内的块的字线可物理地布置在单调递增的字线地址序列中，其中连续寻址的字线也物理上相邻(例如，WL0，WL1，WL2，…WLN)。
非易失性存储器控制器126可包括在计算设备110上执行的设备驱动程序和/或与之通信。设备驱动程序可经由一个或多个接口131、132和/或133向存储客户端116提供存储服务。在一些实施方案中，设备驱动程序提供块设备I/O接口131，存储客户端116通过块接口I/O接口131执行块级I/O操作。另选地或除此之外，设备驱动程序可提供存储级存储器(SCM)接口132，其可向存储客户端116提供其他存储服务。在一些实施方案中，SCM接口132可包括对块设备接口131的扩展(例如，存储客户端116可通过对块设备接口131的扩展或添加来访问SCM接口132)。另选地或除此之外，SCM接口132可作为单独的API、服务和/或库提供。设备驱动程序还可被配置为使用非易失性存储器系统102提供用于高速缓存数据的高速缓存接口133。
设备驱动程序还可包括非易失性存储器设备接口139，其被配置为通过总线125将数据、命令和/或查询传输到非易失性存储器介质控制器126，如上所述。
图1B示出了可包括一个或多个存储器管芯或芯片212的非易失性存储设备210的实施方案。在一些实施方案中，存储器管芯212包括存储器单元200、管芯控制器220和读/写电路230A/230B的阵列(二维或三维)。在一个实施方案中，通过各种外围电路对存储器阵列200的访问以对称的方式在阵列的相对侧上实现，使得每侧上的访问线和电路的密度减少一半。在另一实施方案中，读/写电路230A/230B包括多个感测块250，其允许并行读取或编程一页存储器单元。
在各种实施方案中，存储器阵列200可通过行解码器240A/240B的字线和通过列解码器242A/242B的位线来寻址。在一些实施方案中，控制器244被包括在与一个或多个存储器管芯212相同的存储器设备210(例如，可移动存储卡或封装)中。命令和数据经由线232在主机和控制器244之间以及经由线234在控制器和一个或多个存储器管芯212之间传输。一个具体实施可包括多个芯片212。
在一个实施方案中，管芯控制器220与读/写电路230A/230B协作以对存储器阵列200执行存储器操作。在某些实施方案中，管芯控制器220包括组刷新部件150、状态机222和片上地址解码器224。在一个实施方案中，状态机222包括组刷新部件150的至少一部分。在另一个实施方案中，控制器244包括组刷新部件150的至少一部分。
在一个实施方案中，组刷新部件150被配置为对耦接到相同控制线的多个存储块的所选择的存储块执行操作，确定要执行的读取刷新的类型，并且作为操作的一部分，对多个存储块的未经选择的存储块执行该类型的读取刷新。
在一个实施方案中，状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口，以在主机或存储器控制器使用的地址与解码器240A、240B、242A、242B使用的硬件地址之间进行转换。在某些实施方案中，状态机222包括组刷新部件150的实施方案。在某些实施方案中，组刷新部件150实现为设备驱动程序中的软件、设备控制器244中的硬件、和/或管芯控制器220和/或状态机222中的硬件。
在一个实施方案中，管芯控制器220、组刷新部件150、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B和/或控制器244中的一者或任意组合可称为一个或多个管理电路。
图2示出了包括多个存储元件的NAND串的一个实施方案。在一些实施方案中，图2中示出的NAND串包括串联连接并位于第一选择晶体管270和第二选择晶体管272之间的四个晶体管260、262、264、266。在一些实施方案中，晶体管260、262、264、266包括控制栅极和浮栅。在一个实施方案中，控制栅极290、292、294、296连接到字线或者包括字线的一部分。在另一个实施方案中，晶体管260、262、264、266是存储元件、存储单元等，也称为存储器单元。在一些实施方案中，存储元件可包括多个晶体管260、262、264、266。
在一些实施方案中，第一选择晶体管270经由漏极选择栅极SGD将NAND串选通/连接到位线280。在某些实施例中，第二选择晶体管272经由源极选择栅极SGS将NAND串选通/连接到源极线282。在另一实施方案中，通过向对应的选择栅极286施加电压来控制第一选择晶体管270。在一些实施方案中，通过向对应的选择栅极288施加电压来控制第二选择晶体管272。
如图2所示，在一个实施方案中，源极线282连接到NAND串中的每个晶体管/存储单元260、262、264、266的源极。在一些实施方案中，NAND串可包括已编程的一些存储元件260、262、264、266和尚未编程的一些存储元件260、262、264、266。如下面更详细描述的，组刷新部件150对某些未经选择的存储块执行读取刷新以改变未经选择的存储块的读取状态，如下所述。
图3是示出多个NAND串320、340、360、380的电路图。使用NAND结构的闪存系统的架构可包括若干NAND串320、340、360、380。例如，图3示出了包括多个NAND串320、340、360、380的存储器阵列200中的NAND串320、340、360、380。在所示的实施方案中，每个NAND串320、340、360、380包括漏极选择晶体管322、342、362、382、源极选择晶体管327、347、367、387，以及存储元件323-326、343-346、363-366、383-386。尽管为了简单起见，示出了每个NAND串320、340、360、380的四个存储元件323-326、343-346、363-366、383-386，但是一些NAND串320、340、360、380可包括任意数量的存储元件，例如，三十二，六十四，或者类似的存储元件。
在一个实施方案中，NAND串320、340、360、380通过源极选择晶体管327、347、367、387连接到源极线319。选择线SGS可用于控制源侧选择晶体管。在一个实施方案中，各种NAND串320、340、360、380通过漏极选择晶体管322、342、362、382连接到位线321、341、361、381。漏极选择晶体管322、342、362、382可由漏极选择线SGD控制。在一些实施方案中，选择线不一定需要在NAND串320、340、360、380之间共用；也就是说，可为不同的NAND串320、340、360、380提供不同的选择线。
如上所述，每个字线WL0-WLn包括一个或多个存储元件323-383、324-384、325-385、326-386。在所示实施方案中，每个位线321、341、361、381和相应的NAND串320、340、360、380包括存储器阵列200的列、存储块、擦除块等。在一些实施方案中，字线WL0-WLn包括存储器阵列200的行、存储块、擦除块等。在一些实施方案中，每个字线WL0-WLn将每个存储元件323-383、324-384、325-385、326-386的控制栅极连接成行。另选地，控制栅极可由字线WL0-WLn本身提供。在一些实施方案中，字线WL0-WLn可包括数十、数百、数千、百万等的存储元件323-383、324-384、325-385、326-386。
在一个实施方案中，每个存储元件323-326、343-346、363-366、383-386被配置为存储数据。例如，当存储一位数字数据时，每个存储元件323-326、343-346、363-366、383-386的可能阈值电压(“VTH”)的范围可被划分成两个范围，其被分配逻辑数据“1”和“0”。在NAND型闪存的一个实施例中，在擦除存储元件323-326、343-346、363-366、383-386之后VTH可是负的，并且定义为逻辑“1”。在一个实施方案中，程序操作后的VTH为正，并定义为逻辑“0”。
在一些实施方案中，当VTH为负并且尝试读取时，存储元件323-326、343-346、363-366、383-386将打开以指示正在存储逻辑“1”。在另一实施方案中，当VTH为正且尝试读取操作时，存储元件将不会导通，这表示存储了逻辑“0”。每个存储元件323-383、324-384、325-385、326-386还可存储多级信息，例如，多位数字数据。在此类实施方案中，VTH值的范围划分成数据级别的数量。例如，如果可在每个存储元件323-326、343-346、363-366、383-386中存储四个级别的信息，则将有四个VTH范围，分配数据值“11”、“10”、“01”和“00”。
在NAND型存储器的一个实施例中，擦除操作之后的VTH可是负的并且被定义为“11”。正VTH值可用于状态“10”、“01”和“00”。在一个实施方案中，编程到存储元件323-326、343-346、363-366、383-386中的数据与存储元件323-326、343-346、363-366、383-386的阈值电压范围之间的特定关系取决于为存储元件323-326、343-346、363-366、383-386采用的数据编码方案。
在一些实施方案中，存储元件323-326、343-346、363-366、383-386的一部分可能是有缺陷的。在此类实施方案中，组刷新部件150可管理存储元件323-326、343-346、363-366、383-386的哪些部分执行读取刷新。
图4示出了3D垂直NAND闪存结构429或串429的横截面视图的一个实施方案。在一个实施方案中，垂直列432是圆形的并且包括4层；然而，在其他实施方案中，可包括多于或少于四个层，并且可使用其他形状(例如，“U”形而不是“I”形等)。在一个实施方案中，垂直列432包括内芯层470，该内芯层由诸如SiO2的电介质制成。也可使用其他材料。围绕内芯470的是多晶硅通道471。也可使用除多晶硅之外的材料。需注意，通道471连接到位线。围绕通道471的是隧穿电介质472。在一个实施方案中，隧穿电介质472具有ONO结构。围绕隧穿电介质472的是共享电荷捕获层473，诸如(例如)氮化硅。也可使用其他材料和结构。本文所述的技术不限于任何特定的材料或结构。
图4示出了介电层DLL49、DLL50、DLL51、DLL52和DLL53，以及字线层WLL43、WLL44、WLL45、WLL46和WLL47。每个字线层包括由氧化铝层477围绕的字线区域476，其由阻挡氧化物(SiO2)层478围绕。字线层与垂直列的物理相互作用形成存储器单元。因此，在一个实施方案中，存储器单元包括沟道471、隧穿电介质472、电荷捕获层473(例如，与其他存储器单元共享)、阻挡氧化物层478、氧化铝层477和字线区域476。在一些实施方案中，阻挡氧化物层478和氧化铝层477可由具有绝缘特性的单层材料代替，或者由具有绝缘特性的多于2层的不同材料代替。此外，使用的材料不限于二氧化硅(SiO2)或氧化铝。例如，字线层WLL47和垂直列432的一部分包括存储器单元MC1。字线层WLL46和垂直列432的一部分包括存储器单元MC2。字线层WLL45和垂直列432的一部分包括存储器单元MC3。字线层WLL44和垂直列432的一部分包括存储器单元MC4。字线层WLL43和垂直列432的一部分包括存储器单元MC5。另一体系结构中，存储单元可具有不同的结构；然而，存储器单元仍为存储单元。
当编程存储器单元时，电子存储在与存储器单元相关联的电荷捕获层473的一部分中。响应于字线区域476上的适当电压，这些电子从沟道471通过隧穿电介质472被吸入电荷捕获层473。存储器单元的阈值电压(Vth)与存储的电荷量成比例地增加。在一个实施方案中，通过Fowler-Nordheim将电子隧穿到电荷捕获层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕获层中以与电子重新结合。在一个实施方案中，经由物理机制诸如栅极引发漏极泄漏(GIDL)，使用空穴注入到电荷捕获层中来实现擦除。
在某些实施方案中，在不同位线上的不同存储器结构429(例如，不同NAND串429)中的相同位置(location)或位置(position)中的存储单元可在同一字线上。每个字线可存储一页数据，诸如每个单元存储1位数据时(SLC)；两页数据，诸如每个单元存储2位数据(MLC)；三页数据，诸如每个单元存储3位数据(TLC)；四页数据，诸如每个单元存储4位数据(QLC)；或另一数量的数据页。
在所示实施方案中，垂直3D NAND闪存结构429包括“I”形存储器结构429。在其他实施方案中，垂直3D NAND闪存结构429可包括“U”形结构，或者可具有另一垂直和/或堆叠结构。在某些实施方案中，四组串429(例如，四组48字线或另一预定数量的字线)可形成擦除块，而在其他实施方案中，少于或多于四组的串429可形成擦除块。可以理解，任何合适数量的存储单元可是单个串429的一部分。在一个实施方案中，单个串429包括48个存储单元。
图5是示出包括存储块的非易失性存储器元件123的一个实施方案的示意性框图。非易失性存储器元件123可包括任何合适数量的存储块。在所示实施方案中，非易失性存储元件123包括第一块502、第二块504、第三块506、第四块508、第五块510、第六块512、第七块514和第八块516。在一些实施方案中，存储块被组合在一起成为共享控制线的存储块组。具体地，在图5的实施方案中，第一控制线518用于向第一存储块组提供控制信号(例如，控制电压)，第一存储块组包括第一块502、第二块504、第五块510和第六块512。此外，第二控制线520用于向第二存储块组提供控制信号(例如，控制电压)，第二存储块组包括第三块506、第四块508、第七块514和第八块516。在一些实施方案中，第一存储块组和/或第二存储块组可被认为是偶数奇数组合(EOC)组。尽管仅示出了两个存储块组，但是非易失性存储元件123可包括任意数量的存储块组。
可以理解，因为存储块组中的存储块共享控制线(例如，物理控制线)，所以存储块组中的存储块可能受到控制线上提供的信号的影响。例如，在一个实施方案中，存储块组中的一个存储块可是“所选择的”存储块，而存储块组中的剩余存储块可是“未经选择的”存储块。当正在访问存储块组时，可将信号提供给控制线，该控制线被提供给所选择的存储块和未经选择的存储块。在某些实施方案中，提供给控制线的信号可使未经选择的存储块进入“第一读取状态”。这可能发生，因为未经选择的存储块具有通过控制线放电的路径。第一读取状态可能是不期望的，因为当存储块处于第一读取状态时可能存在更高的误码率。因此，未经选择的存储块可转变为“第二读取状态”以导致较低的误码率。如本文所用，“第一读取状态”可指初始读取时的存储器状态，紧接在断电之后存储器设备被供电之后的读取状态，和/或在所选块上执行读取、擦除和/或编程之后未经选择的块的读取状态。此外，如本文所用，“第二读取状态”可指初始读取之后的读取、编程之后的读取和/或编程验证之后的读取时的存储器状态。在“第一读取状态”中，阈值电压分布可与“第二读取状态”不同。“第一读取状态”可具有比“第二读取状态”更高的误码率。此外，“第一读取状态”可能表现出不稳定的行为和/或导致较高误码率的随机读取。
图6示出了组刷新部件150的一个实施方案。组刷新部件150可基本上类似于上面关于图1A、图1B、图2和/或图3所描述的组刷新部件150。通常，如上所述，组刷新部件150对多个存储器组中的所选择的存储器组执行操作，并且响应于对所选择的存储器组的操作，对多个存储器组中的未经选择的存储器组执行对策操作。因此，组刷新部件150可便于执行组读取刷新。在所示实施方案中，组刷新部件150包括存储器组602、操作电路604和修正电路606。在各种实施方案中，存储器组602、操作电路604和修正电路606可是单个集成电路芯片的一部分。
在一个实施方案中，存储器组602(例如，存储块)可是任何合适的存储器单元组(例如，存储器位置)。在某些实施方案中，存储器组602可类似于关于图5所述的存储块。在各种实施方案中，存储器组602可以这样的方式制造：对一个或多个存储器组602执行的操作影响不执行操作的一个或多个其他存储器组的状态。
在某些实施方案中，操作电路604对存储器组602的所选择的存储器组执行操作。操作电路604可执行任何合适类型的操作，诸如擦除操作、编程操作、读取操作、写入操作和/或验证操作。此外，操作电路604可响应于接收到执行操作的命令，对所选择的存储器组执行操作。可从控制器接收命令，该控制器诸如非易失性存储介质控制器126。所选择的存储器组可为由提供给所选择的存储器组的选择信号选择的存储器组。在各种实施方案中，操作电路604对所选择的存储器组执行操作可将未经选择的存储器组置于与所选择的存储器组(例如，所选择的存储器组可处于第二读取状态或标称读取状态)不同的读取状态(例如，第一读取状态、降级的读取状态)。在某些实施方案中，操作电路604对所选择的存储器组执行操作可将所选择的存储器组置于第二读取状态(例如，标称读取状态)。
在一些实施方案中，修正电路606响应于对所选择的存储器组的操作对存储器组602中的未经选择的存储器组执行对策操作(例如，读取、读取刷新、软编程、导致未经选择的存储器组从第一读取状态转换到第二读取状态的任何操作等)。在各实施方案中，修正电路606可响应于对所选择的存储器组的操作，对存储器组602的多个未经选择的存储器组执行对策操作。在一个实施方案中，对一个或多个未经选择的存储器组执行对策操作的修正电路606将一个或多个未经选择的存储器组置于与所选择的存储器组相同的读取状态(例如，第二读取状态)。在某些实施方案中，所选择的存储器组和一个或多个未经选择的存储器组耦接到单个控制线。在此类实施方案中，该一个或多个未经选择的存储器组可包括除了所选择的存储器组之外耦接到单个控制线的所有存储器组。例如，参考图5的第一存储块组，如果第一块502是选择的存储块，则第二块504、第五块510和第六块512可是一个或多个未经选择的存储块。
在一些实施方案中，对一个或多个未经选择的存储器组执行对策操作可包括对一个或多个未经选择的存储器组执行读取而不返回存储在一个或多个未经选择的存储器组上的信息(例如，不填充数据锁存器)。在各实施方案中，对一个或多个未经选择的存储器组执行读取可包括将读取电压施加到一个或多个未经选择的存储器组而不感测存储在一个或多个未经选择的存储器组上的数据。在某些实施方案中，对一个或多个未经选择的存储器组执行读取可包括对一个或多个未经选择的存储器组执行读取刷新。在此类实施方案中，对一个或多个未经选择的存储器组执行读取刷新可包括对一个或多个未经选择的存储器组的一个或多个页面执行读取刷新。在一个实施方案中，对一个或多个未经选择的存储器组执行读取可包括：在对一个或多个未经选择的存储器组中的存储器组执行操作之前执行将读取电压施加到一个或多个未经选择的存储器组达预先确定的持续时间和/或等待预先确定的持续时间。
在一些实施方案中，响应于对所选择的存储器组的操作，对存储器组602的未经选择的存储器组执行对策操作的修正电路606可包括：响应于检测到操作的完成而修正电路606直接对未经选择的存储器组执行对策操作；作为操作的一部分，修正电路606对未经选择的存储器组执行对策操作(例如，操作可是操作的初始部分，并且对策操作可是操作的最后部分)；修正电路606在完成操作后直接对未经选择的存储器组自动执行对策操作；并且/或者修正电路606响应于接收到对未经选择的存储器组执行对策操作的命令(可响应于操作的完成而发送命令)而对未经选择的存储器组执行对策操作。在某些实施方案中，除了对未经选择的存储器组执行对策操作之外，修正电路606还可对所选择的存储器组执行对策操作(例如，读取刷新)。在此类实施方案中，可在与未经选择的存储器组上的对策操作基本相同的时间执行对所选择的存储器组的对策操作。在各种实施方案中，对一个或多个未经选择的存储器组执行对策操作可增加完成操作的时间。在一些实施方案中，对一个或多个未经选择的存储器组执行对策操作可能不会增加完成操作的时间，因为对策操作是作为后台任务执行的。
图7示出了组刷新部件150的另一实施方案。组刷新部件150可基本上类似于上面关于图1A、图1B、图2、图3和/或图6所描述的组刷新部件150。通常，如上所述，组刷新部件150对耦接到相同控制线的多个存储块的所选择的存储块执行操作，确定要执行的读取刷新的类型，并且作为操作的一部分，对多个存储块的未经选择的存储块执行该类型的读取刷新。因此，组刷新部件150可有助于执行组读取刷新。在所示实施方案中，组刷新部件150包括存储器组602、操作电路604和修正电路606。存储器组602、操作电路604和修正电路606可基本上类似于关于图6描述的存储器组602、操作电路604和修正电路606。此外，组刷新部件150包括控制线电路702和行解码器704。
在一个实施方案中，控制线电路702是将存储器组602电耦接在一起的电路，并且可用于同时向所有存储器组602提供控制电压(例如，控制线518、控制线520)。如可以理解的，通过使存储器组602电耦接在一起，存储器组602可全部受到经由控制线电路702提供的控制电压的影响。在一些实施方案中，控制电压打开存储器组602的一个或多个公共通行门(例如，被配置为允许或阻止电流到达擦除块的字线的晶体管或其他开关)(例如，接收相同控制信号的一个或多个通行门)并且操作电路604向所选择的存储器组提供用于操作的操作电压，并且在操作期间向未经选择的存储器组提供偏置电压(例如，通过一个或多个公共通行门到存储器组的字线)。
例如，在一实施方案中，存储器组602中的每个擦除块包括耦接到相同控制线518、520(例如，来自用于存储器组602的擦除块的公共行解码器704等)的一个或多个通行门(例如，每个擦除块至少一个通行门、每个擦除块的每个字线的通行门等)，使得存储器组602中的每个擦除块的一个或多个通行门在选择任何一个擦除块用于存储器操作时完全接通(例如，允许电流流到擦除块的字线)并且在没有擦除块被选择时完全关闭(例如，阻止电流流到擦除块的字线)。在某些实施方案中，在完全接通栅极并向存储器组602中的每个擦除块的字线提供电流的情况下，操作电路604与控制线电路702协作以向操作选择的擦除块的字线提供操作电压(例如，擦除电压、编程电压、读取电压等)并提供偏置电压(例如，具有比操作电压低的量值)到存储器组602的其他擦除块的字线(例如，未被选择用于操作)。在一个实施方案中，其他存储器组602的字线接收很少电流或没有电流，因为它们的通行门完全关闭。
在某些实施方案中，偏置电压可具有比操作电压低的量值。例如，对于擦除操作，擦除电压可低于偏置电压，因为擦除电压具有高量值负极性电压，但是偏置电压仍然可具有较低量值(例如，绝对值电压电平)。又如，对于编程操作，编程电压可高于偏置电压并且具有更大的量值，因为编程电压具有高量值的正极性电压。在各种实施方案中，行解码器704由存储器组602的每个存储器组共享。
图8是示出用于执行组读取刷新的方法800的一个实施方案的示意性流程图。方法800开始，并且组刷新部件150发起802对一组EOC块的所选择的存储块执行操作。在一个实施方案中，组刷新部件150接收804操作完成的指示。在某些实施方案中，修正电路606对EOC块的一个或多个未经选择的存储块执行806读取刷新，并且方法800结束。
图9是示出用于执行组读取刷新的方法900的另一实施方案的示意性流程图。方法900开始，并且操作电路604对耦接到同一控制线的多个存储块的所选择的存储块执行902操作。在各种实施方案中，组刷新部件150确定904要执行的读取刷新类型。在一个实施方案中，作为操作的一部分，修正电路606对多个存储块的未经选择的存储块执行906该类型的读取刷新，并且方法900结束。该类型的读取刷新可是任何合适类型的读取刷新，诸如：读取刷新，其对未经选择的存储块执行串行读取；对未经选择的存储块执行并行读取的读取、对所有存储块执行串行读取的读取；和/或对所有存储块执行并行读取的读取。在一些实施方案中，读取刷新的类型可是D2h读取刷新，其在四分之一的管芯上执行读取刷新。在各种实施方案中，读取刷新的类型可是CFh读取刷新，其使用长读取命令执行读取刷新以将块预处理比正常感测时间段更长的时间段。
在各种实施方案中，一种用于使用多个存储器单元的所选择的一组存储器单元的操作电压电平以及多个存储器单元的未经选择的一组存储器单元的不同的电压电平对多个存储器单元的所选择的存储器单元组执行操作的装置，可包括组刷新部件150、操作电路604、管芯控制器220、状态机222、感测放大器250、读/写电路230、非易失性存储器设备120、非易失性存储器介质控制器126、非易失性存储器设备接口139、主机计算设备110、设备驱动器、在主机计算设备110上执行的控制器(例如，设备驱动器等)、处理器111、FPGA、ASIC、其他逻辑硬件和/或存储在计算机可读存储介质上的其他可执行代码。其他实施方案可包括用于使用多个存储器单元的所选择的一组存储器单元的操作电压电平和多个存储器单元的未经选择的一组存储器单元的不同的电压电平对多个存储器单元的所选择的存储器单元组执行操作的类似或等效的装置。
在某些实施方案中，用于响应于完成操作而对多个存储器单元的未经选择的一组存储器单元执行读取刷新的装置的装置可包括组刷新部件150、操作电路604、修正电路606、管芯控制器220、状态机222、感测放大器250、读/写电路230、非易失性存储器设备120、非易失性存储器介质控制器126、非易失性存储器设备接口139、主机计算设备110、设备驱动程序、在主机计算设备110上执行的控制器(例如，设备驱动程序等)、处理器111、FPGA、ASIC、其他逻辑硬件和/或存储在计算机可读存储介质上的其他可执行代码中的一者或多者。其他实施方案可包括用于响应于完成操作而对多个存储器单元的未经选择的一组存储器单元执行读取刷新的类似或等效装置。
在不脱离本发明的精神或本质特征的情况下，本公开可以其他特定形式实现。所描述的实施方案在所有方面都应被视为仅是说明性的而非限制性的。因此，本公开的范围由所附权利要求而不是前面的描述表示。在权利要求的含义和等同范围内的所有变化都包含在其范围内。

Claims (19)

1.一种存储器装置，包括：
多个存储器组；
操作电路，所述操作电路对所述多个存储器组中所选择的存储器组执行操作，其中所述操作将所选择的存储器组转换到读取状态；和
修正电路，所述修正电路响应于对所选择的存储器组的所述操作而对所述多个存储器组中所未经选择的存储器组执行对策操作，其中所述对策操作将所未经选择的存储组置于所述读取状态。
2.根据权利要求1所述的存储器装置，其中所述多个存储器组、所述操作电路和所述修正电路是单个集成电路芯片的一部分。
3.根据权利要求1所述的存储器装置，还包括控制线电路，所述控制线电路向所述多个存储器组提供控制电压。
4.根据权利要求3所述的存储器装置，其中所述控制电压为所述多个存储器组中的每个存储器组打开通行门，并且所述操作电路在所述操作期间向所选择的存储器组提供用于所述操作的操作电压并且向所未经选择的存储器组提供偏置电压，所述偏置电压具有比所述操作电压低的量值。
5.根据权利要求1所述的存储器装置，还包括行解码器，所述行解码器由所述多个存储器组中的每个存储器组共享。
6.根据权利要求1所述的存储器装置，其中所述修正电路对所未经选择的存储器组执行所述对策操作而不返回信息，所述信息存储在所未经选择的存储器组内的存储器单元上。
7.根据权利要求1所述的存储器装置，其中对所选择的存储器组的存储器单元执行所述操作的所述操作电路将所未经选择的存储器组的存储器单元置于与所选择的存储器组的存储器单元不同的读取状态。
8.根据权利要求1所述的存储器装置，其中所述修正电路响应于检测到所述操作的完成而对所未经选择的存储器组执行所述对策操作。
9.根据权利要求1所述的存储器装置，其中所述修正电路响应于接收到对所未经选择的存储器组执行所述对策操作的命令而对所未经选择的存储器组执行所述对策操作。
10.一种存储器系统，包括：
多个存储块，所述多个存储块耦接至相同控制线；
控制器，所述控制器被配置为：
对所述多个存储块的所选择的存储块执行操作；以及
作为所述操作的一部分，对所述多个存储块的未经选择的存储块执行读取刷新，其中所述读取刷新将未经选择的存储块置于与所选择的存储块相同的读取状态。
11.根据权利要求10所述的存储器系统，其中所述操作包括擦除操作和编程操作中的一者或多者。
12.根据权利要求10所述的存储器系统，其中所述读取刷新包括将读取电压施加到所未经选择的存储块而不感测存储在所未经选择的存储块上的数据。
13.根据权利要求10所述的存储器系统，其中所述操作的初始部分将所未经选择的存储块置于降级的读取状态，并且所述读取刷新将所未经选择的存储块转换到标称读取状态。
14.根据权利要求10所述的存储器系统，其中所述操作的初始部分将所选择的存储块置于标称读取状态。
15.根据权利要求10所述的存储器系统，其中对所未经选择的存储块执行所述读取刷新包括在所未经选择的存储块的至少一个页面上执行所述读取刷新。
16.根据权利要求10所述的存储器系统，其中对所未经选择的存储块执行所述读取刷新包括将读取电压施加到所未经选择的存储块预先确定的持续时间。
17.根据权利要求10所述的存储器系统，其中对所未经选择的存储块执行所述读取刷新包括在对所未经选择的存储块中的存储块执行操作之前等待预先确定的持续时间。
18.根据权利要求10所述的存储器系统，其中所述控制器被配置为作为所述操作的一部分对所选择的存储块执行所述读取刷新。
19.一种存储器装置，包括：
用于以下操作的装置：使用多个存储器单元的所选择的存储器单元组的操作电压电平和所述多个存储器单元的未经选择的存储器单元组的不同的电压电平对所述多个存储器单元的所选择的存储器单元组执行操作，其中所述操作将未经选择的存储器单元置于与所选择的存储器单元不同的读取状态；和
用于以下操作的装置：响应于完成所述操作而对所述多个存储器单元的所未经选择的存储器单元组执行读取刷新。
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