KR101951940B1 - 게이트 쉬프트 레지스터와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명에 따라 캐스캐이드 접속된 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터에 있어서, 상기 스테이지들 중 제n 스테이지는, Q 노드의 전위에 따라 게이트 쉬프트 클럭들 중 어느 하나를 게이트 하이 전압의 제n 스캔펄스로 출력하는 풀업 트랜지스터; 출력노드를 통해 상기 풀업 트랜지스터에 접속되며, QB 노드의 전위에 따라 저전위 전압을 게이트 로우 전압의 제n 스캔펄스로 출력하는 풀다운 트랜지스터; 및 셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QB 노드를 서로 반대로 충방전시키는 스위치 회로를 포함하고; 상기 QB 노드에는 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 가변 고전위 전압이 인가되는 것을 특징으로 한다.

Description

게이트 쉬프트 레지스터와 이를 포함한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 포함한 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 포함하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 박막트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)들을 포함하며 종속적으로 접속된 다수의 스테이지들을 포함한다. 스테이지들은 캐스캐이드 방식으로 서로 접속되어 스캔펄스를 순차적으로 발생한다. 도 1은 제n 스캔라인에 공급될 제n 스캔펄스(Vg(n))를 발생하기 위한 제n 스테이지의 일 예를 보여준다. 그리고, 도 2는 도 1의 동작 설명을 위한 파형도이다. 이하에서 설명할 트랜지스터는 TFT로 구현될 수 있다.
도 1 및 도 2를 참조하면, 제n 스테이지는 풀업 트랜지스터(Pull-up transistor)(Tpu)의 스위칭 동작을 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)(Tpd)의 스위칭 동작을 제어하기 위한 QB 노드를 포함한다. 풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 부트스트랩핑(Bootstrapping) 레벨(BH)로 유지되는 제1 출력기간(X1) 내에서 턴 온 되어 쉬프트 클럭신호(CLKn)를 게이트 하이 전압(VGH)의 제n 스캔펄스(Vg(n))로 출력한다. 풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 방전 레벨(L)로 유지되는 제2 출력기간(X2) 동안 턴 오프 된다. QB 노드의 전위(VQB)는 제1 출력기간(X1) 동안 방전 레벨(L)로 유지되고, 제2 출력기간(X2) 동안 충전 레벨(H)로 유지된다. 이러한 QB 노드의 전위(VQB)에 의해, 풀다운 트랜지스터(Tpd)는 제2 출력기간(X2) 동안 턴 온 되어 저전위 전압(VSS)을 게이트 로우 전압(VGL)의 제n 스캔펄스(Vg(n))로 출력한다. 풀다운 트랜지스터(Tpd)는 제1 출력기간(X1) 동안 턴 오프 된다. 제1 출력기간(X1)에 앞선 제3 출력기간(X3)에서 Q 노드의 전위(VQ)는 충전 레벨(H)로 유지되고, QB 노드의 전위(VQB)는 방전 레벨(L)로 유지된다.
Q 노드에 접속된 제1, 제5, 및 제6 트랜지스터(T1,T5,T6)는 스위칭 작용을 통해 Q 노드의 전위(VQ)를 제어한다. 제1 트랜지스터(T1)는 제3 출력기간(X3) 동안 셋 신호(SET)에 따라 Q 노드를 충전시킨다. 셋 신호(SET)는 제n-1 스캔펄스(Vg(n-1))로 선택될 수 있다. 제5 트랜지스터(T5)는 제2 출력기간(X2) 동안 리셋 신호(RESET)에 따라 Q 노드를 방전시킨다. 리셋 신호(RESET)는 제n+1 스캔펄스(Vg(n+1))로 선택될 수 있다. 제6 트랜지스터(T6)는 제2 출력기간(X2) 동안 QB 노드가 충전 레벨(H)로 유지될 때 Q 노드를 방전 레벨(L)로 유지시킨다.
QB 노드에 접속된 제2 내지 제4 트랜지스터(T2,T3,T4)는 스위칭 작용을 통해 QB 노드의 전위(VQB)를 제어한다. 제2 트랜지스터(T2)는 제3 출력기간(X3) 동안 리셋 신호(RESET)에 따라 QB 노드를 방전시킨다. 제3 트랜지스터(T3)는 제3 출력기간(X3)과 제1 출력기간(X1)에서 Q 노드의 전위(VQ)에 따라 QB 노드를 방전시킨다. 제4 트랜지스터(T4)는 QB 노드에 고전위 전압(VDD)을 공급한다. 이 고전위 전압(VDD)은 제2 및 제3 트랜지스터(T2,T3)가 턴 오프되는 제2 출력기간(X2)에서 QB 노드를 충전시킨다.
이와 같이 각 스테이지 내에서 Q 노드와 QB 노드는 서로 반대로 충전 및 방전된다. 즉, Q 노드가 충전(부트스트랩핑 포함)될 때 QB노드는 방전되고, 반대로 Q 노드가 방전될 때 QB 노드는 충전된다. 스캔펄스는 1 수평 픽셀라인에 데이터전압이 충전되도록 아주 짧은 시간(X1) 동안에만 게이트 하이 전압(VGH)로 발생되고 나머지 기간 동안에는 게이트 로우 전압(VGL)로 유지되어야 한다. 따라서, 한 프레임 내에서 QB 노드의 전위(VQB)가 충전 레벨(H)로 유지되는 기간(즉, 제2 출력기간(X2))은 도 3에 도시된 바와 같이 QB 노드의 전위(VQB)가 방전 레벨(L)로 유지되는 기간(즉, 제1 및 제3 출력기간(X1,X3))에 비해 훨씬 길다.
일반적으로 동일한 극성의 게이트전압이 TFT의 게이트전극으로 장시간 인가되면 게이트-바이어스 스트레스(Gate-Bias Stress)가 증가하여 TFT 문턱전압이 커지게 된다. TFT의 드레인-소스 간 전류(Ids)는 TFT의 게이트-소스 간 전압(Vgs)과 TFT 문턱전압에 의해 결정되는데, 도 4와 같이 구동시간 경과에 따라 TFT 문턱전압이 커지게 되면 TFT의 드레인-소스 간 전류(Ids)가 줄어들게 된다.
도 1 내지 도 3에서, 한 프레임 중 대부분의 시간(X2) 동안 충전 레벨(H)로 유지되는 QB 노드에는 풀다운 트랜지스터(Tpd)의 게이트전극과 제6 트랜지스터(T6)의 게이트전극이 접속되어 있다. 따라서, 풀다운 트랜지스터(Tpd)와 제6 트랜지스터(T6)는 구동시간 경과에 따른 문턱전압 쉬프트로 인해 열화되기 쉽다. 특히, 고전위 전압(VDD)이 구동 초기부터 일정한 충전 레벨(H)로 QB 노드에 인가되는 경우 이러한 열화는 더욱 가속화된다. 풀다운 트랜지스터(Tpd)가 열화되면, 제2 출력기간(X2)에서 스캔펄스가 게이트 로우 전압(VGL)로 유지되지 못하고 점차 상승되거나 또는, 원하지 않는 멀티 파형으로 발생될 수 있다.
따라서, 본 발명의 목적은 구동시간 경과에 따른 소자 열화를 최소화하여 스캔펄스의 출력을 안정화시킬 수 있도록 한 게이트 쉬프트 레지스터와 이를 포함한 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따라 캐스캐이드 접속된 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터에 있어서, 상기 스테이지들 중 제n 스테이지는, Q 노드의 전위에 따라 게이트 쉬프트 클럭들 중 어느 하나를 게이트 하이 전압의 제n 스캔펄스로 출력하는 풀업 트랜지스터; 출력노드를 통해 상기 풀업 트랜지스터에 접속되며, QB 노드의 전위에 따라 저전위 전압을 게이트 로우 전압의 제n 스캔펄스로 출력하는 풀다운 트랜지스터; 및 셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QB 노드를 서로 반대로 충방전시키는 스위치 회로를 포함하고; 상기 QB 노드에는 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 가변 고전위 전압이 인가되는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 포함한 표시장치는 표시패널; 캐스캐이드 접속된 다수의 스테이지들을 포함하여, 상기 표시패널의 스캔라인들에 스캔펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터; 모니터링 TFT와 검출 TFT를 포함하여 센싱전압을 출력하는 문턱전압 센싱회로; 및 상기 센싱전압을 기반으로 상기 스테이지들에 각각 포함된 풀다운 트랜지스터의 문턱전압을 계산하고, 상기 계산된 문턱전압을 이용하여 가변 고전위 전압을 적응적으로 조정한 후 상기 문턱전압 센싱회로에 피드백 시키는 VDD 조정회로를 구비하고; 상기 스테이지들 중 제n 스테이지는, Q 노드의 전위에 따라 게이트 쉬프트 클럭들 중 어느 하나를 게이트 하이 전압의 제n 스캔펄스로 출력하는 풀업 트랜지스터; 출력노드를 통해 상기 풀업 트랜지스터에 접속되며, QB 노드의 전위에 따라 저전위 전압을 게이트 로우 전압의 제n 스캔펄스로 출력하는 풀다운 트랜지스터; 및 셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QB 노드를 서로 반대로 충방전시키는 스위치 회로를 포함하고; 상기 QB 노드에는 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 상기 가변 고전위 전압이 인가되는 것을 특징으로 한다.
본 발명은 풀다운 트랜지스터의 문턱전압 열화를 최대한 억제하여 스캔펄스의 출력을 안정화시킴으로써 게이트 쉬프트 레지스터의 수명을 크게 늘릴 수 있다.
도 1은 종래 게이트 쉬프트 레지스터의 제n 스테이지의 구성을 보여주는 도면.
도 2는 도 1의 동작 설명을 위한 파형도.
도 3은 다수의 프레임들에서 QB 노드의 전위를 보여주는 파형도.
도 4는 구동시간 경과에 따른 TFT의 문턱전압 쉬프트를 보여주는 도면.
도 5는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 도면.
도 6 및 도 7은 가변 고전위 전압이 인가되는 스테이지 구성의 일 예를 보여주는 도면.
도 8은 도 7의 동작 설명을 위한 파형도.
도 9 및 도 10은 가변 고전위 전압이 인가되는 스테이지 구성의 다른 예를 보여주는 도면.
도 11은 도 10의 동작 설명을 위한 파형도.
도 12는 도 6에 인가되는 가변 고전위 전압을 결정하기 위한 문턱전압 센싱회로와 VDD 조정회로의 세부 구성을 보여주는 도면.
도 13은 도 12의 문턱전압 센싱회로의 동작에 필요한 구동 펄스를 보여주는 도면.
도 14는 문턱전압 쉬프트에 대응하여 가변 고전위 전압이 단계적으로 조정되는 것을 보여주는 도면.
도 15는 도 9에 인가되는 가변 고전위 전압을 결정하기 위한 문턱전압 센싱회로와 VDD 조정회로의 세부 구성을 보여주는 도면.
도 16은 도 15의 문턱전압 센싱회로의 동작에 필요한 구동 펄스를 보여주는 도면.
도 17은 풀다운 트랜지스터의 문턱전압을 검출하는 시뮬레이션 결과를 보여주는 도면.
이하, 도 5 내지 도 17을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 5를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 타이밍 콘트롤러(110), 문턱전압 센싱회로(160) 및 VDD 조정회로(170) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 공지된 다양한 평판 표시장치의 표시패널로 구현될 수 있다. 예컨대, 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 n (n은 2이상의 양의 정수)상 게이트 쉬프트 클럭들(CLK1~CLKn)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 게이트 스타트 펄스를 게이트 쉬프트 클럭(CLK1~CLKn)에 맞추어 쉬프트시켜 순차적으로 스캔펄스를 출력한다. 게이트 쉬프트 레지스터(130)는 서로 캐스캐이드 접속되는 다수의 스테이지들을 포함한다. 스테이지들 각각은 도 6과 같은 SR 래치회로 또는, 도 9와 같은 SR 래치회로로 구현될 수 있다. 도 6의 SR 래치회로에서 풀다운 트랜지스터(Tpd)의 게이트전극에 접속된 QB 노드에는 풀다운 트랜지스터(Tpd)의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 가변 고전위 전압(VDD(t))이 인가된다. 가변 고전위 전압(VDD(t))은 풀다운 트랜지스터(Tpd)의 열화에 비례하여 점차적으로 높아지도록 조정된 후 QB 노드에 인가되는 특징이 있다. 또한, 도 9와 같은 SR 래치회로는 소정 주기로 교번 구동되는 제1 및 제2 풀다운 트랜지스터(Tpdo,Tpde)를 포함한다. 도 9의 SR 래치회로에서 제1 풀다운 트랜지스터(Tpdo)의 게이트전극에 접속된 QBo 노드에는 제1 풀다운 트랜지스터(Tpdo)의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 제1 가변 고전위 전압(VDDo(t))이 인가되고, 제2 풀다운 트랜지스터(Tpde)의 게이트전극에 접속된 QBe 노드에는 제2 풀다운 트랜지스터(Tpde)의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 제2 가변 고전위 전압(VDDe(t))이 인가된다. 제1 및 제2 가변 고전위 전압(VDDo(t),VDDe(t))은 각각 제1 및 제2 풀다운 트랜지스터(Tpdo,Tpde)의 열화에 비례하여 점차적으로 높아지도록 조정된 후 QBo 노드와 QBe 노드에 선택적으로 인가되는 특징이 있다. 본 발명은 종래와 같이 구동 초기부터 충전 레벨(H)의 높은 고전위 전압을 QB 노드(QBo,QBe 포함)에 일정하게 인가하지 않고, 구동 초기에는 고전위 전압을 상대적으로 낮게 조정하고, 구동시간 경과에 따라 열화가 점점 진행될수록 고전위 전압을 충전 레벨(H)까지 점진적으로 높인다. 이를 통해 본 발명은 풀다운 트랜지스터의 열화를 크게 줄일 수 있다.
게이트 쉬프트 레지스터(130)는 GIP(Gate-driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스, 게이트 쉬프트 클럭(CLK1~CLKn), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLKn)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
문턱전압 센싱회로(160)는 스테이지들의 풀다운 트랜지스터와 유사한 열화 조건을 갖는 모니터링 TFT를 포함하고 가변 고전위 전압(VDD(t))과 모니터링 펄스(S1)을 이용하여 미리 정해진 일정 기간을 주기로 구동 시간 경과에 따른 모니터링 TFT의 특정 노드전압(Vs)을 센싱한 후, 검출 펄스(S2)에 따라 스위칭되는 검출 TFT를 통해 그 센싱전압(Vs)을 출력한다. 문턱전압 센싱회로(160)는 게이트 쉬프트 레지스터(130)와 마찬가지로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다.
VDD 조정회로(170)는 문턱전압 센싱회로(160)로부터 입력되는 모니터링 TFT의 센싱전압(Vs)을 기반으로 스테이지들에 각각 포함된 풀다운 트랜지스터의 문턱전압을 계산하고, 계산된 문턱전압을 이용하여 가변 고전위 전압(VDD(t))을 적응적으로 조정한다. VDD 조정회로(170)는 적응적으로 조정된 가변 고전위 전압(VDD(t))을 도 6의 QB 노드, 도 9의 QBo 노드 또는 QBe 노드, 및 모니터링 TFT의 게이트전극에 인가한다. VDD 조정회로(170)는 PCB(140) 상에 실장될 수 있다.
도 6 및 도 7은 가변 고전위 전압(VDD(t))이 인가되는 스테이지 구성의 일 예를 보여준다. 도 8은 도 7의 동작 설명을 위한 파형도이다.
도 6 및 도 7은 제n 스캔펄스(Vg(n))를 발생하기 위한 제n 스테이지를 보여주고 있다. 제n 스테이지는, Q 노드에 게이트전극이 접속된 풀업 트랜지스터(Tpu), QB 노드에 게이트전극이 접속된 풀다운 트랜지스터(Tpd), 셋 신호와 리셋 신호에 따라 Q 노드와 QB 노드를 서로 반대로 충방전시키는 스위치 회로(132)를 포함한다. 풀업 트랜지스터(Tpu)와 풀다운 트랜지스터(Tpd)는 제n 스캔펄스(Vg(n))가 출력되는 출력노드(No)를 통해 서로 직렬로 접속된다. 셋 신호는 동일 프레임 내에서 제n 스캔펄스(Vg(n))보다 빨리 발생되는 스캔펄스 중 어느 하나, 예컨대 제n-1 스캔펄스(Vg(n-1))로 선택될 수 있다. 그리고, 리셋 신호는 동일 프레임 내에서 제n 스캔펄스(Vg(n))보다 늦게 발생되는 스캔펄스 중 어느 하나, 예컨대 제n+1 스캔펄스(Vg(n+1))로 선택될 수 있다.
가변 고전위 전압(VDD(t))은 제4 트랜지스터(T4)를 통해 QB 노드에 인가된다. 스위치 회로(132)는 제1, 제2, 제3, 제5 트랜지스터(T1,T2,T3,T5)를 포함하여 Q 노드와 QB 노드의 전위를 서로 반대로 제어한다. Q 노드에 접속된 제1, 제5, 및 제6 트랜지스터(T1,T5,T6)는 스위칭 작용을 통해 Q 노드의 전위(VQ)를 제어한다. 제1 트랜지스터(T1)는 제3 출력기간(X3) 동안 게이트 하이 전압(VGH)의 제n-1 스캔펄스(Vg(n-1))에 따라 Q 노드를 충전시킨다. 제5 트랜지스터(T5)는 제2 출력기간(X2) 동안 게이트 하이 전압(VGH)의 제n+1 스캔펄스(Vg(n+1))에 따라 Q 노드를 방전시킨다. 제6 트랜지스터(T6)는 제2 출력기간(X2) 동안 QB 노드가 조정 레벨(H(t))로 유지될 때 Q 노드를 방전 레벨(L)로 유지시킨다. QB 노드에 접속된 제2 및 제3 트랜지스터(T2,T3)는 스위칭 작용을 통해 QB 노드의 전위(VQB)를 제어한다. 제2 트랜지스터(T2)는 제3 출력기간(X3) 동안 게이트 하이 전압(VGH)의 제n-1 스캔펄스(Vg(n-1))에 따라 QB 노드를 방전시킨다. 제3 트랜지스터(T3)는 제3 출력기간(X3)과 제1 출력기간(X1)에서 Q 노드의 전위(VQ)에 따라 QB 노드를 방전시킨다. 가변 고전위 전압(VDD(t))은 제2 및 제3 트랜지스터(T2,T3)가 턴 오프되는 제2 출력기간(X2)에서 QB 노드에 조정 레벨(H(t))로 인가된다.
도 8을 참조하여 제n 스테이지의 동작을 설명하면 다음과 같다.
풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 부트스트랩핑(Bootstrapping) 레벨(BH)로 유지되는 제1 출력기간(X1) 내에서 턴 온 되어 쉬프트 클럭신호(CLKn)를 게이트 하이 전압(VGH)의 제n 스캔펄스(Vg(n))로 출력한다. 풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 방전 레벨(L)로 유지되는 제2 출력기간(X2) 동안 턴 오프 된다. QB 노드의 전위(VQB)는 제1 출력기간(X1) 동안 방전 레벨(L)로 유지되고, 제2 출력기간(X2) 동안 조정 레벨(H(t))로 유지된다. 조정 레벨(H(t))은 가변 고전위 전압(VDD(t))에 의해 결정되는 것으로, 풀다운 트랜지스터(Tpd)를 턴 온 시키면서도 풀다운 트랜지스터(Tpd)의 문턱전압 쉬프트를 최소화하는 기능을 수행한다. 조정 레벨(H(t))은 방전 레벨(L)과 충전 레벨(H) 사이에 위치하며, 풀다운 트랜지스터(Tpd)의 문턱전압 쉬프트에 대응하여 일정기간을 주기로 조정된다. 조 정 레벨(H(t))로 유지되는 QB 노드의 전위(VQB)에 의해, 풀다운 트랜지스터(Tpd)는 제2 출력기간(X2) 동안 턴 온 되어 저전위 전압(VSS)을 게이트 로우 전압(VGL)의 제n 스캔펄스(Vg(n))로 출력한다. 한편, 제1 출력기간(X1)과 이 제1 출력기간(X1)에 앞선 제3 출력기간(X3)에서 QB 노드의 전위(VQB)는 방전 레벨(L)로 유지되고, 풀다운 트랜지스터(Tpd)는 턴 오프 된다.
도 9 및 도 10은 가변 고전위 전압(VDD(t))이 인가되는 스테이지 구성의 다른 예를 보여준다. 도 11은 도 10의 동작 설명을 위한 파형도이다.
도 9 및 도 10은 제n 스캔펄스(Vg(n))를 발생하기 위한 제n 스테이지를 보여주고 있다. 제n 스테이지는, Q 노드에 게이트전극이 접속된 풀업 트랜지스터(Tpu), QBo 노드에 게이트전극이 접속된 제1 풀다운 트랜지스터(Tpdo), QBe 노드에 게이트전극이 접속된 제2 풀다운 트랜지스터(Tpde), 셋 신호와 리셋 신호에 따라 Q 노드와 QBo 노드(또는 QBe 노드)를 서로 반대로 충방전시키는 스위치 회로(134)를 포함한다. 제1 풀다운 트랜지스터(Tpdo)와 제2 풀다운 트랜지스터(Tpde)는 출력노드(No)와 저전위 전압(VSS)의 입력단 사이에 병렬로 접속되며, 일정 기간을 주기로 서로 교대로 동작한다. 풀업 트랜지스터(Tpu)는 제n 스캔펄스(Vg(n))가 출력되는 출력노드(No)를 통해 제1 풀다운 트랜지스터(Tpdo)와 제2 풀다운 트랜지스터(Tpde)에 직렬로 접속된다. 셋 신호는 제n 스캔펄스(Vg(n))보다 빨리 발생되는 스캔펄스 중 어느 하나, 예컨대 제n-1 스캔펄스(Vg(n-1))로 선택될 수 있다. 그리고, 리셋 신호는 제n 스캔펄스(Vg(n))보다 늦게 발생되는 스캔펄스 중 어느 하나, 예컨대 제n+2 스캔펄스(Vg(n+2))로 선택될 수 있다.
가변 고전위 전압(VDD(t))은 제1 가변 고전위 전압(VDDo(t))과 제2 가변 고전위 전압(VDDe(t))을 포함한다. 제1 가변 고전위 전압(VDDo(t))과 제2 가변 고전위 전압(VDDe(t))은 방전 레벨(L)과 조정 레벨(H(t))을 서로 반대로 반복하되, 일정 기간을 주기로 그 레벨을 바꾼다. 즉, 도 11에서와 같이 k(k는 1 이상의 양의 정수) 프레임(F1) 동안 제1 가변 고전위 전압(VDDo(t))이 조정 레벨(H(t))로, 그리고 제2 가변 고전위 전압(VDDe(t))이 방전 레벨(L)로 공급되었다면, 그 다음 k 프레임(F2)에서는 반대로 제1 가변 고전위 전압(VDDo(t))이 방전 레벨(L)로, 그리고 제2 가변 고전위 전압(VDDe(t))이 조정 레벨(H(t))로 공급되게 된다. 제1 가변 고전위 전압(VDDo(t))은 제4 오드 트랜지스터(T4o)를 통해 QBo 노드에 인가되고, 제2 가변 고전위 전압(VDDe(t))은 제4 이븐 트랜지스터(T4e)를 통해 QBe 노드에 인가된다.
스위치 회로(134)는 제1, 제2 오드, 제2 이븐, 제3 오드, 제3 이븐, 제5, 제6 오드, 제6 이븐, 제7 오드, 제7 이븐 트랜지스터(T1,T2o,T2e,T3o,T3e,T5,T6o,T6e,T7o,T7e)를 포함하여 Q 노드와 QBo 노드의 전위를 서로 반대로 제어하거나 또는, Q 노드와 QBe 노드의 전위를 서로 반대로 제어한다. Q 노드에 접속된 제1, 제5, 제6 오드 및 제6 이븐 트랜지스터(T1,T5,T6o,T6e)는 스위칭 작용을 통해 Q 노드의 전위(VQ)를 제어한다. 제1 트랜지스터(T1)는 제3 출력기간(X3) 동안 게이트 하이 전압(VGH)의 제n-1 스캔펄스(Vg(n-1))에 따라 Q 노드를 충전시킨다. 제5 트랜지스터(T5)는 제2 출력기간(X2) 동안 게이트 하이 전압(VGH)의 제n+2 스캔펄스(Vg(n+2))에 따라 Q 노드를 방전시킨다. 제6 오드 트랜지스터(T6o)는 F1의 제2 출력기간(X2) 동안 QBo 노드가 조정 레벨(H(t))로 유지될 때 Q 노드를 방전 레벨(L)로 유지시킨다. 제6 이븐 트랜지스터(T6e)는 F2의 제2 출력기간(X2) 동안 QBe 노드가 조정 레벨(H(t))로 유지될 때 Q 노드를 방전 레벨(L)로 유지시킨다.
QBo 노드에 접속된 제2 오드, 제3 오드, 및 제7 오드 트랜지스터(T2o,T3o,T7o)는 F1에서 스위칭 작용을 통해 QBo 노드의 전위(VQBo)를 제어한다. 제2 오드 트랜지스터(T2o)는 F1의 제3 출력기간(X3) 동안 게이트 하이 전압(VGH)의 제n-1 스캔펄스(Vg(n-1))에 따라 QBo 노드를 방전시킨다. 제3 오드 트랜지스터(T3o)는 F1의 제3 출력기간(X3)과 제1 출력기간(X1)에서 Q 노드의 전위(VQ)에 따라 QBo 노드를 방전시킨다. 제7 오드 트랜지스터(T7o)는 F2의 제2 출력기간(X2)에서 QBo 노드를 방전시킨다. 제1 가변 고전위 전압(VDDo(t))은 제2 및 제3 오드 트랜지스터(T2o,T3o)가 턴 오프되는 F1의 제2 출력기간(X2)에서 QBo 노드에 조정 레벨(H(t))로 인가된다.
QBe 노드에 접속된 제2 이븐, 제3 이븐, 및 제7 이븐 트랜지스터(T2e,T3e,T7e)는 F2에서 스위칭 작용을 통해 QBe 노드의 전위(VQBe)를 제어한다. 제2 이븐 트랜지스터(T2e)는 F2의 제3 출력기간(X3) 동안 게이트 하이 전압(VGH)의 제n-1 스캔펄스(Vg(n-1))에 따라 QBe 노드를 방전시킨다. 제3 이븐 트랜지스터(T3e)는 F2의 제3 출력기간(X3)과 제1 출력기간(X1)에서 Q 노드의 전위(VQ)에 따라 QBe 노드를 방전시킨다. 제7 이븐 트랜지스터(T7e)는 F1의 제2 출력기간(X2)에서 QBe 노드를 방전시킨다. 제2 가변 고전위 전압(VDDe(t))은 제2 및 제3 이븐 트랜지스터(T2e,T3e)가 턴 오프되는 F2의 제2 출력기간(X2)에서 QBe 노드에 조정 레벨(H(t))로 인가된다.
도 11을 참조하여 제n 스테이지의 동작을 설명하면 다음과 같다. 도 11은 열화 방지를 위해 제1 및 제2 풀다운 트랜지스터(Tpdo,Tpde)가 k 프레임을 주기로 교번 동작되는 것을 제외하고는 도 8의 동작과 거의 동일하다.
풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 부트스트랩핑(Bootstrapping) 레벨(BH)로 유지되는 제1 출력기간(X1) 내에서 턴 온 되어 쉬프트 클럭신호(CLKn)를 게이트 하이 전압(VGH)의 제n 스캔펄스(Vg(n))로 출력한다. 풀업 트랜지스터(Tpu)는 Q 노드의 전위(VQ)가 방전 레벨(L)로 유지되는 제2 출력기간(X2) 동안 턴 오프 된다. 제1 풀다운 트랜지스터(Tpdo)가 동작하는 F1에서 QBo 노드의 전위(VQBo)는 제1 출력기간(X1) 동안 방전 레벨(L)로 유지되고, 제2 출력기간(X2) 동안 조정 레벨(H(t))로 유지된다. 제2 풀다운 트랜지스터(Tpde)가 동작하는 F2에서 QBe 노드의 전위(VQBe)는 제1 출력기간(X1) 동안 방전 레벨(L)로 유지되고, 제2 출력기간(X2) 동안 조정 레벨(H(t))로 유지된다. 조정 레벨(H(t))은 가변 고전위 전압(VDD(t))에 의해 결정되는 것으로, 풀다운 트랜지스터(Tpdo,Tpde)를 턴 온 시키면서도 풀다운 트랜지스터(Tpdo,Tpde)의 문턱전압 쉬프트를 최소화하는 기능을 수행한다. 조정 레벨(H(t))은 방전 레벨(L)과 충전 레벨(H) 사이에 위치하며, 풀다운 트랜지스터(Tpdo,Tpde)의 문턱전압 쉬프트에 대응하여 일정기간을 주기로 조정된다. 조정 레벨(H(t))로 유지되는 QBo 노드의 전위(VQBo)에 의해, 제1 풀다운 트랜지스터(Tpdo)는 F1의 제2 출력기간(X2) 동안 턴 온 되어 저전위 전압(VSS)을 게이트 로우 전압(VGL)의 제n 스캔펄스(Vg(n))로 출력한다. 그리고, 조정 레벨(H(t))로 유지되는 QBe 노드의 전위(VQBe)에 의해, 제2 풀다운 트랜지스터(Tpde)는 F2의 제2 출력기간(X2) 동안 턴 온 되어 저전위 전압(VSS)을 게이트 로우 전압(VGL)의 제n 스캔펄스(Vg(n))로 출력한다. 한편, F1의 제1 출력기간(X1)과 이 제1 출력기간(X1)에 앞선 제3 출력기간(X3)에서 QBo 노드의 전위(VQBo)는 방전 레벨(L)로 유지되고, 제1 풀다운 트랜지스터(Tpdo)는 턴 오프 된다. 그리고, F2의 제1 출력기간(X1)과 이 제1 출력기간(X1)에 앞선 제3 출력기간(X3)에서 QBe 노드의 전위(VQBe)는 방전 레벨(L)로 유지되고, 제2 풀다운 트랜지스터(Tpde)는 턴 오프 된다.
도 12는 도 6과 같은 스테이지에 인가되는 가변 고전위 전압(VDD(t))을 결정하기 위한 문턱전압 센싱회로(160)와 VDD 조정회로(170)의 세부 구성을 보여준다. 그리고, 도 13은 문턱전압 센싱회로(160)의 동작에 필요한 구동 펄스를 보여준다.
도 12를 참조하면, 문턱전압 센싱회로(160)는 제1 노드(N1)를 통해 접속된 모니터링 TFT(Ta)와 검출 TFT(Tb)를 포함한다.
모니터링 TFT(Ta)는 스테이지들의 풀다운 트랜지스터와 유사한 열화 조건을 갖도록 설계된다. 모니터링 TFT(Ta)의 제어전극(게이트전극)은 가변 고전위 전압(VDD(t))의 입력단에 접속되고, 모니터링 TFT(Ta)의 제1 전극(드레인전극)은 모니터링 펄스(S1)의 입력단에 접속되며, 모니터링 TFT(Ta)의 제2 전극(소스전극)은 제1 노드(N1)에 접속된다. 모니터링 펄스(S1)는 도 13과 같이 일정 기간을 주기로 조정 레벨(H(t))의 가변 고전위 전압(VDD(t))과 방전 레벨(L)의 저전위 전압(VSS) 사이에서 스윙한다. 조정 레벨(H(t))의 가변 고전위 전압(VDD(t))에 의해, 모니터링 펄스(S1)의 하이 레벨은 일정 기간을 주기로 증가될 수 있다. 모니터링 TFT(Ta)는 게이트전극에 인가되는 가변 고전위 전압(VDD(t))과 드레인전극에 인가되는 모니터링 펄스(S1)에 따라, 조정 레벨(H(t))의 가변 고전위 전압(VDD(t))에서 문턱전압(Vth)을 뺀 센싱전압(Vs)을 제1 노드(N1)에 충전한다. 한편, 모니터링 펄스(S1)는 도시하지 않은 구동펄스 생성기로부터 발생될 수 있다. 구동펄스 생성기는 일정 기간마다 VDD 조정회로(170)로부터 가변 고전위 전압(VDD(t))을 입력받고, 이 가변 고전위 전압(VDD(t))를 기반으로 모니터링 펄스(S1)를 발생하여 문턱전압 센싱회로(160)에 공급한다.
검출 TFT(Tb)는 검출 펄스(S2)에 따라 제1 노드(N1)에 충전된 센싱전압(Vs)을 VDD 조정회로(170)에 출력한다. 검출 TFT(Tb)의 제어전극(게이트전극)은 검출 펄스(S2)의 입력단에 접속되고, 검출 TFT(Tb)의 제1 전극(드레인전극)은 제1 노드(N1)에 접속되며, 검출 TFT(Tb)의 제2 전극(소스전극)은 VDD 조정회로(170)의 입력단에 접속된다. 검출 펄스(S2)는 충전 레벨(H)의 게이트 하이 전압(VGH)과 방전 레벨(L)의 저전위 전압(VSS) 사이에서 상기 모니터링 펄스(S1)와 동일 주기로 스윙한다. 충전 레벨(H)의 검출 펄스(S2)는 조정 레벨(H(t))의 모니터링 펄스(S1)와 중첩된다. 검출 펄스(S2)의 충전 레벨(H) 폭은 모니터링 펄스(S1)의 조정 레벨(H(t)) 폭보다 좁다. 한편, 검출 펄스(S2)는 상기 도시하지 않은 구동펄스 생성기로부터 생성될 수 있다.
문턱전압 센싱회로(160)는 도 13과 같이 바이어스 스트레스 인가기간(P1), 센싱전압 충전기간(P2), 센싱전압 검출기간(P3)을 통해 모니터링 TFT(Ta)의 문턱전압 계산에 필요한 센싱전압(Vs)을 출력한다.
바이어스 스트레스 인가기간(P1)은 모니터링 펄스(S1)와 검출 펄스(S2)가 모두 방전 레벨(L)로 유지되는 기간을 지시한다. 바이어스 스트레스 인가기간(P1)에서 모니터링 TFT(Ta)의 게이트전극에는 일정 전압(즉, 스테이지들의 QB 노드에 인가되는 가변 고전위 전압)이 인가된다. 그 결과, 모니터링 TFT(Ta)는 스테이지들의 풀다운 트랜지스터와 실질적으로 동일한 조건으로 열화된다.
센싱전압 충전기간(P2)은 모니터링 펄스(S1)가 충전 레벨(H)로 유지되고 검출 펄스(S2)가 방전 레벨(L)로 유지되는 기간을 지시한다. 센싱전압 충전기간(P2)에서, 모니터링 TFT(Ta)의 드레인전극에 충전 레벨(H)의 모니터링 펄스(S1)가 인가된다. 이에 따라, 모니터링 TFT(Ta)의 게이트전위가 상기 일정 전압으로 유지된 상태에서 모니터링 TFT(Ta)의 드레인전위가 기준 고전위 전압(VDD)으로 상승한다. 이렇게 되면, 제1 노드(N1)에 충전되는 센싱전압(Vs)은 기준 고전위 전압(VDD)에서 모니터링 TFT(Ta)의 문턱전압(Vth)을 뺀 값(VDD-Vth)까지 서서히 상승한다. 센싱전압(Vs)이 "VDD-Vth"가 되면 모니터링 TFT(Ta)는 턴 오프 된다.
센싱전압 검출기간(P3)은 모니터링 펄스(S1)와 검출 펄스(S2)가 모두 충전 레벨(H)로 유지되는 기간을 지시한다. 센싱전압 검출기간(P3)에서 검출 TFT(Tb)는 턴 온 되어 제1 노드(N1)에 충전된 센싱전압(Vs)을 VDD 조정회로(170)에 출력한다.
VDD 조정회로(170)는 아날로그-디지털 컨버터(이하, ADC)(171), VDD 조정부(172), 디지털-아날로그 컨버터(이하, DAC)(173)를 포함한다.
ADC(171)은 문턱전압 센싱회로(160)로부터 입력되는 센싱전압(Vs)을 아날로그-디지털 변환하여 VDD 조정부(172)에 공급한다.
VDD 조정부(172)는 디지털 변환된 센싱전압(Vs)을 기반으로 풀다운 트랜지스터의 문턱전압(Vth)을 계산하고, 계산된 문턱전압(Vth)을 아래의 수학식 1에 적용하여 가변 고전위 전압(VDD(t))을 적응적으로 조정한다.
Figure 112012078914411-pat00001
수학식 1에서, VDD(0)는 고전위 전압의 초기 세팅값을, Vth는 풀다운 트랜지스터의 문턱전압을, α는 적응적 조정을 위한 비례 상수를 각각 나타낸다.
DAC(173)는 적응적으로 조정된 가변 고전위 전압(VDD(t))을 디지털-아날로그 변환한 후 모니터링 TFT(Ta)의 게이트전극에 피드백시킨다. 그리고, 조정된 가변 고전위 전압(VDD(t))을 스테이지들의 QB 노드에 인가한다.
도 14는 문턱전압 쉬프트에 대응하여 가변 고전위 전압(VDD(t))이 단계적으로 조정되는 것을 보여준다.
도 12 및 도 13을 통해 설명한 문턱전압 센싱 및 가변 고전위 전압(VDD(t))의 조정은 일정 기간(예컨대, k 프레임)을 주기로 반복된다. 구동시간 경과에 따라 풀다운 트랜지스터의 문턱전압은 점점 증가하기 때문에, 가변 고전위 전압(VDD(t))은 도 14에 도시된 것처럼 일정 기간마다 단계적으로 증가되도록 조정된다.
종래 기술에서는 고전위 전압(VDD)이 구동 초기부터 일정한 충전 레벨(H)로 QB 노드에 인가되었기 때문에 풀다운 트랜지스터의 열화를 가속화시켰다. 본 발명은 풀다운 트랜지스터의 문턱전압 열화가 비교적 작은 구동 초기에는 회로 오동작이 일어나지 않는 범위에서 가변 고전위 전압(VDD(t))을 충전 레벨(H)의 기준 고전위 전압(VDD)보다 낮게 유지하다가, 구동시간 경과에 따라 풀다운 트랜지스터의 문턱전압이 커지는 것을 고려하여 가변 고전위 전압(VDD(t))을 단계적으로 증가시킨다. 이를 통해 본 발명은 풀다운 트랜지스터의 문턱전압 열화를 최대한 억제할 수 있게 된다.
도 15는 도 9와 같은 스테이지에 인가되는 가변 고전위 전압(VDD(t))을 결정하기 위한 문턱전압 센싱회로(160)와 VDD 조정회로(170)의 세부 구성을 보여준다. 그리고, 도 16은 문턱전압 센싱회로(160)의 동작에 필요한 구동 펄스를 보여준다.
도 15를 참조하면, 문턱전압 센싱회로(160)는 제2 노드(N1)에 병렬 접속된 제1 모니터링 TFT(Tao)와 제2 모니터링 TFT(Tae), 제2 노드(N1)를 통해 제1 및 제2 모니터링 TFT(Tao,Tae)에 접속되는 검출 TFT(Tb)를 포함한다.
제1 모니터링 TFT(Tao)는 스테이지들의 제1 풀다운 트랜지스터와 유사한 열화 조건을 갖도록 설계되고, 제2 모니터링 TFT(Tae)는 스테이지들의 제2 풀다운 트랜지스터와 유사한 열화 조건을 갖도록 설계된다. 제1 모니터링 TFT(Tao)와 제2 모니터링 TFT(Tae)는 일정 기간을 주기로 교대로 센싱 동작을 수행하여, 조정 레벨(H(t))의 가변 고전위 전압(VDD(t))에서 문턱전압(Vth)을 뺀 센싱전압(Vs)을 제2 노드(N2)에 충전한다. 도 16의 센싱전압 충전기간(P2)에서, 제1 가변 고전위 전압(VDDo(t))이 조정 레벨(H(t))이면 제1 모니터링 TFT(Tao)에 의한 센싱 동작이 수행되고, 반대로 제2 가변 고전위 전압(VDDe(t))이 조정 레벨(H(t))이면 제2 모니터링 TFT(Tae)에 의한 센싱 동작이 수행된다.
문턱전압 센싱회로(160)에서, 제1 모니터링 TFT(Tao)와 제2 모니터링 TFT(Tae) 중 어느 하나의 센싱 동작, 검출 TFT(Tb)의 검출 동작은 도 12 및 도 13에서 설명한 것과 실질적으로 동일하여 그에 대한 상세한 설명은 생략하기로 한다. VDD 조정회로(170)에서, 문턱전압 센싱회로(160)로부터의 입력 정보를 기반으로 일정 기간마다 교대로 제1 가변 고전위 전압(VDDo(t))과 제2 가변 고전위 전압(VDDe(t))을 단계적으로 조정하는 동작은 도 12 및 도 13에서 설명한 것과 실질적으로 동일하여 그에 대한 상세한 설명은 생략하기로 한다.
도 17은 풀다운 트랜지스터의 문턱전압을 검출하는 시뮬레이션 결과를 보여준다.
도 17을 참조하면, 이 시뮬레이션 결과는 구동 시간 경과에 따라 풀다운 트랜지스터(Tpd)의 문턱전압(Vth)이 증가되는 것과, 문턱전압(Vth) 증가에 따라 검출되는 센싱전압(Vs)의 레벨이 낮아짐을 보여주고 있다. 기준 고전위 전압(VDD)은 미리 정해지는 값(예컨대, 10V)이고, 센싱전압(Vs)은 검출을 통해 알 수 있는 값이다. 따라서, 풀다운 트랜지스터(Tpd)의 문턱전압(Vth)은 "VDD-Vs"가 된다. 본 발명은 센싱전압(Vs)을 기반으로 풀다운 트랜지스터(Tpd)의 문턱전압(Vth)을 계산하고, 이 문턱전압(Vth)에 따라 가변 고전위 전압을 적응적으로 조정함으로써 풀다운 트랜지스터(Tpd)의 열화를 최소화한다.
상술한 바와 같이, 본 발명은 게이트 쉬프트 레지스터에서 가장 열화가 심한 풀다운 트랜지스터의 열화 조건과 유사하게 동작하는 문턱전압 검출회로를 이용하여, 풀다운 트랜지스터의 문턱전압 열화가 비교적 작은 구동 초기에는 회로 오동작이 일어나지 않는 범위에서 가변 고전위 전압을 충전 레벨의 기준 고전위 전압보다 낮게 유지하다가, 구동시간 경과에 따라 풀다운 트랜지스터의 문턱전압이 커지는 것을 고려하여 가변 고전위 전압을 단계적으로 증가시킨다. 이를 통해 본 발명은 풀다운 트랜지스터의 문턱전압 열화를 최대한 억제하여 스캔펄스의 출력을 안정화시킴으로써 게이트 쉬프트 레지스터의 수명을 크게 늘릴 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터
160 : 문턱전압 센싱회로 170 : VDD 조정회로

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
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  6. 삭제
  7. 삭제
  8. 표시패널;
    캐스캐이드 접속된 다수의 스테이지들을 포함하여, 상기 표시패널의 스캔라인들에 스캔펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터;
    모니터링 TFT와 검출 TFT를 포함하여 센싱전압을 출력하는 문턱전압 센싱회로; 및
    상기 센싱전압을 기반으로 상기 스테이지들에 각각 포함된 풀다운 트랜지스터의 문턱전압을 계산하고, 상기 계산된 문턱전압을 이용하여 가변 고전위 전압을 적응적으로 조정한 후 상기 문턱전압 센싱회로에 피드백 시키는 VDD 조정회로를 구비하고;
    상기 스테이지들 중 제n 스테이지는,
    Q 노드의 전위에 따라 게이트 쉬프트 클럭들 중 어느 하나를 게이트 하이 전압의 제n 스캔펄스로 출력하는 풀업 트랜지스터;
    출력노드를 통해 상기 풀업 트랜지스터에 접속되며, QB 노드의 전위에 따라 저전위 전압을 게이트 로우 전압의 상기 제n 스캔펄스로 출력하는 풀다운 트랜지스터; 및
    셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QB 노드를 서로 반대로 충방전시키는 스위치 회로를 포함하고;
    상기 QB 노드에는 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 상기 가변 고전위 전압이 인가되고,
    상기 모니터링 TFT는 제어 전극에 인가되는 상기 가변 고전위 전압과 제1 전극에 인가되는 모니터링 펄스에 따라, 상기 가변 고전위 전압에서 상기 문턱전압을 뺀 상기 센싱전압을 제2 전극이 접속된 제1 노드에 충전하고;
    상기 검출 TFT는 제어 전극에 인가되는 검출 펄스에 따라, 상기 제1 노드에 충전된 상기 센싱전압을 상기 VDD 조정회로에 출력하는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  9. 제 8 항에 있어서,
    상기 가변 고전위 전압은 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 비례하여 점진적으로 높아지도록 조정되는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  10. 제 9 항에 있어서,
    상기 가변 고전위 전압은 일정 기간을 주기로 단계적으로 증가되도록 조정되는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  11. 표시패널;
    캐스캐이드 접속된 다수의 스테이지들을 포함하여, 상기 표시패널의 스캔라인들에 스캔펄스를 순차적으로 공급하는 게이트 쉬프트 레지스터;
    모니터링 TFT와 검출 TFT를 포함하여 센싱전압을 출력하는 문턱전압 센싱회로; 및
    상기 센싱전압을 기반으로 상기 스테이지들에 각각 포함된 풀다운 트랜지스터의 문턱전압을 계산하고, 상기 계산된 문턱전압을 이용하여 가변 고전위 전압을 적응적으로 조정한 후 상기 문턱전압 센싱회로에 피드백 시키는 VDD 조정회로를 구비하고;
    상기 스테이지들 중 제n 스테이지는,
    Q 노드의 전위에 따라 게이트 쉬프트 클럭들 중 어느 하나를 게이트 하이 전압의 제n 스캔펄스로 출력하는 풀업 트랜지스터;
    출력노드를 통해 상기 풀업 트랜지스터에 접속되며, QB 노드의 전위에 따라 저전위 전압을 게이트 로우 전압의 상기 제n 스캔펄스로 출력하는 풀다운 트랜지스터; 및
    셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QB 노드를 서로 반대로 충방전시키는 스위치 회로를 포함하고;
    상기 QB 노드에는 상기 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 상기 가변 고전위 전압이 인가되고,
    상기 QB 노드는 일정 기간을 주기로 교대로 활성화되는 QBo 노드와 QBe 노드를 포함하고;
    상기 풀다운 트랜지스터는 상기 출력노드와 상기 저전위 전압의 입력단 사이에 서로 병렬로 접속되어 상기 일정 기간을 주기로 교대로 상기 저전위 전압을 상기 게이트 로우 전압의 제n 스캔펄스로 출력하는 제1 풀다운 트랜지스터와 제2 풀다운 트랜지스터를 포함하고;
    상기 스위치회로는 상기 셋 신호와 리셋 신호에 따라 상기 Q 노드와 상기 QBo 노드를 서로 반대로 충방전시키는 제1 동작과, 상기 Q 노드와 상기 QBe 노드를 서로 반대로 충방전시키는 제2 동작을 상기 일정 기간마다 번갈아 수행하고;
    상기 QBo 노드에는 상기 제1 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 제1 가변 고전위 전압이 인가되고, 상기 QBe 노드에는 상기 제2 풀다운 트랜지스터의 문턱전압 쉬프트에 대응하여 적응적으로 조정된 제2 가변 고전위 전압이 인가되고,
    상기 모니터링 TFT는,
    상기 제1 가변 고전위 전압과 모니터링 펄스에 따라, 상기 센싱전압을 제2 노드에 충전하는 제1 모니터링 TFT; 및
    상기 제1 모니터링 TFT와 상기 제2 노드에 병렬 접속되어, 상기 제2 가변 고전위 전압과 모니터링 펄스에 따라, 상기 센싱전압을 상기 제2 노드에 충전하는 제2 모니터링 TFT를 포함하고;
    상기 제1 모니터링 TFT와 상기 제2 모니터링 TFT는 상기 일정 기간을 주기로 교대로 센싱 동작을 수행하여, 상기 가변 고전위 전압에서 상기 문턱전압을 뺀 상기 센싱전압을 상기 제2 노드에 충전하는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 가변 고전위 전압은 각각 상기 제1 및 제2 풀다운 트랜지스터의 문턱전압 쉬프트에 비례하여 점진적으로 높아지도록 조정되는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  13. 제 12 항에 있어서,
    상기 제1 및 제2 가변 고전위 전압은 각각 일정 기간을 주기로 단계적으로 증가되도록 조정되는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
  14. 삭제
  15. 삭제
  16. 제 8 항 또는 제 11 항에 있어서,
    상기 셋 신호는 동일 프레임 내에서 상기 제n 스캔펄스보다 빨리 발생되는 스캔펄스 중 어느 하나로 선택되고,
    상기 리셋 신호는 동일 프레임 내에서 상기 제n 스캔펄스보다 늦게 발생되는 스캔펄스 중 어느 하나로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터를 포함한 표시장치.
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