CN101765876A

CN101765876A - 具有阈值电压补偿的移位寄存器电路

Info

Publication number: CN101765876A
Application number: CN200880100201A
Authority: CN
Inventors: E·博伊科
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2007-07-24
Filing date: 2008-07-21
Publication date: 2010-06-30
Also published as: KR20100054807A; JP2010534380A; WO2009013697A1; TW200915290A; EP2174316A1; US20100188385A1

Abstract

移位寄存器电路包括多级，每级用于提供输出信号到输出负载且包括用于将该输出信号上拉到高电压轨的上拉晶体管和用于将该输出信号下拉到低电压轨的下拉晶体管。每级包括用于采样该上拉和下拉晶体管中的至少一个的阈值电压且用于将采样的阈值电压添加到控制电压偏移的电路，以提供用于控制该上拉和下拉晶体管中的所述至少一个的栅极的经过阈值电压补偿的信号。这提供了阈值电压采样，特别是对于其阈值电压漂移必须被补偿的薄膜晶体管(例如下拉薄膜晶体管)。

Description

具有阈值电压补偿的移位寄存器电路

技术领域

本发明涉及移位寄存器电路，特别是用于提供行电压到有源矩阵显示装置的显示像素的移位寄存器电路。

背景技术

有源矩阵显示装置包括按行和列排列的像素的阵列，且每个像素包括至少一个薄膜驱动晶体管和例如液晶单元的显示元件。每行像素共享行导体，此行导体连接到该行内像素的薄膜晶体管的栅极。每列像素共享列导体，像素驱动信号被提供到所述列导体。行导体上的信号确定晶体管导通还是截止，以及当晶体管(通过行导体上的高电压脉冲)导通时，来自列导体的信号被允许传递到液晶材料的区域，由此改变该材料的光透射特性。

有源矩阵显示装置的帧(场)周期要求一行像素在短的时间段内被寻址，且这又对晶体管的电流驱动能力提出要求，以便将液晶材料充电或放电到期望的电压电平。为了满足这些电流要求，供应到薄膜晶体管的栅极电压需要以显著电压摆幅波动。对于非晶硅驱动晶体管的情形，此电压摆幅可约为30伏特。

在行导体中对大电压摆幅的需求要求使用高电压部件来实施行驱动器电路。

令人非常感兴趣的是，将行驱动器电路的部件集成在与显示像素阵列的基板相同的基板上。一种可能性是将多晶硅用于像素晶体管，因为这种技术更容易适合于行驱动器电路的高电压电路元件。于是，使用非晶硅技术制作显示阵列的成本优势丧失。

因此人们的兴趣在于，提供可以使用非晶硅技术实施的驱动器电路。非晶硅晶体管的低迁移率以及应力引起的阈值电压变化(漂移)给使用非晶硅技术实施驱动器电路带来了严重困难。应力引起的变化以非线性方式与施加到薄膜晶体管栅极的电压以及此电压的占空比成比例。

在有源矩阵显示装置中，像素晶体管在低占空比工作，使得与行驱动器电路相比，漂移不是很大问题。已经提出以同样使用在低占空比工作的晶体管的方式设计行驱动器电路，且这些行驱动器电路称为“高阻抗栅极驱动器电路”。

行驱动器电路常规上被实施成移位寄存器电路，其工作以在每个行导体上依次输出行电压脉冲。

基本上，移位寄存器电路的每级包括连接在时钟控制高电源线和行导体之间的上拉晶体管，且该上拉晶体管被导通以将行导体耦合到时钟控制高电源线从而生成行地址脉冲。下拉晶体管在剩余时间内保持低电压。为了确保行导体上的电压达到电源线电压(不管串联连接的驱动晶体管)，使用输出晶体管的杂散电容而利用自举效应，这是已知的。在US6052426中讨论了这一点。这些自举措施改善电路的性能并改善对晶体管特性变动的容忍度。而这又导致电路寿命增加。

这些电路的实施也使用来自之前行的输出作为给定行的控制信号，以控制自举效应的时序。

对于已知电路仍存在以下问题：晶体管性能的退化，特别是对于以高占空比工作且因此常导通的晶体管，限制了电路的寿命。

发明内容

根据本发明，提供包括多级的移位寄存器电路，每级用于提供输出信号到输出负载且包括用于将该输出信号上拉到高电压轨的上拉晶体管和用于将该输出信号下拉到低电压轨的下拉晶体管，

其中每级包括用于采样该上拉和下拉晶体管中的至少一个的阈值电压且用于通过电容性耦合将采样的阈值电压添加到控制电压的电路，从而提供经过阈值电压补偿的信号以用于控制该上拉和下拉晶体管中的所述至少一个的栅极，其中该电路适于施加电压阶跃到该采样的阈值电压用以生成导通信号，并适于施加相反符号的电压阶跃到该采样的阈值电压用以生成截止信号。

本发明提供阈值电压(V_t)采样，特别是对于其阈值电压漂移必须被补偿的薄膜晶体管(例如下拉薄膜晶体管)。这被用于生成经过阈值电压补偿的控制电压，并用于移位寄存器电路的每级。

该感测电路可以以低占空比工作，例如在帧消隐期间的可用时间内工作。该采样的阈值电压随后可以被施加到任何输入驱动信号以提供针对老化的补偿。

该采样电路可包括串联于用于该级的控制电压输入和该上拉和下拉晶体管中的至少一个的栅极之间的采样电容器。按此方式，在该电容器上提供的电压将添加到输入电压，且由此可以提供补偿功能。

该采样电路可包括用于将该采样电容器的一侧耦合到低电压轨的第一开关以及用于将该采样电容器的另一侧耦合到高电压轨的第二开关。这使得该电容器能够被充电到最大电压，且其随后可以被放电以存储采样的阈值电压。

该采样电路可进一步包括用于升压该高电压轨电压的与该第二开关相关联的电荷泵电路。这使得能够补偿更宽范围的阈值电压，因为该电容器可以被充电到更高电平，且由此存储更高的阈值电压。

该采样电路可以包括用于将该上拉和下拉晶体管中的至少一个的栅极和漏极短路或者用于将用于复制该上拉和下拉晶体管中的至少一个的晶体管的栅极和漏极短路的第三开关。这将正在被采样的晶体管设置成二极管配置，且这可用于放电该电容器电压直到达到该阈值电压，其对应于二极管式连接的晶体管正向偏置电压降。

电容器可连接在用于控制该第三开关的控制线和该采样电容器的另一侧之间。该控制线于是可以用于引入阶跃变化以导致电荷共享并变更存储在该存储电容器上的电荷。

该采样电路可包括串联连接在所述各电源轨之间的第四开关和第五开关，该第四和第五开关之间的接合处(junction)连接到电容器的一侧，该电容器的另一侧连接到该上拉和下拉晶体管中的至少一个的栅极。这些附加开关可用于存储附加补偿成分在该电容器上。具体而言，固定的正电压偏移(以导通薄膜晶体管)或者固定的负电压偏移(以截止薄膜晶体管)可被添加到该采样的阈值电压。

取代使用第二电容器来变更该采样的阈值电压，该第一开关可连接在参考电力线和该采样电容器的一侧之间，使得该阈值电压相对于该参考电力线电压被采样。另一开关连接在该采样电容器的一侧和低电压轨之间。这使得通过施加阶跃变化到该输入能够改变该采样的阈值电压。

连接在该上拉和下拉晶体管中的至少一个的栅极和电源线之间，泄漏电流控制电路也可被提供用于控制到或自该上拉和下拉晶体管中的至少一个的栅极的泄漏电流的流动方向或幅度。这可用于随时间而稳定所存储的阈值电压，或者确保补偿效果不随时间减小。

该泄漏电流控制电路可包括串联的两个晶体管，其具有连接的栅极且控制电压线到该晶体管之间的串联连接。此控制电压线可以设置这对晶体管的工作点，使得(净)泄漏电流可以被控制以沿期望方向流动。

该泄漏电流控制电路可进一步包括栅极和源极端子连接到这两个晶体管之一的源极和漏极端子的第三晶体管。这引入阈值电压，且可用于确保泄漏电流尽可能接近零。

该泄漏电流控制电路取而代之可以包括连接在该上拉和下拉晶体管中的至少一个的栅极和该电源线之间的(单个)晶体管，其中该电源线包括三态电源，并且该泄漏电流控制电路进一步包括用于当电源切换到高阻抗状态时控制施加到该晶体管的电压的控制电压线。这使得单个晶体管能够被用于控制泄漏电流的流动。

用于采样该上拉和下拉晶体管中的至少一个的阈值电压的电路可包括该上拉和下拉晶体管中的所述至少一个，使得存在对实际晶体管的采样。然而，用于采样该上拉和下拉晶体管中的至少一个的阈值电压的电路可包括用于复制该上拉和下拉晶体管中的所述至少一个的行为的晶体管。此复制晶体管例如可以在相同占空比下且使用相同电压来工作。

每级优选地包括：输入段和输出段，其中该输出段包括该上拉和下拉晶体管；以及自举电容器，位于该上拉晶体管的栅极和该输出之间。每级的输入段可包括：第一输入段输入(行n-1)，连接到前级的输入段的输出；以及晶体管，用于充电该第一自举电容器且由第一输入(行n-1)控制。

本发明特别适于使用非晶硅技术来实施。

本发明还提供有源矩阵显示装置(例如液晶显示器)，其包括：

-有源矩阵显示像素阵列；

-行驱动器电路，包括本发明的移位寄存器电路。

本发明还提供生成多级移位寄存器电路输出以提供信号到输出负载的方法，该方法包括针对该移位寄存器电路的每级：

-通过导通上拉晶体管以将该输出信号上拉到高电压轨或者导通下拉晶体管以将该输出信号下拉到低电压轨而生成输出信号，

其中该方法进一步包括：

-采样该上拉和下拉晶体管中的至少一个的阈值电压；

-施加第一极性的电压到该采样的阈值电压，用以生成用于控制该上拉和下拉晶体管中的至少一个的栅极的导通信号；以及

-施加相反的第二极性的电压到该采样的阈值电压，用以生成用于控制该上拉和下拉晶体管中的至少一个的栅极的截止信号。

附图说明

本发明的示例现在将参考附图加以详细描述，其中：

图1示出本发明电路的第一简化示例以说明本发明的原理；

图2更详细示出本发明电路的第一示例；

图3更详细示出本发明电路的第二示例；

图4示出图3的电路，示出了开关的晶体管实施方式；

图5示出图4的电路的工作时序的示例；

图6示出本发明电路的第三示例；

图7示出图6的电路的工作时序的示例；

图8示出本发明电路的第四示例；

图9示出本发明电路的第五示例；

图10示出图9的电路，示出了开关的晶体管实施方式；

图11用于示出本发明电路中的泄漏电流；

图12示出控制泄漏电流的电路的第一示例；

图13示出控制泄漏电流的电路的第二示例；

图14示出控制泄漏电流的电路的第三示例；

图15示出控制泄漏电流的电路的第四示例；以及

图16示出电荷泵如何可以扩展可能的阈值电压补偿的范围；

图17示出本发明电路的第五示例；

图18示出图17的电路的时序图；以及

图19示出图17的电路区块如何连接到一起。

应注意，这些图是示意图且不是按比例绘制的。为清楚和方便起见，在大小上，这些图中多个部分的相对尺寸和比例被放大或缩小地示出。

具体实施方式

图1示出本发明电路的第一简化示例以说明本发明的原理。

本发明提供对电路中最关键的一个或多个晶体管的阈值电压的感测。行驱动器电路具有：行上拉晶体管10，该行上拉晶体管被导通以在行上提供来自时钟控制电源线“时钟”的行脉冲；以及行下拉晶体管12，该行下拉晶体管用于在剩余时间将行保持在低的负电源轨(powerrail)电压。行下拉晶体管12在高占空比下工作，因此遭受最大的漂移。

在一个示例中，本发明提供行下拉晶体管12的阈值电压感测。感测电路可使用行驱动器电路的薄膜晶体管(TFT)，或者其可使用专用TFT，该专用TFT设计成匹配正被补偿的TFT的特性。

图1示出用于复制下拉晶体管12的状况的晶体管14，以及从正和负电压线18、19供电的阈值电压感测电路16。

如图1所示，感测电路16得到输出V_out，该输出通常可以应用衰减X到输入电压V_in，加上阈值补偿V_t并且加上或减去偏移ΔV。

在图1的示例中，对于感测在其上进行的TFT 14和行下拉TFT 12这两者，阈值电压漂移量是相同的而与TFT相对大小和负载无关，因为V_t漂移只是栅极上的信号的函数。

图1还示出了自举电容器11以及例如使用来自前级的高信号来充电该自举电容器的晶体管13。

图2为示出这种电路所能够基于的原理的示意图。

电路具有用于将采样电容器C1一侧保持在固定负轨(negativerail)的第一开关S1。开关S2允许正电压轨载入到正在被采样的晶体管的栅极上以及载入到存储电容器的另外一侧上。NODE 1上电压的充电可以是直接的(图4中示出的连接b)或者经由开关S3是间接的(图4中示出的连接a)。后一连接要求控制线Ctrl1和Ctrl2交叠，使得晶体管48和S3同时接通。另一个选择是经由NODE 2和晶体管S3对NODE1上的电压充电。

开关S3将复制晶体管14的漏极和栅极短路，使得该晶体管是二极管式连接的。这使得晶体管栅极能够放电到阈值电压，并且这可以被存储在输入电容器C1上。开关S4和S5使得所存储的电压能够被缩放或移位。

该电路可按以下方式工作：

时间间隔1：

开关S1、S2和S4闭合且开关S3和S5断开。电压轨差存储在电容器上，且正在被采样的晶体管的栅极(NODE 1)被充电到高于其阈值V_t的电压。

时间间隔2：

开关S1、S3和S4闭合且开关S2和S5断开。当开关S3闭合时，晶体管T1是二极管式连接的，且NODE 1经由晶体管14被主动地放电直到达到阈值电压V_t。在此之后，由于亚阈值漏电的原因，NODE 1继续但非常慢地放电。因此，最终的结果是阈值电压存储在NODE 1上，并且电容器C1两端存在相应的电压，因为一个端子仍然连接到负轨。

时间间隔3：

开关S1、S2、S3、S5断开且开关S4闭合。电容器的输入连接到输入电压，此时V_t采样到C1上。

由于开关S4保持闭合，节点NODE 1上的电压通过电容器C2保持。

由于该电容器与输入串联，该电容器可以用于提供电压阶跃到施加于该输入的任何电压。特别是，这可以使施加到下拉晶体管的栅极的电压达到高于高电压轨的电平。

在以上示例中，通过确保在S3闭合之前开关S2是断开的，可以保证不形成经过晶体管14的DC路径。然而，电路可以在S2闭合的时间间隔的部分或者全部时间间隔内S3闭合的情形下工作。实际上在这种情况下，S2可以连接在正电源轨和T1的漏极端子而非晶体管14的栅极之间。例如只要在S3断开之前断开S2，或者如果使用远小于晶体管14的TFT来实施S2的功能，阈值电压感测仍可完成。

时间间隔4：

在随后时间段，通过在V_in＝0V时断开S4且闭合S5，NODE 1可以取比现在存储在C1上的阈值电压V_t低的固定电压ΔV。这引起电容器C1和C2之间的电荷共享，并产生输出电压V_out＝V_t-ΔV，其中ΔV为正和负电源轨之间电势差的恒定部分且由系统中所有电容的相对大小决定。可替代地，NODE 1可以通过施加正电压V_in而增大到高于V_t。这产生输出电压V_out＝V_t+V_in/X，其中X由电容C1、C2以及NODE 1的任何寄生电容的相对大小限定。

缩放和偏移能够生成实施期望的导通功能但具有阈值电压补偿的栅极控制电压。

电路由此工作以将最大电压轨电压充电在存储电容器上，作为复位操作。晶体管栅极被充电并接着被放电直至达到阈值电压V_t，且这在电容器上被采样。附加电压随后也被提供到正在被控制的晶体管的栅极，使得最终结果是经过阈值电压补偿的栅极电压。可以提供高于或低于阈值电压的固定电压差，以提供用于正在被控制的晶体管的恒定驱动条件，并使正在被控制的晶体管能被驱动为导通或截止。

因此，在大多数时间、即当行输出为低时，该电路可用于为用于导通下拉晶体管的栅极信号提供阈值电压补偿。对于当下拉晶体管要被截止时、即准备行输出脉冲以及在行输出脉冲期间，该电路也可以提供低于所测量的阈值的电压阶跃。

为了导通下拉晶体管，采样电容器提供阶跃电压变化到施加于栅极的常规控制电压，以提供阈值电压采样。在示出的电路中，NODE 1通过电容器C1由周期性地对NODE 1电压再充电的时钟相位

保持充电。

参考图3解释上述原理的变型。

开关S1至S5执行相同的功能，但是在此情况下开关S3、S4和S5不是独立的。在阈值电压测量阶段完成时，NODE 1通过组合的开关S4、5自动地取低于V_t的固定电压，此固定电压同样由系统中所有电容的相对大小限定。

图4为示出如何能够基于以上讨论的基本原理制造实际电路的第一电路图。

电路较浅的部分代表多相动态逻辑移位寄存器的已知级。

已知的移位寄存器电路具有作为输出级的上拉晶体管40和下拉晶体管42。输入级具有：二极管式连接的晶体管44，其连接到用于下一行的时钟相位信号；以及两个晶体管46、48，其通过前一行驱动器信号来控制。这些晶体管的作用是在行脉冲生成之前使该电路做准备。特别是，自举电容器C3通过晶体管48在前一行周期内被充电，而输入由晶体管46保持为低。

图4中的虚线电路对本领域技术人员而言是熟知的，且基于来自移位寄存器电路的之前和之后的级的信号而实施自举功能和复位功能。

该已知电路具有空置状态，其中NODE 1被充电且输出保持为低。该电路保持在此状态，直到前一行受到脉冲作用，且时钟相位信号不导致输出中的任何改变。在该状态期间，NODE 1上的电压需要高于下拉晶体管的阈值电压。

当前一行激发(fire)时(或者当开始脉冲被引入用于第一行时)，晶体管46和48导通，NODE 2被充电，自举电容器C3被充电，以及晶体管40导通。NODE 1上的电压需要设为低于下拉晶体管的阈值电压，为使用高脉冲驱动该行做准备。

在下一时钟相位脉冲

中，行输出跟随时钟相位，且上拉晶体管的栅极电压由自举电容器推到高于正轨，这确保晶体管40彻底导通。

在随后时钟相位期间，晶体管42再次导通。

图4中的粗体部件实施了图2的开关。晶体管被标记为开关S1至S5，与图2中那些晶体管对应。

除了实施图2中开关的功能的晶体管之外，在下一个时钟相位和正在被测试的晶体管栅极处的节点(NODE 1)之间存在二极管式连接的晶体管50。这确保了晶体管S5的漏极在正常工作期间保持高，使得其在前一行脉冲(行n-1)到达时被放电到负电源轨，这具有将NODE 1上的电压下拉至低于阈值电压的效应，为在其期间该行被激发的时钟相位做准备。

因此，在晶体管40导通之前，电路工作以将NODE 1的电压拉到低于晶体管42的阈值电压；以及在晶体管42要导通时，增大晶体管42的栅极电压。

复位晶体管52也被示出，用以在采样操作后立即复位自举电容器C3，从而在主移位寄存器时钟激活时防止各行的伪激发。它提供了复位NODE 2的直接方式。可替代的方案是将晶体管52与晶体管44并联连接。

一条控制线Ctrl1只控制开关S2(晶体管52)，且因此控制晶体管14充电到高于其阈值。该晶体管源极的两种可能的连接路径被示为(a)和(b)。第二控制线Ctrl2控制开关S1、S3和S4，且因此控制阈值电压采样。开关S5由前一行脉冲控制。

图4中的电路按如下方式工作。

对于两个相应的时间间隔t1、t2，控制时钟Ctrl1、Ctrl2置为高。无论t1或t2哪个先开始，或者无论它们是否交叠，这并不重要。以下条件适用：

a)具有高Ctrl1时钟的时间间隔t1必须足够长，以允许至少在时间间隔t2结束之前，NODE 1经由开关S2到达V_t或更高；

b)在时间间隔t1结束之后，S2断开，时间间隔t2必须延伸足够长，从而为NODE 1提供充足时间而近似设置到V_t。在当时间间隔t1、t2不交叠或非常短时间地交叠时的这种情况下，C3必须足够大，从而在时间间隔t2开始时将NODE 1充电到V_t或更高。

图5示出两种可能的时序图。

一旦上述阈值电压感测序列已被执行，移位寄存器级可以正常工作-来自行n-1的高信号会将NODE 1拉到低于V_t，且同时对NODE 2充电(即，对自举电容器充电)，从而准备在所等待的时钟相位

到达时激发行输出。

该级由下一个时钟相位

复位。

图6示出基于图3电路的实施方式。虚线部件与图5相同。

晶体管再次用开关名称标注。先前电路中的开关S4和S5选择电压轨之一，且在图6的电路中，这通过控制线Ctrl3实现。因此，控制线Ctrl3在电路工作时在各电压轨之间切换。

第一控制线Ctrl1控制开关S1，而第二控制线Ctrl2控制开关S2。

图6所示电路按下述工作。

对于时间间隔t1、t2、t3，控制时钟Ctrl1、Ctrl2、Ctrl3被分别置为高。再者，这些控制时钟以什么样的顺序被切换到高电平并不重要。以下条件必须满足：

a)t1必须在t2结束之前开始足够长的时间，以便在时间间隔t3期间允许NODE 1达到V_t或更高；

b)t1和t3必须基本上交叠；

c)t2结束而t1、t3仍未结束的时间段必须足够长，以允许NODE1放电到V_t(近似)。

两种可能的时序图在图7中示出。

针对一般电路原理且针对详细实施例的如上所述的阈值电压感测序列，可以针对移位寄存器的所有级每帧地或者每N个帧地同时执行(例如，在帧消隐期间)。可替代地，对于多组移位寄存器级(例如，可根据多相时钟信号的哪个相位被用于对级的输出计时来完成分组)，其可以按时间交错方式执行。

可替代地，例如使用来自前级的输出作为控制信号Ctrl1、Ctrl2，感测功能可以针对移位寄存器的每一级而顺序地每帧执行一次。

图8示出阈值电压测量阶段与移位寄存器预选择阶段(即，自举电容器充电)结合的另一实施例。

该电路的优点是简单，因为对于阈值电压感测部分仅需一个控制输入，之前的移位寄存器级输出用作控制信号。

该电路具有：用于经由开关S3对NODE 1充电的晶体管S2，以及下拉晶体管80。

NODE 1通过某一相当大的余量被充电到高于阈值电压，并且它不会如在上述其它电路示例中那样被放电到阈值电压。通过使下TFT 80更大且使上晶体管S2为最小尺寸的TFT，可以减少所述余量。

结果是NODE 1充电到的电压将跟随较大晶体管的阈值电压，此阈值电压随时间而退化。这不是阈值电压的精确采样，但对于电路的工作而言是足够的。术语“采样阈值电压”相应地应解读为涵盖取决于阈值电压的电压的生成。此外，可以加入某种反馈电路来减小此余量，然而在任何情况下，恰当选择C2的电容，当“行n-1”再次变低时，NODE 1上的电势可以被踢到低于V_t，即使开始电势微高于阈值电压。

当行n-1为高时，晶体管T1将采样电容器C1的左侧保持在负轨。当行n-1变低时，电容器C1的左侧不再保持到负。然而，当电压降到负电压轨以下的量超过晶体管T1的阈值电压时，则晶体管T1又开始导通。因此，C1的左侧最终返回到足够接近负轨。

仅3个(利用附加的改进为2个)时钟就足以操作移位寄存器。当行n-1为高时，NODE 2被预充电从而以通常的方式对自举电容器充电。晶体管T3用大致等于阈值电压V_t的电压来偏置，且因此只微弱地导通。

当行n-1返回到低时，NODE 1取低于V_t且NODE 2保持充电从而确保当时钟相位到达时T4为激发准备好。

此电路的缺点为形成导致功耗增加的DC路径。

图9示出另一实施例，其允许没有电容器C2的工作，其中此电容器在先前示例中被用于提供电压阶跃到被采样的阈值电压。

如所示，与图2的电路比较，开关S4、S5和电容器C2的电容器分压器布置被具有介于负和正电源轨之间的电势的第三电源轨以及用于将此第三电源轨电压耦合到采样电容器C1的输入侧的开关S1所取代。按照与上述示例相同的方式，开关S1用于在阈值采样期间将电容器C1的输入侧保持在低电压，不过这次该电压不是低电压轨，而是略高的参考电压。其它部件与图2中的相同。

在第一时间间隔期间，开关S2和S1闭合；且开关S4和S3断开。NODE 1因此被充电到正电源轨的电势，且电容器的输入侧处于中间电压V_ref。

在第二时间间隔期间，开关S3和S1闭合；且开关S4和S2断开。这如先前示例中那样实现了阈值电压采样。

在第三时间间隔3期间，开关S4、S2、S3断开且开关S1断开或闭合。NODE 1现在相对于负电源轨大约处于阈值电压。

当然存在对这种序列的变形而不危及将阈值电压值采样到电容性NODE 1上的期望的最终结果。例如，在第一时间间隔期间，开关S1可能闭合且S4断开-因此增大在第二时间间隔期间阈值电压测量可用的电压范围。

在接着的时间段，通过闭合S4(S1断开)，NODE 1可以取低于阈值电压的固定电压，使得电容器C1的输入侧跃至较低电压。

通过施加正电压V_in(S1和S4断开)，此电路也可以用于将NODE 1的电势提高到高于阈值电压的固定电压。NODE 1上的实际电压V_out于是为V_t+V_in/X，其中X由电容器C1以及NODE 1的任何寄生电容的相对大小限定。

图10示出可能的电路实施方式。

在此示例中，用于复制下拉晶体管状况的晶体管14(T1)被添加到(in addition to)NODE 2和负电源轨之间的晶体管，其形成已知行驱动器电路的一部分。这使得能够独立设计用于阈值采样的晶体管。此外，用于将电容器C1的输入侧拉到负电压轨的晶体管S4是由现有的输入晶体管46实施的。

在上面的电路中，由于晶体管老化且它们的阈值电压V_t向上偏移，固定电压ΔV被加在V_t顶上，从而将正在老化的晶体管保持导通。初始时，所得的电压介于负和正电源轨之间的范围内，但是在该电路寿命的某个点，此电压在负和正电源轨这二者之上结束。这样的电路的操作需要一个辅助的隔离TFT(或多个TFT)，所述TFT连接在阈值电压被采样到其上的电气节点和典型地为电源轨的DC电平之间。

由于TFT不是完美的开关，这些辅助装置在它们截止时引入不期望的漏电路径。泄漏电流随着辅助的(一个或多个)TFT上的漏极-源极电压而以指数方式增大且也与温度成比例。对于这些TFT的大小可能会存在相互冲突的要求。一方面，它们可能需要足够大从而在可用时间内且在最低工作温度下提供足够的充电/放电功能。另一方面，它们需要尽可能小以限制在最高工作温度和/或电压下穿过它们的漏电量。因此，增大节点的总电容从而减轻来自/到该节点的漏电的效应并没有用，因为充电/放电该节点的相同的TFT也是引起漏电的TFT。

图11用于解释截止状态晶体管中的漏电路径。漏电路径示为90。晶体管TC为用于提供高电压轨电压到该节点的晶体管S2，以及晶体管TD代表晶体管14和开关S3的组合，此晶体管14和开关S3一起提供到低电压轨的路径。

漏电路径之一为向下朝向负电源轨，且另一个为向上朝向正电源轨。当节点电压V01处于正和负电源轨电势之间的某一平衡电势(由TC和TD尺寸的比率限定)时，进/出该节点的泄漏电流将正好平衡。当该节点低于此平衡电势时，漏电将趋于使节点电势V01逐渐朝向平衡点增大。当该节点处于比平衡点高的电势时，漏电将趋于将其往回放电向下朝向平衡点。

在此类电路中，节点电势可以被“上扬(kicked up)”高于正电源轨，这种情况下两个漏电路径都将趋于放电节点V01。

在栅极驱动器应用中，阈值电压感测电路可以同时对于所有栅极驱动器级被操作，或者顺序地在每个栅极驱动器级被激发之前立即或不久被操作，并且漏电的影响在每一情况下可以略微不同。

例如，在顺序设计中，倾向于给节点电压V01充电的漏电对电路的工作不会是毁灭性的。另一方面，导致节点电压V01放电的漏电可以导致电路功能的退化或失效。在对于所有片(slice)同时工作的感测电路中，进入节点或者离开节点的太多漏电对电路功能会是毁灭性的。

一种改进是迫使泄漏电流总是沿两个可能方向中恰好更有利的那个方向，例如，使得节点总是被(一个或多个)泄漏电流充电(尤其适用于具有顺序阈值电压感测的栅极驱动器设计)，或者最小化漏电并减小节点电压中任何不想要的移动(适用于这两种类型的栅极驱动器设计)。

下文给出的解决方案实际上可以普遍应用于电荷存储在电容性节点上且存在一个漏电路径(或多个路径)的任何电路。

图12示出用于探测泄漏电流的基本电路。

晶体管(例如实施用于将节点充电到高电压轨的开关S2的晶体管)被两个串联晶体管代替，图12中示为T_AUX1和T_AUX2。它们的栅极连接到一起使得它们被公共控制信号控制，不过在它们连接的源极和漏极之间的接合处(称为节点X)被连接到图12中命名为V_MITIGATE的另一个控制线，其中控制电压施加到该另一个控制线。

在关闭状态，栅极电压V_OFF和电源电压V_S必须布置为使得栅极不以超过晶体管T_AUX2的阈值电压而高于电源电压。

电压V_MITIGATE的效应是T_AUX1两端所得到的漏极-源极电压迫使泄漏电流沿着优选的方向。

当目标是最小化漏电时，节点X则可以保持在与NODE 1的电势接近的电势，如图13中所示。图13的电路使用第三晶体管T_AUX3来引入晶体管T_AUX1两端的阈值电压降低，由此迫使泄漏电流到低值。

节点X由T_AUX3充电到电势V_node1-V_TH(T_AUX3)。V_MITIGATE必须大于V_node1+V_TH(T_AUX3)，而V_INACTIVE必须小于V_node1。此外，可能必要的是使T_AUX3足够小且T_AUX2相对于T_AUX3足够大，使得通过T_AUX3的泄漏电流决不会以足够大的余量超过通过T_AUX1的泄漏电流，从而阻止电路在感兴趣的电压范围内的正确工作。T_AUX3的应力最小，且因此其仅仅将以可忽略的方式老化。

在上述两个示例中，节点X通过截止T_AUX1和T_AUX2而变为高阻抗的，使得节点X可以保持在期望电势。如果节点X直接连接到能够切换到高阻抗状态的三态源，则原则上不使用第二晶体管T_AUX2也可达到相同的效果。图14示出此布置的示例。

图15示出使用施加到图14的电路的附加晶体管(如图11的示例中那样)。

对于最小化漏电的情形，高阻抗状态的特性将是重要的，因为电路的工作取决于节点X以外泄漏电流的存在。高阻抗源必须能够沉降来自T_AUX3的一些泄漏电流。换言之，高阻抗源不必是完美的开路，否则节点X可能继续充电直到其达到V_MITIGATE。

上面的电路可实施上面的移位寄存器电路中的开关S2，且可用于实施同时的阈值电压感测或顺序感测。

如上所解释的，V_t可测量的范围(或者泄漏电流可被补偿的范围)且因此该电路的工作寿命，取决于电路中的最大可用的电源。在上述电路中，由于用于将NODE 1充电到高轨电压的晶体管两端的电压降，可被存储的最大阈值电压略低于电源电压。

扩展可用的电源将是有益的，不过可能不能够或者不期望引入处于更高电势的附加电源轨或者使整个电路在更高电压下工作。

所需要的扩展电压范围可以使用简单电荷泵来产生。从这种扩展电压源需要显著数量电流的唯一时间是在加电时，加电是相对罕见的且等同于低占空度工作的事件。在工作的其余时间，这种扩展电压源仅被加载泄漏电流。在优选的改进中，简单电荷泵电路可以使用二极管式连接的非晶硅TFT来形成。此电路在负载条件下以非常低的占空度工作，或者没有显著负载而连续(高占空度)工作从而获得长的工作寿命。

图16示出对图2的修改，其中实施开关S2的晶体管连接到电荷泵电路的输出。这扩展了其中阈值电压可被感测和存储的范围。该电压范围现在是操作(一个或多个)电荷泵的时钟电压的多倍。每行驱动器级可以使用一个电荷泵，或者可替代地可以使用一个或多个更大的集中的电荷泵。操作电荷泵的时钟可以与操作行驱动器输出级的时钟相同(即，不需要附加时钟)。

图16中示出简单的实施方式，其中电荷泵电路包括串联地位于第一控制线和电路输入之间的两个二极管式连接的晶体管。第二控制线连接到泵电容器的一端，而另一端连接到这些二极管式连接的晶体管之间的接合处。控制信号是互补的。

在加电时，对于充电NODE 1所花费的时间量，使电荷泵被加载。这种模式的操作不频繁地发生且因此形成电荷泵的TFT不会过度地老化。在正常工作期间，NODE 1已经处于或者接近其正常工作电势(即，不需要另外充电)，因此电荷泵上的负载可以保持最小-仅足以抵消来自NODE 1的任何漏电。这可以可替代地借助第二电荷泵来实现，该第二电荷泵经由诸如处于其截止状态的TFT的高阻抗路径来供应NODE 1。

图17示出另一实施例以说明一些其他可能的改进。

在图17的电路中，标记为T0、T1、T2、T3、T4、T5、T4’、T5’的晶体管形成基本的移位寄存器，此移位寄存器对应于图6所示的移位寄存器，但是具有两个输出级。输出被分成来自一个输出级的“行”输出和来自另一输出级的“标志”输出，从而将来自显示有源矩阵的行电极的噪声与该移位寄存器隔离。如所示，标志输出被用于控制其它级的时序，且用于驱动行的输出级仅被用于提供行输出信号。

行也从分离的负电源轨被驱动，以减小来自电源负载的杂散效应。

在图17的示例中，阈值电压感测功能是使用专用晶体管T_aux1来实施的(而不是如先前示例中的T3)。因此，为了这一目的，可以提供一些示例，所述示例使用移位寄存器级的现有晶体管来提供复制了待补偿晶体管的老化的晶体管，否则可以提供专用的晶体管。

用于充电该电容器的输出侧的开关S2是由T_aux4实施，且用于二极管式连接正在被采样的晶体管的开关S3是由T_aux2实施。

T_aux3执行开关S1的将电容器的输入侧设到低电压轨的功能且也执行在阈值电压感测之后使行片(row slice)返回到空置条件的复位功能。

T_aux5被添加以减轻T3、T5和T5’的寄生栅极-漏极电容效应。

如图18的时序图所示，阈值电压感测是在加电时且在每个帧消隐周期内实施。在加电期间，信号Ctrl3和Ctrl4在时间上扩展以允许NODE 1充分地充电和放电。在帧消隐期间，Ctrl3和Ctrl4信号可以短得多，因为NODE 1已经大致在正确的电势。

该电路以基本上与先前示例相同的方式发挥功能。具体而言，在帧消隐周期期间：

Ctrl1和Ctrl3设为高，Ctrl2上为低电压。这设定了电容器C1每一侧上的电压。

Ctrl3随后取低且Ctrl4设为高。电容器C1的输出侧随后可以被放电，因为其不再耦合到高电压轨。复制晶体管T_aux1是二极管式连接的并导通，直到阈值电压被存储在C1上。

T_aux2随后截止，使得复制晶体管不再是二极管式连接的，且控制线Ctrl2设为高。这提供期望的阶跃变化到电容器C1的输入，从而给出期望的补偿电压到NODE 1以控制下拉晶体管T5和T5’(以及T3)。

图19示出如何使用来自一个行片的标志输出作为用于下一个行片的时序控制信号而将不同行片连接在一起。

本发明可应用于使用a-Si的显示器/传感器阵列栅极驱动器电路，例如EPLaR柔性E-Ink显示器。其可适用于其它类型的半导体材料，例如其中阈值电压不稳定性成问题的聚合物。

本发明可以被应用共同作为成本和/或空间节约的措施，用于诸如LCD、OLED/PLED、E-Ink的有源矩阵显示器或者使用非晶硅或其他类型半导体的具有阈值电压不稳定性的任何其它显示器/传感器阵列技术。例如，其可以适合于移动或者PC监视器LCD/OLED，潜在地适合于LCTV/OLEDTV屏幕和电子书显示器。

在上面的示例中，晶体管均为n型(这对于非晶硅实施方式而言是优选的)。然而，晶体管可以是p型或者该电路可具有这些的混合。也可以想到的是，此电路具有正常高的输出。这种情况下，上拉晶体管将遭受更大的应力引起的退化，本发明的补偿方案于是可以应用于该上拉晶体管。

对于所示出的n型实施方式，顶部电源轨相对于负电源轨为正的，但是对p型实施方式，这可以反过来。

上面的各种示例示出许多不同的可能的实施方式。可以看出，为了截止下拉晶体管，可以按照许多方式来变更被采样的阈值电压，这些方式包括：

-电容性电荷共享可以被引入(如图2所示使用C2以及开关S4和S5，或者如图6所示使用C2以及控制线Ctrl3)，

-通过使用不同电压基准来采样阈值，使得当电压轨被用作输入时(如图9和10中)，存在电压阶跃变化。

任一情形中，对于被采样的阈值电压的变化被引入且此新的电压通过存储电容器C1被电容性耦合到输入电压，从而在NODE 1电压中提供期望的偏移。

尽管已经在附图和前述说明书中对本发明进行了详细说明和描述，但是这些说明和描述被认为是说明性或示例性而非限制性的；本发明不限于所公开的实施例。本领域技术人员在实践要求保护的本发明时，通过研究附图、公开内容和所附权利要求，可以理解和实现对所公开实施例的变型。在权利要求中，单词“包括”不排除其它元件，且不定冠词“一”或者“一个”(“a”或“an”)不排除多个。在互不相同的从属权利要求中列举了某些措施的这一事实并不表示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应当被解释为限制其范围。

Claims

1.一种包括多级的移位寄存器电路，每级用于提供输出信号到输出负载且包括用于将该输出信号上拉到高电压轨的上拉晶体管(40)和用于将该输出信号下拉到低电压轨的下拉晶体管(42)，其中每级包括电路(S1，S2，S3，S4，S5，C1)，用于采样该上拉和下拉晶体管中的至少一个的阈值电压并用于通过电容性耦合将采样的阈值电压添加到控制电压，从而提供经过阈值电压补偿的信号以控制该上拉和下拉晶体管中的所述至少一个的栅极，其中该电路适于施加电压阶跃到该采样的阈值电压用以生成导通信号，并适于施加相反符号的电压阶跃到该采样的阈值电压用以生成截止信号。

2.如权利要求1所述的电路，其中该采样电路包括串联于用于该级的控制电压输入(V_in)与该上拉和下拉晶体管(40，42)中的所述至少一个(42)的栅极之间的采样电容器(C1)。

3.如权利要求2所述的电路，其中该采样电路包括用于将该采样电容器(C1)的一侧耦合到低电压线的第一开关(S1)以及用于将该采样电容器的另一侧耦合到高电压轨的第二开关(S2)。

4.如权利要求3所述的电路，其中该采样电路进一步包括用于升压该高电压轨电压的与该第二开关(S2)相关联的电荷泵电路。

5.如权利要求3所述的电路，其中该采样电路包括用于将该上拉和下拉晶体管中的所述至少一个的栅极和漏极短路或者用于将用于复制该上拉和下拉晶体管中的所述至少一个(42)的晶体管(14)的栅极和漏极短路的第三开关(S3)。

6.如权利要求5所述的电路，还包括连接在用于控制该第三开关(S3)的控制线和该采样电容器(C1)的另一侧之间的电容器(C2)。

7.如权利要求1至5中任意一项所述的电路，其中该低电压线包括低电压轨，且该采样电路包括串联连接在所述各电源轨之间的第四开关(S4)和第五开关(S5)，该第四和第五开关之间的接合处连接到电容器(C2)的一侧，该电容器的另一侧连接到该上拉和下拉晶体管(40，42)中的至少一个(42)的栅极。

8.如权利要求5所述的电路，其中该第一开关(S1)连接在参考电力线(Vref)和该采样电容器(C1)的一侧之间，使得该阈值电压相对于该参考电力线电压(V_ref)被采样，以及其中另一开关(S4)连接在该采样电容器(C1)的一侧和低电压轨之间。

9.如前述权利要求中任意一项所述的电路，还包括连接在该上拉和下拉晶体管中的所述至少一个的栅极和电源线之间的泄漏电流控制电路(T_aux1，T_aux2，T_aux3)，用于控制到或自该上拉和下拉晶体管中的所述至少一个的栅极的泄漏电流的流动方向或幅度。

10.如权利要求9所述的电路，其中该泄漏电流控制电路包括串联的两个晶体管(T_aux1，T_aux2)，其具有连接的栅极，并且控制电压线(V_MITIGATE)到所述晶体管之间的串联连接。

11.如权利要求10所述的电路，其中该泄漏电流控制电路进一步包括栅极和源极端子连接到所述两个晶体管(T_aux1，T_aux2)之一的源极和漏极端子的第三晶体管(T_aux3)。

12.如权利要求9所述的电路，其中该泄漏电流控制电路包括连接在该上拉和下拉晶体管中的所述至少一个的栅极和该电源线之间的晶体管(T_aux1)，其中该电源线包括三态电源，以及该泄漏电流控制电路进一步包括用于当电源切换到高阻抗状态时控制施加到该晶体管上的电压的控制电压线(V_MITIGATE)。

13.如权利要求12所述的电路，其中该泄漏电流控制电路进一步包括栅极和源极端子连接到该晶体管的源极和漏极端子的第二晶体管(T_aux3)。

14.如前述权利要求中任意一项所述的电路，其中用于采样该上拉和下拉晶体管中的至少一个的阈值电压的电路包括该上拉和下拉晶体管(40，42)中的所述至少一个(42)。

15.如权利要求1至13中任意一项所述的电路，其中用于采样该上拉和下拉晶体管中的至少一个的阈值电压的电路包括用于复制该上拉和下拉晶体管(40，42)中的所述至少一个(42)的行为的晶体管(14)。

16.如前述权利要求中任意一项所述的电路，其中每级包括：输入段(44，46，48)和输出段(40，42)，其中该输出段包括该上拉和下拉晶体管；以及自举电容器(C3)，位于该上拉晶体管(40)的栅极和该输出之间。

17.如权利要求16所述的电路，其中每级的该输入段包括：

-第一输入段输入(行n-1)，连接到前级的输入段的输出；以及

-晶体管(48)，用于充电该第一自举电容器且由该第一输入(行n-1)控制。

18.使用非晶硅技术来实施的如前述权利要求中任意一项所述的电路。

19.一种有源矩阵显示装置，包括：

-有源矩阵显示像素的阵列；

-行驱动器电路，包括如前述权利要求中任意一项所述的移位寄存器电路。

20.如权利要求19所述的有源矩阵显示装置，包括有源矩阵液晶显示装置。

21.一种生成多级移位寄存器电路输出以用于提供信号到输出负载的方法，包括，对于该移位寄存器电路的每级，通过导通上拉晶体管(40)以将该输出信号上拉到高电压轨或者导通下拉晶体管(42)以将该输出信号下拉到低电压轨而生成输出信号，其中该方法进一步包括：

-采样该上拉和下拉晶体管(40，42)中的至少一个(42)的阈值电压；

-施加第一极性的电压到采样的阈值电压，用以生成用于控制该上拉和下拉晶体管中的所述至少一个(42)的栅极的导通信号；以及

-施加相反的第二极性的电压到该采样的阈值电压，用以生成用于控制该上拉和下拉晶体管中的所述至少一个的栅极的截止信号。