CN104103322B - 移位暂存器电路 - Google Patents

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Abstract

本发明有关于一种移位暂存器电路，其包括第一晶体管、电容、上拉控制电路、第一下拉电路、下拉控制电路、第二下拉电路、以及补偿电路。上述的补偿电路包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、及第六晶体管，其中第二晶体管、第三晶体管、第四晶体管及第五晶体管用以产出补偿脉冲，第六晶体管用以将补偿脉冲传送至第一晶体管的控制端以补偿控制信号。

Description

移位暂存器电路
技术领域
本发明是有关于一种移位暂存器电路，尤其是有关于一种具有较佳充放电能力的移位暂存器。
背景技术
现有的移位暂存器依据其内部的一控制信号来决定是否输出一栅极驱动信号，且在移位暂存器不需要输出栅极驱动信号的时段中，将输出栅极驱动信号以及控制信号稳定在低电位，以避免移位暂存器在错误的时间输出栅极驱动信号驱动错误的栅极线。因此，如何在移位暂存器不需要输出栅极驱动信号的时段中，正确且快速的将输出栅极驱动信号以及控制信号稳定在低电位，变成为重要的课题。
发明内容
为了在移位暂存器不需要输出栅极驱动信号的时段中，正确且快速的将输出栅极驱动信号以及控制信号稳定在低电位，本发明所提供的移位暂存器电路实施例包括第一晶体管，具有第一端、第二端与控制端，第一端用以接收第n级时脉信号，而第二端用以作为移位暂存器电路的输出端，并输出第n级栅极脉冲；电容，其一端电性耦接第一晶体管的控制端；上拉控制电路，用以接收并传送第n-2级栅极脉冲至第一晶体管的控制端；第一下拉电路，用以依据第n+2级栅极脉冲而决定是否将移位暂存器电路的输出端的电平下拉至预设低电位，以及决定是否将第一晶体管的控制端电性耦接至输出端；第二下拉电路，用以依据一下拉控制信号的状态而决定是否将第一晶体管的控制端电性耦接至输出端，以及决定是否将电容的另一端的电平与输出端的电平皆下拉至预设低电位；下拉控制电路，用以提供下拉控制信号，并依据第一晶体管控制端的电平来决定下拉控制信号的状态；以及，补偿电路，用以产生一补偿脉冲，并用以依据控制端的电平来决定是否输出补偿脉冲至电容的另一端，其中第n级时脉信号的其中一脉冲的致能期间于补偿脉冲的致能期间内，且补偿脉冲的致能期间长于脉冲的致能期间。
在本发明的较佳实施例中，上述的补偿电路更包括第二晶体管，具有第一端、第二端与控制端，第二晶体管的控制端用以接收第n+1级时脉信号，第二晶体管的第一端用以接收预设高电位；第三晶体管，具有第一端、第二端与控制端，第三晶体管的控制端用以接收第n-1级时脉信号，第三晶体管的第一端与第二晶体管的第一端电性耦接，第三晶体管的第二端与第二晶体管的第二端电性耦接，第三晶体管的第二端并用以输出上述的补偿脉冲；第四晶体管，具有第一端、第二端与控制端，第四晶体管的控制端用以接收第n+2级时脉信号，第四晶体管的第一端并与第二晶体管的第二端电性耦接；第五晶体管，具有第一端、第二端与控制端，第五晶体管的控制端用以接收第n-2级时脉信号，第五晶体管的第一端与第二晶体管的第二端电性耦接，第五晶体管的第二端与第四晶体管的第二端及预设低电位电性耦接；以及，第六晶体管，具有第一端、第二端与控制端，第六晶体管的控制端与第一晶体管的控制端电性耦接，第六晶体管的第一端与第二晶体管的第二端电性耦接，第六晶体管的第二端与电容的另一端电性耦接。
根据以上所述，本发明因具有补偿电路，可输出补偿脉冲至电容的另一端，也就是第一晶体管的控制端，又第n级时脉信号的其中一脉冲的致能期间于补偿脉冲的致能期间内，且补偿脉冲的致能期间长于脉冲的致能期间，第一晶体管的控制端的补偿期间会因补偿脉冲而长于现有的补偿时间，第一晶体管的控制端的电平也因此高于现有的电平。因此当移位暂存器电路的输出端以及第一晶体管的控制端欲同时稳定于预设低电位时，第一晶体管的控制端因具有较高的电平，第一晶体管不会因控制端与输出端同时下拉而造成跨压不足，因而导致第一晶体管充放电能力低落的情况，因此，根据上述的内容，本发明所提出的移位暂存器电路实施例可快速且正确的将输出端稳定于预设低电位，避免错误的栅极线开启而导致显示数据错充的情况发生。
附图说明
图1为本发明的实施例示意图；
图2为本发明的时序实施例示意图；
图3为本发明的实验数据示意图一；
图4为本发明的实验数据示意图二。
其中，附图标记：
T1,T11,T21,T22,T31,T32,T33,T34,T41,T42,T43,T51,T52,T53,T54,T55 晶体管
C1 电容
VGH 预设高电位
VGL 预设低电位
Q(n)控制信号
P(n)下拉控制信号
G(n-2)第n-2级栅极脉冲
G(n)第n级栅极脉冲
G(n+2)第n+2级栅极脉冲
H_1 补偿脉冲
HC(n)第n级时脉信号
HC(n-1)第n-1级时脉信号
HC(n-2)第n-2级时脉信号
HC(n+1)第n+1级时脉信号
HC(n+2)第n+2级时脉信号
10 上拉控制电路
20 第一下拉电路
30 下拉控制电路
40 第二下拉电路
50 补偿电路
301、302、401、402曲线
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参阅图1及图2，图1为本发明所提出的移位暂存器电路实施例，其包括晶体管T1、电容C1、上拉控制电路10、第一下拉电路20、下拉控制电路30、第二下拉电路40、以及补偿电路50。
图2为本发明时序实施例，包括第n-2级栅极脉冲G(n-2)、第n级栅极脉冲G(n)、第n+2级栅极脉冲G(n+2)、控制信号Q(n)、补偿脉冲H_1，第n-2级时脉信号HC(n-2)、第n-1级时脉信号HC(n-1)、第n级时脉信号HC(n)、第n+1级时脉信号HC(n+1)、以及第n+2级时脉信号HC(n+2)。其中第n-2级时脉信号HC(n-2)、第n-1级时脉信号HC(n-1)、第n级时脉信号HC(n)、第n+1级时脉信号HC(n+1)、以及第n+2级时脉信号HC(n+2)具有相同长度的致能期间，第n-2级时脉信号HC(n-2)超前该第n-1级时脉信号HC(n-1)一预设时间，第n-1级时脉信号HC(n-1)超前第n级时脉信号HC(n)上述的预设时间，第n级时脉信号HC(n)超前第n+1级时脉信号HC(n+1)上述的预设时间，第n+1级时脉信号HC(n+1)超前第n+2级时脉信号HC(n+2)上述的预设时间。
上述的晶体管T1具有第一端、第二端与控制端，控制端与上拉控制电路10电性耦接，晶体管T1的第一端用以接收第n级时脉信号HC(n)，而晶体管T1的第二端则是用以作为移位暂存器电路的输出端，并用以输出第n级栅极脉冲G(n)。电容C1其一端与晶体管T1的控制端电性耦接，另一端则与上述的补偿电路50电性耦接，电容C1用以接收补偿电路50所输出的补偿脉冲H_1，并根据电容的特性将补偿脉冲H_1传送至晶体管T1的控制端。
上述的上拉控制电路10包括晶体管T11，晶体管T11具有第一端、第二端、以及控制端，晶体管T11的控制端及第一端用以接收第n-2级栅极脉冲G(n-2)，晶体管T11的第二端则与晶体管T1的控制端电性耦接，用以将接收的第n-2级栅极脉冲G(n-2)输出为一控制信号Q(n)，并传送至晶体管T1的控制端。
上述的第一下拉电路20是用以依据第n+2级栅极脉冲G(n+2)而决定是否将输出端的电平下拉至预设低电位VGL，以及决定是否将晶体管T1的控制端电性耦接至输出端。第一下拉电路20包括晶体管T21以及晶体管T22，晶体管T21具有第一端、第二端、以及控制端，晶体管T21的控制端用以接收第n+2级栅极脉冲G(n+2)，晶体管T21的第一端用以与晶体管T1的控制端电性耦接，晶体管T21的第二端用以与输出端电性耦接，因此晶体管T21用以根据第n+2级栅极脉冲G(n+2)将晶体管T1的控制端电性耦接至输出端。晶体管T22具有第一端、第二端、以及控制端，晶体管T22的控制端用以接收第n+2级栅极脉冲G(n+2)，晶体管T22的第一端与输出端电性耦接，晶体管T22的第二端与预设低电位VGL电性耦接，晶体管T22用以根据第n+2级栅极脉冲G(n+2)将输出端的电平下拉至预设低电位VGL。因此当第n+2级栅极脉冲G(n+2)为致能期间时，晶体管T21及晶体管T22将被致能，并将晶体管T1的控制端电性耦接至输出端，以及将输出端的电平下拉至预设低电位VGL。
上述的下拉控制电路30与第二下拉电路40电性耦接，用以提供下拉控制信号P(n)至第二下拉电路40，并依据晶体管T1控制端的电平来决定下拉控制信号P(n)的状态。下拉控制电路30更包括晶体管T31、晶体管T32、晶体管T33以及晶体管T34。晶体管T31具有第一端、第二端、以及控制端，晶体管T31的控制端及第一端用以接收预设高电位VGH；晶体管T33，具有第一端、第二端、以及控制端，晶体管T33的控制端与晶体管T31的第二端电性耦接，晶体管T33的第一端与晶体管T31的控制端及晶体管T31的第一端电性耦接，以接收预设高电位VGH，晶体管T33的第二端则是用以将第一端所接收的预设高电位VGH输出为下拉控制信号P(n)；晶体管T32具有第一端、第二端、以及控制端，晶体管T32的控制端用以与晶体管T1的控制端电性耦接，晶体管T32的第一端用以与晶体管T31的第二端以及晶体管T33的控制端电性耦接，晶体管T32的第二则端用以与预设低电位VGL电性耦接；晶体管T34，其具有第一端、第二端、以及控制端，晶体管T34的控制端用以与晶体管T32的控制端电性耦接，晶体管T34的第一端与晶体管T33的第二端电性耦接，晶体管T34的第二端用以与预设低电位VGL电性耦接。因此当晶体管T32的控制端以及晶体管T34被控制信号Q(n)致能时，晶体管T32的第一端以及晶体管T34的第一端皆会被下拉至预设低电位VGL的电平，因此晶体管T33的控制端以及第二端被晶体管T32及晶体管T34下拉至预设低电位VGL，也就是下拉控制信号P(n)被下拉至预设低电位VGL，因此根据下拉控制信号P(n)而决定是否运作的第二下拉电路40将不会被致能，使晶体管T1可正确输出第n级栅极脉冲。
上述的第二下拉电路40是用以依据上述的下拉控制信号P(n)的状态而决定是否将晶体管T1的控制端电性耦接至输出端，以及决定是否将电容的另一端的电平与输出端的电平皆下拉至预设低电位VGL。第二下拉电路40包括晶体管T41、晶体管T42及晶体管T43，晶体管T41具有第一端、第二端、以及控制端，晶体管T41的控制端用以接收下拉控制信号P(n)，晶体管T41的第一端用以与晶体管T1的控制端电性耦接，晶体管T41的第二端则用以与输出端电性耦接，晶体管T41是用以依据下拉控制信号P(n)的状态而决定是否将晶体管T1的控制端电性耦接至输出端。晶体管T42具有第一端、第二端、以及控制端，晶体管T42的控制端用以接收下拉控制信号P(n)，晶体管T42的第一端与输出端电性耦接，晶体管T42的第二端与预设低电位VGL电性耦接，晶体管T42是用以依据下拉控制信号P(n)的状态而决定是否将输出端电性耦接至预设低电位VGL。晶体管T43具有第一端、第二端、以及控制端，晶体管T43的控制端用以接收下拉控制信号P(n)，晶体管T43的第一端与电容C1的另一端电性耦接，其第四晶体管的第二端用以与预设低电位VGL电性耦接，晶体管T43是用以依据下拉控制信号P(n)的状态而决定是否将电容C1的另一端电性耦接至预设低电位VGL。
上述的补偿电路50包括晶体管T51、晶体管T52、晶体管T53、晶体管T54、以及晶体管T55，其中晶体管T51、晶体管T52、晶体管T53、及晶体管T54是用以根据个别的控制端所接收的时脉信号来产生上述的补偿脉冲H_1，晶体管T55是用以依据晶体管T1的控制端的电平来决定是否输出补偿脉冲H_1至电容C1的另一端。晶体管T51具有第一端、第二端与控制端，晶体管T51的控制端用以接收第n+1级时脉信号HC(n+1)，晶体管T51的第一端用以接收预设高电位VGH，晶体管T51的第二端根据所接收的预设高电位VGH输出补偿脉冲H_1。晶体管T52具有第一端、第二端与控制端，晶体管T52的控制端用以接收第n-1级时脉信号HC(n-1)，晶体管T52的第一端与晶体管T51的第一端电性耦接，用以接收预设高电位VGH，晶体管T52的第二端与晶体管T51的第二端电性耦接，用以根据所接收的预设高电位VGH输出补偿脉冲H_1。晶体管T53具有第一端、第二端与控制端，晶体管T53的控制端用以接收第n+2级时脉信号HC(n+2)，晶体管T53的第一端与晶体管T51的第二端电性耦接，晶体管T53的第二端与预设低电位VGL电性耦接，晶体管T53依据第n+2级时脉信号HC(n+2)将补偿脉冲H_1下拉至预设低电位VGL。晶体管T54具有第一端、第二端与控制端，晶体管T54的控制端用以接收第n-2级时脉信号HC(n-2)，晶体管T54的第一端与晶体管T52的第二端电性耦接，晶体管T54的第二端与晶体管T53的第二端及预设低电位VGL电性耦接，晶体管T54依据第n-2级时脉信号HC(n-2)将补偿脉冲H_1下拉至预设低电位VGL。而晶体管T55具有第一端、第二端与控制端，晶体管T55的控制端与晶体管T1的控制端电性耦接，晶体管T55的第一端与晶体管T51以及晶体管T52的第二端电性耦接，用以接收上述的补偿脉冲H_1，晶体管T55的第二端与电容C1的另一端电性耦接，用以将第一端所接收的补偿脉冲H_1输出至电容C1的另一端，因此晶体管T55用以根据晶体管T1的控制端的电平决定是否输出补偿脉冲H_1至电容C1的另一端，其中第n级时脉信号HC(n)的其中一脉冲的致能期间于补偿脉冲H_1的致能期间内，且补偿脉冲H_1的致能期间长于脉冲的致能期间，如图2补偿脉冲H_1所示。
以下配合图1及图2说明本发明实施例的运作方法。首先，上拉控制电路10的晶体管T11将接收的第n-2级栅极脉冲G(n-2)输出为控制信号Q(n)，并将控制信号Q(n)传送至晶体管T1的控制端以据以致能晶体管T1。同时，下拉控制电路30也接收控制信号Q(n)，当控制信号Q(n)于致能期间时，晶体管T32以及晶体管T34也相应致能，因此晶体管T32将晶体管T33的控制端的电平下拉至预设低电位VGL，而晶体管T34将晶体管T33的第二端的电平也下拉至预设低电位VGL，也就是下拉控制信号P(n)的电平被下拉至预设低电位VGL，因此此时第二下拉电路40将不会致能。当晶体管T1被致能的同时，晶体管T55同时也被致能，此时晶体管T55将其第一端所接收的补偿脉冲H_1传送至第二端，并通过电容C1的另一端将补偿脉冲H_1补偿至晶体管T1的控制端，又第n级时脉信号HC(n)的其中一脉冲的致能期间于补偿脉冲H_1的致能期间内，且补偿脉冲H_1的致能期间长于脉冲的致能期间，因此，如图2所示，控制信号Q(n)因接收补偿脉冲H_1的补偿而在补偿脉冲H_1致能期间内提高其电平。
请参阅图3，图3为本发明的实验数据实施例，其中X轴为时间，Y轴为电压电平，曲线301为经由补偿脉冲H_1补偿后的控制信号Q(n)，曲线302为现有的控制信号Q(n)，现有的移位暂存器电路将第n级栅极脉冲G(n)，也就是第n级时脉信号HC(n)补偿至晶体管T1的控制端。由图2及图3中可以看出，由于补偿脉冲H_1的致能期间长于第n级时脉信号HC(n)的脉冲的致能期间，又补偿脉冲H_1的致能期间早于第n级时脉信号HC(n)的致能期间，因此曲线301早于曲线302的时间得到补偿，如图3中A点所示，又补偿脉冲H_1持续对控制信号Q(n)进行补偿，故曲线301较曲线302有更高的电压电平，晶体管T1因而具有较佳的充放电能力。此外，由于补偿脉冲H_1的致能期间长于第n级时脉信号HC(n)的脉冲的致能期间，又补偿脉冲H_1的致能期间晚于第n级时脉信号HC(n)的致能期间结束，因此当第一下拉电路20接收到第N+2级栅极脉冲G(n+2)并开始下拉时，由于控制信号Q(n)因补偿脉冲H_1的补偿具有较高的电压电平，即图3中B点所示，即便第一下拉电路20开始执行下拉动作，控制信号Q(n)仍保有一定的电平，因此晶体管T1的跨压不会快速的降低，使晶体管T1仍保有良好充放电能力，因此第n级栅极脉冲G(n)可快速的下拉至预设低电压VGL，避免错误的栅极线被驱动而发生数据错充的情况。
请参阅图4，图4为本发明的实验数据另一实施例，其中X轴为时间，Y轴为电压电平，曲线401为本发明的第n级栅极脉冲G(n)，曲线402为现有的第n级栅极脉冲G(n)。由图4中可以看出，由于补偿后的控制信号Q(n)具有较高的电平，使晶体管T1具有较佳的充放电能力，因此晶体管T1输出的第n级栅极脉冲G(n)，也就是曲线401较曲线402快速的上升至所需的电压电平，曲线401在进行下拉时也较曲线402快速的下降至预设低电压VGL，因此本发明的移位暂存器电路实施例明显可增进晶体管T1的充放电能力，使第n级栅极脉冲G(n)在正确的时间内快速下拉至预设低电压VGL，大幅减少错误的栅极线被驱动而发生数据错充的情况。
综以上所述，本发明的移位暂存器电路实施例因具有补偿电路，可通过电容输出补偿脉冲至第一晶体管的控制端，又第n级时脉信号的其中一脉冲的致能期间于补偿脉冲的致能期间内，且补偿脉冲的致能期间长于脉冲的致能期间，因此晶体管T1的控制端的电平会因补偿脉冲而高于现有的电平，晶体管T1的控制端的补偿时间更长于现有的补偿时间，因此当移位暂存器电路的输出端以及晶体管T1的控制端欲同时稳定于预设低电位时，较高的电压电平以及较长的补偿时间使晶体管T1不会因跨压不足的因素导致充放电能力低落，可快速将输出端稳定于预设低电位，避免错误的栅极线开启而导致显示数据错充的情况发生。
惟以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，凡依本发明申请专利范围及说明书内容所做的等效变化或修饰，皆仍属本发明专利涵盖的范围内。

Claims (8)

1.一种移位暂存器电路，其特征在于，包括：
一第一晶体管，具有一第一端、一第二端与一控制端，该第一端用以接收一第N级时脉信号，而该第二端用以作为该移位暂存器电路的一输出端，并用以输出一第N级栅极脉冲；
一电容，其一端电性耦接该控制端；
一上拉控制电路，用以接收并传送一第N-2级栅极脉冲至该控制端；
一第一下拉电路，用以依据一第N+2级栅极脉冲而决定是否将该输出端的电平下拉至一预设低电位，以及决定是否将该控制端电性耦接至该输出端；
一第二下拉电路，用以依据一下拉控制信号的状态而决定是否将该控制端电性耦接至该输出端，以及决定是否将该电容的另一端的电平与该输出端的电平皆下拉至该预设低电位；
一下拉控制电路，用以提供该下拉控制信号，并依据该控制端的电平来决定该控制信号的状态；以及
一补偿电路，用以产生一补偿脉冲，并用以依据该控制端的电平来决定是否输出该补偿脉冲至该电容的另一端，其中该第N级时脉信号的其中一脉冲的致能期间位于该补偿脉冲的致能期间内，且该补偿脉冲的致能期间长于该脉冲的致能期间。
2.根据权利要求1所述的移位暂存器电路，其特征在于，该补偿电路包括：
一第二晶体管，具有一第一端、一第二端与一控制端，该第二晶体管的该控制端用以接收一第N+1级时脉信号，该第二晶体管的该第一端用以接收一预设高电位；
一第三晶体管，具有一第一端、一第二端与一控制端，该第三晶体管的该控制端用以接收一第N-1级时脉信号，该第三晶体管的该第一端与该第二晶体管的该第一端电性耦接，该第三晶体管的该第二端与该第二晶体管的该第二端电性耦接，并用以输出该补偿脉冲；
一第四晶体管，具有一第一端、一第二端与一控制端，该第四晶体管的该控制端用以接收一第N+2级时脉信号，该第四晶体管的该第一端与该第二晶体管的该第二端电性耦接；
一第五晶体管，具有一第一端、一第二端与一控制端，该第五晶体管的该控制端用以接收一第N-2级时脉信号，该第五晶体管的该第一端与该第二晶体管的该第二端电性耦接，该第五晶体管的该第二端与该第四晶体管的该第二端及该预设低电位电性耦接；以及
一第六晶体管，具有一第一端、一第二端与一控制端，该第六晶体管的该控制端与该第一晶体管的该控制端电性耦接，该第六晶体管的该第一端与该第二晶体管的该第二端电性耦接，该第六晶体管的该第二端与该电容的另一端电性耦接。
3.根据权利要求2所述的移位暂存器电路，其特征在于，该第N-2级时脉信号、该第N-1级时脉信号、该第N级时脉信号、该第N+1级时脉信号、以及该第N+2级时脉信号具有相同长度的致能期间。
4.根据权利要求3所述的移位暂存器电路，其特征在于，该第N-2级时脉信号超前该第N-1级时脉信号一预设时间，该第N-1级时脉信号超前该第N级时脉信号该预设时间，该第N级时脉信号超前该第N+1级时脉信号该预设时间，该第N+1级时脉信号超前该第N+2级时脉信号该预设时间。
5.根据权利要求1所述的移位暂存器电路，其特征在于，该上拉控制电路包括：
一第二晶体管，具有一第一端、一第二端、以及一控制端，该第二晶体管的该控制端及该第一端用以接收该第N-2级栅极脉冲，该第二晶体管的该第二端与该第一晶体管的该控制端电性耦接。
6.根据权利要求1所述的移位暂存器电路，其特征在于，该第一下拉电路包括：
一第二晶体管，具有一第一端、一第二端、以及一控制端，该第二晶体管的该控制端用以接收该第N+2级栅极脉冲，该第二晶体管的该第一端用以与该第一晶体管的该控制端电性耦接，该第二晶体管的该第二端用以与该输出端电性耦接；以及
一第三晶体管，具有一第一端、一第二端、以及一控制端，该第三晶体管的该控制端用以接收该第N+2级栅极脉冲，该第三晶体管的该第一端与该输出端电性耦接，该第三晶体管的该第二端与该预设低电位电性耦接。
7.根据权利要求1所述的移位暂存器电路，其特征在于，该第二下拉电路包括：
一第二晶体管，具有一第一端、一第二端、以及一控制端，该第二晶体管的该控制端用以接收该下拉控制信号，该第二晶体管的该第一端用以与该第一晶体管的该控制端电性耦接，该第二晶体管的该第二端用以与该输出端电性耦接；
一第三晶体管，具有一第一端、一第二端、以及一控制端，该第三晶体管的该控制端用以接收该下拉控制信号，该第三晶体管的该第一端与该输出端电性耦接，该第三晶体管的该第二端与该预设低电位电性耦接；以及
一第四晶体管，具有一第一端、一第二端、以及一控制端，该第四晶体管的该控制端用以接收该下拉控制信号，该第四晶体管的该第一端与该电容的另一端电性耦接，其第四晶体管的该第二端用以与该预设低电位电性耦接。
8.根据权利要求1所述的移位暂存器电路，其特征在于，该下拉控制电路包括：
一第二晶体管，具有一第一端、一第二端、以及一控制端，该第二晶体管的该控制端及该第一端用以接收预设高电位；
一第三晶体管，具有一第一端、一第二端、以及一控制端，该第三晶体管的该控制端与该第二晶体管的该第二端电性耦接，该第三晶体管的该第一端与该第二晶体管的该控制端及该第二晶体管的该第一端电性耦接，该第三晶体管的该第二端用以输出该下拉控制信号；
一第四晶体管，具有一第一端、一第二端、以及一控制端，该第四晶体管的该控制端用以与该第一晶体管的该控制端电性耦接，该第四晶体管的该第一端用以与该第二晶体管的该第二端以及该第三晶体管的该控制端电性耦接，该第四晶体管的该第二端用以与该预设低电位电性耦接；以及
一第五晶体管，具有一第一端、一第二端、以及一控制端，该第五晶体管的该控制端用以与该第四晶体管的该控制端电性耦接，该第五晶体管的该第一端与该第三晶体管的该第二端电性耦接，该第五晶体管的该第二端用以与该预设低电位电性耦接。
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