CN103325354B - 栅极驱动电路 - Google Patents
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Abstract
栅极驱动电路的移位缓存器包含上拉单元用以根据第一驱动电压及高频时钟脉冲信号上拉栅极线的第一栅极信号，及根据第二驱动电压及高频时钟脉冲信号上拉输出线的第一输出信号；储能单元，电连接于上拉单元及第一耦接控制单元之间；驱动单元，用来根据第一驱动电压及第一栅极信号对后级移位缓存器的储能单元执行充电程序；第一耦接控制单元，用以于第一栅极信号被下拉时，切断储能单元及栅极线之间的导通状态；及第二耦接控制单元，用以根据第二栅极信号控制储能单元及第一电位电压之间的导通状态。
Description
技术领域
本发明相关于一种栅极驱动电路，尤指一种可改善驱动能力的栅极驱动电路。
背景技术
一般而言，液晶显示装置包含有多个像素单元、栅极驱动电路以及源极驱动电路。源极驱动电路用以提供多个数据信号。栅极驱动电路包含多级移位缓存器，用来提供多个栅极信号以控制多个数据信号写入至多个像素单元。为了能驱动光感应电路，栅极驱动电路的多级移位缓存器可另产生输出信号以驱动光感应电路的光感应单元，且输出信号的脉波宽度大于栅极信号的脉波宽度。
然而，在公知移位缓存器的运作中，产生输出信号的晶体管容易处于饱和状态，进而减弱晶体管的电流输出能力。另外，公知移位缓存器需利用两个串接的晶体管来产生输出信号，但两个串接的晶体管会占据较大的空间，进而增加栅极驱动电路的设计复杂度。
发明内容
本发明的目的在于提供一种可改善驱动能力的栅极驱动电路，以解决先前技术的问题。
本发明栅极驱动电路包含多级移位缓存器，每一级移位缓存器包含上拉单元，电连接于输出线及栅极线，用以根据第一驱动电压及高频时钟脉冲信号上拉该栅极线的第一栅极信号，及根据第二驱动电压及高频时钟脉冲信号上拉该输出线的第一输出信号；储能单元，具有第一端以及第二端，储能单元的第一端电连接于上拉单元及第一耦接控制单元之间；驱动单元，电连接于储能单元的第一端及栅极线，用来根据第一驱动电压及第一栅极信号对后级移位缓存器的储能单元执行充电程序；第一耦接控制单元，电连接于储能单元的第二端及栅极线之间，用以于第一栅极信号被下拉时，切断储能单元的第二端及栅极线之间的导通状态；及第二耦接控制单元，电连接于储能单元的第二端及第一电位电压之间，用以根据第二栅极信号控制储能单元的第二端及第一电位电压之间的导通状态。
上述的栅极驱动电路，其中该第一耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该栅极线，该晶体管的该控制端用以接收该第二驱动电压。
上述的栅极驱动电路，其中该第一耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该栅极线，该晶体管的该控制端电连接于该晶体管的该第二端。
上述的栅极驱动电路，其中该第二耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该第一电位电压，该晶体管的该控制端用以接收该第二栅极信号。
上述的栅极驱动电路，其中另包含：一第一下拉单元，电连接于该储能单元，该输出线及该栅极线，用以根据一第一控制信号下拉该第一驱动电压，根据该第一控制信号将该第一栅极信号下拉至该第一电位电压，及将该第一输出信号下拉至一第二电位电压，其中该第一电位电压及该第二电位电压相异的电压；一第一控制单元，电连接于该第一下拉单元，用以根据该第一驱动电压、一第一低频时钟脉冲信号及该第一电位电压产生该第一控制信号。
上述的栅极驱动电路，其中该第一下拉单元包含：
一第一晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第一电位电压；
一第二晶体管，包含：
一第一端，电连接于该输出线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第二电位电压；及
一第三晶体管，包含：
一第一端，电连接于该储能单元；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该栅极线。
上述的栅极驱动电路，其中该第一控制单元包含：
一第一晶体管，包含：
一第一端，用以接收该第一低频时钟脉冲信号；
一控制端，电连接于该第一晶体管的该第一端；及
一第二端；
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，用以接收该第一驱动电压；及
一第二端，电连接于该第一电位电压；
一第三晶体管，包含：
一第一端，电连接于该第一晶体管的该第一端；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该第一放电单元及该第一下拉单元；及
一第四晶体管，包含：
一第一端，电连接于该第三晶体管的第二端；
一控制端，电连接于该第二晶体管的该控制端；及
一第二端，电连接于该第一电位电压。
上述的栅极驱动电路，其中另包含：一第二下拉单元，电连接于该储能单元，该输出线及该栅极线，用以根据一第二控制信号下拉该第一驱动电压，根据该第二控制信号将该第一栅极信号下拉至该第一电位电压，及将该第一输出信号下拉至该第二电位电压；及一第二控制单元，电连接于该第二放电单元与该第二下拉单元，用以根据该第一驱动电压、一第二低频时钟脉冲信号，及该第一电位电压产生该第二控制信号，其中该第二低频时钟脉冲信号的相位相反于该第一低频时钟脉冲信号的相位。
上述的栅极驱动电路，其中另包含：一主下拉单元，电连接于该输出线以及该储能单元，用以根据该第二栅极信号下拉该第一输出信号及该驱动电压。
上述的栅极驱动电路，其中该上拉单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，电连接于该储能单元的第一端以接收该第一驱动电压；及
一第二端，电连接于该栅极线；及
一第二晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，用以接收该第二驱动电压；及
一第二端，电连接于该输出线。
上述的栅极驱动电路，其中该驱动单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，电连接于该储能单元的第一端以接收该第一驱动电压；及
一第二端；及
一第二晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该后级移位缓存器的储能单元。
相较于先前技术，本发明栅极驱动电路将驱动电压Q(n)维持在高电位，以利用驱动电压驱动下一级移位缓存器的上拉单元产生输出信号，以使上拉单元的晶体管处于线性状态，进而加强输出信号的驱动能力。另外，本发明上拉单元占据的空间较少，进而降低栅极驱动电路的设计复杂度。
附图说明
图1为本发明栅极驱动电路的示意图；
图2为图1栅极驱动电路的第N级移位缓存器的第一实施例的示意图；
图3为图2的第N级移位缓存器的相关信号波形示意图；
图4为图2的第N级移位缓存器的输出信号波形示意图；
图5为图1栅极驱动电路的第N级移位缓存器的第二实施例的示意图。
其中，附图标记：
200 栅极驱动电路 210N, 210(N+1) 移位缓存器
212 上拉单元 214 储能单元
216 驱动单元 218 第一下拉单元
220 第二下拉单元 222 主下拉单元
224 第一控制单元 226 第二控制单元
228 第一耦接控制单元 230 第二耦接控制单元
GL(n-1),GL(n),GL(n+1) 栅极线
SL(n-1),SL(n),SL(n+1) 输出线
T 晶体管 t1,t2,t3,t4,t5 时段
C 电容 HC1 高频时钟脉冲信号
LC1,LC2 低频时钟脉冲信号 Q(n),Q(n-1),Q(n+1) 驱动电压
P(n) 第一控制信号 K(n) 第二控制信号
S(n-1),S(n),S(n+1) 输出信号
G(n-1),G(n),G(n+1),G(n+2) 栅极信号
具体实施方式
为使本领域技术人员能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请同时参考图1及图2，图1为本发明栅极驱动电路的示意图，图2为图1栅极驱动电路的第N级移位缓存器的第一实施例的示意图。如图所示，栅极驱动电路200包含多级移位缓存器，为方便说明，栅极驱动电路200只显示第(N-1)级移位缓存器210(N-1)、第N级移位缓存器210N及第(N+1)级移位缓存器210(N+1)，其中只有第N级移位缓存器210N于图2中显示内部架构，其余级移位缓存器类同于第N级移位缓存器210N，所以不另赘述。N为大于1的正整数。第(N-1)级移位缓存器210(N-1)用以提供输出信号S(n-1)及栅极信号G(n-1)，第N级移位缓存器210N用以提供输出信号S(n)及栅极信号G(n)，第(N+1)级移位缓存器210(N+1)用以提供输出信号S(n+1)及栅极信号G(n+1)。栅极信号G(n-1)、G(n)、G(n+1)依序经由栅极线GL(n-1)、GL(n)、GL(N+1)输出，而输出信号S(n-1)、S(n)、S(n+1)依序经由输出线SL(n-1)、SL(n)、SL(N+1)输出。另外，栅极信号G(n-1)会传送至第N级移位缓存器210N，以驱动第N级移位缓存器210N；而栅极信号G(n)会传送至第(N+1)级移位缓存器210(N+1)，以驱动第(N+1)级移位缓存器210(N+1)。
第N级移位缓存器210N包含上拉单元212、储能单元214、驱动单元216、第一耦接控制单元228、第二耦接控制单元230、第一下拉单元218、第二下拉单元220、主下拉单元222、第一控制单元224，以及第二控制单元226。上拉单元212电连接于输出线SL(n)及栅极线GL(n)，用以根据驱动电压Qn及高频时钟脉冲信号HC1上拉栅极线GL(n)的栅极信号G(n)，及根据第(N-1)级移位缓存器210(N-1)的驱动电压Q(n-1)及高频时钟脉冲信号HC1上拉输出线SL(n)的输出信号(Sn)。储能单元214的第一端电连接于上拉单元212。储能单元214用来根据第(N-1)级移位缓存器210(N-1)的驱动单元所输出的栅极信号G(n-1)执行充电程序，进而于储能单元214的第一端产生驱动电压Q(n)，并提供驱动电压Q(n)至上拉单元212。驱动单元216电连接于储能单元214的第一端及栅极线GL(n)，用来根据驱动电压Q(n)及栅极信号G(n)对第(N+1)级移位缓存器210(N+1)的储能单元执行充电程序。第一耦接控制单元228电连接于储能单元214的第二端及栅极线GL(n)之间，用以于栅极信号G(n)被下拉时，切断储能单元214的第二端及栅极线GL(n)之间的导通状态。第二耦接控制单元230电连接于储能单元214的第二端及第一电位电压VSS1之间，用以根据另一移位缓存器的栅极信号(例如第(N+2)级移位缓存器的栅极信号G(n+2))控制储能单元214的第二端及第一电位电压VSS1之间的导通状态。
第一下拉单元218电连接于储能单元214、输出线SL(n)及栅极线GL(n)，用以根据第一控制信号P(n)下拉驱动电压Q(n)、栅极信号G(n)及输出信号S(n)。驱动电压Q(n)被下拉至和栅极信号G(n)相同的电压电位，而栅极信号G(n)及输出信号S(n)分别被下拉至第一电位电压VSS1及第二电位电压VSS2。第一控制单元224电连接于第一下拉单元218，用以根据驱动电压Q(n)、第一低频时钟脉冲信号LC1及第一电位电压VSS1产生第一控制信号P(n)。
相似地，第二下拉单元220电连接于储能单元214、输出线SL(n)及栅极线GL(n)，用以根据第二控制信号K(n)下拉驱动电压Q(n)、栅极信号G(n)及输出信号S(n)。驱动电压Q(n)被下拉至和栅极信号G(n)相同的电压电位，而栅极信号G(n)及输出信号S(n)分别被下拉至第一电位电压VSS1及第二电位电压VSS2。第二控制单元226电连接于第二下拉单元220，用以根据驱动电压Q(n)、第二低频时钟脉冲信号LC2及第一电位电压VSS1产生第二控制信号K(n)。
其中第二低频时钟脉冲信号LC2的相位相反于第一低频时钟脉冲信号LC1的相位，因此第一下拉单元218及第二下拉单元220可交替地下拉驱动电压Q(n)、输出信号S(n)及栅极信号G(n)。另外，第一电位电压VSS1及第二电位电压VSS2相异的低电位电压。在本实施例中，第一电位电压VSS1低于第二电位电压VSS2。
主下拉单元222电连接于输出线SL(n)以及储能单元214，用以根据后级移位缓存器的栅极信号(例如第(N+2)级移位缓存器的栅极信号G(n+2))下拉输出信号S(n)及驱动电压Q(n)。驱动电压Q(n)被下拉至第一电位电压VSS1，而输出信号S(n)被下拉至第二电位电压VSS2。
在本实施例中，上拉单元212包含晶体管T21及晶体管T22。晶体管T21的第一端用以接收高频时钟脉冲信号HC1，晶体管T21的控制端电连接于储能单元214的第一端以接收驱动电压Q(n)，而晶体管T21的第二端电连接于栅极线GL(n)。晶体管T22的第一端用以接收高频时钟脉冲信号HC1，晶体管T22的控制端用以接收第(N-1)级移位缓存器210(N-1)的驱动电压Q(n-1)，而晶体管T22的第二端电连接于输出线SL(n)。储能单元214包含电容C。驱动单元216包含晶体管T11及晶体管T12。晶体管T12的第一端用以接收高频时钟脉冲信号HC1，晶体管T12的控制端用以接收驱动电压Q(n)，而晶体管T12的第二端电连接于晶体管T11的控制端。晶体管T11的第一端电连接于栅极线GL(n)，晶体管T11的控制端电连接于晶体管T12的第二端，而晶体管T11的第二端电连接于第(N+1)级移位缓存器210(N+1)的储能单元。
第一耦接控制单元228包含晶体管T37。晶体管T37的第一端电连接于储能单元214的第二端，晶体管T37的第二端电连接于栅极线GL(n)，而晶体管T37的控制端用以接收第(N-1)级移位缓存器的驱动电压Q(n-1)。
第二耦接控制单元230包含晶体管T36。晶体管T36的第一端电连接于储能单元214的第二端，晶体管T36的第二端电连接于第一电位电压VSS1，而晶体管T36的控制端用以接收另一移位缓存器的栅极信号(例如第(N+2)级移位缓存器的栅极信号G(n+2))。
第一下拉单元218包含晶体管T32、晶体管T34及晶体管T42。晶体管T32的第一端电连接于栅极线GL(n)，晶体管T32的控制端电连接于第一控制单元224以接收第一控制信号P(n)，而晶体管T32的第二端电连接于第一电位电压VSS1。晶体管T34的第一端电连接于输出线SL(n)，晶体管T34的控制端电连接于第一控制单元224以接收第一控制信号P(n)，而晶体管T34的第二端电连接于第二电位电压VSS2。晶体管T42的第一端电连接于储能单元214的第一端，晶体管T42的控制端电连接于第一控制单元224以接收第一控制信号P(n)，而晶体管T42的第二端电连接于栅极线GL(n)。
第一控制单元224包含晶体管T51、晶体管T52、晶体管T53及晶体管T54。晶体管T51的第一端用以接收第一低频时钟脉冲信号LC1，晶体管T51的控制端电连接于晶体管T51的第一端。晶体管T52的第一端电连接于晶体管T51的第二端，晶体管T52的控制端用以接收驱动电压Q(n)，而晶体管T52的第二端电连接于第一电位电压VSS1。晶体管T53的第一端电连接于晶体管T51的第一端，晶体管T53的控制端电连接于晶体管T51的第二端，而晶体管T53的第二端电连接于第一下拉单元218。晶体管T54的第一端电连接于晶体管T53的第二端，晶体管T54的控制端电连接于晶体管T52的控制端，而晶体管T54的第二端电连接于第一电位电压VSS1。
另一方面，在本实施例中，第二下拉单元220及第二控制单元226的配置分别相似于第一下拉单元218及第一控制单元224的配置，因此不再进一步说明。
主下拉单元222包含晶体管T41及晶体管T31。晶体管T41的第一端电连接于储能单元214的第一端，晶体管T41的控制端用以接收另一移位缓存器的栅极信号(例如第(N+2)级移位缓存器的栅极信号G(n+2))，而晶体管T41的第二端电连接于第一电位电压VSS1。晶体管T31的第一端电连接于输出线SL(n)，晶体管T31的控制端用以接收另一移位缓存器的栅极信号(例如第(N+2)级移位缓存器的栅极信号G(n+2))，而晶体管T31的第二端电连接于第二电位电压VSS2。
请参考图3，并一并参考图1及图2。图3为图2的第N级移位缓存器的相关信号波形示意图。如图3所示，于时段t1中，第一控制信号P(n)因第一低频时钟脉冲信号LC1为高电位且驱动电压Q(n)为低电位而被提升至高电位，进而开启第一下拉单元218的晶体管T32、晶体管T34及晶体管T42，栅极信号G(n)被下拉至第一电位电压VSS1，输出信号S(n)被下拉至第二电位电压VSS2，而驱动电压Q(n)被下拉至和栅极信号G(n)相同的电压电位。
于时段t2中，第(N-1)级移位缓存器210(N-1)的栅极信号G(n-1)由低电位上升至高电位，进而对储能单元214的电容C充电，用以提升驱动电压Q(n)至高电位，并进而开启上拉单元212的晶体管T21及晶体管T22。另外，因高频时钟脉冲信号HC1为低电位，所以输出信号S(n)及栅极信号G(n)亦为低电位。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)为高电位而被下拉至第一电位电压VSS1，因此第一下拉单元218及第二下拉单元220皆不作动。
于时段t3中，高频时钟脉冲信号HC1由低电位上升至高电位，进而上拉输出信号S(n)及栅极信号G(n)至高电位电压，驱动电压Q(n)也因电容耦合效应再度被提升。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电位而持续维持在第一电位电压VSS1，因此第一下拉单元218及第二下拉单元220仍不作动。
于时段t4中，高频时钟脉冲信号HC1由高电位下降至低电位，栅极信号G(n)进而被下拉至和高频时钟脉冲信号HC1相同的低电位，另外，由于驱动电压Q(n-1)亦下降至低电位，因此上拉单元212的晶体管T22被关闭，进而使输出信号S(n)维持在高电位。另外，第一耦接控制单元228的晶体管T37亦被关闭，进而避免驱动电压Q(n)因电容耦合效应被栅极信号G(n)下拉。因此驱动电压Q(n)维持在高电位。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电位而持续维持在第一电位电压VSS1，因此第一下拉单元218及第二下拉单元220仍不作动。
于时段t5中，第(N+2)级移位缓存器的栅极信号G(n+2)由低电位上升至高电位，进而开启第二耦接控制单元230的晶体管T36，以下拉驱动电压Q(n)。第一控制信号P(n)因第一低频时钟脉冲信号LC1为高电位且驱动电压Q(n)为低电位而被提升至高电位，进而开启第一下拉单元218以下拉栅极信号G(n)、输出信号S(n)及驱动电压Q(n)。另外，主下拉单元222的晶体管T41及晶体管T31亦被栅极信号G(n+2)开启，以分别下拉驱动电压Q(n)及输出信号S(n)至第一电位电压VSS1及第二电位电压VSS2。
依据上述配置，如图4所示，第N级移位缓存器210N的输出信号S(n)的脉波宽度将大于栅极信号G(n)的脉波宽度，以使本发明栅极驱动电路200能应用于驱动光感应电路。另外，第一耦接控制单元228可于时段t4中当栅极信号G(n)被下拉时切断储能单元214的第二端及栅极线GL(n)之间的导通状态，以使驱动电压Q(n)继续维持在高电位，且驱动电压Q(n)高于高频时钟脉冲信号HC1的高电位，因此第(N+1)级移位缓存器的晶体管T22会处于线性状态，进而加强晶体管T22的电流输出能力，亦即改善输出信号S(n+1)的驱动能力。相似地，在时段t3中，因驱动电压Q(n-1)高于高频时钟脉冲信号HC1的高电位，第N级移位缓存器210N的晶体管T22亦会处于线性状态，进而加强晶体管T22的电流输出能力，亦即改善输出信号S(n)的驱动能力。
再者，上拉单元212只需要利用晶体管T22即可产生输出信号S(n)，而不需再串接另一个晶体管。因此上拉单元212占据的空间可减少，进而降低栅极驱动电路200的设计复杂度。
请参考图5，并一并参考图1。图5为图1栅极驱动电路的第N级移位缓存器的第二实施例的示意图。如图5所示，相异于图2的实施例的是，第一耦接控制单元228的晶体管T37的第一端电连接于储能单元214的第二端，晶体管T37的第二端电连接于栅极线GL(n)，晶体管T37的控制端亦电连接于栅极线GL(n)。依据上述配置，第一耦接控制单元228亦可于时段t4中当栅极信号G(n)被下拉时切断储能单元214的第二端及栅极线GL(n)之间的导通状态，以使驱动电压Q(n)继续维持在高电位，且驱动电压Q(n)高于高频时钟脉冲信号HC1的高电位。
相较于先前技术，本发明栅极驱动电路将驱动电压Q(n)维持在高电位，以利用驱动电压驱动下一级移位缓存器的上拉单元产生输出信号，以使上拉单元的晶体管处于线性状态，进而加强输出信号的驱动能力。另外，本发明上拉单元占据的空间较少，进而降低栅极驱动电路的设计复杂度。
Claims (11)
1.一种栅极驱动电路，其特征在于，包含多级移位缓存器，该些级移位缓存器的一第N级移位缓存器包含：
一上拉单元，电连接于一输出线及一栅极线，用以根据一第一驱动电压及一高频时钟脉冲信号上拉该栅极线的一第一栅极信号，及根据一第二驱动电压及该高频时钟脉冲信号上拉该输出线的一第一输出信号；
一储能单元，具有一第一端以及一第二端，该储能单元的该第一端电连接于该上拉单元；
一驱动单元，电连接于该储能单元的该第一端及该栅极线，用来根据该第一驱动电压及该第一栅极信号对后级移位缓存器的储能单元执行充电程序；
一第一耦接控制单元，电连接于该储能单元的该第二端及该栅极线之间，用以于该第一栅极信号被下拉时，切断该储能单元的该第二端及该栅极线之间的导通状态；及
一第二耦接控制单元，电连接于该储能单元的该第二端及一第一电位电压之间，用以根据一第二栅极信号控制该储能单元的该第二端及该第一电位电压之间的导通状态；
其中N为大于1的正整数。
2.如权利要求1所述的栅极驱动电路，其特征在于，该第一耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该栅极线，该晶体管的该控制端用以接收该第二驱动电压。
3.如权利要求1所述的栅极驱动电路，其特征在于，该第一耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该栅极线，该晶体管的该控制端电连接于该晶体管的该第二端。
4.如权利要求1所述的栅极驱动电路，其特征在于，该第二耦接控制单元包含一晶体管，包含一第一端，一第二端，以及一控制端，该晶体管的该第一端电连接于该储能单元的该第二端，该晶体管的该第二端电连接于该第一电位电压，该晶体管的该控制端用以接收该第二栅极信号。
5.如权利要求1所述的栅极驱动电路，其特征在于，另包含：
一第一下拉单元，电连接于该储能单元，该输出线及该栅极线，用以根据一第一控制信号下拉该第一驱动电压，根据该第一控制信号将该第一栅极信号下拉至该第一电位电压，及将该第一输出信号下拉至一第二电位电压，其中该第一电位电压及该第二电位电压相异的电压；
一第一控制单元，电连接于该第一下拉单元，用以根据该第一驱动电压、一第一低频时钟脉冲信号及该第一电位电压产生该第一控制信号。
6.如权利要求5所述的栅极驱动电路，其特征在于，该第一下拉单元包含：
一第一晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第一电位电压；
一第二晶体管，包含：
一第一端，电连接于该输出线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该第二电位电压；及
一第三晶体管，包含：
一第一端，电连接于该储能单元；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该栅极线。
7.如权利要求5所述的栅极驱动电路，其特征在于，该第一控制单元包含：
一第一晶体管，包含：
一第一端，用以接收该第一低频时钟脉冲信号；
一控制端，电连接于该第一晶体管的该第一端；及
一第二端；
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，用以接收该第一驱动电压；及
一第二端，电连接于该第一电位电压；
一第三晶体管，包含：
一第一端，电连接于该第一晶体管的该第一端；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该第一下拉单元；及
一第四晶体管，包含：
一第一端，电连接于该第三晶体管的第二端；
一控制端，电连接于该第二晶体管的该控制端；及
一第二端，电连接于该第一电位电压。
8.如权利要求5所述的栅极驱动电路，其特征在于，另包含：
一第二下拉单元，电连接于该储能单元，该输出线及该栅极线，用以根据一第二控制信号下拉该第一驱动电压，根据该第二控制信号将该第一栅极信号下拉至该第一电位电压，及将该第一输出信号下拉至该第二电位电压；及
一第二控制单元，电连接于该第二下拉单元，用以根据该第一驱动电压、一第二低频时钟脉冲信号，及该第一电位电压产生该第二控制信号，其中该第二低频时钟脉冲信号的相位相反于该第一低频时钟脉冲信号的相位。
9.如权利要求1所述的栅极驱动电路，其特征在于，另包含：
一主下拉单元，电连接于该输出线以及该储能单元，用以根据该第二栅极信号下拉该第一输出信号以及该第一驱动电压。
10.如权利要求1所述的栅极驱动电路，其特征在于，该上拉单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，电连接于该储能单元的第一端以接收该第一驱动电压；及
一第二端，电连接于该栅极线；及
一第二晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，用以接收该第二驱动电压；及
一第二端，电连接于该输出线。
11.如权利要求1所述的栅极驱动电路，其特征在于，该驱动单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，电连接于该储能单元的第一端以接收该第一驱动电压；及
一第二端；及
一第二晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该后级移位缓存器的储能单元。
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