CN104700899B - 移位寄存器电路 - Google Patents
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Abstract
一种移位寄存器电路，其包括：第一上拉电路、第二上拉电路、第一下拉控制电路、第一下拉电路、第二下拉控制电路、第二下拉电路以及第一电容。本发明的移位寄存器电路是利用电容电性耦接了第n‑p级移位寄存器电路的控制信号以及第n+m级移位寄存器电路的控制信号，使得本级的控制信号可以被第n‑p级控制信号以及第n+m级控制信号所补偿，因此本级控制信号可有效避免因外部信号干扰或者漏电等问题造成本级控制信号驱动能力低落或者驱动错误等情况。
Description
技术领域
本发明是有关于一种移位寄存器电路，尤其是有关于一种具有较佳驱动能力的移位寄存器电路。
背景技术
移位寄存器是依据其内部的一控制信号来决定是否输出一栅极驱动信号，且在移位寄存器不需要输出栅极驱动信号的时段中，将栅极驱动信号以及控制信号稳定在低电位，以避免移位寄存器在错误的时间输出栅极驱动信号驱动错误的栅极线。然熟知的控制信号易因为外部信号的干扰或是漏电等问题而无法正确的驱动栅极驱动信号，造成移位寄存器无法正常操作。
发明内容
为了解决上述的问题，本发明提出了一种移位寄存器电路实施例，其包括一第一上拉电路、一第二上拉电路、一第一下拉控制电路、一第一下拉电路、一第二下拉控制电路、一第二下拉电路、一主下拉电路、以及一第一电容。
第一上拉电路系用以接收一高频时脉信号，并根据一第n级控制信号决定是否输出一第n级栅极控制信号；第二上拉电路与第一上拉电路电性耦接，系用以输出一第n+m级控制信号；第一下拉控制电路系用以接收一时脉信号，并根据该时脉信号与第n级控制信号输出一第一下拉控制信号；第一下拉电路系用以根据第一下拉控制信号决定是否将第n级控制信号及第n级栅极控制信号稳定于一低电压电平；一第二下拉控制电路系用以接收另一时脉信号，并根据该时脉信号与第n级控制信号输出一第二下拉控制信号；第二下拉电路系用以根据第二下拉控制信号决定是否将第n级控制信号及第n级栅极控制信号稳定于低电压电平；主下拉电路系用以根据一第n+4级栅极控制信号来决定是否将第n级控制信号及第n级栅极控制信号稳定于低电压电平；第一电容具有第一端及第二端，其第一端系用以接收一第n-p级控制信号，其第二端系用以与第n级控制信号电性耦接，其中，m、n以及p为正整数。
综以上所述，由于本发明的移位寄存器电路是利用电容电性耦接了第n-p级移位寄存器电路的控制信号以及第n+m级移位寄存器电路的控制信号，使得本级的控制信号可以被第n-p级控制信号以及第n+m级控制信号所补偿，因此本级控制信号可有效避免因外部信号干扰或者漏电等问题造成本级控制信号驱动能力低落或者驱动错误等情况，进而大幅减少移位寄存器无法正常使用的状况发生。
附图说明
图1A为本发明实施例一示意图。
图1B为本发明实施例二示意图。
图1C为本发明实施例三示意图。
图2A为本发明实施例一2D显示的高频时脉信号示意图。
图2B为本发明实施例一2D显示的控制信号补偿示意图。
图3A为本发明实施例一3D显示的高频时脉信号示意图。
图3B为本发明实施例一3D显示的控制信号补偿示意图。
图4A为本发明实施例四示意图。
图4B为本发明实施例五示意图。
图4C为本发明实施例六示意图。
图5为本发明实施例四以点反转方式驱动的高频时脉信号及控制信号补偿示意图。
图6为本发明实施例四以行反转方式驱动的高频时脉信号及控制信号补偿示意图。
其中，附图标记说明如下：
10 第一上拉电路
20 第二上拉电路
30 第一下拉控制电路
40 第一下拉电路
50 第二下拉控制电路
60 第二下拉电路
70 主下拉电路
T11,T21,T22,T23,T31,T32,T33,T34,T41,T42,T51,T52,T53,T54,T61,T62,T71,T72 晶体管
C1 第一电容
C2 第二电容
LC1 第一时脉信号
LC2 第二时脉信号
HC(n-4) 第n-4级高频时脉信号
HC(n-3) 第n-3级高频时脉信号
HC(n-2) 第n-2级高频时脉信号
HC(n-1) 第n-1级高频时脉信号
HC(n) 第n级高频时脉信号
HC(n+1) 第n+1级高频时脉信号
HC(n+2) 第n+2级高频时脉信号
HC(n+3) 第n+3级高频时脉信号
Q(n-2) 第n-2级控制信号
Q(n-1) 第n-1级控制信号
Q(n) 第n级控制信号
Q(n+2) 第n+2级控制信号
Q(n+4) 第n+4级控制信号
G(n) 第n级栅极控制信号
G(n+2) 第n+2级栅极控制信号
G(n+4) 第n+4级栅极控制信号
VSS1 低电压电平
P(n) 第一下拉控制信号
K(n) 第二下拉控制信号
具体实施方式
为了更明确的说明本发明内容，以下将配合图式进行说明。
请参阅图1A，图1A为本发明移位寄存器电路实施例一，其包括一第一上拉电路10、一第二上拉电路20、一第一下拉控制电路30、一第一下拉电路40、一第二下拉控制电路50、一第二下拉电路60、一主下拉电路70、以及一第一电容C1，本实施例并可同时应用于2D显示方式或者3D显示方式。
第一上拉电路10包括一晶体管T11，其具有第一端、第二端以及控制端，其第一端用以接收一第n级高频时脉信号HC(n)，其控制端用以接收一第n级控制信号Q(n)，其第二端则是根据控制端所接收的第n级控制信号Q(n)来决定是否输出一第n级栅极控制信号G(n)。此外，第一上拉电路10还包括一第二电容C2，第二电容C2的第一端与晶体管T11的第二端电性耦接，第二电容C2的第二端则与晶体管T11的控制端电性耦接，因此当晶体管T11的第二端输出第n级栅极控制信号G(n)时，第二电容C2可将第n级栅极控制信号G(n)补偿至第n级控制信号Q(n)，以增加第n级控制信号Q(n)的驱动能力。
第二上拉电路20包括一晶体管T21以及一晶体管T22，晶体管T21以及晶体管T22均具有第一端、第二端以及控制端，晶体管T21的第一端用以接收前述的第n级高频时脉信号HC(n)，晶体管T21的控制端用以接收第n级控制信号Q(n)，晶体管T21的第二端用以与晶体管T22的控制端电性耦接，晶体管T22的第一端用以接收第n级栅极控制信号G(n)，晶体管T22的第二端用以输出一第n+4级控制信号Q(n+4)。因此，当晶体管T21因第n级控制信号Q(n)而开启，并将第n级高频时脉信号HC(n)传送至晶体管T22的控制端时，晶体管T22即将其第一端所接收的第n级栅极控制信号G(n)传送至第二端并输出为第n+4级控制信号Q(n+4)，也就是说本实施例为1传5的移位寄存器电路，同理可知，前述的第n级控制信号Q(n)是由第n-4级移位寄存器电路所提供。
第一下拉控制电路30包括一晶体管T31、一晶体管T32、一晶体管T33以及一晶体管T34。晶体管T31包括第一端、第二端以及控制端，其第一端与控制端电性耦接，用以接收一第一时脉信号LC1；晶体管T32包括第一端、第二端以及控制端，其第一端与晶体管T31的第一端电性耦接，其控制端与晶体管T31的第二端电性耦接，其第二端则是用以输出一第一下拉控制信号P(n)；晶体管T33包括第一端、第二端以及控制端，其第一端与晶体管T31的第二端电性耦接，其控制端用以接收第n级控制信号Q(n)，其第二端与一低电压电平VSS1电性耦接；晶体管T34包括第一端、第二端以及控制端，其第一端用以接收第一下拉控制信号P(n)，其控制端用以接收第n级控制信号Q(n)，其第二端用以与前述的低电压电平VSS1电性耦接。因此，当不需要输出第n级栅极控制信号G(n)时，晶体管T33以及晶体管T34为关闭，因此晶体管T31以及晶体管T32可根据所接收的第一时脉信号LC1输出前述的第一下拉控制信号P(n)，而当要输出第n级栅极控制信号G(n)时，此时晶体管T33以及晶体管T34会因为第n级控制信号Q(n)为开启，因此与晶体管T33电性耦接的晶体管T31的第二端以及与晶体管T34电性耦接的第一下拉控制信号P(n)将会被晶体管T33以及晶体管T34下拉至低电压电平VSS1，以避免第一下拉电路40在错误的时间被开启。
第一下拉电路40包括一晶体管T41以及一晶体管T42，晶体管T41包括第一端、第二端以及控制端，其第一端用以与第n级控制信号Q(n)电性耦接，其控制端用以接收第一下拉控制信号P(n)，其第二端用以与低电压电平VSS1电性耦接；晶体管T42包括第一端、第二端以及控制端，其第一端用以与第n级栅极控制信号G(n)电性耦接，其控制端用以接收第一下拉控制信号P(n)，其第二端用以与低电压电平VSS1电性耦接，因此第一下拉电路40用以根据第一下拉控制信号P(n)来决定是否开启晶体管T41以及晶体管T42，以将第n级控制信号Q(n)以及第n级栅极控制信号G(n)下拉至低电压电平VSS1。
第二下拉控制电路50包括一晶体管T51、一晶体管T52、一晶体管T53以及一晶体管T54。晶体管T51包括第一端、第二端以及控制端，其第一端与控制端电性耦接，用以接收一第二时脉信号LC2；晶体管T52包括第一端、第二端以及控制端，其第一端与晶体管T51的第一端电性耦接，其控制端与晶体管T51的第二端电性耦接，其第二端则是用以输出一第二下拉控制信号K(n)；晶体管T53包括第一端、第二端以及控制端，其第一端与晶体管T51的第二端电性耦接，其控制端用以接收第n级控制信号Q(n)，其第二端与一低电压电平VSS1电性耦接；晶体管T54包括第一端、第二端以及控制端，其第一端用以接收第二下拉控制信号K(n)，其控制端用以接收第n级控制信号Q(n)，其第二端用以与前述的低电压电平VSS1电性耦接。因此，当不需要输出第n级栅极控制信号G(n)时，晶体管T53以及晶体管T54为关闭，因此晶体管T51以及晶体管T52可根据所接收的第二时脉信号LC2使第二下拉控制信号K(n)为工作电压电平，而当要输出第n级栅极控制信号G(n)时，此时晶体管T53以及晶体管T54为开启，因此与晶体管T53电性耦接的晶体管T51的第二端以及与晶体管T54电性耦接的第二下拉控制信号K(n)将会被下拉至低电压电平VSS1，以避免第二下拉电路60在错误的时间被开启。
第二下拉电路60包括一晶体管T61以及一晶体管T62，晶体管T61包括第一端、第二端以及控制端，其第一端用以与第n级控制信号Q(n)电性耦接，其控制端用以接收第二下拉控制信号K(n)，其第二端用以与低电压电平VSS1电性耦接；晶体管T62包括第一端、第二端以及控制端，其第一端用以与第n级栅极控制信号G(n)电性耦接，其控制端用以接收第二下拉控制信号K(n)，其第二端用以与低电压电平VSS1电性耦接，因此第二下拉电路60用以根据第二下拉控制信号K(n)来决定是否开启晶体管T61以及晶体管T62，以将第n级控制信号Q(n)以及第n级栅极控制信号G(n)下拉至低电压电平VSS1。
主下拉电路70包括一晶体管T71以及一晶体管T72，晶体管T71包括第一端、第二端以及控制端，其第一端用以与第n级控制信号Q(n)电性耦接，其控制端用以接收第n+4级栅极控制信号G(n+4)，其第二端用以与低电压电平VSS1电性耦接；晶体管T72包括第一端、第二端以及控制端，其第一端系用以与第n级栅极控制信号G(n)电性耦接，其控制端用以接收第n+4级栅极控制信号G(n+4)，其第二端用以与低电压电平VSS1电性耦接，因此，当晶体管T71以及晶体管T72开启时，与晶体管T71电性耦接的第n级控制信号Q(n)以及与晶体管T72电性耦接的第n级栅极控制信号G(n)将会被下拉至低电压电平VSS1。
电容C1具有第一端以及第二端，其第一端用以接收第n-2级控制信号Q(n-2)，其第二端则与第n级控制信号Q(n)电性耦接，因此可以第n-2级控制信号Q(n-2)来补偿第n级控制信号Q(n)，也可以本级的第n级控制信号Q(n)来补偿第n-2级控制信号Q(n-2)，同理可知，本级的第n级控制信号Q(n)也可通过第n+2级的移位寄存器电路的电容来补偿第n+2级控制信号Q(n+2)或通过第n+2级控制信号Q(n+2)补偿第n级控制信号Q(n)，详细的补偿方式将会配合图式于图2B及图3B进一步说明。
请参考图1B，图1B为本发明移位寄存器电路的实施例二，图1B与图1A的差别在于，第二上拉电路20的晶体管T22的第一端可与晶体管T22的控制端电性耦接，也就是当晶体管T21开启时，晶体管T22将根据控制端所接收的第n级高频时脉信号HC(n)，将晶体管T22第一端所接收的第n级高频时脉信号HC(n)输出为第n+4级控制信号Q(n+4)。
请参考图1C，图1C为本发明移位寄存器电路的实施例三，图1C与图1A的差别在于，第二上拉电路20可包括一晶体管T23，晶体管T23包括第一端、第二端以及控制端，其第一端以及控制端电性耦接，均用以接收第n级栅极控制信号G(n)，因此晶体管T23根据第n级栅极控制信号G(n)来将第一端所接收的第n级栅极控制信号G(n)输出为第n+4级控制信号Q(n+4)。
图2A为实施例一的移位寄存器电路使用于2D显示方式的高频时脉信号实施例，其包括第n-4级高频时脉信号HC(n-4)、第n-3级高频时脉信号HC(n-3)、第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)、第n+2级高频时脉信号HC(n+2)以及第n+3级高频时脉信号HC(n+3)，且第n-4级高频时脉信号HC(n-4)、第n-3级高频时脉信号HC(n-3)、第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)、第n+2级高频时脉信号HC(n+2)以及第n+3级高频时脉信号HC(n+3)具有相同的致能时间，第n+3级高频时脉信号HC(n+3)并落后第n+2级高频时脉信号HC(n+2)一预设时间、第n+2级高频时脉信号HC(n+2)并落后第n+1级高频时脉信号HC(n+1)一预设时间、第n+1级高频时脉信号HC(n+1)并落后第n级高频时脉信号HC(n)一预设时间、第n级高频时脉信号HC(n)并落后第n-1级高频时脉信号HC(n-1)一预设时间、第n-1级高频时脉信号HC(n-1)并落后第n-2级高频时脉信号HC(n-2)一预设时间、第n-2级高频时脉信号HC(n-2)并落后第n-3级高频时脉信号HC(n-3)一预设时间、第n-3级高频时脉信号HC(n-3)并落后第n-4级高频时脉信号HC(n-4)一预设时间。
接着请参考图2B，并配合图2A以第n级控制信号Q(n)为主来说明其补偿方式。第n-2级控制信号Q(n-2)、第n级控制信号Q(n)以及第n+2级控制信号Q(n+2)均包括第一工作电压电平Ⅰ、第二工作电压电平Ⅱ、第三工作电压电平Ⅲ以及第四工作电压电平Ⅳ。而根据图1A所示，第n级移位寄存器电路会输出第n+4级控制信号Q(n+4)，同理可知，第n-4级移位寄存器电路则会输出第n级控制信号Q(n)，因此当第n-4级移位寄存器电路的本级高频信号，也就是第n-4级高频时脉信号HC(n-4)为高电压电平时，此时第n级控制信号Q(n)会相应抬升至第一工作电压电平Ⅰ；接着，在第n级控制信号Q(n)的本级高频时脉信号，也就是第n级高频时脉信号HC(n)尚未为高电压电平时，由于此时第n-2级控制信号Q(n-2)被抬升至第三工作电压电平Ⅲ，第n+2级控制信号Q(n+2)被抬升至第一工作电压电平Ⅰ，因此第n-2级控制信号Q(n-2)可通过图1A中所述的第一电容C1、第n+2级控制信号Q(n+2)可通过第n+2级移位寄存器电路中的电容个别补偿至第n级控制信号Q(n)，因此此时的第n级控制信号Q(n)被第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)抬升至第二工作电压电平Ⅱ；当第n级高频时脉信号HC(n)为高电压电平时，由于第n级栅极控制信号G(n)可通过图1A的第二电容C2补偿至第n级控制信号Q(n)，因此将第n级控制信号Q(n)抬升至第三工作电压电平Ⅲ，虽然此时的第n-2级控制信号Q(n-2)为较低的第四工作电压电平Ⅳ，会稍微下拉第n级控制信号Q(n)，但由于在前一阶段第n级控制信号Q(n)已提升至较高的第二工作电压电平Ⅱ，因此第n级控制信号Q(n)的第三工作电压电平Ⅲ仍高于熟知的第n级控制信号Q(n)的电压电平；而当第n-2级控制信号Q(n-2)回复至低电压电平、且第n+2级控制信号Q(n+2)为第三工作电压电平Ⅲ时，虽然第n-2级控制信号Q(n-2)已回复至低电压电平，然第n+2级控制信号Q(n+2)的第三工作电压电平Ⅲ大于第n-2级控制信号Q(n-2)的低电压电平，因此第n+2级控制信号Q(n+2)仍可补偿第n级控制信号Q(n)的电压电平，使第n级控制信号Q(n)维持较高的第四工作电压电平Ⅳ。
由于本发明的移位寄存器实施例可通过第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)来对第n级控制信号Q(n)进行补偿，因此在第n级控制信号Q(n)抬升为第一工作电压电平Ⅰ后且在第n级高频时脉信号HC(n)为高电压电平前的浮动(floating)阶段时，第n级控制信号Q(n)可通过第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)的补偿抬升为第二工作电压电平Ⅱ，可有效降低漏电以及杂讯对第n级控制信号Q(n)的影响，此外，又因为第n+2级控制信号Q(n+2)可在第n级高频时脉信号HC(n)回复为低电压电平后补偿第n级控制信号Q(n)，使第n级控制信号Q(n)在第n级高频时脉信号HC(n)回复为低电压电平后可维持在较高的第四工作电压电平Ⅳ，使第n级控制信号Q(n)仍可保有较佳的驱动能力，因此第n级栅极控制信号G(n)可通过晶体管T11快速下拉至低电压电平。
而图3A为实施例一的移位寄存器电路使用于3D显示方式的高频时脉信号实施例，其包括第n-4级高频时脉信号HC(n-4)、第n-3级高频时脉信号HC(n-3)、第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)、第n+2级高频时脉信号HC(n+2)以及第n+3级高频时脉信号HC(n+3)，且第n-4级高频时脉信号HC(n-4)、第n-3级高频时脉信号HC(n-3)、第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)、第n+2级高频时脉信号HC(n+2)以及第n+3级高频时脉信号HC(n+3)具有相同的致能时间，第n+3级高频时脉信号HC(n+3)与第n+2级高频时脉信号HC(n+2)相同并落后第n+1级高频时脉信号HC(n+1)与第n级高频时脉信号HC(n)一预设时间、第n+1级高频时脉信号HC(n+1)与第n级高频时脉信号HC(n)相同并落后第n-1级高频时脉信号HC(n-1)与第n-2级高频时脉信号HC(n-2)一预设时间、第n-1级高频时脉信号HC(n-1)与第n-2级高频时脉信号HC(n-2)相同并落后第n-3级高频时脉信号HC(n-3)与第n-4级高频时脉信号HC(n-4)一预设时间。
接着请参考图3B，并配合图3A说明第n级控制信号Q(n)的补偿方式。第n-2级控制信号Q(n-2)、第n级控制信号Q(n)以及第n+2级控制信号Q(n+2)均包括第一工作电压电平Ⅰ、第二工作电压电平Ⅱ、第三工作电压电平Ⅲ以及第四工作电压电平Ⅳ。当第n-4级移位寄存器电路的本级高频信号，也就是第n-4级高频时脉信号HC(n-4)为高电压电平时，此时第n级控制信号Q(n)会相应抬升至第一工作电压电平Ⅰ；接着，在第n级控制信号Q(n)的本级高频时脉信号，也就是第n级高频时脉信号HC(n)尚未为高电压电平时，由于此时第n-2级控制信号Q(n-2)被抬升至第三工作电压电平Ⅲ，第n+2级控制信号Q(n+2)被抬升至第一工作电压电平Ⅰ，因此第n-2级控制信号Q(n-2)可通过图1中所述的电容C1、第n+2级控制信号Q(n+2)可通过第n+2级移位寄存器电路中的电容个别补偿至第n级控制信号Q(n)，因此此时的第n级控制信号Q(n)被第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)抬升至更高的第二工作电压电平Ⅱ；当第n级高频时脉信号HC(n)为高电压电平时，由于第n级栅极控制信号G(n)可通过图1A的第二电容C2补偿至第n级控制信号Q(n)，因此将第n级控制信号Q(n)抬升至第三工作电压电平Ⅲ，而此时的第n-2级控制信号Q(n-2)为由第三工作电压电平Ⅲ下降至较低的第四工作电压电平Ⅳ的阶段，第n+2级控制信号Q(n+2)为由第二工作电压电平Ⅱ上升至第三工作电压电平Ⅲ的阶段，因此此时第n级控制信号Q(n)的第三工作电压电平Ⅲ只会受到第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)微小的影响，且由于第n级控制信号Q(n)先前已抬升至较高的第二工作电压电平Ⅱ，故第n级控制信号Q(n)的第三工作电压电平Ⅲ仍高于熟知的第n级控制信号Q(n)的第三工作电压电平Ⅲ；而第n级控制信号Q(n)于第四工作电压电平Ⅳ的阶段时，由于第n级控制信号Q(n)会因第n+4级栅极控制信号G(n+4)而快速下拉至低电压电平，因此不受第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)的影响。
在3D显示方式时，由于本发明的移位寄存器实施例可通过第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)来对第n级控制信号Q(n)进行补偿，因此在第n级控制信号Q(n)抬升为第一工作电压电平Ⅰ后且在第n级高频时脉信号HC(n)为高电压电平前的浮动阶段，第n级控制信号Q(n)可通过第n-2级控制信号Q(n-2)以及第n+2级控制信号Q(n+2)的补偿抬升为较高的第二工作电压电平Ⅱ，因此能提升整体第n级控制信号Q(n)的驱动能力，有效降低漏电以及杂讯对第n级控制信号Q(n)的影响。
请参考图4A，图4A为本发明的实施例四，本实施例可应用于2D显示方式，图4A与图1的差别在于，图4A的第二上拉电路20用以输出第n+2级控制信号Q(n+2)，也就是本实施例为1传3的移位寄存器电路。此外，本实施例的主下拉电路70的晶体管T71以及晶体管T72的控制端用以接收第n+2级栅极控制信号G(n+2)，以根据第n+2级栅极控制信号G(n+2)来将第n级控制信号Q(n)以及第n级栅极控制信号G(n)下拉至低电压电平。又，本实施例的电容C1的第一端用以接收第n-1级控制信号Q(n-1)，也就是本实施例可以第n-1级控制信号Q(n-1)来补偿本级的第n级控制信号Q(n)，也可以第n级控制信号Q(n)来补偿第n-1级控制信号Q(n-1)，同理可知，本级的第n级控制信号Q(n)也可通过第n+1级的移位寄存器电路的电容来补偿第n+1级控制信号Q(n+1)或通过第n+1级控制信号Q(n+1)补偿第n级控制信号Q(n)，详细的补偿方式将会配合图式进一步说明。
请参考图4B，图4B为本发明移位寄存器电路的实施例五，图4B与图4A的差别在于，第二上拉电路20的晶体管T22的第一端可与晶体管T22的控制端电性耦接，也就是当晶体管T21开启时，晶体管T22将根据控制端所接收的第n级高频时脉信号HC(n)，将晶体管T22第一端所接收的第n级高频时脉信号HC(n)输出为第n+2级控制信号Q(n+2)。
请参考图4C，图4C为本发明移位寄存器电路的实施例六，图4C与图4A的差别在于，第二上拉电路20可包括晶体管T23，晶体管T23包括第一端、第二端以及控制端，其第一端以及控制端电性耦接，均用以接收第n级栅极控制信号G(n)，因此晶体管T23根据第n级栅极控制信号G(n)来将第一端所接收的第n级栅极控制信号G(n)输出为第n+2级控制信号Q(n+2)。
图5为实施例四的移位寄存器电路以点反转方式来驱动液晶显示器的高频时脉信号实施例，其包括第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)，且第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)以及第n+1级高频时脉信号HC(n+1)具有相同的致能时间，第n+1级高频时脉信号HC(n+1)并落后第n级高频时脉信号HC(n)一预设时间、第n级高频时脉信号HC(n)并落后第n-1级高频时脉信号HC(n-1)一预设时间、第n-1级高频时脉信号HC(n-1)并落后第n-2级高频时脉信号HC(n-2)一预设时间。
接着将以第n级控制信号Q(n)为主来说明其补偿方式。第n-1级控制信号Q(n-1)、第n级控制信号Q(n)以及第n+1级控制信号Q(n+1)均包括第一工作电压电平Ⅰ、第二工作电压电平Ⅱ、第三工作电压电平Ⅲ以及第四工作电压电平Ⅳ。而根据图4A所示，第n级移位寄存器电路会输出第n+2级控制信号Q(n+2)，同理可知，第n-2级移位寄存器电路则会输出第n级控制信号Q(n)，因此当第n-2级移位寄存器电路的本级高频信号，也就是第n-2级高频时脉信号HC(n-2)为高电压电平时，此时第n级控制信号Q(n)会相应抬升至第一工作电压电平Ⅰ；接着，在第n级控制信号Q(n)的本级高频时脉信号，也就是第n级高频时脉信号HC(n)尚未为高电压电平时，由于此时第n-1级控制信号Q(n-1)被抬升至第三工作电压电平Ⅲ，第n+1级控制信号Q(n+1)被抬升至第一工作电压电平Ⅰ，因此第n-1级控制信号Q(n-1)可通过图4A中所述的第一电容C1、第n+1级控制信号Q(n+1)可通过第n+1级移位寄存器电路中的电容个别补偿至第n级控制信号Q(n)，因此此时的第n级控制信号Q(n)被第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)抬升至第二工作电压电平Ⅱ；当第n级高频时脉信号HC(n)为高电压电平时，由于第n级栅极控制信号G(n)可通过图4A的第二电容C2补偿至第n级控制信号Q(n)，因此将第n级控制信号Q(n)抬升至第三工作电压电平Ⅲ，虽然此时的第n-1级控制信号Q(n-1)为较低的第四工作电压电平Ⅳ，会稍微下拉第n级控制信号Q(n)，但由于在前一阶段第n级控制信号Q(n)已提升至较高的第二工作电压电平Ⅱ，因此第n级控制信号Q(n)的第三工作电压电平Ⅲ仍高于熟知的第n级控制信号Q(n)的电压电平；而当第n-1级控制信号Q(n-1)回复至低电压电平、且第n+1级控制信号Q(n+1)为第三工作电压电平Ⅲ时，虽然第n-1级控制信号Q(n-1)已回复至低电压电平，然第n+1级控制信号Q(n+1)的第三工作电压电平Ⅲ大于第n-1级控制信号Q(n-1)的低电压电平，因此第n+1级控制信号Q(n+1)仍可补偿第n级控制信号Q(n)的电压电平，使第n级控制信号Q(n)维持较高的第四工作电压电平Ⅳ。
据以上所述，在以点反转方式驱动液晶显示器时，由于本实施例可通过第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)来对第n级控制信号Q(n)进行补偿，因此在第n级控制信号Q(n)抬升为第一工作电压电平Ⅰ后且在第n级高频时脉信号HC(n)为高电压电平前的浮动状态，第n级控制信号Q(n)可通过第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)的补偿而抬升为第二工作电压电平Ⅱ，有效降低漏电以及杂讯对第n级控制信号Q(n)的影响，此外，又因为第n+1级控制信号Q(n+1)可在第n级高频时脉信号HC(n)回复为低电压电平后补偿第n级控制信号Q(n)，使第n级控制信号Q(n)在第n级高频时脉信号HC(n)回复为低电压电平后可维持在第四工作电压电平Ⅳ，使第n级控制信号Q(n)保持较佳的驱动能力，因此第n级栅极控制信号G(n)可通过晶体管T11快速下拉至低电压电平。
图6为实施例四的移位寄存器电路以行反转方式来驱动液晶显示器的高频时脉信号，其包括第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)以及第n+1级高频时脉信号HC(n+1)，且第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)以及第n+1级高频时脉信号HC(n+1)具有相同的致能时间，第n+1级高频时脉信号HC(n+1)落后第n级高频时脉信号HC(n)一预设时间、第n级高频时脉信号HC(n)落后第n-1级高频时脉信号HC(n-1)一预设时间、第n-1级高频时脉信号HC(n-1)落后第n-2级高频时脉信号HC(n-2)一预设时间。
接着说明第n级控制信号Q(n)的补偿方式。第n-1级控制信号Q(n-1)、第n级控制信号Q(n)以及第n+1级控制信号Q(n+1)均包括第一工作电压电平Ⅰ、第二工作电压电平Ⅱ、第三工作电压电平Ⅲ以及第四工作电压电平Ⅳ。当第n-2级移位寄存器电路的本级高频信号，也就是第n-2级高频时脉信号HC(n-2)为高电压电平时，此时第n级控制信号Q(n)会相应抬升至第一工作电压电平Ⅰ；接着，在第n级控制信号Q(n)的本级高频时脉信号，也就是第n级高频时脉信号HC(n)尚未为高电压电平时，由于此时第n-1级控制信号Q(n-1)被抬升至第三工作电压电平Ⅲ，第n+1级控制信号Q(n+1)被抬升至第一工作电压电平Ⅰ，因此第n-1级控制信号Q(n-1)可通过图4A中所述的第一电容C1、第n+1级控制信号Q(n+1)可通过第n+1级移位寄存器电路中的第一电容个别补偿至第n级控制信号Q(n)，因此此时的第n级控制信号Q(n)被第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)抬升至更高的第二工作电压电平Ⅱ；当第n级高频时脉信号HC(n)为高电压电平时，由于第n级栅极控制信号G(n)可通过图4A的第二电容C2补偿至第n级控制信号Q(n)，因此将第n级控制信号Q(n)抬升至第三工作电压电平Ⅲ，而此时的第n-1级控制信号Q(n-1)会由第三工作电压电平Ⅲ下降至较低的第四工作电压电平Ⅳ，第n+1级控制信号Q(n+2)会由第二工作电压电平Ⅱ上升至第三工作电压电平Ⅲ，因此此时第n级控制信号Q(n)的第三工作电压电平Ⅲ只会受到第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)微小的影响，且由于第n级控制信号Q(n)先前已抬升至较高的第二工作电压电平Ⅱ，故第n级控制信号Q(n)的第三工作电压电平Ⅲ仍为高于熟知的第n级控制信号Q(n)的第三工作电压电平Ⅲ；而第n级控制信号Q(n)于第四工作电压电平Ⅳ的阶段时，由于第n级控制信号Q(n)会因第n+2级栅极控制信号G(n+2)而快速下拉至低电压电平，因此不受第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)的影响。
在以行反转方式驱动液晶显示器时，由于本实施例可通过第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)来对第n级控制信号Q(n)进行补偿，因此在第n级控制信号Q(n)抬升为第一工作电压电平Ⅰ后且在第n级高频时脉信号HC(n)为高电压电平前，第n级控制信号Q(n)可通过第n-1级控制信号Q(n-1)以及第n+1级控制信号Q(n+1)的补偿抬升为较高的第二工作电压电平Ⅱ，因此能提升整体第n级控制信号Q(n)的驱动能力，有效降低漏电以及杂讯对第n级控制信号Q(n)的影响。
综上所述，由于本发明的移位寄存器电路实施例可利用电容电性耦接了第n-p级移位寄存器电路的控制信号以及第n+m级移位寄存器电路的控制信号，使得本级的控制信号不管是在2D显示方式或者3D显示方式的情况下，均可以被第n-p级控制信号以及第n+m级控制信号所补偿，提高本级控制信号的驱动能力，更可有效避免因外部信号干扰或者漏电等因素造成本级控制信号驱动能力低落或者驱动错误等情况，进而大幅减少移位寄存器无法正常使用的状况发生。
然上述的内容仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，凡依本发明权利要求书及说明书内容所做的等效变化或修饰，皆仍属本发明专利涵盖的范围内。
Claims (13)
1.一种移位寄存器电路，其包括：
一第一上拉电路，用以接收一高频时脉信号，并根据一第n级控制信号决定是否输出一第n级栅极控制信号；
一第二上拉电路，与该第一上拉电路电性耦接，用以输出一第n+m级控制信号；
一第一下拉控制电路，用以接收一第一时脉信号，并根据该第一时脉信号与该第n级控制信号输出一第一下拉控制信号；
一第一下拉电路，用以根据该第一下拉控制信号决定是否将该第n级控制信号及该第n级栅极控制信号稳定于一低电压电平；
一第二下拉控制电路，用以接收一第二时脉信号，并根据该第二时脉信号与该第n级控制信号输出一第二下拉控制信号；
一第二下拉电路，用以根据该第二下拉控制信号决定是否将该第n级控制信号及该第n级栅极控制信号稳定于该低电压电平；
一主下拉电路，用以根据一第n+m级栅极控制信号决定是否将该第n级控制信号及该第n级栅极控制信号稳定于该低电压电平；以及
一第一电容，具有第一端及第二端，其第一端用以接收一第n-p级控制信号，其第二端用以与该第n级控制信号电性耦接；
其中，m、n以及p为正整数。
2.如权利要求1所述的移位寄存器电路，其特征在于，该第n-p级控制信号为一第n-2级控制信号或一第n-1级控制信号。
3.如权利要求1所述的移位寄存器电路，其特征在于，该第n+m级控制信号为一第n+4级控制信号或一第n+2级控制信号。
4.如权利要求1所述的移位寄存器电路，其特征在于，该第二上拉电路包括：
一第一晶体管，具有第一端、第二端以及控制端，其第一端用以接收该高频时脉信号，其控制端用以接收该第n级控制信号；以及
一第二晶体管，具有第一端、第二端以及控制端，其第一端用以接收该第n级栅极控制信号，其控制端与该第一晶体管的第二端电性耦接，其第二端用以输出该第n+m级控制信号。
5.如权利要求1所述的移位寄存器电路，其特征在于，该第二上拉电路包括：
一第一晶体管，具有第一端、第二端以及控制端，其第一端用以接收该高频时脉信号，其控制端用以接收该第n级控制信号；以及
一第二晶体管，具有第一端、第二端以及控制端，其第一端与控制端用以与该第一晶体管的第二端电性耦接，其第二端用以输出该第n+m级控制信号。
6.如权利要求1所述的移位寄存器电路，其特征在于，该第二上拉电路包括一第一晶体管，该第一晶体管具有第一端、第二端以及控制端，其第一端及控制端用以接收该第n级栅极控制信号，其第二端用以输出该第n+m级控制信号。
7.如权利要求1所述的移位寄存器电路，其特征在于，该第一下拉控制电路包括：
一第三晶体管，其具有第一端、第二端与控制端，其第一端与控制端用以接收该第一时脉信号；
一第四晶体管，其具有第一端、第二端与控制端，其第一端与该第三晶体管的第一端电性耦接，其控制端与该第三晶体管的第二端电性耦接，其第二端用以输出该第一下拉控制信号；
一第五晶体管，其具有第一端、第二端与控制端，其第一端与该第三晶体管的第二端电性耦接，其控制端用以接收该第n级控制信号，其第二端用以与该低电压电平电性耦接；以及
一第六晶体管，其具有第一端、第二端与控制端，其第一端与该第一下拉控制信号电性耦接，其控制端用以接收该第n级控制信号，其第二端用以与该低电压电平电性耦接。
8.如权利要求1所述的移位寄存器电路，其特征在于，该第一下拉电路包括：
一第七晶体管，其具有第一端、第二端与控制端，其第一端与该第n级控制信号电性耦接，其控制端用以接收该第一下拉控制信号，其第二端用以与该低电压电平电性耦接；以及
一第八晶体管，其具有第一端、第二端与控制端，其第一端与该第n级栅极控制信号电性耦接，其控制端用以接收该第一下拉控制信号，其第二端用以与该低电压电平电性耦接。
9.如权利要求1所述的移位寄存器电路，其特征在于，该第二下拉控制电路包括：
一第九晶体管，其具有第一端、第二端与控制端，其第一端与控制端用以接收该第二时脉信号；
一第十晶体管，其具有第一端、第二端与控制端，其第一端与该第九晶体管的第一端电性耦接，其控制端与该第九晶体管的第二端电性耦接，其第二端用以输出该第二下拉控制信号；
一第十一晶体管，其具有第一端、第二端与控制端，其第一端与该第九晶体管的第二端电性耦接，其控制端用以接收该第n级控制信号，其第二端用以与该低电压电平电性耦接；以及
一第十二晶体管，其具有第一端、第二端与控制端，其第一端与该第二下拉控制信号电性耦接，其控制端用以接收该第n级控制信号，其第二端用以与该低电压电平电性耦接。
10.如权利要求1所述的移位寄存器电路，其特征在于，该第二下拉电路包括：
一第十三晶体管，其具有第一端、第二端与控制端，其第一端与该第n级控制信号电性耦接，其控制端用以接收该第二下拉控制信号，其第二端用以与该低电压电平电性耦接；以及
一第十四晶体管，其具有第一端、第二端与控制端，其第一端与该第n级栅极控制信号电性耦接，其控制端用以接收该第二下拉控制信号，其第二端用以与该低电压电平电性耦接。
11.如权利要求1所述的移位寄存器电路，其特征在于，该第一上拉电路包括：
一第十五晶体管，其具有第一端、第二端与控制端，其第一端用以接收该高频时脉信号，其控制端用以接收该第n级控制信号，其第二端用以输出该第n级栅极控制信号；以及
一第二电容，其具有第一端与第二端，其第一端与该第十五晶体管的第二端电性耦接，其第二端与该第n级控制信号电性耦接。
12.如权利要求1所述的移位寄存器电路，其特征在于，该主下拉电路包括：一第十六晶体管，其具有第一端、第二端与控制端，其第一端用以与该第n级控制信号电性耦接，其控制端用以接收该第n+m级栅极控制信号，其第二端用以与该低电压电平电性耦接；以及
一第十七晶体管，其具有第一端、第二端与控制端，其第一端用以与该第n级栅极控制信号电性耦接，其控制端用以接收该第n+m级栅极控制信号，其第二端用以与该低电压电平电性耦接。
13.如权利要求12所述的移位寄存器电路，其特征在于，该第n+m级栅极控制信号为一第n+4级栅极控制信号或一第n+2级栅极控制信号。
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