CN103400562A - 栅极驱动电路 - Google Patents

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Abstract

本发明提供一种栅极驱动电路。栅极驱动电路的第N级移位暂存器包含上拉单元，电连接于栅极线，用以根据第一驱动电压及高频时钟脉冲信号上拉该栅极线的第N级栅极信号；储能单元，具有第一及第二端，该储能单元的第一端电连接于该上拉单元，用来根据第(N-1)级栅极信号提供该第一驱动电压至该上拉单元；驱动单元，电连接于该储能单元的第一端及该栅极线，用来根据该第一驱动电压及该第N级栅极信号对第(N+1)级移位暂存器的储能单元执行充电程序；及能量传递单元，电连接于该栅极线，用以于该第N级栅极信号下拉时，根据后级栅极信号传递该栅极线的电荷至后级移位暂存器的储能单元。本发明可减少栅极驱动电路的功率消耗以及增加栅极驱动电路的驱动能力。

Description

栅极驱动电路
技术领域
本发明涉及一种栅极驱动电路，尤其涉及一种可降低电源消耗的栅极驱动电路。
背景技术
一般而言，液晶显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。源极驱动电路用以写入数据信号于被开启的像素。栅极驱动电路包含多级移位暂存器，用来提供多个栅极信号以控制像素的开启与关闭。然而，在公知移位暂存器的运作中，当移位暂存器的栅极信号被下拉时，移位暂存器的栅极线上的电荷被导引至低电压源，而无法被进一步利用，进而增加公知移位暂存器的电源消耗。
发明内容
本发明的目的在于提供一种可降低电源消耗的栅极驱动电路，以解决先前技术的问题。
本发明栅极驱动电路包含多级移位暂存器，所述多级移位暂存器的第N级移位暂存器包含一上拉单元，电连接于一栅极线，用以根据一第一驱动电压及一高频时钟脉冲信号上拉该栅极线的一第N级栅极信号；储能单元，具有一第一端以及一第二端，该储能单元的第一端电连接于该上拉单元，用来根据一第(N-1)级栅极信号提供该第一驱动电压至该上拉单元；驱动单元，电连接于该储能单元的第一端及该栅极线，用来根据该第一驱动电压及该第N级栅极信号对一第(N+1)级移位暂存器的储能单元执行充电程序；及能量传递单元，电连接于该栅极线，用以于该第N级栅极信号被下拉时，根据后级栅极信号传递该栅极线上的电荷至一后级移位暂存器的储能单元；其中N为大于1的正整数。
相较于先前技术，本发明栅极驱动电路可以在栅极信号被下拉时，将栅极线上的电荷传递至后级移位暂存器的储能单元，以减少栅极驱动电路的功率消耗。另外，本发明栅极驱动电路可以利用栅极线上的电荷对后级移位暂存器的储能单元预先充电，进而增加栅极驱动电路的驱动能力。
附图说明
图1为本发明栅极驱动电路的示意图。
图2为图1栅极驱动电路的第N级移位暂存器的第一实施例的示意图。
图3为图2的第N级移位暂存器的相关信号波形示意图。
图4为本发明第一实施例的驱动电压的波形示意图。
图5为图1栅极驱动电路的第N级移位暂存器的第二实施例的示意图。
图6为图5的第N级移位暂存器的相关信号波形示意图。
图7为本发明第二实施例的驱动电压的波形示意图。
其中，附图标记说明如下：
Figure BDA00003658589600031
具体实施方式
请同时参考图1及图2，图1为本发明栅极驱动电路的示意图，图2为图1栅极驱动电路的第N级移位暂存器的第一实施例的示意图。如图所示，栅极驱动电路100包含多级移位暂存器，为方便说明，栅极驱动电路100只显示第(N-1)级移位暂存器110(N-1)、第N级移位暂存器110N及第(N+1)级移位暂存器110(N+1)，其中只有第N级移位暂存器110N于图2中显示内部架构，其余级移位暂存器类同于第N级移位暂存器110N，所以不另赘述。N为大于1的正整数。第(N-1)级移位暂存器110(N-1)用以提供栅极信号G(n-1)，第N级移位暂存器110N用以提供栅极信号G(n)，第(N+1)级移位暂存器110(N+1)用以提供栅极信号G(n+1)。栅极信号G(n-1)、G(n)、G(n+1)依序经由栅极线GL(n-1)、GL(n)、GL(N+1)输出，以控制显示面板像素的开启与关闭。另外，栅极信号G(n-1)会传送至第N级移位暂存器110N，以驱动第N级移位暂存器210N；而栅极信号G(n)会传送至第(N+1)级移位暂存器210(N+1)，以驱动第(N+1)级移位暂存器110(N+1)。
第N级移位暂存器110N包含上拉单元112、储能单元114、驱动单元116、能量传递单元118、第一下拉单元120、第二下拉单元122、第一控制单元124，以及第二控制单元126。上拉单元112电连接于栅极线GL(n)，用以根据驱动电压Qn及高频时钟脉冲信号HC1上拉栅极线GL(n)的栅极信号G(n)。储能单元114的第一端电连接于上拉单元112。储能单元114用来根据第(N-1)级移位暂存器110(N-1)的驱动单元所输出的栅极信号G(n-1)执行充电程序，进而于储能单元114的第一端产生驱动电压Q(n)，并提供驱动电压Q(n)至上拉单元112。驱动单元116电连接于储能单元114的第一端及栅极线GL(n)，用来根据驱动电压Q(n)及栅极信号G(n)对第(N+1)级移位暂存器110(N+1)的储能单元执行充电程序。能量传递单元118用以于第N级栅极信号被下拉时，根据栅极信号G(n+1)及栅极信号G(n+2)传递栅极线GL(n)上的电荷至第(N+4)级移位暂存器的储能单元。
第一下拉单元120电连接于储能单元114及栅极线GL(n)，用以根据第一控制信号P(n)下拉驱动电压Q(n)及栅极信号G(n)。驱动电压Q(n)被下拉至和栅极信号G(n)相同的电压电平，而栅极信号G(n)被下拉至第一电平电压VSS。第一控制单元124电连接于第一下拉单元120，用以根据驱动电压Q(n)、第一低频时钟脉冲信号LC1及第一电平电压VSS产生第一控制信号P(n)。
相似地，第二下拉单元122电连接于储能单元114及栅极线GL(n)，用以根据第二控制信号K(n)下拉驱动电压Q(n)及栅极信号G(n)。驱动电压Q(n)被下拉至和栅极信号G(n)相同的电压电平，而栅极信号G(n)被下拉至第一电平电压VSS。第二控制单元126电连接于第二下拉单元122，用以根据驱动电压Q(n)、第二低频时钟脉冲信号LC2及第一电平电压VSS产生第二控制信号K(n)。
其中第二低频时钟脉冲信号LC2的相位相反于第一低频时钟脉冲信号LC1的相位，因此第一下拉单元120及第二下拉单元122可交替地下拉驱动电压Q(n)及栅极信号G(n)。另外，第一电平电压VSS一低电平电压，较其他信号的电平低。
在本实施例中，上拉单元112包含晶体管T21。晶体管T21的第一端用以接收高频时钟脉冲信号HC1，晶体管T21的控制端电连接于储能单元114的第一端以接收驱动电压Q(n)，而晶体管T21的第二端电连接于栅极线GL(n)。储能单元114包含电容C1。驱动单元116包含晶体管T11及晶体管T12。晶体管T12的第一端用以接收高频时钟脉冲信号HC1，晶体管T12的控制端用以接收驱动电压Q(n)，而晶体管T12的第二端电连接于晶体管T11的控制端。晶体管T11的第一端电连接于栅极线GL(n)，晶体管T11的控制端电连接于晶体管T12的第二端，而晶体管T11的第二端电连接于第(N+1)级移位暂存器110(N+1)的储能单元。
能量传递单元118包含晶体管T32、晶体管T31、晶体管T33以及电容C2。晶体管T32的第一端及控制端电连接于栅极线GL(n)。晶体管T31的第一端电连接于晶体管T32的第二端，晶体管T31的控制端用以接收第(N+1)级栅极信号G(n+1)。电容C2的第一端电连接于晶体管T31的第二端，电容C2的第二端电连接于第一电平电压VSS。晶体管T33的第一端电连接于电容C2的第一端，晶体管T33的控制端用以接收一第(N+2)级栅极信号，而晶体管T33的第二端电连接于第(N+4)级移位暂存器的储能单元。
第一下拉单元120包含晶体管T44及晶体管T42。晶体管T44的第一端电连接于栅极线GL(n)，晶体管T44的控制端电连接于第一控制单元124以接收第一控制信号P(n)，而晶体管T44的第二端电连接于第一电平电压VSS。晶体管T42的第一端电连接于储能单元114的第一端，晶体管T42的控制端电连接于第一控制单元124以接收第一控制信号P(n)，而晶体管T42的第二端电连接于栅极线GL(n)。
第一控制单元124包含晶体管T51、晶体管T52、晶体管T53及晶体管T54。晶体管T51的第一端用以接收第一低频时钟脉冲信号LC1，晶体管T51的控制端电连接于晶体管T51的第一端。晶体管T52的第一端电连接于晶体管T51的第二端，晶体管T52的控制端用以接收驱动电压Q(n)，而晶体管T52的第二端电连接于第一电平电压VSS。晶体管T53的第一端电连接于晶体管T51的第一端，晶体管T53的控制端电连接于晶体管T51的第二端，而晶体管T53的第二端电连接于第一下拉单元120。晶体管T54的第一端电连接于晶体管T53的第二端，晶体管T54的控制端电连接于晶体管T52的控制端，而晶体管T54的第二端电连接于第一电平电压VSS。
第一控制单元124另包含晶体管T55及晶体管T56。晶体管T55及晶体管T56用以根据第(N-2)级移位暂存器的驱动电压Q(n-2)重置第一控制单元124，以避免驱动电压Q(n)通过晶体管T42漏电。另外，晶体管T55及晶体管T56亦可根据第(N-1)级移位暂存器的驱动电压Q(n-1)重置第一控制单元124。
另一方面，在本实施例中，第二下拉单元122及第二控制单元126的配置分别相似于第一下拉单元120及第一控制单元124的配置，因此不再进一步说明。
第N级移位暂存器110N另包含晶体管T41。晶体管T41的第一端电连接于储能单元114的第一端，晶体管T41的控制端用以接收另一移位暂存器的栅极信号(例如第(N+2)级移位暂存器的栅极信号G(n+2))，而晶体管T41的第二端电连接于第一电平电压VSS。
请参考图3，并一并参考图1及图2。图3为图2的第N级移位暂存器的相关信号波形示意图。如图3所示，于时段t1中，第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)为高电平而被下拉至第一电平电压VSS，因此第一下拉单元120及第二下拉单元122皆不作动。
于时段t2中，第(N-1)级移位暂存器110(N-1)的栅极信号G(n-1)由低电平上升至高电平，进而对储能单元114的电容C1进一步充电，用以提升驱动电压Q(n)至更高的电平。另外，虽上拉单元112的晶体管T21被驱动电压Q(n)开启，但因高频时钟脉冲信号HC1为低电平，所以栅极信号G(n)亦为低电平。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电平而持续维持在第一电平电压VSS，因此第一下拉单元120及第二下拉单元122皆不作动。
于时段t3中，高频时钟脉冲信号HC1由低电平上升至高电平，进而上拉栅极信号G(n)至高电平电压，驱动电压Q(n)也因电容耦合效应再度被提升。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电平而持续维持在第一电平电压VSS，因此第一下拉单元120及第二下拉单元122仍不作动。
于时段t4中，高频时钟脉冲信号HC1由高电平下降至低电平，栅极信号G(n)进而被下拉至和高频时钟脉冲信号HC1相同的低电平，另外，由于能量传递单元118的晶体管T31被第(N+1)级栅极信号G(n+1)开启，因此当栅极信号G(n)被下拉时，栅极线栅极线GL(n)上的部分电荷会经由晶体管T32及晶体管T31储存至电容C2。
于时段t5中，第(N+2)级移位暂存器的栅极信号G(n+2)由低电平上升至高电平，进而开启能量传递单元118的晶体管T33，以将电容C2储存的电压传递至第(N+4)级移位暂存器的储能单元，以对第(N+4)级移位暂存器的储能单元预先充电。第一控制信号P(n)因第一低频时钟脉冲信号LC1为高电平且驱动电压Q(n)为低电平而被提升至高电平，进而开启第一下拉单元120以下拉栅极信号G(n)及驱动电压Q(n)。
依据上述配置，如图4所示，除了第1至4级移位暂存器外，本发明栅极驱动电路100的移位暂存器的储能单元都会被前级移位暂存器预先充电，因此可避免移位暂存器的储能单元充电不足，并减少的储能单元的充电时间，进而增加栅极驱动电路的驱动能力。另外，当栅极信号被下拉时，栅极线上的电荷会被传递至后级移位暂存器的储能单元，因此栅极驱动电路100的功率消耗可进一步减少。
请参考图5，并一并参考图1。图5为图1栅极驱动电路的第N级移位暂存器的第二实施例的示意图。如图5所示，相异于图2的实施例的是，能量传递单元218只包含晶体管T32及晶体管T31。晶体管T32的第一端及控制端电连接于栅极线GL(n)。晶体管T31的第一端电连接于晶体管T32的第二端，晶体管T31的控制端用以接收第(N+1)级栅极信号G(n+1)，而晶体管T31的第二端电连接于第(N+3)级移位暂存器的储能单元。
请参考图6，并一并参考图1及图5。图6为图5的第N级移位暂存器的相关信号波形示意图。如图6所示，于时段t1中，第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)为高电平而被下拉至第一电平电压VSS，因此第一下拉单元120及第二下拉单元122皆不作动。
于时段t2中，第(N-1)级移位暂存器110(N-1)的栅极信号G(n-1)由低电平上升至高电平，进而对储能单元114的电容C1进一步充电，用以提升驱动电压Q(n)至更高的电平。另外，虽上拉单元112的晶体管T21被驱动电压Q(n)开启，但因高频时钟脉冲信号HC1为低电平，所以栅极信号G(n)亦为低电平。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电平而持续维持在第一电平电压VSS，因此第一下拉单元120及第二下拉单元122皆不作动。
于时段t3中，高频时钟脉冲信号HC1由低电平上升至高电平，进而上拉栅极信号G(n)至高电平电压，驱动电压Q(n)也因电容耦合效应再度被提升。第一控制信号P(n)及第二控制信号K(n)因驱动电压Q(n)仍为高电平而持续维持在第一电平电压VSS，因此第一下拉单元120及第二下拉单元122仍不作动。
于时段t4中，高频时钟脉冲信号HC1由高电平下降至低电平，栅极信号G(n)进而被下拉至和高频时钟脉冲信号HC1相同的低电平，另外，由于能量传递单元218的晶体管T31被第(N+1)级栅极信号G(n+1)开启，因此当栅极信号G(n)被下拉时，栅极线栅极线GL(n)上的部分电荷会经由晶体管T32及晶体管T31传递至第(N+3)级移位暂存器的储能单元，以对第(N+3)级移位暂存器的储能单元预先充电。
于时段t5中，第一控制信号P(n)因第一低频时钟脉冲信号LC1为高电平且驱动电压Q(n)为低电平而被提升至高电平，进而开启第一下拉单元120以下拉栅极信号G(n)及驱动电压Q(n)。
依据上述配置，如图7所示，除了第1至3级移位暂存器外，本发明栅极驱动电路100的移位暂存器的储能单元都会被前级移位暂存器预先充电，因此可避免移位暂存器的储能单元充电不足，并减少的储能单元的充电时间，进而增加栅极驱动电路的驱动能力。另外，当栅极信号被下拉时，栅极线上的电荷会被传递至后级移位暂存器的储能单元，因此栅极驱动电路100的功率消耗可进一步减少。
相较于先前技术，本发明栅极驱动电路可以在栅极信号被下拉时，将栅极线上的电荷传递至后级移位暂存器的储能单元，以减少栅极驱动电路的功率消耗。另外，本发明栅极驱动电路可以利用栅极线上的电荷对后级移位暂存器的储能单元预先充电，进而增加栅极驱动电路的驱动能力。

Claims (10)

1.一种栅极驱动电路，包含多级移位暂存器，所述多级移位暂存器的一第N级移位暂存器包含：
一上拉单元，电连接于一栅极线，用以根据一第一驱动电压及一高频时钟脉冲信号上拉该栅极线的一第N级栅极信号；
一储能单元，具有一第一端以及一第二端，该储能单元的第一端电连接于该上拉单元，用来根据一第(N-1)级栅极信号提供该第一驱动电压至该上拉单元；
一驱动单元，电连接于该储能单元的第一端及该栅极线，用来根据该第一驱动电压及该第N级栅极信号对一第(N+1)级移位暂存器的储能单元执行充电程序；及
一能量传递单元，电连接于该栅极线，用以于该第N级栅极信号被下拉时，根据后级栅极信号传递该栅极线上的电荷至一后级移位暂存器的储能单元；
其中N为大于1的正整数。
2.如权利要求1所述的栅极驱动电路，其中该能量传递单元用以于该第N级栅极信号被下拉时，根据后级栅极信号传递该栅极线上的电荷至一第(N+4)级移位暂存器的储能单元。
3.如权利要求2所述的栅极驱动电路，其中该能量传递单元包含：
一第一晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该栅极线；及
一第二端；
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，用以接收一第(N+1)级栅极信号；及
一第二端；
一电容，包含：
一第一端，电连接于该第二晶体管的第二端；及
一第二端，电连接于一第一电平电压；及
一第三晶体管，包含：
一第一端，电连接于该电容的第一端；
一控制端，用以接收一第(N+2)级栅极信号；及
一第二端，电连接于该第(N+4)级移位暂存器的储能单元。
4.如权利要求1所述的栅极驱动电路，其中该能量传递单元用以于该第N级栅极信号被下拉时，根据后级栅极信号传递该栅极线上的电荷至一第(N+3)级移位暂存器的储能单元。
5.如权利要求4所述的栅极驱动电路，其中该能量传递单元包含：
一第一晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该栅极线；及
一第二端；及
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，用以接收一第(N+1)级栅极信号；及
一第二端，电连接于该第(N+3)级移位暂存器的储能单元。
6.如权利要求1所述的栅极驱动电路，另包含：
一第一下拉单元，电连接于该储能单元及该栅极线，用以根据一第一控制信号下拉该第一驱动电压及该第一栅极信号；及
一第一控制单元，电连接于该第一下拉单元，用以根据该第一驱动电压及一第一低频时钟脉冲信号产生该第一控制信号。
7.如权利要求6所述的栅极驱动电路，其中该第一下拉单元包含：
一第一晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于一第一电平电压；及
一第二晶体管，包含：
一第一端，电连接于该储能单元的第一端；
一控制端，电连接于该第一控制单元以接收该第一控制信号；及
一第二端，电连接于该栅极线。
8.如权利要求6所述的栅极驱动电路，其中该第一控制单元包含：
一第一晶体管，包含：
一第一端，用以接收该第一低频时钟脉冲信号；
一控制端，电连接于该第一晶体管的该第一端；及
一第二端；
一第二晶体管，包含：
一第一端，电连接于该第一晶体管的第二端；
一控制端，用以接收该第一驱动电压；及
一第二端，电连接于该第一电平电压；
一第三晶体管，包含：
一第一端，电连接于该第一晶体管的该第一端；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该第一下拉单元；及
一第四晶体管，包含：
一第一端，电连接于该第三晶体管的第二端；
一控制端，电连接于该第二晶体管的控制端；及
一第二端，电连接于该第一电平电压。
9.如权利要求6所述的栅极驱动电路，另包含：
一第二下拉单元，电连接于该储能单元及该栅极线，用以根据一第二控制信号下拉该第一驱动电压及该第一栅极信号；及
一第二控制单元，电连接于该第二下拉单元，用以根据该第一驱动电压及一第二低频时钟脉冲信号产生该第二控制信号，其中该第二低频时钟脉冲信号的相位相反于该第一低频时钟脉冲信号的相位。
10.如权利要求1所述的栅极驱动电路，其中该驱动单元包含：
一第一晶体管，包含：
一第一端，用以接收该高频时钟脉冲信号；
一控制端，电连接于该储能单元的第一端以接收该第一驱动电压；及
一第二端；及
一第二晶体管，包含：
一第一端，电连接于该栅极线；
一控制端，电连接于该第一晶体管的第二端；及
一第二端，电连接于该第(N+1)级移位暂存器的储能单元。
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