CN106803416A - 发射驱动器及显示设备 - Google Patents

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Abstract

本申请涉及一种发射驱动器及显示设备，该发射驱动器包括发光控制驱动器，该发光控制驱动器电连接至发光控制线，该发光控制驱动器包括：第(n‑1)发光控制驱动器，该第(n‑1)发光控制驱动器被配置为提供第(n‑1)进位信号，n为大于或等于2的整数；以及第(n)发光控制驱动器，该第(n)发光控制驱动器邻近于第(n‑1)发光控制驱动器，该第(n)发光控制驱动器被配置为基于第(n‑1)进位信号生成用于控制像素的发光时间的第(n)发光控制信号，并且基于第(n)发光控制信号生成第(n)进位信号。

Description

发射驱动器及显示设备
技术领域
本发明构思的方面涉及一种显示设备。
背景技术
有机发光显示设备通过电子和空穴的再组合使用有机发光二极管发光来显示图像。
有机发光显示设备包括：响应于数据信号发光的像素，以及控制像素的发光时间的发射驱动器。尽管像素中的一些响应于相同数据信号而发光，但是这些像素可根据发光时间(或发光时间的变化)表示不同灰度值。因此，有机发光显示设备可通过控制像素的发光时间而表示各种灰度值。
在该背景技术部分中公开的上述信息用于增强对本发明的背景的理解，并且因此其可能包含不构成现有技术的信息。
发明内容
本发明构思的实施方式的方面指向能够精确控制显示设备的像素的发光时间的发射驱动器。
本发明构思的实施方式的方面指向包括发射驱动器的显示设备。
根据本发明的一些实施方式，提供一种发射驱动器，该发射驱动器包括：发光控制驱动器，该发光控制驱动器电连接至发光控制线，该发光控制驱动器包括：第(n-1)发光控制驱动器，该第(n-1)发光控制驱动器被配置为提供第(n-1)进位信号，n为大于或等于2的整数；以及第(n)发光控制驱动器，该第(n)发光控制驱动器邻近于第(n-1)发光控制驱动器，该第(n)发光控制驱动器被配置为基于第(n-1)进位信号生成用于控制像素的发光时间的第(n)发光控制信号，并且基于第(n)发光控制信号生成第(n)进位信号。
在实施方式中，第(n)发光控制驱动器包括：第一电路，该第一电路被配置为基于第(n-1)进位信号、第一时钟信号以及相对于第一时钟信号具有第一相位的第二时钟信号生成第(n)发光控制信号，该第(n-1)进位信号具有第一周期；以及第二电路，该第二电路被配置为基于第(n)发光控制信号、第一时钟信号以及第二时钟信号生成第(n)进位信号，其中，第(n)进位信号相对于第(n-1)进位信号移位第一周期。
在实施方式中，第一电路被配置为通过使第(n-1)进位信号移位对应于第一相位的量而生成第(n)发光控制信号。
在实施方式中，第二电路包括：第一下拉块，该第一下拉块被配置为响应于第二时钟信号而在第一节点处存储第(n)发光控制信号，并且基于第一节点处的第一电压而下拉第(n)进位信号的电平，使得该第(n)进位信号的电平等于第一时钟信号的电平；以及第一上拉块，该第一上拉块被配置为响应于第二时钟信号而在第二节点处存储低电压，并且基于第二节点处的第二电压而输出具有高电压的第(n)进位信号。
在实施方式中，第一下拉块包括：第一晶体管，该第一晶体管包括被配置为接收第(n)发光控制信号的第一电极、电连接至第一节点的第二电极以及被配置为接收第二时钟信号的栅电极；第七晶体管，该第七晶体管包括被配置为接收第一时钟信号的第一电极、电连接至被配置为输出第(n)进位信号的输出端的第二电极以及电连接至第一节点的栅电极；以及第一电容器，该第一电容器电连接在第一节点与输出端之间。
在实施方式中，第一下拉块进一步包括：第二晶体管，该第二晶体管包括电连接至高电压的第一电极、电连接至第三节点的第二电极以及电连接至第二节点的栅电极；以及第三晶体管，该第三晶体管包括电连接至第三节点的第一电极、电连接至第一节点的第二电极以及被配置为接收第一时钟信号的栅电极。
在实施方式中，第一上拉块包括：第五晶体管，该第五晶体管包括电连接至第二节点的第一电极、电连接至低电压的第二电极以及被配置为接收第二时钟信号的栅电极；第六晶体管，该第六晶体管包括被配置为接收高电压的第一电极、电连接至被配置为输出第(n)进位信号的输出端的第二电极以及电连接至第二节点的栅电极；以及第二电容器，该第二电容器电连接在第二节点与高电压之间。
在实施方式中，第一上拉块进一步包括第四晶体管，该第四晶体管包括电连接至第二节点的第一电极、被配置为接收第二时钟信号的第二电极以及电连接至第一节点的栅电极。
在实施方式中，第二电路与第一电路相同。
在实施方式中，第一电路包括：第二下拉块，该第二下拉块被配置为响应于第二时钟信号而在第四节点处存储第(n-1)进位信号，并且基于第四节点处的第四电压而下拉第(n)发光控制信号的电压电平以具有低电压；以及第二上拉块，该第二上拉块被配置为响应于第二时钟信号而向第五节点提供低电压，并且基于第一时钟信号以及第五节点处的第五电压而输出具有高电压的第(n)发光控制信号。
在实施方式中，第二上拉块包括：第十三晶体管，该第十三晶体管包括被配置为接收第二时钟信号的栅电极、被配置为接收低电压的第一电极以及电连接至第五节点的第二电极；第十二电容器，该第十二电容器电连接在第五节点与第六节点之间；第十六晶体管，该第十六晶体管包括电连接至第五节点的栅电极、被配置为接收第一时钟信号的第一电极以及电连接至第六节点的第二电极；第十七晶体管，该第十七晶体管包括被配置为接收第一时钟信号的栅电极、电连接至第六节点的第一电极以及电连接至第七节点的第二电极；第十九晶体管，该第十九晶体管包括电连接至第七节点的栅电极、被配置为接收高电压的第一电极以及电连接至被配置为输出第(n)发光控制信号的输出端的第二电极；以及第十三电容器，该第十三电容器电连接在第七节点与第十九晶体管的第一电极之间。
在实施方式中，第二上拉块进一步包括：第十二晶体管，该第十二晶体管包括电连接至第四节点的栅电极、被配置为接收第二时钟信号的第一电极以及电连接至第五节点的第二电极；以及第十八晶体管，该第十八晶体管包括电连接至第四节点的栅电极、被配置为接收高电压的第一电极以及电连接至第七节点的第二电极。
在实施方式中，第二下拉块包括：第十一晶体管，该第十一晶体管包括被配置为接收第二时钟信号的栅电极、被配置为接收第(n-1)进位信号的第一电极以及电连接至第四节点的第二电极；第十四晶体管，该第十四晶体管包括被配置为接收第一时钟信号的栅电极、电连接至第五节点的第一电极以及电连接至第四节点的第二电极；第十一电容器，该第十一电容器电连接在第四节点与第一时钟信号之间；以及第二十晶体管，该第二十晶体管包括电连接至第四节点的栅电极、被配置为接收低电压的第一电极以及电连接至被配置为输出第(n)发光控制信号的输出端的第二电极。
在实施方式中，第十一电容器为MOS电容器。
在实施方式中，第十一电容器包括：第一电极，该第一电极电连接至第一时钟信号；第二电极，该第二电极电连接至第一时钟信号；以及栅电极，该栅电极电连接至第四节点。
根据本发明的一些实施方式，提供了一种显示设备，该显示设备包括：显示面板，该显示面板包括发光控制线和像素；以及发射驱动器，该发射驱动器包括电连接至发光控制线的发光控制驱动器，该发光控制驱动器包括：第(n-1)发光控制驱动器，该第(n-1)发光控制驱动器被配置为提供第(n-1)进位信号，n为大于或等于2的整数；以及第(n)发光控制驱动器，该第(n)发光控制驱动器邻近于第(n-1)发光控制驱动器，该第(n)发光控制驱动器被配置为基于第(n-1)进位信号生成用于控制像素的发光时间的第(n)发光控制信号，并且基于第(n)发光控制信号生成第(n)进位信号。
在实施方式中，第(n)发光控制驱动器包括：第一电路，该第一电路被配置为基于第(n-1)进位信号、第一时钟信号、以及相对于第一时钟信号具有第一相位的第二时钟信号而生成第(n)发光控制信号，该第(n-1)进位信号具有第一周期；以及第二电路，该第二电路被配置为基于第(n)发光控制信号、第一时钟信号以及第二时钟信号而生成第(n)进位信号，其中，第(n)进位信号相对于第(n-1)进位信号移位第一周期。
在实施方式中，第二电路包括：第一下拉块，该第一下拉块被配置为响应于第二时钟信号而在第一节点处存储第(n)发光控制信号，并且基于第一节点处的第一电压而下拉第(n)进位信号的电平，使得该第(n)进位信号的电平等于第一时钟信号的电平；以及第一上拉块，该第一上拉块被配置为响应于第二时钟信号而在第二节点处存储低电压，并且基于第二节点处的第二电压而输出具有高电压的第(n)进位信号。
在实施方式中，第一下拉块包括：第一晶体管，该第一晶体管包括被配置为接收第(n)发光控制信号的第一电极、电连接至第一节点的第二电极以及被配置为接收第二时钟信号的栅电极；第七晶体管，该第七晶体管包括被配置为接收第一时钟信号的第一电极、电连接至被配置为输出第(n)进位信号的输出端的第二电极以及电连接至第一节点的栅电极；以及第一电容器，该第一电容器电连接在第一节点与输出端之间。
在实施方式中，第一上拉块包括：第五晶体管，该第五晶体管包括电连接至第二节点的第一电极、电连接至低电压的第二电极以及被配置为接收第二时钟信号的栅电极；第六晶体管，该第六晶体管包括被配置为接收高电压的第一电极、电连接至被配置为输出第(n)进位信号的输出端的第二电极以及电连接至第二节点的栅电极；以及第二电容器，该第二电容器电连接在第二节点与高电压之间。
因此，根据本发明构思的示例性实施方式的发射驱动器可通过生成第(n)发光控制信号和第(n)进位信号而精确控制发光控制信号。
此外，根据本发明构思的示例性实施方式的显示设备可通过包括发射驱动器而精确控制显示面板的像素的发光时间。
附图说明
从结合附图进行的以下详细说明中将更清晰地理解示意性的、非限制性的示例性实施方式。
图1是示出根据本发明构思的一些示例性实施方式的显示设备的框图。
图2是示出包括在图1的显示设备中的发射驱动器的实例的框图。
图3是示出包括在图2的发射驱动器中的发光控制驱动单元的实例的电路图。
图4A是示出由图2的发射驱动器生成的发光控制信号的比较例的波形图。
图4B是示出由图2的发射驱动器生成的发光控制信号的实例的波形图。
具体实施方式
在下文中，将参考附图详细说明本发明构思。
图1是示出根据本发明构思的一些示例性实施方式的显示设备的框图。
参考图1，显示设备100可包括：显示面板110、定时控制器120、数据驱动器130、扫描驱动器140以及发射驱动器150。显示设备100可基于从外部或外部设备提供的图像数据而显示图像。例如，显示设备100可以是有机发光显示设备。
显示面板110可包括：扫描线S1至Sn、数据线D1至Dm、发光控制线E1至En以及像素111，其中，m和n中的每一个为大于或等于2的整数。像素111可布置在扫描线S1至Sn与数据线D1至Dm的交叉区域处。像素111中的每一个可响应于扫描信号而存储数据信号，并且可基于存储的数据信号而发光。
定时控制器120可控制数据驱动器130、扫描驱动器140以及发射驱动器150。定时控制器120可生成扫描驱动控制信号、数据驱动控制信号以及发光控制信号，并且可基于生成的信号来控制数据驱动器130、扫描驱动器140以及发射驱动器150。本文中，发光控制信号可包括启动信号、第一时钟信号以及第二时钟信号。启动信号可用于确定像素111的发光时间或非发光时间(或断开占空比)。例如，可根据启动信号具有逻辑高电平(例如，逻辑状态1、第一电压、高电压电平或接通电压等)的时间确定像素111的非发光时间。第一时钟信号可为脉冲信号，该脉冲信号是显示设备100的操作定时的基础。例如，第一时钟信号可为方波，该方波在逻辑高电平与逻辑低电平(例如，逻辑状态0、第二电压、低电压电平或断开电压等)之间周期性振荡。第二时钟信号可以是相对于第一时钟信号具有相位差(或，第一相位差)的方波。例如，第二时钟信号可具有与第一时钟信号的周期相同或基本相同的周期(例如，第一周期)，并且可相对于第一时钟信号移位第一时钟信号的一半周期。例如，第二时钟信号可为第一时钟信号的反向信号。
数据驱动器130可基于图像数据(例如，第二数据DATA2)生成数据信号。数据驱动器130可响应于数据驱动控制信号而向显示面板110提供数据信号。数据驱动器130可通过数据线D1至Dm向像素111提供数据信号。
扫描驱动器140可基于扫描驱动控制信号生成扫描信号。扫描驱动控制信号可包括启动脉冲和时钟信号，并且扫描驱动器140可包括用于依次生成对应于启动脉冲和时钟信号的扫描信号的移位寄存器。
发射驱动器(或，EM驱动器)150可从定时控制器接收发光驱动控制信号以生成发光控制信号。发射驱动器150可通过发光控制线E1至En向像素111提供发光控制信号。
在一些示例性实施方式中，发射驱动器150可包括电连接至发光控制线E1至En的发光控制驱动单元(例如，发光控制驱动器)。发光控制驱动单元中的第(n)发光控制驱动单元(例如，第(n)发光控制驱动器)可基于第(n-1)进位信号生成第(n)发光控制信号，并且可基于第(n)发光控制信号生成第(n)进位信号。本文中，可由邻近于第(n)发光控制驱动单元的第(n-1)发光控制驱动单元生成第(n-1)进位信号(或者，可从邻近于第(n)发光控制驱动单元的第(n-1)发光控制驱动单元提供第(n-1)进位信号)。第(n)进位信号可相对于第(n-1)进位信号移位特定时间(例如，第一时钟信号的周期)。因此，发射驱动器150可基于特定时间(例如，第一时钟信号的周期)控制用于像素中的每一个的发光控制信号。
图1中示出：发射驱动器150独立于扫描驱动器140实现(例如，与扫描驱动器140分开实现)。然而，发射驱动器150不限于此。例如，发射驱动器150可在扫描驱动器140中实现或与扫描驱动器140集成。
如上所述，显示设备100可基于第(n-1)进位信号(即，在生成第(n-1)发光控制信号之后生成的第(n-1)进位信号，并且该第(n-1)进位信号相对于第(n-1)发光控制信号具有特定相位差)生成相对于第(n-1)发光控制信号移位特定时间(例如，时钟信号的周期)的第(n)发光控制信号。因此，显示设备100可利用作为最小控制时间单元的特定时间(例如，时钟信号的周期)控制发光控制信号。
图2是示出包括在图1的显示设备中的发射驱动器的实例的框图。图3是示出包括在图2的发射驱动器中的发光控制驱动单元的实例的电路图。
参考图2和图3，发射驱动器150可包括发光控制线和发光控制驱动单元(EM驱动单元)210-1至210-n，其中，n为正整数。
发光控制驱动单元210-1至210-n中的每一个可接收启动信号ACL_FLM、第一时钟信号EM_CLK1、第二时钟信号EM_CLK2、第一电压VGH以及第二电压VGL。本文中，启动信号ACL_FLM、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2分别与相对于图1描述的启动信号、第一时钟信号以及第二时钟信号相同或基本相同。
第一发光控制驱动单元210-1可基于第一启动信号生成第一发光控制信号EM[1]和第一进位信号CARRY[1]。第二发光控制驱动单元210-2可基于第一进位信号CARRY[1]生成第二发光控制信号EM[2]。第(n)发光控制驱动单元210-n可基于第(n-1)进位信号CARRY[n-1]生成第(n)发光控制信号EM[n]。
第(n)发光控制驱动单元210-n可包括第一电路(例如，发光控制信号生成器)310，该第一电路310响应于第(n-1)进位信号CARRY[n-1]、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2而生成第(n)发光控制信号EM[n]。第(n)发光控制驱动单元210-n可包括第二电路(例如，缓冲器)320，该第二电路基于第(n)发光控制信号EM[n]、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2生成第(n)进位信号CARRY[n]。
在一些示例性实施方式中，第二电路320可包括第一下拉块和第一上拉块。该第一下拉块可响应于第二时钟信号EM_CLK2而在第一节点N1处存储(例如，在节点N1处的第一电容器C1中存储)第(n)发光控制信号EM[n]，并且可基于第一节点N1处的第一电压(或，第一节点N1处的节点电压)而下拉进位信号CARRY[n]以具有(或，等于)第一时钟信号EM_CLK1的电平。第一上拉块可响应于第一时钟信号EM_CLK1而在第二节点N2中存储(例如，在节点N2处的第二电容器C2中存储)低电压VGL，并且可基于第二节点N2处的第二电压(或，第二节点N2处的节点电压)而输出具有高电压VGH的第(n)进位信号CARRY[n]。
用于参考，第二电路320可基于第(n)发光控制信号EM[n]的逻辑状态(例如，逻辑高电平或逻辑低电平)而被概念性划分为第一下拉块和第一上拉块。
在一些示例性实施方式中，第一下拉块可包括第一晶体管M1、第七晶体管M7以及第一电容器C1。
第一晶体管M1可包括接收第(n)发光控制信号EM[n]的第一电极、电连接至第一节点N1的第二电极以及接收第二时钟信号EM_CLK2的栅电极。第一晶体管M1可响应于第二时钟信号EM_CLK2而将第(n)发光控制信号EM[n]传递至第一节点N1。
第一电容器C1可电连接在第一节点N1与第二电路320的输出端之间。第一电容器C1可存储提供至第一节点N1的第(n)发光控制信号EM[n]。第一电容器C1可基于输出端(即，第二电路320的输出端)处的电压而升压(或，电容升压)第一节点N1，该输出端输出第(n)进位信号CARRY[n]。
第七晶体管M7可包括接收第一时钟信号EM_CLK1的第一电极、电连接至第二电路320的输出端的第二电极以及电连接至第一节点N1的栅电极。第七晶体管M7可响应于第一节点N1处的第一电压(即，第一节点N1处的节点电压)而下拉第(n)进位信号CARRY[n]以具有(或，等于)第一时钟信号EM_CLK1的电平。
因此，第一下拉块可输出第(n)进位信号CARRY[n]，该第(n)进位信号CARRY[n]的波形与第一时钟信号EM_CLK1的波形相同或基本相同。
在一些示例性实施方式中，第一下拉块可进一步包括第二晶体管M2和第三晶体管M3。
第二晶体管M2可包括电连接至高电压VGH的第一电极(或，该第一电极接收高电压VGH)、电连接至第三节点N3的第二电极以及电连接至第二节点N2的栅电极。第三晶体管M3可包括电连接至第三节点N3的第一电极、电连接至第一节点N1的第二电极以及接收第一时钟信号EM_CLK1的栅电极。第二晶体管M2和第三晶体管M3可响应于第二节点N2处的第二电压(或第二节点N2处的节点电压)和第一时钟信号EM_CLK1而向第一节点N1提供高电压VGH。本文中，第七晶体管M7可响应于高电压VGH而断开。
在一些示例性实施方式中，第一上拉块可包括第五晶体管M5、第六晶体管M6以及第二电容器C2。
第五晶体管M5可包括电连接至第二节点N2的第一电极、电连接至低电压VGL的第二电极(或，该第二电极接收低电压VGL)以及接收第二时钟信号EM_CLK2的栅电极。第五晶体管M5可响应于第二时钟EM_CLK2而向第二节点N2提供低电压VGL。
第二电容器C2可电连接在第二节点N2与高电压VGH之间。第二电容器C2可存储提供至第二节点N2的低电压VGL。
第六晶体管M6可包括接收高电压VGH的第一电极、电连接至第二电路320的输出第(n)进位信号CARRY[n]的输出端的第二电极以及电连接至第二节点N2的栅电极。第六晶体管M6可响应于第二节点N2处的第二电压(或，第二节点N2处的节点电压)而输出第(n)进位信号CARRY[n]，该第(n)进位信号CARRY[n]具有(或，等于)高电压VGH的电平。
因此，第一上拉块可输出具有逻辑高电平的第(n)进位信号CARRY[n]。
在一些示例性实施方式中，第一上拉块可进一步包括第四晶体管M4。第四晶体管M4可包括电连接至第二节点N2的第一电极、接收第二时钟信号EM_CLK2的第二电极以及电连接至第一节点N1的栅电极。第四晶体管M4可响应于第一节点N1处的第一电压(或，第一节点N1处的节点电压)而向第二节点N2提供第二时钟信号EM_CLK2。因此，在第一下拉块操作的过程中(即，第一下拉块输出具有逻辑低电平的第(n)进位信号CARRY[n]的过程中)，第一上拉块不会操作上拉性能。
第一电路310可包括第二下拉块和第二上拉块。第二下拉块可响应于第二时钟信号EM_CLK2而在第四节点N4中存储第(n-1)进位信号CARRY[n-1]，并且可基于第四节点N4处的第四电压(即，第四节点N4处的节点电压)而下拉第(n)发光控制信号EM[n]以具有低电压VGL的电平。第二上拉块可响应于第二时钟信号EM_CLK2而向第五节点N5提供低电压VGL，并且可基于第五节点N5处的第五电压(即，第五节点N5处的节点电压)而输出具有高电压VGH的第(n)发光控制信号EM[n]。
在一些示例性实施方式中，第二上拉块可包括第十三晶体管M13、第十二晶体管M12、第十七晶体管M17、第十九晶体管M19以及第十八晶体管M18。
第十三晶体管M13可包括接收第二时钟信号EM_CLK2的栅电极、接收低电压VGL的第一电极以及电连接至第五节点N5的第二电极。第十三晶体管M13可响应于第二时钟信号EM_CLK2而使第五节点N5使用低电压VGL充电。第十二电容器C12可电连接在第五节点N5与第六节点N6之间。第十二电容器C12可耦接(或，电容式耦接)第五节点N5与第六节点N6。第十六晶体管M16可包括电连接至第五节点N5的栅电极、接收第一时钟信号EM_CLK1的第一电极以及电连接至第六节点N6的第二电极。第十六晶体管M16可响应于第五节点N5处的第五电压(即，第五节点N5处的节点电压)而向第六节点N6提供第一时钟信号EM_CLK1。第十七晶体管M17可包括接收第一时钟信号EM_CLK1的栅电极、电连接至第六节点N6的第一电极以及电连接至第七节点N7的第二电极。第十七晶体管M17可响应于第一时钟信号EM_CLK1而连接(例如，二极管连接)第六节点N6与第七节点N7。第十九晶体管M19可包括电连接至第七节点N7的栅电极、接收(或，电连接至)高电压VGH的第一电极以及电连接至第一电路310的输出第(n)发光控制信号EM[n]的输出端的第二电极。第十九晶体管M19可响应于第七节点N7处的第七电压(即，第七节点N7处的节点电压)而输出具有高电压VGH的第(n)发光控制信号EM[n]。第十三电容器C13可电连接在第七节点N7与第十九晶体管M19的第一电极之间。第十三电容器C13可存储(或，充电)提供至第七节点N7的电压。第十三电容器C13可基于存储的电压(或，充电的电压)而保持第十九晶体管M19处于接通状态。
因此，第二上拉块可输出具有逻辑高电平的第(n)发光控制信号EM[n]。
在一些示例性实施方式中，第二上拉块可进一步包括第十二晶体管M12和第十八晶体管M18。第十二晶体管M12可包括电连接至第四节点N4的栅电极、接收第二时钟信号EM_CLK2的第一电极以及电连接至第五节点N5的第二电极。第十二晶体管M12可响应于第四节点N4处的第四电压(即，第四节点N4处的节点电压)而向第五节点N5提供第二时钟信号EM_CLK2。第十八晶体管M18可包括电连接至第四节点N4的栅电极、接收高电压VGH的第一电极以及电连接至第七节点N7的第二电极。第十八晶体管M18可响应于第四节点N4处的第四电压(即，第四节点N4处的节点电压)而向第七节点N7提供高电压VGH。本文中，第十九晶体管M19可响应于高电压VGH而断开。
在一些示例性实施方式中，第二下拉块可包括第十一晶体管M11、第十五晶体管M15、第十四晶体管M14、第十一电容器C11以及第二十晶体管M20。第十一晶体管M11可包括接收第二时钟信号EM_CLK2的栅电极、接收第(n-1)进位信号CARRY[n-1]的第一电极以及电连接至第四节点N4的第二电极。第十一晶体管M11可响应于第二时钟信号EM_CLK2而向第四节点N4提供第(n-1)进位信号CARRY[n-1]。第十五晶体管M15可包括电连接至第五节点N5的栅电极、接收高电压VGH的第一电极以及电连接至第八节点N8的第二电极。第十四晶体管M14可包括接收第一时钟信号EM_CLK1的栅电极、电连接至第八节点N8的第一电极以及电连接至第四节点N4的第二电极。第十四晶体管M14和第十五晶体管M15可响应于第五节点N5处的第五电压(即，第五节点N5处的节点电压)以及第一时钟信号EM_CLK1而向第四节点N4提供高电压VGH。第十一电容器C11可电连接在第四节点N4与第一时钟信号EM_CLK1之间。第十一电容器C11可耦接(或，电容式耦接，或连接)第四节点N4与接收第一时钟信号EM_CLK1的端。第二十晶体管M20可包括电连接至第四节点N4的栅电极、接收低电压VGL的第一电极以及电连接至输出第(n)发光控制信号EM[n]的输出端的第二电极。第二十晶体管M20可响应于第四节点N4处的第四电压(即，第四节点N4处的节点电压)而下拉第(n)发光控制信号EM[n]以具有低电压VGL。
在一些示例性实施方式中，第十一电容器C11可实现为MOS电容器。例如，第十一电容器C11可实现为PMOS晶体管。第十一电容器C11可包括电连接至第一时钟信号EM_CLK1的第一电极、电连接至第一时钟信号EM_CLK1的第二电极以及电连接至第四节点N4的栅电极。第十一电容器C11可基于第四节点N4处的第四电压(即，第四节点N4处的节点电压)执行耦接操作。当第四节点N4处的第四电压(即，第四节点N4处的节点电压)具有逻辑低电平时，第十一电容器C11可作为电容器操作；并且当第四节点N4处的第四电压(即，第四节点N4处的节点电压)具有逻辑高电平时，第十一电容器C11可作为无电容器操作。本文中，第一电路310的功耗可降低，因为第十一电容器C11不对第四节点N4处的具有逻辑高电平的第四电压(即，第四节点N4处的节点电压)进行充电(例如，存储)。
图3中示出：包括在发射驱动器150中的晶体管为P型晶体管(即，PMOS晶体管)。然而，晶体管不限于此。例如，晶体管中的每一个可为N型晶体管(即，NMOS晶体管)。
在图3中，通过举例的方式示出第一电路310和第二电路320。然而，第一电路310和第二电路320不限于此。例如，第一电路310可实现为移位寄存器，该为移位寄存器具有基于第(n-1)进位信号CARRY[n-1]而生成第(n)发光控制信号EM[n]的功能。例如，第二电路320可包括第一电路310的配置。
如上所述，第(n)发光控制驱动单元210-n可响应于第(n-1)进位信号CARRY[n-1]、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2而生成第(n)发光控制信号EM[n]，并且可基于第(n)发光控制信号EM[n]、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2而生成第(n)进位信号CARRY[n]。因此，第(n)发光控制驱动单元210-n可输出第(n)进位信号CARRY[n]，该第(n)进位信号相对于第(n-1)进位信号CARRY[n-1]移位第一时钟信号EM_CLK1的一个周期(例如，1个水平时长(H))。
图4A是示出由图2的发射驱动器生成的发光控制信号的比较例的波形图。
图4B是示出由图2的发射驱动器生成的发光控制信号的实例的波形图。
参考图2、图3以及图4A，图4A所示的发光控制信号EM[1]、EM[2]以及EM[3]可通过不包括第二电路320的发射驱动器150生成。本文中，包括在发射驱动器150中的第(n)发光控制驱动单元210-n可接收第(n-1)发光控制驱动单元210-n-1的第(n-1)发光控制信号EM[n-1]作为第(n-1)进位信号CARRY[n-1]。启动信号ACL_FLM提供至第一发光控制驱动单元210-1，并且启动信号ACL_FLM可与第(n-1)进位信号CARRY[n-1]相对应。第一比较时钟信号EM_CLK1_A以及第二比较时钟信号EM_CLK2_A可与第一时钟信号EM_CLK1和第二时钟信号EM_CLK2相同或基本相同。然而，第一比较时钟信号EM_CLK1_A的周期以及第二比较时钟信号EM_CLK2_A的周期可为两个水平时长(2H)。
在第一时间T1时，启动信号ACL_FLM可具有逻辑低电平，第一比较时钟信号EM_CLK1_A可具有逻辑高电平，并且第二比较时钟信号EM_CLK2_A可具有逻辑高电平。
在这种情况下，第一发光控制驱动单元210-1可响应于具有逻辑低电平的启动信号ACL_FLM而输出具有逻辑低电平的第一发光控制信号EM[1]。第二发光控制驱动单元210-2可响应于具有逻辑低电平的第一发光控制信号EM[1]而输出具有逻辑低电平的第二发光控制信号EM[2]。第三发光控制驱动单元210-3可响应于具有逻辑低电平的第二发光控制信号EM[2]而输出具有逻辑低电平的第三发光控制信号EM[3]。
在第二时间T2时，启动信号ACL_FLM可具有逻辑低电平，第一比较时钟信号EM_CLK1_A可具有逻辑高电平，并且第二比较时钟信号EM_CLK2_A可具有逻辑低电平。
在这种情况下，包括在第一发光控制驱动单元210-1中的第一电路310可响应于具有逻辑低电平的第二比较时钟信号EM_CLK2_A而向第四节点N4提供具有逻辑高电平的启动信号ACL_FLM。因此，第一电路310不会执行下拉操作。此外，第一电路310可响应于具有逻辑低电平的第二比较时钟信号EM_CLK2_A而向第五节点N5提供低电压VGL。然而，第一电路310不会执行上拉操作，因为第十七晶体管M17响应于具有逻辑高电平的第一比较时钟信号EM_CLK1_A而断开。因此，第一电路310可将第一发光控制信号EM[1]的电平保持为等于先前时间(例如，第一时间T1)时的第一发光控制信号EM[1]的电平。就是说，第一发光控制驱动单元210-1可输出具有逻辑低电平的第一发光控制信号EM[1]。
在第三时间T3时，启动信号ACL_FLM可具有逻辑高电平，第一比较时钟信号EM_CLK1_A可具有逻辑低电平，并且第二比较时钟信号EM_CLK2_A可具有逻辑高电平。
在这种情况下，包括在第一发光控制驱动单元210-1中的第一电路310可响应于具有逻辑低电平的第一比较时钟信号EM_CLK1_A而执行上拉操作。包括在第一电路310中的第十六晶体管M16可响应于第五节点N5处的第五电压(即，第五节点N5处的节点电压)而接通，并且具有逻辑低电平的第一比较时钟信号EM_CLK1_A可提供至第六节点N6。第十七晶体管M17可响应于具有逻辑低电平的第一比较时钟信号EM_CLK1_A而接通。第十九晶体管M19可响应于逻辑低电平(例如，具有逻辑低电平的第一比较时钟信号EM_CLK1_A)而接通，逻辑低电平通过第十七晶体管M17传递。因此，第一发光控制驱动单元210-1可输出具有逻辑高电平的第一发光控制信号EM[1]。
在第一发光控制驱动单元210-1接收具有逻辑低电平的启动信号ACL_FLM以前，第一发光控制驱动单元210-1可输出具有逻辑高电平的第一发光控制信号EM[1]。
相似地，第二发光控制驱动单元210-2和第三发光控制驱动单元210-3可依次输出具有逻辑高电平的发光控制信号(即，第二发光控制信号EM[2]和第三发光控制信号EM[3])。
在第四时间T4时，启动信号ACL_FLM可具有逻辑低电平，第一比较时钟信号EM_CLK1_A可具有逻辑高电平，并且第二比较时钟信号EM_CLK2_A可具有逻辑低电平。
在这种情况下，包括在第一发光控制驱动单元210-1中的第一电路310可响应于第二比较时钟信号EM_CLK2_A而向第四节点N4提供具有逻辑低电平的启动信号ACL_FLM。因此，第一发光控制驱动单元210-1可执行下拉操作，并且可输出具有逻辑低电平的第一发光控制信号EM[1]。
如果具有逻辑高电平的启动信号ACL_FLM的时间增加一个水平时长(1H)，则第一发光控制驱动单元210-1可在第五时间T5而不是第四时间T4时输出第一发光控制信号EM[1]。因为第一发光控制驱动单元210-1响应于具有逻辑低电平的第二比较时钟信号EM_CLK2_A而执行下拉操作。因此，第一发光控制驱动单元210-1可每两个水平时长(2H)(即，第二比较时钟信号EM_CLK2_A的周期)控制第一发光控制信号EM[1]。
相似地，如果具有逻辑高电平的启动信号ACL_FLM的时间增加一个水平时长(1H)，则在增加两个水平时长(2H)的过程中，第二发光控制驱动单元210-2和第三发光控制驱动单元210-3可输出具有逻辑高电平的发光控制信号(即，第二发光控制信号EM[2]和第三发光控制信号EM[3])。
如上所述，当发射驱动器150包括第一电路310而不包括第二电路320时，发射驱动器150可每两个水平时长2H控制发光控制信号(例如，第[n]发光控制信号EM[n])。
根据示例性实施方式的发射驱动器150包括第二电路320，该第二电路320响应于进位信号(例如，第(n-1)进位信号CARRY[n-1])而生成进位信号(例如，第(n)进位信号CARRY[n])，并且可生成发光控制信号(例如，第(n)发光控制信号EM[n])。因此，根据示例性实施方式的发射驱动器150可每一个水平时长(1H)(例如，第二时钟信号EM_CLK2的周期)控制发光控制信号(例如，第(n)发光控制信号EM[n])。
图4B是示出由图2的发射驱动器生成的发光控制信号的实例的波形图。
参考图2、图3以及图4B，启动信号ACL_FLM提供至第一发光控制驱动单元210-1，并且启动信号ACL_FLM可与第(n-1)进位信号CARRY[n-1]相对应。
第六时间T6至第八时间T8过程中的发射驱动器150的操作可与参考图4A描述的第一时间T1至第三时间T3过程中的发射驱动器150的操作相同或相似。
然而，发射驱动器150可输出进位信号CARRY[1]、CARRY[2]等，该进位信号的波形与根据具有逻辑低电平的发光控制信号EM[1]、EM[2]、EM[3]等的第一时钟信号EM_CLK1的波形相同或基本相同。包括在发射驱动器中的第二电路320可响应于第一发光控制信号EM[1]而执行下拉操作，并且可以等于第一时钟信号EM_CLK1的电平的电平输出第一进位信号CARRY[1]。
在第八时间T8时，发射驱动器150可输出具有逻辑高电平的第一发光控制信号EM[1]。本文中，包括在第一发光控制驱动单元210-1中的第二电路320可接收具有逻辑低电平的第一发光控制信号EM[1]，然而，包括在第二电路320中的第一晶体管M1可响应于具有逻辑高电平的第二时钟信号EM_CLK2而保持断开状态。因此，第二电路320可输出具有逻辑低电平的第一进位信号CARRY[1]。
在第九时间T9时，包括在第一发光控制驱动单元210-1中的第二电路320可输出具有逻辑高电平的第一进位信号CARRY[1]。第二电路320可输出第二时钟信号EM_CLK2为第一进位信号CARRY[1]，并且第二时钟信号EM_CLK2可从逻辑低电平变为逻辑高电平。因此，第二电路320可输出具有逻辑高电平的第一进位信号CARRY[1]。
在第十时间T10时，第一发光控制信号EM[1]可具有逻辑高电平，第一时钟信号EM_CLK1可具有逻辑高电平，并且第二时钟信号EM_CLK2可具有逻辑低电平。本文中，包括在第一发光控制驱动单元210-1中的第二电路320可输出具有逻辑高电平的第一进位信号CARRY[1]。在第二电路320中，第一晶体管M1可响应于具有逻辑低电平的第二时钟信号EM_CLK2而向第一节点N1提供具有逻辑高电平的第一发光控制信号EM[1]。因此，第二电路320中的第七晶体管M7可断开，并且第二电路320不会执行下拉操作。此外，第二电路320中的第五晶体管M5可响应于具有逻辑低电平的第二时钟信号EM_CLK2而向第二节点N2提供低电压VGL，并且第二电路320中的第六晶体管M6可响应于第二节点N2处的第二电压(即，第二节点N2处的节点电压)而接通。因此，第二电路320可输出具有逻辑高电平的第一进位信号CARRY[1]。
传递至第二节点N2的低电压VGL可充电在第二电容器C2中。因此，第二电路320可输出具有逻辑高电平的第一进位信号CARRY[1]，直至第二电路接收具有逻辑低电平的第一发光控制信号EM[1]。
相似地，第二发光控制驱动单元210-2和第三发光控制驱动单元210-3可以与第一发光控制驱动单元210-1的方式相同或基本相同的方式操作。因此，第二发光控制驱动单元210-2可输出具有逻辑低电平的第二发光控制信号EM[2]。
在第十一时间T11时，第二发光控制驱动单元210-2可以与第八时间T8时的第一发光控制驱动单元210-1的方式相同或基本相同的方式操作。就是说，第二发光控制驱动单元210-2可输出具有逻辑高电平的第二发光控制信号EM[2]以及具有逻辑低电平的第二进位信号CARRY[2]。
如上所述，第一发光控制驱动单元210-1可将启动信号ACL_FLM移位第一时钟信号EM_CLK1的周期(例如，1H)，并且可输出与移位的启动信号ACL_FLM相同或基本相同的第一发光控制信号EM[1]。此外，第一发光控制驱动单元210-1可响应于具有逻辑高电平的第一发光控制信号EM[1]以及具有逻辑高电平的第一时钟信号EM_CLK1而输出具有逻辑高电平的第一进位信号CARRY[1]。第二发光控制驱动单元210-2可响应于第一进位信号CARRY[1]而将第一发光控制信号EM[1]移位第一时钟信号EM_CLK1的周期(例如，1H)，并且可输出与移位的第一发光控制信号EM[1]相同或基本相同的第二发光控制信号EM[2]。
因此，发射驱动器150可响应于具有逻辑高电平的启动信号ACL_FLM而依次输出具有逻辑高电平的发光控制信号EM[1]、EM[2]、EM[3]等。
第十二时间T12时，第一发光控制驱动单元210-1可以与第四时间T4时的第一发光控制驱动单元210-1的方式相同或基本相同的方式操作。就是说，第一发光控制驱动单元210-1可输出具有逻辑低电平的第一发光控制信号EM[1]。此外，第一发光控制驱动单元210-1可输出具有逻辑高电平的第一进位信号CARRY[1]。就是说，包括在第一发光控制驱动单元210-1中的第二电路320可响应于第一发光控制信号EM[1]而下拉第一进位信号CARRY[1]的电平，使得该第一进位信号CARRY[1]的电平等于第一时钟信号EM_CLK1的电平。因为第一时钟信号EM_CLK1具有逻辑高电平，所以第一发光控制驱动单元210-1可输出具有逻辑高电平的第一进位信号CARRY[1]。
在第十三时间T13时，第一发光控制驱动单元210-1可输出具有逻辑低电平的第一进位信号CARRY[1]。就是说，包括在第一发光控制驱动单元210-1中的第二电路320可响应于第一发光控制信号EM[1]而下拉第一进位信号CARRY[1]的电平，使得该第一进位信号CARRY[1]的电平等于第一时钟信号EM_CLK1的电平。因为第一时钟信号EM_CLK1具有逻辑低电平，所以第一发光控制驱动单元210-1可输出具有逻辑低电平的第一进位信号CARRY[1]。
在第十四时间T14时，第二发光控制驱动单元210-2可以与第十二时间T12时的第一发光控制驱动单元210-1的方式相同或基本相同的方式操作。因此，第二发光控制驱动单元210-2可输出具有逻辑低电平的第二发光控制信号EM[2]以及具有逻辑高电平的第二进位信号CARRY[2]。
如果具有逻辑高电平的启动信号ACL_FLM的时间增加一个水平时长(1H)，则第一发光控制驱动单元210-1可在第十四时间T14而不是第十二时间T12时输出具有逻辑低电平的第一发光控制信号EM[1]。因此，第一发光控制驱动单元210-1可每个水平时长(1H)(例如，第一时钟信号EM_CLK1的周期)控制第一发光控制信号EM[1]。相似地，如果具有逻辑高电平的启动信号ACL_FLM的时间增加一个水平时长(1H)，则在增加一个水平时长(1H)的时间的过程中，第二发光控制驱动单元210-2和第三发光控制驱动单元210-3可输出具有高电平的发光控制信号(即，第二发光控制信号EM[2]和第三发光控制信号EM[3])。
如上所述，第一发光控制驱动单元210-1可根据启动信号ACL_FLM的第二变化(例如，从逻辑高电平变为逻辑低电平)输出具有逻辑低电平的第一发光控制信号EM[1]。此外，第一发光控制驱动单元210-1可响应于具有逻辑低电平的第一发光控制信号以及具有逻辑低电平的第一时钟信号EM_CLK1而输出具有逻辑低电平的第一进位信号CARRY[1]。第二发光控制驱动单元210-2可响应于第一进位信号CARRY[1]而将第一发光控制信号EM[1]移位第一时钟信号EM_CLK1的周期(例如，1H)，并且可输出与移位的第一发光控制信号EM[1]相同的第二发光控制信号EM[2]。
如参考图4A和图4B描述的，根据示例性实施方式的发射驱动器150可响应于第(n-1)进位信号CARRY[n-1]、第一时钟信号EM_CLK1以及第二时钟信号EM_CLK2而生成第(n)发光控制信号EM[n]，并且可基于第一时钟信号EM_CLK1和第二时钟信号EM_CLK2而生成第(n)进位信号CARRY[n]。因此，发射驱动器150可以第一时钟信号EM_CLK1的一个周期(例如，1H)控制发光控制信号EM[1]、EM[2]、以及EM[3]等。
本发明构思可应用于包括发射驱动器的任意显示设备(例如，有机发光显示设备、液晶显示设备等)。例如，本发明构思可应用于电视机、计算机监视器、膝上型电脑、数码照相机、蜂窝电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、导航系统、视频电话和/或等。
应理解，尽管本文使用的术语“第一”、“第二”、“第三”等可用于描述各种元件、部件、区域、层和/或部分，然而，这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元件、部件、区域、层或部分与另一元件、另一部件、另一区域、另一层或另一部分。因此，在不背离本发明构思的精神和范围的情况下，以下所讨论的第一元件、第一部件、第一区域、第一层或第一部分可被称为第二元件、第二部件、第二区域、第二层或第二部分。
此外，还应理解，当层被称为在两个元件“之间”时，该层可以是两个元件之间的唯一层，或者还可存在一个或多个中间元件。
本文所使用的术语的目的在于描述具体实施方式，并非旨在限制本发明构思。如本文使用的，除非上下文另有明确指示，否则单数形式“一个(a)”和“一个(an)”也旨在包括复数形式。还应理解，当术语“包括(include)”、“包括(including)”、“包括(comprises)”和/或“包括(comprising)”用于本说明书时，其指示陈述的特征、整体、步骤、操作、元件及/或部件的存在，但并不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、部件及/或其组合。如本文使用的，术语“和/或”包括相关列出项中的一个或多个的任意和所有组合。此外，当使用“可”描述本发明构思的实施方式时，其指代“本发明构思的一个或多个实施方式”。
应理解，当一个元件或层被称为在另一元件或层“上”、“连接至”、“耦接至”或“邻近于”另一元件或层时，该元件或层可直接在该另一元件或层上、直接连接至、直接耦接至或直接邻近于该另一元件或层，或者可存在一个或多个中间元件或层。然而，当元件或层被称为“直接”在另一元件或层“上”、“直接连接至”、“直接耦接至”或“直接邻近于”另一元件或层时，不存在中间元件或层。
如本文使用的术语“基本”、“大约”以及相似术语用作近似术语并非程度术语，并且旨在考虑到本领域普通技术人员所了解的测量值或计算值的固有变化。
如本文使用的术语“使用(use)”、“使用(using)”以及“使用的(used)”可被视为分别与术语“利用(utilize)”、“利用(utilizing)”以及“利用的(utilized)”同义。
根据本文描述的本发明的实施方式的显示设备和/或任意其他相关的设备或部件(诸如，定时控制器、扫描和数据驱动器、发射驱动器)可利用任意合适的硬件、固件(例如，专用集成电路)、软件或者软件、固件和硬件的合适组合来实现。例如，显示设备的各种部件可形成在一个集成电路(IC)芯片或单独的IC芯片上。此外，显示设备的各种部件可实现在软性印制电路膜、带载封装(TCP)、印刷电路板(PCB)上或者形成在相同基板上。此外，显示设备的各种部件可以是在一个或多个计算设备中的一个或多个处理器上运行的程序或线程，该程序或线程执行计算机程序指令并与其他系统部件交互用于执行本文描述的各种功能。计算机程序指令存储在存储器中，该存储器可在计算设备中使用标准存储设备(诸如，例如，随机存取存储器(RAM))实现。计算机程序指令也可存储在其他非易失性计算机可读介质中，诸如，例如，CD-ROM、闪存驱动等。另外，在不偏离本发明的示例性实施方式的范围的情况下，本领域技术人员应该了解到各种计算设备的功能可合并或集成为单个计算设备，或者特定计算设备的功能可跨一个或多个其他计算设备分布。
以上是对示例性实施方式的说明，而不应解释为限制本发明。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在本质上不背离示例性实施方式的新颖教导和优点的前提下，可对示例性实施方式进行多种修改。因此，所有这种修改旨在包括在由所附权利要求及其等同物限定的示例性实施方式的范围内。在权利要求中，手段加功能句型旨在覆盖本文所描述的执行所述功能的结构，并且其不仅覆盖结构等同物而且覆盖等效结构。因此，应理解，以上是示例性实施方式的说明，而不被解释为限于所公开的具体实施方式，并且对所公开的示例性实施方式以及其他示例性实施方式的修改旨在包括在所附权利要求及其等同物的范围内。本发明构思由以上权利要求限定，权利要求的等同物也包括在其中。

Claims (15)

1.一种发射驱动器，包括：
发光控制驱动器，电连接至发光控制线，所述发光控制驱动器包括：
第(n-1)发光控制驱动器，被配置为提供第(n-1)进位信号，n为大于或等于2的整数；以及
第(n)发光控制驱动器，邻近于所述第(n-1)发光控制驱动器，所述第(n)发光控制驱动器被配置为基于所述第(n-1)进位信号生成用于控制像素的发光时间的第(n)发光控制信号，并且基于所述第(n)发光控制信号而生成第(n)进位信号。
2.根据权利要求1所述的发射驱动器，其中，所述第(n)发光控制驱动器包括：
第一电路，被配置为基于所述第(n-1)进位信号、第一时钟信号以及相对于所述第一时钟信号具有第一相位的第二时钟信号而生成所述第(n)发光控制信号，所述第(n-1)进位信号具有第一周期；以及
第二电路，被配置为基于所述第(n)发光控制信号、所述第一时钟信号以及所述第二时钟信号而生成所述第(n)进位信号，
其中，所述第(n)进位信号相对于所述第(n-1)进位信号移位所述第一周期。
3.根据权利要求2所述的发射驱动器，其中，所述第一电路被配置为通过使所述第(n-1)进位信号移位对应于所述第一相位的量而生成所述第(n)发光控制信号。
4.根据权利要求2所述的发射驱动器，其中，所述第二电路包括：
第一下拉块，被配置为响应于所述第二时钟信号而在第一节点处存储所述第(n)发光控制信号，并且基于所述第一节点处的第一电压而下拉所述第(n)进位信号的电平，使得所述电平等于所述第一时钟信号的电平；以及
第一上拉块，被配置为响应于所述第二时钟信号而在第二节点处存储低电压，并且基于所述第二节点处的第二电压而输出具有高电压的所述第(n)进位信号。
5.根据权利要求4所述的发射驱动器，其中，所述第一下拉块包括：
第一晶体管，包括被配置为接收所述第(n)发光控制信号的第一电极、电连接至所述第一节点的第二电极以及被配置为接收所述第二时钟信号的栅电极；
第七晶体管，包括被配置为接收所述第一时钟信号的第一电极、电连接至被配置为输出所述第(n)进位信号的输出端的第二电极以及电连接至所述第一节点的栅电极；以及
第一电容器，电连接在所述第一节点与所述输出端之间。
6.根据权利要求5所述的发射驱动器，其中，所述第一下拉块进一步包括：
第二晶体管，包括电连接至所述高电压的第一电极、电连接至第三节点的第二电极以及电连接至所述第二节点的栅电极；以及
第三晶体管，包括电连接至所述第三节点的第一电极、电连接至所述第一节点的第二电极以及被配置为接收所述第一时钟信号的栅电极。
7.根据权利要求4所述的发射驱动器，其中，所述第一上拉块包括：
第五晶体管，包括电连接至所述第二节点的第一电极、电连接至所述低电压的第二电极以及被配置为接收所述第二时钟信号的栅电极；
第六晶体管，包括被配置为接收所述高电压的第一电极、电连接至被配置为输出所述第(n)进位信号的输出端的第二电极以及电连接至所述第二节点的栅电极；以及
第二电容器，电连接在所述第二节点与所述高电压之间。
8.根据权利要求7所述的发射驱动器，其中，所述第一上拉块进一步包括：
第四晶体管，包括电连接至所述第二节点的第一电极、被配置为接收所述第二时钟信号的第二电极以及电连接至所述第一节点的栅电极。
9.根据权利要求2所述的发射驱动器，其中，所述第二电路与所述第一电路相同。
10.根据权利要求2所述的发射驱动器，其中，所述第一电路包括：
第二下拉块，被配置为响应于所述第二时钟信号而在第四节点处存储所述第(n-1)进位信号，并且基于所述第四节点处的第四电压而下拉所述第(n)发光控制信号的电压电平以具有低电压；以及
第二上拉块，被配置为响应于所述第二时钟信号而向第五节点提供低电压，并且基于所述第一时钟信号以及所述第五节点处的第五电压而输出具有高电压的所述第(n)发光控制信号。
11.根据权利要求10所述的发射驱动器，其中，所述第二上拉块包括：
第十三晶体管，包括被配置为接收所述第二时钟信号的栅电极、被配置为接收低电压的第一电极以及电连接至所述第五节点的第二电极；
第十二电容器，电连接在所述第五节点与第六节点之间；
第十六晶体管，包括电连接至所述第五节点的栅电极、被配置为接收所述第一时钟信号的第一电极以及电连接至所述第六节点的第二电极；
第十七晶体管，包括被配置为接收所述第一时钟信号的栅电极、电连接至所述第六节点的第一电极以及电连接至第七节点的第二电极；
第十九晶体管，包括电连接至所述第七节点的栅电极、被配置为接收所述高电压的第一电极以及电连接至被配置为输出所述第(n)发光控制信号的输出端的第二电极；以及
第十三电容器，电连接在所述第七节点与所述第十九晶体管的所述第一电极之间。
12.根据权利要求11所述的发射驱动器，其中，所述第二上拉块进一步包括：
第十二晶体管，包括电连接至所述第四节点的栅电极、被配置为接收所述第二时钟信号的第一电极以及电连接至所述第五节点的第二电极；以及
第十八晶体管，包括电连接至所述第四节点的栅电极、被配置为接收高电压的第一电极以及电连接至所述第七节点的第二电极。
13.根据权利要求12所述的发射驱动器，其中，所述第二下拉块包括：
第十一晶体管，包括被配置为接收所述第二时钟信号的栅电极、被配置为接收所述第(n-1)进位信号的第一电极以及电连接至所述第四节点的第二电极；
第十四晶体管，包括被配置为接收所述第一时钟信号的栅电极、电连接至所述第五节点的第一电极以及电连接至所述第四节点的第二电极；
第十一电容器，电连接在所述第四节点与所述第一时钟信号之间；以及
第二十晶体管，包括电连接至所述第四节点的栅电极、被配置为接收低电压的第一电极以及电连接至被配置为输出所述第(n)发光控制信号的输出端的第二电极。
14.根据权利要求13所述的发射驱动器，其中，所述第十一电容器为MOS电容器，
其中，所述MOS电容器包括：
电连接至所述第一时钟信号的第一电极；
电连接至所述第一时钟信号的第二电极；以及
电连接至所述第四节点的栅电极。
15.一种显示设备，包括：
显示面板，包括发光控制线和像素；以及
发射驱动器，包括电连接至所述发光控制线的发光控制驱动器，所述发光控制驱动器包括：
第(n-1)发光控制驱动器，被配置为提供第(n-1)进位信号，n为大于或等于2的整数；以及
第(n)发光控制驱动器，邻近于所述第(n-1)发光控制驱动器，所述第(n)发光控制驱动器被配置为基于所述第(n-1)进位信号生成用于控制所述像素的发光时间的第(n)发光控制信号，并且基于所述第(n)发光控制信号生成第(n)进位信号。
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