CN103714780A - 栅极驱动电路、方法、阵列基板行驱动电路和显示装置 - Google Patents

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Abstract

本发明提供了一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置。所述栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入第一行扫描信号；所述驱动模块接入第二行扫描信号和驱动电平；所述栅极驱动电路还包括行像素控制单元，其用于为所述补偿模块提供所述第一行扫描信号，为所述驱动模块提供所述第二行扫描信号和所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压并控制所述驱动模块驱动所述发光元件。本发明可以同时补偿像素阈值电压和驱动像素，提高集成度。

Description

栅极驱动电路、方法、阵列基板行驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置。
背景技术
现有技术中没有提供能够为OLED（有机发光二极管，OrganicLight-Emitting Diode）显示面板像素提供Vth（阈值电压）补偿的GOA（Gateon array，阵列基板行驱动，直接将栅极驱动电路制作在阵列基板上）电路，而仅提供了以单纯具有Vth补偿功能的像素设计或单脉冲的GOA电路。
由于OLED像素设计多采用电流控制型，因此整个OLED显示面板内的Vth不均一和长期工作后产生的Vth Shift（漂移）会降低OLED显示面板显示的均匀性。为了提高OLED显示面板的工艺集成度，同时降低成本，采用集成栅极驱动技术是未来的发展趋势。但是OLED的Vth补偿像素设计需要外围驱动电路与之相配合，因此对GOA提出了更高的要求。
发明内容
本发明的主要目的在于提供一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置，以同时补偿像素阈值电压和驱动像素，提高集成度。
为了达到上述目的，本发明提供了一种栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入第一行扫描信号；所述驱动模块接入第二行扫描信号和驱动电平；
所述栅极驱动电路还包括行像素控制单元，其用于为所述补偿模块提供所述第一行扫描信号，为所述驱动模块提供所述第二行扫描信号和所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压并控制所述驱动模块驱动所述发光元件。
实施时，所述行像素控制单元包括起始信号输入端、第一控制时钟输入端、第二控制时钟输入端、复位信号输入端、第一输入时钟端、第二输入时钟端、第三输入时钟端、进位信号输出端、切断控制信号输出端、输出电平端、输出电平下拉控制端、第一行扫描信号输出端、第二行扫描信号输出端和第二行扫描信号下拉控制端；
所述行像素控制单元还包括：
上拉节点电位拉升模块，用于当第一控制时钟信号和起始信号为高电平时，将上拉节点的电位拉升为高电平；
存储电容，连接于所述上拉节点和所述进位信号输出端之间；
上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将上拉节点的电位拉低为第一低电平；
第一控制时钟开关，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块，用于当所述上拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第一下拉节点的电位拉低为第一低电平；
第二下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述上拉节点的电位或所述第一下拉节点的电位为高电平时，将所述第二下拉节点的电位拉低为第一低电平；
进位控制模块，用于当所述上拉节点的电位为高电平时，导通所述进位信号输出端与所述第二时钟信号输入端之间的连接；
进位信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平；
切断控制模块，用于当所述上拉节点的电位为高电平时，导通所述第二时钟信号输入端与所述切断控制信号输出端之间的连接，当所述第一下拉节点的电位或第二下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接；
反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至上拉节点电位拉升模块和所述上拉节点电位拉低模块；
第一输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第一输入时钟端与所述第一行扫描信号输出端之间的连接；
第二输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第二输入时钟端与所述输出电平下拉控制端之间的连接；
第三输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第三输入时钟端与所述第二行扫描信号下拉控制端之间的连接；
第一行扫描信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将第一行扫描信号的电位拉低为第二低电平；
输出电平下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述输出电平下拉控制端的电位拉低为第二低电平；
输出电平上拉模块，用于当所述输出电平下拉控制端输出第二低电平时，将输出电平上拉为高电平；
输出电平下拉模块，用于当所述输出电平下拉控制端输出高电平时，将所述输出电平下拉为第二低电平；
第二行扫描信号下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第二行扫描信号下拉控制端的电位拉低为第二低电平；
第二行扫描信号上拉模块，用于当所述第二行扫描信号下拉控制端输出高电平时，将所述第二行扫描信号的电位上拉为高电平；
第二行扫描信号下拉模块，用于当所述第二行扫描信号下拉控制端输出高电平时，将所述第二行扫描信号的电位下拉为第二低电平。
实施时，所述上拉节点电位拉升模块包括：
第一上拉节点电位拉升晶体管，栅极与第一极和所述起始信号输入端连接，第二极与所述反馈模块连接；
以及，第二上拉节点电位拉升晶体管，栅极与所述第一控制时钟输入端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述上拉节点连接；
所述上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极与所述反馈模块连接；
第二上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
第三上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极与所述反馈模块连接；
以及，第四上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第三上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
所述第一下拉节点电位拉低模块包括：
第一下拉晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述复位信号输入端连接；
第二下拉晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉晶体管的第二极连接，第二极接入第一低电平；
以及，第三下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一下拉节点连接，第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管，栅极与所述上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述复位信号输入端连接；
第五下拉晶体管，栅极与所述上拉节点连接，第一极与所述第四下拉晶体管的第二极连接，第二极接入第一低电平；
以及，第六下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第二下拉节点连接，第二极接入第一低电平。
实施时，所述进位控制模块包括：
进位控制晶体管，栅极与所述上拉节点连接，第一极与所述第二控制时钟输入端连接，第二端与所述进位信号输出端连接；
所述进位信号下拉模块包括：
第一进位信号下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
以及，第二进位信号下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
所述切断控制模块包括：
第一切断控制晶体管，栅极与所述上拉节点连接，第一极与所述第二控制时钟输入端连接，第二极与所述切断控制信号输出端连接；
第二切断控制晶体管，栅极与所述第一下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
以及，第三切断控制晶体管，栅极与所述第二下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
所述反馈模块包括：
反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
实施时，所述第一行扫描信号下拉模块包括：
第一输出下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第一行扫描信号输出端连接，第二极接入第二低电平；
以及，第二输出下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一行扫描信号输出端连接，第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管，栅极和第一极接入高电平，第二极与所述输出电平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
以及，第二下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管，栅极与所述输出电平下拉控制端连接，第一极与所述输出电平端连接，第二极接入第二低电平；
所述第二行扫描信号上拉模块包括：
行扫描上拉晶体管，栅极和第一极接入高电平，第二极与所述第二行扫描信号输出端连接；
所述第二行扫描信号下拉控制模块包括：
第三下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述第二行扫描信号下拉控制端连接，第二极接入第二低电平；
以及，第四下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述第二行扫描信号下拉控制端连接，第二极接入第二低电平；
所述第二行扫描信号下拉模块包括：
第三输出下拉晶体管，栅极与所述行扫描信号下拉控制端连接，第一极与所述第二行扫描信号输出端连接，第二极接入第二低电平。
实施时，第一控制时钟信号和第二控制时钟信号互补。
本发明提供了一种栅极驱动方法，应用于上述的栅极驱动电路，包括：
在第一阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，第二控制时钟开关将第二下拉节点的电位上拉为高电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，输出电平上拉模块控制使得输出电平端输出高电平，第一行扫描信号下拉模块控制使得第一行扫描信号输出端输出第二低电平，第二行扫描信号上拉模块控制使得第二行扫描信号输出端输出高电平；
在第二阶段，起始信号为高电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为低电平，输出电平端、第一行扫描信号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，上拉节点电位维持高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为高电平，第一行扫描信号输出端输出高电平，输出电平下拉控制端输出高电平，输出电平下拉模块控制使得输出电平端输出第二低电平，第二行扫描信号下拉控制端输出高电平，第二行扫描信号下拉模块控制使得第二行扫描信号输出端输出第二低电平；
在第四阶段，起始信号为低电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关断开，第一行扫描信号下拉模块将第一行扫描信号的电位拉低为第二低电平，输出电平下拉控制模块控制使得输出电平下拉控制端输出第二低电平，输出电平上拉模块控制使得输出电平端输出高电平，第二行扫描信号下拉控制模块控制使得第二行扫描信号下拉控制端输出第二低电平，第二行扫描信号上拉模块将第二行扫描信号的电位拉升为高电平。
本发明还提供了一种阵列基板行驱动电路，包括多级上述的栅极驱动电路；
除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的起始信号输入端连接。
实施时，输入第n+1级栅极驱动电路的第一输入时钟信号、第二输入时钟信号和第三时钟信号与输入第n级栅极驱动电路的第一输入时钟信号、第二输入时钟信号、第三输入时钟信号互补。
n是大于或等于1的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
实施时，所述显示装置为有机发光二极管OLED显示装置或低温多晶硅LTPS显示装置。
与现有技术相比，本发明所述的栅极驱动电路、方法、阵列基板行驱动电路和显示装置，设置将控制补偿模块补偿驱动晶体管的阈值电压并控制驱动模块驱动发光元件的行像素控制单元，能同时补偿像素阈值电压和驱动像素；本发明所述的栅极驱动电路和阵列基板行驱动电路应用于OLED显示面板中，可以提高OLED显示面板的工艺集成度，降低成本。
附图说明
图1A是本发明所述的栅极驱动电路包括的行像素驱动模块的一实施例的电路图；
图1B是如图1A所示的行像素驱动模块的工作时序图；
图1是是本发明实施例所述的栅极驱动电路的结构框图；
图2是本发明实施例所述的栅极驱动电路的电路图；
图3是本发明实施例所述的阵列基板行驱动电路在工作时的起始信号、第一控制时钟信号、第二控制时钟信号、输入第n级栅极驱动电路的第一输入时钟信号、输入第n级栅极驱动电路的第二时钟信号、输入第n级栅极驱动电路的第三时钟信号、输入第n+1级栅极驱动电路的第一输入时钟信号、输入第n+1级栅极驱动电路的第二时钟信号、输入第n+1级栅极驱动电路的第三时钟信号的波形图；
图4是本发明实施例所述的阵列基板行驱动电路的工作时序图。
具体实施方式
本发明实施例所述的栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入第一行扫描信号；所述驱动模块接入第二行扫描信号和驱动电平；
所述栅极驱动电路还包括行像素控制单元，其用于为所述补偿模块提供所述第一行扫描信号，为所述驱动模块提供所述第二行扫描信号和所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压并控制所述驱动模块驱动所述发光元件。
本发明实施例所述的栅极驱动电路，设置将控制补偿模块补偿驱动晶体管的阈值电压并控制驱动模块驱动发光元件的行像素控制单元，提供了能补偿像素阈值电压的栅极驱动电路。
本发明实施例所述的栅极驱动电路，应用于OLED显示面板中，可以提高OLED显示面板的工艺集成度，降低成本。
如图1A所示，所述行像素驱动模块的一实施例包括驱动晶体管T1、补偿晶体管T2、驱动控制晶体管T3、第一电容C1和第二电容C2；
T2包括于补偿模块，T3包括于驱动控制模块；
T2的栅极接入第一行扫描信号S1，T2的第二极接入数据信号DATA，T3的栅极接入第二行扫描信号S2，T3的第一极接入输出电平ELVDD；
有机发光二极管OLED的阴极接入电平ELVSS。
图1B是如图1A所示的行像素驱动模块的实施例的工作时序图。
如图1所示，在本发明实施例所述的栅极驱动电路中，
所述行像素控制单元包括起始信号输入端STV、第一控制时钟输入端CLKA、第二控制时钟输入端CLKB、复位信号输入端RESET、第一输入时钟端CLKIN1（n）、第二输入时钟端CLKIN2（n）、第三输入时钟端CLKIN3（n）、进位信号输出端COUT（n）、切断控制信号输出端IOFF（n）、输出电平端GO_S1（n）、输出电平下拉控制端G_VDD、第一行扫描信号输出端GO_S1（n）、第二行扫描信号输出端GO_S2（n）和第二行扫描信号下拉控制端G_S2；
所述行像素控制单元还包括：
上拉节点电位拉升模块101，用于当第一控制时钟信号和起始信号为高电平时，将上拉节点Q的电位拉升为高电平；
存储电容C，连接于上拉节点Q和所述进位信号输出端COUT（n）之间；
上拉节点电位拉低模块102，用于当第一下拉节点QB1的电位或第二下拉节点QB2的电位为高电平时，将所述上拉节点Q的电位拉低为第一低电平VGL1；
第一控制时钟开关141，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端CLKA与第一下拉节点QB1的连接；
第二控制时钟开关142，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端CLKB与所述第二下拉节点QB2的连接；
第一下拉节点电位拉低模块12，用于当所述上拉节点Q的电位或所述第二下拉节点QB2的电位为高电平时，将所述第一下拉节点QB1的电位拉低为第一低电平VGL1；
第二下拉节点电位拉低模块13，与所述复位信号输入端RESET连接，用于当所述上拉节点Q的电位或所述第一下拉节点QB1的电位为高电平时，将所述第二下拉节点QB2的电位拉低为第一低电平VGL1；
进位控制模块151，用于当所述上拉节点Q的电位为高电平时，导通所述进位信号输出端COUT（n）与所述第二时钟信号输入端CLKB之间的连接；
进位信号下拉模块152，用于当所述第一下拉节点QB1的电位或所述第二下拉节点QB2的电位为高电平时，将进位信号的电位拉低为第一低电平VGL1；
切断控制模块161，用于当所述上拉节点Q的电位为高电平时，导通所述第二时钟信号输入端CLKB与所述切断控制信号输出端IOFF（n）之间的连接，当所述第一下拉节点QB1的电位或第二下拉节点QB2的电位为高电平时，导通所述切断控制信号输出端IOFF（n）与第二低电平输出端之间的连接；所述第二低电平输出端输出第二低电平VGL2；
反馈模块162，用于当所述进位信号为高电平时，将切断控制信号传送至上拉节点电位拉升模块101和所述上拉节点电位拉低模块102；
第一输入时钟开关171，用于当所述上拉节点Q的电位为高电平时，导通所述第一输入时钟端CLKIN1（n）与所述第一行扫描信号输出端GO_S1（n）之间的连接；
第二输入时钟开关181，用于当所述上拉节点Q的电位为高电平时，导通所述第二输入时钟端CLKIN2（n）与所述输出电平下拉控制端GO_ELVDD（n）之间的连接；
第三输入时钟开关191，用于当所述上拉节点Q的电位为高电平时，导通所述第三输入时钟端CLKIN3（n）与所述第二行扫描信号下拉控制端GO_S2（n）之间的连接；
第一行扫描信号下拉模块172，用于当所述第一下拉节点QB1的电位或所述第二下拉节点QB2的电位为高电平时，将第一行扫描信号的电位拉低为第二低电平VG2；
输出电平上拉模块182，用于当所述输出电平下拉控制端GO_ELVDD（n）输出第二低电平VGL2时，将输出电平上拉为高电平VDD；
输出电平下拉控制模块183，用于当所述第一下拉节点QB1的电位或所述第二下拉节点QB2的电位为高电平时，将所述输出电平下拉控制端GO_ELVDD（n）的电位拉低为第二低电平VGL2；
输出电平下拉模块184，用于当所述输出电平下拉控制端GO_ELVDD（n）输出高电平时，将所述输出电平下拉为第二低电平VGL2；
第二行扫描信号上拉模块192，用于当所述第二行扫描信号下拉控制端G_S2输出高电平时，将所述第二行扫描信号的电位上拉为高电平VDD；
第二行扫描信号下拉控制模块193，用于当所述第一下拉节点QB1的电位或所述第二下拉节点QB2的电位为高电平时，将所述第二行扫描信号下拉控制端G_S2的电位拉低为第二低电平VGL2；
第二行扫描信号下拉模块194，用于当所述第二行扫描信号下拉控制端G_S2输出高电平时，将所述第二行扫描信号的电位下拉为第二低电平VGL2。
本发明该实施例所述的栅极驱动电路采用两个下拉节点：第一下拉节点QB1和第二下拉节点QB2，以将输出拉低，第一下拉节点QB1和第二下拉节点QB2在非输出时间均为交流且互补，因此可以减少阈值漂移，且对输出拉低不存在间隙，因此可提高稳定性和信赖性。
本发明该实施例所述的栅极驱动电路在工作时，通过调整起始信号、第一控制时钟信号、第二控制时钟信号、第一输入时钟信号、第二输入时钟信号和第三输入时钟信号，即可实现对像素的阈值补偿并驱动像素。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，具体采用N型晶体管或P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
在本发明实施例提供的驱动电路中，N型晶体管的第一极可以是源极，N型晶体管的第二极可以是漏极；P型晶体管的第一极可以是漏极，P型晶体管的第二极可以是源极。
具体的，如图2所示，在本发明实施例所述的栅极驱动电路中，
所述上拉节点电位拉升模块101包括：
第一上拉节点电位拉升晶体管T101，栅极与第一极和所述起始信号输入端STV连接，第二极与所述反馈模块162连接；
以及，第二上拉节点电位拉升晶体管T102，栅极与所述第一控制时钟输入端CLKA连接，第一极与所述第一上拉节点电位拉升晶体管T101的第二极连接，第二极与所述上拉节点Q连接；
所述上拉节点电位拉低模块102包括：
第一上拉节点电位拉低晶体管T201，栅极与所述第一下拉节点QB1连接，第一极与所述上拉节点Q连接，第二极与所述反馈模块162连接；
第二上拉节点电位拉低晶体管T202，栅极与所述第一下拉节点QB1连接，第一极与所述第一上拉节点电位拉低晶体管T201的第二极连接，第二极接入第一低电平VGL1；
第三上拉节点电位拉低晶体管T203，栅极与所述第二下拉节点QB2连接，第一极与所述上拉节点Q连接，第二极与所述反馈模块162连接；
以及，第四上拉节点电位拉低晶体管T204，栅极与所述第二下拉节点QB2连接，第一极与所述第三上拉节点电位拉低晶体管T203的第二极连接，第二极接入第一低电平VGL1；
所述第一下拉节点电位拉低模块12包括：
第一下拉晶体管T21，栅极与所述上拉节点Q连接，第一极与所述第一下拉节点QB1连接，第二极与所述复位信号输入端RESET连接；
第二下拉晶体管T22，栅极与所述上拉节点Q连接，第一极与所述第一下拉晶体管T21的第二极连接，第二极接入第一低电平VGL1；
以及，第三下拉晶体管T23，栅极与所述第二下拉节点QB2连接，第一极与所述第一下拉节点QB1连接，第二极接入第一低电平VGL1；
所述第二下拉节点电位拉低模块13包括：
第四下拉晶体管T31，栅极与所述上拉节点Q连接，第一极与所述第二下拉节点QB2连接，第二极与所述复位信号输入端RESET连接；
第五下拉晶体管T32，栅极与所述上拉节点Q连接，第一极与所述第四下拉晶体管T31的第二极连接，第二极接入第一低电平VGL1；
以及，第六下拉晶体管T33，栅极与所述第一下拉节点QB1连接，第一极与所述第二下拉节点QB2连接，第二极接入第一低电平VGL1。
如图2所示，所述进位控制模块151包括：
进位控制晶体管T51，栅极与所述上拉节点Q连接，第一极与所述第二控制时钟输入端CLKB连接，第二端与所述进位信号输出端COUT（n）连接；
所述进位信号下拉模块152包括：
第一进位信号下拉晶体管T521，栅极与所述第一下拉节点QB1连接，第一极与所述进位信号输出端COUT（n）连接，第二极接入第一低电平VGL1；
以及，第二进位信号下拉晶体管T522，栅极与所述第二下拉节点QB2连接，第一极与所述进位信号输出端COUT（n）连接，第二极接入第一低电平VGL1；
所述切断控制模块161包括：
第一切断控制晶体管T611，栅极与所述上拉节点Q连接，第一极与所述第二控制时钟输入端CLKB连接，第二极与所述切断控制信号输出端IOFF(n)连接；
第二切断控制晶体管T612，栅极与所述第一下拉节点QB1连接，第一极与所述切断控制信号输出端IOFF(n)连接，第二极接入第一低电平VGL1；
以及，第三切断控制晶体管T613，栅极与所述第二下拉节点QB2连接，第一极与所述切断控制信号输出端IOFF(n)连接，第二极接入第一低电平VGL1；
所述反馈模块162包括：
反馈晶体管T62，栅极与所述进位信号输出端COUT（n）连接，第一极与所述第一上拉节点电位拉升晶体管T101的第二极连接，第二极与所述切断控制信号输出端IOFF(n)连接。
如图2所示，所述第一输入时钟开关171包括第一输入晶体管T71；
所述第一输入晶体管T71，栅极与所述上拉节点Q连接，第一极与CLKIN1（n）连接，第二极与GO_S1（n）连接；
所述第一行扫描信号下拉模块172包括：
第一输出下拉晶体管T721，栅极与所述第一下拉节点QB1连接，第一极与所述第一行扫描信号输出端GO_S1（n）连接，第二极接入第二低电平VGL2；
以及，第二输出下拉晶体管T722，栅极与所述第二下拉节点QB2连接，第一极与所述第一行扫描信号输出端GO_S1（n）连接，第二极接入第二低电平VGL2；
所述第二输入时钟开关181包括第二输入晶体管T81；
所述第二输入晶体管T81，栅极与所述上拉节点Q连接，第一极与CLKIN2（n）连接，第二极与G_VDD连接；
所述输出电平上拉模块182包括：
输出电平上拉晶体管T82，栅极和第一极接入高电平VDD，第二极与所述输出电平端GO_ELVDD（n）连接；
所述输出电平下拉控制模块183包括：
第一下拉控制晶体管T831，栅极与所述第一下拉节点QB1连接，第一极与所述输出电平下拉控制端G_VDD连接，第二极接入第二低电平VGL2；
以及，第二下拉控制晶体管T832，栅极与所述第二下拉节点QB2连接，第一极与所述输出电平下拉控制端G_VDD连接，第二极接入第二低电平QB2；
所述输出电平下拉模块184包括：
输出电平下拉晶体管T84，栅极与所述输出电平下拉控制端G_VDD连接，第一极与所述输出电平端GO_ELVDD（n）连接，第二极接入第二低电平VGL2；
所述第三输入时钟开关191包括第三输入晶体管T91；
所述第三输入晶体管T91，栅极与所述上拉节点Q连接，第一极与CLKIN3（n）连接，第二极与G_S2连接；
所述第二行扫描信号上拉模块192包括：
行扫描上拉晶体管T92，栅极和第一极接入高电平VDD，第二极与所述第二行扫描信号输出端GO_S2（n）连接；
所述第二行扫描信号下拉控制模块193包括：
第三下拉控制晶体管T931，栅极与所述第一下拉节点QB1连接，第一极与所述第二行扫描信号下拉控制端G_S2连接，第二极接入第二低电平VGL2；
以及，第四下拉控制晶体管T932，栅极与所述第二下拉节点QB2连接，第一极与所述第二行扫描信号下拉控制端G_S2连接，第二极接入第二低电平VGL2；
所述第二行扫描信号下拉模块194包括：
第三输出下拉晶体管T94，栅极与所述行扫描信号下拉控制端G_S2连接，第一极与所述第二行扫描信号输出端GO_S1（n）连接，第二极接入第二低电平VGL2。
在具体实施时，第一控制时钟信号和第二控制时钟信号互补。
如图2所示，第一控制时钟开关141包括：
第一控制晶体管T41，栅极和第一极与CLKA连接，第二极与QB1连接；
第二控制时钟开关142包括：
第二控制晶体管T42，栅极和第一极与CLKB连接，第二极与QB2连接；
存储电容C连接于Q与COUT（n）之间。
在图2所示的实施例中，T101、T102、T42、T201、T202、T203、T204、T33、T23为P型晶体管，T21、T22、T31、T32、T41、T51、T521、T522、T611、T612、T613、T62、T71、T721、T722、T81、T82、T831、T832、T84、T91、T92、T931、T932和T94为N型晶体管，在其他实施例中，晶体管的类型也可以变化，只需能达到相同的导通与关断的控制效果即可。
在具体实施时，如图3所示，第一控制时钟信号和第二控制时钟信号互补。
本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动电路，包括：
在第一阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，第二控制时钟开关将第二下拉节点的电位上拉为高电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，输出电平上拉模块控制使得输出电平端输出高电平，第一行扫描信号下拉模块控制使得第一行扫描信号输出端输出第二低电平，第二行扫描信号上拉模块控制使得第二行扫描信号输出端输出高电平；
在第二阶段，起始信号为高电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为低电平，输出电平端、第一行扫描信号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，上拉节点电位维持高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为高电平，第一行扫描信号输出端输出高电平，输出电平下拉控制端输出高电平，输出电平下拉模块控制使得输出电平端输出第二低电平，第二行扫描信号下拉控制端输出高电平，第二行扫描信号下拉模块控制使得第二行扫描信号输出端输出第二低电平；
在第四阶段，起始信号为低电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关断开，第一行扫描信号下拉模块将第一行扫描信号的电位拉低为第二低电平，输出电平下拉控制模块控制使得输出电平下拉控制端输出第二低电平，输出电平上拉模块控制使得输出电平端输出高电平，第二行扫描信号下拉控制模块控制使得第二行扫描信号下拉控制端输出第二低电平，第二行扫描信号上拉模块将第二行扫描信号的电位拉升为高电平。
本发明实施例所述的阵列基板行驱动电路，包括多级上述的栅极驱动电路；
除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的起始信号输入端连接。
实施时，输入第n+1级栅极驱动电路的第一输入时钟信号、第二输入时钟信号和第三时钟信号与输入第n级栅极驱动电路的第一输入时钟信号、第二输入时钟信号、第三输入时钟信号互补；
即如图3所示，CLKIN1（n）输出的信号与CLKIN1（n+1）输出的信号互补，CLKIN2（n）输出的信号与CLKIN2（n+1）输出的信号互补，CLKIN3（n）输出的信号与CLKIN3（n+1）输出的信号互补；
n是大于1或等于的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
如图4所示，如图2所示的栅极驱动电路在工作时，
在第一阶段P1，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，第二控制时钟开关142将第二下拉节点QB2的电位上拉为高电平，上拉节点电位拉低模块102将上拉节点Q电位拉低为第一低电平，第一下拉节点电位拉低模块12将第一下拉节点QB1电位拉低为第一低电平VGL1，输出电平上拉模块182控制使得输出电平端GO_ELVDD（n）输出高电平，第一行扫描信号下拉模块172控制使得第一行扫描信号输出端GO_S1（n）输出第二低电平VGL2，第二行扫描信号上拉模块192控制使得第二行扫描信号输出端GO_S2（n）输出高电平VDD；
在第二阶段P2，起始信号为高电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉升模块101将上拉节点Q电位拉升为高电平，第一下拉节点电位拉低模块12将第一下拉节点QB1电位拉低为第一低电平VGL1，第二下拉节点电位拉低模块13将第二下拉节点QB2电位拉低为第一低电平VGL1，第一输入时钟开关CLKIN1（n）、第二输入时钟开关CLKIN2（n）和第三输入时钟开关CLKIN3（n）导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为低电平，输出电平端GO_ELVDD（n）、第一行扫描信号输出端GO_S1（n）和第二行扫描信号输出端GO_S2（n）输出的信号不变；
在第三阶段P3，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，上拉节点Q电位维持高电平，第一下拉节点电位拉低模块12将第一下拉节点QB1电位拉低为第一低电平VGL1，第二下拉节点电位拉低模块13将第二下拉节点QB2电位拉低为第一低电平VGL1，第一输入时钟开关CLKIN1（n）、第二输入时钟开关CLKIN2（n）和第三输入时钟开关CLKIN3（n）导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为高电平，第一行扫描信号输出端GO_S1（n）输出高电平，输出电平下拉控制端G_VDD输出高电平，输出电平下拉模块184控制使得输出电平端GO_ELVDD（n）输出第二低电平VGL2，第二行扫描信号下拉控制端G_S2输出高电平，第二行扫描信号下拉模块194控制使得第二行扫描信号输出端GO_S2（n）输出第二低电平VGL2；
在第四阶段P4，起始信号为低电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉低模块102将上拉节点Q电位拉低为第一低电平VGL1，第二控制时钟开关CLKB导通从而将所述第二下拉节点QB2的电位拉升为高电平，第一下拉节点电位拉低模块12将第一下拉节点QB1电位拉低为第一低电平VGL1，第一输入时钟开关CLKIN1（n）、第二输入时钟开关CLKIN2（n）和第三输入时钟开关CLKIN3（n）断开，第一行扫描信号下拉模块172将第一行扫描信号的电位拉低为第二低电平VGL2，输出电平下拉控制模块183控制使得输出电平下拉控制端G_VDD输出第二低电平VGL2，输出电平上拉模块182控制使得输出电平端输出高电平VDD，第二行扫描信号下拉控制模块193控制使得第二行扫描信号下拉控制端G_S2输出第二低电平VGL2，第二行扫描信号上拉模块192将第二行扫描信号的电位拉升为高电平VDD。
如图4所示，第五阶段P5、第六阶段P6、第七阶段P7、第八阶段P8的工作时序分别与第五阶段P1、第六阶段P2、第七阶段P3、第八阶段P4的工作时序相同。
在图4中，GO_S1（n+1）、GO_S2（n+1）、GO_ELVDD（n+1）标示的是第（n+1）级栅极驱动电路的第一行扫描信号输出端输出的信号、第二行扫描信号输出端输出的信号、输出电平端输出的信号。
本发明实施例所述的栅极驱动电路可以应用于OLED(OrganicLight-Emitting Diode，有机发光二极管）显示装置和LTPS（Low TemperaturePoly-silicon，低温多晶硅技术）显示装置中。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
所述显示装置可以为OLED显示装置或LTPS显示装置。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种栅极驱动电路，与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件；所述行像素驱动模块包括驱动晶体管、驱动模块和补偿模块；所述补偿模块接入第一行扫描信号；所述驱动模块接入第二行扫描信号和驱动电平；其特征在于：
所述栅极驱动电路还包括行像素控制单元，其用于为所述补偿模块提供所述第一行扫描信号，为所述驱动模块提供所述第二行扫描信号和所述驱动电平，以控制该补偿模块补偿该驱动晶体管的阈值电压并控制所述驱动模块驱动所述发光元件。
2.如权利要求1所述的栅极驱动电路，其特征在于，
所述行像素控制单元包括起始信号输入端、第一控制时钟输入端、第二控制时钟输入端、复位信号输入端、第一输入时钟端、第二输入时钟端、第三输入时钟端、进位信号输出端、切断控制信号输出端、输出电平端、输出电平下拉控制端、第一行扫描信号输出端、第二行扫描信号输出端和第二行扫描信号下拉控制端；
所述行像素控制单元还包括：
上拉节点电位拉升模块，用于当第一控制时钟信号和起始信号为高电平时，将上拉节点的电位拉升为高电平；
存储电容，连接于所述上拉节点和所述进位信号输出端之间；
上拉节点电位拉低模块，用于当第一下拉节点的电位或第二下拉节点的电位为高电平时，将上拉节点的电位拉低为第一低电平；
第一控制时钟开关，用于在第一控制时钟信号为高电平时导通所述第一控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关，用于在第二控制时钟信号为高电平时导通所述第二控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块，用于当所述上拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第一下拉节点的电位拉低为第一低电平；
第二下拉节点电位拉低模块，与所述复位信号输入端连接，用于当所述上拉节点的电位或所述第一下拉节点的电位为高电平时，将所述第二下拉节点的电位拉低为第一低电平；
进位控制模块，用于当所述上拉节点的电位为高电平时，导通所述进位信号输出端与所述第二时钟信号输入端之间的连接；
进位信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将进位信号的电位拉低为第一低电平；
切断控制模块，用于当所述上拉节点的电位为高电平时，导通所述第二时钟信号输入端与所述切断控制信号输出端之间的连接，当所述第一下拉节点的电位或第二下拉节点的电位为高电平时，导通所述切断控制信号输出端与第二低电平输出端之间的连接；
反馈模块，用于当所述进位信号为高电平时，将切断控制信号传送至上拉节点电位拉升模块和所述上拉节点电位拉低模块；
第一输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第一输入时钟端与所述第一行扫描信号输出端之间的连接；
第二输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第二输入时钟端与所述输出电平下拉控制端之间的连接；
第三输入时钟开关，用于当所述上拉节点的电位为高电平时，导通所述第三输入时钟端与所述第二行扫描信号下拉控制端之间的连接；
第一行扫描信号下拉模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将第一行扫描信号的电位拉低为第二低电平；
输出电平下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述输出电平下拉控制端的电位拉低为第二低电平；
输出电平上拉模块，用于当所述输出电平下拉控制端输出第二低电平时，将输出电平上拉为高电平；
输出电平下拉模块，用于当所述输出电平下拉控制端输出高电平时，将所述输出电平下拉为第二低电平；
第二行扫描信号下拉控制模块，用于当所述第一下拉节点的电位或所述第二下拉节点的电位为高电平时，将所述第二行扫描信号下拉控制端的电位拉低为第二低电平；
第二行扫描信号上拉模块，用于当所述第二行扫描信号下拉控制端输出高电平时，将所述第二行扫描信号的电位上拉为高电平；
第二行扫描信号下拉模块，用于当所述第二行扫描信号下拉控制端输出高电平时，将所述第二行扫描信号的电位下拉为第二低电平。
3.如权利要求2所述的栅极驱动电路，其特征在于，
所述上拉节点电位拉升模块包括：
第一上拉节点电位拉升晶体管，栅极与第一极和所述起始信号输入端连接，第二极与所述反馈模块连接；
以及，第二上拉节点电位拉升晶体管，栅极与所述第一控制时钟输入端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述上拉节点连接；
所述上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极与所述反馈模块连接；
第二上拉节点电位拉低晶体管，栅极与所述第一下拉节点连接，第一极与所述第一上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
第三上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极与所述反馈模块连接；
以及，第四上拉节点电位拉低晶体管，栅极与所述第二下拉节点连接，第一极与所述第三上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平；
所述第一下拉节点电位拉低模块包括：
第一下拉晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极与所述复位信号输入端连接；
第二下拉晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉晶体管的第二极连接，第二极接入第一低电平；
以及，第三下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一下拉节点连接，第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管，栅极与所述上拉节点连接，第一极与所述第二下拉节点连接，第二极与所述复位信号输入端连接；
第五下拉晶体管，栅极与所述上拉节点连接，第一极与所述第四下拉晶体管的第二极连接，第二极接入第一低电平；
以及，第六下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第二下拉节点连接，第二极接入第一低电平。
4.如权利要求3所述的栅极驱动电路，其特征在于，
所述进位控制模块包括：
进位控制晶体管，栅极与所述上拉节点连接，第一极与所述第二控制时钟输入端连接，第二端与所述进位信号输出端连接；
所述进位信号下拉模块包括：
第一进位信号下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
以及，第二进位信号下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述进位信号输出端连接，第二极接入第一低电平；
所述切断控制模块包括：
第一切断控制晶体管，栅极与所述上拉节点连接，第一极与所述第二控制时钟输入端连接，第二极与所述切断控制信号输出端连接；
第二切断控制晶体管，栅极与所述第一下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
以及，第三切断控制晶体管，栅极与所述第二下拉节点连接，第一极与所述切断控制信号输出端连接，第二极接入第一低电平；
所述反馈模块包括：
反馈晶体管，栅极与所述进位信号输出端连接，第一极与所述第一上拉节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
5.如权利要求4所述的栅极驱动电路，其特征在于，
所述第一行扫描信号下拉模块包括：
第一输出下拉晶体管，栅极与所述第一下拉节点连接，第一极与所述第一行扫描信号输出端连接，第二极接入第二低电平；
以及，第二输出下拉晶体管，栅极与所述第二下拉节点连接，第一极与所述第一行扫描信号输出端连接，第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管，栅极和第一极接入高电平，第二极与所述输出电平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
以及，第二下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述输出电平下拉控制端连接，第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管，栅极与所述输出电平下拉控制端连接，第一极与所述输出电平端连接，第二极接入第二低电平；
所述第二行扫描信号上拉模块包括：
行扫描上拉晶体管，栅极和第一极接入高电平，第二极与所述第二行扫描信号输出端连接；
所述第二行扫描信号下拉控制模块包括：
第三下拉控制晶体管，栅极与所述第一下拉节点连接，第一极与所述第二行扫描信号下拉控制端连接，第二极接入第二低电平；
以及，第四下拉控制晶体管，栅极与所述第二下拉节点连接，第一极与所述第二行扫描信号下拉控制端连接，第二极接入第二低电平；
所述第二行扫描信号下拉模块包括：
第三输出下拉晶体管，栅极与所述行扫描信号下拉控制端连接，第一极与所述第二行扫描信号输出端连接，第二极接入第二低电平。
6.如权利要求2至5中任一权利要求所述的栅极驱动电路，其特征在于，第一控制时钟信号和第二控制时钟信号互补。
7.一种栅极驱动方法，应用于如权利要求2至6中任一权利要求所述的栅极驱动电路，其特征在于，包括：
在第一阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，第二控制时钟开关将第二下拉节点的电位上拉为高电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，输出电平上拉模块控制使得输出电平端输出高电平，第一行扫描信号下拉模块控制使得第一行扫描信号输出端输出第二低电平，第二行扫描信号上拉模块控制使得第二行扫描信号输出端输出高电平；
在第二阶段，起始信号为高电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为低电平，输出电平端、第一行扫描信号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段，起始信号为低电平，第一控制时钟信号为低电平，第二控制时钟信号为高电平，上拉节点电位维持高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第二下拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关导通，第一输入时钟信号、第二输入时钟信号和第三输入时钟信号为高电平，第一行扫描信号输出端输出高电平，输出电平下拉控制端输出高电平，输出电平下拉模块控制使得输出电平端输出第二低电平，第二行扫描信号下拉控制端输出高电平，第二行扫描信号下拉模块控制使得第二行扫描信号输出端输出第二低电平；
在第四阶段，起始信号为低电平，第一控制时钟信号为高电平，第二控制时钟信号为低电平，上拉节点电位拉低模块将上拉节点电位拉低为第一低电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平，第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平，第一输入时钟开关、第二输入时钟开关和第三输入时钟开关断开，第一行扫描信号下拉模块将第一行扫描信号的电位拉低为第二低电平，输出电平下拉控制模块控制使得输出电平下拉控制端输出第二低电平，输出电平上拉模块控制使得输出电平端输出高电平，第二行扫描信号下拉控制模块控制使得第二行扫描信号下拉控制端输出第二低电平，第二行扫描信号上拉模块将第二行扫描信号的电位拉升为高电平。
8.一种阵列基板行驱动电路，其特征在于，包括多级如权利要求2至6中任一权利要求所述的栅极驱动电路；
除了第一级栅极驱动电路之外，每一级栅极驱动电路的切断控制信号输出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外，每一级栅极驱动电路的进位信号输出端与下一级栅极驱动电路的起始信号输入端连接。
9.如权利要求8所述的阵列基板行驱动电路，其特征在于，
输入第n+1级栅极驱动电路的第一输入时钟信号、第二输入时钟信号和第三时钟信号与输入第n级栅极驱动电路的第一输入时钟信号、第二输入时钟信号、第三输入时钟信号互补。
n是大于或等于1的整数，n+1小于或等于所述阵列基板行驱动电路包括的栅极驱动电路的级数。
10.一种显示装置，其特征在于，包括如权利要求1至6中任一权利要求所述的栅极驱动电路。
11.如权利要求10所述的显示装置，其特征在于，所述显示装置为有机发光二极管OLED显示装置或低温多晶硅LTPS显示装置。
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