WO2015096330A1 - 栅极驱动电路、方法、阵列基板行驱动电路、显示装置和电子产品 - Google Patents

栅极驱动电路、方法、阵列基板行驱动电路、显示装置和电子产品 Download PDF

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曹昆
吴仲远
段立业
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Definitions

  • Gate drive circuit method, array substrate row drive circuit, display device, and electronic product
  • GOA Gate on array
  • Vth Threshold Voltage
  • OLED Organic Light Emitting Diode
  • the Vth unevenness in the entire OLED display panel and the Vth Shift generated after long-term operation can reduce the uniformity of the display of the OLED display panel.
  • the use of integrated * pole drive technology is the future development trend.
  • the CMOS Vtb compensation pixel design requires a peripheral driver circuit to match it, thus placing higher demands on GOA.
  • a primary object of the present invention is to provide a gate driving circuit, method, array substrate row driving circuit, display device, and electronic product to simultaneously compensate pixel threshold voltage and drive pixels to improve integration.
  • the present invention provides a gate driving circuit connected to a row of pixel units, the row of pixel units including interconnected row pixel driving modules and light emitting elements; and the row of pixel driving modules including driving transistors and driving Module and compensation module; the compensation module is connected to the a row of scan signals; the drive module is connected to the second row of scan signals and a driving level; the gate driving circuit further includes a row pixel control unit, configured to provide the first row of scan signals for the compensation module, Providing the second row scan signal and the driving level to the driving module to control the compensation module to compensate a threshold voltage of the driving transistor and controlling the driving module to drive the light emitting element.
  • the row pixel control unit includes a start signal input terminal, a first control clock input terminal, a second control clock input terminal, a reset signal input terminal, a first input clock terminal, a second input clock terminal, and a third input.
  • a clock end a carry signal output end, a cutoff control signal output end, an output level end, an output level pull-down control end, a first line scan signal output end, a second line scan signal output end, and a second line scan signal pull-down control end;
  • the row pixel control unit further includes:
  • a pull-up node potential pull-up module configured to pull the potential of the pull-up node to a high level when the first control clock signal and the start signal are at a high level
  • a pull-up node potential pull-down module configured to pull the potential of the pull-up node to a first low level when the potential of the first pull-down node or the potential of the second pull-down node is high;
  • a first control clock switch configured to turn on a connection between the first control clock input end and the first pull-down node when the first control clock signal is at a high level
  • a second control clock switch configured to turn on a connection between the second control clock input end and the second pull-down node when the second control clock signal is at a high level
  • the first pull-down node potential pull-down module when the potential of the pull-up node or the potential of the second pull-down node is high, pulling the potential of the first pull-down node to the first a low level;
  • a second pull-down node potential pull-down module coupled to the reset signal input terminal, configured to when the potential of the pull-up node or the potential of the first pull-down node is high The potential of the second pull-down node is pulled low to a first low level;
  • a carry control module configured to: when the potential of the pull-up node is high, turn on a connection between the carry signal output end and the second clock signal input end;
  • a carry signal pull-down module configured to: when the potential of the first pull-down node or the potential of the second pull-down node is a high level, pull the potential of the carry signal to a first low level;
  • a cut-off control module configured to: when the potential of the pull-up node is at a high level, turn on a connection between the second clock signal input end and the cut-off control signal output end, when the first pull-down node When the potential or the potential of the second pull-down node is at a high level, turning on a connection between the output of the cutoff control signal and the output of the second low level;
  • a feedback module configured to: when the carry signal is at a high level, transmit a shutdown control signal to the pull-up node potential pull-up module and the pull-up node potential pull-down module;
  • a first input clock switch configured to: when the potential of the pull-up node is at a high level, turn on a connection between the first input clock end and the first line scan signal output end;
  • a second input clock switch configured to: when the potential of the pull-up node is high, turn on a connection between the second input clock end and the output level pull-down control end;
  • a third input clock switch configured to: when the potential of the pull-up node is high, turn on a connection between the third input clock end and the second line scan signal pull-down control end;
  • a first row scan signal pull-down module configured to pull the potential of the first row of scan signals to a second low level when the potential of the first pull-down node or the potential of the second pull-down node is high
  • An output level pull-down control module configured to: when the potential of the first pull-down node or the potential of the second pull-down node is a high level, pull the potential of the output level pull-down control terminal to a second low Level
  • the output level pull-up module pulls the output level to a high level when the output level pull-down control terminal outputs the second low level
  • An output level pull-down module configured to pull the output level to a second low level when the output level pull-down control terminal outputs a high level
  • a second row scan signal pull-down control module configured to: when the potential of the first pull-down node or the potential of the second pull-down node is a high level, pull the potential of the pull-down control end of the second row of scan signals to Second low level
  • a second row scan signal pull-up module configured to pull up a potential of the second row scan signal to a high level when the second row scan signal pull-down control terminal outputs a high level
  • a second row scan signal pull-down module configured to pull the potential of the second row scan signal to a second low level when the second row scan signal pull-down control terminal outputs a high level.
  • the pull-up node potential pull-up module includes: a first pull-up node potential pull-up transistor, a gate connected to the first pole and the start signal input terminal, and a second pole connected to the feedback module;
  • a second pull-up node potential pull-up transistor a gate connected to the first control clock input terminal, a first pole connected to the first pole of the first pull-up node potential pull-up transistor, a second pole and the Pull-up node connection;
  • the pull-up node potential pull-down module includes:
  • the first pull-up node potential pulls down the transistor, the gate is connected to the first pull-down node, the first pole is connected to the pull-up node, and the second pole is connected to the feedback module;
  • the second pull-up node potential pulls down the transistor, the gate is connected to the first pull-down node, the first pole is connected to the first pull-up node potential lowering the second pole of the transistor, and the second pole is connected to the first a low level; a third pull-up node potential pull-down transistor, a gate connected to the second pull-down node, a first pole connected to the pull-up node, and a second pole connected to the feedback module;
  • the first pull-down node potential pull-down module includes:
  • a first pull-down transistor a gate connected to the pull-up node, a first pole connected to the first pull-down node, and a second pole connected to the reset signal input end;
  • a second pull-down transistor the gate is connected to the pull-up node, the first pole is connected to the second pole of the first pull-down transistor, and the second pole is connected to the first low level;
  • a third pull-down transistor the gate is connected to the second pull-down node, the first pole is connected to the first pull-down node, and the second pole is connected to the first low level;
  • the second pull-down node potential pull-down module includes:
  • a fourth pull-down transistor the gate is connected to the pull-up node, the first pole is connected to the second pull-down node, and the second pole is connected to the reset signal input end;
  • a fifth pull-down transistor the gate is connected to the pull-up node, the first pole is connected to the second pole of the fourth pull-down transistor, and the second pole is connected to the first low level;
  • a sixth pull-down transistor the gate is connected to the first pull-down node, the first pole is connected to the second pull-down node, and the second pole is connected to the first low level.
  • the carry control module includes: a carry control transistor, the gate is connected to the pull-up node, the first pole is connected to the second control clock input end, and the second end is connected to the carry signal output end;
  • the carry signal pull-down module includes:
  • a first carry signal pull-down transistor a gate connected to the first pull-down node, a first pole and the
  • the cutoff control module includes:
  • a first cut-off control transistor a gate connected to the pull-up node, a first pole connected to the second control clock input terminal, a second pole and the cut-off control signal output
  • the - pole is connected to the output of the cut-off control signal
  • the feedback module includes:
  • the gate is connected to the carry signal output end, the first pole is connected to the second pole of the first pull-up node potential pull-up transistor, and the second pole is connected to the cut-off control signal output end.
  • the first line scan signal pull-down module includes:
  • a first output pull-down transistor a gate connected to the first pull-down node, a first pole connected to the output signal of the first row of scan signals, and a second pole connected to the second low level;
  • a second output pull-down transistor the gate is connected to the second pull-down node, the first pole is connected to the output signal of the first row of scan signals, and the second pole is connected to the second low level;
  • the output level pull-up module includes:
  • the output level pull-up transistor, the gate and the first pole are connected to the high level
  • the output level pull-down control module includes:
  • a first pull-down control transistor the pole is connected to the first pull-down node: - a pole is connected to the output level pull-down control terminal, Level; and,
  • a second pull-down control transistor pole connected to the second pull-down node, the first pole and the input The level pull-down control terminal is connected, and the second pole is connected to the second low level;
  • the output level pull-down module includes:
  • An output level pull-down transistor the gate is connected to the output level pull-down control terminal, the first pole is connected to the output level terminal, and the second pole is connected to the second low level;
  • the second row scan signal pull-up module includes:
  • the gate and the first pole are connected to a high level, and the second pole is connected to the second line of the scan signal output end;
  • the second line scan signal pull-down control module includes:
  • a third pull-down control transistor the gate is connected to the first pull-down node, the first pole is connected to the second-line scan signal pull-down control terminal, and the second pole is connected to the second low level;
  • a fourth pull-down control transistor the gate is connected to the second pull-down node, the first pole is connected to the second row scan signal pull-down control terminal, and the second pole is connected to the second low level;
  • the second line scan signal pull-down module includes:
  • the third output pull-down transistor has a gate connected to the row scan signal pull-down control terminal, a first pole connected to the second row scan signal output terminal, and a second pole connected to the second low level.
  • the first control clock signal and the second control clock signal are complementary.
  • the present invention provides a gate driving method applied to the above gate driving circuit, comprising: in a first stage, a start signal is a low level, a first control clock signal is a low level, and a second control clock signal
  • the second control clock switch pulls the potential of the second pull-down node to a high level
  • the pull-up node potential pulls down the module to pull the pull-up node potential to the first low level
  • the first pull-down node The potential pull-down module pulls the potential of the first pull-down node to a first low level
  • the output level pull-up module controls such that the output level end outputs a high level
  • the first line scan signal pull-down module controls the first line of the scan signal.
  • the output terminal outputs a second low level
  • the second row scan signal pull-up module controls such that the second row scan signal output terminal outputs a high level;
  • the start signal is high
  • the first control clock signal is high
  • the second control clock signal is low
  • the pull-up node potential pull-up module pulls the pull-up node potential to high.
  • the first pull-down node potential pull-down module pulls the first pull-down node potential to the first low level
  • the second pull-down node potential pull-down module pulls the second pull-down node potential to the first low level
  • the first input clock switch, the second input clock switch, and the third input clock switch are turned on, the first input clock signal, the first The two input clock signals and the third input clock signal are at a low level, and the signals outputted at the output level end, the first line of the scan signal output end, and the second line of the scan signal output end are unchanged;
  • the start signal is low, the first control clock signal is low, the second control clock signal is high, the pull-up node potential is maintained high, and the first pull-down node is pulled low.
  • the module pulls the potential of the first pull-down node to a first low level, and the second pull-down node potential pull-down module pulls the potential of the second pull-down node to a first low level, the first input clock switch and the second input clock
  • the switch and the third input clock switch are turned on, the first input clock signal, the second input clock signal and the third input clock signal are at a high level, the first line of the scan signal output terminal outputs a high level, and the output level pull-down control terminal
  • the output level is high, the output level pull-down module controls the output level terminal to output the second low level, the second line scan signal pull-down control terminal outputs the high level, and the second line scan signal pull-down module controls the second line scan signal output The terminal outputs a second low level;
  • the start signal is low
  • the first control clock signal is high
  • the second control clock signal is low
  • the pull-up node potential pull-down module pulls the pull-up node potential to the first Low level
  • the second control clock switch is turned on to pull the potential of the second pull-down node to a high level
  • the first pull-down node potential pull-down module pulls the first pull-down node potential to the first low Level
  • the first input clock switch, the second input clock switch and the third input clock switch are disconnected
  • the first line scan signal pull-down module pulls the potential of the first line scan signal to the second low level
  • the pull-down control module controls such that the output level pull-down control terminal outputs a second low level
  • the output level pull-up module controls such that the output level terminal outputs a high level
  • the second-line scan signal pull-down control module controls such that the second line scan signal is pulled down
  • the control terminal outputs a second low level
  • the present invention also provides an array substrate row driving circuit comprising a plurality of stages of the above gate driving circuit
  • the off control signal output end of each stage of the gate driving circuit is connected to the reset signal input end of the upper stage gate driving circuit
  • the carry signal output of each stage of the gate drive circuit is coupled to the start signal input of the next stage gate drive circuit.
  • n is an integer greater than or equal to 1, and n+1 is less than or equal to the number of stages of the gate driving circuit included in the array substrate row driving circuit.
  • the present invention also provides a display device comprising the above-described gate drive circuit.
  • the display device is an organic light emitting diode OLED display device or low temperature polysilicon
  • Embodiments of the present invention also provide an electronic product including the display device as described above.
  • the gate driving circuit, the method, the array substrate row driving circuit and the display device of the present invention are arranged to control the compensation module to compensate the threshold voltage of the driving transistor and control the row pixel control of the driving module to drive the light emitting element
  • the unit can compensate the pixel threshold voltage and the driving pixel at the same time.
  • the gate driving circuit and the array substrate row driving circuit of the present invention should be integrated into the OLED display panel, which can improve the process integration degree of the OLED display panel and reduce the cost.
  • 1A is a circuit diagram of an embodiment of a row pixel driving module included in the gate driving circuit of the present invention
  • Figure IB is a timing diagram of the operation of the row pixel driving module shown in Figure 1A;
  • FIG. 2 is a block diagram showing the structure of a gate driving circuit according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a gate driving circuit according to an embodiment of the present invention.
  • FIG. 4 is a start signal, a first control clock signal, a second control clock signal, and a first input clock signal input to the 11th stage»pole driving circuit of the column substrate row driving circuit according to the embodiment of the present invention, Inputting a second clock signal of the nth stage gate driving circuit, inputting a third clock signal of the nth stage gate driving circuit, inputting a first input clock signal of the first level gate driving circuit, and inputting the nth stage a waveform diagram of a second clock signal of the pole drive circuit and a third clock signal input to the n-th gate drive circuit;
  • FIG. 5 is a timing chart showing the operation of the array substrate row driving circuit according to the embodiment of the present invention.
  • the cabinet driving circuit of the embodiment of the present invention is connected to a row of pixel units, and the row of pixels
  • the unit includes a row pixel driving module and a light emitting component connected to each other;
  • the row pixel driving module includes a driving transistor, a driving module and a compensation module;
  • the compensation module accesses the first row scanning signal;
  • the driving module accesses the second row Scanning signal and drive level;
  • the gate driving circuit further includes a row pixel control unit, configured to provide the first row scan signal for the compensation module, and provide the second row scan signal and the driving level for the driving module, Controlling the compensation module to compensate a threshold voltage of the driving transistor and controlling the driving module to drive the light emitting element.
  • the gate driving circuit according to the embodiment of the present invention is provided with a row pixel control unit that controls the compensation module to compensate the threshold voltage of the driving transistor and controls the driving module to drive the light emitting element, and provides a gate driving circuit capable of compensating the pixel threshold voltage.
  • the gate driving circuit of the embodiment of the invention is applied to an OLED display panel, which can improve the process integration degree of the OLED display panel and reduce the cost.
  • an embodiment of the row pixel driving module includes a driving transistor T1, a compensation transistor ⁇ 2, a driving control transistor ⁇ 3, a first capacitor C1, and a second capacitor C2;
  • ⁇ 2 is included in the compensation module, and ⁇ 3 is included in the drive control module;
  • the gate of ⁇ 2 is connected to the first row of scanning signal Sl, the second pole of T2 is connected to the data signal DATA, the gate of T3 is connected to the second row of scanning signal S2, and the first pole of T3 is connected to the output level ELVDD;
  • the cathode access level of the OLED is ELVSS.
  • Figure IB is an operational timing diagram of an embodiment of a row pixel drive module as shown in Figure 1A.
  • the row pixel control unit includes a start signal input terminal STV, a first control clock input terminal CLKA, a second control clock input terminal CLKB, a reset signal input terminal RESET, a first input clock terminal CLKIN1 ( ⁇ ), and a second input clock.
  • End CLKIN2 (n) third input clock terminal CLKIN3 ( ⁇ ), carry signal output terminal COUT ( ⁇ ), cutoff control signal output terminal IOFF ( ⁇ ), output level terminal GO-SI ( ⁇ ), output level pull-down control Terminal G - VDD, first line scan signal output terminal GO - SI ( ⁇ ), second line scan signal output terminal GO - S2 ( n) and second line scan signal pull-down control terminal G - S2;
  • the row pixel control unit further includes:
  • Pull-up node potential pull-up module 101 for when the first control clock signal and the start signal are At the level, the potential of the pull-up node Q is pulled up to a high level;
  • the storage capacitor C is connected between the pull-up node Q and the carry signal output terminal COUT(n); the pull-up node potential pull-down module 102 is used for the potential of the first pull-down node QB1 or the second pull-down node When the potential of QB2 is high, the potential of the pull-up node Q is pulled down to the first low level.
  • a first control clock switch 141 configured to turn on a connection between the first control clock input terminal CL A and the first pull-down node QB 1 when the first control clock signal is at a high level
  • a second control clock switch 142 configured to turn on a connection between the second control clock input terminal CLB and the second pull-down node QB2 when the second control clock signal is at a high level
  • the first pull-down node potential pulls down the module 12, and when the potential of the pull-up node Q or the potential of the second pull-down node QB2 is high, the potential of the first pull-down node QB 1 is pulled Low to the first low level VGL1U
  • a second pull-down node potential pull-down module 13 is connected to the reset signal input terminal RESET, when the potential of the pull-up node Q or the potential of the first pull-down node QB 1 is high level, The potential of the second pull-down node QB2 is pulled low to the first low level VGL1;
  • a carry control module 151 configured to: when the potential of the pull-up node Q is a high level, turn on a connection between the carry signal output terminal COUT(n) and the second clock signal input terminal CLKB;
  • the pull-down module 152 is configured to: when the potential of the first pull-down node QB 1 or the potential of the second pull-down node QB2 is high, pull the potential of the carry signal to the first low level VGL1;
  • a cut-off control module 161 configured to: when the potential of the pull-up node Q is at a high level, turn on a connection between the second clock signal input terminal CLKB and the cut-off control signal output terminal IOFF(n) When the potential of the first pull-down node QB 1 or the potential of the second pull-down node QB2 is a high level, the connection between the cut-off control signal output terminal IOFF (n) and the second low-level output terminal is turned on; The second low level output terminal outputs a second low level VGL2;
  • the feedback module 162 is configured to: when the carry signal is high, send the cutoff control signal to the pull-up node potential pull-up module 101 and the pull-up node potential pull-down module 102;
  • a first input clock switch 171 wherein when the potential of the pull-up node Q is at a high level i, turning on the first input clock terminal CLKIN1(n) and the first line scan signal output terminal GO SI (n) the connection between;
  • a second input clock switch 181 when the potential of the pull-up node Q is high, turning on the second input clock terminal CLKIN2(n) and the output level pull-down control terminal GO..ELVDD ( n) the connection between;
  • the third input clock switch 19], ffi is when the potential of the pull-up node Q is high, turning on the third input clock terminal CLKIN3(n) and the second row scan signal pull-down control terminal GO.
  • the first row scan signal pull-down module 172 is configured to lower the potential of the first row scan signal to the second when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high Low level VG2;
  • the output level pull-up module 82 is configured to pull the output level to a high level VUD when the output level pull-down control terminal GO..ELVDD(n) outputs the second low level VGL2;
  • An output level pull-down control module 183 configured to pull the output level down to the control terminal GO__ELVDD(n) when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high The potential is pulled low to the second low level VGL2;
  • the output level pull-down module 184 is configured to pull down the output level to a second low level VGL2 when the output level pull-down control terminal GO_ELVDD(n) outputs a high level;
  • the second row scan signal pull-up module 192 is configured to pull the potential of the second row scan signal to a high level VDD when the second row scan signal pull-down control terminal G-S2 outputs a high level;
  • the second row scan signal pull-down module 194 is configured to: when the second row scan signal pull-down control terminal G_S2 outputs a high level, pull down the potential of the second row scan signal to the first:::::: low power Flat VGL2.
  • the gate driving circuit of this embodiment of the present invention uses two pull-down nodes: a first pull-down node QB1 and a second pull-down node QB2 to pull the output low, the first pull-down node QB1 and the second pull-down node QB2
  • the non-output time is AC and complementary, so the threshold drift can be reduced, and there is no gap in the output pull-down, so stability and reliability can be improved.
  • the pole drive circuit of the embodiment of the present invention adjusts the start signal, A control clock signal, a second control clock signal, a first input clock signal, a second input clock signal, and a third input clock signal can achieve threshold compensation for pixels and drive pixels.
  • the types of transistors employed in all embodiments of the present invention are not limited, that is, the transistors employed in all embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics.
  • the transistor in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain.
  • the transistor can be classified into an N-type transistor or a P-type transistor according to the characteristics of the transistor.
  • the specific implementation of the N-type transistor or the P-type transistor can be easily imagined by those skilled in the art without creative work, and thus is also protected in the embodiment of the present invention. Within the scope.
  • the first pole of the N-type transistor may be the source, the second pole of the N-type transistor may be the drain; the first pole of the P-type transistor may be the drain, the P-type transistor The second pole can be the source.
  • the pull-up node potential pull-up module 101 includes:
  • a first pull-up node potential pull-up transistor T101 a gate connected to the first pole and the start signal input terminal STV, and a second pole connected to the feedback module 162;
  • a second pull-up node potential pull-up transistor Ti02 a gate connected to the first control clock input terminal CLKA, and a first pole connected to the second pole of the first pull-up node potential pull-up transistor T101, the second pole Connected to the pull-up node Q;
  • the pull-up node potential pull-down module 102 includes:
  • the first pull-up node potential pulls down the transistor T201, the gate is connected to the first pull-down node QB1, the first pole is connected to the pull-up node Q, and the second pole is connected to the feedback module 162;
  • the second pull-up node potential pulls down the transistor T202, the gate is connected to the first pull-down node QB1, and the first pole is connected to the first pull-up node potential pull-down transistor T201, and the second pole is connected Into the first low level VGL1;
  • the third pull-up node potential pulls down the transistor T203, the gate is connected to the second pull-down node QB2, the first pole is connected to the pull-up node Q, the second pole is connected to the feedback module 162; and, the fourth The pull-up node potential pulls down the transistor ⁇ 204, the gate is connected to the second pull-down node QB2, and the first pole and the third pull-up node potential are pulled low to connect the second pole of the transistor 203, the second pole Connect to the first low level VGL1;
  • the first pull-down node potential pull-down module 12 includes:
  • a first pull-down transistor T21 a gate connected to the pull-up node Q, a first pole connected to the first pull-down node QB, and a second pole connected to the reset signal input terminal RESET;
  • a second pull-down transistor T22 the gate is connected to the pull-up node Q, the first pole is connected to the second pole of the first pull-down transistor T21, and the second pole is connected to the first low level VGL1;
  • a third pull-down transistor ⁇ 23 a gate connected to the second pull-down node QB2, a first pole connected to the first pull-down node QB1, and a second pole connected to the first low level VGU
  • the second pull-down node potential pull-down module 13 includes:
  • a fourth pull-down transistor T31 a gate connected to the pull-up node Q, a first pole connected to the second pull-down node QB2, and a second pole connected to the reset signal input terminal RESET;
  • a fifth pull-down transistor T32 the gate is connected to the pull-up node Q, the first pole is connected to the second pole of the fourth pull-down transistor T31, and the second pole is connected to the first low level VGL1;
  • the sixth pull-down transistor T33 has a gate connected to the first pull-down node QB1, a first pole connected to the second pull-down node QB2, and a second pole connected to the first low level VGL1.
  • the carry control module 151 includes: a carry control transistor T51, and a gate connected to the pull-up node Q, the first pole and the first:::::: The control clock input terminal CLKB is connected, and the second terminal is connected to the carry signal output terminal COUT(n); the carry signal pull-down module 152 includes:
  • a second carry signal pull-down transistor T522 a gate connected to the second pull-down node QB2, a first pole connected to the carry signal output terminal COUT(n), and a second pole connected to the first low level VGL1;
  • the cutoff control module 161 includes:
  • a first cut-off control transistor T611 a gate connected to the pull-up node Q, a first pole connected to the second control clock input terminal CLKB, and a second pole connected to the cut-off control signal output terminal I0FF( n );
  • a second cut-off control transistor T612 the gate is connected to the first pull-down node QB1, first The pole is connected to the cutoff control signal output terminal IOFF I), and the second pole is connected to the first low level and
  • the feedback module 162 Includes:
  • a feedback transistor T62 a gate connected to the carry signal output terminal COUT(n), a first pole connected to the second pole of the first pull-up node potential pull-up transistor T101, and a second pole and the cutoff control signal The output lOFF(n) is connected.
  • the first input clock switch 171 includes a first input transistor 171; the first input transistor T71 has a gate connected to the pull-up node Q, and a first pole connected to CLKIN1 (n). The second pole is connected to G0...S1 ( ⁇ );
  • the first line scan signal pull-down module ⁇ 2 includes:
  • a second output pull-down transistor 722 a gate connected to the second pull-down node QB2, a first pole connected to the first row scan signal output terminal GO-SI(n), and a second pole connected to the ::::: : low level VGL2;
  • the second input clock switch 181 includes a second input transistor T81;
  • the second input transistor T81 has a gate connected to the pull-up node Q, a first pole connected to CLKIN2 (n), and a second pole connected to G-VDD;
  • the output level pull-up module 182 includes:
  • the output level pull-up transistor T82 has a gate and a first pole connected to a high level VDD, and a second pole is connected to the output level terminal GO_ELVDD (11);
  • the output level pull-down control module 183 includes:
  • the first pull-down control transistor T831, the gate is connected to the first pull-down node QB1, the first pole is connected to the output level pull-down control terminal G-VDD, and the second pole is connected to the second low level VGL2; as well as,
  • the output level pull-down module 184 includes:
  • An output level pull-down transistor T84 a gate connected to the output level pull-down control terminal G...VDD, a first pole connected to the output level terminal GO...ELVDD( ⁇ ), and a second pole connected to Two low level VGL2;
  • the third input clock switch 191 includes a third input transistor T91;
  • the third input transistor ⁇ 91 has a gate connected to the pull-up node Q, a first pole connected to CLKIN3(n), and a second pole connected to G....S2;
  • the second row of scan signal pull-up modules 192 includes:
  • the row scan pull-up transistor ⁇ 92, the gate and the first pole are connected to the high level VDD, and the second pole is connected to the second line scan signal output terminal GO...S2 (11);
  • the second line scan signal pull-down control module 193 includes:
  • a third pull-down control transistor T931 a gate connected to the first pull-down node QB1, a first pole connected to the second row scan signal pull-down control terminal G-S2, and a second pole connected to the second low-level VGL2 ; as well as,
  • the fourth pull-down control transistor ⁇ 932 the gate is connected to the second pull-down node QB2, the first pole is connected to the second row scan signal pull-down control terminal G-S2, and the second pole is connected to the second low-level VGL2;
  • the second line scan signal pull-down module 194 includes:
  • a third output pull-down transistor ⁇ 94 a gate connected to the row scan signal pull-down control terminal G-S2, a first pole connected to the second row scan signal output terminal GO-SI(n), and a second pole connected to the second pole Two low level VGL2.
  • the first control clock signal and the second control clock signal are complementary.
  • the first control clock switch 141 includes:
  • the first control transistor T41 has a gate and a first pole connected to CLKA, a second pole connected to QB1, and a second control clock switch 142 comprising:
  • the second control transistor T42 has a gate and a first pole connected to CLKB, a second pole connected to QB2, and a storage capacitor C connected between ( ⁇ COUT ( ⁇ ).
  • T10i, T102, ⁇ 42, ⁇ 20 ⁇ 202, ⁇ 203, ⁇ 204, T33, T23 are P-type transistors, T21, ⁇ 22, ⁇ 31, ⁇ 32, ⁇ 41, ⁇ 51, ⁇ 52 ⁇ 522, T6 ⁇ 1, ⁇ 612, ⁇ 6 ⁇ 3, ⁇ 62 ⁇ 71, T721, ⁇ 722, ⁇ 81, ⁇ 82, ⁇ 83 ⁇ 832, ⁇ 84, ⁇ 91 ⁇ 92, ⁇ 931, ⁇ 932, and ⁇ 94 are ⁇ -type transistors.
  • the types of transistors can also be changed, and only the same on-and-off control effects can be achieved.
  • the first control clock signal and the second control clock signal complement each other.
  • the present invention also provides a gate driving method for the above-described »pole driving circuit, the cabinet driving method comprising the following steps:
  • the start signal is low
  • the first control clock signal is low
  • the second control clock signal is high
  • the second control clock switch pulls up the potential of the second pull-down node to high Ping
  • the pull-up node potential pull-down module pulls the pull-up node potential low to the first low level
  • the first pull-down node potential pull-down module pulls the first pull-down node potential to the first low level
  • the flat pull-up module control causes the output level terminal to output a high level
  • the first row scan signal pull-down module controls such that the first row scan signal output terminal outputs the second low level
  • the second row scan signal pull-up module controls the second row
  • the output of the scan signal output is high;
  • the start signal is high
  • the first control clock signal is high
  • the second control clock signal is low
  • the pull-up node potential pull-up module pulls the pull-up node potential to high.
  • the first pull-down node potential pull-down module pulls the first pull-down node potential to the first low level
  • the second pull-down node potential pull-down module pulls the second pull-down node potential to the first low level
  • the first input clock switch, the second input clock switch, and the third input clock switch are turned on—the first input clock signal, the second input clock signal, and the third input clock signal are low, the output level terminal, the first row
  • the signals outputted by the scan signal output end and the second line scan signal output end are unchanged;
  • the start signal is low, the first control clock signal is low, the second control clock signal is high, the pull-up node potential is maintained high, and the first pull-down node is pulled low.
  • the module pulls the potential of the first pull-down node to a first low level, and the second pull-down node potential pull-down module pulls the potential of the second pull-down node to a first low level, the first input clock switch and the second input clock
  • the switch and the third input clock switch are turned on, the first input clock signal, the second input clock signal and the third input clock signal are at a high level, the first line of the scan signal output terminal outputs a high level, and the output level pull-down control terminal Output high level
  • the output level pull-down module controls the output level terminal to output the second low level
  • the second line scan signal pull-down control terminal outputs a high level
  • the second line scan signal pull-down module controls such that the second line scan signal output end outputs a second low level;
  • the start signal is low
  • the first control clock signal is high
  • the second control clock signal is low
  • the pull-up node potential pull-down module pulls the pull-up node potential to the first Low level
  • the second control clock switch is turned on to pull the potential of the second pull-down node to a high level
  • the first pull-down node potential pull-down module pulls the first pull-down node potential to the first low Level
  • the first input clock switch, the second input clock switch and the third input clock switch are disconnected
  • the first line scan signal pull-down module pulls the potential of the first line scan signal to the second low level
  • the pull-down control module controls such that the output level pull-down control terminal outputs a second low level
  • the output level pull-up module controls such that the output level terminal outputs a high level
  • the second-line scan signal pull-down control module controls such that the second line scan signal is pulled down
  • the control terminal outputs a second low level
  • the array substrate row driving circuit of the embodiment of the present invention includes a plurality of the above-mentioned gate driving circuits
  • the off control signal output end of each stage of the gate driving circuit is connected to the reset signal input end of the upper stage gate driving circuit
  • the carry signal output of each stage of the gate drive circuit is coupled to the start signal input of the next stage gate drive circuit.
  • the signal output by CLKINi ( n ) is complementary to the signal output by CLKINi ( n-fl ), and the signal output by CLKIN2 (n) is complementary to the signal output by CLKIN2 (n+1 ), CLKIN3 (n) output
  • the signal is complementary to the signal output by CLKIN3 ( ⁇ - ⁇ );
  • n-fl is less than or equal to the number of stages of the gate driving circuit included in the array substrate row driving circuit.
  • the start signal is low
  • the first control i ⁇ signal is low
  • the second control i ⁇ signal is high
  • the second control clock switch 142 is to be the second pull down node QB2 Potential
  • the pull-up is high
  • the pull-up node potential pull-down module] 02 pulls the pull-up node Q potential low to the first low level
  • the first pull-down node potential pull-down module 12 sets the first pull-down node QB 1 potential Pulling down to the first low level VGL1
  • the output level pull-up module 82 controls the output level terminal GOJELVDD(n) to output a high level
  • the first line scan signal pull-down module 172 controls the first line of the scan signal output terminal G0. .. S 1 ( n) output second low level VGL2
  • the second line scan signal pull-up module 192 controls such that the second line scan signal output terminal G0.. S2 (n) outputs a high level VDD;
  • the start signal is high level
  • the first control clock signal is high level
  • the second control clock signal is low level
  • the pull-up node potential pull-up module 10 pulls up the pull-up node Q potential
  • the first pull-down node potential pull-down module 12 pulls the potential of the first pull-down node QB 1 to the first low level VGL1
  • the second pull-down node potential pull-down module 13 sets the second pull-down node QB2
  • the potential is pulled low to the first low level VGL1, the first input clock switch CLKIN1 ( ⁇ ), the second input clock switch CLKIN2 (n) and the third input clock switch CLKIN3 (n) are turned on, the first input clock signal, the first The two input clock signals and the third input clock signal are low, and the output level terminal GO_ELVDD
  • the start signal is low, the first control clock signal is low, the second control clock signal is high, the pull-up node Q potential is maintained at a high level, and the first pull-down node potential
  • the pull-down module 12 pulls the potential of the first pull-down node QB 1 to the first low level VGL1, and the second pull-down node potential pull-down module 13 pulls the potential of the second pull-down node QB2 to the first low level VGL1,
  • the first input clock switch CLKINi ( ⁇ ), the second input clock switch CLKIN2 (n), and the third input clock switch CLKIN3 (n) are turned on, and the first input clock signal, the second input clock signal, and the third input clock signal are High level, the first line of the scan signal output terminal GO-SI (n) outputs a high level, the output level pull-down control terminal G-VDD outputs a high level, and the output level pull-down module 184 controls the output level terminal GO-ELVDD (n) outputting the second low
  • the start signal is low
  • the first control clock signal is high level
  • the second control clock signal is low level
  • the pull-up node potential pull-down module 102 pulls up the pull-up node Q potential Is the first low level VGL1
  • the second control clock switch CLKB is turned on to thereby the second pulldown section
  • the potential of the point QB2 is pulled up to a high level
  • the first pull-down node potential pulls down the module] 2 pulls the potential of the first pull-down node QB1 to the first low level VGL1, the first input clock switch CLKIN1 (n)
  • the second input clock switch CLK1N2 (11) and the third input clock switch CLKIN3 (n) are disconnected, and the first row scan signal pull-down module 172 pulls the potential of the first row scan signal to the second low level VGL2, and outputs the power.
  • the flat pull-down control module 183 controls such that the output level pull-down control terminal G....VDD outputs the second low level VGL2, and the output level pull-up module 182 controls such that the output level terminal outputs a high level VDD, the second line of the scan signal
  • the pull-down control module 193 controls the second row scan signal pull-down control terminal G...S2 to output the second low level VGL2, and the second row scan signal pull-up module 192 pulls the potential of the second row scan signal to the high level. VDD.
  • the working sequences of the fifth stage P5, the sixth stage P6, the seventh stage P7, and the eighth stage P8 are respectively associated with the fifth stage P1, the sixth stage P2, the seventh stage P3, and the eighth stage P4.
  • the working sequence is the same.
  • GO_SI (n+l), GO_S2 (n+l), and GO-ELVDD (n+l) are respectively labeled as the first row of the (n+l)th stage gate driving circuit.
  • the gate driving circuit according to the embodiment of the invention can be applied to an OLED (Orgaiiic)
  • Light- Emitting Diode with: light-emitting diode) display device and P LTPS (Low Temperature
  • the present invention also provides a display device comprising the above-described gate drive circuit.
  • the display device may be an OLED display device or an LTPS display device.
  • the present invention also provides an electronic product comprising the display device as described above.
  • the structure and working principle of the display device included in the electronic product are the same as those in the above embodiment, and will not be described herein.
  • the structure of other parts of the electronic product can refer to the prior art, and will not be described in detail herein.
  • the electronic product can be: a product or component having any display function, such as household appliances, communication equipment, engineering equipment, and electronic entertainment products.

Abstract

一种栅极驱动电路、栅极驱动方法、阵列基板行驱动电路、显示装置和电子产品。该栅极驱动电路与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件。该行像素驱动模块包括驱动晶体管（T1）、驱动模块和补偿模块，该补偿模块接入第一行扫描信号（S1），该驱动模块接入第二行扫描信号（S2）和驱动电平（ELVDD）。该栅极驱动电路还包括行像素控制单元，其用于为补偿模块提供该第一行扫描信号（S1），为驱动模块提供该第二行扫描信号（S2）和该驱动电平（ELVDD），以控制该补偿模块补偿该驱动晶体管（T1）的阈值电压并控制驱动模块驱动该发光元件。该栅极驱动电路可以同时补偿像素阈值电压和驱动像素，提高集成度。

Description

栅极驱动电路、 方法、 阵列基板行驱动电路、 显示装置和电子产品
本申请主张在 2013 年 12 月 24 日在中国提交的中国专利申请号 No. 201310722407.0的优先权， 其全部内容通过引用包含于此。
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板行驱动电路、 显示装置和电子/5
现有技术中没有提供能够为 OLED (有机发光二极管， Organic Light Emitting Diode)显示面板像素提供 Vth (阈值电压）补偿的 GOA (Gate on array, 阵列基板行驱动 （其具体是指： 直接将 »极驱动电路制作在阵列基 板上）） 电路， 而仅提供了以单纯具有 Vth补偿功能的像素设计或单脉祌的 GOA电路。
由于 OLED像素设计多采用电流控制型， 因此整个 OLED显示面板内的 Vth不均一和长期工作后产生的 Vth Shift (漂移） 会降低 OLED显示面板显 示的均匀性。 为了提高 OLED显示面板的工艺集成度， 同时降低成本， 采用 集成 *极驱动技术是未来的发展趋势。 但是 OLED的 Vtb补偿像素设计需要 外围驱动电路与之相配合， 因此对 GOA提出了更高的要求。
本发明的主要目的在于提供一种栅极驱动电路、 方法、 阵列基板行驱动 电路、 显示装置和电子产品， 以同时补偿像素阈值电压和驱动像素， 提高集 成度。
为了达到上述目的， 本发明提供了一种栅极驱动电路， 与一行像素单元 连接， 所述行像素单元包括相互连接的行像素驱动模块和发光元件； 所述行 像素驱动模块包括驱动晶体管、 驱动模块和补偿模块； 所述补偿模块接入第 一行扫描信号； 所述驱动模块接入第二行扫描信号和驱动电平； 所述栅极驱动电路还包括行像素控制单元， 其用于为所述补偿模块提供 所述第一行扫描信号， 为所述驱动模块提供所述第二行扫描信号和所述驱动 电平， 以控制所述补偿模块补偿所述驱动晶体管的阈值电压并控制所述驱动 模块驱动所述发光元件。
实施时， 所述行像素控制单元包括起始信号输入端、 第一控制时钟输入 端、 第二控制时钟输入端、 复位信号输入端、 第一输入时钟端、 第二输入时 钟端、 第三输入时钟端、 进位信号输出端、 切断控制信号输出端、 输出电平 端、 输出电平下拉控制端、 第一行扫描信号输出端、 第二行扫描信号输出端 和第二行扫描信号下拉控制端；
所述行像素控制单元还包括：
上拉节点电位拉升模块， 用于当第一控制时钟信号和起始信号为高电平 时， 将上拉节点的电位拉升为高电平；
存储电容， 连接于所述上拉节点和所述进位信号输出端之间；
上拉节点电位拉低模块， 用于当第一下拉节点的电位或第二下拉节点的 电位为高电平时， 将上拉节点的电位拉低为第一低电平；
第一控制时钟开关， 用于在第一控制时钟信号为高电平时导通所述第一 控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关， 用于在第二控制时钟信号为高电平时导通所述第二 控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块， ）¾于当所述上拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述第一下拉节点的电位拉低为第一低电平； 第二下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 上拉节点的电位或所述第一下拉节点的电位为高电平时， 将所述第二下拉节 点的电位拉低为第一低电平；
进位控制模块， 用于当所述上拉节点的电位为高电平时， 导通所述进位 信号输出端与所述第二时钟信号输入端之间的连接；
进位信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下拉节 点的电位为高电平时， 将进位信号的电位拉低为第一低电平； 切断控制模块， 用于当所述上拉节点的电位为高电平时， 导通所述第二 时钟信号输入端与所述切断控制信号输出端之间的连接， 当所述第一下拉节 点的电位或第二下拉节点的电位为高电平时， 导通所述切断控制信号输出端 与第二低电平输出端之间的连接；
反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送至上 拉节点电位拉升模块和所述上拉节点电位拉低模块；
第一输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第一输入时钟端与所述第一行扫描信号输出端之间的连接；
第二输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第二输入时钟端与所述输出电平下拉控制端之间的连接；
第三输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第三输入时钟端与所述第二行扫描信号下拉控制端之间的连接；
第一行扫描信号下拉模块， 用于当所述第一下拉节点的电位或所述第二 下拉节点的电位为高电平时， 将第一行扫描信号的电位拉低为第二低电平； 输出电平下拉控制模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述输出电平下拉控制端的电位拉低为第二低 电平；
输出电平上拉模块， 于当所述输出电平下拉控制端输出第二低电平时， 将输出电平上拉为高电平；
输出电平下拉模块， 用于当所述输出电平下拉控制端输出高电平时， 将 所述输出电平下拉为第二低电平；
第二行扫描信号下拉控制模块， 用于当所述第一下拉节点的电位或所述 第二下拉节点的电位为高电平时， 将所述第二行扫描信号下拉控制端的电位 拉低为第二低电平；
第二行扫描信号上拉模块， 用于当所述第二行扫描信号下拉控制端输出 高电平时， 将所述第二行扫描信号的电位上拉为高电平；
第二行扫描信号下拉模块， 用于当所述第二行扫描信号下拉控制端输出 高电平时， 将所述第二行扫描信号的电位下拉为第二低电平。
实施时， 所述上拉节点电位拉升模块包括： 第一上拉节点电位拉升晶体管， 栅极与第一极和所述起始信号输入端连 接， 第二极与所述反馈模块连接； 以及，
第二上拉节点电位拉升晶体管， 栅极与所述第一控制时钟输入端连接， 第一极与所述第一上拉节点电位拉升晶体管的第二极连接， 第二极与所述上 拉节点连接；
所述上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管， 栅极与所述第一下拉节点连接， 第一极 与所述上拉节点连接， 第二极与所述反馈模块连接；
第二上拉节点电位拉低晶体管， 栅极与所述第一下拉节点连接， 第一极 与所述第一上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平; 第三上拉节点电位拉低晶体管， 栅极与所述第二下拉节点连接， 第一极 与所述上拉节点连接， 第二极与所述反馈模块连接； 以及，
第四上拉节点电位拉低晶体管， 栅极与所述第二下拉节点连接， 第一极 与所述第三上拉节点电位拉低晶体管的第二极连接，第二极接入第一低电平; 所述第一下拉节点电位拉低模块包括：
第一下拉晶体管， 栅极与所述上拉节点连接， 第一极与所述第一下拉节 点连接， 第二极与所述复位信号输入端连接；
第二下拉晶体管， 栅极与所述上拉节点连接， 第一极与所述第一下拉晶 体管的第二极连接， 第二极接入第一低电平； 以及，
第三下拉晶体管， 栅极与所述第二下拉节点连接， 第一极与所述第一下 拉节点连接， 第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管， 栅极与所述上拉节点连接， 第一极与所述第二下拉节 点连接， 第二极与所述复位信号输入端连接；
第五下拉晶体管， 栅极与所述上拉节点连接， 第一极与所述第四下拉晶 体管的第二极连接， 第二极接入第一低电平； 以及，
第六下拉晶体管， 栅极与所述第一下拉节点连接， 第一极与所述第二下 拉节点连接， 第二极接入第一低电平。
实施时， 所述进位控制模块包括： 进位控制晶体管， 栅极与所述上拉节点连接， 第一极与所述第二控制时 钟输入端连接， 第二端与所述进位信号输出端连接；
所述进位信号下拉模块包括：
第一进位信号下拉晶体管， 栅极与所述第一下拉节点连接， 第一极与所 述
Figure imgf000007_0001
述进位信号输出
Figure imgf000007_0002
电平
所述切断控制模块包括：
第一切断控制晶体管， 栅极与所述上拉节点连接， 第一极与所述第二控 制时钟输入端连接， 第二极与所述切断控制信号输出
Figure imgf000007_0003
第二切断控制晶' 拉节点连接， -极与所述切 断控制信号输出端连接，
Figure imgf000007_0004
平； 以及，
第三切断控制晶体管， -极与所述切 断控制信号输出端连接， ，
所述反馈模块包括：
反馈晶体管， 栅极与所述进位信号输出端连接， 第一极与所述第一上拉 节点电位拉升晶体管的第二极连接，第二极与所述切断控制信号输出端连接。
实施时， 所述第一行扫描信号下拉模块包括；
第一输出下拉晶体管， 栅极与所述第一下拉节点连接， 第一极与所述第 一行扫描信号输出端连接， 第二极接入第二低电平； 以及，
第二输出下拉晶体管， 栅极与所述第二下拉节点连接， 第一极与所述第 一行扫描信号输出端连接， 第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管， 栅极和第一极接入高电平， 第：
平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管， 極极与所述第一下拉节点连接： -极与所述输 出电平下拉控制端连接，
Figure imgf000007_0005
电平； 以及，
第二下拉控制晶体管 極极与所述第二下拉节点连接， 第一极与所述输 出电平下拉控制端连接， 第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管， 栅极与所述输出电平下拉控制端连接， 第一极与 所述输出电平端连接， 第二极接入第二低电平；
所述第二行扫描信号上拉模块包括：
行扫描上拉晶体管， 栅极和第一极接入高电平， 第二极与所述第二行扫 描信号输出端连接；
所述第二行扫描信号下拉控制模块包括：
第三下拉控制晶体管， 栅极与所述第一下拉节点连接， 第一极与所述第 二行扫描信号下拉控制端连接， 第二极接入第二低电平； 以及，
第四下拉控制晶体管， 栅极与所述第二下拉节点连接， 第一极与所述第 二行扫描信号下拉控制端连接， 第二极接入第二低电平；
所述第二行扫描信号下拉模块包括：
第三输出下拉晶体管， 栅极与所述行扫描信号下拉控制端连接， 第一极 与所述第二行扫描信号输出端连接， 第二极接入第二低电平。
实施时， 第一控制时钟信号和第二控制时钟信号互补。
本发明提供了一种栅极驱动方法， 应用于上述的栅极驱动电路， 包括： 在第一阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 第二控制时钟开关将第二下拉节点的电位上拉为高电 平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低电平， 第一下拉节 点电位拉低模块将第一下拉节点电位拉低为第一低电平， 输出电平上拉模块 控制使得输出电平端输出高电平， 第一行扫描信号下拉模块控制使得第一行 扫描信号输出端输出第二低电平， 第二行扫描信号上拉模块控制使得第二行 扫描信号输出端输出高电平；
在第二阶段， 起始信号为高电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第二下 拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平， 第一输入时钟 开关、 第二输入时钟开关和第三输入时钟开关导通， 第一输入时钟信号、 第 二输入时钟信号和第三输入时钟信号为低电平， 输出电平端、 第一行扫描信 号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 上拉节点电位维持高电平， 第一下拉节点电位拉低模 块将第一下拉节点电位拉低为第一低电平， 第二下拉节点电位拉低模块将第 二下拉节点电位拉低为第一低电平， 第一输入时钟开关、 第二输入时钟开关 和第三输入时钟开关导通， 第一输入时钟信号、 第二输入时钟信号和第三输 入时钟信号为高电平， 第一行扫描信号输出端输出高电平， 输出电平下拉控 制端输出高电平， 输出电平下拉模块控制使得输出电平端输出第二低电平， 第二行扫描信号下拉控制端输出高电平， 第二行扫描信号下拉模块控制使得 第二行扫描信号输出端输出第二低电平；
在第四阶段， 起始信号为低电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低 电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第一输 入时钟开关、 第二输入时钟开关和第三输入时钟开关断开， 第一行扫描信号 下拉模块将第一行扫描信号的电位拉低为第二低电平， 输出电平下拉控制模 块控制使得输出电平下拉控制端输出第二低电平， 输出电平上拉模块控制使 得输出电平端输出高电平， 第二行扫描信号下拉控制模块控制使得第二行扫 描信号下拉控制端输出第二低电平， 第二行扫描信号上拉模块将第二行扫描 信号的电位拉升为高电平。
本发明还提供了一种阵列基板行驱动电路， 包括多级上述的栅极驱动电 路；
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的起始信号输入端连接。
实施时， 输入第 11+1级栅极驱动电路的第一输入 i吋钟信号、 第二输入时 钟信号和第三时钟信号与输入第 11级極极驱动电路的第一输入时钟信号、 第 二输入时钟信号、 第三输入时钟信号互补。
n是大于或等于 1的整数， n+1小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
本发明还提供了一种显示装置， 包括上述的栅极驱动电路。
实施时， 所述显示装置为有机发光二极管 OLED显示装置或低温多晶硅
LTPS显示装置。
本发明实施例还提供了一种电子产品， 包括如上所述的显示装置。
与现有技术相比， 本发明所述的栅极驱动电路、 方法、 阵列基板行驱动 电路和显示装置， 设置将控制补偿模块补偿驱动晶体管的阈值电压并控制驱 动模块驱动发光元件的行像素控制单元， 能同时补偿像素阈值电压和驱动像 素； 本发明所述的栅极驱动电路和阵列基板行驱动电路应^于 OLED显示面 板中， 可以提高 OLED显示面板的工艺集成度， 降低成本。
图 1A 是本发明所述的栅极驱动电路包括的行像素驱动模块的一实施例 的电路图；
图 IB是如图 1A所示的行像素驱动模块的工作时序图；
图 2是是本发明实施例所述的栅极驱动电路的结构框图；
图 3是本发明实施例所述的栅极驱动电路的电路图；
图 4是本发明实施例所述的 列基板行驱动电路在工作时的起始信号、 第一控制时钟信号、 第二控制时钟信号、 输入第 11级 »极驱动电路的第一输 入时钟信号、 输入第 n级栅极驱动电路的第二时钟信号、 输入第 n级栅极驱 动电路的第三时钟信号、 输入第 ιι· 级栅极驱动电路的第一输入时钟信号、 输入第 η· 级欐极驱动电路的第二时钟信号、 输入第 η- Η级栅极驱动电路的 第三时钟信号的波形图；
图 5是本发明实施例所述的阵列基板行驱动电路的工作时序图。
本发明实施例所述的櫥极驱动电路， 与一行像素单元连接， 所述行像素 单元包括相互连接的行像素驱动模块和发光元件； 所述行像素驱动模块包括 驱动晶体管、 驱动模块和补偿模块； 所述补偿模块接入第一行扫描信号； 所 述驱动模块接入第二行扫描信号和驱动电平；
所述栅极驱动电路还包括行像素控制单元， 其用于为所述补偿模块提供 所述第一行扫描信号， 为所述驱动模块提供所述第二行扫描信号和所述驱动 电平， 以控制所述补偿模块补偿所述驱动晶体管的阈值电压并控制所述驱动 模块驱动所述发光元件。
本发明实施例所述的栅极驱动电路， 设置将控制补偿模块补偿驱动晶体 管的阈值电压并控制驱动模块驱动发光元件的行像素控制单元， 提供了能补 偿像素阈值电压的栅极驱动电路。
本发明实施例所述的栅极驱动电路， 应用于 OLED显示面板中， 可以提 高 OLED显示面板的工艺集成度， 降低成本。
如图 1A所示， 所述行像素驱动模块的一实施例包括驱动晶体管 Tl、 补 偿晶体管 Τ2、 驱动控制晶体管 Τ3、 第一电容 C1和第二电容 C2;
Τ2包括于补偿模块， Τ3包括于驱动控制模块；
Τ2的栅极接入第一行扫描信号 Sl， T2的第二极接入数据信号 DATA, T3的栅极接入第二行扫描信号 S2， T3的第一极接入输出电平 ELVDD;
有机发光二极管 OLED的阴极接入电平 ELVSS。
图 IB是如图 1A所示的行像素驱动模块的实施例的工作时序图。
如图 2所示， 在本发明实施例所述的栅极驱动电路中：
所述行像素控制单元包括起始信号输入端 STV、 第一控制时钟输入端 CLKA、 第二控制时钟输入端 CLKB、 复位信号输入端 RESET、 第一输入时 钟端 CLKIN1 (ιι)、 第二输入时钟端 CLKIN2 (n)、 第三输入时钟端 CLKIN3 (η)、 进位信号输出端 COUT (η)、 切断控制信号输出端 IOFF (η)、 输出电 平端 GO— SI (ιι)、 输出电平下拉控制端 G— VDD、 第一行扫描信号输出端 GO— SI ( η)、 第二行扫描信号输出端 GO— S2 ( n) 和第二行扫描信号下拉控 制端 G— S2;
所述行像素控制单元还包括：
上拉节点电位拉升模块 101， 用于当第一控制时钟信号和起始信号为髙 电平时， 将上拉节点 Q的电位拉升为高电平；
存储电容 C ,连接于上拉节点 Q和所述进位信号输出端 COUT( n)之间； 上拉节点电位拉低模块 102， 用于当第一下拉节点 QB 1的电位或第二下 拉节点 QB2的电位为高电平时，将所述上拉节点 Q的电位拉低为第一低电平
VGL1 ;
第一控制时钟开关 141， 用于在第一控制时钟信号为高电平时导通所述 第一控制时钟输入端 CL A与第一下拉节点 QB 1的连接；
第二控制时钟开关 142， 用于在第二控制时钟信号为高电平时导通所述 第二控制时钟输入端 CL B与所述第二下拉节点 QB2的连接；
第一下拉节点电位拉低模块 12， ^于当所述上拉节点 Q的电位或所述第 二下拉节点 QB2的电位为高电平时， 将所述第一下拉节点 QB 1 的电位拉低 为第一低电平 VGL1U
第二下拉节点电位拉低模块 13， 与所述复位信号输入端 RESET连接， 于当所述上拉节点 Q的电位或所述第一下拉节点 QB 1的电位为高电平时， 将所述第二下拉节点 QB2的电位拉低为第一低电平 VGL1 ;
进位控制模块 151， 用于当所述上拉节点 Q的电位为高电平时， 导通所 述进位信号输出端 COUT( n )与所述第二时钟信号输入端 CLKB之间的连接; 进位信号下拉模块 152， 用于当所述第一下拉节点 QB 1的电位或所述第 二下拉节点 QB2 的电位为高电平时， 将进位信号的电位拉低为第一低电平 VGL1；
切断控制模块 161 , 用于当所述上拉节点 Q的电位为高电平时， 导通所 述第二时钟信号输入端 CLKB与所述切断控制信号输出端 IOFF ( n ) 之间的 连接， 当所述第一下拉节点 QB 1 的电位或第二下拉节点 QB2的电位为高电 平时， 导通所述切断控制信号输出端 IOFF ( n) 与第二低电平输出端之间的 连接； 所述第二低电平输出端输出第二低电平 VGL2 ;
反馈模块 162， 用于当所述进位信号为高电平时， 将切断控制信号传送 至上拉节点电位拉升模块 101和所述上拉节点电位拉低模块 102 ;
第一输入时钟开关 171， ]¾于当所述上拉节点 Q的电位为高电平 i吋， 导 通所述第一输入时钟端 CLKIN1 (n) 与所述第一行扫描信号输出端 GO S I (n) 之间的连接；
第二输入时钟开关 181， ^于当所述上拉节点 Q的电位为高电平时， 导 通所述第二输入时钟端 CLKIN2 ( n )与所述输出电平下拉控制端 GO ..ELVDD (n) 之间的连接；
第三输入时钟开关 19】， ffi于当所述上拉节点 Q的电位为高电平时， 导 通所述第三输入时钟端 CLKIN3 ( n ) 与所述第二行扫描信号下拉控制端 GO...S2 (n) 之间的连接；
第一行扫描信号下拉模块 172， 用于当所述第一下拉节点 QB1的电位或 所述第二下拉节点 QB2的电位为高电平时， 将第一行扫描信号的电位拉低为 第二低电平 VG2;
输出电平上拉模块】 82，用于当所述输出电平下拉控制端 GO ..ELVDD( n ) 输出第二低电平 VGL2时， 将输出电平上拉为高电平 VUD;
输出电平下拉控制模块 183， 用于当所述第一下拉节点 QB1的电位或所 述第二下拉节点 QB2 的电位为高电平时， 将所述输出电平下拉控制端 GO__ELVDD (n) 的电位拉低为第二低电平 VGL2;
输出电平下拉模块 184，用于当所述输出电平下拉控制端 GO— ELVDD(n) 输出高电平时， 将所述输出电平下拉为第二低电平 VGL2;
第二行扫描信号上拉模块 192， 用于当所述第二行扫描信号下拉控制端 G—S2输出高电平时， 将所述第二行扫描信号的电位上拉为高电平 VDD;
第二行扫描信号下拉控制模块 193， ）¾于当所述第一下拉节点 QB1的电 位或所述第二下拉节点 QB2的电位为高电平时， 将所述第二行扫描信号下拉 控制端 G— S2的电位拉低为第二低电平 VGL2;
第二行扫描信号下拉模块 194， 用于当所述第二行扫描信号下拉控制端 G—S2输出高电平时，将所述第二行扫描信号的电位下拉为第::：::低电平 VGL2。
本发明该实施例所述的栅极驱动电路采用两个下拉节点： 第一下拉节点 QB1和第二下拉节点 QB2, 以将输出拉低，第一下拉节点 QB1和第二下拉节 点 QB2在非输出时间均为交流且互补， 因此可以减少阈值漂移， 且对输出拉 低不存在间隙， 因此可提髙稳定性和信赖性。
本发明该实施例所述的極极驱动电路在工作时， 通过调整起始信号、 第 一控制时钟信号、 第二控制时钟信号、 第一输入时钟信号、 第二输入时钟信 号和第三输入时钟信号， 即可实现对像素的阈值补偿并驱动像素。
在此， 并不对本发明所有实施例中采^的晶体管的类型进行限制， 即， 本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特 性相同的器件。 在本发明实施例中， 为区分晶体管除栅极之外的两极， 将其 中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以将晶 体管分为 N型晶体管或 P型晶体管。 在本发明实施例提供的驱动电路中， 具 体釆^ N型晶体管或 P型晶体管实现时是本领域技术人员可在没有做出创造 性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范围内的。
在本发明实施例提供的驱动电路中， N型晶体管的第一极可以是源极， N 型晶体管的第二极可以是漏极； P型晶体管的第一极可以是漏极， P型晶体管 的第二极可以是源极。
具体的， 如图 3所示， 在本发明实施例所述的栅极驱动电路中，
所述上拉节点电位拉升模块 101包括：
第一上拉节点电位拉升晶体管 T101， 栅极与第一极和所述起始信号输入 端 STV连接， 第二极与所述反馈模块 162连接； 以及，
第二上拉节点电位拉升晶体管 Ti02， 栅极与所述第一控制时钟输入端 CLKA连接，第一极与所述第一上拉节点电位拉升晶体管 T101的第二极连接， 第二极与所述上拉节点 Q连接；
所述上拉节点电位拉低模块 102包括：
第一上拉节点电位拉低晶体管 T201 , 栅极与所述第一下拉节点 QB1 连 接， 第一极与所述上拉节点 Q连接， 第二极与所述反馈模块 162连接；
第二上拉节点电位拉低晶体管 T202 , 栅极与所述第一下拉节点 QB1 连 接，第一极与所述第一上拉节点电位拉低晶体管 T201的第二极连接，第二极 接入第一低电平 VGL1 ;
第三上拉节点电位拉低晶体管 T203， 栅极与所述第二下拉节点 QB2连 接，第一极与所述上拉节点 Q连接，第二极与所述反馈模块 162连接；以及， 第四上拉节点电位拉低晶体管 Τ204， 栅极与所述第二下拉节点 QB2连 接， 第一极与所述第三上拉节点电位拉低晶体管 Τ203的第二极连接，第二极 接入第一低电平 VGL1 ;
所述第一下拉节点电位拉低模块 12包括：
第一下拉晶体管 T21， 栅极与所述上拉节点 Q连接， 第一极与所述第一 下拉节点 QB】连接， 第二极与所述复位信号输入端 RESET连接；
第二下拉晶体管 T22， 栅极与所述上拉节点 Q连接， 第一极与所述第一 下拉晶体管 T21的第二极连接， 第二极接入第一低电平 VGL1 ; 以及，
第三下拉晶体管 Τ23， 栅极与所述第二下拉节点 QB2连接， 第一极与所 述第一下拉节点 QB1连接， 第二极接入第一低电平 VGU
所述第二下拉节点电位拉低模块 13包括：
第四下拉晶体管 T31 , 栅极与所述上拉节点 Q连接， 第一极与所述第二 下拉节点 QB2连接， 第二极与所述复位信号输入端 RESET连接；
第五下拉晶体管 T32, 栅极与所述上拉节点 Q连接， 第一极与所述第四 下拉晶体管 T31的第二极连接， 第二极接入第一低电平 VGL1 ; 以及，
第六下拉晶体管 T33 , 栅极与所述第一下拉节点 QB1连接， 第一极与所 述第二下拉节点 QB2连接， 第二极接入第一低电平 VGL1。
将图 2和图 3所示的内容相互结合可知， 所述进位控制模块 151包括： 进位控制晶体管 T51， 栅极与所述上拉节点 Q连接， 第一极与所述第::：:: 控制时钟输入端 CLKB连接，第二端与所述进位信号输出端 COUT(n)连接； 所述进位信号下拉模块 152包括：
第一进位信号下拉晶体管 T521， 栅极与所述第一下拉节点 QB1 连接， 第一极与所述进位信号输出端 COUT( n)连接，第二极接入第一低电平 VGL1 ; 以及，
第二进位信号下拉晶体管 T522， 栅极与所述第二下拉节点 QB2连接， 第一极与所述进位信号输出端 COUT(n)连接，第二极接入第一低电平 VGL1 ;
所述切断控制模块 161包括：
第一切断控制晶体管 T611， 栅极与所述上拉节点 Q连接， 第一极与所述 第二控制时钟输入端 CLKB连接，第二极与所述切断控制信号输出端 I0FF(n) 连接；
第二切断控制晶体管 T612, 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述切断控制信号输出端 IOFF I)连接， 第二极接入第一低电平 以及，
第三切断控制晶体管 T613， 栅极与所述第二下拉节点 QB2连接， 第一 极与所述切断控制信号输出端 IOFF )连接， 第二极接入第一低电平 VGLh 所述反馈模块 162包括：
反馈晶体管 T62， 栅极与所述进位信号输出端 COUT (η) 连接， 第一极 与所述第一上拉节点电位拉升晶体管 T101的第二极连接，第二极与所述切断 控制信号输出端 lOFF(n)连接。
如图 3所示， 所述第一输入时钟开关 171包括第一输入晶体管 171 ; 所述第一输入晶体管 T71， 栅极与所述上拉节点 Q 连接， 第一极与 CLKINl (η) 连接， 第二极与 G0...S1 (η) 连接；
所述第一行扫描信号下拉模块 Π2包括：
第一输出下拉晶体管 Τ721， 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述第一行扫描信号输出端 GO—SI ( II ) 连接， 第二极接入第二低电平 VGL2; 以及，
第二输出下拉晶体管 Τ722， 栅极与所述第二下拉节点 QB2连接， 第一 极与所述第一行扫描信号输出端 GO— SI ( n ) 连接， 第二极接入第::：::低电平 VGL2;
所述第二输入时钟开关 181包括第二输入晶体管 T81 ;
所述第二输入晶体管 T81 , 栅极与所述上拉节点 Q 连接， 第一极与 CLKIN2 (n) 连接， 第二极与 G— VDD连接；
所述输出电平上拉模块 182包括：
输出电平上拉晶体管 T82, 栅极和第一极接入高电平 VDD， 第二极与所 述输出电平端 GO— ELVDD ( 11 ) 连接；
所述输出电平下拉控制模块 183包括：
第一下拉控制晶体管 T831， 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述输出电平下拉控制端 G— VDD连接， 第二极接入第二低电平 VGL2; 以及，
第二下拉控制晶体管 Τ832, 栅极与所述第二下拉节点 QB2连接， 第一 极与所述输出电平下拉控制端 G....VDD连接， 第二极接入第二低电平 QB2; 所述输出电平下拉模块 184包括：
输出电平下拉晶体管 T84， 栅极与所述输出电平下拉控制端 G...VDD连 接， 第一极与所述输出电平端 GO...ELVDD (η) 连接， 第二极接入第二低电 平 VGL2;
所述第三输入时钟开关 191包括第三输入晶体管 T91 ;
所述第三输入晶体管 Τ91， 栅极与所述上拉节点 Q 连接， 第一极与 CLKIN3 ( η ) 连接， 第二极与 G....S2连接；
所述第二行扫描信号上拉模块 192包括：
行扫描上拉晶体管 Τ92, 栅极和第一极接入高电平 VDD， 第二极与所述 第二行扫描信号输出端 GO...S2 ( 11 ) 连接；
所述第二行扫描信号下拉控制模块 193包括：
第三下拉控制晶体管 T931， 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述第二行扫描信号下拉控制端 G— S2 连接， 第二极接入第二低电平 VGL2; 以及，
第四下拉控制晶体管 Τ932， 栅极与所述第二下拉节点 QB2连接， 第一 极与所述第二行扫描信号下拉控制端 G— S2 连接， 第二极接入第二低电平 VGL2;
所述第二行扫描信号下拉模块 194包括；
第三输出下拉晶体管 Τ94，栅极与所述行扫描信号下拉控制端 G— S2连接， 第一极与所述第二行扫描信号输出端 GO— SI (n) 连接， 第二极接入第二低 电平 VGL2。
在具体实施时， 第一控制时钟信号和第二控制时钟信号互补。
如图 3所示， 第一控制时钟开关 141包括：
第一控制晶体管 T41，栅极和第一极与 CLKA连接，第二极与 QB1连接； 第二控制时钟开关 142包括：
第二控制晶体管 T42，栅极和第一极与 CLKB连接，第二极与 QB2连接； 存储电容 C连接于（^ COUT (ιι) 之间。
在图 3所示的实施例中， T10i、 T102、 Τ42、 Τ20 Τ202、 Τ203、 Τ204、 T33、 T23为 P型晶体管， T21、 Τ22、 Τ31、 Τ32、 Τ41、 Τ51、 Τ52Κ Τ522、 T6〗l、 Τ612、 Τ6〗3、 Τ62 Τ71、 T721 , Τ722、 Τ81、 Τ82、 Τ83 Τ832、 Τ84、 Τ91、 Τ92、 Τ931、 Τ932和 Τ94为 Ν型晶体管， 在其他实施例中， 晶体管的 类型也可以变化， 只需能达到相同的导通与关断的控制效果即可。
在具体实施时， 如图 4所示， 第一控制时钟信号和第二控制时钟信号互 补。
本发明还提供了一种栅极驱动方法， 应用于上述的 »极驱动电路， 所述 櫥极驱动方法包括以下步骤：
在第一阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 第二控制时钟开关将第二下拉节点的电位上拉为高电 平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低电平， 第一下拉节 点电位拉低模块将第一下拉节点电位拉低为第一低电平， 输出电平上拉模块 控制使得输出电平端输出高电平， 第一行扫描信号下拉模块控制使得第一行 扫描信号输出端输出第二低电平， 第二行扫描信号上拉模块控制使得第二行 扫描信号输出端输出高电平；
在第二阶段， 起始信号为高电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第二下 拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平， 第一输入时钟 开关、 第二输入时钟开关和第三输入时钟开关导通—， 第一输入时钟信号、 第 二输入时钟信号和第三输入时钟信号为低电平， 输出电平端、 第一行扫描信 号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 上拉节点电位维持高电平， 第一下拉节点电位拉低模 块将第一下拉节点电位拉低为第一低电平， 第二下拉节点电位拉低模块将第 二下拉节点电位拉低为第一低电平， 第一输入时钟开关、 第二输入时钟开关 和第三输入时钟开关导通， 第一输入时钟信号、 第二输入时钟信号和第三输 入时钟信号为高电平， 第一行扫描信号输出端输出高电平， 输出电平下拉控 制端输出高电平， 输出电平下拉模块控制使得输出电平端输出第二低电平， 第二行扫描信号下拉控制端输出高电平， 第二行扫描信号下拉模块控制使得 第二行扫描信号输出端输出第二低电平；
在第四阶段， 起始信号为低电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低 电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第一输 入时钟开关、 第二输入时钟开关和第三输入时钟开关断开， 第一行扫描信号 下拉模块将第一行扫描信号的电位拉低为第二低电平， 输出电平下拉控制模 块控制使得输出电平下拉控制端输出第二低电平， 输出电平上拉模块控制使 得输出电平端输出高电平， 第二行扫描信号下拉控制模块控制使得第二行扫 描信号下拉控制端输出第二低电平， 第二行扫描信号上拉模块将第二行扫描 信号的电位拉升为高电平。
本发明实施例所述的阵列基板行驱动电路， 包括多级上述的栅极驱动电 路； 其中，
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的起始信号输入端连接。
实施时， 输入第 n+1级栅极驱动电路的第一输入时钟信号、 第二输入时 钟信号和第三时钟信号与输入第 n级栅极驱动电路的第一输入时钟信号、 第 二输入时钟信号、 第三输入时钟信号互补；
即如图 4所示， CLKINi ( n )输出的信号与 CLKINi ( n-fl ) 输出的信号 互补， CLKIN2 (n)输出的信号与 CLKIN2 (n+1 )输出的信号互补， CLKIN3 (n) 输出的信号与 CLKIN3 (η-Μ ) 输出的信号互补；
11是大于 1或等于的整数， n-fl小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
如图 5所示， 如图 3所示的極极驱动电路在工作 i吋，
在第一阶段 Pi , 起始信号为低电平， 第一控制 i吋钟信号为低电平， 第二 控制 i吋钟信号为高电平， 第二控制时钟开关 142将第二下拉节点 QB2的电位 上拉为高电平， 上拉节点电位拉低模块】02将上拉节点 Q电位拉低为第一低 电平， 第一下拉节点电位拉低模块 12将第一下拉节点 QB 1 电位拉低为第一 低电平 VGL1，输出电平上拉模块〗 82控制使得输出电平端 GOJELVDD (n) 输出高电平， 第一行扫描信号下拉模块 172控制使得第一行扫描信号输出端 G0.. S 1 ( n) 输出第二低电平 VGL2， 第二行扫描信号上拉模块 192控制使得 第二行扫描信号输出端 G0.. S2 (n ) 输出高电平 VDD;
在第二阶段 P2， 起始信号为高电平， 第一控制时钟信号为高电平， 第二 控制时钟信号为低电平， 上拉节点电位拉升模块 10】将上拉节点 Q电位拉升 为高电平， 第一下拉节点电位拉低模块 12将第一下拉节点 QB 1 电位拉低为 第一低电平 VGL1，第二下拉节点电位拉低模块 13将第二下拉节点 QB2电位 拉低为第一低电平 VGL1， 第一输入时钟开关 CLKIN1 (ι )、 第二输入时钟开 关 CLKIN2 ( n)和第三输入时钟开关 CLKIN3 (n)导通，第一输入时钟信号、 第二输入时钟信号和第三输入时钟信号为低电平， 输出电平端 GO— ELVDD
( η)、 第一行扫描信号输出端 GO—S i ( η) 和第二行扫描信号输出端 GO— S2
(n) 输出的信号不变；
在第三阶段 P3， 起始信号为低电平， 第一控制时钟信号为低电平， 第二 控制时钟信号为高电平， 上拉节点 Q电位维持高电平， 第一下拉节点电位拉 低模块 12将第一下拉节点 QB 1电位拉低为第一低电平 VGL1，第二下拉节点 电位拉低模块 1 3将第二下拉节点 QB2电位拉低为第一低电平 VGL1，第一输 入时钟开关 CLKINi (ιι)、 第二输入时钟开关 CLKIN2 ( n ) 和第三输入时钟 开关 CLKIN3 ( n) 导通， 第一输入时钟信号、 第二输入时钟信号和第三输入 时钟信号为高电平， 第一行扫描信号输出端 GO— S I ( n) 输出高电平， 输出 电平下拉控制端 G— VDD输出高电平， 输出电平下拉模块 184控制使得输出 电平端 GO— ELVDD (n) 输出第二低电平 VGL2， 第二行扫描信号下拉控制 端 G— S2输出高电平， 第二行扫描信号下拉模块 194控制使得第二行扫描信 号输出端 GO— S2 ( n ) 输出第二低电平 VGL2 ;
在第四阶段 P4， 起始信号为低电平， 第一控制时钟信号为高电平， 第二 控制时钟信号为低电平， 上拉节点电位拉低模块 102将上拉节点 Q电位拉低 为第一低电平 VGL1， 第二控制时钟开关 CLKB导通从而将所述第二下拉节 点 QB2的电位拉升为高电平， 第一下拉节点电位拉低模块】2将第一下拉节 点 QB1 电位拉低为第一低电平 VGL1， 第一输入时钟开关 CLKIN1 ( n), 第 二输入时钟开关 CLK1N2 ( 11 )和第三输入时钟开关 CLKIN3 ( n) 断开， 第一 行扫描信号下拉模块 172将第一行扫描信号的电位拉低为第二低电平 VGL2， 输出电平下拉控制模块 183控制使得输出电平下拉控制端 G....VDD输出第二 低电平 VGL2，输出电平上拉模块 182控制使得输出电平端输出高电平 VDD， 第二行扫描信号下拉控制模块 193控制使得第二行扫描信号下拉控制端 G...S2 输出第二低电平 VGL2, 第二行扫描信号上拉模块 192将第二行扫描信号的 电位拉升为高电平 VDD。
如图 5所示， 第五阶段 P5、 第六阶段 P6、 第七阶段 P7、 第八阶段 P8的 工作时序分别与第五阶段 Pl、 第六阶段 P2、 第七阶段 P3、 第八阶段 P4的工 作时序相同。
在图 5 中， GO— SI (n+l )、 GO— S2 ( n+l )、 GO— ELVDD (n+l ) 分别标 示的是第（n+l )级栅极驱动电路的第一行扫描信号输出端输出的信号、第二 行扫描信号输出端输出的信号、 输出电平端输出的信号。
本发明实施例所述的栅极驱动电路可以应用于 OLED(Orgaiiic
Light- Emitting Diode， 有：机发光二极管)显示装置禾 P LTPS (Low Temperature
Poly-silicon, 低温多晶硅技术） 显示装置中。
本发明还提供了一种显示装置， 包括上述的栅极驱动电路。
所述显示装置可以为 OLED显示装置或 LTPS显示装置。
本发明还提供一种电子产品， 所述电子产品包括如上所述的显示装置。 其中， 电子产品中所包括的显示装置的结构以及工作原理同上述实施例， 在 此不再赘述。 另外， 电子产品其他部分的结构可以参考现有技术， 对此本文 不再详细描述。 该电子产品可以为： 家用电器、 通信设备、 工程设备、 电子 娱乐产品等具有任何显示功能的产品或部件。
以上所述是本发明的优选实施方式， 应当指出， 对于本技术领域的普通 技术人员来说， 在不脱离本发明所述原理的前提下， 还可以作出若干改进和 润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

1 . 一种栅极驱动电路， 与一行像素单元连接， 所述行像素单元包括相互 连接的行像素驱动模块和发光元件； 所述行像素驱动模块包括驱动晶体管、 入第一行扫描信号； 所述驱动模块接
Figure imgf000022_0001
所述栅极驱动电路还包括行像素控制单元， 其用于为所述补偿模块提供 所述第一行扫描信号， 并且为所述驱动模块提供所述第二行扫描信号和所述 驱动电平， 以控制所述补偿模块补偿所述驱动晶体管的阈值电压并控制所述 驱动模块驱动所述发光元件。
2. 如权利要求 1所述的栅极驱动电路， 其中，
所述行像素控制单元包括： 起始信号输入端、 第一控制时钟输入端、 第 二控制时钟输入端、 复位信号输入端、 第一输入时钟端、 第二输入时钟端、 第三输入时钟端、 进位信号输出端、 切断控制信号输出端、 输出电平端、 输 出电平下拉控制端、 第一行扫描信号输出端、 第二行扫描信号输出端和第二 行扫描信号下拉控制端；
所述行像素控制单元还包括：
上拉节点电位拉升模块， 用于当第一控制时钟信号和起始信号为高电平 时， 将上拉节点的电位拉升为高电平；
存储电容， 连接于所述上拉节点和所述进位信号输出端之间；
上拉节点电位拉低模块， 用于当第一下拉节点的电位或第二下拉节点的 电位为高电平时， 将上拉节点的电位拉低为第一低电平；
第一控制时钟开关， 用于在第一控制时钟信号为高电平时导通所述第一 控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关， 用于在第二控制时钟信号为高电平时导通所述第二 控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块， ）¾于当所述上拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述第一下拉节点的电位拉低为第一低电平； 第二下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 上拉节点的电位或所述第一下拉节点的电位为高电平时， 将所述第二下拉节 点的电位拉低为第一低电平；
进位控制模块， 用于当所述上拉节点的电位为高电平时， 导通所述进位 信号输出端与所述第二时钟信号输入端之间的连接；
进位信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下拉节 点的电位为高电平时， 将进位信号的电位拉低为第一低电平；
切断控制模块， 用于当所述上拉节点的电位为高电平时， 导通所述第二 时钟信号输入端与所述切断控制信号输出端之间的连接， 当所述第一下拉节 点的电位或第二下拉节点的电位为高电平时， 导通所述切断控制信号输出端 与第二低电平输出端之间的连接；
反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送至上 拉节点电位拉升模块和所述上拉节点电位拉低模块；
第一输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第一输入时钟端与所述第一行扫描信号输出端之间的连接；
第二输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第二输入时钟端与所述输出电平下拉控制端之间的连接；
第三输入时钟开关， 用于当所述上拉节点的电位为高电平时， 导通所述 第三输入时钟端与所述第二行扫描信号下拉控制端之间的连接；
第一行扫描信号下拉模块， 用于当所述第一下拉节点的电位或所述第二 下拉节点的电位为高电平时， 将第一行扫描信号的电位拉低为第二低电平； 输出电平下拉控制模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述输出电平下拉控制端的电位拉低为第二低 电平；
输出电平上拉模块， 于当所述输出电平下拉控制端输出第二低电平时， 将输出电平上拉为高电平；
输出电平下拉模块， 用于当所述输出电平下拉控制端输出高电平时， 将 所述输出电平下拉为第二低电平；
第二行扫描信号下拉控制模块， 用于当所述第一下拉节点的电位或所述 第二下拉节点的电位为高电平时， 将所述第二行扫描信号下拉控制端的电位 拉低为第二低电平；
第二行扫描信号上拉模块， 用于当所述第二行扫描信号下拉控制端输出 高电平时， 将所述第二行扫描信号的电位上拉为高电平；
第二行扫描信号下拉模块， 用于当所述第二行扫描信号下拉控制端输出 高电平时， 将所述第二行扫描信号的电位下拉为第二低电平。
3. 如权利要求 2所述的栅极驱动电路， 其中，
所述上拉节点电位拉升模块包括：
第一上拉节点电位拉升晶体管， 其中， 栅极与第一极和所述起始信号输 入端连接， 第二极与所述反馈模块连接； 以及，
第二上拉节点电位拉升晶体管， 其中， 栅极与所述第一控制时钟输入端 连接， 第一极与所述第一上拉节点电位拉升晶体管的第二极连接， 第二极与 所述上拉节点连接；
所述上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述上拉节点连接， 第二极与所述反馈模块连接；
第二上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述第一上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
第三上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述上拉节点连接， 第二极与所述反馈模块连接； 以及，
第四上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述第三上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
所述第一下拉节点电位拉低模块包括：
第一下拉晶体管， 其中， 栅极与所述上拉节点连接， 第一极与所述第一 下拉节点连接， 第二极与所述复位信号输入端连接；
第二下拉晶体管， 其中， 栅极与所述上拉节点连接， 第一极与所述第一 下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第三下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述 第一下拉节点连接， 第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管， 其中， 栅极与所述上拉节点连接， 第一极与所述第二 下拉节点连接， 第二极与所述复位信号输入端连接；
第五下拉晶体管， 其中， 栅极与所述上拉节点连接， 第一极与所述第四 下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第六下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述 第二下拉节点连接， 第二极接入第一低电平。
4. 如权利要求 3所述的栅极驱动电路， 其中，
所述进位控制模块包括：
进位控制晶体管， 其中， 栅极与所述上拉节点连接， 第一极与所述第二 控制时钟输入端连接， 第二极与所述进位信号输出端连接；
所述进位信号下拉模块包括：
第一进位信号下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平； 以及，
第二进位信号下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平；
所述切断控制模块包括：
第一切断控制晶体管， 其中， »极与所述上拉节点连接， 第一极与所述 第二控制时钟输入端连接， 第二极与所述切断控制信号输出端连接；
第二切断控制晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平； 以及，
第三切断控制晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平；
所述反馈模块包括：
反馈晶体管， 其中， 栅极与所述进位信号输出端连接， 第一极与所述第 一上拉节点电位拉升晶体管的第二极连接， 第二极与所述切断控制信号输出 端连接。
5. 如权利要求 4所述的栅极驱动电路， 其中， 所述第一行扫描信号下拉模块包括：
第一输出下拉晶体管， 其中， 櫥极与所述第一下拉节点连接， 第一极与 所述第一行扫描信号输出端连接， 第二极接入第二低电平； 以及，
第二输出下拉晶体管， 其中， 櫥极与所述第二下拉节点连接， 第一极与 所述第一行扫描信号输出端连接， 第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管， 其中， »极和第一极接入高电平， 第二极与所述 输出电平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管， 其中， 櫥极与所述第一下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平； 以及，
第二下拉控制晶体管， 其中， 櫥极与所述第二下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管， 其中， »极与所述输出电平下拉控制端连接， 第 一极与所述输出电平端连接， 第二极接入第二低电平；
所述第二行扫描信号上拉模块包括：
行扫描上拉晶体管， 其中， 栅极和第一极接入高电平， 第二极与所述第 二行扫描信号输出端连接；
所述第二行扫描信号下拉控制模块包括：
第三下拉控制晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述第二行扫描信号下拉控制端连接， 第二极接入第二低电平； 以及，
第四下拉控制晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述第二行扫描信号下拉控制端连接， 第二极接入第二低电平；
所述第二行扫描信号下拉模块包括：
第三输出下拉晶体管， 其中， 栅极与所述行扫描信号下拉控制端连接， 第一极与所述第二行扫描信号输出端连接， 第二极接入第二低电平。
6, 如权利要求 2至 5中任一权利要求所述的栅极驱动电路， 其中， 所述 第一控制时钟信号和所述第二控制时钟信号互补。
7, 一种栅极驱动方法， 应用于如权利要求 2至 6中任一权利要求所述的 櫥极驱动电路， 其中， 所述栅极驱动方法包括以下步骤：
在第一阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 第二控制时钟开关将第二下拉节点的电位上拉为高电 平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低电平， 第一下拉节 点电位拉低模块将第一下拉节点电位拉低为第一低电平， 输出电平上拉模块 控制使得输出电平端输出高电平， 第一行扫描信号下拉模块控制使得第一行 扫描信号输出端输出第二低电平， 第二行扫描信号上拉模块控制使得第二行 扫描信号输出端输出高电平；
在第二阶段， 起始信号为高电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平，上拉节点电位拉升模块将上拉节点电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第二下 拉节点电位拉低模块将第二下拉节点电位拉低为第一低电平， 第一输入时钟 开关、 第二输入时钟开关和第三输入时钟开关导通—， 第一输入时钟信号、 第 二输入时钟信号和第三输入时钟信号为低电平， 输出电平端、 第一行扫描信 号输出端和第二行扫描信号输出端输出的信号不变；
在第三阶段， 起始信号为低电平， 第一控制时钟信号为低电平， 第二控 制时钟信号为高电平， 上拉节点电位维持高电平， 第一下拉节点电位拉低模 块将第一下拉节点电位拉低为第一低电平， 第二下拉节点电位拉低模块将第 二下拉节点电位拉低为第一低电平， 第一输入时钟开关、 第二输入时钟开关 和第三输入时钟开关导通， 第一输入时钟信号、 第二输入时钟信号和第三输 入时钟信号为高电平， 第一行扫描信号输出端输出高电平， 输出电平下拉控 制端输出高电平， 输出电平下拉模块控制使得输出电平端输出第二低电平， 第二行扫描信号下拉控制端输出高电平， 第二行扫描信号下拉模块控制使得 第二行扫描信号输出端输出第二低电平；
在第四阶段， 起始信号为低电平， 第一控制时钟信号为高电平， 第二控 制时钟信号为低电平， 上拉节点电位拉低模块将上拉节点电位拉低为第一低 电平，第二控制时钟开关导通从而将所述第二下拉节点的电位拉升为高电平， 第一下拉节点电位拉低模块将第一下拉节点电位拉低为第一低电平， 第一输 入时钟开关、 第二输入时钟开关和第三输入时钟开关断开， 第一行扫描信号 下拉模块将第一行扫描信号的电位拉低为第二低电平， 输出电平下拉控制模 块控制使得输出电平下拉控制端输出第二低电平， 输出电平上拉模块控制使 得输出电平端输出高电平， 第二行扫描信号下拉控制模块控制使得第二行扫 描信号下拉控制端输出第二低电平， 第二行扫描信号上拉模块将第二行扫描 信号的电位拉升为高电平。
8. 一种阵列基板行驱动电路， 其中， 包括多级如权利要求 2至 6中任一 权利要求所述的櫥极驱动电路； 其中，
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的起始信号输入端连接。
9. 如权利要求 8所述的阵列基板行驱动电路， 其中，
输入第 η· 级栅极驱动电路的第一输入时钟信号、 第二输入时钟信号和 第三时钟信号与输入第 η级栅极驱动电路的第一输入时钟信号、 第二输入时 钟信号、 第三输入时钟信号互补；
11是大于或等于 1的整数， 11-Η小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
10. 一种显示装置， 其中， 包括如权利要求 1至 6中任一权利要求所述
11. 如权利要求 10所述的显示装置， 其中， 所述显示装置为有机发光二 极管 OLED显示装置或低温多晶硅 LTPS显示装置。
12. —种电子产品， 其中， 包括如权利要求 10- 11所述的显示装置。
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