JP6369963B2 - シフトレジスタ素子、シフトレジスタ、ゲート駆動回路および表示装置 - Google Patents

シフトレジスタ素子、シフトレジスタ、ゲート駆動回路および表示装置 Download PDF

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Description

本発明は、液晶表示技術分野に関し、特にシフトレジスタ素子、該シフトレジスタ素子を備えるシフトレジスタ、該シフトレジスタを備えるゲート駆動回路、ならびに該ゲート駆動回路を備える表示装置に関する。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、以下はＯＬＥＤと略称する）表示装置において、各画素が薄膜トランジスタの制御で独立に発光することにより、表示が行われる。ＯＬＥＤ表示装置のゲート駆動回路には、発光制御シフトレジスタ素子を設ける必要があり、この発光制御シフトレジスタ素子は、１パルスにおいて閉信号を出力し、他の時間帯のいずれにも開信号を出力することにより、画素発光段階における、画素発光を常時開状態にさせる制御を実現する。
図１は、従来の発光制御シフトレジスタ素子の回路図である。図１に示すように、該発光制御シフトレジスタ素子は、第１モジュール１と、第２モジュール２と、第１制御モジュール３’と、第２制御モジュール３”とを備える。第１モジュール１は、自段のシフトレジスタ素子の出力端４にハイレベル信号を出力させるためのものであり、第１極がハイレベル信号入力端５に接続され、第２極が出力端４に接続される第１制御トランジスタ１０を備える。第２モジュール２は、自段のシフトレジスタ素子の出力端４にローレベル信号を出力させるためのものであり、第１極がローレベル信号入力端６に接続され、第２極が出力端４に接続される第２制御トランジスタ２０を備える。第１制御モジュール３’および第２制御モジュール３”は、第１制御トランジスタ１０および第２制御トランジスタ２０のオンオフを制御するためのものである。第１制御モジュール３’は、スタート信号モジュール３ｃ’と、第１容量ＣS０と、第１容量ＣS０に並列接続される第１サブモジュール３ａ’、 第２サブモジュール３ｂ’とを備え、第２制御モジュール３”は、第３サブモジュール３ａ”と、第４サブモジュール３ｂ”を備える。第１サブモジュール３ａ’、 第２サブモジュール３ｂ’は、第１制御トランジスタ１０のゲートに接続され、第１制御トランジスタ１０のオンオフを制御するのに用いられ、また、第１サブモジュール３ａ’、 第２サブモジュール３ｂ’は、第３サブモジュール３ａ”にも接続され、第３サブモジュール３ａ”における各トランジスタのオンオフを制御するのに用いられる。第３サブモジュール３ａ”および第４サブモジュール３ｂ”は、第２制御トランジスタ２０のゲートに接続され、第２制御トランジスタ２０のオンオフを制御するのに用いられる。具体的には、スタート信号モジュール３ｃ’は、信号制御トランジスタ３０を備え、第１サブモジュール３ａ’は、第１トランジスタ３１と、第２トランジスタ３２と、第３トランジスタ３３と、第２容量ＣS１とを備え、第２サブモジュール３ｂ’は、第４トランジスタ３４を備え、第３サブモジュール３ａ”は、第５トランジスタ３５と、第６トランジスタ３６とを備え、第４サブモジュール３ｂ”は、第７トランジスタ３７と、第３容量ＣS２とを備える。前記各トランジスタの接続関係は、図１に示す通りである。
以下では、図１および図２を参照しながら、発光制御シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタがＰ型トランジスタであることを例にして、発光制御シフトレジスタ素子の作動原理を説明する。具体的には、図２に示すように、第１段階ａにおいて、スタート信号入力端８から入力されたスタート信号はローレベルにあり、第１クロック信号入力端７から入力された第１クロック信号はローレベルにあり、第２クロック信号入力端９から入力された第２クロック信号はハイレベルにある。この場合、第１制御トランジスタ１０および第３サブモジュール３ａ”における各トランジスタが第２サブモジュール３ｂ’の制御でオフになり、第２制御トランジスタ２０が第４サブモジュール３ｂ”の制御でオンになることにより、ローレベル信号入力端６から入力されたローレベル信号は、第２モジュール２を介して出力端４から出力され、すなわち開信号は出力端４から出力される。第２段階ｂにおいて、スタート信号はハイレベルになり、第１クロック信号はハイレベルになり、第２クロック信号はローレベルになる。この場合、第１制御トランジスタ１０および第３サブモジュール３ａ”における各トランジスタが第２サブモジュール３ｂ’の制御でオンになり、さらに第２制御トランジスタ２０が第３サブモジュール３ａ”の制御でオフになるようにすることにより、ハイレベル信号入力端５から入力されたハイレベル信号は、第１モジュール１を介して出力端４から出力され、すなわち閉信号は出力端４から出力される。第３段階ｃにおいて、スタート信号はハイレベルに維持され、第１クロック信号はローレベルになり、第２クロック信号はハイレベルになる。この場合、第１制御トランジスタ１０および第３サブモジュール３ａ”における各トランジスタが第１サブモジュール３ａ’の制御でオフになり、第２制御トランジスタ２０が第４サブモジュール３ｂ”の制御でオンになることにより、ローレベル信号入力端６から入力されたローレベル信号は、第２モジュール２を介して出力端４から出力され、すなわち開信号は出力端４から出力される。第４段階ｄにおいて、スタート信号はハイレベルに維持され、第１クロック信号はハイレベルになり、第２クロック信号はローレベルになる。この場合、第１制御トランジスタ１０および第３サブモジュール３ａ”における各トランジスタが第１サブモジュール３ａ’の制御でオフになり、第２制御トランジスタ２０が第４サブモジュール３ｂ”の制御でオンになることにより、ローレベル信号入力端６から入力されたローレベル信号は、第２モジュール２を介して出力端４から出力され、すなわち開信号は出力端４から出力される。その後の各段階において、前記第３段階ｃおよび第４段階ｄを絶えずに繰り返すことにより、出力端４から出力される信号は何れも開信号であるようにしている。
前記発光制御シフトレジスタ素子において、多くのトランジスタ（合計１０個）の使用によって発光制御シフトレジスタ素子の信号出力（すなわち、１パルスにのみ閉信号を出力し、他の時間帯に開信号を出力する）を制御するため、発光制御シフトレジスタ素子は、大きなスペース、すなわち額縁幅を占有する必要があり、表示装置の狭額縁設計の実現に不利である。
本発明は、少なくとも従来技術に存在する技術的課題の一つを解決するためになされたものであり、シフトレジスタ素子、シフトレジスタ、ゲート駆動回路および表示装置を提供する。前記シフトレジスタ素子は、それが備えるトランジスタの数を少なくすることにより、その占有のスペース、すなわち額縁幅を小さくすることができるため、表示装置の狭額縁設計の実現に寄与する。
本発明の目的を実現するために、第１モジュールと、第２モジュールと、制御モジュールとを備えるシフトレジスタ素子であって、前記第１モジュールは、自段のシフトレジスタ素子の出力端にハイレベル信号を出力させるためのものであり、ゲートが前記制御モジュールに接続され、第１極がハイレベル信号入力端に接続され、第２極が自段のシフトレジスタ素子の出力端に接続される第１制御トランジスタを備え、前記制御モジュールは、前記第１制御トランジスタのオンオフを制御するためのものであり、前記第２モジュールは、自段のシフトレジスタ素子の出力端にローレベル信号を出力させるためのものであり、ゲート、第１極が何れもローレベル信号入力端に接続され、第２極が自段のシフトレジスタ素子の出力端に接続される第２制御トランジスタを備えるシフトレジスタ素子を、提供する。
前記制御モジュールは、スタート信号モジュールと、第１容量と、前記第１容量に並列接続される第１制御モジュール、 第２制御モジュールとを備え、前記スタート信号モジュールは、第１容量、第１制御モジュール、第２制御モジュールにスタート信号を供給するためのものであり、前記第１容量は、第１端がスタート信号モジュールに接続され、第２端が前記第１制御トランジスタのゲートに接続され、前記第１制御モジュールは、前記スタート信号および第１クロック信号入力端から入力された第１クロック信号に基づき、前記第１制御トランジスタのオンオフを制御するためのものであり、前記第２制御モジュールは、前記スタート信号および第２クロック信号入力端から入力された第２クロック信号に基づき、前記第１制御トランジスタのオンオフを制御するためのものである。
前記スタート信号モジュールは、ゲートが前記第１クロック信号入力端に接続され、第１極が前記スタート信号入力端に接続され、第２極が前記第１容量の第１端、前記第１制御モジュールおよび前記第２制御モジュールに接続される信号制御トランジスタを備える。
前記第１制御モジュールは、第２容量と、第１トランジスタと、第２トランジスタと、第３トランジスタとを備える。前記第１トランジスタのゲートおよび第１極は何れも、前記第１クロック信号入力端に接続され、前記第１トランジスタの第２極は、前記第２トランジスタの第２極および前記第３トランジスタのゲートに接続される。前記第２トランジスタのゲートは前記信号制御トランジスタの第２極に接続され、前記第２トランジスタの第１極は前記ハイレベル信号入力端に接続され、前記第２トランジスタの第２極は前記第３トランジスタのゲートに接続される。前記第３トランジスタのゲートは前記第２容量の第１端に接続され、前記第２容量の第２端は前記ハイレベル信号入力端に接続され、前記第３トランジスタの第１極は前記ハイレベル信号入力端に接続され、前記第３トランジスタの第２極は前記第１制御トランジスタのゲート、前記第１容量の第２端に接続される。
前記第２制御モジュールは、ゲートが前記信号制御トランジスタの第２極、前記第１容量の第１端に接続され、第１極が前記第２クロック信号入力端に接続され、第２極が前記第１制御トランジスタのゲート、前記第１容量の第２端に接続される第４トランジスタを備える。
別の技術案としては、本発明は、カスケード接続された複数段のシフトレジスタ素子を備えるシフトレジスタであって、前記シフトレジスタ素子が本発明による前記シフトレジスタ素子であるシフトレジスタを、さらに提供する。
別の技術案としては、本発明は、シフトレジスタを備えるゲート駆動回路であって、前記シフトレジスタとしては、本発明による前記シフトレジスタが用いられるゲート駆動回路を、さらに提供する。
別の技術案としては、本発明は、ゲートとゲート駆動回路とを備える表示装置であって、前記ゲート駆動回路としては、本発明による前記ゲート駆動回路が用いられる表示装置を、さらに提供する。
本発明は、下記の有益な効果を有している。
本発明によるシフトレジスタ素子によれば、第２制御トランジスタのゲートがローレベル信号入力端に接続され、すなわち第２制御トランジスタのオンオフが直接にローレベル信号により制御されるため、第２制御トランジスタのオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、本発明によるシフトレジスタ素子は、トランジスタの数を少なくすることにより、シフトレジスタ素子に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
本発明によるシフトレジスタは、本発明による前記シフトレジスタ素子を用い、第２制御トランジスタのオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、トランジスタの数を少なくすることにより、シフトレジスタに必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
本発明によるゲート駆動回路は、本発明による前記シフトレジスタを用い、第２制御トランジスタのオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、トランジスタの数を少なくすることにより、ゲート駆動回路に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
本発明による表示装置は、本発明による前記ゲート駆動回路を用い、ゲート駆動回路に必要な占有スペースを小さすることができ、表示装置の狭額縁設計の実現に寄与する。
図面は、本発明をさらに理解させるために提供されたものであり、明細書の一部となって、後述の実施形態とともに、本発明の解釈に用いられるが、本発明を制限するものではない。図面のうち、
は、従来の発光制御シフトレジスタ素子の回路図である。 は、発光制御シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタがＰ型トランジスタである場合、発光制御シフトレジスタ素子における各信号のタイミングチャートである。 は、本発明によるシフトレジスタ素子の好ましい実施形態に係る回路図である。 は、シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタがＰ型トランジスタである場合、シフトレジスタ素子における各信号のタイミングチャートである。
以下は、図面を参照しながら、本発明に係る実施形態を詳しく説明する。ここで記述する実施形態が単に本発明を説明および解釈するためのものであり、本発明を制限するためのものでないことは、理解されるべきである。
図３は、本発明によるシフトレジスタ素子の好ましい実施形態に係る回路図である。図3に示すように、本実施形態において、シフトレジスタ素子は、第１モジュール1と、第２モジュール２と、第３モジュール３とを備える。第１モジュール１は、自段のシフトレジスタ素子の出力端４にハイレベル信号を出力させるためのものであり、ゲートが制御モジュール３に接続され、第１極がハイレベル信号入力端５に接続され、第２極が自段のシフトレジスタ素子の出力端４に接続される第１制御トランジスタ１０を備える。制御モジュール３は、第１制御トランジスタ１０のオンオフを制御するためのものである。第２モジュール２は、自段のシフトレジスタ素子の出力端４にローレベル信号を出力させるためのものであり、ゲート、第１極が何れもローレベル信号入力端６に接続され、第２極が自段のシフトレジスタ素子の出力端４に接続される第２制御トランジスタ２０を備える。
本実施形態において、言及された用語「第１極」は何れもソースであり、用語「第２極」は何れもドレインである、あるいは、用語「第１極」は何れもドレインであり、用語「第２極」は何れもソースである。
本実施形態において、第２制御トランジスタ２０のゲートがローレベル信号入力端６に接続され、すなわち第２制御トランジスタ２０のオンオフが直接にローレベル信号入力端６から入力されたローレベル信号により制御されるため、第２制御トランジスタ２０のオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、本実施形態におけるシフトレジスタ素子は、トランジスタの数を少なくすることにより、シフトレジスタ素子に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
制御モジュール３は、スタート信号モジュール３ｃと、第１容量Ｃｓ０と、第１容量Ｃｓ０に並列接続される第１制御モジュール３ａ、 第２制御モジュール３ｂとを備える。スタート信号モジュール３ｃは、第１容量Ｃｓ０、第１制御モジュール３ａ、第２制御モジュール３ｂにスタート信号を供給するためのものであり、第１容量Ｃｓ０は、第１端がスタート信号モジュール３ｃに接続され、第２端が前記第１制御トランジスタ１０のゲートに接続される。第１制御モジュール３ａは、前記スタート信号および第１クロック信号入力端７から入力された第１クロック信号に基づき、第１制御トランジスタ１０のオンオフを制御するためのものである。第２制御モジュール３ｂは、前記スタート信号および第２クロック信号入力端９から入力された第２クロック信号に基づき、第１制御トランジスタ１０のオンオフを制御するためのものである。
スタート信号モジュール３ｃは、ゲートが第１クロック信号入力端７に接続され、第１極がスタート信号入力端８に接続され、第２極が第１容量Ｃｓ０の第１端、第１制御モジュール３ａおよび第２制御モジュール３ｂに接続される信号制御トランジスタ３０を備える。
第１制御モジュール３ａは、第１トランジスタ３１と、第２トランジスタ３２と、第３トランジスタ３３とを備える。第１トランジスタ３１のゲート、第１極は何れも第１クロック信号入力端７に接続され、第１トランジスタ３１の第２極は、第２トランジスタ３２の第２極および第３トランジスタ３３のゲートに接続される。第２トランジスタ３２のゲートは信号制御トランジスタ３０の第２極に接続され、第２トランジスタ３２の第１極はハイレベル信号入力端５に接続され、第２トランジスタ３２の第２極は第３トランジスタ３３のゲートに接続される。第３トランジスタ３３のゲートは第２容量Ｃｓ１の第１端に接続され、第２容量Ｃｓ１の第２端はハイレベル信号入力端５に接続され、第３トランジスタ３３の第１極はハイレベル信号入力端５に接続され、第３トランジスタ３３の第２極は第１制御トランジスタ１０のゲート、第１容量Ｃｓ０の第２端に接続される。
第２制御モジュール３ｂは、ゲートが信号制御トランジスタ３０の第２極、第１容量Ｃｓ０の第１端に接続され、第１極が第２クロック信号入力端９に接続され、第２極が第１制御トランジスタ１０のゲート、第１容量Ｃｓ０の第２端に接続される第４トランジスタ３４を備える。
以下は、図３および図４を参照しながら、前記シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタがＰ型トランジスタであることを例にして、該シフトレジスタ素子の作動原理を説明する。具体的には、図３および図４に示すように、第１段階ａにおいて、スタート信号入力端８から入力されたスタート信号はローレベルにあり、第１クロック信号入力端７から入力された第１クロック信号はローレベルにあり、第２クロック信号入力端９から入力された第２クロック信号はハイレベルにある。この場合、信号制御トランジスタ３０、第１トランジスタ３１はオンになる。スタート信号は第１容量Ｃｓ０に対して充電保持を行い、かつ、前記スタート信号は、第２トランジスタ３２、第４トランジスタ３４のゲートに入力され、第２トランジスタ３２、第４トランジスタ３４をオンにさせる。第２トランジスタ３２のオンにより、ハイレベル信号入力端５から入力されたハイレベル信号は、第２トランジスタ３２の第１極、第２極を介して第３トランジスタ３３のゲートに入力され、第３トランジスタ３３をオフにさせる。第４トランジスタ３４のオンにより、第２クロック信号は第１制御トランジスタ１０のゲートに入力され、これにより、第１制御トランジスタ１０はオフになる。この過程において、ローレベル信号はローレベル信号入力端６から第２制御トランジスタ２０のゲートに入力され、第２制御トランジスタ２０はオンになり、これにより、ローレベル信号はシフトレジスタ素子の出力端４から出力され、すなわち出力端４は開信号を出力する。
第２段階ｂにおいて、スタート信号はハイレベルになり、第１クロック信号はハイレベルになり、第２クロック信号はローレベルになる。この場合、信号制御トランジスタ３０、第１トランジスタ３１はオフになり、第１容量Ｃｓ０は、それが保持している第１段階ａのスタート信号を第２トランジスタ３２および第４トランジスタ３４のゲートに入力し、第２トランジスタ３２および第４トランジスタ３４をオンにさせる。第２トランジスタ３２のオンにより、ハイレベル信号入力端５から入力されたハイレベル信号は、第２トランジスタ３２の第１極、第２極を介して第３トランジスタ３３のゲートおよび第２容量Ｃｓ１の第１端に入力され、第３トランジスタ３３をオフにさせ、かつ、該ハイレベル信号は第２容量Ｃｓ１に対して充電保持を行う。第４トランジスタ３４のオンにより、第２クロック信号は、第４トランジスタ３４の第１極、第２極を介して第１制御トランジスタ１０のゲートに入力され、これにより、第１制御トランジスタ１０はオンになる。この過程において、ローレベル信号が第２制御トランジスタ２０のゲートに入力されることにより、第２制御トランジスタ２０は依然としてオン状態にあるが、第１制御トランジスタ１０がすでにオンになっており、ハイレベル信号の電圧がローレベル信号の電圧より高いため、最終的に、シフトレジスタ素子はハイレベル信号を出力し、すなわち出力端４は閉信号を出力する。
第３段階ｃにおいて、スタート信号はハイレベルに維持され、第１クロック信号はローレベルになり、第２クロック信号はハイレベルになる。この場合、信号制御トランジスタ３０、第１トランジスタ３１はオンになり、スタート信号は、第１容量Ｃｓ０に対して充電保持を行い、かつ第２トランジスタ３２、第４トランジスタ３４のゲートに入力され、第２トランジスタ３２、第４トランジスタ３４をオフにさせる。第１トランジスタ３１のオンにより、第１クロック信号は、第１トランジスタ３１の第１極、第２極を介して第３トランジスタ３３のゲートに入力され、第３トランジスタ３３をオンにさせる。第３トランジスタ３３のオンにより、ハイレベル信号入力端５から入力されたハイレベル信号は、第３トランジスタ３３の第１極、第２極を介して第１制御トランジスタ１０のゲートに入力され、これにより、第１制御トランジスタ１０はオフになる。それと同時に、該ハイレベル信号は、第２容量Ｃｓ１に対して充電保持を行う。この過程において、ローレベル信号が第２制御トランジスタ２０のゲートに入力されることにより、第２制御トランジスタ２０は依然としてオン状態にあり、これにより、ローレベル信号はシフトレジスタ素子から出力され、すなわち出力端４は開信号を出力する。
第４段階ｄにおいて、スタート信号はハイレベルに維持され、第１クロック信号はハイレベルになり、第２クロック信号はローレベルになる。この場合、信号制御トランジスタ３０、第１トランジスタ３１はオフになり、第１容量Ｃｓ０は、それが保持している第３段階ｃのスタート信号を第２トランジスタ３２および第４トランジスタ３４のゲートに入力し、第２トランジスタ３２および第４トランジスタ３４をオフにさせる。第２容量Ｃｓ１は、それが保持している第３段階ｃのハイレベル信号を第３トランジスタ３３のゲートに入力し、第３トランジスタ３３をオフにさせる。第１容量Ｃｓ０は、それが保持している第３段階ｃのスタート信号を第１制御トランジスタ１０のゲートに入力し、第１制御トランジスタ１０をオフにさせる。この過程において、ローレベル信号が第２制御トランジスタ２０のゲートに入力されることにより、第２制御トランジスタ２０は依然としてオン状態にあり、これにより、シフトレジスタ素子はローレベル信号を出力し、すなわち出力端４は開信号を出力する。その後の各段階において、前記第３段階ｃおよび第４段階ｄを絶えずに繰り返すことにより、出力端４から出力された信号は何れも開信号であるようにしている。
上記において、シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタがＰ型トランジスタであることを例にして、シフトレジスタ素子の作動原理を説明したが、シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタはＰ型トランジスタに限定されるのではなく、例えば、シフトレジスタ素子における各トランジスタおよび画素発光を制御する薄膜トランジスタはＮ型トランジスタであってもよい。この場合、スタート信号、第１クロック信号および第２クロック信号のタイミングを制御することにより、第１制御トランジスタ１０は１パルスにのみオフになり、他の時間帯にオンに維持されるようにして、シフトレジスタ素子は１パルスにのみ閉信号を出力し、他の時間帯に開信号を出力するようにする。
本発明によるシフトレジスタ素子によれば、第２制御トランジスタ２０のゲートがローレベル信号入力端６に接続され、すなわち第２制御トランジスタ２０のオンオフが直接にローレベル信号により制御されるため、第２制御トランジスタ２０のオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、本発明によるシフトレジスタ素子は、トランジスタの数を少なくすることにより、シフトレジスタ素子に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
別の技術案としては、本発明は、カスケード接続された複数段のシフトレジスタ素子を備えるシフトレジスタであって、前記シフトレジスタ素子が本発明による前記シフトレジスタ素子であるシフトレジスタを、さらに提供する。
別の技術案としては、本発明は、シフトレジスタを備えるゲート駆動回路であって、前記シフトレジスタが本発明による前記シフトレジスタであるゲート駆動回路を、さらに提供する。
本発明によるゲート駆動回路は、本発明による前記シフトレジスタを用い、第２制御トランジスタのオンオフをそれぞれに制御するための付加的トランジスタを別個設ける必要がなく、従来技術と比べて、トランジスタの数を少なくすることにより、シフトレジスタおよびゲート駆動回路に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
別の技術案としては、本発明は、ゲートとゲート駆動回路とを備える表示装置であって、前記ゲート駆動回路としては、本発明による前記ゲート駆動回路が用いられる表示装置を、さらに提供する。
具体的には、前記表示装置は、ＯＬＥＤ表示装置である。
本発明による表示装置は、本発明による前記ゲート駆動回路を用い、ゲート駆動回路に必要な占有スペースを小さくすることができ、表示装置の狭額縁設計の実現に寄与する。
以上の実施形態が単に本発明の原理を説明するために用いられた例示的な実施形態であり、本発明がこれに限定されないことは、理解されるべきである。本分野の一般的な技術者であれば、本発明の精神および実体から逸脱することなく様々な変更や改良を行うことができる。これらの変更や改良も本発明の保護範囲にあるものと見なされる。

Claims (8)

  1. 第１モジュールと、第２モジュールと、制御モジュールとを備えるシフトレジスタ素子であって、
    前記第１モジュールは、自段のシフトレジスタ素子の出力端にハイレベル信号を出力させるためのものであり、ゲートが前記制御モジュールに接続され、第１極がハイレベル信号入力端に接続され、第２極が自段のシフトレジスタ素子の出力端に接続される第１制御トランジスタを備え、
    前記制御モジュールは、前記第１制御トランジスタのオンオフを制御するためのものであり、
    前記第２モジュールは、自段のシフトレジスタ素子の出力端にローレベル信号を出力させるためのものであり、ゲート、第１極が何れもローレベル信号入力端に接続され、第２極が自段のシフトレジスタ素子の出力端に接続される第２制御トランジスタを備える
    ことを特徴とするシフトレジスタ素子。
  2. 請求項１に記載のシフトレジスタ素子において、
    前記制御モジュールは、スタート信号モジュールと、第１容量と、第１容量に並列接続される第１制御モジュール、 第２制御モジュールとを備え、
    前記スタート信号モジュールは、第１容量、第１制御モジュール、第２制御モジュールにスタート信号を供給するためのものであり、
    前記第１容量は、第１端がスタート信号モジュールに接続され、第２端が前記第１制御トランジスタのゲートに接続され、
    前記第１制御モジュールは、前記スタート信号および第１クロック信号入力端から入力された第１クロック信号に基づき、前記第１制御トランジスタのオンオフを制御するためのものであり、
    前記第２制御モジュールは、前記スタート信号および第２クロック信号入力端から入力された第２クロック信号に基づき、前記第１制御トランジスタのオンオフを制御するためのものである
    ことを特徴とするシフトレジスタ素子。
  3. 請求項２に記載のシフトレジスタ素子において、
    前記スタート信号モジュールは、ゲートが前記第１クロック信号入力端に接続され、第１極が前記スタート信号入力端に接続され、第２極が前記第１容量の第１端、前記第１制御モジュールおよび前記第２制御モジュールに接続される信号制御トランジスタを備える
    ことを特徴とするシフトレジスタ素子。
  4. 請求項３に記載のシフトレジスタ素子において、
    前記第１制御モジュールは、第２容量と、第１トランジスタと、第２トランジスタと、第３トランジスタとを備え、
    前記第１トランジスタのゲートおよび第１極は共に、前記第１クロック信号入力端に接続され、前記第１トランジスタの第２極は、前記第２トランジスタの第２極および前記第３トランジスタのゲートに接続され、
    前記第２トランジスタのゲートは前記信号制御トランジスタの第２極に接続され、前記第２トランジスタの第１極は前記ハイレベル信号入力端に接続され、前記第２トランジスタの第２極は前記第３トランジスタのゲートに接続され、
    前記第３トランジスタのゲートは前記第２容量の第１端に接続され、前記第２容量の第２端は前記ハイレベル信号入力端に接続され、前記第３トランジスタの第１極は前記ハイレベル信号入力端に接続され、前記第３トランジスタの第２極は前記第１制御トランジスタのゲート、前記第１容量の第２端に接続される
    ことを特徴とするシフトレジスタ素子。
  5. 請求項４に記載のシフトレジスタ素子において、
    前記第２制御モジュールは、ゲートが前記信号制御トランジスタの第２極、前記第１容量の第１端に接続され、第１極が前記第２クロック信号入力端に接続され、第２極が前記第１制御トランジスタのゲート、前記第１容量の第２端に接続される第４トランジスタを備える
    ことを特徴とするシフトレジスタ素子。
  6. カスケード接続された複数段のシフトレジスタ素子を備えるシフトレジスタであって、
    前記シフトレジスタ素子としては、請求項１〜５のいずれか一項に記載のシフトレジスタ素子が用いられる
    ことを特徴とするシフトレジスタ。
  7. シフトレジスタを備えるゲート駆動回路であって、
    前記シフトレジスタとしては、請求項６に記載のシフトレジスタが用いられる
    ことを特徴とするゲート駆動回路。
  8. ゲートとゲート駆動回路とを備える表示装置であって、
    前記ゲート駆動回路としては、請求項７に記載のゲート駆動回路が用いられる
    ことを特徴とする表示装置。
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