WO2015100889A1 - 栅极驱动电路、方法、阵列基板行驱动电路、显示装置和电子产品 - Google Patents

栅极驱动电路、方法、阵列基板行驱动电路、显示装置和电子产品 Download PDF

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曹昆
吴仲远
段立业
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Definitions

  • Gate drive circuit method, array substrate row drive circuit, display device, and electronic product
  • GOA Gate on array
  • Vth Threshold Voltage
  • OLED Organic Light Emitting Diode
  • the Vth unevenness in the entire OLED display panel and the Vth Shift generated after long-term operation can reduce the uniformity of the display of the OLED display panel.
  • the use of integrated * pole drive technology is the future development trend.
  • the CMOS Vtb compensation pixel design requires a peripheral driver circuit to match it, thus placing higher demands on GOA.
  • a primary object of the present invention is to provide a gate driving circuit, method, array substrate row driving circuit, display device, and electronic product to simultaneously compensate pixel threshold voltage and drive pixels to improve integration.
  • the present invention provides a gate driving circuit connected to a row of pixel units, the row of pixel units including interconnected row pixel driving modules and light emitting elements; and the row of pixel driving modules including driving transistors and driving Module and compensation module; the compensation module is connected to the cabinet a driving signal that is connected to the driving control signal and a driving level; the gate driving circuit includes:
  • a row pixel control unit configured to provide the gate scan signal to the compensation module, and provide the driving level to the driving module to control the compensation module to compensate a threshold voltage of the driving transistor;
  • a driving control unit configured to provide the driving control signal to the driving module to control the driving module to drive the light emitting component.
  • the row pixel control unit includes: a first start signal input end, a first control clock input end, a second control clock input end, a reset signal input end, an input clock end, a carry signal output end, and a cutoff control signal output. Terminal, output level terminal, output level pull-down control terminal and cabinet scan signal output terminal;
  • the row pixel control unit further includes:
  • the first pull-up node potential pull-up module when the first control clock signal and the first start signal are at a high level, pull the potential of the first pull-up node to a high level;
  • the first pull-up node potential pulls down the module, when the potential of the first pull-down node or the potential of the second pull-down node When it is high, the potential of the first pull-up node is pulled down to the first low level;
  • a first control clock switch configured to turn on a connection between the first control clock input end and the first pull-down node when the first control clock signal is at a high level
  • a second control clock switch configured to turn on a connection between the second control clock input end and the second pull-down node when the second control clock signal is at a high level
  • the first pull-down node potential pulls down the module, when the potential of the first pull-up node or the potential of the second pull-down node is high, pulling the potential of the first pull-down node to the first Low level
  • a second pull-down node potential pull-down module is connected to the reset signal input end, and configured to: when the potential of the first pull-up node or the potential of the first pull-down node is a high level, The potential of the pull-down node is pulled low to the first low level;
  • a first-bit control module configured to: when the potential of the first pull-up node is a high level, turn on a connection between the carry signal output end and the second control i-clock input end;
  • a first carry signal pull-down module configured to: when the potential of the first pull-down node or the potential of the second pull-down node is a high level, pull the potential of the carry signal to a first low level;
  • a first cut-off control module configured to: when the potential of the first pull-up node is a high level, turn on a connection between the second control clock input end and the cut-off control signal output end, when the first When the potential of the pull-down node or the potential of the second pull-down node is high, the connection between the output of the cut-off control signal and the output of the second low-level is turned on;
  • a first feedback module configured to: when the carry signal is at a high level, transmit a shutdown control signal to the first pull-up node potential pull-up module and the first pull-up node potential pull-down module;
  • a cabinet scan signal control module configured to: when the potential of the first pull-up node is a high level, turn on a connection between the second control clock input end and the » pole scan signal output end;
  • An input clock switch configured to: when the potential of the first pull-up node is high, turn on a connection between the input clock end and the output level pull-down control end;
  • a gate scan signal pull-down module configured to pull a potential of the gate scan signal to a second low level when a potential of the first pull-down node or a potential of the second pull-down node is a high level
  • An output level pull-down control module configured to: when the potential of the first pull-down node or the potential of the second pull-down node is a high level, pull the potential of the output level pull-down control terminal to a second low power Flat
  • the output level pull-up module pulls the output level to a high level when the output level pull-down control terminal outputs the second low level
  • An output level pull-down module is configured to pull the output level to a second low level when the output level pull-down control terminal outputs a high level.
  • the driving control unit includes: a second start signal input end, a third control clock input end, a fourth control clock input end, a driving control signal output end, and a driving control signal pull-down control end; the reset signal The input end, the carry signal output end and the cutoff control signal output end are respectively connected to the drive control unit;
  • the drive control unit further includes:
  • the second pull-up node potential pull-up module when the third control clock signal and the second start signal are at a high level, pull the potential of the second pull-up node to a high level;
  • the second pull-up node potential pulls down the module, and when the potential of the first pull-down node or the potential of the second pull-down node is high, the potential of the pull-up node is pulled to the first low level;
  • a third control clock switch configured to turn on a connection between the third control clock input end and the third pull-down node when the third control clock signal is at a high level
  • a fourth control clock switch configured to turn on a connection between the fourth control clock input end and the fourth pull-down node when the fourth control clock signal is at a high level
  • the third pull-down node potential pulls down the module, and when the potential of the second pull-up node or the potential of the fourth pull-down node is high, the potential of the third pull-down node is pulled to the first low Level
  • a fourth pull-down node potential pull-down module connected to the reset signal input end, configured to: when the potential of the second pull-up node or the potential of the third pull-down node is a high level, the fourth pull-down The potential of the node is pulled low to the first low level;
  • a second carry control module configured to: when the potential of the second pull-up node is a high level, turn on a connection between the carry signal output end and the fourth control clock input end;
  • a second carry signal pull-down module configured to: when the potential of the third pull-down node or the potential of the fourth pull-down node is a high level, pull the potential of the carry signal to a first low level;
  • a second cut-off control module configured to: when the potential of the second pull-up node is at a high level, turn on a connection between the fourth control clock input end and the cut-off control signal output end, when the When the potential of the three pull-down node or the potential of the fourth pull-down node is high, the connection between the output of the cut-off control signal and the output of the second low-level is turned on;
  • a second feedback module configured to: when the carry signal is at a high level, transmit a cutoff control signal to the second pull-up node potential pull-up module and the second pull-up node potential pull-down module;
  • a driving control submodule configured to: when the potential of the second pull-up node is a high level, turn on a connection between the fourth control clock input end and the pull-down control end of the driving control signal;
  • a driving control signal pull-up module configured to pull up a potential of the driving control signal to a high level when the driving control signal pull-down control terminal outputs a high level
  • the driving control signal pull-down module is configured to pull down the potential of the driving control signal to a second low level when the driving control signal pull-down control terminal outputs a high level.
  • the first pull-up node potential pull-up module includes:
  • a first pull-up node potential pull-up transistor wherein the gate is connected to the first pole and the first start signal input, and the second pole is connected to the first feedback module;
  • a second pull-up node potential pull-up transistor wherein the gate is connected to the first control clock input terminal, the first pole is connected to the second pole of the first pull-up node potential pull-up transistor, and the second pole is The first pull-up node is connected;
  • the first pull-up node potential pull-down module includes:
  • a first pull-up node potential pull-down transistor wherein a gate is connected to the first pull-down node, a first pole is connected to the first pull-up node, and a second pole is connected to the first feedback module;
  • a second pull-up node potential pull-down transistor wherein the gate is connected to the first pull-down node, the first pole is connected to the first pull-up node potential lowering the second pole of the transistor, and the second pole is connected First low level
  • a third pull-up node potential pull-down transistor wherein the gate is connected to the second pull-down node, the first pole is connected to the first pull-up node, and the second pole is connected to the first feedback module; a fourth pull-up node potential pull-down transistor, wherein the gate is connected to the second pull-down node, the first pole and the third pull-up node are pulled low to connect the second pole of the transistor, and the second pole is connected to the second pole a low level
  • the first pull-down node potential pull-down module includes:
  • a first pull-down transistor wherein a gate is connected to the first pull-up node, a first pole is connected to the first pull-down node, and a second pole is connected to the reset signal input end;
  • a second pull-down transistor wherein the gate is connected to the first pull-up node, the first pole is connected to the second pole of the first pull-down transistor, and the second pole is connected to the first low level;
  • a third pull-down transistor wherein the gate is connected to the second pull-down node, the first pole is connected to the first pull-down node, and the second pole is connected to the first low level;
  • the second pull-down node potential pull-down module includes:
  • a fourth pull-down transistor wherein a gate is connected to the first pull-up node, a first pole is connected to the second pull-down node, and a second pole is connected to the reset signal input end; a fifth pull-down transistor, wherein the gate is connected to the first pull-up node, the first pole is connected to the second pole of the fourth pull-down transistor, and the second pole is connected to the first low level;
  • a sixth pull-down transistor wherein the gate is connected to the first pull-down node, the first pole is connected to the second pull-down node, and the second pole is connected to the first low level.
  • the first carry control module includes:
  • a first carry control transistor wherein a cabinet is connected to the first pull-up node, a first pole is connected to the second control clock input end, and a second end is connected to the carry signal output end;
  • the first carry signal pull-down module includes:
  • a first carry signal pull-down transistor wherein the gate is connected to the first pull-down node, the first pole is connected to the carry signal output end, and the second pole is connected to the first low level;
  • a second carry signal pull-down transistor wherein the gate is connected to the second pull-down node, the first pole is connected to the carry signal output end, and the second pole is connected to the first low level;
  • the first cutoff control module includes:
  • a first cut-off control transistor wherein a gate is connected to the first pull-up node, a first pole is connected to the second control clock input end, and a second pole is connected to the cut-off control signal output end;
  • a control transistor wherein a gate is connected to the first pull-down node, a first pole is connected to the output of the cut-off control signal, and a second pole is connected to the first low level;
  • a third cut-off control transistor wherein the gate is connected to the second pull-down node, the first pole is connected to the output of the cut-off control signal, and the second pole is connected to the first low level;
  • the first feedback module includes:
  • a first feedback transistor wherein the gate is connected to the carry signal output end, the first pole is connected to the second pole of the first pull-up node potential pull-up transistor, and the second pole and the cut-off control signal output end connection.
  • the gate scan signal control module includes:
  • a gate scan control transistor wherein a » pole is connected to the first pull-up node, a first pole is connected to the second control clock signal, and a second pole is connected to the gate scan signal output end;
  • the gate scan signal pull-down module includes:
  • a first output pull-down transistor wherein the gate is connected to the first pull-down node, the first pole is connected to the gate scan signal output end, and the second pole is connected to the second low level;
  • a second output pull-down transistor wherein the » pole is connected to the second pull-down node, the first pole is connected to the » pole scan signal output end, and the second pole is connected to the second low level;
  • the output level pull-up module includes:
  • An output level pull-up transistor wherein the cabinet pole and the first pole are connected to a high level, and the second pole is connected to the output level end;
  • the output level pull-down control module includes:
  • a « pole is connected to the first pull-down node, a first pole is connected to the output level pull-down control terminal, and a second pole is connected to a second low level;
  • a second pull-down control transistor wherein the » pole is connected to the second pull-down node, the first pole is connected to the output level pull-down control terminal, and the second pole is connected to the second low level;
  • the output level pull-down module includes:
  • An output level pull-down transistor wherein the cabinet is connected to the output level pull-down control terminal, the first pole is connected to the output level terminal, and the second pole is connected to the second low level.
  • the second pull-up node potential pull-up module includes:
  • a third pull-up node potential pull-up transistor wherein the gate is connected to the first pole and the second start signal input, and the second pole is connected to the second feedback module;
  • a fourth pull-up node potential pull-up transistor wherein the gate is connected to the third control clock input terminal, and the first pole is connected to the second pole of the third pull-up node potential pull-up transistor, and the second pole is The second pull-up node is connected;
  • the second pull-up node potential pull-down module includes:
  • a fifth pull-up node potential pull-down transistor wherein the gate is connected to the third pull-down node, the first pole is connected to the second pull-up node, and the second pole is connected to the second feedback module;
  • a sixth pull-up node potential pull-down transistor wherein the gate is connected to the third pull-down node, the first pole and the fifth pull-up node are pulled low to connect the second pole of the transistor, and the second pole is connected to the second pole a low level
  • a seventh pull-up node potential pull-down transistor wherein the gate is connected to the fourth pull-down node, the first pole is connected to the second pull-up node, and the second pole is connected to the second feedback module;
  • the eighth pull-up node potential pulls down the transistor, wherein the gate is connected to the fourth pull-down node, the first pole and the seventh pull-up node are pulled low to connect the second pole of the transistor, and the second pole is connected to the second pole One Low level
  • the third pull-down node potential pull-down module includes:
  • a seventh pull-down transistor wherein the gate is connected to the second pull-up node, the first pole is connected to the third pull-down node, and the second pole is connected to the reset signal input end;
  • An eighth pull-down transistor wherein the gate is connected to the second pull-up node, the first pole is connected to the second pole of the seventh pull-down transistor, and the second pole is connected to the first low level;
  • a ninth pull-down transistor wherein the gate is connected to the fourth pull-down node, the first pole is connected to the third pull-down node, and the second pole is connected to the first low level;
  • the fourth pull-down node potential pull-down module includes:
  • a tenth pull-down transistor wherein a gate is connected to the second pull-up node, a first pole is connected to the fourth pull-down node, and a second pole is connected to the reset signal input end;
  • An eleventh pull-down transistor wherein the gate is connected to the second pull-up node, the first pole is connected to the second pole of the tenth pull-down transistor, and the second pole is connected to the first low level;
  • a twelfth pull-down transistor wherein the gate is connected to the third pull-down node, the first pole is connected to the fourth pull-down node, and the second pole is connected to the first low level.
  • the second carry control module includes:
  • a second carry control transistor wherein the » pole is connected to the second pull-up node, the first pole is connected to the fourth control clock input end, and the second end is connected to the carry signal output end;
  • the second carry signal pull-down module includes:
  • a third carry signal pull-down transistor wherein the gate is connected to the third pull-down node, the first pole is connected to the carry signal output end, and the second pole is connected to the first low level;
  • a fourth carry signal pull-down transistor wherein the gate is connected to the fourth pull-down node, the first pole is connected to the carry signal output end, and the second pole is connected to the first low level;
  • the second cutoff control module includes:
  • a fourth cut-off control transistor wherein: the » pole is connected to the second pull-up node, the first pole is connected to the fourth control clock input end, and the second pole is connected to the cut-off control signal output end; a control transistor, wherein a pole is connected to the third pull-down node, a first pole is connected to the output of the cut-off control signal, and a second pole is connected to the first low level;
  • a sixth cut-off control transistor wherein the pole is connected to the fourth pull-down node, the first pole The cut-off control signal output end is connected, and the second pole is connected to the first low level;
  • the second feedback module includes:
  • a second feedback transistor wherein the gate is connected to the carry signal output end, the first pole is connected to the second pole of the third pull-up node potential pull-up transistor, and the second pole and the cut-off control signal output end connection.
  • the driving control sub-module includes: a driving control transistor, wherein the gate is connected to the second pull-up node, the first pole is connected to the fourth control clock input, and the second pole and the driving Control signal pull-down control terminal connection;
  • the drive control signal pull-up module includes:
  • the drive control signal pull-down control module includes:
  • a first driving pull-down control transistor wherein a gate is connected to the third pull-down node, a first pole is connected to the driving control signal pull-down control terminal, a second pole is connected to a second low level; and, a second driving a pull-down control transistor, wherein the gate is connected to the fourth pull-down node, the first pole is connected to the pull-down control terminal of the driving control signal, and the second pole is connected to the second low level;
  • the driving control signal pull-down module includes:
  • the pull-down transistor is driven, wherein the gate is connected to the pull-down control terminal of the driving control signal, the first pole is connected to the output of the driving control signal, and the second pole is connected to the second low level.
  • the first control clock signal and the second control clock signal are inverted; a duty ratio of the first control clock signal, a duty ratio of the second control clock signal, and the first start The duty cycle of the signal is 0.5;
  • the third control clock signal and the fourth control clock signal are inverted
  • the duty ratio of the third control clock signal, the duty ratio of the fourth control clock signal, and the duty ratio of the second start signal are all less than 0.5.
  • the present invention also provides a gate driving method, which is applied to the above gate driving circuit, including
  • the gate scan signal output terminal outputs a high level, and the output signal at the output level terminal is inverted from the input clock signal;
  • the drive control signal is inverted from the second start signal at the next clock cycle in which the high level is input from the second start signal input terminal.
  • the present invention also provides an array substrate row driving circuit comprising a plurality of stages of the above gate driving circuit
  • the off control signal output end of each stage of the gate driving circuit is connected to the reset signal input end of the upper stage gate driving circuit
  • the carry signal output of each stage of the gate drive circuit is coupled to the first start signal input of the next stage gate drive circuit.
  • an input clock signal input to the n+1th stage gate driving circuit is inverted with an input clock signal input to the nth stage gate driving circuit
  • n is an integer greater than or equal to ⁇ , and ⁇ +1 is less than or equal to the number of stages of the gate driving circuit included in the array substrate row driving circuit.
  • the present invention provides a display device including the above-described gate driving circuit.
  • the display device is an organic light emitting diode OLED display device or a low temperature polysilicon LTPS display device.
  • Embodiments of the present invention also provide an electronic product including the display device as described above.
  • the gate driving circuit, the method, the array substrate row driving circuit and the display device of the present invention are configured to provide the compensation module with the gate scanning signal, and provide the driving module with the Driving a level to control the line pixel control unit of the compensation module to compensate for the threshold voltage of the driving transistor, and configured to provide the driving module with the driving control signal to control driving of the driving module to drive the light emitting element
  • the control unit can simultaneously compensate the pixel threshold voltage and the driving pixel; the gate driving circuit and the array substrate row driving circuit of the invention are applied to the OLED display panel, which can improve the process integration degree of the OLED display panel and reduce the cost.
  • IB is a circuit diagram of an embodiment of a row pixel driving module included in a row pixel unit connected to the gate driving circuit of the present invention; 1C is a timing chart showing the operation of the row pixel driving module shown in FIG. 1B;
  • FIG. 2 is a structural block diagram of a row pixel driving unit of a gate driving circuit according to an embodiment of the present invention
  • FIG. 3 is a circuit diagram of a row pixel driving unit of a cabinet driving circuit according to an embodiment of the present invention
  • FIG. 4 is a block diagram showing a structure of a driving control unit of a pole driving circuit according to an embodiment of the present invention
  • FIG. 6A is a first start signal, a second start signal, and a first control clock signal of the array substrate row driving circuit according to the embodiment of the present invention.
  • 6B is a timing chart showing the operation of the array substrate row driving circuit according to the embodiment of the present invention.
  • the gate driving circuit of the embodiment of the present invention is connected to a row of pixel units, the row of pixel units includes a row of pixel driving modules and light emitting elements connected to each other; the row of pixel driving modules includes a driving transistor, a driving module and a compensation module; The compensation module is connected to the gate scan signal; the driving module is connected to the driving control signal and the driving level; the gate driving circuit includes:
  • a row pixel control unit configured to provide the gate scan signal to the compensation module, and provide the driving level to the driving module to control the compensation module to compensate a threshold voltage of the driving transistor;
  • a driving control unit configured to provide the driving control signal to the driving module to control the driving module to drive the light emitting component.
  • the gate driving circuit of the embodiment of the invention is configured to provide a row pixel control unit that provides a driving scan level for the driving module and a driving pixel for controlling the threshold voltage of the driving transistor, and is set to be driven.
  • the module provides a drive control unit for driving the control signal to control the drive module to drive the light-emitting element, and provides a gate drive circuit capable of compensating for the pixel threshold voltage.
  • the gate driving circuit described in the embodiment of the invention is applied to an OLED display panel, which can improve the process integration degree of the OLED display panel and reduce the cost.
  • the row of pixel units includes a row of pixel driving modules and an OLED connected to each other.
  • the cathode of the OLED is connected to the low level ELVSS;
  • the row pixel driving module comprises a driving transistor ⁇ , a driving module 102 and a compensation module 10];
  • the compensation module 10] is connected to the gate scanning signal GO...S1 ( n )
  • the driving module is 02 connected to the driving control signal GO...S2 (: n:) and the driving level GO...ELVDD (n);
  • the gate driving circuit includes:
  • the row pixel control unit 11 is configured to provide the gate scan signal GO....S1 (n) for the compensation module 101, and provide the driving level GO..ELVDD( ⁇ ) for the driving module 102. , to control the compensation module ⁇ 01 to compensate the threshold voltage of the driving transistor T1;
  • the driving control unit 12 is configured to provide the driving control signal GO..S2(n) to the driving module 102 to control the driving module 102 to drive the OLED.
  • an embodiment of the row pixel driving module includes a driving transistor T1, a compensation transistor ⁇ 2, a driving control transistor ⁇ '3, a first capacitor C1, and a second capacitor C2;
  • ⁇ 2 is included in the compensation module, and ⁇ 3 is included in the driving module;
  • the gate of ⁇ 2 is connected to the gate scanning signal Si, the second pole of T2 is connected to the data signal DATA, the gate of T3 is connected to the driving control signal S2, and the first pole of T3 is connected to the output level ELVDD;
  • the cathode access level of the OLED is ELVSS.
  • Figure 1C is an operational timing diagram of an embodiment of a row pixel drive module as shown in Figure IB.
  • the present invention provides a GOA unit capable of cooperating with a Vth (threshold) compensation pixel design, the GOA unit being capable of outputting two signals, one of which is a pulsed high level signal, which can be used as a gate scan signal (eg In Fig. 1A, S1), the other output signal is a pulsed low level signal, which can be used as ELVDD (as shown in Figure iA).
  • a gate scan signal eg In Fig. 1A, S1
  • ELVDD as shown in Figure iA
  • the driving pixel also needs a low level pulse signal S2 to control the switching of the ELVDD signal.
  • the low-level pulse signal S2 of the nth row can be shared with the ELVDD signal of the n-th row, and the threshold compensation of the pixel can be realized by driving the timing of the start signal and the clock signal to drive the pixel. .
  • the gate driving circuit according to the embodiment of the present invention is divided into left and right portions with respect to the panel display, and the row pixel control unit disposed on the left side can respectively provide the gate scanning signal GO_Sl(n) and the driving level GO for the pixel.
  • ELVDD ( ⁇ ) the drive control unit set on the right can provide the drive control signal GO_S2(n) for the pixel.
  • the threshold compensation of the pixel can be realized.
  • Drive pixels As shown in FIG. 2, in the »pole drive circuit described in the embodiment of the present invention:
  • the row pixel control unit includes a first start signal input terminal STV1, a first control clock input terminal CLKA, a second control clock input terminal CLKB, a reset signal input terminal RESET (n:), an input clock terminal CLKIN (n), a carry Signal output terminal COUT (n), cutoff control signal output terminal IOFF), output level terminal GO..ELVDD), output level pull-down control terminal GVDD and *pole scan signal output terminal GO..S1 (n);
  • the row pixel control unit further includes:
  • the first pull-up node potential pull-up module 101 is configured to: when the first control clock signal and the first start signal are at a high level, pull the potential of the first pull-up node to a high level;
  • the first pull-up node potential pull-down module 022 is used to pull the potential of the first pull-up node Q1 to the first level when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high Low level VG1L1;
  • a first control clock switch 141 configured to turn on a connection between the first control clock input terminal CLKA and the first pull-down node QB1 when the first control clock signal is at a high level
  • a second control clock switch 142 configured to turn on a connection between the second control clock input terminal CLKB and the second pull-down node QB2 when the :::::: control clock signal is high level;
  • the first pull-down node potential pulls down the module 12, when the potential of the first pull-up node Q or the potential of the second pull-down node QB2 is high, the potential of the first pull-down node QB1 is pulled Low is the first low level VGLi;
  • a second pull-down node potential pull-down module 13 connected to the reset signal input terminal RESET ( II ) when the potential of the first pull-up node Q1 or the potential of the first pull-down node QB1 is high Pulling the potential of the second pull-down node QB2 to the first low level VGL1;
  • the first carry control module 151 is configured to: when the potential of the first pull-up node Q1 is high, turn on between the carry signal output terminal COUT (n) and the second control clock input terminal CLKB Connection
  • the first carry signal pull-down module 152 is configured to: when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high, pull the potential of the carry signal to the first low power Flat VG1L1;
  • a first cutoff control module 61 configured to turn on the second control clock input terminal CLKB and the cutoff control signal output terminal IOFF(n) when the potential of the first pull-up node Q1 is at a high level
  • the connection between the first pull-down node QB] or the potential of the second pull-down node QB2 is high, turning on the off control signal output terminal IOFF (n) and the second low-level output terminal
  • the pole scan signal control module 171 when the potential of the first pull-up node Q1 is high, turning on the second control clock input terminal CLKB and the gate scan signal output terminal GO...
  • the input clock switch 181 is configured to: when the potential of the first pull-up node Q1 is high, turn on the connection between the input clock terminal CLKIN (n) and the output level pull-down control terminal G-VDD *
  • the pole scan signal pull-down module 172 is configured to: when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high, pull the potential of the gate scan signal to the second low power Flat VGL2;
  • the output level pull-up module 182 is configured to pull the output level to a high level when the output level pull-down control terminal G-VDD outputs the second low level VGL2;
  • the output level pull-down control module 183 is configured to pull the output level down the potential of the control terminal G-VDD when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high Pulling low to the second low level VGL2;
  • the output level pull-down module 184 is configured to pull the output level to the second low level VGL2 when the output level pull-down control terminal G-VDD outputs a high level.
  • the row driving circuit included in the gate driving circuit of this embodiment of the present invention uses two pull-down nodes: a first pull-down node QB1 and a second pull-down node QB2 to pull the output low, the first pull-down node QB1 and The second pull-down node QB2 is AC and complementary at the non-output time, so that the threshold drift can be reduced, and there is no gap in the output pull-down, so stability and reliability can be improved.
  • the row driving circuit included in the gate driving circuit of the embodiment of the present invention can realize the pair of pixels by adjusting the first start signal, the first control clock signal, the second control clock signal and the input clock signal during operation. Threshold compensation.
  • the transistors employed in all embodiments of the present invention may each be a thin film transistor or a field effect transistor or other device having the same characteristics.
  • one of the poles is referred to as a source and the other pole is referred to as a drain.
  • the transistor can be classified into an N-type transistor or a P-type transistor according to the characteristics of the transistor.
  • the driving circuit provided by the embodiment of the present invention, when the N-type transistor or the P-type transistor is specifically implemented, it can be easily conceived by those skilled in the art without creative work, and thus is also in the protection scope of the embodiment of the present invention. inside.
  • the first pole of the N-type transistor may be the source, the second pole of the N-type transistor may be the drain; the first pole of the P-type transistor may be the drain, the P-type transistor The second pole can be the source.
  • the first pull-up node potential pull-up module 101 includes:
  • a first pull-up node potential pull-up transistor T101 a gate connected to the first pole and the first start signal input terminal STV1, and a second pole connected to the first feedback module 162;
  • a second pull-up node potential pull-up transistor Ti02 a gate connected to the first control clock input terminal CLKA, and a first pole connected to the second pole of the first pull-up node potential pull-up transistor T101, the second pole Connected to the first pull-up node Q1;
  • the pull-up node potential pull-down module 102 includes:
  • the first pull-up node potential pulls down the transistor T201, the gate is connected to the first pull-down node QB1, the first pole is connected to the first pull-up node Q1, and the second pole is connected to the first feedback module 162 ;
  • the second pull-up node potential pulls down the transistor T202, the gate is connected to the first pull-down node QB1, the first pole is connected to the first pull-up node potential pull-down transistor T201, and the second pole is connected Into the first low level VGL1;
  • the third pull-up node potential pulls down the transistor ⁇ 203 the pole is connected to the second pull-down node QB2, the first pole is connected to the first pull-up node Q1, and the second pole is connected to the first feedback module 162; as well as,
  • the first pull-down node potential pull-down module 12 includes:
  • a first pull-down transistor T2 a pole connected to the first pull-up node Q1, a first pole connected to the first pull-down node QB1, and a second pole connected to the reset signal input terminal RESET(n) a second pull-down transistor T22, the » pole is connected to the first pull-up node Q1, the first pole is connected to the second pole of the first pull-down transistor T21, and the second pole is connected to the first low level VGL.
  • a third pull-down transistor T23 the gate is connected to the second pull-down node QB2, the first pole is connected to the first pull-down node QB1, and the second pole is connected to the first low-level VGU
  • the second pull-down node potential pull-down module 13 includes:
  • a fourth pull-down transistor ⁇ 31 a cabinet connected to the first pull-up node Q1, a first pole connected to the second pull-down node QB2, and a second pole connected to the reset signal input terminal RESET (n);
  • Pull-down transistor T32 the gate is connected to the first pull-up node Q1, the first pole is connected to the second pole of the third pull-down transistor T31, the second pole is connected to the first low level VGL1U and the sixth pull-down
  • the transistor T33 has a gate connected to the first pull-down node QB1, a first pole connected to the second pull-down node QB2, and a second pole connected to the first low level VGL1.
  • the carry control module 151 includes: a carry control transistor T51, the drain is connected to the first pull-up node Q1, and the first pole and the second control clock The input terminal CLKB is connected, and the ::::: terminal is connected to the carry signal output terminal COUT ( ⁇ );
  • the carry signal pull-down module 152 includes:
  • a first carry signal pull-down transistor T52i a gate connected to the first pull-down node QB1, a first pole connected to the carry signal output terminal COUT(n), and a second pole connected to the first low level VGL1;
  • the first cutoff control module 161 includes:
  • a first cut-off control transistor T611 the gate is connected to the first pull-up node Q1, the first pole Connected to the second control clock input terminal CLKB, and the second pole is connected to the cutoff control signal output terminal [OFF (n);
  • a second cut-off control transistor T612 a gate connected to the first pull-down node QB1, a first pole connected to the cut-off control signal output terminal lOFF(n), and a second pole connected to the first low-level VGIJ;
  • the first feedback module 162 includes:
  • a first feedback transistor T62 the gate is connected to the first carry signal output terminal COUT(n), the first pole is connected to the second pole of the first pull-up node potential pull-up transistor T101, and the second pole is disconnected from the second pole
  • the control signal output I0FF ( 11 ) is connected.
  • the gate scan signal control module 171 includes:
  • a gate scan control transistor T7i a gate connected to the first pull-up node Q1, a first pole connected to the second control clock signal CLKB, and a second pole and the drain scan signal output terminal GO_S1 ( 11) connection;
  • the gate scan signal pull-down module 172 includes:
  • a second output pull-down transistor T722 a gate connected to the second pull-down node QB2, a first pole connected to the gate scan signal output terminal GO_Sln (n), and a second pole connected to the second low level VGL2 ;
  • the input clock switch 181 includes an input transistor T81;
  • the input transistor T8i has a gate connected to the first pull-up node Q1, a first pole connected to CLKIN (n), and a second pole connected to G-VDD;
  • the output level pull-up module 182 includes:
  • the output level pull-up transistor T82 has a gate and a first pole connected to a high level VDD, and a second pole is connected to the output level terminal GO_ELVDD(n);
  • the output level pull-down control module 183 includes:
  • a first pull-down control transistor T831 the gate is connected to the first pull-down node QB1, first The pole is connected to the output level pull-down control terminal G.JVDD, and the second pole is connected to the second low level VGL2;
  • the second pull-down control transistor T832, the gate is connected to the second pull-down node QB2, the first pole is connected to the output level pull-down control terminal G...VDD, and the second pole is connected to the second low level VGL2;
  • the output level pull-down module 184 includes:
  • An output level pull-down transistor ⁇ 84 a gate connected to the output level pull-down control terminal G....VDD, a first pole connected to the output level terminal GO..ELVDD(n), and a second pole connected Two low level VGL2.
  • the first control clock signal and the second control clock signal are complementary.
  • the first control clock switch 141 includes:
  • the first control transistor T41 has a gate and a first pole connected to CLKA, a second pole connected to QB1, and a second control clock switch 142 comprising:
  • the second control transistor T42 has a gate and a first pole connected to CLKB, and a second pole connected to QB2.
  • the first storage capacitor C1 is connected between Q and COUT( ⁇ ).
  • T10 T102 , ⁇ 42 , ⁇ 20 ⁇ 202 , ⁇ 203 , and ⁇ 204 are ⁇ transistors, ⁇ 2 ⁇ 2.2, ⁇ 3 ⁇ 32, ⁇ 4 ⁇ 5 ⁇ 52 ⁇ 522, T61 T612, T613, ⁇ 62, ⁇ 71, ⁇ 72 ⁇ ⁇ 722 ⁇ 8 ⁇ ⁇ 82, ⁇ 83 ⁇ 832 and ⁇ 84 are ⁇ -type transistors.
  • the types of transistors can also be changed, and only the same on-and-off control effects can be achieved.
  • the driving control unit includes a second start signal input terminal STV2, a third control clock input terminal CLKC, a fourth control clock input terminal CLKD, a drive control signal output terminal GO_S2(n), and a drive. a control signal pull-down control terminal G-S2; the drive control unit is respectively connected to the reset signal input terminal RESET ( ⁇ ), the carry signal output terminal COUT (n) and the cut-off control signal output terminal IOFF ( n ) ;
  • the drive control unit further includes:
  • a third pull-up node potential pull-up module 103 configured to pull the potential of the second pull-up node Q2 to a high level when the third control clock signal and the second start signal are at a high level;
  • the fourth pull-up node potential pull-down module 104 is configured to pull the potential of the second pull-up node Q2 to be the first when the potential of the third pull-down node QB3 or the potential of the fourth pull-down node QB4 is high Low level VGL1;
  • a third control clock switch 143 configured to turn on a connection between the third control clock input terminal CL C and the third pull-down node QB3 when the third control clock signal is at a high level
  • a fourth control clock switch 143 configured to turn on a connection between the fourth control clock input terminal CLD and the fourth pull-down node QB4 when the fourth control clock signal is at a high level
  • the third pull-down node potential pull-down module 14 is configured to pull the potential of the third pull-down node QB3 low when the potential of the second pull-up node Q2 or the potential of the fourth pull-down node QB4 is high Is the first low level VGL1;
  • a fourth pull-down node potential pull-down module 15 connected to the reset signal input terminal RESET (n), when the potential of the second pull-up node Q2 or the potential of the third pull-down node QB3 is high Pulling the potential of the fourth pull-down node QB4 to the first low level VGL1;
  • a second carry control module 153 configured to turn on between the carry signal output terminal COUT(n) and the fourth clock signal input terminal CLKD when a potential of the second pull-up node Q2 is a high level Connection
  • the second carry signal pull-down module 154 is configured to: when the potential of the third pull-down node QB3 or the potential of the fourth pull-down node QB4 is high, pull the potential of the carry signal to the first low level VG1L1;
  • the second cutoff control module 163 is configured to: when the potential of the second pull-up node Q2 is high, between the fourth clock signal input terminal CLKD and the cutoff control signal output terminal IOFF (n) Connection, when the potential of the first pull-down node QB1 or the potential of the second pull-down node QB2 is high level, turning on the cut-off control signal output terminal IOFF (n) and the second low-level output terminal
  • the second low level output terminal outputs a second low level VGL2;
  • the second feedback module 164 when the carry signal is high, the cutoff control signal is transmitted to the second pull-up node potential pull-up module 103 and the second pull-up node potential pull-down module 104;
  • a driving control sub-module 191 configured to: when the potential of the second pull-up node Q2 is ⁇ level i, turning on the fourth control clock input terminal CLKD and the driving control signal pull-down control terminal G S2 the connection between;
  • the driving control signal pull-up module 192 is configured to: when the driving control signal pull-down control terminal G...S2 outputs a high level, pull the potential of the driving control signal to a high level VDD;
  • a driving control signal pull-down control module 93 configured to pull the driving control signal to the control terminal G... S2 when the potential of the third pull-down node QB3 or the potential of the fourth pull-down node QB4 is high The potential is pulled low to the second low level VGL2;
  • the driving control signal pull-down module 194 is configured to pull down the potential of the driving control signal to the second low level VGL2 when the driving control signal pull-down control terminals G...S2 output a high level.
  • the driving control unit included in the gate driving circuit of this embodiment of the present invention uses two pull-down nodes: a third pull-down node QB3 and a fourth pull-down node QB4 to pull the output low, the third pull-down node QB3 and the fourth pull-down
  • the node QB4 is AC and complementary at the non-output time, so the threshold drift can be reduced, and there is no gap in the output pull-down, so stability and reliability can be improved.
  • the driving control unit included in the gate driving circuit of the embodiment of the present invention can drive the image by adjusting the second start signal, the third control clock signal and the fourth control clock signal during operation, and is not
  • the types of transistors employed in all embodiments of the present invention are limited, that is, the transistors employed in all embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics.
  • the transistor in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain.
  • the transistor can be classified into an N-type transistor or a P-type transistor according to the characteristics of the transistor.
  • the driving circuit provided by the embodiment of the present invention when the N-type transistor or the P-type transistor is implemented, it can be easily imagined by those skilled in the art without creative work, so the ffi is protected in the embodiment of the present invention. Within the scope.
  • the first pole of the N-type transistor may be the source, the second pole of the N-type transistor may be the drain; the first pole of the P-type transistor may be the drain, the P-type transistor The second pole can be the source.
  • the second pull-up node potential pull-up module 103 includes:
  • a third pull-up node potential pull-up transistor T103 a cabinet pole and a first pole and the second start signal
  • the input terminal STV2 is connected, the second pole is connected to the second feedback module 164; and, the fourth pull-up node potential pull-up transistor T104, the gate and the third control clock input end
  • CL C is connected, the first pole is connected to the second pole of the third pull-up node potential pull-up transistor ⁇ 03, and the second pole is connected to the second pull-up node Q2;
  • the second pull-up node potential pull-down module 104 includes:
  • the fifth pull-up node potential pulls down the transistor 205, the gate is connected to the third pull-down node QB3, the first pole is connected to the second pull-up node Q2, and the second pole is connected to the second feedback module 164;
  • the sixth pull-up node potential pulls down the transistor ⁇ '206, the gate is connected to the third pull-down node QB3, and the first pole and the third pull-up node are pulled low to connect the second pole of the transistor ⁇ 203, the second pole Connect to the first low level VGL1;
  • the seventh pull-up node potential pulls down the transistor 207, the gate is connected to the fourth pull-down node QB4, the first pole is connected to the second pull-up node Q2, and the second pole is connected to the second feedback module 164; as well as,
  • the eighth pull-up node potential pulls down the transistor 208, the gate is connected to the fourth pull-down node QB4, and the first pole and the seventh pull-up node are pulled low to connect the second pole of the transistor 207, and the second pole is connected.
  • the third pull-down node potential pull-down module 14 includes:
  • a seventh pull-down transistor ⁇ 27 the drain is connected to the second pull-up node Q2, the first pole is connected to the third pull-down node QB3, and the second pole is connected to the reset signal input terminal RESET(n);
  • Pull-down transistor T28 the drain is connected to the second pull-up node Q2, the first pole is connected to the second pole of the seventh pull-down transistor ⁇ 27, the second pole is connected to the first low level VGL1;
  • the ninth Pull-down transistor ⁇ 29 the gate is connected to the third pull-down node QB4, the first pole is connected to the third pull-down node QB3, and the second pole is connected to the first low level VGL1;
  • the fourth pull-down node potential pull-down module 15 includes:
  • a tenth pull-down transistor ⁇ 51 a gate connected to the pull-up node Q, a first pole connected to the second pull-down node QB2, and a second pole connected to the reset signal input terminal RESET(n);
  • An eleventh pull-down transistor T52 the gate is connected to the pull-up node Q, the first pole is connected to the second pole of the fourth pull-down transistor T31, and the second pole is connected to the first low level VGL1;
  • the twelfth pull-down transistor T53 has a cabinet connected to the third pull-down node QB3, a first pole connected to the fourth pull-down node QB4, and a second pole connected to the first low level VGL1.
  • the second carry control module 153 includes:
  • a second carry control transistor T52 the gate is connected to the second pull-up node Q2, the first pole is connected to the fourth control clock input terminal CLKD, and the second terminal is connected to the carry signal output terminal COUT(n) ;
  • the second carry signal pull-down module 154 includes:
  • the cutoff control module 163 includes:
  • a fourth cut-off control transistor T631 a gate connected to the second pull-up node Q2, a first pole connected to the fourth control clock input terminal CLKD, and a second pole and the cut-off control signal output terminal IOFF(n) Connection
  • a fifth cut-off control transistor T632 the gate is connected to the third pull-down node QB3, the first pole is connected to the cut-off control signal output terminal IOFF (r is connected, and the second pole is connected to the first low level VGLi;
  • a sixth cut-off control transistor T633 the gate is connected to the fourth pull-down node QB4, the first pole is connected to the cut-off control signal output terminal lOFF(n), and the second pole is connected to the first low level VGL1;
  • the second feedback module 164 includes:
  • a second feedback transistor T64 the gate is connected to the carry signal output terminal COUT (n), the first pole is connected to the second pole of the third pull-up node potential pull-up transistor T103, and the second pole is disconnected from the second pole
  • the control signal output terminal IOFF(n) is connected.
  • the driving control sub-module 191 includes: a driving control transistor T91, a gate connected to the second pull-up node Q2, a first pole connected to the fourth control clock input terminal CLKD, and a second pole
  • the driving control signal pull-down control terminal G_S2 is connected;
  • the second driving control signal pull-up module 192 includes: The driving control pull-up transistor T92, the gate and the first pole are connected to the high level VDD, and the second pole is connected to the driving control signal output end GO.. S2 (n);
  • the drive control signal pull-down control module 193 includes:
  • a first driving pull-down control transistor T931 a gate connected to the third pull-down node QB3, a first pole connected to the driving control signal pull-down control terminal G...S2, and a second pole connected to the second low level VGL2 ; as well as,
  • a second driving pull-down control transistor ⁇ 932 a gate connected to the fourth pull-down node QB4, a first pole connected to the driving control signal pull-down control terminal G....S2, and a second pole connected to the second low level VGL2 ;
  • the drive control signal pull-down module 194 includes:
  • the gate is connected to the drive control signal pull-down control terminals G...S2, the first pole is connected to the drive control signal output terminal GO.. S1 (11), and the second pole is connected to the second Low level VGL2.
  • the first control clock signal and the second control clock signal are complementary.
  • the third control clock switch 143 includes:
  • the third control transistor T43 has a drain and a first pole connected to the CLKC, a :::: pole connected to the QB3, and a fourth control clock switch 144 including:
  • the fourth control transistor ⁇ 44 has a gate and a first pole connected to CLKD, a second pole connected to QB4, and a second storage capacitor C2 connected between Q2 and COUT2 ( ⁇ ).
  • ⁇ 103, ⁇ 104, ⁇ 44, ⁇ 205, ⁇ 206, ⁇ 207, ⁇ 208, ⁇ 53, ⁇ 29 are ⁇ -type transistors, ⁇ 27, ⁇ 28, ⁇ 51, ⁇ 52, ⁇ 43, ⁇ 52, ⁇ 54 ⁇ 542, ⁇ 631, ⁇ 632 ⁇ 633, ⁇ 64, ⁇ 91, ⁇ 92, ⁇ 931, ⁇ 932, and ⁇ 94 are ⁇ -type transistors.
  • the types of transistors can also be changed, and only the same on and off control effects can be achieved.
  • the first control clock signal input by the CLKA and the second control clock signal input by the CLKB are inverted; the duty ratio of the first control clock signal, and the second control clock signal
  • the empty ⁇ : ⁇ and the first start signal input by STV1 have a duty ratio of 0.5;
  • a third control clock signal input by CLKC and a fourth control clock signal input by CLKD are inverted; a duty ratio of the third control clock signal, a duty ratio of the fourth control clock signal, and
  • the duty cycle of the second start signal of the STV1 input is less than 0.5.
  • phase relationship between GO...S1(n) and GO...S2(n) is the same as the phase relationship between S1 and S2 in Fig. 1C.
  • applying the gate driving circuit described above includes the following steps:
  • the »pole scan signal output terminal outputs a high level, and the output signal at the output level terminal is inverted from the input clock signal;
  • the drive control signal is inverted from the second start signal at the next clock cycle in which the high level is input from the second start signal input terminal.
  • the present invention also provides an array substrate row driving circuit comprising a plurality of stages of the above gate driving circuit
  • the off control signal output end of each stage of the gate driving circuit is connected to the reset signal input end of the upper stage gate driving circuit
  • the carry signal output of each stage of the gate drive circuit is coupled to the first start signal input of the next stage gate drive circuit.
  • the input clock signal CLKIN1 input to the 11th-th stage gate drive circuit is inverted with the input clock signal CLKIN2 signal input to the 11th stage gate drive circuit.
  • 11 is an integer greater than or equal to 1, and 11-H is less than or equal to the number of stages of the gate driving circuit included in the array substrate row driving circuit.
  • Fig. 6A is a waveform diagram of the gate driving circuits STV1, STV2, CLKA, CLKB, CLKC, CLKD, CLKINi, and CLKIN2 in operation of the embodiment of the present invention.
  • 6B is a GO-Si(n), GO-SI GO-ELVDD(n), GO-ELVDD(n+l), GO-S2(n) outputted by the array substrate row driving circuit according to the embodiment of the present invention. And the waveform of GO-S2 (ni-1).
  • the carry signal outputted by the upper-stage gate driving circuit is connected to the first start signal input end of the adjacent lower-level gate driving circuit, thereby implementing the present invention.
  • the row clock control unit and the drive control unit included in each stage of the gate driving circuit respectively adopt a control clock signal, which can make the control clock of the control line pixel control unit
  • Both the signal and the control control unit control clock signal can pull the carry signal up to a high level, which improves the precharge time for the storage capacitor, and the carry signal is input as the first start signal to the next stage » pole drive circuit.
  • the next stage gate driving circuit can output, so that the input clock signal input to the next stage gate driving circuit has a long adjustment time.
  • the cabinet driving circuit of the embodiment of the present invention can be applied to an OLED (Organic Light-Emiiiing Diode) display device and a low temperature polysilicon (low temperature polysilicon) display device.
  • the present invention also provides a display device comprising the above-described gate drive circuit.
  • the display device may be an OLED display device or a Li'PS display device.
  • the present invention also provides an electronic product comprising the display device as described above.
  • the structure and working principle of the display device included in the electronic product are the same as those in the above embodiment, and will not be described herein.
  • the structure of other parts of the electronic product can refer to the prior art, and will not be described in detail herein.
  • the electronic product can be: a product or component having any display function, such as household appliances, communication equipment, engineering equipment, and electronic entertainment products.

Abstract

一种栅极驱动电路、方法、阵列基板行驱动电路和显示装置。栅极驱动电路与一行像素单元连接，该行像素单元包括相互连接的行像素驱动模块和发光元件。该行像素驱动模块包括驱动晶体管（T1）、驱动模块（102）和补偿模块（101），该补偿模块接入栅极扫描信号（GO_S1（n）），该驱动模块接入驱动控制信号（GO_S2（n））和驱动电平（GO_ELVDD（n））。该栅极驱动电路包括：行像素控制单元（11），用于为该补偿模块（101）提供栅极扫描信号（GO_S1（n）），为该驱动模块（102）提供该驱动电平（GO_ELVDD（n）），以控制该补偿模块补偿（101）该驱动晶体管（T1）阈值电压，还包括驱动控制单元（12），用于为驱动模块（102）提供驱动控制信号（GO_S2（n）），以控制该驱动模块（102）驱动该发光元件。该栅极驱动电路可以同时补偿像素阈值电压和驱动像素，提高集成度。

Description

栅极驱动电路、 方法、 阵列基板行驱动电路、 显示装置和电子产品
本申请主张在 2013 年 12 月 30 日在中国提交的中国专利申请号 No. 201310745360.X的优先权， 其全部内容通过引用包含于此。
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板行驱动电路、 显示装置和电子 ≠ 口
现有技术中没有提供能够为 OLED (有机发光二极管， Organic Light Emitting Diode)显示面板像素提供 Vth (阈值电压）补偿的 GOA (Gate on array, 阵列基板行驱动 （其具体是指： 直接将 »极驱动电路制作在阵列基 板上）） 电路， 而仅提供了以单纯具有 Vth补偿功能的像素设计或单脉祌的 GOA电路。
由于 OLED像素设计多采用电流控制型， 因此整个 OLED显示面板内的 Vth不均一和长期工作后产生的 Vth Shift (漂移） 会降低 OLED显示面板显 示的均匀性。 为了提高 OLED显示面板的工艺集成度， 同时降低成本， 采用 集成 *极驱动技术是未来的发展趋势。 但是 OLED的 Vtb补偿像素设计需要 外围驱动电路与之相配合， 因此对 GOA提出了更高的要求。
本发明的主要目的在于提供一种栅极驱动电路、 方法、 阵列基板行驱动 电路、 显示装置和电子产品， 以同时补偿像素阈值电压和驱动像素， 提高集 成度。
为了达到上述目的， 本发明提供了一种栅极驱动电路， 与一行像素单元 连接， 所述行像素单元包括相互连接的行像素驱动模块和发光元件； 所述行 像素驱动模块包括驱动晶体管、 驱动模块和补偿模块； 所述补偿模块接入櫥 极扫描信号； 所述驱动模块接入驱动控制信号和驱动电平； 所述栅极驱动电 路包括：
行像素控制单元， 用于为所述补偿模块提供所述栅极扫描信号， 为所述 驱动模块提供所述驱动电平， 以控制所述补偿模块补偿所述驱动晶体管的阈 值电压； 以及，
驱动控制单元， 用于为所述驱动模块提供所述驱动控制信号， 以控制所 述驱动模块驱动所述发光元件。
实施时， 所述行像素控制单元包括： 第一起始信号输入端、 第一控制时 钟输入端、 第二控制时钟输入端、 复位信号输入端、 输入时钟端、 进位信号 输出端、 切断控制信号输出端、 输出电平端、 输出电平下拉控制端和櫥极扫 描信号输出端；
所述行像素控制单元还包括：
第一上拉节点电位拉升模块， ）¾于当第一控制时钟信号和第一起始信号 为高电平时， 将第一上拉节点的电位拉升为高电平；
第一存储电容， 连接于所述第一上拉节点和所述进位信号输出端之间； 第一上拉节点电位拉低模块， 于当第一下拉节点的电位或第二下拉节 点的电位为高电平时， 将第一上拉节点的电位拉低为第一低电平；
第一控制时钟开关， 用于在第一控制时钟信号为高电平时导通所述第一 控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关， 用于在第二控制时钟信号为高电平时导通所述第二 控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块， 于当所述第一上拉节点的电位或所述第 二下拉节点的电位为高电平时， 将所述第一下拉节点的电位拉低为第一低电 平；
第二下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 第一上拉节点的电位或所述第一下拉节点的电位为高电平时， 将所述第二下 拉节点的电位拉低为第一低电平；
第-一进位控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通 所述进位信号输出端与所述第二控制 i吋钟输入端之间的连接； 第一进位信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将进位信号的电位拉低为第一低电平；
第一切断控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通 所述第二控制时钟输入端与所述切断控制信号输出端之间的连接， 当所述第 一下拉节点的电位或第二下拉节点的电位为高电平时， 导通所述切断控制信 号输出端与第二低电平输出端之间的连接；
第一反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送 至所述第一上拉节点电位拉升模块和所述第一上拉节点电位拉低模块；
櫥极扫描信号控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通所述第二控制时钟输入端与所述»极扫描信号输出端之间的连接；
输入时钟开关， 用于当所述第一上拉节点的电位为高电平时， 导通所述 输入时钟端与所述输出电平下拉控制端之间的连接；
栅极扫描信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将栅极扫描信号的电位拉低为第二低电平；
输出电平下拉控制模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述输出电平下拉控制端的电位拉低为第二低 电平；
输出电平上拉模块， 于当所述输出电平下拉控制端输出第二低电平时， 将输出电平上拉为高电平；
输出电平下拉模块， 用于当所述输出电平下拉控制端输出高电平时， 将 所述输出电平下拉为第二低电平。
实施时， 所述驱动控制单元包括： 第二起始信号输入端、 第三控制时钟 输入端、第四控制时钟输入端、、驱动控制信号输出端和驱动控制信号下拉控 制端； 所述复位信号输入端、 所述进位信号输出端和所述切断控制信号输出 端分别与所述驱动控制单元连接；
所述驱动控制单元还包括：
第二上拉节点电位拉升模块， ）¾于当第三控制时钟信号和第二起始信号 为高电平时， 将第二上拉节点的电位拉升为高电平；
第二存储电容， 连接于所述第二上拉节点和所述进位信号输出端之间； 第二上拉节点电位拉低模块， ^于当第一下拉节点的电位或第二下拉节 点的电位为高电平时， 将上拉节点的电位拉低为第一低电平；
第三控制时钟开关， 用于在第三控制时钟信号为高电平时导通所述第三 控制时钟输入端与第三下拉节点的连接；
第四控制时钟开关， 用于在第四控制时钟信号为高电平时导通所述第四 控制时钟输入端与第四下拉节点的连接；
第三下拉节点电位拉低模块， ^于当所述第二上拉节点的电位或所述第 四下拉节点的电位为高电平时， 将所述第三下拉节点的电位拉低为第一低电 平；
第四下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 第二上拉节点的电位或所述第三下拉节点的电位为高电平时， 将所述第四下 拉节点的电位拉低为第一低电平；
第二进位控制模块， 用于当所述第二上拉节点的电位为高电平时， 导通 所述进位信号输出端与所述第四控制时钟输入端之间的连接；
第二进位信号下拉模块， 用于当所述第三下拉节点的电位或所述第四下 拉节点的电位为高电平时， 将进位信号的电位拉低为第一低电平；
第二切断控制模块， 用于当所述第二上拉节点的电位为高电平时， 导通 所述第四控制时钟输入端与所述切断控制信号输出端之间的连接， 当所述第 三下拉节点的电位或第四下拉节点的电位为高电平时， 导通所述切断控制信 号输出端与第二低电平输出端之间的连接；
第二反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送 至第二上拉节点电位拉升模块和所述第二上拉节点电位拉低模块；
驱动控制子模块， 用于当所述第二上拉节点的电位为高电平时， 导通所 述第四控制时钟输入端与所述驱动控制信号下拉控制端的连接；
驱动控制信号下拉控制模块， ）¾于当所述第三下拉节点的电位或所述第 四下拉节点的电位为高电平时， 将所述驱动控制信号下拉控制端的电位拉低 为第二低电平；
驱动控制信号上拉模块， 用于当所述驱动控制信号下拉控制端输出高电 平时， 将所述驱动控制信号的电位上拉为高电平； 驱动控制信号下拉模块， 用于当所述驱动控制信号下拉控制端输出高电 平时， 将所述驱动控制信号的电位下拉为第二低电平。
实施时， 所述第一上拉节点电位拉升模块包括：
第一上拉节点电位拉升晶体管， 其中， 栅极与第一极和所述第一起始信 号输入端连接， 第二极与所述第一反馈模块连接； 以及，
第二上拉节点电位拉升晶体管， 其中， 栅极与所述第一控制时钟输入端 连接， 第一极与所述第一上拉节点电位拉升晶体管的第二极连接， 第二极与 所述第一上拉节点连接；
所述第一上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述第一上拉节点连接， 第二极与所述第一反馈模块连接；
第二上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述第一上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
第三上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述第一上拉节点连接， 第二极与所述第一反馈模块连接； 以及， 第四上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述第三上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
所述第一下拉节点电位拉低模块包括：
第一下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第一下拉节点连接， 第二极与所述复位信号输入端连接；
第二下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第一下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第三下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述 第一下拉节点连接， 第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第二下拉节点连接， 第二极与所述复位信号输入端连接； 第五下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第四下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第六下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述 第二下拉节点连接， 第二极接入第一低电平。
实施时， 所述第一进位控制模块包括：
第一进位控制晶体管， 其中， 櫥极与所述第一上拉节点连接， 第一极与 所述第二控制时钟输入端连接， 第二端与所述进位信号输出端连接；
所述第一进位信号下拉模块包括：
第一进位信号下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平； 以及，
第二进位信号下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平；
所述第一切断控制模块包括：
第一切断控制晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与 所述第二控制时钟输入端连接， 第二极与所述切断控制信号输出端连接； 第二切断控制晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平； 以及，
第三切断控制晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平；
所述第一反馈模块包括：
第一反馈晶体管， 其中， 栅极与所述进位信号输出端连接， 第一极与所 述第一上拉节点电位拉升晶体管的第二极连接， 第二极与所述切断控制信号 输出端连接。
实施时， 所述栅极扫描信号控制模块包括：
栅极扫描控制晶体管， 其中， »极与所述第一上拉节点连接， 第一极接 入所述第二控制时钟信号， 第二极与所述栅极扫描信号输出端连接；
所述栅极扫描信号下拉模块包括：
第-一输出下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与 所述栅极扫描信号输出端连接， 第二极接入第二低电平； 以及， 第二输出下拉晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述 »极扫描信号输出端连接， 第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管， 其中， 櫥极和第一极接入高电平， 第二极与所述 输出电平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平； 以及，
第二下拉控制晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管， 其中， 櫥极与所述输出电平下拉控制端连接， 第 一极与所述输出电平端连接， 第二极接入第二低电平。
实施时， 所述第二上拉节点电位拉升模块包括：
第三上拉节点电位拉升晶体管， 其中， 栅极与第一极和所述第二起始信 号输入端连接， 第二极与所述第二反馈模块连接； 以及，
第四上拉节点电位拉升晶体管， 其中， 栅极与所述第三控制时钟输入端 连接， 第一极与所述第三上拉节点电位拉升晶体管的第二极连接， 第二极与 所述第二上拉节点连接；
所述第二上拉节点电位拉低模块包括：
第五上拉节点电位拉低晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所述第二上拉节点连接， 第二极与所述第二反馈模块连接；
第六上拉节点电位拉低晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所述第五上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
第七上拉节点电位拉低晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述第二上拉节点连接， 第二极与所述第二反馈模块连接； 以及， 第八上拉节点电位拉低晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述第七上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
所述第三下拉节点电位拉低模块包括：
第七下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第三下拉节点连接， 第二极与所述复位信号输入端连接；
第八下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第七下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第九下拉晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述 第三下拉节点连接， 第二极接入第一低电平；
所述第四下拉节点电位拉低模块包括：
第十下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第四下拉节点连接， 第二极与所述复位信号输入端连接；
第十一下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所 述第十下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第十二下拉晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所 述第四下拉节点连接， 第二极接入第一低电平。
实施时， 所述第二进位控制模块包括：
第二进位控制晶体管， 其中， »极与所述第二上拉节点连接， 第一极与 所述第四控制时钟输入端连接， 第二端与所述进位信号输出端连接；
所述第二进位信号下拉模块包括：
第三进位信号下拉晶体管， 其中， 栅极与所述第三下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平； 以及，
第四进位信号下拉晶体管， 其中， 栅极与所述第四下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平；
所述第二切断控制模块包括：
第四切断控制晶体管， 其中， »极与所述第二上拉节点连接， 第一极与 所述第四控制时钟输入端连接， 第二极与所述切断控制信号输出端连接； 第五切断控制晶体管， 其中， 極极与所述第三下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平； 以及，
第六切断控制晶体管， 其中， 極极与所述第四下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平；
所述第二反馈模块包括：
第二反馈晶体管， 其中， 栅极与所述进位信号输出端连接， 第一极与所 述第三上拉节点电位拉升晶体管的第二极连接， 第二极与所述切断控制信号 输出端连接。
实施时， 所述驱动控制子模块包括： 驱动控制晶体管， 其中， 栅极与所 述第二上拉节点连接， 第一极与所述第四控制时钟输入端连接， 第二极与所 述驱动控制信号下拉控制端连接；
所述驱动控制信号上拉模块包括：
驱动控制上拉晶体管， 其中， 櫥极和第一极接入高电平， 第二极与所述 驱动控制信号输出端连接；
所述驱动控制信号下拉控制模块包括：
第一驱动下拉控制晶体管， 其中， 栅极与所述第三下拉节点连接， 第一 极与所述驱动控制信号下拉控制端连接， 第二极接入第二低电平； 以及， 第二驱动下拉控制晶体管， 其中， 栅极与所述第四下拉节点连接， 第一 极与所述驱动控制信号下拉控制端连接， 第二极接入第二低电平；
所述驱动控制信号下拉模块包括：
驱动下拉晶体管， 其中， 栅极与所述驱动控制信号下拉控制端连接， 第 一极与所述驱动控制信号输出端连接， 第二极接入第二低电平。
实施时， 所述第一控制时钟信号和所述第二控制时钟信号反相； 所述第 一控制时钟信号的占空比、 所述第二控制时钟信号的占空比和所述第一起始 信号的占空比均为 0.5 ;
所述第三控制时钟信号和所述第四控制时钟信号反相；
所述第三控制时钟信号的占空比、 所述第四控制时钟信号的占空比和所 述第二起始信号的占空比均小于 0.5。
本发明还提供了一种栅极驱动方法， 应用于上述的栅极驱动电路， 包括 以卜歩骤
在由第一起始信号输入端输入高电平的下一个时钟周期， 栅极扫描信号 输出端输出高电平， 输出电平端的输出信号与输入时钟信号反相； 在由第二起始信号输入端输入高电平的下一个时钟周期， 驱动控制信号 与第二起始信号反相。
本发明还提供了一种阵列基板行驱动电路， 包括多级上述的栅极驱动电 路；
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的第一起始信号输入端连接。
实施时， 输入第 n+1级栅极驱动电路的输入时钟信号与输入第 n级栅极 驱动电路的输入时钟信号反相；
n是大于或等于〗的整数， η+1小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
本发明提供了一种显示装置， 其特征在于， 包括上述的栅极驱动电路。 实施时， 所述显示装置为有机发光二极管 OLED显示装置或低温多晶硅 LTPS显示装置。
本发明实施例还提供了一种电子产品， 包括如上所述的显示装置。
与现有技术相比， 本发明所述的栅极驱动电路、 方法、 阵列基板行驱动 电路和显示装置， 设置为所述补偿模块提供所述栅极扫描信号， 为所述驱动 模块提供所述驱动电平， 以控制该补偿模块补偿该驱动晶体管的阛值电压的 行像素控制单元， 并设置为所述驱动模块提供所述驱动控制信号， 以控制所 述驱动模块驱动所述发光元件的驱动控制单元， 能同时补偿像素阛值电压和 驱动像素； 本发明所述的栅极驱动电路和阵列基板行驱动电路应用于 OLED 显示面板中， 可以提高 OLED显示面板的工艺集成度， 降低成本。
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图 IB 是与本发明所述的栅极驱动电路连接的行像素单元包括的行像素 驱动模块的一实施例的电路图； 图 1C是如图 IB所示的行像素驱动模块的工作时序图；
图 2是是本发明实施例所述的栅极驱动电路的行像素驱动单元的结构框 图；
图 3是本发明实施例所述的櫥极驱动电路的行像素驱动单元的电路图； 图 4是本发明实施例所述的»极驱动电路的驱动控制单元的结构框图； 图 5是本发明实施例所述的櫥极驱动电路的驱动控制单元的电路图； 图 6A 是本发明实施例所述的阵列基板行驱动电路在工作时的第一起始 信号、 第二起始信号、 第一控制时钟信号、 第二控制时钟信号、 输入第 11级 »极驱动电路的输入时钟信号、 输入第 n+1级栅极驱动电路的输入时钟信号 的波形图；
图 6B是本发明实施例所述的阵列基板行驱动电路的工作时序图。
本发明实施例所述的栅极驱动电路， 与一行像素单元连接， 该行像素单 元包括相互连接的行像素驱动模块和发光元件； 所述行像素驱动模块包括驱 动晶体管、 驱动模块和补偿模块； 所述补偿模块接入栅极扫描信号； 所述驱 动模块接入驱动控制信号和驱动电平； 所述栅极驱动电路包括：
行像素控制单元， 用于为所述补偿模块提供所述栅极扫描信号， 并且为 所述驱动模块提供所述驱动电平， 以控制该补偿模块补偿该驱动晶体管的阈 值电压； 以及，
驱动控制单元， 用于为所述驱动模块提供所述驱动控制信号， 以控制所 述驱动模块驱动所述发光元件。
本发明实施例所述的栅极驱动电路， 设置为补偿模块提供 »极扫描信号 并为驱动模块提供驱动电平的行像素控制单元， 以控制补偿模块补偿驱动晶 体管的阈值电压， 并设置为驱动模块提供驱动控制信号的驱动控制单元， 以 控制驱动模块驱动发光元件， 提供了能补偿像素阈值电压的栅极驱动电路。
本发明实施例所述的栅极驱动电路， 应用于 OLED显示面板中， 可以提 高 OLED显示面板的工艺集成度， 并 ή降低成本。
如图 1A所示， 该行像素单元包括相互连接的行像素驱动模块和 OLED, OLED的阴极接入低电平 ELVSS ; 所述行像素驱动模块包括驱动晶体管 ΊΊ、 驱动模块 102和补偿模块 10】； 所述补偿模块 10】接入栅极扫描信号 GO...S1 ( n )； 所述驱动模块 】02 接入驱动控制信号 GO...S2 (： n：) 和驱动电平 GO...ELVDD (n); 所述栅极驱动电路包括：
行像素控制单元 11， 用于为所述补偿模块 101 提供所述栅极扫描信号 GO....S1 (n)， 为所述驱动模块 102提供所述驱动电平 GO..ELVDD (η)， 以控 制该补偿模块〗01补偿该驱动晶体管 T1的阈值电压； 以及，
驱动控制单元 12， 用于为所述驱动模块 102 提供所述驱动控制信号 GO..S2 (n)， 以控制所述驱动模块 102驱动所述 OLED。
如图 IB所示， 所述行像素驱动模块的一实施例包括驱动晶体管 Tl、 补 偿晶体管 Τ2、 驱动控制晶体管 Ί'3、 第一电容 C1和第二电容 C2;
Τ2包括于补偿模块， Τ3包括于驱动模块；
Τ2的栅极接入栅极扫描信号 Si， T2的第二极接入数据信号 DATA， T3 的栅极接入驱动控制信号 S2， T3的第一极接入输出电平 ELVDD;
有机发光二极管 OLED的阴极接入电平 ELVSS。
图 1C是如图 IB所示的行像素驱动模块的实施例的工作时序图。
本发明提供了一种能够与 Vth(阈值)补偿像素设计相配合的 GOA单元， 该 GOA单元能够输出两个信号，其中一个输出信号为脉冲的高电平信号，可 以作为栅极扫描信号（如图 1A中的 Sl )， 另一个输出信号为脉冲的低电平信 号， 可以作为 ELVDD (如图 iA中所示）。 以目前常用的 3T2C的阈值补偿的 OLED像素为例， 驱动像素还需要一个低电平脉冲信号 S2控制对 ELVDD信 号起开关作用。 在一个 GOA电路中， 第 n行的该低电平脉祌信号 S2可以与 第 η- H行的 ELVDD信号共用， 通过调整起始信号和时钟信号的时序即可实 现像素的阈值补偿并驱动像素。
本发明实施例所述的栅极驱动电路相对于面板显示区分为左右两部分， 设置于左边的行像素控制单元分别能够为像素提供栅极扫描信号 GO— Sl(n) 和驱动电平 GO— ELVDD (ιι) , 设置于右边的驱动控制单元能够为像素提供驱 动控制信号 GO— S2 (n) , 通过调整左右两部分的起始信号和 i吋钟信号， 即可 实现对像素的阈值补偿并驱动像素。 如图 2所示， 在本发明实施例所述的 »极驱动电路中：
所述行像素控制单元包括第一起始信号输入端 STV1、第一控制时钟输入 端 CLKA、 第二控制时钟输入端 CLKB、 复位信号输入端 RESET (n：)、 输入 时钟端 CLKIN (n)、 进位信号输出端 COUT ( n)、 切断控制信号输出端 IOFF )、 输出电平端 GO..ELVDD )、 输出电平下拉控制端 GVDD和 *极扫 描信号输出端 GO..S1 (n);
所述行像素控制单元还包括：
第一上拉节点电位拉升模块 101， 用于当第一控制时钟信号和第一起始 信号为高电平时， 将第一上拉节点的电位拉升为高电平；
第一存储电容 C，连接于第一上拉节点 Q1和所述进位信号输出端 COUT (n) 之间；
第一上拉节点电位拉低模块】02， 用于当第一下拉节点 QB1的电位或第 二下拉节点 QB2的电位为高电平时， 将第一上拉节点 Q1的电位拉低为第一 低电平 VG1L1 ;
第一控制时钟开关 141， 用于在第一控制时钟信号为高电平时导通所述 第一控制时钟输入端 CLKA与第一下拉节点 QB1的连接；
第二控制时钟开关 142， 用于在第::：::控制时钟信号为高电平时导通所述 第二控制时钟输入端 CLKB与第二下拉节点 QB2的连接；
第一下拉节点电位拉低模块 12， 于当所述第一上拉节点 Q的电位或所 述第二下拉节点 QB2的电位为高电平时， 将所述第一下拉节点 QB1 的电位 拉低为第一低电平 VGLi ;
第二下拉节点电位拉低模块 13， 与所述复位信号输入端 RESET ( II ) 连 接， 于当所述第一上拉节点 Q1的电位或所述第一下拉节点 QB1的电位为 高电平时， 将所述第二下拉节点 QB2的电位拉低为第一低电平 VGL1 ;
第一进位控制模块 151，用于当所述第一上拉节点 Q1的电位为高电平时， 导通所述进位信号输出端 COUT (n)与所述第二控制时钟输入端 CLKB之间 的连接；
第-一进位信号下拉模块 152， 用于当所述第一下拉节点 QB1的电位或所 述第二下拉节点 QB2的电位为高电平时， 将进位信号的电位拉低为第一低电 平 VG1L1 ;
第一切断控制模块】 61，用于当所述第一上拉节点 Ql的电位为高电平时， 导通所述第二控制时钟输入端 CLKB与所述切断控制信号输出端 IOFF (n) 之间的连接， 当所述第一下拉节点 QB】 的电位或第二下拉节点 QB2的电位 为高电平时， 导通所述切断控制信号输出端 IOFF (n) 与第二低电平输出端 VGL2之间的连接；
第一反馈模块 162， ffi于当所述进位信号为高电平时， 将切断控制信号 传送至第一上拉节点电位拉升模块 101 和所述第一上拉节点电位拉低模块 102；
»极扫描信号控制模块 171， ^于当所述第一上拉节点 Q1的电位为高电 平时， 导通所述第二控制时钟输入端 CLKB 与所述栅极扫描信号输出端 GO....S1 ( n) 之间的连接；
输入时钟开关 181， 用于当所述第一上拉节点 Q1的电位为高电平时， 导 通所述输入时钟端 CLKIN (n)与所述输出电平下拉控制端 G— VDD之间的连 接 *
»极扫描信号下拉模块 172， 用于当所述第一下拉节点 QB1的电位或所 述第二下拉节点 QB2的电位为高电平时， 将栅极扫描信号的电位拉低为第二 低电平 VGL2;
输出电平上拉模块 182,用于当所述输出电平下拉控制端 G— VDD输出第 二低电平 VGL2时， 将输出电平上拉为高电平；
输出电平下拉控制模块 183， 用于当所述第一下拉节点 QB1的电位或所 述第二下拉节点 QB2的电位为高电平时，将所述输出电平下拉控制端 G— VDD 的电位拉低为第二低电平 VGL2;
输出电平下拉模块 184，用于当所述输出电平下拉控制端 G— VDD输出高 电平时， 将所述输出电平下拉为第二低电平 VGL2。
本发明该实施例所述的栅极驱动电路包括的行像素驱动单元采用两个下 拉节点： 第一下拉节点 QB1和第二下拉节点 QB2， 以将输出拉低， 第一下拉 节点 QB1和第二下拉节点 QB2在非输出时间均为交流且互补， 因此可以减 少阈值漂移， 且对输出拉低不存在间隙， 因此可提高稳定性和信赖性。 本发明该实施例所述的栅极驱动电路包括的行像素驱动单元在工作时， 通过调整第一起始信号、 第一控制时钟信号、 第二控制时钟信号和输入时钟 信号， 即可实现对像素的阈值补偿。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件。 在本发明实施例中， 为区分晶体管除栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以 将晶体管分为 N型晶体管或 P型晶体管。在本发明实施例提供的驱动电路中， 具体采用 N型晶体管或 P型晶体管实现时是本领域技术人员可在没有做出创 造性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范围内的。
在本发明实施例提供的驱动电路中， N型晶体管的第一极可以是源极， N 型晶体管的第二极可以是漏极； P型晶体管的第一极可以是漏极， P型晶体管 的第二极可以是源极。
具体的， 如图 3所示， 在本发明实施例所述的栅极驱动电路中：
所述第一上拉节点电位拉升模块 101包括：
第一上拉节点电位拉升晶体管 T101， 栅极与第一极和所述第一起始信号 输入端 STV1连接， 第二极与所述第一反馈模块 162连接； 以及，
第二上拉节点电位拉升晶体管 Ti02， 栅极与所述第一控制时钟输入端 CLKA连接，第一极与所述第一上拉节点电位拉升晶体管 T101的第二极连接， 第二极与所述第一上拉节点 Q1连接；
所述上拉节点电位拉低模块 102包括：
第一上拉节点电位拉低晶体管 T201 , 栅极与所述第一下拉节点 QB1 连 接， 第一极与所述第一上拉节点 Q1 连接， 第二极与所述第一反馈模块 162 连接；
第二上拉节点电位拉低晶体管 T202， 栅极与所述第一下拉节点 QB1 连 接， 第一极与所述第一上拉节点电位拉低晶体管 T201的第二极连接， 第二极 接入第一低电平 VGL1 ;
第三上拉节点电位拉低晶体管 Τ203， 極极与所述第二下拉节点 QB2连 接， 第一极与所述第一上拉节点 Q1 连接， 第二极与所述第一反馈模块 162 连接； 以及， 第四上拉节点电位拉低晶体管 T204， 栅极与所述第二下拉节点 QB2连 接，第一极与所述第三上拉节点电位拉低晶体管 T203的第二极连接，第二极 接入第一低电平 VGL1 ;
所述第一下拉节点电位拉低模块 12包括：
第一下拉晶体管 T2】， »极与所述第一上拉节点 Q1连接， 第一极与所述 第一下拉节点 QB1连接， 第二极与所述复位信号输入端 RESET ( n) 连接； 第二下拉晶体管 T22， »极与所述第一上拉节点 Q1连接， 第一极与所述 第一下拉晶体管 T21的第二极连接， 第二极接入第一低电平 VGL】； 以及， 第三下拉晶体管 T23， 栅极与所述第二下拉节点 QB2连接， 第一极与所 述第一下拉节点 QB1连接， 第二极接入第一低电平 VGU
所述第二下拉节点电位拉低模块 13包括：
第四下拉晶体管 Τ31， 櫥极与所述第一上拉节点 Q1连接， 第一极与所述 第二下拉节点 QB2连接， 第二极与所述复位信号输入端 RESET (n) 连接； 第五下拉晶体管 T32, 栅极与所述第一上拉节点 Q1连接， 第一极与所述 第三下拉晶体管 T31的第二极连接， 第二极接入第一低电平 VGL1U 以及， 第六下拉晶体管 T33 , 栅极与所述第一下拉节点 QB1连接， 第一极与所 述第二下拉节点 QB2连接， 第二极接入第一低电平 VGL1。
将图 2和图 3所示的内容相互结合可知， 所述进位控制模块 151包括： 进位控制晶体管 T51，欐极与所述第一上拉节点 Q1连接， 第一极与所述 第二控制时钟输入端 CLKB连接， 第::：::端与所述进位信号输出端 COUT (η) 连接；
所述进位信号下拉模块 152包括：
第一进位信号下拉晶体管 T52i， 栅极与所述第一下拉节点 QB1 连接， 第一极与所述进位信号输出端 COUT(n)连接，第二极接入第一低电平 VGL1； 以及，
第二进位信号下拉晶体管 T522， 栅极与所述第二下拉节点 QB2连接， 第一极与所述进位信号输出端 C0UT(n)连接，第二极接入第一低电平 VGL1： 所述第一切断控制模块 161包括：
第一切断控制晶体管 T611 , 栅极与所述第一上拉节点 Q1连接， 第一极 与所述第二控制时钟输入端 CLKB连接， 第二极与所述切断控制信号输出端 [OFF ( n ) 连接；
第二切断控制晶体管 T612， 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述切断控制信号输出端 lOFF(n)连接，第二极接入第一低电平 VGIJ； 以及，
第三切断控制晶体管 T613 , 栅极与所述第二下拉节点 QB2连接， 第一 极与所述切断控制信号输出端 I0FF( 11)连接，第二极接入第一低电平 VGL 1； 所述第一反馈模块 162包括：
第一反馈晶体管 T62， 栅极与第一进位信号输出端 COUT (η) 连接， 第 一极与所述第一上拉节点电位拉升晶体管 T101的第二极连接，第二极与所述 切断控制信号输出端 I0FF ( 11 ) 连接。
如图 3所示， 所述栅极扫描信号控制模块 171包括：
栅极扫描控制晶体管 T7i , 栅极与所述第一上拉节点 Q1连接，第一极接 入所述第二控制时钟信号 CLKB， 第二极与所述欐极扫描信号输出端 GO— S1 ( 11) 连接；
所述栅极扫描信号下拉模块 172包括：
第一输出下拉晶体管 T721， 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述栅极扫描信号输出端 GO— Sl (n)连接，第二极接入第二低电平 VGL2; 以及，
第二输出下拉晶体管 T722， 栅极与所述第二下拉节点 QB2连接， 第一 极与所述栅极扫描信号输出端 GO— Sl (n)连接，第二极接入第二低电平 VGL2;
所述输入时钟开关 181包括输入晶体管 T81 ;
所述输入晶体管 T8i， 栅极与所述第一上拉节点 Q1 连接， 第一极与 CLKIN (n) 连接， 第二极与 G— VDD连接；
所述输出电平上拉模块 182包括：
输出电平上拉晶体管 T82， 栅极和第一极接入高电平 VDD， 第二极与所 述输出电平端 GO— ELVDD (n) 连接；
所述输出电平下拉控制模块 183包括：
第一下拉控制晶体管 T831 , 栅极与所述第一下拉节点 QB1 连接， 第一 极与所述输出电平下拉控制端 G.JVDD连接， 第二极接入第二低电平 VGL2; 以及，
第二下拉控制晶体管 T832， 栅极与所述第二下拉节点 QB2连接， 第一 极与所述输出电平下拉控制端 G...VDD连接， 第二极接入第二低电平 VGL2; 所述输出电平下拉模块 184包括：
输出电平下拉晶体管 Τ84， 栅极与所述输出电平下拉控制端 G....VDD连 接， 第一极与所述输出电平端 GO..ELVDD ( η) 连接， 第二极接入第二低电 平 VGL2。
在具体实施时， 第一控制时钟信号和第二控制时钟信号互补。
如图 3所示， 第一控制时钟开关 141包括：
第一控制晶体管 T41，栅极和第一极与 CLKA连接，第二极与 QB1连接； 第二控制时钟开关 142包括：
第二控制晶体管 T42，栅极和第一极与 CLKB连接，第二极与 QB2连接； 第一存储电容 C1连接于 Q与 COUT (η) 之间。
在图 3所示的实施例中， T10 T102 , Τ42、 Τ20 Τ202、 Τ203和 Τ204 为 Ρ型晶体管， Τ2 Τ2.2, Τ3 Τ32, Τ4 Τ5 Τ52 Τ522, T61 T612, T613 , Τ62、 Τ71、 Τ72Κ Τ722 , Τ8Κ Τ82、 Τ83 Τ832禾 Ρ Τ84为 Ν型晶体 管， 在其他实施例中， 晶体管的类型也可以变化， 只需能达到相同的导通与 关断的控制效果即可。
如图 4所示，所述驱动控制单元包括第二起始信号输入端 STV2、第三控 制时钟输入端 CLKC、 第四控制时钟输入端 CLKD、 驱动控制信号输出端 GO— S2 ( n ) 和驱动控制信号下拉控制端 G— S2; 所述驱动控制单元分别与所 述复位信号输入端 RESET (ιι)、 所述进位信号输出端 COUT (n) 和所述切 断控制信号输出端 IOFF ( n ) 连接；
所述驱动控制单元还包括：
第三上拉节点电位拉升模块 103， 用于当第三控制时钟信号和第二起始 信号为高电平时， 将第二上拉节点 Q2的电位拉升为高电平；
第二存储电容 C2 ,连接于第二上拉节点 Q2和所述进位信号输出端 COUT (n) 之间； 第四上拉节点电位拉低模块 104, 用于当第三下拉节点 QB3的电位或第 四下拉节点 QB4的电位为高电平时， 将所述第二上拉节点 Q2的电位拉低为 第一低电平 VGL1 ;
第三控制时钟开关 143， 用于在第三控制时钟信号为高电平时导通所述 第三控制时钟输入端 CL C与第三下拉节点 QB3的连接；
第四控制时钟开关 143， 用于在第四控制时钟信号为高电平时导通所述 第四控制时钟输入端 CL D与所述第四下拉节点 QB4的连接；
第三下拉节点电位拉低模块 14， ffi于当所述第二上拉节点 Q2的电位或 所述第四下拉节点 QB4的电位为高电平时， 将所述第三下拉节点 QB3的电 位拉低为第一低电平 VGL1 ;
第四下拉节点电位拉低模块 15， 与所述复位信号输入端 RESET ( n) 连 接， ^于当所述第二上拉节点 Q2的电位或所述第三下拉节点 QB3的电位为 高电平时， 将所述第四下拉节点 QB4的电位拉低为第一低电平 VGL1；
第二进位控制模块 153，用于当所述第二上拉节点 Q2的电位为高电平时， 导通所述进位信号输出端 COUT (n)与所述第四时钟信号输入端 CLKD之间 的连接；
第二进位信号下拉模块 154， 用于当所述第三下拉节点 QB3的电位或所 述第四下拉节点 QB4的电位为高电平时， 将进位信号的电位拉低为第一低电 平 VG1L1 ;
第二切断控制模块 163，用于当所述第二上拉节点 Q2的电位为高电平时， 导通所述第四时钟信号输入端 CLKD与所述切断控制信号输出端 IOFF (n) 之间的连接， 当所述第一下拉节点 QB1 的电位或第二下拉节点 QB2的电位 为高电平时， 导通所述切断控制信号输出端 IOFF (n) 与第二低电平输出端 之间的连接； 所述第二低电平输出端输出第二低电平 VGL2;
第二反馈模块 164， 于当所述进位信号为高电平时， 将切断控制信号 传送至第二上拉节点电位拉升模块 103 和所述第二上拉节点电位拉低模块 104;
驱动控制子模块 191 , 用于当所述第二上拉节点 Q2的电位为髙电平 i吋， 导通所述第四控制时钟输入端 CLKD与所述驱动控制信号下拉控制端 G S2 之间的连接；
驱动控制信号上拉模块 192， 用于当所述驱动控制信号下拉控制端 G...S2 输出高电平时， 将所述驱动控制信号的电位上拉为高电平 VDD;
驱动控制信号下拉控制模块】93， 用于当所述第三下拉节点 QB3的电位 或所述第四下拉节点 QB4的电位为高电平时，将所述驱动控制信号下拉控制 端 G... S2的电位拉低为第二低电平 VGL2;
驱动控制信号下拉模块 194， 用于当所述驱动控制信号下拉控制端 G...S2 输出高电平时， 将所述驱动控制信号的电位下拉为第二低电平 VGL2。
本发明该实施例所述的栅极驱动电路包括的驱动控制单元采用两个下拉 节点： 第三下拉节点 QB3和第四下拉节点 QB4， 以将输出拉低， 第三下拉节 点 QB3和第四下拉节点 QB4在非输出时间均为交流且互补， 因此可以减少 阈值漂移， 且对输出拉低不存在间隙， 因此可提高稳定性和信赖性。
本发明该实施例所述的栅极驱动电路包括的驱动控制单元在工作时， 通 过调整第二起始信号、 第三控制时钟信号和第四控制时钟信号， 即可驱动像 在此， 并不对本发明所有实施例中采 的晶体管的类型进行限制， 即， 本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特 性相同的器件。 在本发明实施例中， 为区分晶体管除栅极之外的两极， 将其 中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区分可以将晶 体管分为 N型晶体管或 P型晶体管。 在本发明实施例提供的驱动电路中， 具 体采 N型晶体管或 P型晶体管实现时是本领域技术人员可在没有做出创造 性劳动前提下轻易想到的， 因此 ffi是在本发明的实施例保护范围内的。
在本发明实施例提供的驱动电路中， N型晶体管的第一极可以是源极， N 型晶体管的第二极可以是漏极； P型晶体管的第一极可以是漏极， P型晶体管 的第二极可以是源极。
具体的， 如图 5所示， 在本发明实施例所述的栅极驱动电路包括的驱动 控制单元中：
所述第二上拉节点电位拉升模块 103包括：
第三上拉节点电位拉升晶体管 T103， 櫥极与第一极和所述第二起始信号 输入端 STV2连接， 第二极与所述第二反馈模块 164连接； 以及， 第四上拉节点电位拉升晶体管 T104， 栅极与所述第三控制时钟输入端
CL C连接，第一极与所述第三上拉节点电位拉升晶体管 ΊΊ 03的第二极连接， 第二极与所述第二上拉节点 Q2连接；
所述第二上拉节点电位拉低模块 104包括：
第五上拉节点电位拉低晶体管 Τ205， 栅极与所述第三下拉节点 QB3连 接， 第一极与所述第二上拉节点 Q2 连接， 第二极与所述第二反馈模块 164 连接；
第六上拉节点电位拉低晶体管 Ί'206， 栅极与所述第三下拉节点 QB3连 接，第一极与所述第三上拉节点电位拉低晶体管 Τ203的第二极连接，第二极 接入第一低电平 VGL1 ;
第七上拉节点电位拉低晶体管 Τ207， 栅极与所述第四下拉节点 QB4连 接， 第一极与所述第二上拉节点 Q2 连接， 第二极与所述第二反馈模块 164 连接； 以及，
第八上拉节点电位拉低晶体管 Τ208 , 栅极与所述第四下拉节点 QB4连 接，第一极与所述第七上拉节点电位拉低晶体管 Τ207的第二极连接，第二极 接入第一低电平 VGL1 ;
所述第三下拉节点电位拉低模块 14包括：
第七下拉晶体管 Τ27，欐极与所述第二上拉节点 Q2连接， 第一极与所述 第三下拉节点 QB3连接， 第二极与所述复位信号输入端 RESET ( n ) 连接； 第八下拉晶体管 T28，欐极与所述第二上拉节点 Q2连接， 第一极与所述 第七下拉晶体管 Τ27的第二极连接， 第二极接入第一低电平 VGL1 ; 以及， 第九下拉晶体管 Τ29， 栅极与所述第三下拉节点 QB4连接， 第一极与所 述第三下拉节点 QB3连接， 第二极接入第一低电平 VGL1；
所述第四下拉节点电位拉低模块 15包括：
第十下拉晶体管 Τ51， 栅极与所述上拉节点 Q连接， 第一极与所述第二 下拉节点 QB2连接， 第二极与所述复位信号输入端 RESET (n) 连接；
第十一下拉晶体管 T52 , 栅极与所述上拉节点 Q连接， 第一极与所述第 四下拉晶体管 T31的第二极连接， 第二极接入第一低电平 VGL1 ; 以及， 第十二下拉晶体管 T53， 櫥极与所述第三下拉节点 QB3连接， 第一极与 所述第四下拉节点 QB4连接， 第二极接入第一低电平 VGL1。
如图 5所示， 所述第二进位控制模块 153包括：
第二进位控制晶体管 T52， 栅极与所述第二上拉节点 Q2连接，第一极与 所述第四控制时钟输入端 CLKD连接， 第二端与所述进位信号输出端 COUT (η) 连接；
所述第二进位信号下拉模块 154包括：
第三进位信号下拉晶体管 Ί'541， 栅极与所述第三下拉节点 QB3连接， 第一极与所述进位信号输出端 COUT 11 )连接，第二极接入第一低电平 VGL1 ; 以及，
第四进位信号下拉晶体管 Τ542， 栅极与所述第四下拉节点 QB4连接， 第一极与所述进位信号输出端 COUlXn)连接，第二极接入第一低电平 VGL1； 所述第二切断控制模块 163包括：
第四切断控制晶体管 T631， 栅极与所述第二上拉节点 Q2连接， 第一极 与所述第四控制时钟输入端 CLKD连接， 第二极与所述切断控制信号输出端 IOFF(n)连接；
第五切断控制晶体管 T632， 栅极与所述第三下拉节点 QB3连接， 第一 极与所述切断控制信号输出端 IOFF(r连接， 第二极接入第一低电平 VGLi ; 以及，
第六切断控制晶体管 T633， 栅极与所述第四下拉节点 QB4连接， 第一 极与所述切断控制信号输出端 lOFF(n)连接， 第二极接入第一低电平 VGL1 ;
所述第二反馈模块 164包括：
第二反馈晶体管 T64， 栅极与所述进位信号输出端 COUT (n) 连接， 第 一极与所述第三上拉节点电位拉升晶体管 T103的第二极连接，第二极与所述 切断控制信号输出端 IOFF(n)连接。
如图 5所示， 驱动控制子模块 191包括： 驱动控制晶体管 T91， 栅极与 所述第二上拉节点 Q2连接，第一极与所述第四控制时钟输入端 CLKD连接， 第二极与所述驱动控制信号下拉控制端 G— S2连接；
所述第二驱动控制信号上拉模块 192包括： 驱动控制上拉晶体管 T92， 栅极和第一极接入高电平 VDD， 第二极与所 述驱动控制信号输出端 GO.. S2 (n) 连接；
所述驱动控制信号下拉控制模块 193包括：
第一驱动下拉控制晶体管 T931， 栅极与所述第三下拉节点 QB3连接， 第一极与所述驱动控制信号下拉控制端 G...S2连接， 第二极接入第二低电平 VGL2 ; 以及，
第二驱动下拉控制晶体管 Τ932， 栅极与所述第四下拉节点 QB4连接， 第一极与所述驱动控制信号下拉控制端 G....S2连接， 第二极接入第二低电平 VGL2 ;
所述驱动控制信号下拉模块 194包括：
驱动下拉晶体管 Τ94， 栅极与所述驱动控制信号下拉控制端 G...S2连接， 第一极与所述驱动控制信号输出端 GO.. S1 ( 11 ) 连接， 第二极接入第二低电 平 VGL2。
在具体实施时， 第一控制时钟信号和第二控制时钟信号互补。
如图 5所示， 第三控制时钟开关 143包括：
第三控制晶体管 T43，欐极和第一极与 CLKC连接，第::：::极与 QB3连接； 第四控制时钟开关 144包括：
第四控制晶体管 Τ44，栅极和第一极与 CLKD连接，第二极与 QB4连接； 第二存储电容 C2连接于 Q2与 COUT2 ( η ) 之间。
在图 5所示的实施例中， Τ103、 Τ104、 Τ44、 Τ205、 Τ206、 Τ207、 Τ208、 Τ53、 Τ29为 Ρ型晶体管， Τ27、 Τ28、 Τ51、 Τ52、 Τ43、 Τ52、 Τ54 Τ542, Τ631、 Τ632、 Τ633、 Τ64、 Τ91、 Τ92、 Τ931、 Τ932和 Τ94为 Ν型晶体管， 在其他实施例中， 晶体管的类型也可以变化， 只需能达到相同的导通与关断 的控制效果即可。
如图 6 Α所示， 由 CLKA输入的第一控制时钟信号和由 CLKB输入的第 二控制时钟信号反相； 所述第一控制时钟信号的占空比、 所述第二控制时钟 信号的占空 ί:匕和由 STV1输入的第一起始信号的占空比均为 0.5 ;
由 CLKC输入的第三控制时钟信号和由 CLKD输入的第四控制时钟信号 反相； 所述第三控制时钟信号的占空比、 所述第四控制时钟信号的占空比和由
STV1输入的第二起始信号的占空比均小于 0.5。
如图 6B所示， GO...S1 (n)与 GO...S2 (n)之间的相位关系与图 1C中的 S1与 S2之间的相位关系相同。
本发明实施例所述的栅极驱动方法， 应用上述的栅极驱动电路， 包括以 下步骤：
在由第一起始信号输入端输入高电平的下一个时钟周期， »极扫描信号 输出端输出高电平， 输出电平端的输出信号与输入时钟信号反相；
在由第二起始信号输入端输入高电平的下一个时钟周期， 驱动控制信号 与第二起始信号反相。
本发明还提供了一种阵列基板行驱动电路， 包括多级上述的栅极驱动电 路；
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的第一起始信号输入端连接。
实施时， 输入第 11-H级栅极驱动电路的输入时钟信号 CLKIN1与输入第 11级栅极驱动电路的输入时钟信号 CLKIN2信号反相。
11是大于或等于 1的整数， 11-H小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
图 6A是本发明该实施例所述的栅极驱动电路在工作时 STV1、 STV2、 CLKA, CLKB、 CLKC、 CLKD、 CLKINi和 CLKIN2的波形图。
图 6B是本发明该实施例所述的阵列基板行驱动电路输出的 GO— Si(n)、 GO— SI GO— ELVDD ( n)、 GO— ELVDD (n+l )、 GO— S2 (n)和 GO— S2 (n-i-1 ) 的波形图。
由于在本发明实施例所述的阵列基板行驱动电路中， 上一级栅极驱动电 路输出的进位信号接入相邻下一级栅极驱动电路的第一起始信号输入端,因 此对本发明实施例采 ^对每一级栅极驱动电路包括的行像素控制单元和驱动 控制单元分别采用控制时钟信号， 可以使得控制行像素控制单元的控制时钟 信号和控制驱动控制单元的控制时钟信号都可以将进位信号上拉为高电平， 提高了对于存储电容的预充电时间， 进而该进位信号作为第一起始信号输入 下一级 »极驱动电路， 下一级栅极驱动电路可以输出， 这样输入下一级栅极 驱动电路的输入时钟信号的调整时间长。 本发明实施例所述的櫥极驱动电路 可以应用于 OLED(Organic Light-Emiiiing Diode, 有机发光二极管）显示装置 禾 n iTPS (Low Temperature Poly silicon, 低温多晶硅技术） 显示装置中。
本发明还提供了一种显示装置， 包括上述的栅极驱动电路。
所述显示装置可以为 OLED显示装置或 Li'PS显示装置。
本发明还提供一种电子产品， 所述电子产品包括如上所述的显示装置。 其中， 电子产品中所包括的显示装置的结构以及工作原理同上述实施例， 在 此不再赘述。 另外， 电子产品其他部分的结构可以参考现有技术， 对此本文 不再详细描述。 该电子产品可以为： 家用电器、 通信设备、 工程设备、 电子 娱乐产品等具有任何显示功能的产品或部件。
以上所述是本发明的优选实施方式， 应当指出， 对于本技术领域的普通 技术人员来说， 在不脱离本发明所述原理的前提下， 还可以作出若千改进和 润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

1 . 一种栅极驱动电路， 与一行像素单元连接， 所述行像素单元包括相互 连接的行像素驱动模块和发光元件； 所述行像素驱动模块包括驱动晶体管、 驱动模块和补偿模块； 所述补偿模块接入 »极扫描信号； 所述驱动模块接入 驱动控制信号和驱动电平； 其中， 所述栅极驱动电路包括：
行像素控制单元， 用于为所述补偿模块提供所述栅极扫描信号， 并且为 所述驱动模块提供所述驱动电平， 以控制所述补偿模块补偿所述驱动晶体管 的阈值电压； 以及，
驱动控制单元， 用于为所述驱动模块提供所述驱动控制信号， 以控制所 述驱动模块驱动所述发光元件。
2. 如权利要求 1所述的栅极驱动电路，其中，所述行像素控制单元包括： 第一起始信号输入端、 第一控制时钟输入端、 第二控制时钟输入端、 复位信 号输入端、 输入时钟端、 进位信号输出端、 切断控制信号输出端、 输出电平 端、 输出电平下拉控制端和栅极扫描信号输出端；
所述行像素控制单元还包括：
第一上拉节点电位拉升模块， ）¾于当第一控制时钟信号和第一起始信号 为高电平时， 将第一上拉节点的电位拉升为高电平；
第一存储电容， 连接于所述第一上拉节点和所述进位信号输出端之间； 第一上拉节点电位拉低模块， 于当第一下拉节点的电位或第二下拉节 点的电位为高电平时， 将第一上拉节点的电位拉低为第一低电平；
第一控制时钟开关， 用于在第一控制时钟信号为高电平时导通所述第一 控制时钟输入端与第一下拉节点的连接；
第二控制时钟开关， 用于在第二控制时钟信号为高电平时导通所述第二 控制时钟输入端与第二下拉节点的连接；
第一下拉节点电位拉低模块， 于当所述第一上拉节点的电位或所述第 二下拉节点的电位为高电平时， 将所述第一下拉节点的电位拉低为第一低电 平；
第二下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 第一上拉节点的电位或所述第一下拉节点的电位为高电平时， 将所述第二下 拉节点的电位拉低为第一低电平；
第一进位控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通 所述进位信号输出端与所述第二控制时钟输入端之间的连接；
第一进位信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将进位信号的电位拉低为第一低电平；
第一切断控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通 所述第二控制时钟输入端与所述切断控制信号输出端之间的连接， 当所述第 一下拉节点的电位或第二下拉节点的电位为高电平时， 导通所述切断控制信 号输出端与第二低电平输出端之间的连接；
第一反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送 至所述第一上拉节点电位拉升模块和所述第一上拉节点电位拉低模块；
栅极扫描信号控制模块， 用于当所述第一上拉节点的电位为高电平时， 导通所述第二控制时钟输入端与所述 »极扫描信号输出端之间的连接；
输入时钟开关， 用于当所述第一上拉节点的电位为高电平时， 导通所述 输入时钟端与所述输出电平下拉控制端之间的连接；
栅极扫描信号下拉模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将栅极扫描信号的电位拉低为第二低电平；
输出电平下拉控制模块， 用于当所述第一下拉节点的电位或所述第二下 拉节点的电位为高电平时， 将所述输出电平下拉控制端的电位拉低为第二低 电平；
输出电平上拉模块， 于当所述输出电平下拉控制端输出第二低电平时， 将输出电平上拉为高电平；
输出电平下拉模块， 用于当所述输出电平下拉控制端输出高电平时， 将 所述输出电平下拉为第二低电平。
3. 如权利要求 2 所述的栅极驱动电路， 其中， 所述驱动控制单元包括： 第二起始信号输入端、 第三控制时钟输入端、 第四控制时钟输入端、 驱动控 制信号输出端和驱动控制信号下拉控制端；
所述复位信号输入端、 所述进位信号输出端和所述切断控制信号输出端 分别与所述驱动控制单元连接；
所述驱动控制单元还包括：
第二上拉节点电位拉升模块， ^于当第三控制时钟信号和第二起始信号 为高电平时， 将第二上拉节点的电位拉升为高电平；
第二存储电容， 连接于所述第二上拉节点和所述进位信号输出端之间； 第二上拉节点电位拉低模块， ffi于当第一下拉节点的电位或第二下拉节 点的电位为高电平时， 将上拉节点的电位拉低为第一低电平；
第三控制时钟开关， 用于在第三控制时钟信号为高电平时导通所述第三 控制时钟输入端与第三下拉节点的连接；
第四控制时钟开关， 用于在第四控制时钟信号为高电平时导通所述第四 控制时钟输入端与第四下拉节点的连接；
第三下拉节点电位拉低模块， ffi于当所述第二上拉节点的电位或所述第 四下拉节点的电位为高电平时， 将所述第三下拉节点的电位拉低为第一低电 平；
第四下拉节点电位拉低模块， 与所述复位信号输入端连接， 用于当所述 第二上拉节点的电位或所述第三下拉节点的电位为高电平时， 将所述第四下 拉节点的电位拉低为第一低电平；
第二进位控制模块， 用于当所述第二上拉节点的电位为高电平时， 导通 所述进位信号输出端与所述第四控制时钟输入端之间的连接；
第二进位信号下拉模块， 用于当所述第三下拉节点的电位或所述第四下 拉节点的电位为高电平时， 将进位信号的电位拉低为第一低电平；
第二切断控制模块， 用于当所述第二上拉节点的电位为高电平时， 导通 所述第四控制时钟输入端与所述切断控制信号输出端之间的连接， 当所述第 三下拉节点的电位或第四下拉节点的电位为高电平时， 导通所述切断控制信 号输出端与第二低电平输出端之间的连接；
第二反馈模块， 用于当所述进位信号为高电平时， 将切断控制信号传送 至第二上拉节点电位拉升模块和所述第二上拉节点电位拉低模块；
驱动控制子模块， 用于当所述第二上拉节点的电位为高电平时， 导通所 述第四控制时钟输入端与所述驱动控制信号下拉控制端的连接； 驱动控制信号下拉控制模块， ^于当所述第三下拉节点的电位或所述第 四下拉节点的电位为高电平时， 将所述驱动控制信号下拉控制端的电位拉低 为第二低电平；
驱动控制信号上拉模块， 用于当所述驱动控制信号下拉控制端输出高电 平时， 将所述驱动控制信号的电位上拉为高电平；
驱动控制信号下拉模块， 用于当所述驱动控制信号下拉控制端输出高电 平时， 将所述驱动控制信号的电位下拉为第二低电平。
4. 如权利要求 3所述的栅极驱动电路， 其中， 所述第一上拉节点电位拉 升模块包括：
第一上拉节点电位拉升晶体管， 其中， 栅极与第一极和所述第一起始信 号输入端连接， 第二极与所述第一反馈模块连接； 以及，
第二上拉节点电位拉升晶体管， 其中， 栅极与所述第一控制时钟输入端 连接， 第一极与所述第一上拉节点电位拉升晶体管的第二极连接， 第二极与 所述第一上拉节点连接；
所述第一上拉节点电位拉低模块包括：
第一上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述第一上拉节点连接， 第二极与所述第一反馈模块连接；
第二上拉节点电位拉低晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述第一上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
第三上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述第一上拉节点连接， 第二极与所述第一反馈模块连接； 以及， 第四上拉节点电位拉低晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述第三上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
所述第一下拉节点电位拉低模块包括：
第一下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第一下拉节点连接， 第二极与所述复位信号输入端连接；
第二下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第一下拉晶体管的第二极连接， 第二极接入第一低电平； 以及， 第三下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一极与所述 第一下拉节点连接， 第二极接入第一低电平；
所述第二下拉节点电位拉低模块包括：
第四下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第二下拉节点连接， 第二极与所述复位信号输入端连接；
第五下拉晶体管， 其中， 栅极与所述第一上拉节点连接， 第一极与所述 第四下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第六下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一极与所述 第二下拉节点连接， 第二极接入第一低电平。
5. 如权利要求 4所述的栅极驱动电路， 其中， 所述第一进位控制模块包 括：
第一进位控制晶体管， 其中， »极与所述第一上拉节点连接， 第一极与 所述第二控制时钟输入端连接， 第二端与所述进位信号输出端连接；
所述第一进位信号下拉模块包括：
第一进位信号下拉晶体管， 其中， 栅极与所述第一下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平； 以及，
第二进位信号下拉晶体管， 其中， 栅极与所述第二下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平；
所述第一切断控制模块包括：
第一切断控制晶体管， 其中， »极与所述第一上拉节点连接， 第一极与 所述第二控制时钟输入端连接， 第二极与所述切断控制信号输出端连接； 第二切断控制晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平； 以及，
第三切断控制晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平；
所述第一反馈模块包括：
第-一反馈晶体管， 其中， 栅极与所述进位信号输出端连接， 第一极与所 述第一上拉节点电位拉升晶体管的第二极连接， 第二极与所述切断控制信号 输出端连接。
6. 如权利要求 5所述的栅极驱动电路， 其中，
所述栅极扫描信号控制模块包括：
»极扫描控制晶体管， 其中， 櫥极与所述第一上拉节点连接， 第一极接 入所述第二控制时钟信号， 第二极与所述 »极扫描信号输出端连接；
所述栅极扫描信号下拉模块包括：
第一输出下拉晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述 »极扫描信号输出端连接， 第二极接入第二低电平； 以及，
第二输出下拉晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述 »极扫描信号输出端连接， 第二极接入第二低电平；
所述输出电平上拉模块包括：
输出电平上拉晶体管， 其中， 櫥极和第一极接入高电平， 第二极与所述 输出电平端连接；
所述输出电平下拉控制模块包括：
第一下拉控制晶体管， 其中， »极与所述第一下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平； 以及，
第二下拉控制晶体管， 其中， »极与所述第二下拉节点连接， 第一极与 所述输出电平下拉控制端连接， 第二极接入第二低电平；
所述输出电平下拉模块包括：
输出电平下拉晶体管， 其中， 栅极与所述输出电平下拉控制端连接， 第 一极与所述输出电平端连接， 第二极接入第二低电平。
7. 如权利要求 6所述的栅极驱动电路， 其中，
所述第二上拉节点电位拉升模块包括：
第三上拉节点电位拉升晶体管， 其中， 栅极与第一极和所述第二起始信 号输入端连接， 第二极与所述第二反馈模块连接； 以及，
第四上拉节点电位拉升晶体管， 其中， 栅极与所述第三控制时钟输入端 连接， 第一极与所述第三上拉节点电位拉升晶体管的第二极连接， 第二极与 所述第二上拉节点连接；
所述第二上拉节点电位拉低模块包括： 第五上拉节点电位拉低晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所述第二上拉节点连接， 第二极与所述第二反馈模块连接；
第六上拉节点电位拉低晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所述第五上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
第七上拉节点电位拉低晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述第二上拉节点连接， 第二极与所述第二反馈模块连接； 以及， 第八上拉节点电位拉低晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述第七上拉节点电位拉低晶体管的第二极连接， 第二极接入第一 低电平；
所述第三下拉节点电位拉低模块包括：
第七下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第三下拉节点连接， 第二极与所述复位信号输入端连接；
第 Λ下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第七下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第九下拉晶体管， 其中， 栅极与所述第四下拉节点连接， 第一极与所述 第三下拉节点连接， 第二极接入第一低电平；
所述第四下拉节点电位拉低模块包括：
第十下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所述 第四下拉节点连接， 第二极与所述复位信号输入端连接；
第十一下拉晶体管， 其中， 栅极与所述第二上拉节点连接， 第一极与所 述第十下拉晶体管的第二极连接， 第二极接入第一低电平； 以及，
第十二下拉晶体管， 其中， 栅极与所述第三下拉节点连接， 第一极与所 述第四下拉节点连接， 第二极接入第一低电平。
8. 如权利要求 7所述的栅极驱动电路， 其中，
所述第二进位控制模块包括：
第二进位控制晶体管， 其中， 極极与所述第二上拉节点连接， 第一极与 所述第四控制时钟输入端连接， 第二极与所述进位信号输出端连接；
所述第二进位信号下拉模块包括： 第三进位信号下拉晶体管， 其中， 栅极与所述第三下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平； 以及，
第四进位信号下拉晶体管， 其中， 栅极与所述第四下拉节点连接， 第一 极与所述进位信号输出端连接， 第二极接入第一低电平；
所述第二切断控制模块包括：
第四切断控制晶体管， 其中， 櫥极与所述第二上拉节点连接， 第一极与 所述第四控制时钟输入端连接， 第二极与所述切断控制信号输出端连接； 第五切断控制晶体管， 其中， 櫥极与所述第三下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平； 以及，
第六切断控制晶体管， 其中， 櫥极与所述第四下拉节点连接， 第一极与 所述切断控制信号输出端连接， 第二极接入第一低电平；
所述第二反馈模块包括：
第二反馈晶体管， 其中， 栅极与所述进位信号输出端连接， 第一极与所 述第三上拉节点电位拉升晶体管的第二极连接， 第二极与所述切断控制信号 输出端连接。
9. 如权利要求 8所述的栅极驱动电路， 其中，
所述驱动控制子模块包括： 驱动控制晶体管， 其中， 栅极与所述第二上 拉节点连接， 第一极与所述第四控制时钟输入端连接， 第二极与所述驱动控 制信号下拉控制端连接；
所述驱动控制信号上拉模块包括：
驱动控制上拉晶体管， 其中， »极和第一极接入高电平， 第二极与所述 驱动控制信号输出端连接；
所述驱动控制信号下拉控制模块包括：
第一驱动下拉控制晶体管， 其中， 栅极与所述第三下拉节点连接， 第一 极与所述驱动控制信号下拉控制端连接， 第二极接入第二低电平； 以及， 第二驱动下拉控制晶体管， 其中， 栅极与所述第四下拉节点连接， 第一 极与所述驱动控制信号下拉控制端连接， 第二极接入第二低电平；
所述驱动控制信号下拉模块包括：
驱动下拉晶体管， 其中， 栅极与所述驱动控制信号下拉控制端连接， 第 极与所述驱动控制信号输出端连接， 第二极接入第二低电平。
10. 如权利要求 9所述的栅极驱动电路， 其中，
所述第一控制时钟信号和所述第二控制时钟信号反相；
一控制时钟信号的占空比、 所述第二控制时钟信号的占空比和所
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所述第三控制时钟信号和所述第四控制时钟信号反相；
所述第三控制时钟信号的占空比、 所述第四控制时钟信号的占空比和所 述第二起始信号的占空比均小于 0.5。
1 1. 一种栅极驱动方法， 应用于如权利要求 3至 10中任一权利要求所述 的栅极驱动电路， 其中， 所述栅极驱动方法包括以下步骤：
在由第一起始信号输入端输入高电平的下一个时钟周期， »极扫描信号 输出端输出高电平， 输出电平端的输出信号与输入时钟信号反相；
在由第二起始信号输入端输入高电平的下一个时钟周期， 驱动控制信号 与第二起始信号反相。
12. 一种阵列基板行驱动电路， 其中， 包括多级如权利要求 2至 10中任 一权利要求所述的栅极驱动电路；
除了第一级栅极驱动电路之外， 每一级栅极驱动电路的切断控制信号输 出端与上一级栅极驱动电路的复位信号输入端连接；
除了最后一级栅极驱动电路之外， 每一级栅极驱动电路的进位信号输出 端与下一级栅极驱动电路的第一起始信号输入端连接。
13. 如权利要求 12所述的阵列基板行驱动电路， 其中，
输入第 n+1级栅极驱动电路的输入时钟信号与输入第 n级栅极驱动电路 的输入时钟信号反相；
n是大于或等于 i的整数， n+1小于或等于所述阵列基板行驱动电路包括 的栅极驱动电路的级数。
14. 一种显示装置， 其中， 包括如权利要求 1至 10中任一权利要求所述
15. 如权利要求 14所述的显示装置， 其中， 所述显示装置为有机发光二 极管 OLED显示装置或低温多晶硅 L PS显示装置。
6. —种电子产品， 其中， 包括如权利要求 14- 15所述的显示装置。
PCT/CN2014/076258 2013-12-30 2014-04-25 栅极驱动电路、方法、阵列基板行驱动电路、显示装置和电子产品 WO2015100889A1 (zh)

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