CN103035297A - 移位寄存器 - Google Patents

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Abstract

本发明披露了一种移位寄存器。该移位寄存器包含多级移位寄存电路，第N级移位寄存电路包含驱动单元、升压单元、上拉单元、主要下拉单元。驱动单元用以根据第一驱动讯号及高频时钟讯号提供栅极讯号、第一升压控制讯号及第一传递控制讯号，升压单元用以根据第一升压讯号上拉该第一驱动讯号的电压，上拉单元用以根据该第一传递控制讯号及该栅极讯号提供第二驱动讯号，及用以根据该第一升压控制讯号及第二升压控制讯号提供第二升压讯号，主要下拉单元用以根据第二传递控制讯号下拉该第一驱动讯号。

Description

移位寄存器
技术领域
本发明涉及一种移位寄存电路，特别是涉及一种具有高驱动能力的移位寄存电路。
背景技术
请参考图1，图1为现有技术液晶显示器100的移位寄存器102及像素阵列104的示意图。移位寄存器102包含多个移位寄存电路106用以提供多个扫描讯号，通过扫描线108耦接至像素阵列104，以扫描像素阵列104中的像素。随着液晶显示器的尺寸与日俱增，液晶显示器的分辨率，也就是像素的数目亦随之提升，使得的像素阵列104所需要的扫描线108的数量增加。为了能在固定的画面更新率(例如60Hz)扫描越来越多的像素，每一画面周期(frame)内每一条扫描线108的扫描速度必须增加，也就是每一条扫描线108所能扫描的时间必须缩短，以在同一画面周期内将所有的像素扫描完毕。然而每一条扫描线108扫描的时间缩短后，像素的充电率可能会因会扫描时间的缩短而下降或不足，影响画面品质。
虽然以往使用提高扫描讯号电位的方法，可以解决像素充电率不足的问题，但此方法会增加移位寄存电路106的动态功率消耗及静态功率消耗，更由于功率消耗的增加，使得移位寄存电路106中的晶体管的尺寸无法缩小。
发明内容
本发明一实施例揭示一种第N级移位寄存电路。第N级移位寄存电路包含驱动单元、升压单元、上拉单元、主要下拉单元。驱动单元用以根据第一驱动讯号及高频时钟讯号提供栅极讯号、第一升压控制讯号及第一传递控制讯号；升压单元耦接于该驱动单元，用以根据第一升压讯号上拉该第一驱动讯号的电压；上拉单元耦接于该驱动单元，用以根据该第一传递控制讯号及该栅极讯号提供第二驱动讯号，及用以根据该第一升压控制讯号及第二升压控制讯号提供第二升压讯号；主要下拉单元耦接于该驱动单元，用以根据第二传递控制讯号下拉该第一驱动讯号。
本发明实施例通过提高驱动第N级移位寄存电路的驱动能力，进而提高像素的充电率，减少驱动单元的动态及静态功率消耗，并可缩小驱动单元中晶体管的尺寸。
附图说明
图1为先前技术液晶显示器的移位寄存器及像素阵列的示意图。
图2为本发明一实施例说明第N级移位寄存电路的示意图。
图3为图2的第N级移位寄存电路的工作相关讯号波形示意图。
图4为本发明另一实施例说明第N级移位寄存电路的示意图。
图5为本发明另一实施例说明第N级移位寄存电路的示意图。
图6为本发明另一实施例说明第N级移位寄存电路的示意图。
图7为图6的第N级移位寄存电路的工作相关讯号波形示意图。
附图符号说明
100                                液晶显示器
102                                移位寄存器
104                                像素阵列
106                                移位寄存电路
108                                扫描线
200、400、500、600                 第N级移位寄存电路
261                                第N-1级移位寄存电路
262                                第N-2级移位寄存电路
202                                驱动单元
204                                升压单元
206                                上拉单元
208                                主要下拉单元
210                                第一下拉控制单元
212                                第一下拉单元
214                                第二下拉控制单元
216                                第二下拉单元
218                            稳压单元
Q(n)                           第N级驱动讯号
G(n)                           第N级栅极讯号
ST(n)                          第N级传递控制讯号
S(n)                           第N级升压控制讯号
CB(n)                          第N级升压讯号
Q(n+2)                         第N+2级驱动讯号
G(n-1)                         第N-1级栅极讯号
S(n-1)                         第N-1级升压控制讯号
G(n-2)                         第N-2级栅极讯号
ST(n-2)                        第N-2级传递控制讯号
S(n-2)                         第N-2级升压控制讯号
CB(n+1)                        第N+1级升压讯号
ST(n+2)                        第N+2级传递控制讯号
ST(n+3)                        第N+3级传递控制讯号
HC1                            第一高频时钟讯号
HC2                            第二高频时钟讯号
HC3                            第三高频时钟讯号
HC4                            第四高频时钟讯号
LC1                            第一低频时钟讯号
LC2                            第二低频时钟讯号
VSS1                           第一参考电位
VSS2                           第二参考电位
VSS                            参考电位
VGH                            高电位
VGL                            低电位
P(n)                           第一下拉讯号
K(n)                           第二下拉讯号
T1至T4                         时段
t                              时间轴
C1、C2                         电容
T1至T24                晶体管
具体实施方式
请参考图2。图2为本发明一实施例说明移位寄存器的多级移位寄存电路的第N级移位寄存电路200的示意图。第N级移位寄存电路200可包含驱动单元202、升压单元204、上拉单元206、主要下拉单元208、第一下拉控制单元210、第一下拉单元212、第二下拉控制单元214及第二下拉单元216。为方便说明，图2中还显示第N-1级移位寄存电路261及第N-2级移位寄存电路262。
驱动单元202用以根据第一驱动讯号及第一高频时钟讯号HC1提供栅极讯号、第一传递控制讯号及第一升压控制讯号。第一驱动讯号可为从第N-2级移位寄存电路262输出至第N级移位寄存电路的第N级驱动讯号Q(n)，栅极讯号可为第N级栅极讯号G(n)，第一传递控制讯号可为第N级传递控制讯号ST(n)，第一升压控制讯号可为第N级升压控制讯号S(n)。升压单元204耦接于驱动单元202，用以根据第一升压讯号上拉第N级驱动讯号Q(n)的电压。第一升压讯号可为从第N-1级移位寄存电路261输出至第N级移位寄存电路的第N级升压讯号CB(n)。上拉单元206耦接于驱动单元202，用以根据第N级传递控制讯号ST(n)及第N级栅极讯号G(n)提供第二驱动讯号，并用以根据第N级升压控制讯号S(n)及第二升压控制讯号提供第二升压讯号。第二驱动讯号可为从第N级移位寄存电路200输出至第N+2级移位寄存电路的第N+2级驱动讯号Q(n+2)，第二升压控制讯号可为来自第N-1级移位寄存电路261的第N-1级升压控制讯号S(n-1)，第二升压讯号可为从第N级移位寄存电路200输出至第N+1级移位寄存电路的第N+1级升压讯号CB(n+1)。主要下拉单元208耦接于驱动单元202，用以根据第二传递控制讯号下拉第N级驱动讯号Q(n)。第二传递控制讯号可为来自第N+3级移位寄存电路的第N+3级传递控制讯号ST(n+3)。第一下拉控制单元210用以根据第N级驱动讯号Q(n)及第一低频时钟讯号LC1提供第一下拉讯号P(n)。第一下拉单元212耦接于第一下拉控制单元210及驱动单元202之间，用以根据第一下拉讯号P(n)及第N级驱动讯号Q(n)下拉第N级栅极讯号G(n)及第N级传递控制讯号ST(n)。第二下拉控制单元214用以根据第N级驱动讯号Q(n)及第二低频时钟讯号LC2提供第二下拉讯号K(n)。第二下拉单元216耦接于第二下拉控制单元214及驱动单元202之间，用以根据第二下拉讯号K(n)及第N级驱动讯号Q(n)下拉第N级栅极讯号G(n)以及第N级传递控制讯号ST(n)。因为第一低频时钟讯号LC1与第二低频时钟讯号LC2的相位相反，所以当第一下拉控制单元210输出第一下拉讯号P(n)时，第二下拉控制单元214暂停运作；反之，当第二下拉控制单元214输出第二下拉讯号K(n)时，第一下拉控制单元210暂停运作。如此的交替运作可增加第N级移位寄存电路200中晶体管的使用期间。
驱动单元202可包含第一晶体管T1、第二晶体管T2及第三晶体管T3。第一晶体管T1具有控制端用以接收从第N-2级移位寄存电路262输出的第N级驱动讯号Q(n)、用以接收第一高频时钟讯号HC1的第一端及用以提供第N级栅极讯号G(n)的第二端；第二晶体管T2具有耦接于第一晶体管T1的控制端的控制端、耦接于第一晶体管T1的第一端的第一端及用以提供第N级传递控制讯号ST(n)的第二端；第三晶体管T3具有耦接于第一晶体管T1的控制端的控制端、耦接于第一晶体管T1的第一端的第一端及用以提供第N级升压控制讯号S(n)的第二端。
升压单元204可包含第一电容C1，第一电容C1具有第一端用以接收从第N-1级移位寄存电路261输出的第N级升压讯号CB(n)，及耦接于第一晶体管T1的控制端的第二端。升压单元204可还包含第二电容C2，第二电容C2耦接于第一晶体管T1的第二端及第一电容C1的第一端之间，用以接收第N级栅极讯号G(n)并配合第一电容C1以稳定第一晶体管T1的控制端至第一晶体管T1第二端之间的电压。
上拉单元206可包含第四晶体管T4、第五晶体管T5及第六晶体管T6。第四晶体管T4具有耦接于第二晶体管T2的第二端的控制端、耦接于第一晶体管T1的第二端的第一端及用以提供第N+2级驱动讯号Q(n+2)的第二端；第五晶体管T5具有用以接收第N-1级升压控制讯号S(n-1)的控制端、耦接于第一晶体管T1的第二端的第一端及一第二端；第六晶体管T6具有耦接于第三晶体管T3的第二端的控制端、耦接于第一晶体管T1的第二端的第一端及耦接于第五晶体管T5的第二端的第二端，用以提供第N+1级升压讯号CB(n+1)。
主要下拉单元208可包含第七晶体管T7。第七晶体管T7具有用以接收第N+3级传递控制讯号ST(n+3)的控制端、耦接于第一晶体管T1的控制端的第一端，及用以接收第一参考电位VSS1的第二端。第一参考电位VSS 1可高于第二参考电位VSS2。
第一下拉控制单元210可包含第八晶体管T8、第九晶体管T9、第十晶体管T10及第十一晶体管T11。第一下拉单元212可包含第十二晶体管T12、第十三晶体管T13及第十四晶体管T14。第八晶体管T8具有用以接收第一低频时钟讯号LC1的控制端、耦接于第八晶体管T8的控制端的第一端及一第二端；第九晶体管T9具有用以接收第N级驱动讯号Q(n)的控制端、耦接于第八晶体管T8的第二端的第一端及用以接收第二参考电位VSS2的第二端；第十晶体管T10具有耦接于第八晶体管T8的第二端的控制端、耦接于第八晶体管T8的控制端的第一端及用以提供第一下拉讯号P(n)的第二端；第十一晶体管T11具有耦接于第九晶体管T9的控制端的控制端、耦接于第十晶体管T10的第二端的第一端及耦接于第九晶体管T9的第二端的第二端；第十二晶体管T12具有耦接于第十晶体管T10的第二端的控制端、耦接于第二晶体管T2的控制端的第一端及耦接于第二晶体管T2的第二端的第二端；第十三晶体管T13具有耦接于第十二晶体管T12的控制端的控制端、耦接于第二晶体管T2的第二端的第一端及耦接于第九晶体管T9的第二端的第二端；第十四晶体管T14具有耦接于第十二晶体管T12的控制端的控制端、耦接于第一晶体管T1的第二端的第一端及耦接于第七晶体管T7的第二端的第二端。
第二下拉控制单元214可包含第十五晶体管T15、第十六晶体管T16、第十七晶体管T17及第十八晶体管T18。第二下拉单元216可包含第十九晶体管T19、第二十晶体管T20及第二十一晶体管T21。第十五晶体管T15具有用以接收第二低频时钟讯号LC2的控制端、耦接于第十五晶体管T15的控制端的第一端及一第二端；第十六晶体管T16具有用以接收第N级驱动讯号Q(n)的控制端、耦接于第十五晶体管T51的第二端的第一端及耦接于第九晶体管T9的第二端的第二端；第十七晶体管T17具有耦接于第十五晶体管T15的第二端的控制端、耦接于第十五晶体管T15的控制端的第一端及用以提供第二下拉讯号K(n)的第二端；第十八晶体管T18具有耦接于第十六晶体管T16的控制端的控制端、耦接于第十七晶体管T17的第二端的第一端及耦接于第十六晶体管T16的第二端的第二端；第十九晶体管T19具有耦接于第十七晶体管T17的第二端的控制端、耦接于第二晶体管T2的控制端的第一端及耦接于第二晶体管T2的第二端的第二端；第二十晶体管T20具有耦接于第十九晶体管T19的控制端的控制端、耦接于第二晶体管T2的第二端的第一端及耦接于第十六晶体管T16的第二端的第二端；第二十一晶体管T21具有耦接于第十九晶体管T19的控制端的控制端、耦接于第一晶体管T1的第二端的第一端及耦接于第七晶体管T7的第二端的第二端。
请参考图2与图3。图3为图2的第N级移位寄存电路200的工作相关讯号波形示意图，其中横轴t为时间轴。在图3中，由上往下的讯号分别为第N级升压控制讯号S(n)、第N-1级升压控制讯号S(n-1)、第N-2级升压控制讯号S(n-2)、第一高频时钟讯号HC1、第二高频时钟讯号HC2、第三高频时钟讯号HC3、第四高频时钟讯号HC4、第N-2级栅极讯号G(n-2)、第N-1级栅极讯号G(n-1)、第N级栅极讯号G(n)及第N级驱动讯号Q(n)。第一高频时钟讯号HC1、第二高频时钟讯号HC2、第三高频时钟讯号HC3及第四高频时钟讯号HC4的高电位都为VGH而低电位都为VGL，且其频率都高于第一低频时钟讯LC1及第二低频时钟讯号LC2。第一高频时钟讯号HC1、第二高频时钟讯号HC2、第三高频时钟讯号HC3及第四高频时钟讯号HC4为依顺序循环施加于各级移位寄存电路的时钟讯号。举例而言，第N-2级移位寄存电路可接收第三高频时钟讯号HC3、第N-1级移位寄存电路可接收第四高频时钟讯号HC4、第N级移位寄存电路可接收第一高频时钟讯号HC1，第N+1级移位寄存电路可接收第二高频时钟讯号HC2，第N+3级移位寄存电路可接收第四高频时钟讯号HC4，以此类推。第一参考电位VSS 1可为低电位VGL，第一参考电位VSS1可高于第二参考电位VSS2。另外，第N级传递控制讯号ST(n)、第N级栅极讯号G(n)与第N级升压控制讯号S(n)波型相同；第N-1级传递控制讯号ST(n-1)、第N-1级栅极讯号G(n-1)与第N-1级升压控制讯号S(n-1)波型相同；第N-2级传递控制讯号ST(n-2)、第N-2级栅极讯号G(n-2)与第N-2级升压控制讯号S(n-2)波型相同。第N+3级传递控制讯号ST(n+3)与第N+3级栅极讯号G(n+3)波型相同且会在T4时段结束时随着第四高频时钟讯号HC4由低电位VGL切换至高电位VGH。
如图3所示，于T1时段，第N-1级栅极讯号G(n-1)与第N-1级升压控制讯号S(n-1)在低电位VGL，第N-2级升压控制讯号S(n-2)、第N-2级传递控制讯号ST(n-2)与第N-2级栅极讯号G(n-2)随着第三高频时钟讯号HC3由低电位VGL切换至高电位VGH，并持续至T2时段。此时，第N-1级移位寄存电路261输出的第N级升压讯号CB(n)将第一电容C1第一端的电位维持在第N-1级栅极讯号G(n-1)的低电位VGL，且来自第N-2级移位寄存电路262的第N-2级栅极讯号G(n-2)通过第一电容C1的第二端，对第一电容C1充电，并将第N级驱动讯号Q(n)从第一参考电位VSS1上拉至第一电位V1，且导通第一晶体管T1、第二晶体管T2及第三晶体管T3。
于T2时段，第N-1级栅极讯号G(n-1)与第N-1级升压控制讯号S(n-1)随着第四高频时钟讯号HC4由低电位VGL切换至高电位VGH，并持续至T3时段。此时第N-1级移位寄存电路261输出的第N级升压讯号CB(n)上拉第一电容C1第一端的电位至第N-1级栅极讯号G(n-1)的高电位VGH并通过电容耦合作用将第N级驱动讯号Q(n)从第一电位V1上拉至第二电位V2。第N-2级升压控制讯号S(n-2)、第N-2级传递控制讯号ST(n-2)与第N-2级栅极讯号G(n-2)可在T2时段结束前由高电位VGH切换至低电位VGL。
于T3时段，第一高频时钟讯号HC1由低电位VGL切换至高电位VGH，通过第一晶体管T1、第二晶体管T2及第三晶体管T3分别将第N级栅极讯号G(n)、第N级传递控制讯号ST(n)及第N级升压控制讯号S(n)上拉至高电位VGH，并且通过第一电容C1及第二电容C2的电容耦合作用将第N级驱动讯号Q(n)从第二电位V2上拉至第三电位V3。在另一实施例中，可以不设置第二电容C2，而是设置第三电容C3于第一晶体管T1的控制端及第二端之间，利用第三电容C3的电容耦合作用将第N级驱动讯号Q(n)由第二电位V2上拉至第三电位V3。第N-1级栅极讯号G(n-1)与第N-1级升压控制讯号S(n-1)可在T3时段结束前由高电位VGH切换至低电位VGL。
于T3时段结束，T4时段开始时，第一高频时钟讯号HC1由高电位VGH切换至低电位VGL，使第N级栅极讯号G(n)、第N级传递控制讯号ST(n)及第N级升压控制讯号S(n)下降为低电位VGL，通过如T3时段所述的电容耦合作用，将第N级驱动讯号Q(n)从第三电位V3下拉至第四电位V4。第四电位V4可高于第三电位V3。
于T4时段结束时，第四高频时钟讯号HC4由低电位VGL切换至高电位VGH，上拉第N+3级传递控制讯号ST(n+3)，并导通第七晶体管T7，下拉第N级驱动讯号Q(n)至第一参考电位VSS1。
请参考图4。图4为本发明另一实施例说明第N级移位寄存电路400的示意图。图4与图2的差异为第N级移位寄存电路400中，第一参考电位VSS1及第二参考电位VSS2耦接于同一端点的参考电位VSS，参考电位VSS电位可为低电位VGL。第N级移位寄存电路400其他部份的电路架构与工作原理与图2及图3相同，不再赘述。
请参考图5。图5为本发明另一实施例说明第N级移位寄存电路500的示意图。第N级移位寄存电路500为图4的第N级移位寄存电路400还包含稳压单元218。稳压单元218可包含第二十二晶体管T22。第二十二晶体管T22具有耦接于第十二晶体管T12的控制端的控制端、耦接于第一电容C1的第一端的第一端及耦接于第七晶体管T7的第二端的第二端。稳压单元218可还包含第二十三晶体管T23。第二十三晶体管T23具有耦接于第十九晶体管T19的控制端的控制端、耦接于第一电容C1的第一端的第一端及耦接于该第七晶体管T7的第二端的第二端。当第一下拉控制单元210提供第一下拉讯号P(n)时，第二十二晶体管T22可用以根据第一下拉讯号P(n)下拉第N级升压讯号CB(n)；当第二下拉控制单元214提供第二下拉讯号K(n)时，第二十三晶体管T23可用以根据第二下拉讯号K(n)下拉第N级升压讯号CB(n)。如此可确保第N级移位寄存电路500的升压讯号CB(n)于图3的第N-1级升压控制讯号S(n-1)为低电位VGL时仍可维持低电位VGL，不受第N级栅极讯号G(n)的干扰。第N级移位寄存电路500的其他电路架构及工作原理和图4及图3相同，不再赘述。
请参考图6。图6为本发明另一实施例说明第N级移位寄存电路600的示意图。第N级移位寄存电路600为图4的第N级移位寄存电路400的主要下拉单元208还包含第二十四晶体管T24。第二十四晶体管T24具有耦接于第七晶体管T7的控制端的控制端、耦接于第一晶体管T1的第二端的第一端及耦接于该第七晶体管T7的第二端的第二端。第N级移位寄存电路600的第七晶体管T7的控制端用以接收来自第N+2级传递控制讯号ST(n+2)。第N级移位寄存电路600的其他电路架构和图4相同，不再赘述。
图7为图6的第N级移位寄存电路600的工作相关讯号波形示意图。图7的讯号动作及T1、T2及T3时段工作方式如图3的讯号动作及T1、T2及T3时段所述，不再赘述。如图7所示，图6与图4的差异为图6的第七晶体管T7于第N+2级传递控制讯号ST(n+2)上升至高电位VGH时，亦即在图7的T4时段结束时，第三高频时钟讯号HC3由低电位VGL切换至高电位VGH，上拉第N+2级传递控制讯号ST(n+2)，并导通第七晶体管T7及第二十四晶体管T24时，就下拉第N级驱动讯号Q(n)至参考电位VSS，并下拉第N级栅极讯号G(n)至低电位VGL，确保第N级栅极讯号G(n)维持在低电位VGL。而图4的第七晶体管T7则是等到第N+3级传递控制讯号ST(n+3)上升至高电位VGH时才下拉上述第N级的多个讯号，亦即图7的T4时段的时间较图3的T4时段的时间短。
上述图5及图6的实施例以耦接至参考电位VSS为例说明，但本发明不限于此，上述实施例亦可为图2的变化型实施例。
综上所述，本发明实施例通过连续三次上拉第N级移位寄存电路的驱动讯号，亦即先上拉驱动讯号至第一电位V1，再上拉驱动讯号至第二电位V2，再上拉驱动讯号至第三电位V3，以提高驱动讯号的驱动能力。如此可在不提高第N级移位寄存电路输出的栅极讯号(也就是扫描讯号)的高电位VGH的前提下，提高驱动第N级移位寄存电路的驱动能力，所以可提高像素的充电率，减少驱动单元的动态及静态功率消耗，并且可缩小驱动单元中晶体管的尺寸。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (21)

1.一种移位寄存器包含多级移位寄存电路，其中一第N级移位寄存电路，包含：
一驱动单元，用以根据一第一驱动讯号及一高频时钟讯号，提供一栅极讯号、一第一升压控制讯号及一第一传递控制讯号；
一升压单元，耦接于该驱动单元，用以根据一第一升压讯号，上拉该第一驱动讯号的电压；
一上拉单元，耦接于该驱动单元，用以根据该第一传递控制讯号及该栅极讯号，提供一第二驱动讯号，及用以根据该第一升压控制讯号及一第二升压控制讯号，提供一第二升压讯号；及
一主要下拉单元，耦接于该驱动单元，用以根据一第二传递控制讯号，下拉该第一驱动讯号。
2.如权利要求1所述的第N级移位寄存电路，还包含：
一第一下拉控制单元，用以根据该第一驱动讯号及一第一低频时钟讯号，提供一第一下拉讯号；及
一第一下拉单元，耦接于该第一下拉控制单元及该驱动单元，用以根据该第一下拉讯号，下拉该栅极讯号、该第一传递控制讯号及该第一驱动讯号。
3.如权利要求2所述的第N级移位寄存电路，还包含：
一第二下拉控制单元，用以根据该第一驱动讯号及一第二低频时钟讯号，提供一第二下拉讯号；及
一第二下拉单元，耦接于该第二下拉控制单元及该驱动单元，用以根据该第二下拉讯号，下拉该栅极讯号、该第一传递控制讯号及该第一驱动讯号。
4.如权利要求3所述的第N级移位寄存电路，其中该驱动单元包含：
一第一晶体管，具有用以接收该第一驱动讯号的一控制端，用以接收该高频时钟讯号的一第一端，及用以提供该栅极讯号的一第二端；
一第二晶体管，具有耦接于该第一晶体管的控制端的一控制端，耦接于该第一晶体管的第一端的一第一端，及用以提供该第一传递控制讯号的一第二端；及
一第三晶体管，具有耦接于该第一晶体管的控制端的一控制端，耦接于该第一晶体管的第一端的一第一端，及用以提供该第一升压控制讯号的一第二端。
5.如权利要求4所述的第N级移位寄存电路，其中该上拉单元包含：
一第四晶体管，具有耦接于该第二晶体管的第二端的一控制端，耦接于该第一晶体管的第二端的一第一端，及用以提供该第二驱动讯号的一第二端；
一第五晶体管，具有用以接收该第二升压控制讯号的一控制端，耦接于该第一晶体管的第二端的一第一端，及一第二端；及
一第六晶体管，具有耦接于该第三晶体管的第二端的一控制端，耦接于该第一晶体管的第二端的一第一端，及耦接于该第五晶体管的第二端的一第二端，用以提供该第二升压讯号。
6.如权利要求5所述的第N级移位寄存电路，其中该第二升压控制讯号是由第N-1级移位寄存电路提供的升压控制讯号，且该第二升压讯号是由第N级移位寄存电路输出的升压讯号。
7.如权利要求5所述的第N级移位寄存电路，其中该升压单元包含一第一电容，具有用以接收该第一升压讯号的一第一端，及耦接于该第一晶体管的控制端的一第二端。
8.如权利要求7所述的第N级移位寄存电路，其中该升压单元还包含一第二电容，耦接于该第一晶体管的第二端及该第一电容的第一端之间。
9.如权利要求7所述的第N级移位寄存电路，其中该第一升压讯号是由第N-1级移位寄存电路提供的升压讯号。
10.如权利要求9所述的第N级移位寄存电路，其中该主要下拉单元包含：
一第七晶体管，具有用以接收该第二传递控制讯号的一控制端，耦接于该第一晶体管的控制端的一第一端，及用以接收一第一参考电位的一第二端。
11.如权利要求10所述的第N级移位寄存电路，其中该第二传递控制讯号是由第N+3级移位寄存电路提供的传递控制讯号。
12.如权利要求10所述的第N级移位寄存电路，其中该第一下拉控制单元包含：
一第八晶体管，具有用以接收该第一低频时钟讯号的一控制端，耦接于该第八晶体管的控制端的一第一端，及一第二端；
一第九晶体管，具有用以接收该第一驱动讯号的一控制端，耦接于该第八晶体管的第二端的一第一端，及用以接收一第二参考电位的一第二端；
一第十晶体管，具有耦接于该第八晶体管的第二端的一控制端，耦接于该第八晶体管的控制端的一第一端，及用以提供该第一下拉讯号的一第二端；及
一第十一晶体管，具有耦接于该第九晶体管的控制端的一控制端，耦接于该第十晶体管的第二端的一第一端，及耦接于该第九晶体管的第二端的一第二端。
13.如权利要求12所述的第N级移位寄存电路，其中该第二参考电位的电压电平实质上等于该第一参考电位的电压电平。
14.如权利要求12所述的第N级移位寄存电路，其中该第一下拉单元包含：
一第十二晶体管，具有耦接于该第十晶体管的第二端的一控制端，耦接于该第二晶体管的控制端的一第一端，及耦接于该第二晶体管的第二端的一第二端；
一第十三晶体管，具有耦接于该第十二晶体管的控制端的一控制端，耦接于该第二晶体管的第二端的一第一端，及耦接于该第九晶体管的第二端的一第二端；及
一第十四晶体管，具有耦接于该第十二晶体管的控制端的一控制端，耦接于该第一晶体管的第二端的一第一端，及耦接于该第七晶体管的第二端的一第二端。
15.如权利要求14所述的第N级移位寄存电路，其中该第二下拉控制单元包含：
一第十五晶体管，具有用以接收该第二低频时钟讯号的一控制端，耦接于该第十五晶体管的控制端的一第一端，及一第二端；
一第十六晶体管，具有用以接收该第一驱动讯号的一控制端，耦接于该第十五晶体管的第二端的一第一端，及耦接于该第九晶体管的第二端的一第二端；
一第十七晶体管，具有耦接于该第十五晶体管的第二端的一控制端，耦接于该第十五晶体管的控制端的第一一端，及用以提供该第二下拉讯号的一第二端；及
一第十八晶体管，具有耦接于该第十六晶体管的控制端的一控制端，耦接于该第十七晶体管的第二端的一第一端，及耦接于该第十六晶体管的第二端的一第二端。
16.如权利要求15所述的第N级移位寄存电路，其中该第二下拉单元包含：
一第十九晶体管，具有耦接于该第十七晶体管的第二端的一控制端，耦接于该第二晶体管的控制端的一第一端，及耦接于该第二晶体管的第二端的一第二端；
一第二十晶体管，具有耦接于该第十九晶体管的控制端的一控制端，耦接于该第二晶体管的第二端的一第一端，及耦接于该第十六晶体管的第二端的一第二端；及
一第二十一晶体管，具有耦接于该第十九晶体管的控制端的一控制端，耦接于该第一晶体管的第二端的一第一端，及耦接于该第七晶体管的第二端的一第二端。
17.如权利要求16所述的第N级移位寄存电路，还包含：
一稳压单元，耦接于该升压单元，用以根据该第一下拉讯号或该第二下拉讯号，下拉该第一升压讯号。
18.如权利要求17所述的第N级移位寄存电路，其中该稳压单元包含：
一第二十二晶体管，具有耦接于该第十二晶体管的控制端的一控制端，耦接于该第一电容的第一端的一第一端，及耦接于该第七晶体管的第二端的一第二端。
19.如权利要求18所述的第N级移位寄存电路，其中该稳压单元还包含：
一第二十三晶体管，具有耦接于该第十九晶体管的一控制端的控制端，耦接于该第一电容的第一端的一第一端，及耦接于该第七晶体管的第二端的一第二端。
20.如权利要求10所述的第N级移位寄存电路，其中该主要下拉单元还包含：
一第二十四晶体管，具有耦接于该第七晶体管的控制端的一控制端，耦接于该第一晶体管的第二端的一第一端，及耦接于该第七晶体管的第二端的一第二端。
21.如权利要求20所述的第N级移位寄存电路，其中该第二传递控制讯号是由第N+2级移位寄存电路提供的传递控制讯号。
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