CN101552040A - 液晶显示器的移位寄存器 - Google Patents
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Abstract
本发明提供一种液晶显示器的移位寄存器，包括多级串接的移位寄存单元，每一级移位寄存单元于一输入端接收一输入电压，于一输出端输出一输出电压，且包括一节点、一提升驱动电路、一提升电路，以及第一至第三下拉电路。提升驱动电路可将输入电压传至节点，而提升电路可依据一高频时脉信号和输入电压来提供输出电压。第一下拉电路可依据一第一低频时脉信号来提供一偏压至节点或输出端，第二下拉电路可依据一第二低频信号来提供一偏压至节点或输出端，而第三下拉电路可依据一回授电压来提供一偏压至节点或输出端。
Description
技术领域
本发明是关于一种移位寄存器，尤指一种使用低频信号来驱动下拉电路的移位寄存器。
背景技术
由于液晶显示器(liquid crystal display)具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器(cathode ray tube display，CRT)，因而被广泛地应用在笔记本电脑、个人数字助理(personal digital assistant，PDA)、平面电视，或移动电话等信息产品上。传统液晶显示器的运作原理是利用外部驱动晶片来驱动面板上的像素以显示影像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如将栅极驱动电路(gate driver)整合于液晶面板(gate on array，GOA)的技术。GOA栅极驱动电路通常采用移位寄存器(shift register)结构，通过上拉(pull-up circuit)电路来提供多组栅极驱动信号至显示面板，而通过下拉(pull-down circuit)电路来稳定输出信号。
请参考图1，图1为已知技术中一液晶显示装置100的简化功能方块图。图1仅显示了液晶显示装置100的部分结构，包括多条栅极线GL(1)～GL(N)、一移位寄存器110、一时脉产生器120和一电源供应器130。时脉产生器120可提供移位寄存器110运作所需的起始脉冲信号VST和两高频时脉信号CH1和CH2，而电源供应器130可提供移位寄存器110运作所需的操作电压VDD和VSS。移位寄存器110包括有多级串接的移位寄存单元SR(1)～SR(N)，其输出端分别耦接于相对应的栅极线GL(1)～GL(N)。依据高频时脉信号CH1、CH2和起始脉冲信号VST，移位寄存器110可分别通过移位寄存单元SR(1)～SR(N)依序输出栅极驱动信号GS(1)～GS(N)至相对应的栅极线GL(1)～GL(N)。
请参考图2，图2为美国专利号7310402“GATE LINE DRIVERS FORACTIVE MATRIX DISPLAYS”(简称为前案一)中一移位寄存器100的示意图。图2显示了前案一的多级移位寄存单元SR(1)～SR(N)中一第n级移位寄存单元SR(n)的电路图(n为介于1和N之间的整数)。移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、一第一下拉电路16、一第二下拉电路和26、一维持电路36、一提升驱动电路(pull-up driving circuit)46，以及一提升电路56。移位寄存单元SR(N)的输入端IN(n)耦接于前一级移位寄存单元SR(n-1)的输出端OUT(n-1)，而移位寄存单元SR(n)的输出端OUT(n)耦接于下一级移位寄存单元SR(n+1)的输入端IN(n+1)。前案一通过晶体管开关T1和T2执行上拉运作：晶体管开关T1依据栅极驱动信号GS(n-1)来控制的输入端IN(n)和端点Q(n)之间的信号导通路径，晶体管开关T2依据端点Q(n)的电位来控制时脉信号CH1和输出端OUT(n)之间的信号导通路径。同时，前案一通过第一下拉电路16和第二下拉电路26来执行下拉运作：在第一下拉电路16中，串接的晶体管开关T3和T4于栅极分别接收彼此反向的高频时脉信号CH1和CH2，并依此产生控制信号至晶体管开关T5和T6的栅极，因此晶体管开关T5能依据其栅极的电位来控制端点Q(n)和电压VSS之间的信号导通路径，而晶体管开关T6能依据其栅极的电位来控制输出端OUT(n)和电压VSS之间的信号导通路径；在第二下拉电路26中，串接的晶体管开关T7和T8于栅极分别接收彼此反向的高频时脉信号CH2和CH1，并依此产生控制信号至晶体管开关T9和T10的栅极，因此晶体管开关T9能依据其栅极的电位来控制端点Q(n)和电压VSS之间的信号导通路径，而晶体管开关T10能依据其栅极的电位来控制输出端OUT(n)和电压VSS之间的信号导通路径。维持电路36则通过晶体管开关T11～T13来维持晶体管开关T5、T6、T9和T10的栅极电位。
请参考图3，图3为美国专利号7342568“SHIFT REGISTER CIRCUIT”(简称为前案二)中一移位寄存器的示意图。图3显示了前案二的多级移位寄存单元SR(1)～SR(N)中一第n级移位寄存单元SR(n)的电路图(n为介于1和N之间的整数)。移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、一第一下拉电路18、一第二下拉电路和28、一第三下拉电路和38、一提升驱动电路48，以及一提升电路58。移位寄存单元SR(N)的输入端IN(n)耦接于前一级移位寄存单元SR(n-1)的输出端OUT(n-1)，而移位寄存单元SR(n)的输出端OUT(n)耦接于下一级移位寄存单元SR(n+1)的输入端IN(n+1)。前案二通过晶体管开关T1和T2执行上拉运作：晶体管开关T1依据栅极驱动信号GS(n-1)来控制的输入端IN(n)和端点Q(n)之间的信号导通路径，晶体管开关T2依据端点Q(n)的电位来控制时脉信号CH1和输出端OUT(n)之间的信号导通路径。同时，前案二主要通过第一下拉电路18和第二下拉电路28来执行下拉运作：在第一下拉电路18中，串接的晶体管开关T3和T4于栅极分别接收彼此反向的高频时脉信号CH1和CH2，并依此产生控制信号至晶体管开关T5和T6的栅极，因此晶体管开关T5能依据其栅极的电位来分别控制端点Q(n)和电压VSS之间的信号导通路径，而晶体管开关T6能依据其栅极的电位来控制输出端OUT(n)和电压VSS之间的信号导通路径；在第二下拉电路28中，串接的晶体管开关T7和T8于栅极分别接收彼此反向的高频时脉信号CH2和CH1，并依此产生控制信号至晶体管开关T9和T10的栅极，因此晶体管开关T9能依据其栅极的电位来控制端点Q(n)和电压VSS之间的信号导通路径，而晶体管开关T10能依据其栅极的电位来控制输出端OUT(n)和电压VSS之间的信号导通路径。
请参考图4，图4为先前技术的移位寄存器在运作时的时序图。在驱动前案一和前案二的液晶显示装置时，时脉信号CH1和CH2皆以50％的工作周率(duty cycle)在一高电位Vgh和一低电位Vgl之间切换，且在同一时间时脉信号CH1和CH2具相反相位。第一级移位寄存单元SR(1)依据起始脉冲信号VST产生第一级栅极驱动信号GS(1)，而第二级至第N级移位寄存单元SR(2)～SR(N)则分别依据前一级移位寄存单元的输出信号来产生第二级至第N级栅极驱动信号GS(2)～GS(N)。亦即，栅极驱动信号GS(1)～GS(N-1)分别为使能移位寄存单元SR(2)～SR(N)所需的起始脉冲信号。先前技术的移位寄存器于时间点t1和t3之间执行上拉动作，于时间点t3之后执行下拉动作。对第n级移位寄存单元SR(n)来说，时间点t1和t2之间为其前一级移位寄存单元SR(n-1)的驱动周期，此时时脉信号CH1具低电位，而时脉信号CH2和栅极驱动信号GS(n-1)具高电位，因此晶体管开关T1会被导通，端点Q(n)的电位会被拉高至高电位VDD，此时晶体管开关T2亦会被导通，而栅极驱动信号GS(n)则会因为像素内晶体管开关的穿透效应(feed-through effect)被拉低至低电位Vgl。在时间点t2时，时脉信号CH1由低电位切换至高电位，因此能通过导通的晶体管开关T2于时间点t2和t3之间(时脉信号CLK1具高电位时)提供具高电位的栅极驱动信号GS(n)。另一方面，下拉电路16、26和18、28以互补方式运作，分别负责50％的下拉动作，可在第n级移位寄存单元SR(n)的驱动周期外的其它时间内将栅极驱动信号GS(n)维持在低电位VSS。当时脉信号CH1为低电位，时脉信号CH2为高电位，且移位寄存单元SR(N)的输入信号(栅极驱动信号GS(n-1))和输出信号(栅极驱动信号GS(n))皆为低电位时，此时晶体管开关T5和T6的栅极实质上维持在低电位VSS，晶体管开关T9和T10的栅极实质上维持在高电位VDD。同理，当时脉信号CH1为高电位，时脉信号CH2为低电位，且移位寄存单元SR(N)的输出信号(栅极驱动信号GS(n))为低电位时，此时晶体管开关T5和T6的栅极实质上维持在高电位VDD，晶体管开关T9和T10的栅极实质上维持在低电位VSS。因此，在先前技术的移位寄存器中，晶体管开关T5、T6、T9和T10的栅极在一周期内约50％的时间维持在高电位，而约50％的时间维持在低电位。
随着面板解析度越来越高，像素充电时间越来越短，时脉信号CH1和CH2所需的频率也越来越高，消耗功率亦随着操作频率增加。先前技术使用高频时脉信号CH1和CH2来驱动下拉电路，不但耗电量大，晶体管开关的特性亦会随着时间逐渐偏离理想值，最终会造成下拉动作失败，影响液晶显示装置100的运作。同时，穿透效应让栅极驱动信号GS(n)在其驱动周期前会先被放电至低于理想准位VSS的低电位Vgl，因此会对像素内的数据电压造成电容耦合效应，影响液晶显示装置100的显示品质。
发明内容
本发明提供一种移位寄存器，包括多级串接的移位寄存单元，其中所述多级移位寄存单元中一第N级移位寄存单元包括一输入端，用来接收一输入电压；一输出端，用来输出一输出电压；一第一节点；一提升驱动电路，用来将所述输入电压传至所述第一节点；一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压；一第一下拉电路，用来依据一第二时脉信号来提供一第一电压至所述第一节点或所述输出端；一第二下拉电路，用来依据一第三时脉信号来提供一第二电压至所述第一节点或所述输出端，其中所述第一时脉信号的频率远高于所述第二或第三时脉信号的频率；及一第三下拉电路，用来依据一回授电压来提供一第三电压至所述第一节点或所述输出端。
本发明另提供一种移位寄存器，包括多级串接的移位寄存单元，其中所述多级移位寄存单元中一第N级移位寄存单元包括一输入端，用来接收一输入电压；一输出端，用来输出一输出电压；一节点；一提升驱动电路，用来将所述输入电压传至所述节点；一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压，使得所述输出电压在所述第N级移位寄存单元的驱动周期内具一第一电位，其中所述第一时脉信号是以一预定频率在所述第一电位和一第二电位之间切换，且所述第一电位高于所述第二电位；一下拉电路，用来在所述第N级移位寄存单元的驱动周期外的其它时间内将所述输出电压维持在一第三电位，其中所述第三电位高于所述第二电位；及一快速下拉电路，用来依据一回授电压来维持所述节点或所述输出端的电位，使得所述输出电压在所述多级移位寄存单元中一第(N+1)级移位寄存单元的驱动周期内具所述第二电位。
本发明另提供一种移位寄存器，包括多级串接的移位寄存单元，其中所述多级移位寄存单元中一第N级移位寄存单元包括一输入端，用来接收一输入电压；一输出端，用来输出一输出电压；一节点；一提升驱动电路，用来将所述输入电压传至所述节点；一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压，使得所述输出电压在所述第N-1级移位寄存单元的驱动周期内具一第二电位，在所述第N级移位寄存单元的驱动周期内具一第一电位，在所述第N+1级移位寄存单元的驱动周期内具一第二电位，其中所述第一时脉信号是以一预定频率在所述第一电位和一第二电位之间切换，且所述第一电位高于所述第二电位；一下拉电路，用来在所述第N级移位寄存单元的驱动周期外的其它时间内将所述输出电压维持在一第三电位，其中所述第三电位高于所述第二电位。
本发明使用不同相位的多组高频时脉信号和两组低频时脉信号来驱动移位寄存器，可增加晶体管开关的寿命和准确度，因此能提供液晶显示器低耗能和高可靠度的GOA驱动电路。同时，本发明亦可利用快速下拉电路的晶体管开关T12，在下级移位寄存单元SR(n+s)的驱动周期内将栅极驱动信号GS(n)拉低至低电位Vgl，因此能补偿在前级移位寄存单元SR(n-m)的驱动周期内对像素的数据电压所造成电容耦合效应。
附图说明
图1为背景技术中一液晶显示装置的简化功能方块图。
图2为背景技术中一移位寄存器的示意图。
图3为另一背景技术中一移位寄存器的示意图。
图4为背景技术的移位寄存器在运作时的时序图。
图5和图6为本发明中液晶显示装置的简化功能方块图。
图7为本发明第一实施例中一第n级移位寄存单元的示意图。
图8为本发明第二实施例中一第n级移位寄存单元的示意图。
图9为本发明第三实施例中一第n级移位寄存单元的示意图。
图10为本发明第四实施例中一第n级移位寄存单元的示意图。
图11为本发明第一至第四实施例的液晶显示装置在运作时的时序图。
图12为本发明第五实施例中一第n级移位寄存单元的示意图。
图13为本发明第六实施例中一第n级移位寄存单元的示意图。
图14为本发明第七实施例中一第n级移位寄存单元的示意图。
图15为本发明第八实施例中一第n级移位寄存单元的示意图。
图16～图18为本发明第五至第八实施例的液晶显示装置在运作时的时序图。
附图标号
110、210 移位寄存器 120、220时脉产生器
130、230 电源供应器 36维持电路
VSS、VDD 电压源 T1～T16晶体管开关
100、300 液晶显示装置
41、42、46、48提升驱动电路
51、53、56、58提升电路
IN(n)、IN(1)～IN(N) 输入端
OUT(n)、OUT(1)～OUT(N) 输出端
K(n)、Q(n)、P(n)、H(n) 端点
CH1～CHM、CL1、CL2 时脉信号
FB(1)～FB(N) 回授信号
VST、VST1、VST2 起始脉冲信号
ST(1)～ST(N-1)、ST(n-2)～ST(n+1) 输入信号
GS(n+m)、GS(n-1)、GS(n+1)、
GS(1)～GS(N) 栅极驱动信号
GL(n)、GL(1)～GL(N) 栅极线
SR(1)～SR(N)、SR(n)、SR(n-m)、
SR(n+m)、SR(n-1)、SR(n+1) 移位寄存单元
GS(1)～GS(N)、GS(N)、GS(n-m)、
13、16、18、21、23、
26、28、31、35、38 下拉电路
具体实施方式
图5和图6为本发明中液晶显示装置300的简化功能方块图，显示了液晶显示装置300的多条栅极线GL(1)～GL(N)、一移位寄存器210、一时脉产生器220和一电源供应器230。时脉产生器220可提供移位寄存器210运作所需的起始脉冲信号VST/VST1/VST2、多组高频时脉信号CH1～CHM，和两组低频时脉信号CL1、CL2。电源供应器230可提供移位寄存器210运作所需的操作电压VSS。移位寄存器210包括有多级串接的移位寄存单元SR(1)～SR(N)，依据相对应的高频时脉信号CH1～CHM、相对应的输入信号ST(1)～ST(N-1)和相对应的回授信号FB(1)～FB(N)，移位寄存单元SR(1)～SR(N)分别于输出端OUT(1)～OUT(N)依序输出栅极驱动信号GS(1)～GS(N)至相对应的栅极线GL(1)～GL(N)。针对第一级移位寄存单元SR(1)，输入信号ST(1)为时脉产生器220所提供的起始脉冲信号VST/VST1/VST2，所接收的回授信号FB(2)为第二级移位寄存单元SR(2)所产生的栅极驱动信号GS(2)；针对其它级串接的移位寄存单元SR(2)～SR(N)中的一移位寄存单元SR(n)，其输入端耦接于一前级移位寄存单元SR(n-m)，而输出端OUT(n)则耦接于一下级移位寄存单元SR(n+m)的输入端，因此输入信号ST(n-m)由移位寄存单元SR(n-m)来提供，回授信号FB(n+m)由第(n+m)级移位寄存单元SR(n+m)所产生的栅极驱动信号GS(n+m)来提供。其中(n+m)和(n-m)为小于N的正整数，M值大小为2的m次方，亦即M＝2m。
图5为当m＝1时本发明液晶显示装置300的简化方块示意图，而图6为当m＝2时本发明液晶显示装置300的简化方块示意图。在图5的实施例(m＝1)中，第一级移位寄存单元SR(1)依据起始脉冲信号VST1产生第一级栅极驱动信号GS(1)，而第二级至第N级移位寄存单元中的一第n级移位寄存单元SR(n)则依据前一级移位寄存单元SR(n-1)所产生的输入信号ST(n-1)和下一级移位寄存单元SR(n+1)所产生的回授信号FB(n+1)来产生第n级栅极驱动信号GS(n)。在图6的实施例(m＝2)中，第一级移位寄存单元SR(1)依据起始脉冲信号VST/VST1产生第一级栅极驱动信号GS(1)，第二级移位寄存单元SR(2)依据起始脉冲信号VST/VST2产生第二级栅极驱动信号GS(2)，而第三级至第N级移位寄存单元中一第n级移位寄存单元SR(n)则依据前两级移位寄存单元的输出信号和下两级移位寄存单元所产生的回授信号来产生第n级栅极驱动信号GS(n)。
图5和图6中仅显示第n级移位寄存单元SR(n)的详细功能方块图，其它级移位寄存单元皆具相同结构。移位寄存单元SR(n)包括一第一下拉电路、一第二下拉电路、一第三下拉电路、一提升驱动电路，以及一提升电路。移位寄存单元SR(n)的输入端耦接于一前级移位寄存单元SR(n-m)，而移位寄存单元SR(n)的输出端OUT(n)则耦接于一下级移位寄存单元SR(n+m)。第一下拉电路依据低频时脉信号CL1来运作，第二下拉电路依据低频时脉信号CL2来运作，第三下拉电路30依据下级移位寄存单元SR(n+m)产生的栅极驱动信号GS(n+m)来运作，提升驱动电路依据前级移位寄存单元SR(n-m)传来的信号来运作，而提升电路则依据M组高频时脉信号CH1～CHM中的一相对应的高频时脉信号来运作。例如第n级至第(n+3)级移位寄存单元SR(n)～SR(n+3)的提升电路是分别依据高频时脉信号CH1～CH4来运作。
请参考图7，图7为本发明第一实施例中第n级移位寄存单元SR(n)的示意图。第一实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、一第一下拉电路11、一第二下拉电路21、一第三下拉电路31、一提升驱动电路41，以及一提升电路51。提升驱动电路41包括一晶体管开关T1，其栅极和漏极皆耦接于输入端IN(n)以接收前级移位寄存单元SR(n-m)传来的栅极驱动信号GS(n-m)，而源极耦接于端点Q(n)，因此能依据栅极驱动信号GS(n-m)来控制的输入端IN(n)和端点Q(n)之间的信号导通路径。提升电路51包括一晶体管开关T2，其栅极耦接于端点Q(n)，漏极耦接于时脉产生器220以接收高频时脉信号CH1～CHM其中的一(例如CH1)，而源极耦接于输出端OUT(n)，因此能依据端点Q(n)的电位来控制时脉信号CH1和输出端OUT(n)之间的信号导通路径。
第一下拉电路11包括晶体管开关T3～T6：晶体管开关T3的栅极耦接于端点K(n)，漏极耦接于端点Q(n)，而源极耦接于输出端OUT(n)；晶体管开关T4的栅极耦接于端点K(n)，漏极耦接于输出端OUT(n)，而源极耦接于一提供负电位操作电压的电压源VSS；晶体管开关T5的栅极和漏极耦接于时脉产生器220以接收低频时脉信号CL1，而源极耦接于端点K(n)；晶体管开关T6的栅极耦接于端点Q(n)，漏极耦接于端点K(n)，而源极耦接于电压源VSS。第一下拉电路11的晶体管开关T5依据低频时脉信号CL1来控制端点K(n)的电位，当端点K(n)具高电位时，端点Q(n)会通过导通的晶体管开关T3电性连接至输出端OUT(n)，而输出端OUT(n)再通过导通的晶体管开关T4电性连接至电压源VSS。
第二下拉电路21包括晶体管开关T7～T10：晶体管开关T7的栅极耦接于端点P(n)，漏极耦接于端点Q(n)，而源极耦接于输出端OUT(n)；晶体管开关T8的栅极耦接于端点P(n)，漏极耦接于输出端OUT(n)，而源极耦接于电压源VSS；晶体管开关T9的栅极和漏极耦接于时脉产生器220以接收低频时脉信号CL2，而源极耦接于端点P(n)；晶体管开关T10的栅极耦接于端点Q(n)，漏极耦接于端点P(n)，而源极耦接于电压源VSS。第二下拉电路21的晶体管开关T9依据低频时脉信号CL2来控制端点P(n)的电位，当端点P(n)具高电位时，端点Q(n)会通过导通的晶体管开关T7电性连接至输出端OUT(n)，而输出端OUT(n)再通过导通的晶体管开关T8电性连接至电压源VSS。
第三下拉电路31包括晶体管开关T11和T12：晶体管开关T11的栅极耦接于下级移位寄存单元SR(n+m)的输出端OUT(n+m)以接收回授信号FB(n)，漏极耦接于端点Q(n)，而源极耦接于电压源VSS；晶体管开关T12的栅极耦接于下级移位寄存单元SR(n+m)的输入端IN(n+m)以接收回授信号FB(n)，漏极耦接于输出端OUT(n)，而源极耦接于电压源VSS。第三下拉电路31由下级移位寄存单元SR(n+m)产生的栅极驱动信号GS(n+m)来做为回授信号FB(n)，当GS(n+m)具高电位时，第n级移位寄存单元SR(n)的输出端OUT(n)和端点Q(n)皆会被拉至低电位。当m＝1时，回授信号FB(n)为移位寄存单元SR(n+1)所产生的栅极驱动信号GS(n+1)；当m＝2时，回授信号FB(n)为移位寄存单元SR(n+2)所产生的栅极驱动信号GS(n+2)，依此类推。
请参考图8，图8为本发明第二实施例中第n级移位寄存单元SR(n)的示意图。第二实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路11、第二下拉电路21、一第三下拉电路31、一提升驱动电路42，以及提升电路51。本发明第二实施例和第一实施例结构类似，不同之处在于本发明第二实施例的提升驱动电路42包括晶体管开关T1和T13。晶体管开关T1的栅极耦接于晶体管开关T13的漏极，漏极耦接于输入端IN(n)以接收栅极驱动信号GS(n-m)，而源极耦接于端点Q(n)；晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-m)所使用的高频时脉信号CHn，而源极耦接于前级移位寄存单元SR(n-m)的端点Q(n-m)。晶体管开关T13可维持晶体管开关T1的栅极电位，以减少晶体管开关T1的漏电路径。当m＝1时，晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-1)所使用的高频时脉信号(例如CH4)，而源极耦接于移位寄存单元SR(n-1)的端点Q(n-1)；当m＝2时，晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-2)所使用的高频时脉信号(例如CH3)，而源极耦接于移位寄存单元SR(n-2)的端点Q(n-2)，依此类推。
请参考图9，图9为本发明第三实施例中第n级移位寄存单元SR(n)的示意图。第三实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、一第一下拉电路13、一第二下拉电路23、一第三下拉电路31、提升驱动电路41，以及一提升电路53。本发明第三实施例和第一实施例结构类似，不同之处在于第一下拉电路13、第二下拉电路23和提升电路53的结构。本发明第三实施例的提升电路53包括晶体管开关T2和T14。晶体管开关T2的栅极耦接于端点Q(n)，漏极耦接于时脉产生器220以接收高频时脉信号CH1～CHM其中之一(例如CH1)，而源极耦接于输出端OUT(n)，因此能依据端点Q(n)的电位来控制时脉信号CH1和输出端OUT(n)之间的信号导通路径。晶体管开关T14用来做为一载波缓冲器(carrier buffer)，其栅极耦接于端点Q(n)，漏极耦接于时脉产生器220以接收高频时脉信号CH1～CHM其中之一(例如CH1)，而源极耦接于端点H(n)，因此能依据端点Q(n)的电位来控制时脉信号CH1和端点H(n)之间的信号导通路径。本发明第一实施例将同一栅极驱动信号GS(n)传至栅极线GL(n)和下级移位寄存单元SR(n+m)，本发明第三实施例则通过晶体管开关T14另产生对应于栅极驱动信号GS(n)的输入信号ST(n+m)，并将栅极驱动信号GS(n)和输入信号ST(n+m)分别传至栅极线GL(n)和下级移位寄存单元SR(n+m)。换而言之，本发明第三实施例的提升驱动电路41是依据前级移位寄存单元SR(n-m)于其端点H(n-m)所产生的信号ST(n-m)来运作。同时，第一下拉电路13另包括一晶体管开关T15，而第二下拉电路23另包括一晶体管开关T16，可分别依据端点K(n)和P(n)的电位来维持端点H(n)的准位。
请参考图10，图10为本发明第四实施例中第n级移位寄存单元SR(n)的示意图。第四实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路13、第二下拉电路23、第三下拉电路31、提升驱动电路42，以及提升电路53。本发明第四实施例和第三实施例结构类似，不同之处在于本发明第四实施例的提升驱动电路42包括晶体管开关T1和T13。晶体管开关T1的栅极耦接于晶体管开关T13的漏极，漏极耦接于输入端IN(n)以接收信号ST(n-m)，而源极耦接于端点Q(n)，因此能依据前级移位寄存单元SR(n-m)于其端点H(n-m)所产生的信号ST(n-m)来运作；晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-m)所使用的高频时脉信号CHn，而源极耦接于前级移位寄存单元SR(n-m)的端点Q(n-m)。晶体管开关T13可维持晶体管开关T1的栅极电位，以减少晶体管开关T1的漏电路径。当m＝1时，晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-1)所使用的高频时脉信号(例如CH4)，而源极耦接于移位寄存单元SR(n-1)的端点Q(n-1)；当m＝2时，晶体管开关T13的栅极耦接于时脉产生器220以接收移位寄存单元SR(n-2)所使用的高频时脉信号(例如CH3)，而源极耦接于移位寄存单元SR(n-2)的端点Q(n-2)，依此类推。
请参考图11，图11为本发明第一至第四实施例的液晶显示装置300运作时的时序图。图5中所示的实施例可使用低频时脉信号CL1、CL2，高频时脉信号CH1、CH2和起始脉冲信号VST来驱动移位寄存器210，而图6中所示的实施例可使用低频时脉信号CL1、CL2，高频时脉信号CH1～CH4和起始脉冲信号VST/VST1/VST2来驱动移位寄存器210，其中移位寄存单元SR(1)和SR(2)可分别由起始脉冲信号VST1和VST2来使能，或是皆由起始脉冲信号VST来使能。高频时脉信号CH1～CH4和起始脉冲信号VST1、VST2的宽度相等，但彼此之间存在着相位差。起始脉冲信号VST的宽度则是起始脉冲信号VST1/VST2宽度的两倍。每一时脉信号皆以特定频率在一高电位Vgh和一低电位Vgl之间切换，其中低频时脉信号CL1和CL2的频率远低于高频时脉信号CH1～CH4的频率(例如低频时脉信号CL1和CL2的脉波宽度可为起始脉冲信号VST1/VST2脉波宽度的100倍左右)，且在同一时间低频时脉信号CL1和CL2彼此反向。OUT(n)、Q(n)、K(n)和P(n)分别代表第n级移位寄存单元SR(n)的输出端和端点Q(n)、K(n)、P(n)所提供的信号波形，在说明书后续内容中将会有详细描述。
本发明使用高频时脉信号CH1、两组低频时脉信号CL1、CL2和起始脉冲信号VST来驱动第一至第四实施例中的移位寄存单元SR(n)。低频时脉信号CL1和CL2彼此相位相反，当低频时脉信号CL1具高电位时，下拉动作主要由第一下拉电路11或13来负责；当低频时脉信号CL2具高电位时，下拉动作主要由第二下拉电路21或23来负责。对第n级移位寄存单元SR(n)来说，在时间点t1之前，低频时脉信号CL1维持在高电位，低频时脉信号CL2维持在低电位，此时由第一下拉电路11或13负责下拉运作。在时间点t1时，低频时脉信号CL1由高电位切换至低电位，低频时脉信号CL2由低电位切换至高电位，此时端点P(n)会通过导通的晶体管开关T9被拉至高电位，进而导通晶体管开关T7和T8以将端点Q(n)和输出端OUT(n)维持在低电位。此时下拉动作主要由第二下拉电路21或23来负责，在此段期间晶体管开关T5呈关闭，但端点K(n)仍然维持在高电位，因此第一下拉电路11或13仍会负责部份下拉运作。在时间点t2时，输入信号IN(n)(在第一至第四实施例中，IN(n)＝GS(n-m))由低电位切换至高电位，此时端点Q(n)会被拉至高电位，进而导通晶体管开关T2、T6和T10，因此端点K(n)会通过导通的晶体管开关T6被拉至低电位，端点P(n)会通过导通的晶体管开关T10被拉至低电位，而栅极驱动信号GS(n)则会因为像素内晶体管开关的穿透效应被拉低至低电位Vgl。在时间点t3时，第n级移位寄存单元SR(n)开始执行上拉运作，高频时脉信号CH1由低电位切换至高电位，并通过导通的晶体管开关T2传至输出端OUT(n)，以提供栅极驱动信号GS(n)至栅极线GL(n)和下级移位寄存单元SR(n+m)。在时间点t4时，第n级移位寄存单元SR(n)完成上拉运作，高频时脉信号CH1由高电位切换至低电位，输出端OUT(n)亦会随的降至低电位，晶体管开关T7和T8再度被开启，此时由第二下拉电路21继续执行下拉运作，以将端点Q(n)和输出端OUT(n)维持在低电位VSS，此时端点K(n)和端点P(n)的准位高低分别由低频时脉信号CL1和低频时脉信号CL2来决定。本发明第一至第四实施例使用不同相位的多组高频时脉信号和两组低频时脉信号来驱动移位寄存器，可增加晶体管开关的寿命和准确度。
请参考图12，图12为本发明第五实施例中第n级移位寄存单元SR(n)的示意图。第五实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路11、第二下拉电路21、一快速下拉电路35、提升驱动电路41，以及提升电路51。本发明第五实施例和第一实施例结构类似，不同之处在于本发明第五实施例包括快速下拉电路35。本发明第五实施例的快速下拉电路35包括晶体管开关T11和T12：晶体管开关T11的栅极耦接于下级移位寄存单元SR(n+s)的输出端OUT(n+s)以接收回授信号FB(n)，漏极耦接于端点Q(n)，而源极耦接于电压源VSS；晶体管开关T12的栅极耦接于晶体管开关T11的栅极，漏极耦接于晶体管开关T2的漏极，而源极耦接于晶体管开关T2的源极。在说明书后续内容中将会详细描述本发明第五实施例的液晶显示装置300的运作情形。
请参考图13，图13为本发明第六实施例中第n级移位寄存单元SR(n)的示意图。第六实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路11、第二下拉电路21、快速下拉电路35、提升驱动电路42，以及提升电路51。本发明第六实施例和第二实施例结构类似，不同之处在于本发明第六实施例包括快速下拉电路35。本发明第六实施例的快速下拉电路35包括晶体管开关T11和T12：晶体管开关T11的栅极耦接于下级移位寄存单元SR(n+s)的输出端OUT(n+s)以接收回授信号FB(n)，漏极耦接于端点Q(n)，而源极耦接于电压源VSS；晶体管开关T12的栅极耦接于晶体管开关T11的栅极，漏极耦接于晶体管开关T2的漏极，而源极耦接于晶体管开关T2的源极。在说明书后续内容中将会详细描述本发明第六实施例的液晶显示装置300的运作情形。
请参考图14，图14为本发明第七实施例中第n级移位寄存单元SR(n)的示意图。第七实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路13、第二下拉电路23、快速下拉电路35、提升驱动电路41，以及提升电路53。本发明第七实施例和第三实施例结构类似，不同之处在于本发明第七实施例包括快速下拉电路35。本发明第七实施例的快速下拉电路35包括晶体管开关T11和T12：晶体管开关T11的栅极耦接于下级移位寄存单元SR(n+s)的输出端OUT(n+s)以接收回授信号FB(n)，漏极耦接于端点Q(n)，而源极耦接于电压源VSS；晶体管开关T12的栅极耦接于晶体管开关T11的栅极，漏极耦接于晶体管开关T2的漏极，而源极耦接于晶体管开关T2的源极。在说明书后续内容中将会详细描述本发明第七实施例的液晶显示装置300的运作情形。
请参考图15，图15为本发明第八实施例中第n级移位寄存单元SR(n)的示意图。第八实施例的移位寄存单元SR(n)包括一输入端IN(n)、一输出端OUT(n)、第一下拉电路13、第二下拉电路23、快速下拉电路35、提升驱动电路41，以及提升电路53。本发明第八实施例和第四实施例结构类似，不同之处在于本发明第八实施例包括快速下拉电路35。本发明第八实施例的快速下拉电路35包括晶体管开关T11和T12：晶体管开关T11的栅极耦接于下级移位寄存单元SR(n+s)的输出端OUT(n+s)以接收回授信号FB(n)，漏极耦接于端点Q(n)，而源极耦接于电压源VSS；晶体管开关T12的栅极耦接于晶体管开关T11的栅极，漏极耦接于晶体管开关T2的漏极，而源极耦接于晶体管开关T2的源极。
当m＝1和s＝1时，图16为本发明第五至第八实施例的液晶显示装置300运作时的时序图。图16中所示的实施例使用低频时脉信号CL1、CL2，高频时脉信号CH1～CH4和起始脉冲信号VST1来驱动移位寄存器210。高频时脉信号CH1～CH4和起始脉冲信号VST1的宽度相等，但彼此之间存在着相位差。每一时脉信号皆以特定频率在一高电位Vgh和一低电位Vgl之间切换，其中低频时脉信号CL1和CL2的频率远低于高频时脉信号CH1～CH4的频率，且在同一时间低频时脉信号CL1和CL2彼此反向。本发明第五至第八实施例的液晶显示装置300依据前一级栅极驱动信号GS(n-1)来产生此级栅极驱动信号GS(n)，并依据下一级栅极驱动信号GS(n+1)来补偿穿透效应。在下级移位寄存单元SR(n+1)的驱动周期内，快速下拉电路35利用晶体管开关T12将栅极驱动信号GS(n)拉低至低电位Vg1，因此能补偿在前级移位寄存单元SR(n-1)的驱动周期内对像素内的数据电压所造成电容耦合效应。
当m＝1和s＝2时，图17为本发明第五至第八实施例的液晶显示装置300运作时的时序图。在图17中所示的时序图中，本发明第五至第八实施例的液晶显示装置300依据前一级栅极驱动信号GS(n-1)来产生此级栅极驱动信号GS(n)，并依据下两级栅极驱动信号GS(n+2)来补偿穿透效应。在下两级移位寄存单元SR(n+2)的驱动周期内，快速下拉电路35利用晶体管开关T12将栅极驱动信号GS(n)拉低至低电位Vgl，因此能补偿在前级移位寄存单元SR(n-1)的驱动周期内对像素内的数据电压所造成电容耦合效应。
当m＝2和s＝2时，图18为本发明第五至第八实施例的液晶显示装置300运作时的时序图。图18中所示的时序图中，本发明第五至第八实施例的液晶显示装置300依据前两级栅极驱动信号GS(n-2)来产生此级栅极驱动信号GS(n)，并依据下两级栅极驱动信号GS(n+2)来补偿穿透效应。在下两级移位寄存单元SR(n+2)的驱动周期内，快速下拉电路35利用晶体管开关T12将栅极驱动信号GS(n)拉低至低电位Vgl，因此能补偿在前两级移位寄存单元SR(n-2)的驱动周期内对像素内的数据电压所造成电容耦合效应。
在前述实施例中，晶体管开关T1～T14可包括薄膜晶体管(thin filmtransistor，TFT)开关，或其它具类似功能的元件。前述m和n的特定值仅为了说明本发明补偿穿透效应的实施例，并不限定本发明的范畴。
本发明使用不同相位的多组高频时脉信号和两组低频时脉信号来驱动移位寄存器，可增加晶体管开关的寿命和准确度，因此能提供液晶显示器低耗能和高可靠度的GOA驱动电路。同时，本发明亦可利用快速下拉电路的晶体管开关T12，在下级移位寄存单元SR(n+s)的驱动周期内将栅极驱动信号GS(n)拉低至低电位Vgl，因此能补偿在前级移位寄存单元SR(n-m)的驱动周期内对像素的数据电压所造成电容耦合效应。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (33)
1.一种移位寄存器，其特征在于，所述寄存器包括多级串接的移位寄存单元，所述多级移位寄存单元中一第N级移位寄存单元包括：
一输入端，用来接收一输入电压；
一输出端，用来输出一输出电压；
一第一节点；
一提升驱动电路，用来将所述输入电压传至所述第一节点；
一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压；
一第一下拉电路，用来依据一第二时脉信号来提供一第一电压至所述第一节点或所述输出端；
一第二下拉电路，用来依据一第三时脉信号来提供一第二电压至所述第一节点或所述输出端，其中所述第一时脉信号的频率远高于所述第二或第三时脉信号的频率；及
一第三下拉电路，用来依据一回授电压来提供一第三电压至所述第一节点或所述输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉电路包括：
一第一开关，其包括：
一第一端，耦接于所述第一节点；
一第二端，耦接于所述输出端；及
一控制端；
一第二开关，其包括：
一第一端，耦接于所述输出端；
一第二端，用来接收所述第一电压；及
一控制端，耦接于所述第一开关的控制端；
一第三开关，其包括：
一第一端，耦接于所述第一开关的控制端；
一第二端，用来接收所述第一电压；及
一控制端，耦接于所述第一节点；及
一第四开关，其包括：
一第一端，用来接收所述第二时脉信号；
一第二端，耦接于所述第一开关的控制端；及
一控制端，耦接于所述第四开关的第一端。
3.如权利要求2所述的移位寄存器，其特征在于：
所述第N级移位寄存单元另包括：
一第二节点；及
一缓冲电路，用来依据所述第一时脉信号和所述输入电压，于所述第二节点提供一起始脉波信号；且
所述第一下拉电路另包括一第五开关，所述第五开关包括：
一第一端，耦接于所述第二节点；
一第二端，用来接收所述第一电压；及
一控制端，耦接于所述第一开关的控制端。
4.如权利要求3所述的移位寄存器，其特征在于，每一开关是包括一薄膜晶体管开关。
5.如权利要求1所述的移位寄存器，其特征在于，所述第二下拉电路包括：
一第六开关，其包括：
一第一端，耦接于所述第一节点；
一第二端，耦接于所述输出端；及
一控制端；
一第七开关，其包括：
一第一端，耦接于所述输出端；
一第二端，用来接收所述第二电压；及
一控制端，耦接于所述第六开关的控制端；
一第八开关，其包括：
一第一端，耦接于所述第六开关的控制端；
一第二端，用来接收所述第二电压；及
一控制端，耦接于所述第一节点；及
一第九开关，其包括：
一第一端，用来接收所述第三时脉信号；
一第二端，耦接于所述第六开关的控制端；及
一控制端，耦接于所述第九开关的第一端。
6.如权利要求5所述的移位寄存器，其特征在于：
所述第N级移位寄存单元另包括：
一第二节点；及
一缓冲电路，用来依据所述第一时脉信号和所述输入电压，于所述第二节点提供一起始脉波信号；且
所述第二下拉电路另包括一第十开关，所述第十开关包括：
一第一端，耦接于所述第二节点；
一第二端，用来接收所述第二电压；及
一控制端，耦接于所述第六开关的控制端。
7.如权利要求6所述的移位寄存器，其特征在于，每一开关是包括一薄膜晶体管开关。
8.如权利要求1所述的移位寄存器，其特征在于，所述第三下拉电路包括：
一第十一开关，其包括：
一第一端，耦接于所述第一节点；
一第二端，用来接收所述第三电压；及
一控制端，用来接收所述回授电压；及
一第十二开关，其包括：
一第一端，耦接于所述输出端；
一第二端，用来接收所述第三电压；及
一控制端，耦接于所述第十一开关的控制端。
9.如权利要求8所述的移位寄存器，其特征在于，每一开关是包括一薄膜晶体管开关。
10.如权利要求1所述的移位寄存器，其特征在于，所述提升电路包括：
一第十三开关，其包括：
一第一端，用来接收所述第一时脉信号；
一第二端，耦接于所述输出端；及
一控制端，耦接于所述第一节点。
11.如权利要求10所述的移位寄存器，，其特征在于，所述第十三开关是包括一薄膜晶体管开关。
12.如权利要求1所述的移位寄存器，其特征在于，所述提升驱动电路包括：
一第十四开关，其包括：
一第一端，用来接收所述输入电压；
一第二端，耦接于所述第一节点；及
一控制端，耦接于所述第十四开关的第一端。
13.如权利要求12所述的移位寄存器，其特征在于，所述第十四开关是包括一薄膜晶体管开关。
14.如权利要求1所述的移位寄存器，其特征在于，所述提升驱动电路包括：
一第十四开关，其包括：
一第一端，用来接收所述输入电压；
一第二端，耦接于所述第一节点；及
一控制端；及
一第十五开关，其包括：
一第一端，耦接于一前级移位寄存单元；
一第二端，耦接于所述第十四开关的控制端；及
一控制端，用来接收一第四时脉信号，其中所述第四时脉信号的频率远高于所述第二或第三时脉信号的频率。
15.如权利要求14所述的移位寄存器，，其特征在于，所述第十四和十五开关是包括薄膜晶体管开关。
16.如权利要求1所述的移位寄存器，，其特征在于，所述第N级移位寄存单元另包括：
一第二节点；及
一缓冲电路，用来依据所述第一时脉信号和所述输入电压，于所述第二节点提供一起始脉波信号。
17.如权利要求16所述的移位寄存器，其特征在于，所述缓冲电路包括：
一第十六开关，包括：
一第一端，用来接收所述第一时脉信号；
一第二端，耦接于所述第二节点；及
一控制端，耦接于所述第一节点。
18.如权利要求17所述的移位寄存器，其特征在于，所述第十六开关是包括薄膜晶体管开关。
19.如权利要求16所述的移位寄存器，其特征在于，所述输入电压为所述多级移位寄存单元中另一级移位寄存单元所产生的起始脉波信号。
20.如权利要求1所述的移位寄存器，其特征在于，所述输入电压为所述多级移位寄存单元中一第(N-1)级移位寄存单元所产生的输出电压，且所述回授电压为所述多级移位寄存单元中一第(N+1)级移位寄存单元所产生的输出电压。
21.如权利要求20所述的移位寄存器，其特征在于，所述第(N+1)级移位寄存单元包括：
一输入端，用来接收所述输出电压；
一输出端，用来输出所述第(N+1)级移位寄存单元所产生的输出电压；及
一提升电路，用来依据一第四时脉信号来运作，其中所述第一时脉信号和所述第四时脉信号具相异相位，且所述第四时脉信号的频率远高于所述第二或第三时脉信号的频率。
22.如权利要求1所述的移位寄存器，其特征在于，所述输入电压为所述多级移位寄存单元中一第(N-2)级移位寄存单元所产生的输出电压，且所述回授电压为所述多级移位寄存单元中一第(N+2)级移位寄存单元所产生的输出电压。
23.如权利要求22所述的移位寄存器，其特征在于：
所述多级移位寄存单元中一第(N+1)级移位寄存单元包括：
一第(N+1)级输入端，用来接收所述多级移位寄存单元中一第(N-1)级移位寄存单元所产生的一第(N-1)级输出电压；
一第(N+1)级输出端，用来提供一第(N+1)级输出电压；及
一第(N+1)级提升电路，用来依据一第四时脉信号和所述第(N-1)级输出电压提供所述第(N+1)级输出电压；
所述第(N+2)级移位寄存单元包括：
一第(N+2)级输入端，用来接收所述输出电压；
一第(N+2)级输出端，用来输出所述第(N+2)级输出电压；及
一第(N+2)级提升电路，用来依据一第五时脉信号和所述输出电压提供所述第(N+2)级输出电压；且
所述多级移位寄存单元中一第(N+3)级移位寄存单元包括：
一第(N+3)级输入端，用来接收所述第(N+1)级输出电压；
一第(N+3)级输出端，用来输出一第(N+3)级输出电压；及
一第(N+3)级提升电路，用来依据一第六时脉信号和所述第(N+1)级输出电压提供所述第(N+3)级输出电压；
其中所述第一、第四、第五和第六时脉信号具相异相位，且所述第一、第四、第五和第六时脉信号的频率远高于所述第二或第三时脉信号的频率。
24.如权利要求1所述的移位寄存器，其特征在于，所述第一、第二和第三电压实质上具相等电位。
25.如权利要求1所述的移位寄存器，其特征在于，所述第二和第三时脉信号具相同周期。
26.如权利要求1所述的移位寄存器，其特征在于，所述第二和第三时脉信号具相反相位。
27.如权利要求1所述的移位寄存器，其特征在于，所述第二和第三时脉信号在同一时间点仅有一时脉信号具低电压准位。
28.如权利要求1所述的移位寄存器，其特征在于，所述第三下拉电路包括：
一第十一开关，其包括：
一第一端，耦接于所述第一节点；
一第二端，用来接收所述第三电压；及
一控制端，用来接收所述回授电压；及
一第十二开关，其包括：
一第一端，耦接于所述输出端；
一第二端，用来接收所述第一时脉信号；及
一控制端，耦接于所述第十一开关的控制端。
29.一种移位寄存器，其特征在于，包括多级串接的移位寄存单元，所述多级移位寄存单元中一第N级移位寄存单元包括：
一输入端，用来接收一输入电压；
一输出端，用来输出一输出电压；
一节点；
一提升驱动电路，用来将所述输入电压传至所述节点；
一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压，使得所述输出电压在所述第N级移位寄存单元的驱动周期内具一第一电位，其中所述第一时脉信号是以一预定频率在所述第一电位和一第二电位之间切换，且所述第一电位高于所述第二电位；
一下拉电路，用来在所述第N级移位寄存单元的驱动周期外的其它时间内将所述输出电压维持在一第三电位，其中所述第三电位高于所述第二电位；及
一快速下拉电路，用来依据一回授电压来维持所述节点或所述输出端的电位，使得所述输出电压在所述多级移位寄存单元中一第(N+1)级移位寄存单元的驱动周期内具所述第二电位。
30.如权利要求29所述的移位寄存器，其特征在于，所述下拉电路另依据一第二时脉信号和一第三时脉信号来维持在所述节点的电位，其中所述第一时脉信号的频率远高于所述第二或第三时脉信号的频率。
31.如权利要求29所述的移位寄存器，其特征在于，所述快速下拉电路包括：
一第一开关，其包括：
一第一端，耦接于所述节点；
一第二端，用来接收具所述第三电位的电压；及
一控制端，用来接收所述回授电压；及
一第二开关，其包括：
一第一端，耦接于所述输出端；
一第二端，用来接收所述第一时脉信号；及
一控制端，耦接于所述第一开关的控制端。
32.如权利要求31所述的移位寄存器，其特征在于，每一开关是包括一薄膜晶体管开关。
33.一种移位寄存器，其特征在于，包括多级串接的移位寄存单元，所述多级移位寄存单元中一第N级移位寄存单元包括：
一输入端，用来接收一输入电压；
一输出端，用来输出一输出电压；
一节点；
一提升驱动电路，用来将所述输入电压传至所述节点；
一提升电路，用来依据一第一时脉信号和所述输入电压来提供所述输出电压，使得所述输出电压在所述第N-1级移位寄存单元的驱动周期内具一第二电位，在所述第N级移位寄存单元的驱动周期内具一第一电位，在所述第N+1级移位寄存单元的驱动周期内具一第二电位，其中所述第一时脉信号是以一预定频率在所述第一电位和一第二电位之间切换，且所述第一电位高于所述第二电位；
一下拉电路，用来在所述第N级移位寄存单元的驱动周期外的其它时间内将所述输出电压维持在一第三电位，其中所述第三电位高于所述第二电位。
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