CN107978290A - 一种栅极驱动器及驱动电路 - Google Patents

Abstract

本发明实施例公开了一种栅极驱动器及驱动电路，其中，栅极驱动器包括上拉控制模块、下拉维持模块、上拉模块、信号下传模块、下拉模块以及自举模块；所述上拉控制模块、所述下拉维持模块、所述上拉模块、所述信号下传模块、所述下拉模块以及所述自举模块相连，连接点为栅极信号点；所述下拉维持模块、所述自举模块、所述上拉模块以及所述下拉模块分别与水平扫描线连接；本发明实施例通过利用上拉模块与下拉模块共同拉低水平扫描线上的电平，可以有效改善栅极驱动器的下拉效果，提高电路的稳定性。

Description

一种栅极驱动器及驱动电路

技术领域

本发明涉及电子技术领域，尤其涉及一种栅极驱动器及驱动电路。

背景技术

栅极驱动器(Gate Driver on Array，GOA)是一种用于扫描驱动液晶面板的电子器件。由于栅极驱动器有着低成本高效率的优点，因此常常被应用在各种显示屏中，例如自发光显示屏的主动矩阵有机发光二极体(Active-matrix organic light emittingdiode，AMOLED)，并且由于AMOLED实用化的脚步较快，因此栅极驱动器也是未来液晶面板发展的重点技术。

在较精密的电路中，电容耦合是一个不容忽视的问题。电容耦合指的是在任何两个通电导体之间都会存在电容，如电力传输线之间、电力传输线与大地之间、晶体管各引脚之间以及元件与元件之间都存在电容。若液晶面板中的数据线对栅极驱动器的水平信号扫描线的电容耦合作用十分严重，可能引发栅极驱动器无法拉低液晶面板的水平扫描线上的电位，导致液晶面板的栅极不能有效关闭，因此造成画面显示异常。

由于电路中的电容耦合严重，而栅极驱动器拉力不足，因此不能有效的拉低栅极驱动器的水平扫描线上的电平。

发明内容

本发明实施例提供一种栅极驱动器，可有效的拉低栅极驱动器的水平扫描线上的电平，提高电路的稳定性。

第一方面，本发明实施例提供了一种栅极驱动器，包括上拉控制模块、下拉维持模块、上拉模块、信号下传模块、下拉模块以及自举模块；所述上拉控制模块含有第一端口；所述下拉维持模块含有第一端口、第二端口以及第三端口；所述上拉模块含第一端口、第二端口以及第三端口；所述信号下传模块含有第一端口以及第二端口；所述下拉模块含有第一端口、第二端口、第三端口、第四端口以及第五端口；所述自举模块含有第一端口以及第二端口；

所述上拉控制模块的第一端口、所述上拉模块的第一端口、所述信号下传模块的第一端口、所述下拉模块的第一端口、所述下拉维持模块的第一端口与所述自举模块的第一端口连接，连接点为栅极信号点；所述下拉维持模块的第二端口、所述下拉模块的第二端口、所述自举模块的第二端口以及所述上拉模块的第二端口分别与水平扫描线连接；所述下拉维持模块的第三端口以及所述下拉模块的第三端口分别与低电平信号线连接；所述上拉模块的第三端口以及所述信号下传模块的第二端口分别与时钟信号线连接；

所述上拉控制模块用于对所述栅极信号点预充电，在所述栅极信号点处于高电平的情况下，控制所述上拉模块将所述时钟信号线的信号输出到所述水平扫描线；在所述下拉模块的第四端口接收到的第一控制信号为高电平的情况下，所述下拉模块将所述低电平信号线的信号输出到所述水平扫描线；在所述下拉模块的第五端口接收到的第二控制信号为高电平的情况下，所述下拉模块将所述低电平信号线的信号输出到所述栅极信号点，控制所述下拉维持模块输出所述低电平信号线的信号到所述水平扫描线；所述自举模块用于提高并维持所述栅极信号点的电平；所述信号下传模块用于在所述栅极信号点为高电平的情况下，将所述时钟信号线的信号传送给其他电子器件。

结合第一方面，在第一方面的第一种实现当中，所述第一控制信号与所述第二控制信号不相同。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第二种实现当中，所述上拉控制模块包括：第一一晶体管；所述第一一晶体管的源极与所述栅极信号点连接；在所述第一一晶体管的栅极处于高电平的情况下，控制所述第一一晶体管的漏极将接收到的信号输入到所述第一一晶体管的源极。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第三种实现当中，所述上拉电路包括第二一晶体管；所述第二一晶体管的栅极与所述栅极信号点连接；所述第二一晶体管的漏极与所述信号下传模块的第二端口连接；所述第二一晶体管的源极与所述水平扫描线连接；在所述第二一晶体管的栅极处于高电平的情况下，控制所述第二一晶体管的漏极将所述时钟信号线的信号输入到所述第二一晶体管的源极。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第四种实现当中，所述信号下传模块包括第三一晶体管；所述第三一晶体管的栅极与所述栅极信号点连接；所述第三一晶体管的漏极与所述上拉模块的第三端口连接；在所述第三一晶体管的栅极处于高电平的情况下，控制所述第三一晶体管的漏极将所述时钟信号线的信号输入到所述第三一晶体管的源极。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第五种实现当中，所述下拉模块包括第四一晶体管以及第四二晶体管；所述第四一晶体管的漏极与所述水平扫描线连接，所述第四二晶体管的漏极与所述栅极信号点连接；所述第四一晶体管的源极与所述第四二晶体管的源极与所述下拉维持模块连接；所述第四一晶体管的栅极和所述第四二晶体管的栅极分别用于接收第一控制信号和第二控制信号；在所述第四一晶体管的栅极处于高电平的情况下，控制所述第四一晶体管的源极将所述低电平信号线的信号输入到所述第四一晶体管的漏极；在所述第四二晶体管的栅极处于高电平的情况下，控制所述第四二晶体管的源极将所述低电平信号线的信号输入到所述第四二晶体管的漏极。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第六种实现当中，所述下拉维持模块包括反相器、第五一晶体管以及第五二晶体管；所述反相器的输入端与所述栅极信号点连接，所述反相器的输出端与所述第五一晶体管的栅极以及所述第五二晶体管的栅极连接；所述第五一晶体管的漏极与所述水平扫描线连接，所述第五一晶体管的源极与所述下拉模块的第三端口连接；所述第五二晶体管的漏极与所述栅极信号点连接，所述第五二晶体管的源极与所述下拉模块的第三端口连接；在所述反相器的输入端处于低电平的情况下，所述反相器的输出端向所述第五一晶体管的栅极输出高电平，控制所述低电平信号线的信号从所述第五一晶体管的源极传输出到所述五一晶体管的漏极。

结合第一方面以及上述第一方面的任意一种实现，在第一方面的第七种实现当中，所述自举模块包括第一电容；所述第一电容的一端与所述栅极信号点连接，另一端与所述水平扫描线连接。

结合第一方面的第六种实现，在第一方面的第八种实现当中，所述反相器包括第五三晶体管、第五四晶体管、第五五晶体管以及第五六晶体管；所述栅极信号点与所述第五五晶体管的栅极以及所述第五六晶体管的栅极连接；所述第五五晶体管的源极以及所述第五六晶体管的源极与所述下拉模块的第三端口连接；所述第五五晶体管的漏极与所述第五三晶体管的源极以及所述五四晶体管的栅极连接；所述第五六晶体管的漏级与所述五四晶体管的源极、所述五一晶体管的栅极连接以及所述五二晶体管的栅极连接；所述五三晶体管的栅极、所述五三晶体管的漏极以及所述五四晶体管的漏极连接。

第二方面，本发明实施例提供了一种驱动电路，其特征在于，所述驱动电路包括多个如权利要求1-9任一项所述的栅极驱动器；所述栅极驱动器的所述信号下传模块还含有第三端口；所述栅极驱动器的所述上拉控制模块还含有第二端口；第N级栅极驱动器的所述信号下传模块的第三端口与第(N+1)级栅极驱动器的所述上拉控制模块的第二端口连接。

本发明实施例通过利用下拉模块与上拉模块共同拉低水平扫描线上的电平，可以有效改善栅极驱动器的下拉效果，提高电路的稳定性。

附图说明

为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。

图1是本发明实施例提供的一种栅极驱动器的结构示意图；

图2是本发明实施例提供的一种栅极驱动器中电压变化的示意图；

图3是本发明另一实施例提供的一种栅极驱动器的结构示意图；

图4是本发明另一实施例提供的一种栅极驱动器的结构示意图；

图5是本发明另一实施例提供的一种终端设备的示意性框图；

图6是本发明实施例提供的一种栅极驱动器中电压变化的示意图；

图7是本发明实施例提供的一种栅极驱动器的栅极信号点中的电压变化的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。

还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

含有显示面板的设备中含有用于驱动显示面板的驱动电路，而驱动电路常常是由多个栅极驱动器级联而成。如图1所示，图1是本发明实施例提供的一种栅极驱动器的结构示意图。如图1中所示的栅极驱动器包括上拉控制模块1’、下拉维持模块5’、上拉模块2’、信号下传模块3’、下拉模块4’以及自举模块6’；上拉控制模块1’、下拉维持模块5’、上拉模块2’、信号下传模块3’、下拉模块4’以及自举模块6’相连，连接点为栅极信号点Q(N)；下拉维持模块5’、自举模块6’、上拉模块2’以及下拉模块4’分别与水平扫描线G(N)连接。其中，上拉控制模块1’用于为栅极信号点Q(N)预充电，上拉模块2’用于提高水平扫描线G(N)上的点电位；信号下传模块3’用于控制与该栅极驱动器连接的下一级栅极驱动器的打开与关闭；下拉模块4’用于拉低Q(N)与G(N)的电位至与低电平信号VSS一致；下拉维持单元用于控制Q(N)与G(N)的点电位维持在VSS不变；自举电容，用于提高并维持Q(N)的点电位。

当上拉控制信号ST(N-1)与G(N-1)中的信号为高电平时，上拉控制模块1’对Q(N)进行预充电，当Q(N)中的点电位达到能够驱动上拉模块2’的高电平时，上拉模块2’将时钟信号CK传输到G(N)与下一栅极驱动器的上拉控制模块1’的上拉控制信号ST(N)，当控制信号G(N+1)为高电平时，下拉模块4’将低电平信号VSS传输到G(N)，使得G(N)的电平被拉低为低电平，因此VSS信号不仅应用稳定整个栅极驱动器的稳定性，还要将处于高电位的G(N)拉低至低电平，从而可能会出现VSS拉力不足的情况，导致与栅极驱动器无法拉低栅极线上的电位，显示面板上的栅极不能立即关闭，造成画面显示异常。

具体的，电路中信号变化如图2所示，在t1时间段，上一驱动器传输的上拉控制信号ST(N-1)与水平扫描信号G(N-1)为高电平，本质上t1时刻的ST(N-1)和G(N-1)的信号来源于上一驱动器所获得的时钟信号，因此上拉控制模块1’对Q(N)进行预充电，使得Q(N)处于高电平v1，从而上拉模块2’将上拉模块2’的第三端口获得的时钟信号线的信号从上拉模块2’的第二端口传输到水平扫描线上，使得G(N)点处于低电平；在t2时间段，由于电容耦合作用Q(N)的点电位被提高至另一更高的高电平v2，从而上拉模块2’将上拉模块2’的第三端口获得的时钟信号线的信号从上拉模块2’的第二端口传输到水平扫描线上，使得G(N)点处于高电平，因此上拉模块2’用于提高水平扫描线上的一点G(N)的点电位；在t3时间段，由于下拉模块4’获得的控制信号G(N-1)为高电平，因此下拉模块4’将下拉模块4’的第三端口获得的VSS从下拉模块4’的第一端口和第二端口分别传输到Q(N)和G(N)，使得Q(N)和G(N)处于低电平，因此下拉模块4’用于拉低水平扫描线上的一点G(N)的点电位，由此看来，VSS不仅需要稳定整个液晶面板的水平扫描线上的低电平，同时还需要将当级栅极驱动器的水平扫描线的高电平拉低为低电平，因此可能会引发栅极驱动器的拉力不足的问题，使得液晶面板的水平扫描线无法及时的被拉低，导致液晶面板显示异常。

针对以上问题，本发明实施例提供一种栅极驱动器，该栅极驱动器可有效的拉低液晶面板的栅极线上的电平，提高电路的稳定性。以下进行详细说明。

参见图3，是本发明实施例提供一种栅极驱动器的结构示意图，如图所示栅极驱动器包括上拉控制模块1、下拉维持模块5、上拉模块2、信号下传模块3、下拉模块4以及自举模块6；上拉控制模块1含有第一端口；下拉维持模块5含有第一端口、第二端口以及第三端口；上拉模块2含第一端口、第二端口以及第三端口；信号下传模块3含有第一端口以及第二端口；下拉模块4含有第一端口、第二端口、第三端口、第四端口以及第五端口；自举模块6含有第一端口以及第二端口；

上拉控制模块1的第一端口11、上拉模块2的第一端口21、信号下传模块3的第一端口31、下拉模块4的第一端口41、下拉维持模块5的第一端口51与自举模块6的第一端口61连接，连接点为栅极信号点Q(N)；下拉维持模块5的第二端口52、下拉模块4的第二端口42、自举模块6的第二端口62以及上拉模块2的第二端口22分别与水平扫描线G(N)连接；下拉维持模块5的第三端口53以及下拉模块4的第三端口43分别与低电平信号线VSS连接；上拉模块2的第三端口23以及信号下传模块3的第二端口32分别与时钟信号线CK连接；

上拉控制模块1用于对栅极信号点Q(N)预充电，在栅极信号点Q(N)处于高电平的情况下，控制上拉模块2将时钟信号线CK的信号输出到水平扫描线G(N)；在下拉模块4的第四端口44接收到的第一控制信号G(N+1)为高电平的情况下，下拉模块4将低电平信号线的信号VSS输出到水平扫描线G(N)；在下拉模块4的第五端口45接收到的第二控制信号G(N+2)为高电平的情况下，下拉模块4将低电平信号线的信号VSS输出到栅极信号点Q(N)，控制下拉维持模块5输出低电平信号线的信号VSS到水平扫描线G(N)；自举模块6用于提高并维持栅极信号点Q(N)的电平；信号下传模块3用于在栅极信号点Q(N)为高电平的情况下，将时钟信号线的信号VSS传送给其他电子器件。

可选的，第一控制信号G(N+1)与第二控制信号G(N+2)不相同。

需要说明的是，上拉控制模块1用于为栅极信号点Q(N)预充电，上拉模块2用于提高水平扫描线上的一点G(N)的点电位；信号下传模块3用于控制与该栅极驱动器连接的下一级栅极驱动器的打开与关闭；下拉模块4用于拉低Q(N)与G(N)的电位至与低电平信号VSS一致；下拉维持单元用于控制Q(N)与G(N)的点电位维持在VSS不变；自举电容，用于提高并维持Q(N)的点电位。

具体的，信号变化参见图6与图7。t1时间段内，上拉控制模块1对Q(N)进行预充达到能够驱动上拉模块2的电平v1，因此上拉模块2将时钟信号线中的信号CK传输到G(N)，使得G(N)为低电平(本质上t1时刻的上拉控制信号ST(N-1)和上一级驱动器的水平扫描线上的信号G(N-1)来源于上一驱动器所获得的时钟信号)，此时用于拉低G(N)的信号为CK；在t2时间段内，由于电容耦合作用，Q(N)中的点电位继续被提高至V2，于是上拉模块2继续将CK传输到G(N)，使得G(N)为高电平，因此上拉模块2用于提高水平扫描线上的一点G(N)的点电位；在t3时间段内，Q(N)点由于CL信号电容耦合作用结束而被拉低至高电平V3，于是上拉模块2继续将CK传输到G(N)，使得G(N)为低电平，于此同时，第二控制信号Q(N+1)为高电平，下拉模块4将低电平信号VSS传输到G(N)，此时用于拉低G(N)的信号为CK以及VSS；在t4时间段内，第一控制信号Q(N+2)为高电平，下拉模块4将电平信号VSS传输到Q(N)，使得下拉维持模块5的第一端口输入低电平，因此下拉维持模块5将下拉维持模块5的第三端口获得的VSS信号由下拉维持模块5的第二端口传输到G(N)，此时用于拉低G(N)的信号为VSS。

综合来看，本发明实施例提供的栅极驱动器右移通过上拉模块2以及下拉模块4共同来拉低当级栅极驱动器的水平扫描线上的电平，可以有效的改善栅极驱动器的下拉效果，提高电路的稳定性。

请参见图4，图4是在图3的基础上进一步细化得到的。图4是本发明实施例公开的一种栅极驱动器的结构性示意图。如图4所示：

可选的，上述上拉控制模块1包括：第一一晶体管T11；第一一晶体管T11的源极11与栅极信号点Q(N)连接；在第一一晶体管T11的栅极处于高电平的情况下，控制第一一晶体管T11的漏极将接收到的信号输入到第一一晶体管的源极11。

可选的，上述上拉电路包括第二一晶体管T21；第二一晶体管T21的栅极21与栅极信号点Q(N)连接；第二一晶体管T21的漏极23与信号下传模块3的第二端口32连接；第二一晶体管T11的源极22与水平扫描线G(N)连接；在第二一晶体管T21的栅极21处于高电平的情况下，控制第二一晶体管T21的漏极23将时钟信号线的信号CK输入到第二一晶体管T21的源极22。

可选的，上述信号下传模块3包括第三一晶体管T31；第三一晶体管T31的栅极31与栅极信号点Q(N)连接；第三一晶体管T31的漏极32与上拉模块2的第三端口23连接；在第三一晶体管T31的栅极31处于高电平的情况下，控制第三一晶体管T31的漏极32将时钟信号线的信号CK输入到第三一晶体管T31的源极33。

可选的，上述下拉模块4包括第四一晶体管T41以及第四二晶体管T42；第四一晶体管的漏极42与水平扫描线G(N)连接，第四二晶体管T42的漏极41与栅极信号点Q(N)连接；第四一晶体管的源极43与第四二晶体管的源极43与下拉维持模块5连接；第四一晶体管的栅极和第四二晶体管的栅极分别用于接收第一控制信号G(N+1)和第二控制信号G(N+2)；在第四一晶体管的栅极处于高电平的情况下，控制第四一晶体管T41的源极43将低电平信号线VSS的信号输入到第四一晶体管T41的漏极42；在第四二晶体管的栅极接收到高电平的情况下，控制第四二晶体管T42的源极43将低电平信号线VSS的信号输入到第四二晶体管T42的漏极41。

可选的，上述下拉维持模块5包括反相器、第五一晶体管T51以及第五二晶体管T52；反相器的输入端51与栅极信号点Q(N)连接，反相器的输出端与第五一晶体管T51的栅极以及第五二晶体管T52的栅极连接；第五一晶体管T51的漏极52与水平扫描线G(N)连接，第五一晶体管T51的源极与下拉模块4的第三端口43连接；第五二晶体管T52的漏极51与栅极信号点Q(N)连接，第五二晶体管T52的源极53与下拉模块4的第三端口43连接；在反相器的输入端处于低电平的情况下，反相器的输出端向第五一晶体管T51的栅极输出高电平，控制低电平信号线的信号VSS从第五一晶体管T51的源极53传输出到五一晶体管T51的漏极52。

进一步的，如图5所示，上述反相器包括第五三晶体管T53、第五四晶体管T54、第五五晶体管T55以及第五六晶体管T56；栅极信号点Q(N)与第五五晶体管T55的栅极以及第五六晶体管T56的栅极连接；第五五晶体管T55的源极以及第五六晶体管T56的源极与下拉模块4的第三端口43连接；第五五晶体管T55的漏极与第五三晶体管T53的源极以及五四晶体管T54的栅极连接；第五六晶体管T56的漏级与五四晶体管T54的源极、五一晶体管T51的栅极连接以及五二晶体管T52的栅极连接；五三晶体管T53的栅极、五三晶体管T53的漏极以及五四晶体管T54的漏极连接。其中，下拉维持模块的第五四晶体管的漏极输入端LC为直流的高电平信号。XCK为时钟信号CK的反向信号。

可选的，上述自举模块6包括第一电容；第一电容的一端与栅极信号点Q(N)连接，另一端与水平扫描线G(N)连接。

具体的，信号变化参见图6与图7。t1时间段内，上一驱动器传输的上拉控制信号ST(N-1)与水平扫描信号G(N-1)为高电平，因此使得上拉控制模块1的第一一晶体管T11的栅极处于高电平，控制ST(N-1)信号输出到Q(N)，从而对Q(N)进行预充达到能够驱动上拉模块2的第二一晶体管T21的栅极的电平V1，因此上拉模块2的第二一晶体管T21将时钟信号CK，从第二一晶体管T21的漏极传输到源极，即输出到水平扫描线上的G(N)点，使得G(N)为低电平；在t2时间段内，由于电容耦合作用，Q(N)中的点电位继续被提高至V2，于是上拉模块2的第二一晶体管T21继续将CK传输到G(N)，使得G(N)为高电平；在t3时间段内，Q(N)点由于CK信号的电容耦合作用结束而被拉低至高电平V3，于是上拉模块2的第二一晶体管T21继续将CK传输到G(N)，使得G(N)为低电平，于此同时，第二控制信号G(N+1)为高电平，控制下拉模块4的第四一晶体管T41将低电平信号VSS传输到G(N)，此时用于拉低G(N)的信号为CK以及VSS；在t4时间段内，第一控制信号G(N+2)为高电平，控制下拉模块4的第四二晶体管T42将电平信号VSS传输到Q(N)，使得反相器的输入端口输入低电平，因此下拉维持模块5的反相器输出高电平至第五一晶体管的栅极，使得第五一晶体管将源极的获得的VSS信号由第五一晶体管的漏极传输到G(N)，此时用于拉低G(N)的信号为VSS。

综上可以看出，本发明实施例所描述的栅极驱动器通过低电平信号VSS与时钟信号CK共同来拉低栅极信号点Q(N)上的电位，可以改善栅极驱动器的下拉效果，提高电路的稳定性。

本发明实施例还提供了包含多个上述发明实施例所描述的栅极驱动器的驱动电路，上述栅极驱动器的信号下传模块3还含有第三端口33；栅极驱动器的上拉控制模块1还含有第二端口12；第N级栅极驱动器的信号下传模块3的第三端口与第(N+1)级栅极驱动器的上拉控制模块1的第二端口连接。

Claims (10)

1.一种栅极驱动器，其特征在于，包括上拉控制模块、下拉维持模块、上拉模块、信号下传模块、下拉模块以及自举模块；所述上拉控制模块含有第一端口；所述下拉维持模块含有第一端口、第二端口以及第三端口；所述上拉模块含第一端口、第二端口以及第三端口；所述信号下传模块含有第一端口以及第二端口；所述下拉模块含有第一端口、第二端口、第三端口、第四端口以及第五端口；所述自举模块含有第一端口以及第二端口；

所述上拉控制模块的第一端口、所述上拉模块的第一端口、所述信号下传模块的第一端口、所述下拉模块的第一端口、所述下拉维持模块的第一端口与所述自举模块的第一端口连接，连接点为栅极信号点；所述下拉维持模块的第二端口、所述下拉模块的第二端口、所述自举模块的第二端口以及所述上拉模块的第二端口分别与水平扫描线连接；所述下拉维持模块的第三端口以及所述下拉模块的第三端口分别与低电平信号线连接；所述上拉模块的第三端口以及所述信号下传模块的第二端口分别与时钟信号线连接；

所述上拉控制模块用于对所述栅极信号点预充电，在所述栅极信号点处于高电平的情况下，控制所述上拉模块将所述时钟信号线的信号输出到所述水平扫描线；在所述下拉模块的第四端口接收到的第一控制信号为高电平的情况下，所述下拉模块将所述低电平信号线的信号输出到所述水平扫描线；在所述下拉模块的第五端口接收到的第二控制信号为高电平的情况下，所述下拉模块将所述低电平信号线的信号输出到所述栅极信号点，控制所述下拉维持模块输出所述低电平信号线的信号到所述水平扫描线；所述自举模块用于提高并维持所述栅极信号点的电平；所述信号下传模块用于在所述栅极信号点为高电平的情况下，将所述时钟信号线的信号传送给其他电子器件。

2.根据权利要求1所述的栅极驱动器，其特征在于，所述第一控制信号与所述第二控制信号不相同。

3.根据权利要求1所述的栅极驱动器，其特征在于，所述上拉控制模块包括：第一一晶体管；

所述第一一晶体管的源极与所述栅极信号点连接；

在所述第一一晶体管的栅极处于高电平的情况下，控制所述第一一晶体管的漏极将接收到的信号输入到所述第一一晶体管的源极。

4.根据权利要求1所述的栅极驱动器，其特征在于，所述上拉电路包括第二一晶体管；

所述第二一晶体管的栅极与所述栅极信号点连接；所述第二一晶体管的漏极与所述信号下传模块的第二端口连接；所述第二一晶体管的源极与所述水平扫描线连接；

在所述第二一晶体管的栅极处于高电平的情况下，控制所述第二一晶体管的漏极将所述时钟信号线的信号输入到所述第二一晶体管的源极。

5.根据权利要求1所述的栅极驱动器，其特征在于，所述信号下传模块包括第三一晶体管；

所述第三一晶体管的栅极与所述栅极信号点连接；所述第三一晶体管的漏极与所述上拉模块的第三端口连接；

在所述第三一晶体管的栅极处于高电平的情况下，控制所述第三一晶体管的漏极将所述时钟信号线的信号输入到所述第三一晶体管的源极。

6.根据权利要求1所述的栅极驱动器，其特征在于，所述下拉模块包括第四一晶体管以及第四二晶体管；

所述第四一晶体管的漏极与所述水平扫描线连接，所述第四二晶体管的漏极与所述栅极信号点连接；所述第四一晶体管的源极与所述第四二晶体管的源极与所述下拉维持模块连接；所述第四一晶体管的栅极和所述第四二晶体管的栅极分别用于接收所述第一控制信号和所述第二控制信号；

在所述四一晶体管的栅极处于高电平的情况下，控制所述第四一晶体管的源极将所述低电平信号线的信号输入到所述第四一晶体管的漏极；在所述第四二晶体管的栅极处于高电平的情况下，控制所述第四二晶体管的源极将所述低电平信号线的信号输入到所述第四二晶体管的漏极。

7.根据权利要求1所述的栅极驱动器，其特征在于，所述下拉维持模块包括反相器、第五一晶体管以及第五二晶体管；

所述反相器的输入端与所述栅极信号点连接，所述反相器的输出端与所述第五一晶体管的栅极以及所述第五二晶体管的栅极连接；所述第五一晶体管的漏极与所述水平扫描线连接，所述第五一晶体管的源极与所述下拉模块的第三端口连接；所述第五二晶体管的漏极与所述栅极信号点连接，所述第五二晶体管的源极与所述下拉模块的第三端口连接；

在所述反相器的输入端处于低电平的情况下，所述反相器的输出端向所述第五一晶体管的栅极输出高电平，控制所述低电平信号线的信号从所述第五一晶体管的源极传输出到所述五一晶体管的漏极。

8.根据权利要求1所述的栅极驱动器，其特征在于，所述自举模块包括第一电容；

所述第一电容的一端与所述栅极信号点连接，另一端与所述水平扫描线连接。

9.根据权利要求7所述的栅极驱动器，其特征在于，所述反相器包括第五三晶体管、第五四晶体管、第五五晶体管以及第五六晶体管；

所述栅极信号点与所述第五五晶体管的栅极以及所述第五六晶体管的栅极连接；所述第五五晶体管的源极以及所述第五六晶体管的源极与所述下拉模块的第三端口连接；所述第五五晶体管的漏极与所述第五三晶体管的源极以及所述五四晶体管的栅极连接；所述第五六晶体管的漏级与所述五四晶体管的源极、所述五一晶体管的栅极连接以及所述五二晶体管的栅极连接；所述五三晶体管的栅极、所述五三晶体管的漏极以及所述五四晶体管的漏极连接。

10.一种驱动电路，其特征在于，所述驱动电路包括多个如权利要求1-9任一项所述的栅极驱动器；所述栅极驱动器的所述信号下传模块还含有第三端口；所述栅极驱动器的所述上拉控制模块还含有第二端口；

第N级栅极驱动器的所述信号下传模块的第三端口与第(N+1)级栅极驱动器的所述上拉控制模块的第二端口连接。