CN105185292B - 栅极驱动电路及显示装置 - Google Patents

Abstract

本发明实施例公开了一种栅极驱动电路及显示装置，属于显示驱动技术领域。所述栅极驱动电路包括：预充电模块、传递信号生成模块、稳定模块以及输出模块，当第n‑3级栅极驱动单元电路输出的传递信号由低电平变为高电平，且第n‑3级栅极驱动单元电路输出的栅极扫描信号也由低电平变为高电平时，预充电模块通过其输出端对控制节点进行充电；当时钟信号由低电平变为高电平时，传递信号生成模块对控制节点进行自举上拉，使控制节点的电位升高；稳定模块用于当控制节点下拉至低电平时，对控制节点和输出端进行下拉和稳定；当控制节点为高电平时，时钟信号的低电平施加至栅极扫描信号输出端。本发明栅极驱动电路及显示装置能够提高电路的输出能力与稳定性。

Description

栅极驱动电路及显示装置

技术领域

本发明涉及显示驱动技术领域，特别涉及一种栅极驱动电路及显示装置。

背景技术

近年来，窄边框显示技术发展迅速，并且开始逐步成为主流的平板显示技术。尤其对于智能手机和平板等中小尺寸薄膜晶体管(Thin Film Transistor；TFT)显示屏而言，窄边框显示技术的应用更加广泛。窄边框显示技术的核心是TFT集成的栅极驱动(Gate-driver In Array，简称GIA)电路设计。采用GIA电路之后，不仅可以显著地缩小显示屏的边框尺寸，使得整个显示屏更加紧凑、美观，而且还可以减少显示屏上行列驱动芯片的数量，以及相应的连接线数量。此外，显示屏的后道封装工艺也能够减少。于是，显示屏的制造成本可以较大幅度地降低，由于后道模组工艺发生的不良率降低，TFT显示屏的可靠性也得到提高。此外，由于引出连接线数量减少，引线间距不再严重地限制高分辨率显示屏的实现。

但在采用传统的a-Si:H的TFT-LCD面板中，由于a-Si迁移率较低，且TFT特性随制程的变异浮动很大，同时由于非晶硅的阈值电压漂移特性，下拉稳定晶体管受到长时间的偏压后会发生特性的退化，开态电流下降导致电路稳定性变差，最终会导致电路的失效。因此，随着分辨率与面板负载的升高以及超窄边框的要求，如何减少栅极驱动电路的版图占用并提高稳定性成为必须要解决的问题。因此有必要设计新型的高稳定性栅极驱动电路，提高电路的输出能力与稳定性，使电路在有限的版图空间内发挥稳定的输出能力。

发明内容

本发明提供一种栅极驱动电路及显示装置，能够提高电路的输出能力与稳定性。

所述技术方案如下：

本发明实施例提供了一种栅极驱动电路，包括预充电模块、传递信号生成模块、稳定模块以及输出模块，所述预充电模块，包括用于接收第n-3级栅极驱动单元电路输出的栅极扫描信号的第一信号接收端(111)，用于接收第n-3级栅极驱动单元电路输出的传递信号的第二信号接收端(112)和输出端(113)，其输出端(113)连接到控制节点(Q)，当第n-3级栅极驱动单元电路输出的传递信号由低电平变为高电平，且第n-3级栅极驱动单元电路输出的栅极扫描信号也由低电平变为高电平时，所述预充电模块通过其输出端(113)对控制节点(Q)进行充电；所述传递信号生成模块，包括用于输出传递信号的传递信号输出端(143)，用于接收时钟信号的时钟信号接收端(141)，以及电性连接至控制节点(Q)的控制端(142)，当所述时钟信号由低电平变为高电平时，所述传递信号生成模块对控制节点(Q)进行自举上拉，使控制节点(Q)的电位升高，当所述时钟信号由高电平变为低电平时，控制节点(Q)的电位降低；所述稳定模块，包括电性连接至控制节点(Q)的控制端(122)、输出端(123)、接收第n+4级栅极驱动单元电路输出的栅极扫描信号的第一信号接收端(121)，其中输出端(123)连接至所述输出模块，所述稳定模块用于当控制节点(Q)下拉至低电平时，对控制节点(Q)和输出端(123)进行下拉和稳定；所述输出模块，包括输出栅极扫描信号的栅极扫描信号输出端(133)，以及电性连接至控制节点(Q)的控制端(132)，所述输出模块响应控制节点(Q)的状态，当控制节点(Q)为高电平时，所述时钟信号的低电平施加至栅极扫描信号输出端(133)，使扫描信号输出端(133)被下拉至所述时钟信号的低电平。

在本发明的一个实施例中，所述预充电模块包括第一晶体管(T1)，所述第一晶体管(T1)的栅极接收第n-3级栅极驱动单元电路输出的传递信号，所述第一晶体管(T1)的第一端电性连接至控制节点(Q)，所述第一晶体管(T1)的第二端接收第n-3级栅极驱动单元电路输出的栅极扫描信号。

在本发明的一个实施例中，所述传递信号生成模块包括第四晶体管(T4)，所述第四晶体管(T4)的栅极电性连接至控制节点(Q)，所述第四晶体管(T4)的第一端电性连接传递信号输出端(143)，用于输出传递信号，所述第四晶体管(T4)的第二端接收所述时钟信号。

在本发明的一个实施例中，所述输出模块包括第二晶体管(T2)，所述第二晶体管(T2)的栅极电性连接至控制节点(Q)，所述第二晶体管(T2)的第一端电性连接至栅极扫描信号输出端(133)，用于输出栅级扫描信号，所述第二晶体管(T2)的第二端接收所述时钟信号。

在本发明的一个实施例中，所述稳定模块包括第三晶体管(T3)、第五晶体管(T5)、第六晶体管(T6)、第七晶体管(T7)、第八晶体管(T8)、第九晶体管(T9)、第十晶体管(T10)、第十一晶体管(T11)、第十二晶体管(T12)、第十三晶体管(T13)、第十四晶体管(T14)，所述第三晶体管(T3)的栅极接收第n+4级栅极驱动单元电路输出的栅极扫描信号，所述第三晶体管(T3)的第一端电性连接至第一电压输出端(VGL1)，所述第三晶体管(T3)的第二端电性连接至控制节点(Q)；所述第五晶体管(T5)的栅极电性连接至第一节点(Pn)，所述第五晶体管(T5)的第一端电性连接至第一电压输出端(VGL1)，所述第五晶体管(T5)的第二端电性连接至栅极扫描信号输出端(133)；所述第六晶体管(T6)的栅极电性连接至第一节点(Pn)，所述第六晶体管(T6)的第一端电性连接至第一电压输出端(VGL1)，所述第六晶体管(T6)的第二端电性连接至控制节点(Q)；第七晶体管(T7)的栅极电性连接至控制节点(Q)，第七晶体管(T7)的第一端电性连接至第一电压输出端(VGL1)，第七晶体管(T7)的第二端电性连接第二节点(PBn)；第八晶体管(T8)的栅极电性连接至第三节点(Pn-1)，第八晶体管(T8)的第一端电性连接至第一电压输出端(VGL1)，第八晶体管(T8)的第二端电性连接至控制节点(Q)；第九晶体管(T9)的栅极电性连接至第三节点(Pn-1)，第九晶体管(T9)的第一端电性连接至第一电压输出端(VGL1)，第九晶体管(T9)的第二端电性连接至控制节点(Q)；第十晶体管(T10)的栅极电性连接至控制节点(Q)，第十晶体管(T10)的第一端电性连接至第一电压输出端(VGL1)，第十晶体管(T10)的第二端电性连接第四节点(PBn-1)；第十一晶体管(T11)的栅极电性连接至控制节点(Q)，第十一晶体管(T11)的第一端电性连接至第三节点(Pn-1)，第十一晶体管(T11)的第二端电性连接至第一节点(Pn)；第十二晶体管(T12)的栅极电性连接至第一控制信号，第十二晶体管(T12)的第一端电性连接至第二节点(PBn)，第十二晶体管(T12)的第二端电性连接至第一控制信号；第十三晶体管(T13)的栅极电性连接至第二节点(PBn)，第十三晶体管(T13)的第一端电性连接至第一节点(Pn)，第十三晶体管(T13)的第二端电性连接至第一控制信号；第十四晶体管(T14)的栅极电性连接至第二控制信号，第十四晶体管(T14)的第一端电性连接至第一节点(Pn)，第十四晶体管(T14)的第二端电性连接至第一控制信号。

在本发明的一个实施例中，所述多个栅极驱动单元电路中的第一级栅极单元驱动电路包括第十五至第十七晶体管，所述第十五晶体管(T15)的栅极接收第一控制信号，所述第十五晶体管(T15)的第一端电性连接至第一级栅极驱动单元电路的第四节点(PB0)，所述第十五晶体管(T15)的第二端接收第一控制信号；所述第十六晶体管(T16)的栅极电性连接至第一级栅极驱动单元电路的第四节点(PB0)，所述第十六晶体管(T16)的第一端电性连接至第一级栅极驱动单元电路的第三节点(P0)，所述第十六晶体管(T16)的第二端接收第一控制信号；所述第十七晶体管(T17)的栅极接收第二控制信号，所述第十七晶体管(T17)的第一端电性连接至第一级栅极驱动单元电路的第三节点(P0)，所述第十七晶体管(T17)的第二端接收第一控制信号。

在本发明的一个实施例中，所述第一控制信号、第二控制信号的频率低于所述时钟信号的频率，且所述第一控制信号、第二控制信号的低电平低于所述时钟信号的低电平。

在本发明的一个实施例中，所述第三节点(Pn-1)电性连接至第n-1级栅极驱动单元电路的第一节点，所述第四节点(PBn-1)连接至第n-1级栅极驱动单元电路的第二节点。

在本发明的一个实施例中，所述第一电压输出端(VGL1)连接低电平的电压源供应装置。

在本发明的一个实施例中，还包括电容(C1)，其连接于控制节点(Q)和栅极扫描信号输出端(133)之间。

本发明实施例提供了一种显示装置，其包括：面板，面板包括由多个像素构成的二维像素阵列，以及与每个像素阵列相连的第一方向的多条栅极线和第二方向的多条数据线；数据驱动电路，用于给数据线提供图像信号；上述栅极驱动电路，用于给栅极线提供栅极扫描信号。

本发明实施例提供的技术方案带来的有益效果是：

通过预充电单元保证信号的低温传递，延迟下拉的设计保证了栅极电压的下降时间，降低下拉单元的阈值电压漂移，下拉单元采用双极性设置可以帮助晶体管阈值电压漂移的恢复，共享节点设计可以减少晶体管数量，降低版图面积占用；从而使得栅极驱动电路可以在高分辨率高负载面板中获得更强的输出能力与稳定能力，稳定性高，版图占用少，可以适应较大的制程变动。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明第一实施例提供的栅极驱动单元电路的电路图；

图2是图1的栅极驱动单元电路的时序图；

图3是图1的栅极驱动单元电路共享节点的示意图；

图4是本发明第一实施例中栅极驱动电路的级联框图；

图5是图4的栅极驱动电路输出的栅极扫描信号的波形；

图6是图4的栅极驱动电路不同电压作用下晶体管器件的阈值电压漂移情况和开态电流退化情况；

图7是本发明第二实施例提供的栅极驱动单元电路的电路图。

具体实施方式

下面通过具体的实施例及结合附图对本发明做详细的描述。

本发明栅极驱动电路及现实装置包括：特殊的预充电单元保证信号的低温传递，延迟下拉的设计保证了栅极电压的下降时间，双下拉单元交替工作降低下拉单元的阈值电压漂移，双下拉单元采用双极性设置可以帮助晶体管阈值电压漂移的恢复，共享上级下拉单元实现双下拉，减少晶体管数量，降低版图面积占用；通过以上设计，栅极驱动电路可以在高分辨率高负载面板中以更小的版图占用获得更强的输出与稳定能力。

第一实施例

图1是本发明第一实施例提供的栅极驱动单元电路的电路图。请参阅图1，栅极驱动单元电路5包括：预充电模块10、传递信号生成模块20、稳定模块30、以及输出模块40。其中，预充电模块10与传递信号生成模块20、稳定模块30、以及输出模块40电性相连。

在本发明实施例中，均假设当前栅极驱动单元电路为第n级栅极驱动单元电路，G[n]、Z[n]分别表示第n级栅极驱动单元电路输出的栅极扫描信号和传递信号，G[n+1]、Z[n+1]分别表示本级栅极驱动单元电路的下一级(第n+1级)栅极驱动单元电路输出的栅极扫描信号和传递信号，G[n-1]、Z[n-1]分别表示本级栅极驱动单元电路的上一级(第n-1级)栅极驱动单元电路输出的栅极扫描信号和传递信号。

预充电模块10，包括用于接收第n-3级栅极驱动单元电路输出的栅极扫描信号G[n-3]的第一信号接收端111，用于接收第n-3级栅极驱动单元电路输出的传递信号Z[n-3]的第二信号接收端112和输出端113，其输出端113连接到控制节点Q，当第n-3级栅极驱动单元电路输出的传递信号Z[n-3]由低电平变为高电平，且第n-3级栅极驱动单元电路输出的栅极扫描信号G[n-3]也由低电平变为高电平时，预充电模块10通过其输出端113对控制节点Q进行充电，其中，n为大于3的整数。

传递信号生成模块20，包括用于输出传递信号Z[n]的传递信号输出端143，用于接收时钟信号CLK的时钟信号接收端141，以及电性连接至控制节点Q的控制端142。当时钟信号CLK由低电平变为高电平时，传递信号生成模块20对控制节点Q进行自举上拉，使控制节点Q的电位升高。当时钟信号CLK由高电平变为低电平时，控制节点Q的电位降低。

稳定模块30，包括电性连接至控制节点Q的控制端122、输出端123、接收第n+4级栅极驱动单元电路输出的栅极扫描信号G[n+4]的第一信号接收端121，其中输出端123连接至输出模块40，稳定模块30用于当控制节点Q下拉至低电平时，对控制节点Q和输出端123进行下拉和稳定。

输出模块40，包括输出栅极扫描信号G[n]的栅极扫描信号输出端133，以及电性连接至控制节点Q的控制端132。输出模块40响应控制节点Q的状态，当控制节点Q为高电平时，时钟信号CLK的低电平施加至栅极扫描信号输出端133，使扫描信号输出端133被下拉至时钟信号CLK的低电平。输出模块40的栅极扫描信号输出端133用于输出栅极扫描信号G[n]，其中，每一级栅极驱动单元电路耦合到与其对应的一条栅极线，在本实例中，该栅极驱动单元电路5输出的栅极扫描信号G[n]被施加到与其对应的栅极线。

具体地，在第一实施例中，预充电模块10包括晶体管T1(第一晶体管)。传递信号生成模块20包括晶体管T4(第四晶体管)。稳定模块30包括晶体管T3(第三晶体管)、晶体管T5(第五晶体管)、晶体管T6(第六晶体管)、晶体管T7(第七晶体管)、晶体管T8(第八晶体管)、晶体管T9(第九晶体管)、晶体管T10(第十晶体管)、晶体管T11(第十一晶体管)、晶体管T12(第十二晶体管)、晶体管T13(第十三晶体管)、晶体管T14(第十四晶体管)。输出模块40包括晶体管T2(第二晶体管)。

晶体管T1的栅极接收第n-3级栅极驱动单元电路输出的传递信号Z[n-3]，晶体管T1的第一端电性连接至控制节点Q，晶体管T1的第二端接收第n-3级栅极驱动单元电路输出的栅极扫描信号G[n-3]。晶体管T2的栅极电性连接至控制节点Q，晶体管T2的第一端电性连接至栅极扫描信号输出端133，用于输出栅级扫描信号G[n]，晶体管T2的第二端接收时钟信号CLK。晶体管T3的栅极接收第n+4级栅极驱动单元电路输出的栅极扫描信号G[n+4]，晶体管T3的第一端电性连接至第一电压输出端VGL1，晶体管T3的第二端电性连接至控制节点Q。晶体管T4的栅极电性连接至控制节点Q，晶体管T4的第一端电性连接传递信号输出端143，用于输出传递信号Z[n]，晶体管T4的第二端接收时钟信号CLK。晶体管T5的栅极电性连接至第一节点Pn，晶体管T5的第一端电性连接至第一电压输出端VGL1，晶体管T5的第二端电性连接至栅极扫描信号输出端133。晶体管T6的栅极电性连接至第一节点Pn，晶体管T6的第一端电性连接至第一电压输出端VGL1，晶体管T6的第二端电性连接至控制节点Q。晶体管T7的栅极电性连接至控制节点Q，晶体管T7的第一端电性连接至第一电压输出端VGL1，晶体管T7的第二端电性连接第二节点PBn。晶体管T8的栅极电性连接至第三节点Pn-1(其中，第三节点Pn-1电性连接至第n-1级栅极驱动单元电路的第一节点)，晶体管T8的第一端电性连接至第一电压输出端VGL1，晶体管T8的第二端电性连接至控制节点Q。晶体管T9的栅极电性连接至第三节点Pn-1，晶体管T9的第一端电性连接至第一电压输出端VGL1，晶体管T9的第二端电性连接至控制节点Q。晶体管T10的栅极电性连接至控制节点Q，晶体管T10的第一端电性连接至第一电压输出端VGL1，晶体管T10的第二端电性连接第四节点PBn-1(其中，第四节点PBn-1电性连接至第n-1级栅极驱动单元电路的第二节点)。晶体管T11的栅极电性连接至控制节点Q，晶体管T11的第一端电性连接至第三节点Pn-1，晶体管T11的第二端电性连接至第一节点Pn。晶体管T12的栅极电性连接至第一控制信号LC1，晶体管T12的第一端电性连接至第二节点PBn，晶体管T12的第二端电性连接至第一控制信号LC1。晶体管T13的栅极电性连接至第二节点PBn，晶体管T13的第一端电性连接至第一节点Pn，晶体管T13的第二端电性连接至第一控制信号LC1。晶体管T14的栅极电性连接至第二控制信号LC2，晶体管T14的第一端电性连接至第一节点Pn，晶体管T14的第二端电性连接至第一控制信号LC1。

在本实施例中，第一电压输出端VGL1连接低电平的电压源供应装置，第一控制信号LC1和第二控制信号LC2为低频时钟信号(即其频率比时钟信号CLK的频率低)，其中，第一控制信号LC1通过晶体管T12为第二节点PBn充电，保证稳定阶段晶体管T13始终处于打开状态，从而使得第一节点Pn处于与第一控制信号LC1完全相同的相位，当第一节点Pn为高电平时，晶体管T5、T6打开，从而完成对栅极扫描信号G[n]、控制节点Q的下拉稳定；而第三节点Pn-1利用上一级栅极驱动单元电路的第一节点处的信号(上一级栅极驱动单元电路的第一节点处的信号由第二控制信号LC2生成，因此第三节点Pn-1的相位与第一节点Pn交替互补)打开晶体管T8、T9，交替下拉稳定栅极扫描信号G[n]、控制节点Q；晶体管T14为辅助晶体管TFT，其帮助第一节点Pn完成信号切换与下拉；晶体管T11、T7、T10可以构成反馈单元，当控制节点Q为高电平时，保证第二节点PBn、第四节点PBn-1(第四节点PBn-1连接至第n-1级栅极驱动单元电路的第二节点)被下拉至低电平VGL，第一节点Pn、第三节点Pn-1被下拉，防止晶体管T5、T6和晶体管T8、T9的漏电影响Gate端(即栅极扫描信号G[n]的输出端)的输出。

优选地，在本实施例中，在控制节点Q和扫描信号输出端133之间还可以连接电容C1。

上述晶体管的第一端可以是晶体管的源极或漏极，相应地，上述晶体管的第二端可以是晶体管的漏极或源极。图2是图1的栅极驱动单元电路的时序图。该时序图是通过SPICE(Simulation program with integrated circuit emphasis，集成电路模拟程序)模拟得到的。图2中的曲线1CLK表示时钟信号的变化曲线，图2中的曲线1Z[n-3]、1G[n-3]分别表示第n-3级栅极驱动单元电路输出的传递信号和栅极扫描信号电压变化曲线，图2中的曲线1Q、1G[n]分别表示控制节点Q、第n级栅极驱动单元电路输出的栅极扫描信号电压变化曲线，图2中的曲线1G[n+4]表示第n+4级栅极驱动单元电路输出的栅极扫描信号电压变化曲线，图2中的曲线1Pn、1Pn-1分别表示第一节点和第三节点的电压变化曲线，图2中的曲线1PBn、1PBn-1分别表示第二节点和第四节点的电压变化曲线，以下将结合图1和图2，说明本实施例栅极驱动单元电路的工作过程，栅极驱动单元电路的工作过程包括四个阶段，即预充电阶段1、输出阶段2、下拉阶段3、稳定阶段4：

预充电阶段1：

当第n-3级栅极驱动单元电路输出的传递信号Z[n-3]由低电平VGL跳变至高电平VGH时，晶体管T1打开，同时第n-3级栅极驱动单元电路输出的栅极扫描信号G[n-3]也由低电平VGL跳变至高电平VGH，经过晶体管T1对控制节点Q进行预充电，使控制节点Q较快被冲到电位VGH-Vth(其中，Vth是晶体管的阈值电压)，晶体管T2打开。

同时控制节点Q的电位打开晶体管T7、T10、T11，将第二节点PBn、第四节点PBn-1下拉至接近低电平VGL，同时第一节点Pn、第三节点Pn-1也被下拉至第一控制信号LC1和第二控制信号LC2中的低电平VLCL。低电平VLCL的设置可以低于低电平VGL，因此下拉单元T5、T6和下拉单元T8、T9可以实现较好的关断，不会影响控制节点Q的电位和栅极扫描信号G[n]的正常输出。

输出阶段2：

当时钟信号CLK由低电平VGL跳变至高电平VGH，经过打开的晶体管T2与电容C1对控制节点Q进行自举上拉(charge pump)，使控制节点Q的电位进一步升高至约2VGH-Vth，完全打开晶体管T2，使栅极扫描信号G[n]输出高电平VGH。输出完成后，时钟信号CLK由高电平VGH跳回至低电平VGL，控制节点Q的电位也随之回到VGH-Vth，晶体管T2仍然打开，栅极扫描信号G[n]的电位跳回至低电平VGL。

下拉阶段3：

当控制节点Q为高电平，晶体管T2打开，栅极扫描信号G[n]通过晶体管T2被下拉至时钟信号CLK的低电平VGL。然后第n+4级栅极驱动单元电路输出的栅极扫描信号G[n+4]跳高至高电平VGH，晶体管T3打开，通过晶体管T3将控制节点Q迅速下拉至低电平VGL，完成下拉。

稳定阶段4：

当控制节点Q下拉至低电平VGL后，晶体管T2关闭，防止时钟信号CLK的跳变影响Gate端(即栅极扫描信号G[n]的输出端)；同时晶体管T7、T10、T11关闭，停止对第二节点PBn、第四节点PBn-1和第一节点Pn、第三节点Pn-1的下拉。第一控制信号LC1通过晶体管T12向第二节点PBn冲入(即输入)VLCH-Vth的电压，晶体管T13打开，通过晶体管T13向第一节点Pn冲入VLCH-2Vth的电压，晶体管T5、T6打开，对控制节点Q、栅极扫描信号G[n]进行下拉和稳定，保证栅极扫描信号G[n]维持低电平VGL；此时第二控制信号LC2为低电平，晶体管T14关闭，不会影响第一节点Pn的电位。下一帧时，第一控制信号LC1与第二控制信号LC2交替极性，第二控制信号LC2为高电平，晶体管T13、T14打开，第一节点Pn被下拉至第一控制信号LC1的低电平VLCL；同时第三节点Pn-1被上一级(即第n-1级)栅极驱动电路的第二控制信号LC2冲至电位VLCH-2Vth，晶体管T8、T9打开，对控制节点Q、栅极扫描信号G[n]进行下拉和稳定，保证栅极扫描信号G[n]维持低电平VGL。

从上述阶段1-4可以看出，单个栅极驱动单元电路由两组下拉单元晶体管T5、T6和晶体管T8、T9组成，两组下拉单元交替处于工作、恢复状态。工作状态时，晶体管TFT的栅源级之间电压Vgs为正(VLCH-2Vth-VGL)，下拉晶体管T5、T6和晶体管T8、T9打开，完成对控制节点Q、栅极扫描信号G[n]的下拉稳定，阈值电压会向正向漂移；恢复状态时，晶体管TFT的栅源级之间电压Vgs为负(VLCL-VGL)，晶体管T5、T6和晶体管T8、T9关闭，阈值电压向负向漂移。这一效果将最大程度减缓下拉晶体管的阈值电压漂移时间，延长电路长时间工作的稳定性。

两组下拉单元的栅极稳定点即第一节点Pn、第三节点Pn-1的电压分别由第一控制信号LC1、第二控制信号LC2提供。如图3所示，为了节省信号与TFT数量，第n级栅极驱动单元电路只通过第一控制信号LC1和第二控制信号LC2提供两个稳定点即第一节点Pn和第二节点PBn，而第三节点Pn-1和第四节点PBn-1由第n-1级栅极驱动单元电路提供，即相邻级的第三节点Pn-1与第一节点Pn共用一个低频时钟信号和一组晶体管TFT(T12、T13、T14)生成的电压。这样就做到了节省信号个数与晶体管数量的目的。并且，如图3所示，第n级栅极驱动单元电路和第n-1级栅极驱动单元电路接收第一控制信号LC1和第二控制信号LC2的位置是互换的，即第n级栅极驱动单元电路的第十二晶体管T12的栅极接收第一控制信号LC1，第十四晶体管T14的栅极接收第二控制信号LC2，则第n-1级栅极驱动单元电路的第十二晶体管1T12的栅极接收第二控制信号LC2，第十四晶体管1T14的栅极接收第一控制信号LC1。

为了保证在正常输出阶段控制节点Q对共享信号点(即第一节点Pn、第三节点Pn-1、第二节点PBn、第四节点PBn-1)的下拉反馈，第n-1级栅极驱动单元电路的第二节点会作为第n级栅极驱动单元电路的第四节点PBn-1被控制节点Q和晶体管T10下拉。

在正常的高电平VGH输出阶段，控制节点Q电位升高后会打开晶体管T7、T10、T11，将第二节点PBn与第四节点PBn-1下拉至接近低电平VGL；当前级与上一级的晶体管T13阻抗迅速增大几个数量级，此时第一节点Pn、第三节点Pn-1的电位几乎完全受当前级与上一级的晶体管T14和晶体管T11的控制。由于第二控制信号LC2为低电平，因此当前级晶体管T14处于关闭状态，而上一级晶体管T14在第一控制信号LC1为高电平时处于打开状态，控制节点Q为高电平时打开晶体管T11，此时，第一节点Pn、第三节点Pn-1与第二控制信号LC2完全导通，具有相同的电位，即被下拉到低电平VLCL的电位上，由于低电平VLCL低于低电平VGL，因此晶体管T5、T6、T8、T9的栅源级之间电压Vgs<0，阻止了栅极扫描信号G[n]、控制节点Q向低电平VGL的漏电，保证了Gate端(即栅极扫描信号G[n]输出端)的高电平VGH的输出。

图4是本发明第一实施例中栅极驱动单元电路的构成的栅极驱动电路级联框图。此栅极驱动电路包括N个级联的如图1所述的栅极驱动单元电路，所述N为大于1的整数，如图4所示，栅极驱动电路还可以包括六路时钟信号线(VA、VB、VC、VD、VE、VF)。其中，第一时钟信号线VA、第二时钟信号线VB、第三时钟信号线VC、第四时钟信号线VD、第四时钟信号线VE、第四时钟信号线VF的时钟依次晚一个相位。

在本栅极驱动电路中第一级栅极驱动单元电路501的时钟信号接收端51CLK连接第一时钟信号线VA以接收时钟信号CLK(如图1所示)。第一级栅极驱动单元电路501的传递信号接收端51Z[n-3]连接起始信号输出端STV1，以接收起始信号。第一级栅极驱动单元电路501的栅极扫描信号接收端51G[n-3]连接起始信号输出端STV1，以接收起始信号。第一级栅极驱动单元电路501的电压接收端51VGL连接低电平电压输出端VGL1。第一级栅极驱动单元电路501的第一控制信号接收端51LC1接收第一控制信号LC1。第一级栅极驱动单元电路501的第二控制信号接收端51LC2接收第二控制信号LC2。第一级栅极驱动单元电路501的栅极扫描信号输出端51G[n]、传递信号输出端51Z[n]分别输出栅极扫描信号G[1]和传递信号Z[1]。第一级栅极驱动单元电路501的栅极扫描信号接收端51G[n+4]连接第5级栅极驱动单元电路505的栅极扫描信号输出端55G[n]，以接收第五级栅极驱动单元电路505输出的栅极扫描信号G[5]。

第二级栅极驱动单元电路502的时钟信号接收端52CLK连接第二时钟信号线VB以接收时钟信号。第二级栅极驱动单元电路502的传递信号接收端52Z[n-3]连接起始信号输出端STV1，以接收起始信号。第二级栅极驱动单元电路502的栅极扫描信号接收端52G[n-3]连接起始信号输出端STV1，以接收起始信号。第二级栅极驱动单元电路502的电压接收端52VGL连接低电平电压输出端VGL1。第二级栅极驱动单元电路502的第一控制信号接收端52LC1接收第一控制信号LC1。第二级栅极驱动单元电路502的第二控制信号接收端51LC2接收第二控制信号LC2。第二级栅极驱动单元电路502的栅极扫描信号输出端52G[n]、传递信号输出端52Z[n]分别输出栅极扫描信号G[2]和传递信号Z[2]。第二级栅极驱动单元电路502的栅极扫描信号接收端52G[n+4]连接第6级栅极驱动单元电路506的栅极扫描信号输出端56G[n]，以接收第六级栅极驱动单元电路505输出的栅极扫描信号G[6]。

第三级栅极驱动单元电路503的时钟信号接收端53CLK连接第三时钟信号线VC以接收时钟信号。第三级栅极驱动单元电路503的传递信号接收端53Z[n-3]连接起始信号输出端STV1，以接收起始信号。第三级栅极驱动单元电路503的栅极扫描信号接收端53G[n-3]连接起始信号输出端STV1，以接收起始信号。第三级栅极驱动单元电路503的电压接收端53VGL连接低电平电压输出端VGL1。第三级栅极驱动单元电路503的第一控制信号接收端53LC1接收第一控制信号LC1。第三级栅极驱动单元电路503的第二控制信号接收端53LC2接收第二控制信号LC2。第三级栅极驱动单元电路503的栅极扫描信号输出端53G[n]、传递信号输出端53Z[n]分别输出栅极扫描信号G[3]和传递信号Z[3]。第三级栅极驱动单元电路503的栅极扫描信号接收端53G[n+4]连接第7级栅极驱动单元电路的栅极扫描信号输出端(图中未示出)，以接收第七级栅极驱动单元电路输出的栅极扫描信号。

第四级栅极驱动单元电路504的时钟信号接收端54CLK连接第四时钟信号线VD以接收时钟信号。第四级栅极驱动单元电路504的传递信号接收端54Z[n-3]接收第1级栅极驱动单元电路输出的传递信号。第四级栅极驱动单元电路504的栅极扫描信号接收端54G[n-3]接收第1级栅极驱动单元电路输出的栅极扫描信号。第四级栅极驱动单元电路504的电压接收端54VGL连接低电平电压输出端VGL1。第四级栅极驱动单元电路504的第一控制信号接收端54LC1接收第一控制信号LC1。第四级栅极驱动单元电路504的第二控制信号接收端54LC2接收第二控制信号LC2。第四级栅极驱动单元电路504的栅极扫描信号输出端54G[n]、传递信号输出端54Z[n]分别输出栅极扫描信号G[4]和传递信号Z[4]。第四级栅极驱动单元电路504的栅极扫描信号接收端54G[n+4]连接第8级栅极驱动单元电路的栅极扫描信号输出端(图中未示出)，以接收第八级栅极驱动单元电路输出的栅极扫描信号。

第五级栅极驱动单元电路505的时钟信号接收端55CLK连接第五时钟信号线VE以接收时钟信号。第五级栅极驱动单元电路505的传递信号接收端55Z[n-3]接收第2级栅极驱动单元电路输出的传递信号。第五级栅极驱动单元电路505的栅极扫描信号接收端55G[n-3]接收第2级栅极驱动单元电路输出的栅极扫描信号。第五级栅极驱动单元电路505的电压接收端55VGL连接低电平电压输出端VGL1。第五级栅极驱动单元电路505的第一控制信号接收端55LC1接收第一控制信号LC1。第五级栅极驱动单元电路505的第二控制信号接收端55LC2接收第二控制信号LC2。第五级栅极驱动单元电路505的栅极扫描信号输出端55G[n]、传递信号输出端55Z[n]分别输出栅极扫描信号G[5]和传递信号Z[5]。第五级栅极驱动单元电路505的栅极扫描信号接收端55G[n+4]连接第9级栅极驱动单元电路的栅极扫描信号输出端(图中未示出)，以接收第九级栅极驱动单元电路输出的栅极扫描信号G[6]。

第六级栅极驱动单元电路506的时钟信号接收端56CLK连接第六时钟信号线VF以接收时钟信号。第六级栅极驱动单元电路506的传递信号接收端56Z[n-3]接收第3级栅极驱动单元电路输出的传递信号。第六级栅极驱动单元电路506的栅极扫描信号接收端56G[n-3]接收第3级栅极驱动单元电路输出的栅极扫描信号。第六级栅极驱动单元电路506的电压接收端56VGL连接低电平电压输出端VGL1。第六级栅极驱动单元电路506的第一控制信号接收端56LC1接收第一控制信号LC1。第六级栅极驱动单元电路506的第二控制信号接收端56LC2接收第二控制信号LC2。第六级栅极驱动单元电路506的栅极扫描信号输出端56G[n]、传递信号输出端56Z[n]分别输出栅极扫描信号G[6]和传递信号Z[6]。第六级栅极驱动单元电路506的栅极扫描信号接收端56G[n+4]连接第10级栅极驱动单元电路的栅极扫描信号输出端(图中未示出)，以接收第10级栅极驱动单元电路输出的栅极扫描信号。

在栅极驱动电路中，第一至第六栅极驱动单元电路构成一个周期，后续栅极驱动单元电路循环重复第一至第六级单元电路的连接关系，在此不再赘述。

优选地，本实施例中，前三级栅极驱动单元电路还可以共用第一起始信号STV1为控制节点Q进行预充电；后三级栅极驱动单元电路可以共用第二起始信号(图中未示出)完成控制节点Q的下拉。

优选地，上述6个GIA电路的驱动信号由6个占空比为50％的高频交叠时钟信号CLK和两个占空比为50％的低频时钟信号(例如第一控制信号LC1、第二控制信号LC2)组成。

优选地，上述高频时钟信号CLK的电压可以设置为：高电平VGH＝21V，低电平VGL＝-7V；低频时钟信号(例如第一控制信号LC1、第二控制信号LC2)的电压可以设置为：高电平VLCH＝21V，低电平VLCL＝-10V；采用低电平VLCL低于低电平VGL的设置可以使电路实现阈值电压恢复的功能。连续6级栅极驱动单元电路输出的Gate波形(即输出的栅极扫描信号波形)如图5所示。

图6中左图和右图分别为不同电压压力(stress)作用下晶体管TFT器件的阈值电压漂移和开态电流退化情况，曲线701、703、705分别为直流正压25V，交流正压25V&0V，交流正负压25V&-10V压力条件下晶体管TFT器件的阈值电压漂移情况，曲线707、709、711分别为直流正压25V，交流正压25V&0V，交流正负压25V&-10V压力条件下晶体管TFT器件的开态电流退化情况。通过图6的实验证明，从图6中可以看出，正负压压力(stress)下的晶体管TFT器件特性退化是最慢的。从而说明本发明实施例的栅极驱动电路，大大减缓晶体管的阈值电压漂移和开态电流退化，提高了电路在长时间工作下的稳定性，功耗低输出能力强，稳定性高。

第二实施例

图7是本发明第二实施例提供的栅极驱动单元电路的电路图。本实施例与图1的不同之处在于：所述多个栅极驱动单元电路中的第一级栅极驱动单元电路还可以包括：晶体管T15(第十五晶体管)、T16(第十六晶体管)和T17(第十七晶体管)，并且第一信号接收端111和第二信号接收端112连接起始信号输出端STV，以接收起始信号。

其中，晶体管T15的栅极接收第一控制信号LC1，晶体管T15的第一端电性连接至第一级栅极驱动单元电路的第四节点PB0，晶体管T15的第二端接收第一控制信号LC1。晶体管T16的栅极电性连接至第一级栅极驱动单元电路的第四节点PB0，晶体管T16的第一端电性连接至第一级栅极驱动单元电路的第三节点P0，晶体管T16的第二端接收第一控制信号LC1。晶体管T17的栅极接收第二控制信号LC2，晶体管T17的第一端电性连接至第一级栅极驱动单元电路的第三节点P0，晶体管T17的第二端接收第一控制信号LC1。

上述第一级栅极驱动单元电路增加三个晶体管T15、T16、T17，是为了配合第一控制信号LC1、第二控制信号LC2生成第一级驱动单元电路801需要的第三节点P0和第四节点PB0处的下拉信号的。

第三实施例

根据以上实施例，本发明第三实施例还公开了一种显示装置，包括：面板，面板包括由多个像素构成的二维像素阵列，以及与每个像素阵列相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路，用于给所述数据线提供图像信号；还包括实施例一至二中的栅极驱动电路，用于给所述栅极扫描线提供栅极扫描信号。像素阵列形成在透明衬底上，且包括多条栅极线、数据线和多个开关晶体管。开关晶体管分别耦合至每一条栅极线和每一条数据线。数据驱动电路和数据线耦合，并向数据线提供数据信号。栅极驱动电路和栅极线耦合，并驱动开关晶体管。

综上所述，本发明实施例的栅极驱动单元电路通过预充电单元保证信号的低温传递，延迟下拉的设计保证了栅极电压的下降时间，降低下拉单元的阈值电压漂移，下拉单元采用双极性设置可以帮助晶体管阈值电压漂移的恢复，共享节点设计可以减少晶体管数量，降低版图面积占用；从而使得栅极驱动电路可以在高分辨率高负载面板中获得更强的输出能力与稳定能力，稳定性高，版图占用少，可以适应较大的制程变动。

还通过利用传递信号Z[n]作为传递信号，避免了栅极扫描信号G[n]作为传递信号的衰减累积，保证栅极驱动电路在低温和迁移率较低的制程下仍然可以正常工作，同时为传递信号Z[n]增加稳定模块，可以提高传递信号Z[n]的稳定性。

还通过双下拉单元交替工作降低下拉单元的阈值电压漂移，双下拉单元采用双极性设置可以帮助晶体管阈值电压漂移的恢复，两组交替工作的下拉单元共享相邻级的两个低频交流信号完成电路的下拉稳定，建少了晶体管TFT数量，节省了版图面积，降低了功耗，同时可以实现稳定单元的阈值电压恢复，提高了栅极驱动电路在各种环境的抑噪能力，保证栅极驱动电路长时间的正常工作。

还通过栅极扫描信号G[n+4]完成控制节点Q的延迟下拉，可以改善栅极扫描信号G[n]的下降沿，保证Gate端迅速被下拉至低电平VGL。

以上所述，仅是本发明的较佳实施例，并非对本发明作任何形式的限制，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动，仍属于本发明技术方案的范围。

Claims (11)

1.一种栅极驱动电路，包括多个栅极驱动单元电路和时钟信号线，其特征在于，所述栅极驱动单元电路包括：预充电模块、传递信号生成模块、稳定模块、以及输出模块，所述预充电模块与所述传递信号生成模块、所述稳定模块、以及所述输出模块电性相连，其中；

所述预充电模块，包括用于接收第n-3级栅极驱动单元电路输出的栅极扫描信号的第一信号接收端(111)，用于接收第n-3级栅极驱动单元电路输出的传递信号的第二信号接收端(112)和输出端(113)，其输出端(113)连接到控制节点(Q)，当第n-3级栅极驱动单元电路输出的传递信号由低电平变为高电平，且第n-3级栅极驱动单元电路输出的栅极扫描信号也由低电平变为高电平时，所述预充电模块通过其输出端(113)对控制节点(Q)进行充电；

所述传递信号生成模块，包括用于输出传递信号的传递信号输出端(143)，用于接收时钟信号的时钟信号接收端(141)，以及电性连接至控制节点(Q)的控制端(142)，当所述时钟信号由低电平变为高电平时，所述传递信号生成模块对控制节点(Q)进行自举上拉，使控制节点(Q)的电位升高，当所述时钟信号由高电平变为低电平时，控制节点(Q)的电位降低；

所述稳定模块，包括电性连接至控制节点(Q)的控制端(122)、输出端(123)、接收第n+4级栅极驱动单元电路输出的栅极扫描信号的第一信号接收端(121)，其中输出端(123)连接至所述输出模块，所述稳定模块用于当控制节点(Q)下拉至低电平时，对控制节点(Q)和输出端(123)进行下拉和稳定；

所述输出模块，包括输出栅极扫描信号的栅极扫描信号输出端(133)，以及电性连接至控制节点(Q)的控制端(132)，所述输出模块响应控制节点(Q)的状态，当控制节点(Q)为高电平时，所述时钟信号的低电平施加至栅极扫描信号输出端(133)，使扫描信号输出端(133)被下拉至所述时钟信号的低电平。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述预充电模块包括第一晶体管(T1)，所述第一晶体管(T1)的栅极接收第n-3级栅极驱动单元电路输出的传递信号，所述第一晶体管(T1)的第一端电性连接至控制节点(Q)，所述第一晶体管(T1)的第二端接收第n-3级栅极驱动单元电路输出的栅极扫描信号。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述传递信号生成模块包括第四晶体管(T4)，所述第四晶体管(T4)的栅极电性连接至控制节点(Q)，所述第四晶体管(T4)的第一端电性连接传递信号输出端(143)，用于输出传递信号，所述第四晶体管(T4)的第二端接收所述时钟信号。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括第二晶体管(T2)，所述第二晶体管(T2)的栅极电性连接至控制节点(Q)，所述第二晶体管(T2)的第一端电性连接至栅极扫描信号输出端(133)，用于输出栅级扫描信号，所述第二晶体管(T2)的第二端接收所述时钟信号。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述稳定模块包括第三晶体管(T3)、第五晶体管(T5)、第六晶体管(T6)、第七晶体管(T7)、第八晶体管(T8)、第九晶体管(T9)、第十晶体管(T10)、第十一晶体管(T11)、第十二晶体管(T12)、第十三晶体管(T13)、第十四晶体管(T14)，所述第三晶体管(T3)的栅极接收第n+4级栅极驱动单元电路输出的栅极扫描信号，所述第三晶体管(T3)的第一端电性连接至第一电压输出端(VGL1)，所述第三晶体管(T3)的第二端电性连接至控制节点(Q)；所述第五晶体管(T5)的栅极电性连接至第一节点(Pn)，所述第五晶体管(T5)的第一端电性连接至第一电压输出端(VGL1)，所述第五晶体管(T5)的第二端电性连接至栅极扫描信号输出端(133)；所述第六晶体管(T6)的栅极电性连接至第一节点(Pn)，所述第六晶体管(T6)的第一端电性连接至第一电压输出端(VGL1)，所述第六晶体管(T6)的第二端电性连接至控制节点(Q)；所述第七晶体管(T7)的栅极电性连接至控制节点(Q)，所述第七晶体管(T7)的第一端电性连接至第一电压输出端(VGL1)，所述第七晶体管(T7)的第二端电性连接第二节点(PBn)；第所述八晶体管(T8)的栅极电性连接至第三节点(Pn-1)，所述第八晶体管(T8)的第一端电性连接至第一电压输出端(VGL1)，所述第八晶体管(T8)的第二端电性连接至控制节点(Q)；所述第九晶体管(T9)的栅极电性连接至第三节点(Pn-1)，所述第九晶体管(T9)的第一端电性连接至第一电压输出端(VGL1)，所述第九晶体管(T9)的第二端电性连接至控制节点(Q)；所述第十晶体管(T10)的栅极电性连接至控制节点(Q)，所述第十晶体管(T10)的第一端电性连接至第一电压输出端(VGL1)，所述第十晶体管(T10)的第二端电性连接第四节点(PBn-1)；所述第十一晶体管(T11)的栅极电性连接至控制节点(Q)，所述第十一晶体管(T11)的第一端电性连接至第三节点(Pn-1)，所述第十一晶体管(T11)的第二端电性连接至第一节点(Pn)；所述第十二晶体管(T12)的栅极电性连接至第一控制信号，所述第十二晶体管(T12)的第一端电性连接至第二节点(PBn)，所述第十二晶体管(T12)的第二端电性连接至第一控制信号；所述第十三晶体管(T13)的栅极电性连接至第二节点(PBn)，所述第十三晶体管(T13)的第一端电性连接至第一节点(Pn)，所述第十三晶体管(T13)的第二端电性连接至第一控制信号；所述第十四晶体管(T14)的栅极电性连接至第二控制信号，所述第十四晶体管(T14)的第一端电性连接至第一节点(Pn)，所述第十四晶体管(T14)的第二端电性连接至第一控制信号。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述多个栅极驱动单元电路中的第一级栅极单元驱动电路包括第十五至第十七晶体管，所述第十五晶体管(T15)的栅极接收第一控制信号，所述第十五晶体管(T15)的第一端电性连接至第一级栅极驱动单元电路的第四节点(PB0)，所述第十五晶体管(T15)的第二端接收第一控制信号；所述第十六晶体管(T16)的栅极电性连接至第一级栅极驱动单元电路的第四节点(PB0)，所述第十六晶体管(T16)的第一端电性连接至第一级栅极驱动单元电路的第三节点(P0)，所述第十六晶体管(T16)的第二端接收第一控制信号；所述第十七晶体管(T17)的栅极接收第二控制信号，所述第十七晶体管(T17)的第一端电性连接至第一级栅极驱动单元电路的第三节点(P0)，所述第十七晶体管(T17)的第二端接收第一控制信号。

7.根据权利要求5或6所述的栅极驱动电路，其特征在于，所述第一控制信号、第二控制信号的频率低于所述时钟信号的频率，且所述第一控制信号、第二控制信号的低电平低于所述时钟信号的低电平。

8.根据权利要求5所述的栅极驱动电路，其特征在于，所述第三节点(Pn-1)电性连接至第n-1级栅极驱动单元电路的第一节点，所述第四节点(PBn-1)连接至第n-1级栅极驱动单元电路的第二节点。

9.根据权利要求5所述的栅极驱动电路，其特征在于，所述第一电压输出端(VGL1)连接低电平的电压源供应装置。

10.根据权利要求1所述的栅极驱动电路，其特征在于，还包括电容(C1)，其连接于控制节点(Q)和栅极扫描信号输出端(133)之间。

11.一种显示装置，其特征在于，其包括：

显示面板，所述面板包括由多个像素构成的二维像素阵列，以及与每个像素阵列相连的第一方向的多条栅极线和第二方向的多条数据线；

数据驱动电路，用于给所述数据线提供图像信号；

如权利要求1-10中任一项所述的栅极驱动电路，用于给所述栅极线提供栅极扫描信号。