CN106847156A - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了栅极驱动电路和显示装置，所述栅极驱动电路包括受控于温控信号的多级栅极驱动单元，每级所述栅极驱动单元包括：主电路，用于根据第一输入信号、第二输入信号以及时钟信号产生第一栅极驱动信号和下拉控制信号；辅助电路，用于在温控信号有效时根据第一输入信号、第二输入信号、时钟信号以及下拉控制信号产生第二栅极驱动信号，第二栅极驱动信号叠加在第一栅极驱动信号上形成栅极驱动信号，栅极驱动电路的工作环境温度不低于设定阈值时温控信号无效，栅极驱动电路的工作环境温度低于设定阈值时温控信号有效。本发明显示装置能够在实现窄边框的同时具有高可靠性，从而能够应用于工控车载等对可靠性要求较高的领域。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及栅极驱动电路和显示装置。

背景技术

显示装置一般包括显示面板、栅极驱动电路和源极驱动电路。其中，显示面板包括由多个像素单元形成的像素阵列，每个像素单元包含一个薄膜晶体管。在该像素阵列中，位于同一行的像素单元中的薄膜晶体管的栅极通过同一条扫描线与栅极驱动电路相连，栅极驱动电路通过多条扫描线逐行选通像素阵列中的各行像素单元；位于同一列的像素单元中的薄膜晶体管的源极或漏极通过同一条数据线与源极驱动电路相连，源极驱动电路通过多条数据线对各列像素单元施加灰阶电压，从而使显示面板呈现图像。

随着显示装置的发展，人们对实现窄边框化的显示装置的需求也越来越高。为了实现显示装置的窄边框，通常采用集成栅极驱动技术(Gate Driver In Array,GIA)，即将栅极驱动电路与显示面板集成于同一基板上，这种技术不仅能够减少数以千计的走线、使显示装置更加对称和紧凑，还能降低成本、提高显示面板的分辨率和弯折度。然而，在GIA技术中，栅极驱动电路易因环境的影响而导致不稳定，例如在低温环境下工作时，栅极驱动电路中的晶体管(例如薄膜晶体管)的阈值电压会发生漂移而导致电路不工作。因此，现有的GIA技术只能应用于对可靠性要求不高的消费产品中，而无法应用于对电路可靠性和稳定性具有高要求的领域(例如工控车载系统领域)。

鉴于以上所述，有必要提供一种具备可靠性与稳定性的、且可实现较窄边框的栅极驱动电路和显示装置。

发明内容

本发明要解决的主要技术问题是提供一种具备可靠性与稳定性的可实现较窄边框的栅极驱动电路和显示装置。

根据本发明的一方面，提供了一种栅极驱动电路，其特征在于，所述栅极驱动电路包括受控于温控信号的多级栅极驱动单元，每级所述栅极驱动单元包括：主电路，其用于根据第一输入信号、第二输入信号以及时钟信号产生第一栅极驱动信号和下拉控制信号；以及辅助电路，其用于在所述温控信号有效时根据所述第一输入信号、所述第二输入信号、所述时钟信号以及所述下拉控制信号产生第二栅极驱动信号，所述主电路的用于提供所述第一栅极驱动信号的输出端与所述辅助电路的用于提供所述第二栅极驱动信号的输出端相连以使所述第二栅极驱动信号叠加在所述第一栅极驱动信号上形成本级栅极驱动单元的栅极驱动信号，当所述栅极驱动电路的工作环境温度不低于设定阈值时，所述温控信号无效，当所述栅极驱动电路的工作环境温度低于所述设定阈值时，所述温控信号有效。

优选地，所述辅助电路包括辅助输入模块、辅助下拉模块以及辅助输出模块，所述辅助下拉模块、所述辅助输出模块与所述辅助输入模块在第一节点处相连，所述辅助输入模块用于根据所述第一输入信号、所述第二输入信号以及所述温控信号提供所述第一节点的电压，所述辅助下拉模块用于根据所述下拉控制信号控制所述第一节点的电压，所述辅助输出模块用于根据所述第一节点的电压、所述下拉控制信号以及所述时钟信号产生所述第二栅极驱动信号。

优选地，所述辅助输入模块包括第一晶体管和第二晶体管，所述第一晶体管的第一通路端接收所述温控信号，所述第一晶体管的第二通路端、所述第二晶体管的第一通路端与所述第一节点相连，所述第二晶体管的第二通路端接收第一低供电电压，所述第一晶体管和所述第二晶体管的控制端分别接收所述第一输入信号和所述第二输入信号。

优选地，所述辅助下拉模块包括第三晶体管，所述第三晶体管的控制端接收所述下拉控制信号，所述第三晶体管的第一通路端与所述第一节点相连，所述第三晶体管的第二通路端接收所述第二低供电电压。

优选地，所述辅助输出模块包括第四晶体管和第一电容，所述第一电容的一端、所述第四晶体管的控制端与所述第一节点相连，所述第四晶体管的第一通路端与所述第一电容的另一端相连并输出所述第二栅极驱动信号，所述第四晶体管的第二通路端接收所述时钟信号。

优选地，所述主电路包括主输入模块、下拉控制模块、主下拉模块以及主输出模块，所述下拉控制模块、所述主下拉模块、所述主输出模块与所述主输入模块在第二节点处相连，所述主输入模块用于根据所述第一输入信号和所述第二输入信号提供所述第二节点的电压，所述下拉控制模块用于根据所述第二节点的电压产生所述下拉控制信号，所述主下拉模块用于根据所述下拉控制信号控制所述第二节点的电压，所述主输出模块用于根据所述第二节点的电压、所述下拉控制信号以及所述时钟信号产生所述第一栅极驱动信号和传递信号。

优选地，所述主输入模块包括第五晶体管和第六晶体管，所述第五晶体管的第一通路端接收第一高供电电压，所述第五晶体管的第二通路端、所述第六晶体管的第一通路端与所述第二节点相连，所述第六晶体管的第二通路端接收第三低供电电压，所述第五晶体管的控制端接收所述第一输入信号，所述第六晶体管的控制端接收所述第二输入信号；所述下拉控制模块包括第七晶体管至第十晶体管，所述第八晶体管的第一通路端、所述第七晶体管的第一通路端以及所述第七晶体管的控制端接收第二高供电电压，所述第八晶体管的第二通路端与所述第十晶体管的第一通路端相连并输出所述下拉控制信号，所述第七晶体管的第二通路端、所述第九晶体管的第一通路端以及所述第八晶体管的控制端相连，所述第九晶体管的控制端、所述第十晶体管的控制端与所述第二节点相连，所述第九晶体管的第二通路端与所述第十晶体管的第二通路端接收所述第二低供电电压；所述主下拉模块包括第十一晶体管，所述第十一晶体管的第一通路端与所述第二节点相连，所述第十一晶体管的第二通路端接收所述第二低供电电压，所述第十一晶体管的控制端接收所述下拉控制信号；以及所述主输出模块包括第十二晶体管至第十五晶体管以及第二电容，所述第十二晶体管的控制端、所述第十三晶体管的控制端以及所述第二电容的一端与所述第二节点相连，所述第十二晶体管的第一通路端、所述第二电容的另一端以及所述第十四晶体管的第一通路端相连并输出所述第一栅极驱动信号，所述第十三晶体管的第一通路端与所述第十五晶体管的第一通路端相连并输出本级栅极驱动单元的所述传递信号，所述第十四晶体管的第二通路端、所述第十五晶体管的第二通路端相连并接收所述第二低供电电压，所述第十四晶体管的控制端和所述第十五晶体管的控制端接收所述下拉控制信号，所述第十二晶体管的第二通路端与所述第十三晶体管的第二通路端相连并接收所述时钟信号。

优选地，所述栅极驱动电路包括n级所述栅极驱动单元，n为非零自然数，第一级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于前级启动信号之一，第二级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于所述前级启动信号之一，第p级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于第p-2级栅极驱动单元的所述传递信号或所述栅极驱动信号，p为大于等于3且小于等于n的自然数，第n级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于后级启动信号之一，第n-1级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于所述后级启动信号之一，第k级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于第k+2级栅极驱动单元的所述传递信号或所述栅极驱动信号，k为大于等于1且小于等于n-2的自然数。

优选地，在每级栅极驱动单元中，在第一阶段，所述时钟信号为低电平，所述第一输入信号为高电平、所述第二输入信号为低电平；在第二阶段，所述时钟信号由低电平变为高电平，所述第一输入信号由高电平变为低电平，所述第二输入信号为低电平；在第三阶段，所述时钟信号由高电平变为低电平，所述第一输入信号为低电平，所述第二输入信号由低电平变为高电平。

根据本发明的另一方面，还提供了一种显示装置，其包括如上所述的任一栅极驱动电路。

相较于现有技术，本发明显示装置的栅极驱动电路通过加入受控于温控信号的电路部分，在低温状态下实现了驱动能力的增强，使得显示装置中的每个像素单元在低温状态下能够被该栅极驱动电路提供的足够的驱动电流所驱动，从而克服了利用窄边框技术的显示装置中的晶体管在低温环境中的不稳定性与低可靠性。因此，显示装置能够在实现窄边框的同时具有较高的可靠性，从而能够应用于工控车载等对可靠性要求较高的领域。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出本发明实施例的显示装置的结构示意图。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图。

图3示出本发明实施例的显示装置中第i级栅极驱动单元的示意性框图。

图4示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。

图5示出本发明实施例的显示装置中的第i级栅极驱动单元在第一工作模式下的时序示意图。

图6示出本发明实施例的显示装置中的第i级栅极驱动单元在第二工作模式下的时序示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图1示出本发明实施例的显示装置的结构示意图。

如图1所示，本发明实施例的显示装置1000包括显示面板1100、栅极驱动电路1200、源极驱动电路1300、时序控制电路1400以及温度传感器(未示出)，其中栅极驱动电路1200可以与显示面板1100集成于同一基板上以形成集成栅极驱动结构，从而实现显示装置1000的窄边框化。

显示面板1100包括排成m×n阵列的m×n个像素单元1110、n条分别传输栅极驱动信号G[1]至G[n]的扫描线以及m条分别传输数据信号D[1]至D[m]的数据线，m和n分别为非零自然数。每个像素单元1110中包含像素电极以及用于导通或关断该像素电极的晶体管，所述晶体管例如为薄膜晶体管。在显示面板1100中，位于同一行(所述“行”例如对应图中所示的横向方向)的像素单元中的各晶体管的栅极相连并向显示面板的边缘区域引出一条扫描线，n行像素单元分别通过对应的扫描线输出栅极驱动信号G[1]至G[n]；位于同一列(所述“列”例如对应图中所示的纵向方向)的像素单元中的各晶体管的源极相连并引出一条数据线，m列像素单元分别通过对应的数据线输出数据信号D[1]至D[m]；各像素单元中，晶体管的漏极与像素电极相连。

与显示面板集成与同一基板上的栅极驱动电路1200包括多个栅极驱动单元GIA[1]至GIA[n]，栅极驱动单元GIA[1]至GIA[n]分别通过n条扫描线对显示面板1100中各行像素单元施加栅极驱动信号G[1]至G[n]，从而逐行地触发显示面板1100中的各行像素单元，使被触发的像素单元行中的所有像素单元中的晶体管同时导通，以接收由源极驱动电路1300通过数据线提供的数据信号D[1]至D[m]。

时序控制电路1400用于对源极驱动电路1300和栅极驱动电路1200提供多个时钟信号以及启动信号(Start Vertical,STV)等控制信号(启动信号例如包括前级启动信号和后级启动信号)，其中，启动信号例如是一帧的开启信号。

需要说明的是，图1仅示出了显示装置中各部分电路之间或内部的部分连接关系。在以下对本发明实施例的描述中，如无特别说明，i为大于等于1且小于等于n的自然数。

温度传感器(未示出)根据所述显示装置的工作环境温度产生温控信号VS，并将该温控信号VS输入至栅极驱动电路1200。

图2示出本发明实施例的显示装置中栅极驱动电路的结构示意图。

如图2所示，栅极驱动电路包括多级栅极驱动单元GIA[1]至GIA[n]。其中，各级栅极驱动单元分别输出栅极驱动信号G[1]至G[n]以及传递信号Z[1]至Z[n]。对于每级栅极驱动单元GIA[i]来说，该级的传递信号Z[i]用于替代该级的栅极驱动信号G[i]以实现各级栅极驱动单元之间的信号传递，该级的栅极驱动信号G[i]主要用于驱动像素单元中的晶体管，从而避免了该级栅极驱动信号G[i]的衰减，保证了该行像素单元能够被正常驱动。因此，在通常情况下，每级的传递信号Z[i]与该级栅极驱动单元GIA[i]输出的栅极驱动信号G[i]相等。

每级栅极驱动单元GIA[i]例如具有前级输入端、后级输入端、时钟端、控制端、第一供电端至第四供电端、驱动端以及传递端。

各级栅极驱动单元的前级输入端接收第一输入信号in1，后级输入端接收第二输入信号in2，时钟端接收与本级栅极驱动单元对应的时钟信号clk，控制端接收温控信号VS，第一供电端至第四供电端分别接收第一高供电电压VF、第二高供电电压DC、第一低供电电压VD、第二低供电电压VGL以及第三低供电电压VB。

当自然数i大于等于3且小于等于n时，第i级栅极驱动单元GIA[i]的前级输入端接收第一输入信号in1，第一输入信号in1可以为第i-2级栅极驱动单元GIA[i-2]所输出的传递信号Z[i-2](或栅极驱动信号G[i-2])，从而实现第i级栅极驱动单元GIA[i]的预充电。例如图2所示，第3级栅极驱动单元GIA[3]的前级输入端接收第1级栅极驱动单元GIA[1]所输出的传递信号Z[1]，第4级栅极驱动单元GIA[4]的前级输入端接收第2级栅极驱动单元GIA[2]所输出的传递信号Z[2]，以此类推。第1级栅极驱动单元GIA[1]的前级输入端接收的第一输入信号in1是由时序控制电路140直接提供或者经源极驱动电路130提供的前级启动信号STV1，第2级栅极驱动单元GIA[2]的前级输入端接收的第一输入信号in1是由时序控制电路1400直接提供或经源极驱动电路1300提供的前级启动信号STV2。

当自然数i大于等于1且小于等于n-2时，第i级栅极驱动单元GIA[i]的后级输入端接收第二输入信号in2，第二输入信号in2可以是由第i+2级栅极驱动单元GIA[i+2]输出的栅极驱动信号G[i+2](或传递信号Z[i+2])。例如图2所示，第1级栅极驱动单元GIA[1]的后级输入端接收由第3级栅极驱动单元GIA[3]提供的栅极驱动信号G[3]，第2级栅极驱动单元GIA[2]的后级输入端接收由第4级栅极驱动单元GIA[4]提供的栅极驱动信号G[4]。第n级栅极驱动单元GIA[n](未画出)的后级输入端接收的第二输入信号in2是由时序控制电路1400直接提供或经源极驱动电路1300提供的后级启动信号STV3，第n-1级栅极驱动单元GIA[n-1](未画出)的后级输入端接收的第二输入信号in2是由时序控制电路1400直接提供或经源极驱动电路1300提供的后级启动信号STV4。

各级栅极驱动单元的时钟端分别接收由时序控制电路1400直接提供或经源极驱动电路1300提供的多个时钟信号中的至少一个(例如图2所示，第1级栅极驱动单元GIA[1]的时钟端接收时钟信号CLK1，第2级栅极驱动单元GIA[2]的时钟端接收时钟信号CLK2，第3级栅极驱动单元GIA[3]的时钟端接收时钟信号CLK3，第4级栅极驱动单元GIA[4]的时钟端接收时钟信号CLK4)。

图3示出本发明实施例的显示装置中第i级栅极驱动单元的示意性框图。

如图3所示，第i级栅极驱动单元GIA[i]包括主电路1210和辅助电路1220，其中主电路包括主输入模块1211、下拉控制模块1214、主下拉模块1212以及主输出模块1213，辅助电路包括辅助输入模块1221、辅助下拉模块1222以及辅助输出模块1223。下面对第i级栅极驱动单元GIA[i]中各模块的连接关系与信号关系进行具体描述。

主输入模块1211的输出端与第二节点Q2相连，主输入模块1211用于根据该级栅极驱动单元的前级输入端接收到的第一输入信号in1以及后级输入端接收到的第二输入信号in2提供第二节点Q2的电压。主输入模块1211的高电平供电电压等于第一高供电电压VF，辅助输入模块1221的低电平供电电压等于第三低供电电压VB。

辅助输入模块1221的输出端与第一节点Q1相连,辅助输入模块1221用于根据该级栅极驱动单元的前级输入端接收到的第一输入信号in1、后级输入端接收到的第二输入信号in2以及控制端接收到的温控信号VS提供第一节点Q1的电压。辅助输入模块1221的低电平供电电压等于第一低供电电压VD。

下拉控制模块1214根据第二节点Q2上的电压产生下拉控制信号ctl。下拉控制模块1214的高电平供电电压等于第二高供电电压DC，下拉控制模块1214的低电平供电电压等于第二低供电电压VGL。

主下拉模块1212与第二节点Q2相连，主下拉模块1212根据下拉控制信号ctl对第二节点Q2的电压进行控制。主下拉模块1212的低电平供电电压等于第二低供电电压VGL。

辅助下拉模块1222与第一节点Q1相连，辅助下拉模块1222根据下拉控制信号ctl对第一节点Q1的电压进行控制。辅助下拉模块1222的低电平供电电压等于第二低供电电压VGL。

主输出模块1213接收该级栅极驱动单元GIA[i]的时钟端所接收的时钟信号clk(例如为时钟信号CLK1至CLK4之一)，并在下拉控制信号ctl的控制下根据第二节点Q2的电压产生本级传递信号Z[i]和第一栅极驱动信号gout1。

辅助输出模块1223接收该级栅极驱动单元GIA[i]的时钟端所接收的时钟信号clk，并在下拉控制信号ctl的控制下根据第一节点Q1的电压产生第二栅极驱动信号gout2。主输出模块1213用于提供第一栅极驱动信号gout1的输出端与辅助输出模块1223用于提供第二栅极驱动信号gout2的输出端相连，使得第二栅极驱动信号gout2与第一栅极驱动信号gout1叠加形成本级栅极驱动信号G[i]，实现驱动能力的增强。

图4示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。需要说明的是，在本实施例中提及的晶体管均为N型薄膜晶体管，且各个晶体管的第一通路端和第二通路端可以互换(即漏极和源极可以互换)。但是本发明的实现不限于此。

如图4和图3所示，主输入模块1211包括晶体管T5和晶体管T6。晶体管T5的栅极(即控制端)接收第一输入信号in1，晶体管T6的栅极接收第二输入信号in2。晶体管T5的源极与晶体管T6的漏极相连并提供第二节点Q2的电压。晶体管T5的漏极接收第一高供电电压VF，晶体管T6的源极接收第三低供电电压VB。

辅助输入模块1221包括晶体管T1和晶体管T2。晶体管T1的栅极接收第一输入信号in1，晶体管T2的栅极接收第二输入信号in2。晶体管T1的源极与晶体管T2的漏极相连并提供第一节点Q1的电压。晶体管T1的漏极接收温控信号VS，晶体管T2的源极接收第一低供电电压VD。

下拉控制模块1214包括晶体管T7至T10。晶体管T7的源极、晶体管T8的栅极和晶体管T9的漏极相连，晶体管T8的源极与晶体管T10的漏极相连并输出下拉控制信号ctl。晶体管T9和T10的栅极与第二节点Q2相连，晶体管T9的源极与晶体管T10的源极接收第二低供电电压VGL。晶体管T7的漏极、栅极和晶体管T8的漏极接收第二高供电电压DC。

主下拉模块1212包括晶体管T11。晶体管T11的源极接收第二低供电电压VGL，漏极与第二节点Q2相连，栅极接收下拉控制信号ctl。

辅助下拉模块1222包括晶体管T3。晶体管T3的源极接收第二低供电电压VGL，漏极与第一节点Q1相连，栅极接收下拉控制信号ctl。

主输出模块1213包括晶体管T12、T13、T14、T15以及电容C2。晶体管T12和T13的栅极以及电容C1的一端与第二节点Q2相连，电容C2的另一端与晶体管T12的源极、晶体管T14的漏极相连并输出第一栅极驱动信号gout1。晶体管T13的源极与晶体管T15的漏极相连并输出本级传递信号Z[i]。晶体管T12和T13的漏极接收由时钟端接收到的时钟信号clk。晶体管T14和T15的源极接收第二低供电电压VGL，晶体管T14和T15的栅极接收下拉控制信号ctl。

辅助输出模块1223包括晶体管T4和电容C1。晶体管T4的栅极以及电容C1的一端与第一节点Q1相连，电容C1的另一端与晶体管T4的源极相连以输出第二栅极驱动信号gout2，晶体管T4的漏极接收由时钟端接收到的时钟信号clk，晶体管T4的源极与主输出模块1213中的晶体管T12的源极相连使得第二栅极驱动信号gout2与第一栅极驱动信号gout1叠加形成本级栅极驱动信号G[i]。

在上述栅极驱动电路1200中，各级栅极驱动单元GIA[i]具有两种工作模式：当显示装置1000工作的环境温度不低于设定阈值Ts时，各级栅极驱动单元无需增强驱动能力即可正常工作，此时，各级栅极驱动单元工作在第一工作模式；当显示装置工作的环境温度低于设定阈值Ts时，各级栅极驱动单元需要提高驱动能力以保证显示装置的正常功能，此时，各级栅极驱动单元工作在第二工作模式。

在第一工作模式或第二工作模式下，各级栅极驱动单元的工作过程主要可以分为3个阶段：预充电阶段P1、充电阶段P2以及下拉阶段P3。当启动信号(例如为前级启动信号STV1)由低电平变为高电平时，第以工作模式或第二工作模式的预充电阶段P1开启。

下面结合附图对第一工作模式下的各级栅极驱动单元的工作过程进行说明。

图5示出本发明实施例的显示装置中的第i级栅极驱动单元在第一工作模式下的时序示意图。

当栅极驱动电路1200的工作环境温度不低于设定阈值Ts时，如图5所示，栅极驱动电路1200中的各级栅极驱动单元处于第一工作模式。当第i级栅极驱动单元GIA[i]处于预充电阶段P1时，温控信号VS为低电平，第一输入信号in1处于高电平而第二输入信号in2处于低电平，与本级栅极驱动单元对应的时钟信号clk(即图5中的时钟信号CLK1)处于低电平。因此，如图4和图5所示，此时晶体管T1和T5导通而晶体管T2和T6关断，使得第一节点Q1的电压为低电平，而第二节点Q2的电压充电至第一高供电电压VF。因此晶体管T9、T10、T12以及T13导通、晶体管T4关断，因此本级栅极驱动信号G[i]等于第一栅极驱动信号gout1。此时在下拉控制模块1214中，晶体管T7和T8在第二高供电电压DC的作用下恒导通，但是由于第二低供电电压VGL相连的晶体管T9与T10导通，因此下拉控制信号ctl为低电平，从而晶体管T11、T3、T14以及T15关断。由于与本级栅极驱动单元对应的时钟信号clk此时处于低电平，因此本级传递信号Z[i]以及第一栅极驱动信号gout1(本级栅极驱动信号G[i])均为低电平。

如图5和图4所示，在第一工作模式下，当第i级栅极驱动单元GIA[i]处于充电阶段P2时，温控信号VS为低电平，第一输入信号in1由高电平变为低电平而第二输入信号in2仍处于低电平，与本级栅极驱动单元对应的时钟信号clk由低电平变为高电平。因此晶体管T1、T5、T2以及T6关断。此时，由于电容C1和C2的自举效应，第二节点Q2的电压等于第一高供电电压VF与时钟信号clk的电压之和，而第一节点Q1的电压虽然升高但仍小于时钟信号clk此时的电压，因此晶体管T4关断，晶体管T9和T10导通使得下拉控制信号ctl保持低电平，从而晶体管T11、T3、T14以及T15关断。晶体管T12和T13导通并分别输出高电平的第一栅极驱动信号gout1(等于本级栅极驱动信号G[i])和高电平的本级传递信号Z[i]。

如图5和图4所示，在第一工作模式下，当第i级栅极驱动单元GIA[i]处于下拉阶段P3时，温控信号VS为低电平，第一输入信号in1仍为低电平，而第二输入信号in2由低电平变为高电平，与本级栅极驱动单元对应的时钟信号clk由高电平变为低电平。因此晶体管T1和T5关断，晶体管T2和T6导通。因此，晶体管T2和T6分别将第一节点Q1和第二节点Q2的电压下拉至第一低供电电压VD和第三地供电电压VB，从而晶体管T12、T13、T9以及T10关断。由于晶体管T7与T8恒导通，因此下拉控制信号ctl被上拉至第二高供电电压DC，使得晶体管T11、T3、T14以及T15导通。晶体管T14和晶体管T15分别将第一栅极驱动信号gout1(等于本级栅极驱动信号G[i])和本级传递信号Z[i]下拉至第二低供电电压VGL，从而完成该周期内本级栅极驱动单元GIA[i]对像素阵列中对应行的像素单元的驱动。

图6示出本发明实施例的显示装置中的第i级栅极驱动单元在第二工作模式下的时序示意图。

当栅极驱动电路1200的工作环境温度低于设定阈值Ts时，如图6所示，此时栅极驱动电路1200中的各级栅极驱动单元处于第二工作模式。当第i级栅极驱动单元GIA[i]处于预充电阶段P1时，温控信号VS为高电平，第一输入信号in1处于高电平而第二输入信号in2处于低电平，与本级栅极驱动单元对应的时钟信号clk(即图6中的时钟信号CLK1)处于低电平。因此，如图4和图6所示，晶体管T1和T5导通而晶体管T2和T6关断，使得第一节点Q1的电压为高电平、第二节点Q2的电压也被充电至高电平，因此晶体管T9、T10、T12、T13以及T4均导通。此时在下拉控制模块1214中，晶体管T7和T8在第二高供电电压DC的作用下恒导通，但是由于晶体管T9与T10也导通，因此下拉控制信号ctl为低电平，从而晶体管T11、T3、T14以及T15关断。由于与本级栅极驱动单元对应的时钟信号clk此时处于低电平，因此本级传递信号Z[i]、第一栅极驱动信号gout1以及第二栅极驱动信号gout2均为低电平，从而本级栅极驱动信号G[i]为低电平。

如图6和图4所示，在第二工作模式下，当第i级栅极驱动单元GIA[i]处于充电阶段P2时，温控信号VS为高电平，第一输入信号in1由高电平变为低电平而第二输入信号in2仍处于低电平，与本级栅极驱动单元对应的时钟信号clk由低电平变为高电平。因此晶体管T1、T5、T2以及T6关断，而晶体管T12、T13以及T4导通，从而晶体管T12与T4同时工作并分别输出高电平的第一栅极驱动信号gout1和高电平的第二栅极驱动信号gout2，从而本级栅极驱动信号G[i](等于第一栅极驱动信号gout1与第二栅极驱动信号gout2的叠加)的驱动能力得到了提升，同时，晶体管T4输出高电平的本级传递信号Z[i]。晶体管T7与T8在第二高供电电压DC的作用下恒导通，下拉控制信号ctl被下拉至低电平，从而晶体管T11、T3、T14以及T15关断。此时，由于电容C1和C2的自举效应，第二节点Q2的电压等于第一高供电电压VF与时钟信号clk的电压之和，而第一节点Q1的电压等于温控信号VS与时钟信号clk之和，因此晶体管T12、T13以及T4被打开得更加充分，从而在工作环境温度低于设定阈值Ts的条件下通过晶体管T12和T4的共同作用增强了本级栅极驱动信号G[i]的驱动能力。

如图6和图4所示，在第二工作模式下，当第i级栅极驱动单元GIA[i]处于下拉阶段P3时，温控信号VS为高电平，第一输入信号in1仍为低电平，而第二输入信号in2由低电平变为高电平，与本级栅极驱动单元对应的时钟信号由高电平变为低电平。因此晶体管T1和T5关断，晶体管T2和T6导通。晶体管T2和T6分别将第一节点Q1和第二节点Q2的电压拉低至第一低供电电压VD和第三低供电电压VB，从而晶体管T12、T13、T9以及T10关断。由于晶体管T7与T8恒导通，因此下拉控制信号ctl被上拉至第二高供电电压DC，使得晶体管T11、T3、T14以及T15导通，晶体管T14和晶体管T15分别将本级栅极信号G[i]和本级传递信号Z[i]下拉至第二低供电电压VGL，从而完成该周期内本级栅极驱动单元对像素阵列中对应行的像素单元的驱动。

根据本发明实施例的栅极驱动电路和显示装置，本发明的显示装置的栅极驱动电路通过加入受控于温控信号的电路部分，在低温状态下实现了驱动能力的增强，使得显示装置中的每个像素单元在低温状态下能够被该栅极驱动电路提供的足够的驱动电流所驱动，从而克服了利用窄边框技术的显示装置中的晶体管在低温环境中的不稳定性与低可靠性。因此，显示装置能够在实现窄边框的同时具有较高的可靠性，从而能够应用于工控车载等对可靠性要求较高的领域。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。

Claims (10)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括受控于温控信号的多级栅极驱动单元，每级所述栅极驱动单元包括：

主电路，其用于根据第一输入信号、第二输入信号以及时钟信号产生第一栅极驱动信号和下拉控制信号；以及

辅助电路，其用于在所述温控信号有效时根据所述第一输入信号、所述第二输入信号、所述时钟信号以及所述下拉控制信号产生第二栅极驱动信号，所述主电路的用于提供所述第一栅极驱动信号的输出端与所述辅助电路的用于提供所述第二栅极驱动信号的输出端相连以使所述第二栅极驱动信号叠加在所述第一栅极驱动信号上形成本级栅极驱动单元的栅极驱动信号，

当所述栅极驱动电路的工作环境温度不低于设定阈值时，所述温控信号无效，当所述栅极驱动电路的工作环境温度低于所述设定阈值时，所述温控信号有效。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述辅助电路包括辅助输入模块、辅助下拉模块以及辅助输出模块，所述辅助下拉模块、所述辅助输出模块与所述辅助输入模块在第一节点处相连，

所述辅助输入模块用于根据所述第一输入信号、所述第二输入信号以及所述温控信号提供所述第一节点的电压，

所述辅助下拉模块用于根据所述下拉控制信号控制所述第一节点的电压，

所述辅助输出模块用于根据所述第一节点的电压、所述下拉控制信号以及所述时钟信号产生所述第二栅极驱动信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述辅助输入模块包括第一晶体管和第二晶体管，所述第一晶体管的第一通路端接收所述温控信号，所述第一晶体管的第二通路端、所述第二晶体管的第一通路端与所述第一节点相连，所述第二晶体管的第二通路端接收第一低供电电压，所述第一晶体管和所述第二晶体管的控制端分别接收所述第一输入信号和所述第二输入信号。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述辅助下拉模块包括第三晶体管，所述第三晶体管的控制端接收所述下拉控制信号，所述第三晶体管的第一通路端与所述第一节点相连，所述第三晶体管的第二通路端接收所述第二低供电电压。

5.根据权利要求2所述的栅极驱动电路，其特征在于，所述辅助输出模块包括第四晶体管和第一电容，所述第一电容的一端、所述第四晶体管的控制端与所述第一节点相连，所述第四晶体管的第一通路端与所述第一电容的另一端相连并输出所述第二栅极驱动信号，所述第四晶体管的第二通路端接收所述时钟信号。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述主电路包括主输入模块、下拉控制模块、主下拉模块以及主输出模块，所述下拉控制模块、所述主下拉模块、所述主输出模块与所述主输入模块在第二节点处相连，

所述主输入模块用于根据所述第一输入信号和所述第二输入信号提供所述第二节点的电压，

所述下拉控制模块用于根据所述第二节点的电压产生所述下拉控制信号，

所述主下拉模块用于根据所述下拉控制信号控制所述第二节点的电压，

所述主输出模块用于根据所述第二节点的电压、所述下拉控制信号以及所述时钟信号产生所述第一栅极驱动信号和传递信号。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述主输入模块包括第五晶体管和第六晶体管，所述第五晶体管的第一通路端接收第一高供电电压，所述第五晶体管的第二通路端、所述第六晶体管的第一通路端与所述第二节点相连，所述第六晶体管的第二通路端接收第三低供电电压，所述第五晶体管的控制端接收所述第一输入信号，所述第六晶体管的控制端接收所述第二输入信号；

所述下拉控制模块包括第七晶体管至第十晶体管，所述第八晶体管的第一通路端、所述第七晶体管的第一通路端以及所述第七晶体管的控制端接收第二高供电电压，所述第八晶体管的第二通路端与所述第十晶体管的第一通路端相连并输出所述下拉控制信号，所述第七晶体管的第二通路端、所述第九晶体管的第一通路端以及所述第八晶体管的控制端相连，所述第九晶体管的控制端、所述第十晶体管的控制端与所述第二节点相连，所述第九晶体管的第二通路端与所述第十晶体管的第二通路端接收所述第二低供电电压；

所述主下拉模块包括第十一晶体管，所述第十一晶体管的第一通路端与所述第二节点相连，所述第十一晶体管的第二通路端接收所述第二低供电电压，所述第十一晶体管的控制端接收所述下拉控制信号；以及

所述主输出模块包括第十二晶体管至第十五晶体管以及第二电容，所述第十二晶体管的控制端、所述第十三晶体管的控制端以及所述第二电容的一端与所述第二节点相连，所述第十二晶体管的第一通路端、所述第二电容的另一端以及所述第十四晶体管的第一通路端相连并输出所述第一栅极驱动信号，所述第十三晶体管的第一通路端与所述第十五晶体管的第一通路端相连并输出本级栅极驱动单元的所述传递信号，所述第十四晶体管的第二通路端、所述第十五晶体管的第二通路端相连并接收所述第二低供电电压，所述第十四晶体管的控制端和所述第十五晶体管的控制端接收所述下拉控制信号，所述第十二晶体管的第二通路端与所述第十三晶体管的第二通路端相连并接收所述时钟信号。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括n级所述栅极驱动单元，n为非零自然数，

第一级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于前级启动信号之一，第二级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于所述前级启动信号之一，第p级栅极驱动单元的所述前级输入端接收的所述第一输入信号等于第p-2级栅极驱动单元的所述传递信号或所述栅极驱动信号，p为大于等于3且小于等于n的自然数，

第n级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于后级启动信号之一，第n-1级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于所述后级启动信号之一，第k级栅极驱动单元的所述后级输入端接收的所述第二输入信号等于第k+2级栅极驱动单元的所述传递信号或所述栅极驱动信号，k为大于等于1且小于等于n-2的自然数。

9.根据权利要求1所述的栅极驱动电路，其特征在于，在每级栅极驱动单元中，

在第一阶段，所述时钟信号为低电平，所述第一输入信号为高电平、所述第二输入信号为低电平；

在第二阶段，所述时钟信号由低电平变为高电平，所述第一输入信号由高电平变为低电平，所述第二输入信号为低电平；

在第三阶段，所述时钟信号由高电平变为低电平，所述第一输入信号为低电平，所述第二输入信号由低电平变为高电平。

10.一种显示装置，其特征在于，其包括如权利要求1至9所述的任一栅极驱动电路。