CN109935204A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents
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Abstract
一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括第一子单元、第二子单元和防漏电电路。第一子单元包括第一输入电路和第一输出电路，第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制；第二子单元包括第二输入电路和第二输出电路；防漏电电路和第一节点连接，且被配置为在第一节点的电平的控制下对防漏电节点的电平进行控制，以使得连接于第一节点和防漏电节点之间的电路截止，且使得连接于第二节点和防漏电节点之间的电路截止。该移位寄存器单元可以避免第一节点和第二节点发生漏电，同时还可以简化电路结构，从而减小采用该移位寄存器单元的显示装置的边框尺寸。
Description
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及 驱动方法。
背景技术
在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极 管)显示面板中，栅极驱动电路目前一般集成在栅极驱动芯片(GATE IC) 中。集成电路(IC)设计中，芯片的面积是影响芯片成本的主要因素，如何 有效地降低芯片面积是技术开发人员需要着重考虑的。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一子单元、第二 子单元和防漏电电路。所述第一子单元包括第一输入电路和第一输出电路， 所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控 制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信 号和第一输出信号；所述第二子单元包括第二输入电路和第二输出电路，所 述第二输入电路被配置为在所述第一输入电路对所述第一节点的电平进行 控制的同时，响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；所 述防漏电电路和所述第一节点连接，且被配置为在所述第一节点的电平的控 制下对防漏电节点的电平进行控制，以使得连接于所述第一节点和所述防漏 电节点之间的电路截止，且使得连接于所述第二节点和所述防漏电节点之间 的电路截止。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一输入电 路和所述第一节点以及所述防漏电节点连接，且还被配置为响应于所述第一 输入信号对所述防漏电节点的电平进行控制；所述第二输入电路和所述第二 节点以及所述防漏电节点连接，且被配置为响应于所述第一输入信号将所述 防漏电节点的电平传输至所述第二节点。
例如，在本公开一些实施例提供的移位寄存器单元中，所述防漏电电路 包括第一防漏电晶体管，所述第一输入电路包括第一输入晶体管和第二输入 晶体管，所述第二输入电路包括第三输入晶体管；所述第一防漏电晶体管的 栅极和所述第一节点连接，所述第一防漏电晶体管的第一极被配置为接收第 一电压，所述第一防漏电晶体管的第二极和所述防漏电节点连接；所述第一 输入晶体管的栅极以及第一极被配置为接收所述第一输入信号，所述第一输 入晶体管的第二极和所述防漏电节点连接；所述第二输入晶体管的栅极被配 置为接收所述第一输入信号，所述第二输入晶体管的第一极和所述防漏电节 点连接，所述第二输入晶体管的第二极和所述第一节点连接；所述第三输入 晶体管的栅极被配置为接收所述第一输入信号，所述第三输入晶体管的第一 极和所述防漏电节点连接，所述第三输入晶体管的第二极和所述第二节点连 接。
例如，本公开一些实施例提供的移位寄存器单元还包括消隐输入子单 元。所述消隐输入子单元和所述第一节点以及所述第二节点连接，且被配置 为接收选择控制信号并对所述第一节点和所述第二节点的电平进行控制。
例如，在本公开一些实施例提供的移位寄存器单元中，所述消隐输入子 单元包括选择控制电路、第三输入电路、第一传输电路和第二传输电路。所 述选择控制电路被配置为响应于所述选择控制信号利用第二输入信号对第 三节点的电平进行控制，并保持所述第三节点的电平；所述第三输入电路被 配置为在所述第三节点的电平的控制下将第一时钟信号传输至第四节点；所 述第一传输电路和所述第一节点、所述第四节点以及所述防漏电节点电连 接，且被配置为响应于第一时钟信号对所述第一节点的电平以及所述防漏电节点的电平进行控制；所述第二传输电路和所述第二节点以及所述防漏电节 点连接，且被配置为响应于所述第一时钟信号将所述防漏电节点的电平传输 至所述第二节点。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一传输电 路包括第一传输晶体管和第二传输晶体管，所述第二传输电路包括第三传输 晶体管。所述第一传输晶体管的栅极被配置为接收所述第一时钟信号，所述 第一传输晶体管的第一极和所述第四节点连接，所述第一传输晶体管的第二 极和所述防漏电节点连接；所述第二传输晶体管的栅极被配置为接收所述第 一时钟信号，所述第二传输晶体管的第一极和所述防漏电节点连接，所述第 二传输晶体管的第二极和所述第一节点连接；所述第三传输晶体管的栅极被 配置为接收所述第一时钟信号，所述第三传输晶体管的第一极和所述防漏电 节点连接，所述第三传输晶体管的第二极和所述第二节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一子单元 还包括第一控制电路、第一复位电路、第二复位电路、移位信号输出端以及 第一输出信号端；所述第二子单元还包括第二控制电路、第三复位电路、第 四复位电路以及第二输出信号端。所述移位信号输出端被配置为输出所述移 位信号，所述第一输出信号端被配置为输出所述第一输出信号；所述第二输 出信号端被配置为输出所述第二输出信号；所述第一控制电路被配置为在所 述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；所述第一复位电路和所述第一节点以及所述防漏电节点连接，且被配置为在所述 第五节点的电平的控制下，对所述第一节点以及所述防漏电节点进行复位； 所述第二复位电路被配置为在第五节点的电平的控制下，对所述移位信号输 出端和所述第一输出信号端进行复位；所述第二控制电路被配置为在所述第 二节点的电平和第二电压的控制下，对第六节点的电平进行控制；所述第三 复位电路和所述第二节点以及所述防漏电节点连接，且被配置为在所述第六 节点的电平的控制下，将所述防漏电节点的电平传输至所述第二节点；所述第四复位电路被配置为在第六节点的电平的控制下，对所述第二输出信号端 进行复位。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一复位电 路包括第一复位晶体管和第二复位晶体管，所述第三复位电路包括第三复位 晶体管。所述第一复位晶体管的栅极和所述第五节点连接，所述第一复位晶 体管的第一极和所述第一节点连接，所述第一复位晶体管的第二极和所述防 漏电节点连接；所述第二复位晶体管的栅极和所述第五节点连接，所述第二 复位晶体管的第一极和所述防漏电节点连接，所述第二复位晶体管的第二极 被配置为接收第三电压；所述第三复位晶体管的栅极和所述第六节点连接，所述第三复位晶体管的第一极和所述第二节点连接，所述第三复位晶体管的 第二极和所述防漏电节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一子单元 还包括第三控制电路、第四控制电路和公共控制电路，所述第二子单元还包 括第五控制电路和第六控制电路。所述第三控制电路和所述第五节点以及公 共控制节点连接，且被配置为响应于所述第一时钟信号使得所述第五节点和 所述公共控制节点电连接，所述公共控制电路和所述公共控制节点以及所述 第三节点电连接，且被配置为在所述第三节点的电平的控制下对所述公共控 制节点的电平进行控制，所述第四控制电路被配置为响应于所述第一输入信 号对所述第五节点的电平进行控制；所述第五控制电路和所述第六节点以及 所述公共控制节点连接，且被配置为响应于所述第一时钟信号使得所述第六 节点和所述公共控制节点电连接，所述第六控制电路被配置为响应于所述第 一输入信号对所述第六节点的电平进行控制。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第三控制电 路包括第一控制晶体管，所述公共控制电路包括第二控制晶体管，所述第五 控制电路包括第三控制晶体管。所述第一控制晶体管的栅极被配置为接收所 述第一时钟信号，所述第一控制晶体管的第一极和所述第五节点连接，所述 第一控制晶体管的第二极和所述公共控制节点连接；所述第二控制晶体管的 栅极和所述第三节点连接，所述第二控制晶体管的第一极和所述公共控制节 点连接，所述第二控制晶体管的第二极被配置为接收第三电压；所述第三控制晶体管的栅极被配置为接收所述第一时钟信号，所述第三控制晶体管的第 一极和所述第六节点连接，所述第三控制晶体管的第二极和所述公共控制节 点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一子单元 还包括第五复位电路，所述第二子单元还包括第六复位电路。所述第五复位 电路和所述第一节点以及所述防漏电节点连接，且被配置为响应于显示复位 信号对所述第一节点以及所述防漏电节点进行复位；所述第六复位电路和所 述第二节点以及所述防漏电节点连接，且被配置为响应于所述显示复位信号 将所述防漏电节点的电平传输至所述第二节点。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第五复位电 路包括第四复位晶体管和第五复位晶体管，所述第六复位电路包括第六复位 晶体管。所述第四复位晶体管的栅极被配置为接收所述显示复位信号，所述 第四复位晶体管的第一极和所述第一节点连接，所述第四复位晶体管的第二 极和所述防漏电节点连接；所述第五复位晶体管的栅极被配置为接收所述显 示复位信号，所述第五复位晶体管的第一极和所述防漏电节点连接，所述第 五复位晶体管的第二极被配置为接收第三电压；所述第六复位晶体管的栅极 被配置为接收所述显示复位信号，所述第六复位晶体管的第一极和所述第二 节点连接，所述第六复位晶体管的第二极和所述防漏电节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一子单元 还包括第七复位电路，所述第二子单元还包括第八复位电路。所述第七复位 电路和所述第一节点以及所述防漏电节点连接，且被配置为响应于全局复位 信号对所述第一节点和所述防漏电节点进行复位；所述第八复位电路和所述 第二节点以及所述防漏电节点连接，且被配置为响应于所述全局复位信号将 所述防漏电节点的电平传输至所述第二节点。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第七复位电 路包括第七复位晶体管和第八复位晶体管，所述第八复位电路包括第九复位 晶体管。所述第七复位晶体管的栅极被配置为接收所述全局复位信号，所述 第七复位晶体管的第一极和所述第一节点连接，所述第七复位晶体管的第二 极和所述防漏电节点连接；所述第八复位晶体管的栅极被配置为接收所述全 局复位信号，所述第八复位晶体管的第一极和所述防漏电节点连接，所述第 八复位晶体管的第二极被配置为接收第三电压；所述第九复位晶体管的栅极 被配置为接收所述全局复位信号，所述第九复位晶体管的第一极和所述第二 节点连接，所述第九复位晶体管的第二极和所述防漏电节点连接。
例如，本公开一些实施例提供的移位寄存器单元还包括第三子单元和第 四子单元，所述第一子单元、所述第二子单元、所述第三子单元以及所述第 四子单元均和所述防漏电节点连接。
例如，在本公开一些实施例提供的移位寄存器单元中，所述第一子单元、 所述第二子单元、所述第三子单元以及所述第四子单元共用所述消隐输入子 单元。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公 开的实施例提供的任一移位寄存器单元。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供 的任一栅极驱动电路。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：所 述防漏电电路在所述第一节点的电平的控制下对防漏电节点的电平进行控 制，以使得连接于所述第一节点和所述防漏电节点之间的电路截止，且使得 连接于所述第二节点和所述防漏电节点之间的电路截止。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作 简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例， 而非对本公开的限制。
图1为一种移位寄存器单元的示意图；
图2为本公开一些实施例提供的一种移位寄存器单元的示意图；
图3为本公开一些实施例提供的另一种移位寄存器单元的示意图；
图4为本公开一些实施例提供的再一种移位寄存器单元的示意图；
图5为本公开一些实施例提供的再一种移位寄存器单元的示意图；
图6为本公开一些实施例提供的一种消隐输入子单元的电路图；
图7A至图7D为本公开的一些实施例提供的四种消隐输入子单元的电 路图；
图8为本公开一些实施例提供的再一种移位寄存器单元的示意图；
图9为本公开一些实施例提供的又一种移位寄存器单元的示意图；
图10为本公开一些实施例提供的一种移位寄存器单元的电路图；
图11为本公开一些实施例提供的另一种移位寄存器单元的电路图；
图12为本公开一些实施例提供的再一种移位寄存器单元的电路图；
图13为本公开一些实施例提供的又一种移位寄存器单元的电路图；
图14为本公开一些实施例提供的一种栅极驱动电路的示意图；
图15为本公开一些实施例提供的一种对应于图14所示的栅极驱动电路 工作时的信号时序图；
图16为本公开一些实施例提供的另一种栅极驱动电路的示意图；
图17为本公开一些实施例提供的一种对应于图16所示的栅极驱动电路 工作时的信号时序图；
图18为图16所示的栅极驱动电路的信号仿真图；以及
图19为本公开一些实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公 开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然， 所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描 述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获 得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属 领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第 二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分 不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限 制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词 前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而 不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理 的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。 “上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对 位置改变后，则该相对位置关系也可能相应地改变。
目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测 电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，但是这样的 电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。
图1示出了一种移位寄存器单元，例如，该移位寄存器单元包括第一输 入电路710、第一输出电路720、第二输入电路810以及第二输出电路820。 第一输入电路710被配置为响应于第一输入信号STU1对第一节点Q1的电 平进行控制，第一输出电路720被配置为在第一节点Q1的电平的控制下输 出移位信号CR和第一输出信号OUT1，第二输入电路810被配置为响应于 第一输入信号STU1对第二节点Q2的电平进行控制，第二输出电路820被 配置为在第二节点Q2的电平的控制下输出第二输出信号OUT2。例如，当 第一输入信号STU1为高电平时，可以同时对第一节点Q1和第二节点Q2 进行充电。
例如，当多个如图1中所示的移位寄存器单元级联时可以构成一个栅极 驱动电路，该栅极驱动电路可以用于驱动显示装置进行显示操作。例如，某 一级移位寄存器单元中的第一输出电路720输出的移位信号CR可以提供至 其它级移位寄存器单元以作为第一输入信号STU1，从而完成显示扫描的逐 行移位。例如，某一级移位寄存器单元输出的第一输出信号OUT1和第二输 出信号OUT2可以分别驱动显示面板中的相邻两行像素单元进行显示扫描。
例如，在图1所示的移位寄存器单元中，为了使得该移位寄存器单元更 好地工作，还需要设置其它电路来更好地控制第一节点Q1的电平，例如， 设置一个或多个和第一节点Q1连接的复位电路。例如，当该移位寄存器单 元输出第一输出信号OUT1后，采用复位电路对第一节点Q1的电平进行复 位。例如，该复位操作使得第一节点Q1的电平从高电平变为低电平。例如， 当第一节点Q1的电平为高电平时，如果上述复位电路不能保持完全地截止，则第一节点Q1可能会通过这些复位电路中的一个或多个发生漏电，即第一 节点Q1通过图1中虚线表示的第一漏电路径发生漏电，从而会导致在第一 输出电路720进行输出时第一节点Q1的电平不能保持在一个较高的电平， 从而可能会导致第一输出信号OUT1出现偏差，进而导致采用该移位寄存器 单元作为栅极驱动电路的显示面板发生显示不良。
类似地，在图1所示的移位寄存器单元中，为了使得该移位寄存器单元 更好地工作，还需要设置其它电路来更好地控制第二节点Q2的电平，例如， 设置一个或多个和第二节点Q2连接的复位电路。例如，当该移位寄存器单 元输出第二输出信号OUT2后，采用复位电路对第二节点Q2的电平进行复 位。例如，该复位操作使得第二节点Q2的电平从高电平变为低电平。例如， 对第一节点Q1和第二节点Q2的复位操作可以同时进行以使得第一节点Q1和第二节点Q2同时被拉低至低电平。例如，当第二节点Q2的电平为高电 平时，如果上述复位电路不能保持完全地截止，则第二点Q2可能会通过这 些复位电路中的一个或多个发生漏电，即第二节点Q2通过图1中虚线表示 的第二漏电路径发生漏电，从而会导致在第二输出电路820进行输出时第二 节点Q2的电平不能保持在一个较高的电平，从而可能会导致第二输出信号 OUT2出现偏差，进而导致采用该移位寄存器单元作为栅极驱动电路的显示 面板发生显示不良。
需要说明的是，在本公开的一些实施例中，将和第一节点Q1连接的、 可能使得第一节点Q1发生漏电的电路路径称为第一漏电路径，该第一漏电 路径可能包括一个或多个电路(或子电路)，例如，包括对第一节点Q1进行 复位操作的复位电路等；将和第二节点Q2连接的、可能使得第二节点Q2 发生漏电的电路路径称为第二漏电路径，该第二漏电路径可能包括一个或多 个电路(或子电路)，例如，包括对第二节点Q2进行复位操作的复位电路等， 以下各实施例与此相同，不再赘述。
针对上述漏电问题，本公开的至少一实施例提供一种移位寄存器单元， 该移位寄存器单元包括第一子单元、第二子单元和防漏电电路。第一子单元 包括第一输入电路和第一输出电路，第一输入电路被配置为响应于第一输入 信号对第一节点的电平进行控制，第一输出电路被配置为在第一节点的电平 的控制下输出移位信号和第一输出信号；第二子单元包括第二输入电路和第 二输出电路，第二输入电路被配置为响应于第一输入信号对第二节点的电平 进行控制，第二输出电路被配置为在第二节点的电平的控制下输出第二输出 信号；防漏电电路和第一节点连接，且被配置为在第一节点的电平的控制下 对防漏电节点的电平进行控制，以使得连接于第一节点和防漏电节点之间的 电路截止，且使得连接于第二节点和防漏电节点之间的电路截止。
本公开的一些实施例还提供对应于上述移位寄存器单元的栅极驱动电 路、显示装置及驱动方法。
本公开的一些实施例提供的移位寄存器单元、栅极驱动电路、显示装置 及驱动方法，可以避免第一节点和第二节点发生漏电，避免采用该移位寄存 器单元形成的栅极驱动电路的显示装置发生显示不良问题。同时，本公开的 一些实施例还可以简化电路结构，从而可以减小采用栅极驱动电路的显示装 置的边框尺寸，提高该显示装置的PPI。
下面结合附图对本公开的一些实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种移位寄存器单元10，如图2所示，该 移位寄存器单元10包括第一子单元100、第二子单元200和防漏电电路400， 第一子单元100包括第一输入电路110和第一输出电路120，第二子单元200 包括第二输入电路210和第二输出电路220。多个该移位寄存器单元10可以 级联以构建本公开一实施例提供的栅极驱动电路，该栅极驱动电路可以用于 显示装置，在显示装置的一帧画面的显示过程中提供扫描信号。
该第一输入电路110被配置为响应于第一输入信号STU1对第一节点 Q1的电平进行控制，例如对第一节点Q1进行充电。例如，第一输入电路 110可以被配置为接收第一输入信号STU1和第二电压VDD，第一输入电路 110响应于第一输入信号STU1而导通，从而可以利用第二电压VDD对第一 节点Q1进行充电。又例如，第一输入电路110也可以不接收第二电压VDD， 直接利用第一输入信号STU1对第一节点Q1进行充电。
需要说明的是，在本公开的一些实施例中，第二电压VDD例如为高电 平，以下各实施例与此相同，不再赘述。
该第一输出电路120被配置为在第一节点Q1的电平的控制下输出移位 信号CR和第一输出信号OUT1。例如，第一输出电路120可以被配置为接 收第二时钟信号CLKB和第三时钟信号CLKC，第一输出电路120在第一节 点Q1的电平的控制下导通时，可以将第二时钟信号CLKB作为移位信号 CR输出，并将第三时钟信号CLKC作为第一输出信号OUT1输出。
例如，在一帧的显示时段中，第一输出电路120输出的移位信号CR可 以提供至其它移位寄存器单元10以作为第一输入信号STU1，从而完成显示 扫描的逐行移位；第一输出电路120输出的第一输出信号OUT1可以驱动显 示面板中的某一行子像素单元进行显示扫描。
需要说明的是，在一帧的显示时段中，第一输出电路120输出的移位信 号CR和第一输出信号OUT1的信号波形可以相同，也可以不同，本公开的 实施例对此不作限定。
该第二输入电路210被配置为在第一输入电路110对第一节点Q1的电 平进行控制的同时，响应于第一输入信号STU1对第二节点Q2的电平进行 控制，例如对第二节点Q2进行充电。例如，第二输入电路210可以被配置 为接收第一输入信号STU1和第二电压VDD，该第一输入信号STU1与第一 输入电路110接收的第一输入信号STU1是同一个信号，第二输入电路210 响应于第一输入信号STU1而导通，从而可以利用第二电压VDD对第二节 点Q2进行充电。又例如，第二输入电路210也可以不接收第二电压VDD， 直接利用第一输入信号STU1对第二节点Q2进行充电。
在本公开的一些实施例提供的移位寄存器单元10中，当第一输入信号 STU1为高电平时，第一输入电路110和第二输入电路210可以同时接收该
第一输入信号STU1，以使得该第一输入信号STU1可以同时对第一节点Q1 的电平和第二节点Q2的电平进行控制，例如同时对第一节点Q1和第二节 点Q2进行充电。
第二输出电路220被配置为在第二节点Q2的电平的控制下输出第二输 出信号OUT2。例如，第二输出电路220可以被配置为接收第四时钟信号 CLKD，第二输出电路220在第二节点Q2的电平的控制下导通时，可以将 第四时钟信号CLKD作为第二输出信号OUT2输出。
例如，在一帧的显示时段中，第二输出电路220输出的第二输出信号 OUT2可以驱动显示面板中的某一行子像素单元进行显示扫描。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，其中有 些移位寄存器单元10可以和一个时钟信号线连接，从而接收由该时钟信号 线提供的第一输入信号STU1；或者，有些移位寄存器单元10还可以接收其 它级移位寄存器单元10输出的移位信号CR作为第一输入信号STU1。
本公开的一些实施例提供的移位寄存器10可以对多个子单元(第一子 单元100和第二子单元200等)同时进行充电，只有一个子单元(例如第一 子单元100)需要输出移位信号，而其它子单元(例如第二子单元200等) 不需要输出移位信号，从而可以节省时钟信号线以及晶体管的数量，从而可 以减小采用该移位寄存器单元10的显示装置的边框尺寸，提高该显示装置 的PPI。
需要说明的是，图2仅是本公开的一种示例，本公开的实施例对移位寄 存器单元10包括的子单元的数量不作限定，例如还可以包括三个、四个或 更多个子单元，子单元的数量可以根据实际情况进行设置。
如图2所示，防漏电电路400和第一节点Q1连接，且被配置为在第一 节点Q1的电平的控制下对防漏电节点OF的电平进行控制，以使得连接于 第一节点Q1和防漏电节点OF之间的电路截止，且使得连接于第二节点Q2 和防漏电节点OF之间的电路截止。
如图2所示，在本公开的一些实施例提供的移位寄存器单元10中，例 如，第一漏电路径可能是和第一节点Q1连接的复位电路，假设在不存在防 漏电电路400的情形下，当第一节点Q1为高电平时，第一漏电路径中的复 位电路的两端的电平分别为第一节点Q1的高电平和低电平的第三电压 VGL1，该复位电路的两端的电压差较大，第一节点Q1通过该复位电路发生 漏电的可能性较大。另外，当不需要该复位电路工作时，可以使得该复位电 路的控制端接收低电平的第三电压VGL1。
例如，在移位寄存器单元10包括防漏电电路400的情形中，防漏电电 路400可以被配置为接收高电平的第一电压VA，当第一节点Q1的电平为高 电平时，防漏电电路400在第一节点Q1的电平的控制下被导通，从而可以 将高电平的第一电压VA传输至防漏电节点OF，从而使得防漏电节点OF的 电平变高，例如使得防漏电节点OF的电平高于第三电压VGL1。
需要说明的是，在本公开的一些实施例中，第一电压VA例如为高电平， 第二电压VDD例如为高电平，第一电压VA和第二电压VDD可以相同也可 以不同。第三电压VGL1例如为低电平，例如第三电压VGL1可以为负电平 或零伏。以下各实施例与此相同，不再赘述。
在防漏电电路400在第一节点Q1的电平的控制下被导通之后，经过上 述防漏电电路400的控制，可以使得防漏电节点OF的电平高于第三电压 VGL1，从而使得第一漏电路径中的电路(例如，复位电路)在防漏电节点 OF的电平和第三电压VGL1的控制下被截止，由此使得连接于第一节点Q1 和防漏电节点OF之间的电路截止，从而可以避免第一节点Q1通过第一漏 电路径发生漏电，或漏电程度降低。
在本公开的一些实施例提供的移位寄存器单元10中，通过防漏电电路 400对防漏电节点OF的电平的控制，可以避免第一节点Q1通过连接于第一 节点Q1与防漏电节点OF之间的电路发生漏电，或漏电程度降低。
类似地，如图2所示，在本公开的实施例提供的移位寄存器单元10中， 例如，第二漏电路径可能是和第二节点Q2连接的复位电路，假设在不存在 防漏电电路400的情形下，当第二节点Q2为高电平时，第二漏电路径中的 复位电路的两端的电平分别为第二节点Q2的高电平和低电平的第三电压 VGL1，该复位电路的两端的电压差较大，第二节点Q2通过该复位电路发生 漏电的可能性较大。另外，当不需要该复位电路工作时，可以使得该复位电路的控制端接收低电平的第三电压VGL1。
例如，在移位寄存器单元10包括防漏电电路400的情形中，防漏电电 路400可以被配置为接收高电平的第一电压VA，由于第一输入信号STU1 同时对第一节点Q1和第二节点Q2进行充电，所以当第二节点Q2为高电平 时，第一节点Q1也为高电平，防漏电电路400在第一节点Q1的电平的控 制下被导通，从而可以将高电平的第一电压VA传输至防漏电节点OF，从 而使得防漏电节点OF的电平变高，例如使得防漏电节点OF的电平高于第 三电压VGL1。
经过上述防漏电电路400的控制，就可以使得防漏电节点OF的电平高 于第三电压VGL1，从而使得第二漏电路径中的电路(例如，复位电路)在 防漏电节点OF的电平和第三电压VGL1的控制下被截止，由此使得连接于 第二节点Q2和防漏电节点OF之间的电路截止，从而可以避免第二节点Q2 通过第二漏电路径发生漏电，或漏电程度降低。
在本公开的一些实施例提供的移位寄存器单元10中，通过防漏电电路 400对防漏电节点OF的电平的控制，可以避免第二节点Q2通过连接于第二 节点Q2与防漏电节点OF之间的电路发生漏电，或漏电程度降低。
本公开的一些实施例提供的移位寄存器单元10通过设置一个防漏电电 路400，且使得第一子单元100和第二子单元200可以共用同一个防漏电节 点OF，从而可以同时避免第一节点Q1和第二节点Q2发生漏电；另外，第 一子单元100和第二子单元200通过共用防漏电节点OF，还可以简化电路 结构，减小采用该移位寄存器单元的显示装置的边框尺寸，更有利于提高该 显示装置的PPI。
另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而 言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V 或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平 表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他 合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值 比低电平的最大值大。
需要说明的是，在本公开的实施例中，对一个节点(例如第一节点Q1、 第二节点Q2等)的电平进行控制，包括对该节点进行充电以拉高该节点的 电平，或者对该节点进行放电以拉低该节点的电平。例如，可以设置一个与 该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进 行充电；类似地，对该节点进行放电即表示对与该节点电连接的电容进行放 电；通过该电容可以维持该节点的高电平或低电平。
如图2所示，在本公开的一些实施例提供的移位寄存器单元10中，第 一输入电路110和第一节点Q1连接以及和防漏电节点OF连接，且还被配 置为响应于第一输入信号STU1对防漏电节点OF的电平进行控制；第二输 入电路210和第二节点Q2连接以及和防漏电节点OF连接，且被配置为响 应于第一输入信号STU1将防漏电节点OF的电平传输至第二节点Q2。
例如，当第一输入信号STU1为高电平时，第一输入电路110和第二输 入电路210均可以在第一输入信号STU1的控制下被导通。第一输入信号 STU1经过第一输入电路110后对第一节点Q1充电，同时第一输入信号STU1 还可以经过第一输入电路110、防漏电节点OF以及第二输入电路210后对 第二节点Q2充电。也就是说，第一输入电路110和第二输入电路210通过 防漏电节点OF实现了电连接，在对第一节点Q1和第二节点Q2的充电过程 中，第一输入电路110被复用。
另外，通过上述对防漏电节点OF的描述可知，由于第一输入电路110 连接于第一节点Q1和防漏电节点OF之间，所以可以避免第一节点Q1通过 第一输入电路110发生漏电，或漏电程度降低。例如当第一节点Q1被充电 至高电平后，如果第一输入信号STU1变为低电平，则此时可以避免第一节 点Q1发生漏电。
类似地，由于第二输入电路210连接于第二节点Q2和防漏电节点OF 之间，所以可以避免第二节点Q2通过第二输入电路210发生漏电，或漏电 程度降低。例如当第二节点Q2被充电至高电平后，如果第一输入信号STU1 变为低电平，则此时可以避免第二节点Q2发生漏电。
在本公开的一些实施例提供的移位寄存器单元中，通过使得第一输入电 路110和第二输入电路210均和防漏电节点OF电连接，可以避免第一节点 Q1通过第一输入电路110发生漏电，且可以避免第二节点Q2通过第二输入 电路210发生漏电。另外，在对第一节点Q1和第二节点Q2进行充电时， 第一输入电路110还可以被复用，从而可以简化电路结构，减小采用该移位 寄存器单元的显示装置的边框尺寸，更有利于提高该显示装置的PPI。
如图3所示，在本公开的一些实施例提供的移位寄存器单元10中，防 漏电电路400包括第一防漏电晶体管A1，第一输入电路110包括第一输入 晶体管B1和第二输入晶体管B2，第二输入电路210包括第三输入晶体管 B3。
第一防漏电晶体管A1的栅极和第一节点Q1连接，第一防漏电晶体管 A1的第一极被配置为接收第一电压VA，第一防漏电晶体A1的第二极和防 漏电节点OF连接。例如，当第一节点Q1的电平为高电平时，第一防漏电 晶体管A1被导通，从而可以利用第一电压VA对防漏电节点OF的电平进 行控制，例如使得防漏电节点OF的电平变高。
第一输入晶体管B1的栅极以及第一极被配置为接收第一输入信号 STU1，第一输入晶体管B1的第二极和防漏电节点OF连接。
第二输入晶体管B2的栅极被配置为接收第一输入信号STU1，第二输 入晶体管B2的第一极和防漏电节点OF连接，第二输入晶体管B2的第二极 和第一节点Q1连接。
第三输入晶体管B3的栅极被配置为接收第一输入信号STU1，第三输 入晶体管B3的第一极和防漏电节点OF连接，第三输入晶体管B3的第二极 和第二节点Q2连接。
如图3所示，当第一输入信号STU1为高电平时，第一输入晶体管B1、 第二输入晶体管B2以及第三输入晶体管B3均被导通，第一输入信号STU1 通过第一输入晶体管B1和第二输入晶体管B2对第一节点Q1进行充电，同 时第一输入信号STU1通过第一输入晶体管B1和第三输入晶体管B3对第二 节点Q2进行充电。
例如，在第一输入信号STU1完成对第一节点Q1和第二节点Q2的充 电操作后，第一输入信号STU1由高电平变为预定的低电平，例如该预定的 低电平为第三电压VGL1。通过设置第一防漏电晶体管A1，当第一节点Q1 为高电平时，使得防漏电节点OF的电平高于第三电压VGL1，从而使得第 二输入晶体管B2的Vgs(栅极和源极之间的电压差)均小于零，从而可以使 得第二输入晶体管B2保持截止，同时由于防漏电节点OF的电平变高(高 于第三电压VGL1)，使得从第一节点Q1到防漏电节点OF的电压差变小(甚 至为负)，从而使得第一节点Q1不能通过第二输入晶体管B2而发生漏电， 或漏电程度降低。基于和上述第一节点Q1相同的原理，第二节点Q2不能 通过第三输入晶体管B3而发生漏电，或漏电程度降低。
在本公开的一些实施例提供的移位寄存器单元10中，在实现防漏电的 基础上，通过第一输入电路110和第二输入电路210共用防漏电节点OF， 可以使得第一输入晶体管B1被复用，从而可以节省晶体管数量，减小采用 该移位寄存器单元的显示装置的边框尺寸，更有利于提高该显示装置的PPI。
例如，如图3所示，该移位寄存器单元10还包括对第一节点Q1进行复 位的第四复位晶体管R4、第五复位晶体管R5、第七复位晶体管R7以及第 八复位晶体管R8，对第二节点Q2复位的第六复位晶体管R6以及第九复位 晶体管R9。
例如，第四复位晶体管R4、第五复位晶体管R5以及第六复位晶体管 R6的栅极都被配置为接收显示复位信号STD，当该显示复位信号STD为高 电平时，第四复位晶体管R4、第五复位晶体管R5以及第六复位晶体管R6 被导通，从而低电平的第三电压VGL1可以通过第五复位晶体管R5和第四 复位晶体管R4对第一节点Q1进行复位，且低电平的第三电压VGL1可以 通过第五复位晶体管R5和第六复位晶体管R6对第二节点Q2进行复位。
例如，第七复位晶体管、第八复位晶体管R8以及第九复位晶体管R9 的栅极都被配置为接收全局复位信号TRST，当该全局复位信号TRST为高 电平时，第七复位晶体管、第八复位晶体管R8以及第九复位晶体管R9被 导通，从而低电平的第三电压VGL1可以通过第八复位晶体管R8和第七复 位晶体管R7对第一节点Q1进行复位，且低电平的第三电压VGL1可以通 过第八复位晶体管R8和第九复位晶体管R9对第二节点Q2进行复位。需要 说明的是，关于显示复位信号STD和全局复位信号TRST将在下文中进行 详细描述，这里不再赘述。
例如，当第一节点Q1为高电平时，此时可以使得提供至第四复位晶体 管R4的显示复位信号STD以及提供至第七复位晶体管R7的全局复位信号 TRST为预定的低电平，例如该预定的低电平为第三电压VGL1，从而使得 第四复位晶体管R4和第七复位晶体管R7被截止。如果第四复位晶体管R4 和第七复位晶体管R7不能被完全地截止，则第一节点Q1可能通过第四复 位晶体管R4或者第七复位晶体管R7而发生漏电。
如图3所示，通过设置第一防漏电晶体管A1，当第一节点Q1的电平为 高电平时，使得防漏电节点OF的电位高于第三电压VGL1，从而相对于具 有预定低电平(例如第三电压VGL1)的显示复位信号STD或全局复位信号 TRST，使得第四复位晶体管R4和第七复位晶体管R7的Vgs(栅极和源极 之间的电压差)均小于零，从而可以使得第四复位晶体管R4和第七复位晶 体管R7均保持截止，同时由于防漏电节点OF的电位变高(高于第三电压 VGL1)，使得从第一节点Q1到防漏电节点OF的电压差变小(甚至为负)， 从而使得第一节点Q1不能通过第四复位晶体管R4或第七复位晶体管R7而 发生漏电，或漏电程度降低。
类似地，通过设置第一防漏电晶体管A1，当第二节点Q2的电平为高电 平时，使得防漏电节点OF的电位高于第三电压VGL1，从而相对于具有预 定低电平(例如第三电压VGL1)的显示复位信号STD或全局复位信号 TRST，使得第六复位晶体管R6和第九复位晶体管R9的Vgs(栅极和源极 之间的电压差)均小于零，从而可以使得第六复位晶体管R6和第九复位晶 体管R9均保持截止，同时由于防漏电节点OF的电位变高(高于第三电压VGL1)，使得从第一节点Q1到防漏电节点OF的电压差变小(甚至为负)， 从而使得第二节点Q2不能通过第六复位晶体管R6或第九复位晶体管R9而 发生漏电，或漏电程度降低。
在本公开的一些实施例提供的移位寄存器单元10中，在实现防漏电的 基础上，在对第一节点Q1和第二节点Q2进行复位操作时，第五复位晶体 管R5和第八复位晶体管R8被复用，从而可以节省晶体管数量，减小采用 该移位寄存器单元的显示装置的边框尺寸，更有利于提高该显示装置的PPI。
需要说明的是，在图3中，为了说明防漏电的工作原理，关于第一节点 Q1可能存在的漏电路径仅示意出了第二输入晶体管B2、第四复位晶体管 R4以及第七复位晶体管R7，当存在其它和第一节点Q1连接的电路时，为 了避免第一节点Q1通过该电路而发生漏电，只要使得该电路和防漏电节点 OF连接即可。关于第二节点Q2可能存在的漏电路径仅示意出了第三输入晶 体管B3、第六复位晶体管R6以及第九复位晶体管R9，当存在其它和第二 节点Q2连接的电路时，为了避免第二节点Q2通过该电路而发生漏电，只 要使得该电路和防漏电节点OF连接即可。
也就是说，在本公开的一些实施例提供的移位寄存器单元10中，通过 设置第一防漏电晶体管A1，当第一节点Q1为高电平时，可以使得连接于第 一节点Q1和防漏电节点OF之间的电路截止，从而可以避免第一节点Q1 发生漏电，或漏电程度降低；当第二节点Q2为高电平时，可以使得连接于 第二节点Q2和防漏电节点OF之间的电路截止，从而可以避免第二节点Q2 发生漏电，或漏电程度降低。
需要说明的是，在图3中所示的晶体管均以N型晶体管为例进行说明。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管 或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说 明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、 漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除 栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外， 按照晶体管的特性可以将晶体管分为N型和P型晶体管。当晶体管为N型 晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)， 关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)；以下 各实施例中的晶体管也均以N型晶体管为例进行说明，不再赘述。但本公开 的实施例包括但不限于此，例如本公开的实施例提供的移位寄存器单元中的 一个或多个晶体管也可以采用P型晶体管。当晶体管为P型晶体管时，开启 电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压 为高电平电压(例如，5V、10V或其他合适的电压)。
在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中 设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补 偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示 面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例 如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐 时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序 扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单 元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像 素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测 驱动信号的频率逐行顺序输出，即完成对该显示面板的逐行顺序补偿。
但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题： 一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行 外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例 如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第 10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单 元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板 不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。
如上所述，在栅极驱动电路驱动一个显示面板时，如果要实现外部补偿， 则需要该栅极驱动电路不仅可以输出用于显示时段的扫描驱动信号，同时还 需要输出用于消隐时段的感测驱动信号。
需要说明的是，在本公开的一些实施例中，随机补偿指的是区别于逐行 顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显 示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同， 不再赘述。
另外，在本公开的一些实施例中，为了说明的目的，定义“一帧”、“每 帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中 栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板从第一行到最后 一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动 信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶 体管，以完成该行子像素单元的外部补偿。
为了实现上述随机补偿，如图4所示，在本公开的一些实施例中，移位 寄存器单元10还包括消隐输入子单元300。消隐输入子单元300和第一节点 Q1以及第二节点Q2连接，且被配置为接收选择控制信号OE并对第一节点 Q1和第二节点Q2的进行控制，例如对第一节点Q1和第二节点Q2进行充 电。
例如，在一帧的消隐时段中，消隐输入子单元300可以对第一节点Q1 和第二节点Q2进行充电，从而使得第一输出电路120在第一节点Q1的电 平的控制下输出第一输出信号OUT1，或者使得第二输出电路220在第二节 点Q2的电平的控制下输出第二输出信号OUT2。第一输出信号OUT1或者 第二输出信号OUT2可以用于驱动显示面板中的某一行子像素单元中的感 测晶体管，以完成该行子像素单元的外部补偿。
采用本公开的实施例提供的移位寄存器单元10的栅极驱动电路以及显 示装置可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以 及显示亮度不均匀等显示不良问题。
如图5所示，在本公开的一些实施例中，消隐输入子单元300包括选择 控制电路310、第三输入电路320、第一传输电路330以及第二传输电路340。
该选择控制电路310被配置为响应于选择控制信号OE利用第二输入信 号STU2对第三节点H的电平进行控制，例如对第三节点H进行充电，并 保持第三节点H的电平。例如，在一帧的显示时段中，选择控制电路310 可以在选择控制信号OE的控制下而导通，从而利用第二输入信号STU2对 第三节点H进行充电。第三节点H的电平(例如高电平)可以从一帧的显 示时段一直保持到该帧的消隐时段。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级 移位寄存器单元10可以接收其它级移位寄存器单元10输出的移位信号CR 作为第二输入信号STU2。例如，当需要选择某一级移位寄存器单元10在一 帧的消隐时段输出驱动信号时，则可以使得提供至该级移位寄存器单元10 的选择控制信号OE和第二输入信号STU2的波形时序相同，从而使得该级 移位寄存器单元10中的选择控制电路310导通。
该第三输入电路320被配置为在第三节点H的电平的控制下将第一时钟 信号CLKA传输至第四节点N。例如，第三输入电路320可以被配置为接收 第一时钟信号CLKA。第三输入电路320在第三节点H的电平的控制下导通 时可以将第一时钟信号CLKA传输至第四节点N，从而控制第四节点N的 电平。例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平时，第 三输入电路320可以将该高电平传输至第四节点N，从而使得第四节点N变 为高电平。
该第一传输电路330和第一节点Q1、第四节点N以及防漏电节点OF 电连接，且被配置为响应于第一时钟信号CLKA对第一节点Q1的电平以及 防漏电节点OF的电平进行控制。例如，在一些实施例中，第一传输电路330 可以被配置为接收第一时钟信号CLKA，当第一传输电路330在第一时钟信 号CLKA的控制下导通时可以将第四节点N的电平传输至第一节点Q1，从 而对第一节点Q1的电平进行控制，例如对第一节点Q1进行充电。另外， 当第一传输电路330在第一时钟信号CLKA的控制下导通时还可以将第四节 点N的电平传输至防漏电节点OF，从而对防漏电节点OF的电平进行控制。
该第二传输电路340和第二节点Q2以及防漏电节点OF电连接，且被 配置为响应于第一时钟信号CLKA将防漏电节点OF的电平传输至第二节点 Q2。例如，在一些实施例中，第二传输电路340可以被配置为接收第一时钟 信号CLKA，当第二传输电路340在第一时钟信号CLKA的控制下导通时可 以将防漏电节点OF的电平传输至第二节点Q2，从而对第二节点Q2的电平 进行控制，例如对第二节点Q2进行充电。
需要说明的是，在本公开的实施例中，在移位寄存器单元10中设置消 隐输入子单元300是为了实现在一帧的消隐时段中可以输出驱动信号。消隐 输入子单元300中的“消隐”仅表示和一帧中的消隐时段有关，而并不限定 消隐输入子单元300仅工作在消隐时段中，以下各实施例与此相同，不再赘 述。
在本公开的一些实施例提供的移位寄存器单元10中，第一传输电路330 和第二传输电路340通过防漏电节点OF实现电连接，当第一传输电路330 对第一节点Q1进行充电时，同时通过防漏电节点OF还可以将第四节点N 的高电平传输至第二节点Q2，从而实现对第二节点Q2的充电。另外，由于 第一传输电路330和第二传输电路340均和防漏电节点OF电连接，所以还 可以避免第一节点Q1通过第一传输电路330发生漏电，并且避免第二节点 Q2通过第二传输电路340发生漏电。
另外，当移位寄存器单元10包括三个、四个或更多个子单元时，相应 地，需要设置三个、四个或更多个传输电路以实现消隐输入子单元300的功 能。
在本公开的一些实施例中，当移位寄存器单元10包括多个子单元时(第 一子单元100和第二子单元200等)，这些子单元可以共用一个消隐输入子 单元300，从而可以减小该移位寄存器单元10占用的面积，减小采用该移位 寄存器单元的显示装置的边框尺寸，从而提高该显示装置的PPI。
如图6和图7A-7C所示，在一些实施例中，选择控制电路310可以实现 为包括第四输入晶体管B4和第一电容C1。第四输入晶体管B4的栅极被配 置为接收选择控制信号OE，第四输入晶体管B4的第一极被配置为接收第二 输入信号STU2，第四输入晶体管B4的第二极和第三节点H连接。例如， 当选择控制信号OE为高电平的导通信号时，第四输入晶体管B4导通，从 而可以利用第二输入信号STU2对第三节点H进行充电。
第一电容C1的第一极和第三节点H连接，第一电容C1的第二极被配 置为接收第三电压VGL1，或者第一电容C1的第二极被配置为接收第二电 压VDD。通过设置第一电容C1可以保持第三节点H的电位，例如，在一 帧的显示时段中，选择控制电路310对第三节点H进行充电从而将第三节点 H拉高至高电位，第一电容C1可以将第三节点H的高电位保持至该帧的消 隐时段。
例如，在如图6所示的实施例中，第三输入电路320可以实现为第六输 入晶体管B6。第六输入晶体管B6的栅极和第三节点H连接，第六输入晶 体管B6的第一极被配置为接收第一时钟信号CLKA，第六输入晶体管B6 的第二极和第四节点N连接。例如，当第三节点H为高电平时，第六输入 晶体管B6导通，从而可以将第一时钟信号CLKA传输至第四节点N以拉高 第四节点N的电平。
例如，在如图6所示的实施例中，第一传输电路330包括第一传输晶体 管T1和第二传输晶体管T2，第二传输电路340包括第三传输晶体管T3。
第一传输晶体管T1的栅极被配置为接收第一时钟信号CLKA，第一传 输晶体管T1的第一极和第四节点N连接，第一传输晶体管T1的第二极和 防漏电晶体管OF连接；第二传输晶体管T2的栅极被配置为接收第一时钟 信号CLKA，第二传输晶体管T2的第一极和防漏电节点OF连接，第二传 输晶体管T2的第二极和第一节点Q1连接；第三传输晶体管T3的栅极被配 置为接收第一时钟信号CLKA，第三传输晶体管T3的第一极和防漏电节点 OF连接，第三传输晶体管T3的第二极和第二节点Q2连接。
例如，当第一时钟信号CLKA为高电平时，第一传输晶体管T1、第二 传输晶体管T2以及第三传输晶体管T3均导通，导通的第一传输晶体管T1 可以将第四节点N的高电平传输至防漏电节点OF，使得防漏电节点OF的 电平变为高电平；然后导通的第二传输晶体管T2将防漏电节点OF的高电 平传输至第一节点Q1，以实现对第一节点Q1的充电；导通的第三传输晶体 管T3将防漏电节点OF的高电平传输至第二节点Q2，以实现对第二节点 Q2的充电。如上所述，在对第一节点Q1和第二节点Q2进行充电时，第一 传输晶体管T1被复用，同时，由于第二传输晶体管T2和防漏电节点OF连 接，所以第二传输晶体管T2还可以避免第一节点Q1发生漏电；由于第三 传输晶体管T3和防漏电节点OF连接，所以第三传输晶体管T3还可以避免 第二节点Q2发生漏电。
下面对图7A-7C提供的消隐输入子单元300进行描述，需要说明的是， 在下面的描述中，对于图7A-7C和图6相同的部分将不再赘述。
例如，如图7A所示，相对于图6，消隐输入子单元300还包括第一耦 合电容CST1。第一耦合电容CST1的第一极被配置为接收第一时钟信号 CLKA，第一耦合电容CST1的第二极和第三节点H连接。例如，当第一时 钟信号CLKA从低电平变为高电平时，第一时钟信号CLKA通过第一耦合 电容CST1的耦合作用可以对第三节点H进行耦合上拉，使得第三节点H的 电平被进一步拉高，从而可以保证第六输入晶体管B6的导通更充分。
例如，如图7B所示，相对于图7A，消隐输入子单元300还包括第二耦 合电容CST2，第二耦合电容CST2的第一极和第三节点H连接，第二耦合 电容CST2的第二极和第四节点N连接。例如，当第一时钟信号CLKA从低 电平变为高电平时，此时如果第六输入晶体管B6导通，则高电平的第一时 钟信号CLKA可以通过第六输入晶体管B6传输至第四节点N，使得第二耦 合电容CST2的第二极的电位被拉高，通过自举作用，从而可以使得第三节 点H的电平被进一步拉高，从而可以保证第六输入晶体管B6的导通更充分。
例如，如图7C所示，第一传输电路330包括第一传输晶体管T1和第二 传输晶体管T2，第二传输电路340包括第三传输晶体管T3。
第一传输晶体管T1的栅极和第四节点N连接，第一传输晶体管T1的 第一极被配置为接收高电平的第二电压VDD，第一传输晶体管T1的第二极 和防漏电晶体管OF连接；第二传输晶体管T2的栅极和第四节点N连接，
第二传输晶体管T2的第一极和防漏电节点OF连接，第二传输晶体管T2的 第二极和第一节点Q1连接；第三传输晶体管T3的栅极和第四节点N连接，
第三传输晶体管T3的第一极和防漏电节点OF连接，第三传输晶体管T3的 第二极和第二节点Q2连接。
例如，当第一时钟信号CLKA为高电平时，高电平的第一时钟信号 CLKA通过导通的第六输入晶体管B6传输至第四节点N，从而使得第四节 点N变为高电平，第一传输晶体管T1、第二传输晶体管T2以及第三传输晶 体管T3均被导通，导通的第一传输晶体管T1可以将高电平的第二电压VDD 传输至防漏电节点OF，使得防漏电节点OF的电平变为高电平；然后导通 的第二传输晶体管T2将防漏电节点OF的高电平传输至第一节点Q1，以实 现对第一节点Q1的充电；导通的第三传输晶体管T3将防漏电节点OF的高 电平传输至第二节点Q2，以实现对第二节点Q2的充电。
例如，图7D还提供了一种消隐输入子单元300，相对于图7B，消隐输 入子单元300中的选择控制电路310除了包括第四输入晶体管B4外还包括 第五输入晶体管B5，另外消隐输入子单元300还包括第二防漏电晶体管A2。
如图7D所示，第二防漏电晶体管A2的栅极和第三节点H连接，第二 防漏电晶体管A2的第一极被配置为接收第一电压VA，第二防漏电晶体管 A2的第二极和第五输入晶体管B5的第一极连接，第五输入晶体管B5的栅 极被配置为接收选择控制信号OE，第五输入晶体管B5的第二极和第三节点 H连接。
第二防漏电晶体管A2和第五输入晶体管B5配合可以防止第三节点H 发生漏电，关于防止第三节点H发生漏电的工作原理可以参考上述关于第一 节点Q1的相应描述，这里不再赘述。
如图8所示，在本公开的一些实施例提供的移位寄存器单元10中，第 一子单元100还包括第一控制电路130、第一复位电路140、第二复位电路150、移位信号输出端CRT以及第一输出信号端OP1。移位信号输出端CRT 被配置为输出移位信号CR，第一输出信号端OP1被配置为输出第一输出信 号OUT1。
该第一控制电路130被配置为在第一节点Q1的电平和第二电压VDD 的控制下，对第五节点QB_A的电平进行控制。例如，第一控制电路130和 第一节点Q1和第五节点QB_A连接，且被配置为接收第二电压VDD和第 三电压VGL1。例如，当第一节点Q1处于高电平时，第一控制电路130可 以利用低电平的第三电压VGL1将第五节点QB_A拉低至低电平。又例如，当第一节点Q1处于低电平时，第一控制电路130可以利用高电平的第二电 压VDD对第五节点QB_A进行充电，以将第五节点QB_A拉高至高电平。
该第一复位电路140和第一节点Q1以及防漏电节点OF连接，且被配 置为在第五节点QB_A的电平的控制下，对第一节点Q1以及防漏电节点 OF进行复位。例如，第一复位电路140被配置为接收第三电压VGL1，当 第一复位电路140在第五节点QB_A的电平的控制下导通时，可以利用低电 平的第三电压VGL1对第一节点Q1以及防漏电节点OF进行下拉复位。
该第二复位电路150被配置为在第五节点QB_A的电平的控制下，对移 位信号输出端CRT和第一输出信号端OP1进行复位。例如，第二复位电路 150和第五节点QB_A、移位信号输出端CRT以及第一输出信号端OP1连接， 且被配置为接收第三电压VGL1和第四电压VGL2(例如为低电平)。例如， 当第二复位电路150在第五节点QB_A的电平的控制下导通时，可以利用第 三电压VGL1对移位信号输出端CRT进行下拉复位，同时还可以利用第四 电压VGL2对第一输出信号端OP1进行下拉复位。
需要说明的是，在本公开的一些实施例中，也可以利用第三电压VGL1 对第一输出信号端OP1进行下拉复位，本公开对此不作限制。另外，在本公 开的实施例中，第四电压VGL2例如为低电平，以下各实施例与此相同，不 再赘述。在本公开的实施例中，第四电压VGL2可以和第三电压VGL1相同， 也可以不同。
如图8所示，第二子单元200还包括第二控制电路230、第三复位电路 240、第四复位电路250以及第二输出信号端OP2。第二输出信号端OP2被 配置为输出第二输出信号OUT2。
该第二控制电路230被配置为在第二节点Q2的电平和第二电压VDD 的控制下，对第六节点QB_B的电平进行控制。例如，第二控制电路230和 第二节点Q2以及第六节点QB_B连接，且被配置为接收第二电压VDD和 第三电压VGL1。例如，当第二节点Q2处于高电平时，第二控制电路230 可以利用低电平的第三电压VGL1将第六节点QB_B下拉至低电平。又例如， 当第二节点Q2的电位处于低电平时，第二控制电路230可以利用高电平的 第二电压VDD对第六节点QB_B进行充电，以将第六节点QB_B上拉至高 电平。
在本公开的一些实施例中，由于第一节点Q1和第二节点Q2被同时充 电至高电平，所以第五节点QB_A和第六节点QB_B被同时拉低至低电平； 由于第一节点Q1和第二节点Q2被同时拉低至低电平，所以第五节点QB_A 和第六节点QB_B被同时拉高至高电平。也就是说，第一节点Q1和第二节 点Q2的电平“同起同落”，第五节点QB_A和第六节点QB_B的电平“同 起同落”。
该第三复位电路240和第二节点Q2以及防漏电节点OF连接，且被配 置为在第六节点QB_B的电平的控制下，将防漏电节点OF的电平传输至第 二节点Q2。例如，第三复位电路240和第六节点QB_B连接，当第三复位 电路240在第六节点QB_B的电平的控制下导通时，可以将防漏电节点OF 的电平传输至第二节点Q2。
在本公开的一些实施例提供的移位寄存器单元10中，第一复位电路140 和第三复位电路240通过防漏电节点OF实现电连接，从而使得第一复位电 路140被复用。例如，当第六节点QB_B为高电平(此时第五节点QB_A也 为高电平)时，第一复位电路140和第三复位电路240同时被导通，从而使 得低电平的第三电压VGL1通过第一复位电路140、防漏电节点OF、第三 复位电路240对第二节点Q2进行下拉复位。
该第四复位电路250被配置为在第六节点QB_B的电平的控制下，对第 二输出信号端OP2进行复位。例如，第四复位电路250和第六节点QB_B 和第二输出信号端OP2连接，且被配置为接收第四电压VGL2。例如，当第 四复位电路250在第六节点QB_B的电平的控制下导通时，可以利用低电平 的第四电压VGL2对第二输出信号端OP2进行下拉复位。需要说明的是， 在本公开的一些实施例中，也可以利用第三电压VGL1对第二输出信号端 OP2进行下拉复位，本公开对此不作限制。
需要说明的是，在本公开的实施例中，各个节点(第一节点Q1、第二 节点Q2、第三节点H、第四节点N、第五节点QB_A和第六节点QB_B等) 和各个输出端(移位信号输出端CRT、第一输出信号端OP1和第二输出信 号端OP2等)均是为了更好地描述电路结构而设置的，并非表示实际存在的 部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识 连接的相关电路彼此之间是电连接的。例如，如图8所示，第一控制电路130 以及第一复位电路140都和第五节点QB_A连接，也就是表示这些电路彼此 之间是电连接的。
如图9所示，在本公开的一些实施例提供的移位寄存器单元10中，第 一子单元100还包括第三控制电路160、第四控制电路170和公共控制电路 161；第二子单元200还包括第五控制电路260和第六控制电路270。
该第三控制电路160和第五节点QB_A以及公共控制节点CC连接，且 被配置为响应于第一时钟信号CLKA使得第五节点QB_A和公共控制节点 CC电连接。
该公共控制电路161和公共控制节点CC以及第三节点H电连接，且被 配置为在第三节点H的电平的控制下使得公共控制节点CC的电平进行控 制。例如，公共控制电路161可以被配置为接收低电平的第三电压VGL1， 公共控制电路161在第三节点H的电平的控制下被导通时可以利用第三电压 VGL1将公共控制节点CC的电平拉低至低电平。
该第五控制电路260和第六节点QB_B以及公共控制节点CC连接，且 被配置为响应于第一时钟信号CLKA使得第六节点QB_B和公共控制节点 CC电连接。
例如，在一帧的消隐时段中，当第一时钟信号CLKA为高电平且第三节 点H为高电平时，第三控制电路160、公共控制电路161以及第五控制电路 260均导通，从而使得低电平的第三电压VGL1可以通过公共控制电路161 和第三控制电路160对第五节点QB_A进行下拉；且低电平的第三电压VGL1 可以通过第五控制电路260和公共控制电路161对第六节点QB_B进行下 拉。也就是说，公共控制电路161既用于控制第五节点QB_A的电平也用于 控制第六节点QB_B的电平，公共控制电路161被复用，从而可以简化电路 结构。
如图9所示，该第四控制电路170被配置为响应于第一输入信号STU1 对第五节点QB_A的电平进行控制。例如，第四控制电路170可以被配置为 接收低电平的第三电压VGL1。例如，在一帧的显示时段中，第四控制电路 170响应于第一输入信号STU1而导通，从而可以利用低电平的第三电压 VGL1对第五节点QB_A进行下拉。将第五节点QB_A下拉至低电位，可以 避免第五节点QB_A对第一节点Q1的影响，从而使得在显示时段中对第一 节点Q1的充电更充分。
该第六控制电路270被配置为响应于第一输入信号STU1对第六节点 QB_B的电平进行控制。例如，第六控制电路270可以被配置为接收低电平 的第三电压VGL1。例如，在一帧的显示时段中，第六控制电路270响应于 第一输入信号STU1而导通，从而可以利用低电平的第三电压VGL1对第六 节点QB_B进行下拉。将第六节点QB_B下拉至低电位，可以避免第六节点 QB_B对第二节点Q2的影响，从而使得在显示时段中对第二节点Q2的充电 更充分。
如图9所示，第一子单元100还包括第五复位电路180和第七复位电路 190，第二子单元200还包括第六复位电路280和第八复位电路290。
该第五复位电路180和第一节点Q1以及防漏电节点OF连接，且被配 置为响应于显示复位信号STD对第一节点Q1以及防漏电节点OF进行复位。
该第六复位电路280和第二节点Q2以及防漏电节点OF连接，且被配 置为响应于显示复位信号STD将防漏电节点OF的电平传输至第二节点Q2。
例如，第五复位电路180可以被配置为接收低电平的第三电压VGL1。 例如，在一帧的显示时段中，第五复位电路180和第六复位电路280都响应 于显示复位信号STD而导通，从而使得低电平的第三电压VGL1可以通过 第五复位电路180对第一节点Q1以及防漏电节点OF进行下拉复位。同时， 低电平的第三电压VGL1可以通过第六复位电路280以及第五复位电路180 对第二节点Q2进行下拉复位。例如，当多个移位寄存器单元10级联构成一 栅极驱动电路时，某一级移位寄存器单元10可以接收其它级移位寄存器单 元10输出的移位信号CR作为显示复位信号STD。
如上所述，在本公开的一些实施例提供的移位寄存器单元10中，第五 复位电路180和第六复位电路280均与防漏电节点OF连接，所以可以避免 第一节点Q1通过第五复位电路180发生漏电，且可以避免第二节点Q2通 过第六复位电路280发生漏电。
另外，在防止漏电的基础上，第五复位电路180和第六复位电路280通 过防漏电节点OF实现电连接，从而使得第五复位电路180可以被复用，从 而可以简化电路结构。
该第七复位电路190和第一节点Q1以及防漏电节点OF连接，且被配 置为响应于全局复位信号TRST对第一节点Q1和防漏电节点OF进行复位。
该第八复位电路290和第二节点Q2以及防漏电节点OF连接，且被配 置为响应于全局复位信号TRST将防漏电节点OF的电平传输至第二节点 Q2。
例如，第七复位电路190可以被配置为接收低电平的第三电压VGL1。 例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，在一帧的显 示时段前，各级移位寄存器单元10中的第七复位电路190以及第八复位电 路290都响应于全局复位信号TRST而导通，从而使得低电平的第三电压 VGL1可以通过第七复位电路190对第一节点Q1以及防漏电节点OF进行 下拉复位。同时，低电平的第三电压VGL1可以通过第八复位电路290以及 第七复位电路190对第二节点Q2进行下拉复位。
如上所述，在本公开的一些实施例提供的移位寄存器单元10中，第七 复位电路190和第八复位电路290均与防漏电节点OF连接，所以可以避免 第一节点Q1通过第七复位电路190发生漏电，且可以避免第二节点Q2通 过第八复位电路290发生漏电。
另外，在防止漏电的基础上，第七复位电路190和第八复位电路290通 过防漏电节点OF实现电连接，从而使得第七复位电路190可以被复用，从 而可以简化电路结构。
本领域技术人员可以理解，尽管图9中示出了多个控制电路和多个复位 电路，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人 员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各 电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
在本公开的一些实施例中，移位寄存器单元10可以实现为图10所示的 电路结构。如图10所示，该移位寄存器单元10包括第一子单元100、第二 子单元200、消隐输入子单元300和防漏电电路400。
第一子单元100包括第一输入电路110、第一输出电路120、第一控制 电路130、第一复位电路140、第二复位电路150、第三控制电路160、公共 控制电路161、第四控制电路170、第五复位电路180以及第七复位电路190。
第二子单元200包括第二输入电路210、第二输出电路220、第二控制 电路230、第三复位电路240、第四复位电路250、第五控制电路260、第六 控制电路270、第六复位电路280以及第八复位电路290。
需要说明的是，关于消隐输入子单元300、防漏电电路400、第一输入 电路110以及第二输入电路210的晶体管示例已经在上文中进行描述，这里 不再赘述。
如图10所示，第一输出电路120可以包括第一输出晶体管D1、第二输 出晶体管D2和第二电容C2。第一输出晶体管D1的栅极和第一节点Q1连 接，第一输出晶体管D1的第一极被配置为接收第二时钟信号CLKB并作为 移位信号CR，第一输出晶体管D1的第二极和移位信号输出端CRT连接且 被配置为输出移位信号CR。
第二输出晶体管D2的栅极和第一节点Q1连接，第二输出晶体管D2的 第一极被配置为接收第三时钟信号CLKC并作为第一输出信号OUT1，第二 输出晶体管D2的第二极和第一输出信号端OP1连接且被配置为输出第一输 出信号OUT1。第二电容C2的第一极和第一节点Q1连接，第二电容C2的 第二极和第二输出晶体管D2的第二极(即第一输出信号端OP1)连接。
如图10所示，第一控制电路130可以实现为包括第六控制晶体管E6和 第七控制晶体管E7。第六控制晶体管E6的栅极和第一极被配置为接收第二 电压VDD，第六控制晶体管E6的第二极和第五节点QB_A连接。第七控制 晶体管E7的栅极和第一节点Q1连接，第七控制晶体管E7的第一极和第五 节点QB_A连接，第七控制晶体管E7的第二极被配置为接收低电平的第三 电压VGL1。
如图10所示，第二控制电路230可以实现为包括第八控制晶体管E8和 第九控制晶体管E9。第八控制晶体管E8的栅极和第一极被配置为接收第二 电压VDD，第八控制晶体管E8的第二极和第六节点QB_B连接。第九控制 晶体管E9的栅极和第二节点Q2连接，第九控制晶体管E9的第一极和第六 节点QB_B连接，第九控制晶体管E9的第二极被配置为接收低电平的第三 电压VGL1。
如图10所示，第一复位电路140可以实现为包括第一复位晶体管R1和 第二复位晶体管R2，第三复位电路240包括第三复位晶体管R3。
第一复位晶体管R1的栅极和第五节点QB_A连接，第一复位晶体管R1 的第一极和第一节点Q1连接，第一复位晶体管R1的第二极和防漏电节点 OF连接。第二复位晶体管R2的栅极和第五节点QB_A连接，第二复位晶 体管R2的第一极和防漏电节点OF连接，第二复位晶体管R2的第二极被配 置为接收低电平的第三电压VGL1。
第三复位晶体管R3的栅极和第六节点QB_B连接，第三复位晶体管R3 的第一极和第二节点Q2连接，第三复位晶体管R3的第二极和防漏电节点 OF连接。
在本公开的一些实施例提供的移位寄存器单元10中，将第一复位晶体 管R1和防漏电节点OF连接，可以避免第一节点Q1通过第一复位晶体管 R1发生漏电；将第三复位晶体管R3和防漏电节点OF连接，可以避免第二 节点Q2通过第三复位晶体管R3发生漏电。在防漏电的基础上，在对第一 节点Q1和第二节点Q2进行复位操作时，第二复位晶体管R2还可以被复用， 从而可以节省晶体管数量，减小采用该移位寄存器单元的显示装置的边框尺 寸，更有利于提高该显示装置的PPI。
如图10所示，第二复位电路150包括第十复位晶体管R10和第十一复 位晶体管R11。
第十复位晶体管R10的栅极和第五节点QB_A连接，第十复位晶体管 R10的第一极和移位信号输出端CRT连接，第十复位晶体管R10的第二极 被配置为接收低电平的第三电压VGL1。第十一复位晶体管R11的栅极和第 五节点QB_A连接，第十一复位晶体管R11的第一极和第一输出信号端OP1 连接，第十一复位晶体管R11的第二极被配置为接收低电平的第四电压 VGL2。
如图10所示，第四复位电路250包括第十二复位晶体管R12。第十二 复位晶体管R12的栅极和第六节点QB_B连接，第十二复位晶体管R12的 第一极和第二输出信号端OP2连接，第十二复位晶体管R12的第二极被配 置为接收低电平的第四电压VGL2。
如图10所示，第三控制电路160包括第一控制晶体管E1，第四控制电 路170包括第四控制晶体管E4，公共控制电路161包括第二控制晶体管E2。
第一控制晶体管E1的栅极被配置为接收第一时钟信号CLKA，第一控 制晶体管E1的第一极和第五节点QB_A连接，第一控制晶体管E1的第二 极和公共控制节点CC连接。
第二制晶体管E2的栅极和第三节点H连接，第二控制晶体管E2的第 一极和公共控制节点CC连接，第二控制晶体管E2的第二极被配置为接收 低电平的第三电压VGL1。
第四控制晶体管E4的栅极被配置为接收第一输入信号STU1，第四控制 晶体管E4的第一极和第五节点QB_A连接，第四控制晶体管E4的第二极 被配置为接收低电平的第三电压VGL1。
如图10所示，第五控制电路260包括第三控制晶体管E3，第六控制电 路270包括第五控制晶体管E5。
第三控制晶体管E3的栅极被配置为接收第一时钟信号CLKA，第三控 制晶体管E3的第一极和第六节点QB_B连接，第三控制晶体管E3的第二极 和公共控制节点CC连接。
第五控制晶体管E5的栅极被配置为接收第一输入信号STU1，第五控制 晶体管E5的第一极和第六节点QB_B连接，第五控制晶体管E5的第二极被 配置为接收低电平的第三电压VGL1。
在本公开的一些实施例提供的移位寄存器单元10中，通过设置公共控 制节点CC可以使得第二控制晶体管E2被复用，从而可以节省晶体管数量， 简化电路结构。
如图10所示，第五复位电路180包括第四复位晶体管R4和第五复位晶 体管R5，第六复位电路280包括第六复位晶体管，第七复位电路190包括 第七复位晶体管R7和第八复位晶体管R8，第八复位电路290包括第九复位 晶体管R9。需要说明的是，关于第四复位晶体管R4、第五复位晶体管R5、 第六复位晶体管、第七复位晶体管R7、第八复位晶体管R8以及第九复位晶 体管R9的详细描述以及技术效果可以参考图3所示的实施例中的相应描述， 这里不再赘述。
在本公开的一些实施例中，移位寄存器单元10还可以实现为图11所示 的电路结构。下面只描述图11所示的移位寄存器单元10和图10所示的移 位寄存器单元10的区别，相同之处在此不再赘述。
如图11所示，该移位寄存器单元10还可以包括第十三复位晶体管R13、 第十四复位晶体管R14、第十五复位晶体管R15、第十六复位晶体管R16、 第十七复位晶体管R17以及第十八复位晶体管R18。
如图11所示，第六控制晶体管E6的栅极以及第一极被配置为接收第五 电压VDD_A，第八控制晶体管E8的栅极以及第一极被配置为接收第六电压 VDD_B。
需要说明的是，在本公开的实施例中，例如，第五电压VDD_A和第六 电压VDD_B可以被配置为彼此互为反相信号，即第五电压VDD_A为高电 平时，第六电压VDD_B为低电平，而第五电压VDD_A为低电平时，第六 电压VDD_B为高电平。采用这种方式可以使得第六控制晶体管E6和第八 控制晶体管E8在同一时刻只有一个处于导通状态，这样可以避免晶体管长 期导通引起的性能漂移，从而可以提高电路的稳定性。
如图12所示，在本公开的一些实施例提供的移位寄存器单元10中，该 移位寄存器单元10包括第一子单元100、第二子单元200、第三子单元500、 第四子单元600。
第三子单元500、第四子单元600共用同一个消隐输入子单元，第三子 单元500、第四子单元600以及共用的消隐输入子单元包括防漏电晶体管 A2_b，输入晶体管B2_b、B3_b、B4_b、B5_b，B6_b，传输晶体管T1_b、 T2_b、T3_b，控制晶体管E1_b、E2_b、E3_b、E4_b、E5_b、E6_b、E7_b、 E8_b、E9_b，复位晶体管R1_b、R3_b、R4_b、R6_b、R7_b、R9_b、R10_b、 R11_b、R12_b，输出晶体管D1_b、D2_b、D3_b，电容C1_b、C2_b、C3_b， 另外还设置节点Q3、Q4、QB_C、QB_D、H_b、N_b、CC_b以用于各个晶 体管之间的连接。
另外，第三子单元500被配置为接收输入信号STU3、显示复位信号 STD2、时钟信号CLKB_b、CLKC_b，且通过输出端CRT_b和OP3提供输 出信号，第四子单元600被配置为接收输入信号STU3、显示复位信号STD2、 时钟信号CLKD_b，且通过输出端OP4提供输出信号。第三子单元500和第 四子单元600共用的消隐输入子单元被配置为接收输入信号STU4。
如图12所示，第一子单元100、第二子单元200、第三子单元500、第 四子单元600均和防漏电节点OF连接，即四个子单元共用一个防漏电节点 OF。另外，第一子单元100和第二子单元200共用同一个消隐输入子单元， 第三子单元500和第四子单元600共用同一个消隐输入子单元，从而可以节 省晶体管数量，简化电路结构，减小采用该移位寄存器单元的显示装置的边 框尺寸，更有利于提高该显示装置的PPI。
在本公开的一些实施例中，移位寄存器单元10还可以实现为图13所示 的电路结构。下面只描述图13所示的移位寄存器单元10和图12所示的移 位寄存器单元10的区别，相同之处在此不再赘述。
如图13所示，该移位寄存器单元10中的第一子单元100、第二子单元 200、第三子单元500以及第四子单元600均和防漏电节点OF连接，即四个 子单元共用一个防漏电节点OF。另外，第一子单元100、第二子单元200、 第三子单元500以及第四子单元600还共用同一个消隐输入子单元，从而可 以进一步减少晶体管数量，简化电路结构，减小采用该移位寄存器单元的显 示装置的边框尺寸，更有利于提高该显示装置的PPI。
如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用 第一电容C1维持第三节点H处的电位，利用第二电容C2维持第一节点Q1 处的电位，利用第三电容C3维持第二节点Q2处的电位。第一电容C1、第 二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过 制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、 半导体层(例如掺杂多晶硅)等实现，或者在一些示例中，通过设计电路布 线参数使得第一电容C1、第二电容C2和第三电容C3也可以通过各个器件 之间的寄生电容实现。第一电容C1、第二电容C2和第三电容C3的连接方 式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写 入到第三节点H、第一节点Q1和第二节点Q2的电平即可。
本公开的一个实施例还提供一种栅极驱动电路20，如图14所示，该栅 极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移 位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构 或其变型，例如，可以采用图11所示的移位寄存器单元10。图14中的A1、 A2、A3、A4、A5和A6表示移位寄存器单元10中的子单元，例如A1、A3 和A5分别表示三个移位寄存器单元10中的第一子单元，A2、A4和A6分 别表示三个移位寄存器单元10中的第二子单元。
例如，如图14所示，每个移位寄存器单元10包括第一子单元和第二子 单元，以分别输出第一输出信号OUT1和第二输出信号OUT2。当该栅极驱 动电路20用于驱动一显示面板时，第一输出信号OUT1和第二输出信号 OUT2可以分别驱动显示面板中的一行子像素单元。例如，A1、A2、A3、 A4、A5以及A6可以分别驱动显示面板的第一行、第二行、第三行、第四行、第五行以及第六行子像素单元。
本公开的实施例提供的栅极驱动电路20，可以共用消隐输入子单元，从 而可以减小采用该栅极驱动电路的显示装置的边框尺寸，提高该显示装置的 PPI。同时，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的 扫描线以及显示亮度不均匀等显示不良问题。
下面以图14所示的栅极驱动电路20为例，对栅极驱动电路20中的信 号线进行说明。
如图14所示，栅极驱动电路20包括第一子时钟信号线CLK_1、第二子 时钟信号线CLK_2和第三子时钟信号线CLK_3。第3n-2级移位寄存器单元 中的第一子单元和第一子时钟信号线CLK_1连接以接收第3n-2级移位寄存 器单元的第二时钟信号CLKB；第3n-1级移位寄存器单元中的第一子单元和 第二子时钟信号线CLK_2连接以接收第3n-1级移位寄存器单元的第二时钟 信号CLKB；第3n级移位寄存器单元中的第一子单元和第三子时钟信号线CLK_3连接以接收第3n级移位寄存器单元的第二时钟信号CLKB；n为大 于零的整数。
如上所述，在移位寄存器单元10进行级联时，只需要向每一级移位寄 存器单元10中的第一子单元依次提供第二时钟信号CLKB即可，该第二时 钟信号CLKB可以作为移位信号CR输出以完成扫描移位。
如图14所示，栅极驱动电路20还包括第四子时钟信号线CLK_4、第五 子时钟信号线CLK_5、第六子时钟信号线CLK_6、第七子时钟信号线 CLK_7、第八子时钟信号线CLK_8和第九子时钟信号线CLK_9。
第3n-2级移位寄存器单元中的第一子单元和第四子时钟信号线CLK_4 连接以接收第3n-2级移位寄存器单元的第三时钟信号CLKC，第3n-2级移 位寄存器单元中的第二子单元和第五子时钟信号线CLK_5连接以接收第 3n-2级移位寄存器单元的第四时钟信号CLKD。
第3n-1级移位寄存器单元中的第一子单元和第六子时钟信号线CLK_6 连接以接收第3n-1级移位寄存器单元的第三时钟信号CLKC，第3n-1级移 位寄存器单元中的第二子单元和第七子时钟信号线CLK_7连接以接收第 3n-1级移位寄存器单元的第四时钟信号CLKD。
第3n级移位寄存器单元中的第一子单元和第八子时钟信号线CLK_8连 接以接收第3n级移位寄存器单元的第三时钟信号CLKC，第3n级移位寄存 器单元中的第二子单元和第九子时钟信号线CLK_9连接以接收第3n级移位 寄存器单元的第四时钟信号CLKD。
如上所述，通过第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、 第六子时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线 CLK_8以及第九子时钟信号线CLK_9共六条时钟信号线向各级移位寄存器 单元10提供逐行输出的驱动信号。即本公开的实施例提供的栅极驱动电路 20可以采用6CLK的时钟信号，这样可以使得该栅极驱动电路20输出的驱 动信号的波形交叠，例如可以增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路可以适用于高频率的扫描显示。本公开的实施例对采用的 时钟信号的类型不作限定，例如还可以采用8CLK、10CLK等时钟信号。
如图14所示，栅极驱动电路20还包括第十子时钟信号线CLK_10、第 十一子时钟信号线CLK_11和第十二子时钟信号线CLK_12。
例如，每一级移位寄存器单元10中的第一子单元和第二子单元都和第 十子时钟信号线CLK_10连接以接收全局复位信号TRST。每一级移位寄存 器单元10中的选择输入电路310都和第十一子时钟信号线CLK_11以接收 选择控制信号OE。每一级移位寄存器单元10中的第一子单元、第二子单元 以及第三输入电路320都和第十二子时钟信号线CLK_12以接收第一时钟信 号CLKA。
如图14所示，栅极驱动电路20还包括第十三子时钟信号线CLK_13和 第十四子时钟信号线CLK_14。
例如，每一级移位寄存器单元10中的第一子单元都和第十三子时钟信 号线CLK_13连接以接收第三电压VDD_A；每一级移位寄存器单元10中的 第二子单元都和第十四子时钟信号线CLK_14连接以接收第四电压VDD_B。
如图14所示，栅极驱动电路20还包括第十五子时钟信号线CLK_15， 第一级移位寄存器单元10中的第一子单元以及第二子单元和第十五子时钟 信号线CLK_15连接以接收第一输入信号STU1。
如图14所示，除了第一级移位寄存器单元10外，其它级移位寄存器单 元10中的第一子单元和第二子单元和前一级移位寄存器单元10中的第一子 单元连接以接收移位信号CR并作为第一输入信号STU1。除了最后两级移 位寄存器单元10外，其它级移位寄存器单元10中的第一子单元和第二子单 元和后两级移位寄存器单元10中的第一子单元连接以接收移位信号CR并 作为显示复位信号STD。
需要说明的是，图14中所示的级联关系仅是一种示例，根据本公开的 描述，还可以根据实际情况采用其它级联方式。
例如，在一个示例中，图14所示的栅极驱动电路20中的移位寄存器单 元10可以采用图11中所示的电路结构，图15示出了图14所示的栅极驱动 电路20工作时的信号时序图。
在图15中，H<5>表示第三级移位寄存器单元10中的第三节点H，第 三级移位寄存器单元10对应显示面板中第五行和第六行子像素单元。N<5> 表示第三级移位寄存器单元10中的第四节点N。
Q1<1>和Q2<2>分别表示第一级移位寄存器单元10中的第一节点Q1和 第二节点Q2；Q1<5>和Q2<6>分别表示第三级移位寄存器单元10中的第一 节点Q1和第二节点Q2。括号中的数字表示该节点对应的显示面板中的子像 素单元的行数，以下各实施例与此相同，不再赘述。
OUT1<1>和OUT2<2>分别表示第一级移位寄存器单元10输出的第一输 出信号OUT1和第二输出信号OUT2。类似地，OUT1<3>和OUT2<4>分别 表示第二级移位寄存器单元10输出的第一输出信号OUT1和第二输出信号 OUT2；OUT1<5>和OUT2<6>分别表示第三级移位寄存器单元10输出的第 一输出信号OUT1和第二输出信号OUT2。CR<1>、CR<3>和CR<5>分别第 一级、第二级和第三级移位寄存器单元10输出的移位信号CR。例如，如图 15所示，在本实施例中，CR<1>和OUT1<1>相同，CR<3>和OUT1<3>相同， CR<5>和OUT1<5>相同。
1F表示第一帧，DS表示第一帧中的显示时段，BL表示第一帧中的消 隐时段。另外，需要说明的是，在图15中是以第五电压VDD_A为低电平 而第六电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。 图15所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图15中的信号时序图以及图11所示的移位寄存器单元10，对 图14中所示的栅极驱动电路20的工作原理进行说明。
在第一帧1F开始前，第十子时钟信号线CLK_10和第十一子时钟信号 线CLK_11提供高电平，每一级移位寄存器单元10中的第七复位晶体管R7、 第八复位晶体管R8以及第九复位晶体管R9导通，从而可以对每一级移位 寄存器单元10中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存 器单元10中的第四输入晶体管B4以及第五输入晶体管B5导通，由于此时 接收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元10 中的第三节点H进行复位，从而在第一帧1F开始前实现全局复位。
在第一帧1F的显示时段DS中，针对第三级移位寄存器单元10(即对 应显示面板第五行和第六行的子像素单元)的工作过程描述如下。
在第一阶段1中，第二级移位寄存器单元10中的第一子单元输出的移 位信号CR<3>为高电平，即第三级移位寄存器单元10接收的第一输入信号 STU1为高电平，所以第一输入晶体管B1、第二输入晶体管B2以及第三输 入晶体管B3导通。高电平的第一输入信号STU1通过第一输入晶体管B1 和第二输入晶体管B2对第一节点Q1<5>充电，从而将第一节点Q1<5>上拉 至高电平；高电平的第一输入信号STU1还可以通过第一输入晶体管B1和 第三输入晶体管B3对第二节点Q2<6>进行充电，从而将第二节点Q2<6>上 拉至高电平。
第二输出晶体管D2在第一节点Q1<5>的控制下导通，但由于此时第八 子时钟信号线CLK_8提供的第三时钟信号CLKC为低电平，所以第三级移 位寄存器单元10输出的第一输出信号OUT1<5>为低电平；第三输出晶体管 D3在第二节点Q2<6>的控制下导通，但由于此时第九子时钟信号线CLK_9 提供的第四时钟信号CLKD为低电平，所以第三级移位寄存器单元10输出 的第二输出信号OUT2<6>为低电平；在此阶段，同时对第三级移位寄存器 单元10中的第一节点和第二节点完成预充电。
在第二阶段2中，第八子时钟信号线CLK_8提供的第三时钟信号CLKC 变为高电平，第一节点Q1<5>的电位由于自举效应而进一步被拉高，所以第 二输出晶体管D2保持导通，从而第三级移位寄存器单元10输出的第一输出 信号OUT1<5>变为高电平。但由于此时第九子时钟信号线CLK_9提供的第 四时钟信号CLKD仍然为低电平，所以第三级移位寄存器单元10输出的第 二输出信号OUT2<6>继续保持低电平。
在第三阶段3中，第九子时钟信号线CLK_9提供的第四时钟信号CLKD 变为高电平，第二节点Q2<6>的电位由于自举效应而进一步被拉高，第三输 出晶体管D3保持导通，从而第三级移位寄存器单元10输出的第二输出信号 OUT2<6>变为高电平。
在第四阶段4中，由于第二电容C2的保持作用，第一节点Q1<5>仍然 保持高电平，所以第二输出晶体管D2导通。但由于第八子时钟信号线CLK_8 提供的第三时钟信号CLKC变为低电平，所以第三级移位寄存器单元10输 出的第一输出信号OUT1<5>变为低电平。同时由于第二电容C2的自举作用， 第一节点Q1<5>的电位也会下降。
在第五阶段5中，由于第三电容C3的保持作用，第二节点Q2<6>仍然 保持高电平，所以第三输出晶体管D3导通。但由于第九子时钟信号线CLK_9 提供的第四时钟信号CLKD变为高电平，所以第三级移位寄存器单元10输 出的第二输出信号OUT2<6>变为低电平。同时由于第三电容C3的自举作用， 第二节点Q2<6>的电位也会下降。
在第六阶段6中，由于本实施例采用6CLK的时钟信号，每三级移位寄 存器单元10(每一级依次输出第一输出信号OUT1和第二输出信号OUT2) 输出的信号为一个循环，同时又因为第三级移位寄存器单元10接收第五级 移位寄存器单元10输出的移位信号CR作为显示复位信号STD，所以在此 阶段当第六子时钟信号线CLK_6提供的第三时钟信号CLKC变为高电平时， 第三级移位寄存器单元10接收的显示复位信号STD也为高电平，从而使得 第四复位晶体管R4、第五复位晶体管R5以及第六复位晶体管R6导通，从 而可以利用低电平的第三电压VGL1对第一节点Q1<5>和第二节点Q2<6> 完成下拉复位。
第三级移位寄存器单元10驱动显示面板中第五行和第六行的子像素完 成显示后，依次类推，第四级、第五级等移位寄存器单元10逐行驱动显示 面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
同时在第一帧1F的显示时段DS中还对第三节点H进行充电，例如， 当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的显示 时段DS中还进行如下操作。
在第二阶段2和第三阶段3中，使得第十一子时钟信号线CLK_11提供 和第三级移位寄存器单元10输出的移位信号CR<5>相同的信号，所以第四 输入晶体管B4和第五输入晶体管B5导通。同时可以使第三级移位寄存器 单元10接收的第二输入信号STU2和移位信号CR<5>相同，从而高电平的 第二输入信号STU2可以对第三节点H<5>充电，将第三节点H<5>上拉至高 电平。
需要说明的是，上述对第三节点H<5>的充电过程仅是一种示例，本公 开的实施例包括但不限于此。例如，第三级移位寄存器单元10接收的第二 输入信号STU2还可以和其它级移位寄存器单元10输出的移位信号CR相 同，同时使得提供至第十一子时钟信号线CLK_11的信号和该第二输入信号 STU2的信号时序相同即可。
第三节点H<5>的高电位可以一直保持到第一帧1F的消隐时段BL中。 当第一帧1F中需要对第五行子像素单元进行补偿时，则在第一帧1F的消隐 时段BL中进行如下操作。
在第七阶段7中，第十二子时钟信号线CLK_12提供的第一时钟信号 CLKA为高电平，由于在此阶段第三节点H<5>保持高电平，所以第六输入 晶体管B6导通，高电平的第一时钟信号CLKA通过第六输入晶体管B6传 输至第四节点N<5>，从而使得第四节点N<5>变为高电平。第一传输晶体管 T1、第二传输晶体管T2以及第三传输晶体管T3在高电平的第一时钟信号 CLKA的控制下导通，所以高电平的第一时钟信号CLKA可以分别对第一节 点Q1<5>和第二节点Q2<6>进行充电，第一节点Q1<5>和第二节点Q2<6> 的电平被拉高。
同时，在第七阶段7中，由于第一电容C1的耦合作用，第四节点N<5> 由低电平变为高电平时会对第三节点H<5>进行耦合上拉，从而使得第三节 点H<5>可以保持在一个较高的高电位上，保证第六输入晶体管B6被完全导 通。
然后第十二子时钟信号线CLK_12提供的第一时钟信号CLKA从高电平 变为低电平，从而使得第四节点N<5>变为低电平，由于第一电容C1的耦合 作用，第三节点H<5>的电位也会下降。
在第八阶段8中，第八子时钟信号线CLK_8提供的第三时钟信号CLKC 变为高电平，第一节点Q1<5>的电位由于自举效应而进一步被拉高，所以第 二输出晶体管D2保持导通，从而第三级移位寄存器单元10输出的第一输出 信号OUT1<5>变为高电平。但由于此时第九子时钟信号线CLK_9提供的第 四时钟信号CLKD仍然为低电平，所以第三级移位寄存器单元10输出的第 二输出信号OUT2<6>为低电平。
例如，在第八阶段8输出的第一输出信号OUT1<5>可以用于驱动显示 面板中的子像素单元中的感测晶体管，以实现外部补偿。
在第九阶段9中，由于第二电容C2的保持作用，第一节点Q1<5>仍然 保持高电平，所以第二输出晶体管D2导通。但由于第八子时钟信号线CLK_8 提供的第三时钟信号CLKC变为低电平，所以第三级移位寄存器单元10输 出的第一输出信号OUT1<5>变为低电平。同时由于第二电容C2的自举作用， 第一节点Q1<5>的电位也会下降。
在第十阶段10中，第十子时钟信号线CLK_10和第十一子时钟信号线 CLK_11提供高电平，每一级移位寄存器单元10中的第七复位晶体管R7、 第八复位晶体管R8以及第九复位晶体管R9导通，从而可以对每一级移位 寄存器单元10中的第一节点Q1和第二节点Q2进行复位；每一级移位寄存 器单元10中的第四输入晶体管B4和第五输入晶体管B5导通，由于此时接 收的第二输入信号STU2为低电平，所以可以对每一级移位寄存器单元10 中的第三节点H进行复位，从而完成全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对 栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
需要说明是，在上述对随机补偿的工作原理进行描述时，是以第一帧的 消隐时段输出对应于显示面板的第五行子像素单元的驱动信号为例进行说 明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应 于显示面板的第n行子像素单元的驱动信号时，则需要在该帧的显示时段 DS中将对应的第三节点H上拉至高电平，同时在该帧的消隐时段BL中， 提供高电平的第一时钟信号CLKA以拉高第一节点Q1或第二节点Q2的电位，然后在需要输出高电平的驱动信号时，提供高电平的第三时钟信号CLKC 或第四时钟信号CLKD，n为大于零的整数。
另外，在本公开的实施例中，两个信号时序相同指的是位于高电平的时 间同步，而不要求两个信号的幅值相同。
本公开的一个实施例还提供一种栅极驱动电路20，如图16所示，图17 为对应图16所示的栅极驱动电路20工作时的信号时序图。下面描述图16 所示的栅极驱动电路20与图14所示的栅极驱动电路20的区别。
如图16和图17所示，在该实施例中，栅极驱动电路20采用10CLK的 时钟信号，第四子时钟信号线CLK_4、第五子时钟信号线CLK_5、第六子 时钟信号线CLK_6、第七子时钟信号线CLK_7、第八子时钟信号线CLK_8、 第九子时钟信号线CLK_9、第十五子时钟信号线CLK_15、第十六子时钟信 号线CLK_16、第十七子时钟信号线CLK_17和第十八子时钟信号线CLK_18 共十条时钟信号线向各级移位寄存器单元10提供逐行输出的驱动信号。在 本实施例中，采用10CLK的时钟信号，可以进一步增加每一行子像素单元 的预充电时间，从而使得该栅极驱动电路可以适用于更高频率的扫描显示。
在图16和图17所示的实施例中，除了前两级移位寄存器单元10外， 其它级移位寄存器单元10和前两级移位寄存器单元10中的第一子单元连接 以接收移位信号CR并作为第一输入信号STU1。除了最后四级移位寄存器 单元10外，其它级移位寄存器单元10和后四级移位寄存器单元10中的第 一子单元连接以接收移位信号CR并作为显示复位信号STD。
如图16所示，在本实施例中，第十子时钟信号线CLK_10和前两级移 位寄存器单元10中的第一子单元和第二子单元(即A1、A2、A3和A4)连 接以提供第一输入信号STU1，同时第十子时钟信号线CLK_10还和其它级 移位寄存器单元10连接以提供全局复位信号TRST。采用这种方式，可以节 省时钟信号线的数量，从而可以减小采用该栅极驱动电路的显示装置的边框 尺寸，提高该显示装置的PPI。
如图17所示，在该实施例中，选择的是对第十一行子像素单元进行补 偿(对应第六级移位寄存器单元10)。在第一帧1F的显示时段DS中，对第 三节点H<11>进行充电；在消隐时段BL中，提供高电平的第一时钟信号 CLKA，完成对第一节点Q1<11>和第二节点Q2<12>的充电，然后第四子时 钟信号线CLK_4提供高电平的第三时钟信号，使得第六级移位寄存器单元 10输出的第一输出信号OUT1<11>为高电平，该第一输出信号OUT1<11>可 以用于驱动第十一行子像素单元完成外部补偿。
如图17所示，OF<11>表示第六级移位寄存器单元10中的防漏电节点 OF，OF<13>表示第七级移位寄存器单元10中的防漏电节点OF。在图16 和图17所示的实施例中，时钟信号采用10CLK的时钟信号，相邻时钟信号 的高电平有75％的时间重叠，从而使得例如第一输出信号OUT1<11>的高电 平只在最后25％的时间内有效，也就是说，只要在第一节点Q1<11>被二次 自举后保持在高电平的最后25％的时间内保证不发生漏电即可，即要保证在 该25％的时间内防漏电节点OF的电平为高电平。
如图17内的虚线框800中所示，可以使得第六级移位寄存器单元、第 七级移位寄存器单元以及第八级移位寄存器单元均和第七级移位寄存器单 元中的防漏电节点OF<13>连接，在该防漏电节点OF<13>保持高电平的时 间内，可以使得Q1<11>、Q2<12>、Q1<13>、Q2<14>、Q1<15>、Q2<16> 在被二次自举后保持在高电平的最后25％的时间内不发生漏电，从而可以避 免发生输出异常，避免采用该移位寄存器单元作为栅极驱动电路的显示面板 发生显示不良。如上所述，在采用10CLK的情形中，最多可以使得移位寄 存器单元中的六个子单元共用一个防漏电节点OF。
另外，图18示出了图17所示的第三节点H<11>、第四节点N<11>以及 第一输出信号OUT1<11>的信号仿真图。
本公开的一些实施例还提供一种显示装置1，如图19所示，该显示装置 1包括本公开实施例提供的栅极驱动电路20以及多个呈阵列排布的子像素 单元510。例如，该显示装置1还包括显示面板50，多个子像素单元510构 成的像素阵列设置在显示面板50中。
栅极驱动电路20中的每一个移位寄存器单元10输出的第一输出信号 OUT1和第二输出信号OUT2分别提供至不同行的子像素单元510，例如， 栅极驱动电路20通过栅线GL与子像素单元510电连接。栅极驱动电路20 用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元510中 的扫描晶体管和感测晶体管。
例如，该显示装置1还可以包括数据驱动电路30，该数据驱动电路30 用于提供数据信号至像素阵列。例如，数据驱动电路30通过数据线DL与 子像素单元510电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、 显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔 记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关 于栅极驱动电路20的相应描述，这里不再赘述。
本公开的一些实施例还提供一种驱动方法，可以用于驱动本公开的实施 例提供的移位寄存器单元10，多个该移位寄存器单元10可以级联构建本公 开一实施例提供的栅极驱动电路，该栅极驱动电路用于驱动显示面板显示至 少一帧画面。
该驱动方法包括：防漏电电路400在第一节点Q1的电平的控制下对防 漏电节点OF的电平进行控制，以使得连接于第一节点Q1和防漏电节点OF 之间的电路截止，且使得连接于第二节点Q2和防漏电节点OF之间的电路 截止。
需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术 效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20 的工作原理的描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此， 本公开的保护范围应以权利要求的保护范围为准。
Claims (19)
1.一种移位寄存器单元，包括第一子单元、第二子单元和防漏电电路，其中，
所述第一子单元包括第一输入电路和第一输出电路，所述第一输入电路被配置为响应于第一输入信号对第一节点的电平进行控制，所述第一输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；
所述第二子单元包括第二输入电路和第二输出电路，所述第二输入电路被配置为在所述第一输入电路对所述第一节点的电平进行控制的同时，响应于所述第一输入信号对第二节点的电平进行控制，所述第二输出电路被配置为在所述第二节点的电平的控制下输出第二输出信号；
所述防漏电电路和所述第一节点连接，且被配置为在所述第一节点的电平的控制下对防漏电节点的电平进行控制，以使得连接于所述第一节点和所述防漏电节点之间的电路截止，且使得连接于所述第二节点和所述防漏电节点之间的电路截止。
2.根据权利要求1所述的移位寄存器单元，其中，所述第一输入电路和所述第一节点以及所述防漏电节点连接，且还被配置为响应于所述第一输入信号对所述防漏电节点的电平进行控制；
所述第二输入电路和所述第二节点以及所述防漏电节点连接，且被配置为响应于所述第一输入信号将所述防漏电节点的电平传输至所述第二节点。
3.根据权利要求2所述的移位寄存器单元，其中，所述防漏电电路包括第一防漏电晶体管，所述第一输入电路包括第一输入晶体管和第二输入晶体管，所述第二输入电路包括第三输入晶体管；
所述第一防漏电晶体管的栅极和所述第一节点连接，所述第一防漏电晶体管的第一极被配置为接收第一电压，所述第一防漏电晶体管的第二极和所述防漏电节点连接；
所述第一输入晶体管的栅极以及第一极被配置为接收所述第一输入信号，所述第一输入晶体管的第二极和所述防漏电节点连接；
所述第二输入晶体管的栅极被配置为接收所述第一输入信号，所述第二输入晶体管的第一极和所述防漏电节点连接，所述第二输入晶体管的第二极和所述第一节点连接；
所述第三输入晶体管的栅极被配置为接收所述第一输入信号，所述第三输入晶体管的第一极和所述防漏电节点连接，所述第三输入晶体管的第二极和所述第二节点连接。
4.根据权利要求1-3任一所述的移位寄存器单元，还包括消隐输入子单元，其中，所述消隐输入子单元和所述第一节点以及所述第二节点连接，且被配置为接收选择控制信号并对所述第一节点和所述第二节点的电平进行控制。
5.根据权利要求4所述的移位寄存器单元，其中，所述消隐输入子单元包括选择控制电路、第三输入电路、第一传输电路和第二传输电路；
所述选择控制电路被配置为响应于所述选择控制信号利用第二输入信号对第三节点的电平进行控制，并保持所述第三节点的电平；
所述第三输入电路被配置为在所述第三节点的电平的控制下将第一时钟信号传输至第四节点；
所述第一传输电路和所述第一节点、所述第四节点以及所述防漏电节点电连接，且被配置为响应于第一时钟信号对所述第一节点的电平以及所述防漏电节点的电平进行控制；
所述第二传输电路和所述第二节点以及所述防漏电节点连接，且被配置为响应于所述第一时钟信号将所述防漏电节点的电平传输至所述第二节点。
6.根据权利要求5所述的移位寄存器单元，其中，所述第一传输电路包括第一传输晶体管和第二传输晶体管，所述第二传输电路包括第三传输晶体管；
所述第一传输晶体管的栅极被配置为接收所述第一时钟信号，所述第一传输晶体管的第一极和所述第四节点连接，所述第一传输晶体管的第二极和所述防漏电节点连接；
所述第二传输晶体管的栅极被配置为接收所述第一时钟信号，所述第二传输晶体管的第一极和所述防漏电节点连接，所述第二传输晶体管的第二极和所述第一节点连接；
所述第三传输晶体管的栅极被配置为接收所述第一时钟信号，所述第三传输晶体管的第一极和所述防漏电节点连接，所述第三传输晶体管的第二极和所述第二节点连接。
7.根据权利要求5所述的移位寄存器单元，其中，所述第一子单元还包括第一控制电路、第一复位电路、第二复位电路、移位信号输出端以及第一输出信号端；所述第二子单元还包括第二控制电路、第三复位电路、第四复位电路以及第二输出信号端；
所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号；所述第二输出信号端被配置为输出所述第二输出信号；
所述第一控制电路被配置为在所述第一节点的电平和第二电压的控制下，对第五节点的电平进行控制；
所述第一复位电路和所述第一节点以及所述防漏电节点连接，且被配置为在所述第五节点的电平的控制下，对所述第一节点以及所述防漏电节点进行复位；
所述第二复位电路被配置为在第五节点的电平的控制下，对所述移位信号输出端和所述第一输出信号端进行复位；
所述第二控制电路被配置为在所述第二节点的电平和第二电压的控制下，对第六节点的电平进行控制；
所述第三复位电路和所述第二节点以及所述防漏电节点连接，且被配置为在所述第六节点的电平的控制下，将所述防漏电节点的电平传输至所述第二节点；
所述第四复位电路被配置为在第六节点的电平的控制下，对所述第二输出信号端进行复位。
8.根据权利要求7所述的移位寄存器单元，其中，所述第一复位电路包括第一复位晶体管和第二复位晶体管，所述第三复位电路包括第三复位晶体管；
所述第一复位晶体管的栅极和所述第五节点连接，所述第一复位晶体管的第一极和所述第一节点连接，所述第一复位晶体管的第二极和所述防漏电节点连接；
所述第二复位晶体管的栅极和所述第五节点连接，所述第二复位晶体管的第一极和所述防漏电节点连接，所述第二复位晶体管的第二极被配置为接收第三电压；
所述第三复位晶体管的栅极和所述第六节点连接，所述第三复位晶体管的第一极和所述第二节点连接，所述第三复位晶体管的第二极和所述防漏电节点连接。
9.根据权利要求7所述的移位寄存器单元，其中，所述第一子单元还包括第三控制电路、第四控制电路和公共控制电路，所述第二子单元还包括第五控制电路和第六控制电路；
所述第三控制电路和所述第五节点以及公共控制节点连接，且被配置为响应于所述第一时钟信号使得所述第五节点和所述公共控制节点电连接，
所述公共控制电路和所述公共控制节点以及所述第三节点电连接，且被配置为在所述第三节点的电平的控制下对所述公共控制节点的电平进行控制，
所述第四控制电路被配置为响应于所述第一输入信号对所述第五节点的电平进行控制；
所述第五控制电路和所述第六节点以及所述公共控制节点连接，且被配置为响应于所述第一时钟信号使得所述第六节点和所述公共控制节点电连接，
所述第六控制电路被配置为响应于所述第一输入信号对所述第六节点的电平进行控制。
10.根据权利要求9所述的移位寄存器单元，其中，所述第三控制电路包括第一控制晶体管，所述公共控制电路包括第二控制晶体管，所述第五控制电路包括第三控制晶体管；
所述第一控制晶体管的栅极被配置为接收所述第一时钟信号，所述第一控制晶体管的第一极和所述第五节点连接，所述第一控制晶体管的第二极和所述公共控制节点连接；
所述第二控制晶体管的栅极和所述第三节点连接，所述第二控制晶体管的第一极和所述公共控制节点连接，所述第二控制晶体管的第二极被配置为接收第三电压；
所述第三控制晶体管的栅极被配置为接收所述第一时钟信号，所述第三控制晶体管的第一极和所述第六节点连接，所述第三控制晶体管的第二极和所述公共控制节点连接。
11.根据权利要求7所述的移位寄存器单元，其中，所述第一子单元还包括第五复位电路，所述第二子单元还包括第六复位电路；
所述第五复位电路和所述第一节点以及所述防漏电节点连接，且被配置为响应于显示复位信号对所述第一节点以及所述防漏电节点进行复位；
所述第六复位电路和所述第二节点以及所述防漏电节点连接，且被配置为响应于所述显示复位信号将所述防漏电节点的电平传输至所述第二节点。
12.根据权利要求11所述的移位寄存器单元，其中，所述第五复位电路包括第四复位晶体管和第五复位晶体管，所述第六复位电路包括第六复位晶体管；
所述第四复位晶体管的栅极被配置为接收所述显示复位信号，所述第四复位晶体管的第一极和所述第一节点连接，所述第四复位晶体管的第二极和所述防漏电节点连接；
所述第五复位晶体管的栅极被配置为接收所述显示复位信号，所述第五复位晶体管的第一极和所述防漏电节点连接，所述第五复位晶体管的第二极被配置为接收第三电压；
所述第六复位晶体管的栅极被配置为接收所述显示复位信号，所述第六复位晶体管的第一极和所述第二节点连接，所述第六复位晶体管的第二极和所述防漏电节点连接。
13.根据权利要求7所述的移位寄存器单元，其中，所述第一子单元还包括第七复位电路，所述第二子单元还包括第八复位电路；
所述第七复位电路和所述第一节点以及所述防漏电节点连接，且被配置为响应于全局复位信号对所述第一节点和所述防漏电节点进行复位；
所述第八复位电路和所述第二节点以及所述防漏电节点连接，且被配置为响应于所述全局复位信号将所述防漏电节点的电平传输至所述第二节点。
14.根据权利要求13所述的移位寄存器单元，其中，所述第七复位电路包括第七复位晶体管和第八复位晶体管，所述第八复位电路包括第九复位晶体管；
所述第七复位晶体管的栅极被配置为接收所述全局复位信号，所述第七复位晶体管的第一极和所述第一节点连接，所述第七复位晶体管的第二极和所述防漏电节点连接；
所述第八复位晶体管的栅极被配置为接收所述全局复位信号，所述第八复位晶体管的第一极和所述防漏电节点连接，所述第八复位晶体管的第二极被配置为接收第三电压；
所述第九复位晶体管的栅极被配置为接收所述全局复位信号，所述第九复位晶体管的第一极和所述第二节点连接，所述第九复位晶体管的第二极和所述防漏电节点连接。
15.根据权利要求4所述的移位寄存器单元，还包括第三子单元和第四子单元，其中，
所述第一子单元、所述第二子单元、所述第三子单元以及所述第四子单元均和所述防漏电节点连接。
16.根据权利要求15所述的移位寄存器单元，其中，所述第一子单元、所述第二子单元、所述第三子单元以及所述第四子单元共用所述消隐输入子单元。
17.一种栅极驱动电路，包括多个级联的如权利要求1-16任一所述的移位寄存器单元。
18.一种显示装置，包括如权利要求17所述的栅极驱动电路。
19.一种如权利要求1-16任一所述的移位寄存器单元的驱动方法，包括：
所述防漏电电路在所述第一节点的电平的控制下对防漏电节点的电平进行控制，以使得连接于所述第一节点和所述防漏电节点之间的电路截止，且使得连接于所述第二节点和所述防漏电节点之间的电路截止。
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