CN112930563B - 栅极驱动单元、电路、显示基板、显示面板和显示装置 - Google Patents

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Abstract

一种栅极驱动单元、栅极驱动电路、显示基板、显示面板和显示装置。栅极驱动单元包括第N级移位寄存器单元(SN)和第N+1级移位寄存器单元(SN+1)，N为正整数；第N级移位寄存器单元(SN)包括第N级上拉节点控制电路(11)，第N+1级移位寄存器单元(SN+1)包括第N+1级上拉节点控制电路(21)；第N级上拉节点控制电路(11)分别与第N级上拉节点(Q(N))和控制线(S0)电连接，用于在控制线(S0)输入的控制信号的控制下，控制第N级上拉节点(Q(N))的电位；第N+1级上拉节点控制电路(21)分别与第N+1级上拉节点(Q(N+1))和控制线(S0)电连接，用于在控制线(S0)输入的控制信号的控制下，控制第N+1级上拉节点(Q(N+1))的电位。

Description

栅极驱动单元、电路、显示基板、显示面板和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元、电路、显示基板、显示面板和显示装置。
背景技术
在相关的显示领域，高分辨8k AMOLED(Active-matrix organic light-emittingdiode，有源矩阵有机发光二极管)显示面板的工艺难度较大以及像素排布空间有限。在相关的显示面板中，栅极驱动电路包括的信号线的数目较多，因此会发生信号线跨线的情况发生，增加信号线跨线产生的寄生电容，在有限的空间内不能实现高分辨率。
发明内容
本发明的主要目的在于提供一种栅极驱动单元、电路、显示基板、显示面板和显示装置，解决相关的显示面板中，栅极驱动电路包括的信号线的数目较多，因此会发生信号线跨线的情况发生，增加信号线跨线产生的寄生电容，在有限的空间内不能实现高分辨率的问题。
为了达到上述目的，本发明提供了一种栅极驱动单元，包括第N级移位寄存器单元和第N+1级移位寄存器单元，N为正整数；
所述第N级移位寄存器单元包括第N级上拉节点控制电路，所述第N+1 级移位寄存器单元包括第N+1级上拉节点控制电路；
所述第N级上拉节点控制电路分别与第N级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路分别与第N+1级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N+1级上拉节点的电位。
实施时，所述控制线包括第一上拉控制线、第二上拉控制线和复位信号线；
所述第N级上拉节点控制电路用于在所述第一上拉控制线提供的第一上拉控制信号、所述第二上拉控制线提供的第二上拉控制信号和所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路用于在一上拉控制信号、第二上拉控制信号和复位信号的控制下，控制所述第N+1级上拉节点的电位。
实施时，所述第N级上拉节点控制电路包括第N级第一控制电路、第N 级第二控制电路和第N级第三控制电路，其中，
所述第N级第一控制电路分别与所述复位信号线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第二控制电路分别与所述第一上拉控制线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第三控制电路分别与所述第二上拉控制线、第N级控制节点和所述第N级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N级控制节点和所述第N级上拉节点之间连通；
所述第N+1级上拉节点控制电路包括第N+1级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路，其中，
所述第N+1级第一控制电路分别与所述复位信号线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N+1级上拉节点、所述第N+1级控制节点和所述第一电压端之间连通；
所述第N+1级第二控制电路分别与所述第一上拉控制线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N+1级上拉节点、所述第N+1 级控制节点和所述第一电压端之间连通；
所述第N+1级第三控制电路分别与所述第二上拉控制线、第N+1级控制节点和所述第N+1级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N+1级控制节点和所述第N+1级上拉节点之间连通。
实施时，所述第一上拉控制线与第N+8级进位信号端电连接，所述第二上拉控制线与第N-4级进位信号端电连接。
实施时，所述第N级第一控制电路包括第一控制晶体管和第二控制晶体管，其中，
所述第一控制晶体管的控制极与所述复位信号线电连接，所述第一控制晶体管的第一极与所述第N级上拉节点电连接，所述第一控制晶体管的第二极与所述第N级控制节点电连接；
所述第二控制晶体管的控制极与所述复位信号线电连接，所述第二控制晶体管的第一极与所述第N级控制节点电连接，所述第二控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管，其中，
所述第三控制晶体管的控制极与所述复位信号线电连接，所述第三控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第三控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第四控制晶体管的控制极与所述复位信号线电连接，所述第四控制晶体管的第一极与所述第N+1级控制节点电连接，所述第四控制晶体管的第二极与所述第一电压端电连接。
实施时，所述第N级第二控制电路包括第五控制晶体管和第六控制晶体管，其中，
所述第五控制晶体管的控制极与所述第一上拉控制线电连接，所述第五控制晶体管的第一极与所述第N级上拉节点电连接，所述第五控制晶体管的第二极与所述第N级控制节点电连接；
所述第六控制晶体管的控制极与所述第一上拉控制线电连接，所述第六控制晶体管的第一极与所述第N级控制节点电连接，所述第六控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管，其中，
所述第七控制晶体管的控制极与所述第一上拉控制线电连接，所述第七控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第七控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第八控制晶体管的控制极与所述第一上拉控制线电连接，所述第八控制晶体管的第一极与所述第N+1级控制节点电连接，所述第八控制晶体管的第二极与所述第一电压端电连接。
实施时，所述第N级第三控制电路包括第九控制晶体管和第十控制晶体管，其中，
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第二上拉控制线电连接，所述第九控制晶体管的第二极与所述第N级控制节点电连接；
所述第十控制晶体管的控制极与所述第二上拉控制线电连接，所述第十控制晶体管的第一极与所述第N级控制节点电连接，所述第十控制晶体管的第二极与所述第N级上拉节点电连接；
所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管，其中，
所述第十一控制晶体管的控制极和所述第十一控制晶体管的第一极与所述第二上拉控制线电连接，所述第十一控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第十二控制晶体管的控制极与所述第二上拉控制线电连接，所述第十二控制晶体管的第一极与所述第N+1级控制节点电连接，所述第十二控制晶体管的第二极与所述第N+1级上拉节点电连接。
实施时，所述第N级上拉节点控制电路还包括第N级上拉控制节点控制电路、第N级第四控制电路和第N级第五控制电路，其中，
所述第N级上拉控制节点控制电路分别与使能端、第二上拉控制线、第一节点、第一电压端、第二电压端、第一时钟信号端和第N级上拉控制节点电连接，用于在所述使能端提供的使能信号的控制下，根据所述第二上拉控制线的电位、第一电压和第二电压，控制第一节点的电位，并在所述第一节点的电位的控制下，控制所述第N级上拉控制节点与所述第一时钟信号端之间连通；
所述第N级第四控制电路分别与第一时钟信号端、所述第N级上拉控制节点、第N级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N级控制节点之间连通，并控制所述第N 级控制节点与所述第N级上拉节点之间连通，并在所述第N级上拉节点的电位的控制下，控制所述第N级控制节点与所述第二电压端之间连通；
所述第N级第五控制电路分别与第一下拉节点、第二下拉节点、第N级上拉节点、第N级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通。
实施时，所述第N级上拉控制节点控制电路包括：
第一晶体管，控制极与使能端电连接，第一极与第二上拉控制线电连接；
第二晶体管，控制极与所述使能端电连接，第一极与所述第一晶体管的第二极电连接，第二极与第一电压端电连接；
第三晶体管，控制极与所述第一节点电连接，第一极与所述第一晶体管的第二极电连接，第二极与所述第二电压端电连接；
第一电容，第一端与所述第一节点电连接，第二端与所述第一电压端电连接；
第四晶体管，控制极与所述第一节点电连接，第一极与所述第一时钟信号端电连接，第二极与第N级上拉控制节点电连接。
实施时，所述第N级第四控制电路包括第五晶体管、第六晶体管和第十晶体管；
第五晶体管的控制极与所述第一时钟信号端电连接，第五晶体管的第一极与所述第N级上拉控制节点电连接，第五晶体管的第二极与所述第N级控制节点电连接；
第六晶体管的控制极与所述第一时钟信号端电连接，第六晶体管的第一极与所述第N级控制节点电连接，第六晶体管的第二极与第N级上拉节点电连接；
第十晶体管的控制极与第N级上拉节点电连接，第十晶体管的第一极与所述第N级控制节点电连接，第十晶体管的第二极与所述第二电压端电连接。
实施时，所述第N级第五控制电路包括：
第十三晶体管，控制极与第一下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十四晶体管，控制极与第一下拉节点电连接，第一极与所述第N级控制节点电连接，第二极与第一电压端电连接；
第十五晶体管，控制极与第二下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十六晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N 级控制节点电连接，第二极与第一电压端电连接。
实施时，所述第N+1级上拉节点控制电路还包括第N+1级第四控制电路和第N+1级第五控制电路，其中，
所述第N+1级第四控制电路分别与第一时钟信号端、第N级上拉控制节点、第N+1级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N+1级控制节点之间连通，并控制所述第 N+1级控制节点与所述第N+1级上拉节点之间连通，并在所述第N+1级上拉节点的电位的控制下，控制所述第N+1级控制节点与所述第二电压端之间连通；
所述第N+1级第五控制电路分别与第一下拉节点、第二下拉节点、第N+1 级上拉节点、第N+1级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通。
实施时，所述第N+1级第四控制电路包括第三十三晶体管、第三十四晶体管和第三十八晶体管；
第三十三晶体管的控制极与所述第一时钟信号端电连接，第三十三晶体管的第一极与所述第N级上拉控制节点电连接，第三十三晶体管的第二极与所述第N+1级控制节点电连接；
第三十四晶体管的控制极与所述第一时钟信号端电连接，第三十四晶体管的第一极与所述第N+1级控制节点电连接，第三十四晶体管的第二极与第N+1 级上拉节点电连接；
第三十八晶体管的控制极与第N+1级上拉节点电连接，第三十八晶体管的第一极与所述第N+1级控制节点电连接，第三十八晶体管的第二极与所述第二电压端电连接。
实施时，所述第N+1级第五控制电路包括：
第四十一晶体管，控制极与第一下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十二晶体管，控制极与第一下拉节点电连接，第一极与所述第N+1 级控制节点电连接，第二极与第一电压端电连接；
第四十三晶体管，控制极与第二下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十四晶体管，控制极与所述第二下拉节点电连接，第一极与所述第 N+1级控制节点电连接，第二极与第一电压端电连接。
本发明还提供了一种栅极驱动电路，包括多个上述的栅极驱动单元。
本发明还提供了一种显示基板，包括衬底基板和设置于所述衬底基板上的上述的栅极驱动电路。
实施时，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路，所述第N+1级上拉节点控制电路包括第N+1 级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路；
所述第N级第一控制电路包括第一控制晶体管和第二控制晶体管，所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管；所述第N级第二控制电路包括第五控制晶体管和第六控制晶体管，所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管；所述第N级第三控制电路包括第九控制晶体管和第十控制晶体管，所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管；
所述第一控制晶体管和所述第三控制晶体管对称设置于所述X轴两侧；
所述第二控制晶体管和所述第四控制晶体管对称设置于所述X轴两侧；
所述第五控制晶体管和所述第七控制晶体管对称设置于所述X轴两侧；
所述第六控制晶体管和所述第八控制晶体管对称设置于所述X轴两侧；
所述第九控制晶体管和所述第十一控制晶体管对称设置于所述X轴两侧；
所述第十控制晶体管和所述第十二控制晶体管对称设置于所述X轴两侧。
实施时，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级上拉控制节点控制电路、第N 级第四控制电路和第N级第五控制电路；所述第N+1级上拉节点控制电路包括第N+1级第四控制电路和第N+1级第五控制电路；
所述第N级第五控制电路包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，所述第N+1级第五控制电路包括第四十一晶体管、第四十二晶体管、第四十三晶体管和第四十四晶体管；
所述第十三晶体管和所述第四十三晶体管对称设置于所述X轴两侧，所述第十四晶体管和第四十四晶体管对称设置于所述X轴两侧，所述第十五晶体管和所述第四十一晶体管对称设置于X轴两侧，第十六晶体管和第四十二晶体管对称设置于所述X轴两侧。
本发明还提供了一种显示面板，包括上述的显示基板。
本发明还提供了一种显示装置，包括上述的显示面板。
与现有技术相比，本发明所述的栅极驱动单元、电路、显示基板、显示面板和显示装置包括两级移位寄存器单元，该两级移位寄存器单元共用控制线，因此两级移位寄存器单元仅需设置一组控制线，减少了信号走线数目，减少信号线跨线产生的寄生电容，在有限空间内可以很好实现高分辨率。
附图说明
图1是本发明实施例所述的栅极驱动单元的结构图；
图2是本发明实施例所述的栅极驱动单元的结构图；
图3是本发明实施例所述的栅极驱动单元的结构图；
图4是本发明实施例所述的栅极驱动单元的结构图
图5是本发明所述的栅极驱动单元的一具体实施例电路图；
图6是本发明所述的栅极驱动单元的该具体实施例的工作时序图；
图7是本发明所述的栅极驱动单元的该具体实施例包括的第N级移位寄存器单元SN中的各晶体管的布局版图和本发明所述的栅极驱动单元的该具体实施例包括的第N+1级移位寄存器单元SN+1中的各晶体管的布局版图；
图8是图7中的第一区域A1的放大示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本发明实施例所述的栅极驱动单元包括第N级移位寄存器单元和第N+1 级移位寄存器单元，N为正整数；
所述第N级移位寄存器单元包括第N级上拉节点控制电路，所述第N+1 级移位寄存器单元包括第N+1级上拉节点控制电路；
所述第N级上拉节点控制电路分别与第N级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路分别与第N+1级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N+1级上拉节点的电位。
本发明实施例所述的栅极驱动单元包括两级移位寄存器单元，该两级移位寄存器单元共用控制线，因此两级移位寄存器单元仅需设置一组控制线，减少了信号走线数目，减少信号线跨线产生的寄生电容，在有限空间内可以很好实现高分辨率。
如图1所示，本发明实施例所述的栅极驱动单元包括第N级移位寄存器单元SN和第N+1级移位寄存器单元SN+1，N为正整数；
所述第N级移位寄存器单元SN包括第N级上拉节点控制电路11，所述第N+1级移位寄存器单元SN+1包括第N+1级上拉节点控制电路21；
所述第N级上拉节点控制电路11分别与第N级上拉节点Q(N)和控制线S0电连接，用于在所述控制线S0输入的控制信号的控制下，控制所述第N 级上拉节点Q(N)的电位；
所述第N+1级上拉节点控制电路21分别与第N+1级上拉节点Q(N+1) 和所述控制线S0电连接，用于在所述控制线S0输入的控制信号的控制下，控制所述第N+1级上拉节点Q(N)的电位。
在图1所示的实施例中，第N级上拉节点控制电路11和所述第N+1级上拉节点控制电路21共用所述控制线S0，从而减少了采用的信号线的数目。
具体的，所述控制线可以包括第一上拉控制线、第二上拉控制线和复位信号线；
所述第N级上拉节点控制电路用于在所述第一上拉控制线提供的第一上拉控制信号、所述第二上拉控制线提供的第二上拉控制信号和所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路用于在一上拉控制信号、第二上拉控制信号和复位信号的控制下，控制所述第N+1级上拉节点的电位。
如图2所示，在图1所示的实施例的基础上，所述控制线S0包括第一上拉控制线S1、第二上拉控制线S2和复位信号线TRST；
所述第N级上拉节点控制电路11分别与第一上拉控制线S1、第二上拉控制线S2和复位信号线TRST电连接，用于在所述第一上拉控制线S1提供的第一上拉控制信号、所述第二上拉控制线S2提供的第二上拉控制信号和所述复位信号线TRST提供的复位信号的控制下，控制所述第N级上拉节点Q(N) 的电位；
所述第N+1级上拉节点控制电路21分别与第一上拉控制线S1、第二上拉控制线S2和复位信号线TRST电连接，用于在一上拉控制信号、第二上拉控制信号和复位信号的控制下，控制所述第N+1级上拉节点Q(N+1)的电位。
可选的，所述第N级上拉节点控制电路可以包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路，其中，
所述第N级第一控制电路分别与所述复位信号线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第二控制电路分别与所述第一上拉控制线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第三控制电路分别与所述第二上拉控制线、第N级控制节点和所述第N级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N级控制节点和所述第N级上拉节点之间连通；
所述第N+1级上拉节点控制电路包括第N+1级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路，其中，
所述第N+1级第一控制电路分别与所述复位信号线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N+1级上拉节点、所述第N+1级控制节点和所述第一电压端之间连通；
所述第N+1级第二控制电路分别与所述第一上拉控制线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N+1级上拉节点、所述第N+1 级控制节点和所述第一电压端之间连通；
所述第N+1级第三控制电路分别与所述第二上拉控制线、第N+1级控制节点和所述第N+1级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N+1级控制节点和所述第N+1级上拉节点之间连通。
在具体实施时，如图3所示，在图2所示的实施例的基础上，所述第N 级上拉节点控制电路11可以包括第N级第一控制电路111、第N级第二控制电路112和第N级第三控制电路113，其中，
所述第N级第一控制电路111分别与所述复位信号线TRST、第N级控制节点O(N)、第一电压端和第N级上拉节点Q(N)电连接，用于在所述复位信号线TRST提供的复位信号的控制下，控制所述第N级上拉节点Q(N)、所述第N级控制节点O(N)和所述第一电压端之间连通；所述第一电压端配置为提供第一电压V1；
所述第N级第二控制电路112分别与所述第一上拉控制线S1、第N级控制节点O(N)、所述第一电压端和第N级上拉节点Q(N)电连接，用于在所述第一上拉控制线S1提供的第一上拉控制信号的控制下，控制所述第N级上拉节点Q(N)、所述第N级控制节点O(N)和所述第一电压端之间连通；
所述第N级第三控制电路113分别与所述第二上拉控制线S2、第N级控制节点O(N)和所述第N级上拉节点Q(N)电连接，用于在所述第二上拉控制线S2输入的第二上拉控制信号的控制下，控制所述第二上拉控制线S2、所述第N级控制节点O(N)和所述第N级上拉节点Q(N)之间连通；
所述第N+1级上拉节点控制电路21包括第N+1级第一控制电路211、第 N+1级第二控制电路212和第N+1级第三控制电路213，其中，
所述第N+1级第一控制电路211分别与所述复位信号线TRST、第N+1 级控制节点O(N+1)、第一电压端和第N+1级上拉节点Q(N+1)电连接，用于在所述复位信号线TRST提供的复位信号的控制下，控制所述第N+1级上拉节点Q(N+1)、所述第N+1级控制节点O(N+1)和所述第一电压端之间连通；
所述第N+1级第二控制电路212分别与所述第一上拉控制线S1、第N+1 级控制节点O(N+1)、第一电压端和第N+1级上拉节点Q(N+1)电连接，用于在所述第一上拉控制线S1提供的第一上拉控制信号的控制下，控制所述第N+1级上拉节点Q(N+1)、所述第N+1级控制节点O(N+1)和所述第一电压端之间连通；
所述第N+1级第三控制电路213分别与所述第二上拉控制线S2、第N+1 级控制节点O(N+1)和所述第N+1级上拉节点Q(N+)电连接，用于在所述第二上拉控制线S2输入的第二上拉控制信号的控制下，控制所述第二上拉控制线S2、所述第N+1级控制节点O(N+1)和所述第N+1级上拉节点Q(N+1) 之间连通。
在本发明实施例中，第一电压V1可以为第一低电压VGL1，但不以此为限。
在具体实施时，所述第一上拉控制线可以与第N+8级进位信号端电连接，所述第二上拉控制线可以与第N-4级进位信号端电连接。
具体的，所述第N级第一控制电路可以包括第一控制晶体管和第二控制晶体管，其中，
所述第一控制晶体管的控制极与所述复位信号线电连接，所述第一控制晶体管的第一极与所述第N级上拉节点电连接，所述第一控制晶体管的第二极与所述第N级控制节点电连接；
所述第二控制晶体管的控制极与所述复位信号线电连接，所述第二控制晶体管的第一极与所述第N级控制节点电连接，所述第二控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管，其中，
所述第三控制晶体管的控制极与所述复位信号线电连接，所述第三控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第三控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第四控制晶体管的控制极与所述复位信号线电连接，所述第四控制晶体管的第一极与所述第N+1级控制节点电连接，所述第四控制晶体管的第二极与所述第一电压端电连接。
具体的，所述第N级第二控制电路可以包括第五控制晶体管和第六控制晶体管，其中，
所述第五控制晶体管的控制极与所述第一上拉控制线电连接，所述第五控制晶体管的第一极与所述第N级上拉节点电连接，所述第五控制晶体管的第二极与所述第N级控制节点电连接；
所述第六控制晶体管的控制极与所述第一上拉控制线电连接，所述第六控制晶体管的第一极与所述第N级控制节点电连接，所述第六控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管，其中，
所述第七控制晶体管的控制极与所述第一上拉控制线电连接，所述第七控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第七控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第八控制晶体管的控制极与所述第一上拉控制线电连接，所述第八控制晶体管的第一极与所述第N+1级控制节点电连接，所述第八控制晶体管的第二极与所述第一电压端电连接。
具体的，所述第N级第三控制电路可以包括第九控制晶体管和第十控制晶体管，其中，
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第二上拉控制线电连接，所述第九控制晶体管的第二极与所述第N级控制节点电连接；
所述第十控制晶体管的控制极与所述第二上拉控制线电连接，所述第十控制晶体管的第一极与所述第N级控制节点电连接，所述第十控制晶体管的第二极与所述第N级上拉节点电连接；
所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管，其中，
所述第十一控制晶体管的控制极和所述第十一控制晶体管的第一极与所述第二上拉控制线电连接，所述第十一控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第十二控制晶体管的控制极与所述第二上拉控制线电连接，所述第十二控制晶体管的第一极与所述第N+1级控制节点电连接，所述第十二控制晶体管的第二极与所述第N+1级上拉节点电连接。
在具体实施时，所述第N级上拉节点控制电路还可以包括第N级上拉控制节点控制电路、第N级第四控制电路和第N级第五控制电路，其中，
所述第N级上拉控制节点控制电路分别与使能端、第二上拉控制线、第一节点、第一电压端、第二电压端、第一时钟信号端和第N级上拉控制节点电连接，用于在所述使能端提供的使能信号的控制下，根据所述第二上拉控制线的电位、第一电压和第二电压，控制第一节点的电位，并在所述第一节点的电位的控制下，控制所述第N级上拉控制节点与所述第一时钟信号端之间连通；
所述第N级第四控制电路分别与第一时钟信号端、所述第N级上拉控制节点、第N级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N级控制节点之间连通，并控制所述第N 级控制节点与所述第N级上拉节点之间连通，并在所述第N级上拉节点的电位的控制下，控制所述第N级控制节点与所述第二电压端之间连通；
所述第N级第五控制电路分别与第一下拉节点、第二下拉节点、第N级上拉节点、第N级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通。
在具体实施时，所述第N+1级上拉节点控制电路还可以包括第N+1级第四控制电路和第N+1级第五控制电路，其中，
所述第N+1级第四控制电路分别与第一时钟信号端、第N级上拉控制节点、第N+1级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N+1级控制节点之间连通，并控制所述第 N+1级控制节点与所述第N+1级上拉节点之间连通，并在所述第N+1级上拉节点的电位的控制下，控制所述第N+1级控制节点与所述第二电压端之间连通；
所述第N+1级第五控制电路分别与第一下拉节点、第二下拉节点、第N+1 级上拉节点、第N+1级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通。
如图4所示，在图3所示的栅极驱动单元的实施例的基础上，所述第N 级上拉节点控制电路11还可以包括第N级上拉控制节点控制电路116、第N 级第四控制电路114和第N级第五控制电路115，其中，
所述第N级上拉控制节点控制电路116分别与使能端O1、第二上拉控制线S2、第一节点H、第一电压端、第二电压端、第一时钟信号端和第N级上拉控制节点C(N)电连接，用于在所述使能端O1提供的使能信号的控制下，根据所述第二上拉控制线S2的电位、第一电压V1和第二电压V2，控制第一节点H的电位，并在所述第一节点H的电位的控制下，控制所述第N级上拉控制节点C(N)与所述第一时钟信号端之间连通；所述第一时钟信号端用于提供第一时钟信号CLKA；所述第一电压端用于提供所述第一电压V1，所述第二电压端用于提供所述第二电压V2；
所述第N级第四控制电路114分别与所述第一时钟信号端、所述第N级上拉控制节点C(N)、第N级控制节点O(N)、第N级上拉节点Q(N)和所述第二电压端电连接，用于在所述第一时钟信号CLKA的控制下，控制第N 级上拉控制节点C(N)与所述第N级控制节点O(N)之间连通，并控制所述第N级控制节点O(N)与所述第N级上拉节点Q(N)之间连通，并在所述第N级上拉节点Q(N)的电位的控制下，控制所述第N级控制节点O(N) 与所述第二电压端之间连通；
所述第N级第五控制电路115分别与第一下拉节点QB_A、第二下拉节点 QB_B、第N级上拉节点Q(N)、第N级控制节点O(N)和第一电压端电连接，用于在所述第一下拉节点QB_A的电位的控制下，控制所述第N级上拉节点Q(N)与所述第N级控制节点O(N)之间连通，并控制第N级控制节点O(N)与所述第一电压端之间连通，并用于在第二下拉节点QB_B的电位的控制下，控制所述第N级上拉节点Q(N)与所述第N级控制节点O(N) 之间连通，并控制第N级控制节点O(N)与所述第一电压端之间连通；
所述第N+1级上拉节点控制电路21还可以包括第N+1级第四控制电路 214和第N+1级第五控制电路215，其中，
所述第N+1级第四控制电路214分别与所述第一时钟信号端、第N级上拉控制节点C(N)、第N+1级控制节点O(N+1)和第二电压端电连接，用于在第一时钟信号CLKA的控制下，控制第N级上拉控制节点C(N)与所述第N+1级控制节点O(N+1)之间连通，并控制所述第N+1级控制节点O(N+1) 与所述第N+1级上拉节点Q(N+1)之间连通，并在所述第N+1级上拉节点 Q(N+1)的电位的控制下，控制所述第N+1级控制节点O(N+1)与所述第二电压端之间连通；
所述第N+1级第五控制电路215分别与第一下拉节点QB_A、第二下拉节点QB_B、第N+1级上拉节点Q(N+1)、第N+1级控制节点O(N+1)和第一电压端电连接，用于在所述第一下拉节点QB_A的电位的控制下，控制所述第N+1级上拉节点Q(N+1)与所述第N+1级控制节点O(N+1)之间连通，并控制第N+1级控制节点O(N+1)与所述第一电压端之间连通，并用于在第二下拉节点QB_B的电位的控制下，控制所述第N+1级上拉节点Q(N+1) 与所述第N+1级控制节点O(N+1)之间连通，并控制第N+1级控制节点O (N+1)与所述第一电压端之间连通。
在本发明实施例中，所述第二电压V2可以为高电压VDD，但不以此为限。
在具体实施时，所述第N级上拉控制节点控制电路可以包括：
第一晶体管，控制极与使能端电连接，第一极与第二上拉控制线电连接；
第二晶体管，控制极与所述使能端电连接，第一极与所述第一晶体管的第二极电连接，第二极与第一电压端电连接；
第三晶体管，控制极与所述第一节点电连接，第一极与所述第一晶体管的第二极电连接，第二极与所述第二电压端电连接；
第一电容，第一端与所述第一节点电连接，第二端与所述第一电压端电连接；以及，
第四晶体管，控制极与所述第一节点电连接，第一极与所述第一时钟信号端电连接，第二极与第N级上拉控制节点电连接。
在具体实施时，所述第N级第四控制电路可以包括第五晶体管、第六晶体管和第十晶体管；
第五晶体管的控制极与所述第一时钟信号端电连接，第五晶体管的第一极与所述第N级上拉控制节点电连接，第五晶体管的第二极与所述第N级控制节点电连接；
第六晶体管的控制极与所述第一时钟信号端电连接，第六晶体管的第一极与所述第N级控制节点电连接，第六晶体管的第二极与第N级上拉节点电连接；
第十晶体管的控制极与第N级上拉节点电连接，第十晶体管的第一极与所述第N级控制节点电连接，第十晶体管的第二极与所述第二电压端电连接。
在具体实施时，所述第N级第五控制电路可以包括：
第十三晶体管，控制极与第一下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十四晶体管，控制极与第一下拉节点电连接，第一极与所述第N级控制节点电连接，第二极与第一电压端电连接；
第十五晶体管，控制极与第二下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十六晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N 级控制节点电连接，第二极与第一电压端电连接。
在具体实施时，所述第N+1级第四控制电路可以包括第三十三晶体管、第三十四晶体管和第三十八晶体管；
第三十三晶体管的控制极与所述第一时钟信号端电连接，第三十三晶体管的第一极与所述第N级上拉控制节点电连接，第三十三晶体管的第二极与所述第N+1级控制节点电连接；
第三十四晶体管的控制极与所述第一时钟信号端电连接，第三十四晶体管的第一极与所述第N+1级控制节点电连接，第三十四晶体管的第二极与第N+1 级上拉节点电连接；
第三十八晶体管的控制极与第N+1级上拉节点电连接，第三十八晶体管的第一极与所述第N+1级控制节点电连接，第三十八晶体管的第二极与所述第二电压端电连接。
在具体实施时，所述第N+1级第五控制电路可以包括：
第四十一晶体管，控制极与第一下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十二晶体管，控制极与第一下拉节点电连接，第一极与所述第N+1 级控制节点电连接，第二极与第一电压端电连接；
第四十三晶体管，控制极与第二下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十四晶体管，控制极与所述第二下拉节点电连接，第一极与所述第 N+1级控制节点电连接，第二极与第一电压端电连接。
具体的，本发明实施例所述的栅极驱动单元还可以包括第一下拉节点控制电路和第二下拉节点控制电路；
所述第一下拉节点控制电路分别与第一控制电压端、第N级上拉节点、第一下拉节点、第一节点、第一时钟信号端、第一电压端、第二上拉控制线和第三低电压端电连接，用于在第一控制电压、第N级上拉节点的电位、第一时钟信号、第一节点的电位和第二上拉控制信号的控制下，控制第一下拉节点的电位；所述第一控制电压端用于提供第一控制电压；
所述第二下拉节点控制电路分别与第二控制电压端、第N+1级上拉节点、第二下拉节点、第一节点、第一时钟信号、第一电压端、第二上拉控制线和第三低电压端电连接，用于在第二控制电压、第N+1级上拉节点的电位、第一时钟信号、第一节点的电位和第二上拉控制信号的控制下，控制第二下拉节点的电位；所述第二控制电压端用于提供第二控制电压。
在本发明实施例中，所述第一电压端可以为第一低电压端，所述第一电压端提供的第一电压可以为第一低电压，但不以此为限。
在具体实施时，所述第一下拉节点控制电路可以包括：
第十七晶体管，控制极和第一极都与第一控制电压端电连接；所述第一控制电压端用于提供第一控制电压；
第十八晶体管，控制极与所述第十七晶体管的第二极电连接，第一极与所述第一控制电压端电连接，第二极与第一下拉节点电连接；
第十九晶体管，控制极与第N级上拉节点电连接，第一极与所述第十八晶体管的控制极电连接，第二极与第三低电压端电连接；第三低电压端用于提供第三低电压；
第二十晶体管，控制极与所述第N级上拉节点电连接，第一极与所述第一下拉节点电连接，第二极与第一低电压端电连接；所述第一低电压端用于提供第一低电压；
第二十一晶体管，控制极与第一时钟信号端电连接，第一极与第一下拉节点电连接；
第二十二晶体管，控制极与所述第一节点电连接，第一极与所述第二十一晶体管的第二极电连接，第二极与所述第一低电压端电连接；
第二十三晶体管，控制极与第二上拉控制线电连接，第一极所述第一下拉节点电连接，第二极与第一低电压端电连接。
在具体实施时，所述第二下拉节点控制电路可以包括：
第四十五晶体管，控制极和第一极都与第二控制电压端电连接；
第四十六晶体管，控制极与所述第四十五晶体管的第二极电连接，第一极与所述第二控制电压端电连接，第二极与所述第二下拉节点电连接；所述第二控制电压端用于提供第二控制电压；
第四十七晶体管，控制极与第N+1级上拉节点电连接，第一极与所述第四十六晶体管的控制极电连接，第二极与第三低电压端电连接；
第四十八晶体管，控制极与第N+1级上拉节点电连接，第一极与第二下拉节点电连接，第二极与第一低电压端电连接；
第四十九晶体管，控制极与第一时钟信号端电连接，第一极与第二下拉节点电连接；
第五十晶体管，控制极与第一节点电连接，第一极与所述第四十九晶体管的第二极电连接，第二极与第一低电压端电连接；
第五十一晶体管，控制极与第二上拉控制线电连接，第一极与第二下拉节点电连接，第二极与第一低电压端电连接。
具体的，本发明实施例所述的栅极驱动单元还可以包括第N级输出电路和第N+1级输出电路；
所述第N级输出电路分别与第N级上拉节点、第一下拉节点、第二下拉节点、第二时钟信号端、第三时钟信号端、第四时钟信号端、第N级进位信号输出端、第N级第一栅极驱动信号输出端、第N级第二栅极驱动信号输出端和第二低电压端电连接，用于在第N级上拉节点的电位、第一下拉节点的电位和第二下拉节点的电位的控制下，控制第N级进位信号输出端输出的第N 级进位信号，控制第N级第一栅极驱动信号输出端输出的第N级第一栅极驱动信号，并控制第N级第二栅极驱动信号输出端输出的第N级第二栅极驱动信号；所述第二时钟信号端用于提供第二时钟信号，所述第三时钟信号端用于提供第三时钟信号，所述第四时钟信号端用于提供第四时钟信；
所述第N+1级输出电路分别与第一下拉节点、第二下拉节点、第N+1级上拉节点、第五时钟信号端、第六时钟信号端、第N+1级第一栅极驱动信号输出端、第N+1级第二栅极驱动信号输出端和第二低电压端电连接，用于在第N+1级上拉节点的电位、第一下拉节点的电位和第二下拉节点的电位的控制下，控制第N+1级第一栅极驱动信号输出端输出的第N+1级第一栅极驱动信号，并控制第N+1级第二栅极驱动信号输出端输出的第N+1级第二栅极驱动信号；所述第五时钟信号端用于提供第五时钟信号，所述第六时钟信号端用于提供第六时钟信号。
在具体实施时，所述第N级输出电路可以包括：
第二十四晶体管，控制极与第N级上拉节点电连接，第一极接入第二时钟信号，第二极与第N级进位信号输出端电连接；
第二十五晶体管，控制极与第一下拉节点电连接，第一极与所述第N级进位信号输出端电连接，第二极接入第一低电压；
第二十六晶体管，控制极与第二下拉节点电连接，第一极与所述第N级进位信号输出端电连接，第二极接入第一低电压；
第二十七晶体管，控制极与第N级上拉节点电连接，第一极接入第三时钟信号，第二极与第N级第一栅极驱动信号输出端电连接；
第二十八晶体管，控制极与所述第一下拉节点电连接，第一极与所述第N 级第一栅极驱动信号输出端电连接，第二极接入第二低电压；
第二十九晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N 级第一栅极驱动信号输出端电连接，第二极接入第二低电压；
第三十晶体管，控制极与所述第N级上拉节点电连接，第一极接入第四时钟信号，第二极与第N级第二栅极驱动信号输出端电连接；
第三十一晶体管，控制极与第一下拉节点电连接，第一极与第N级第二栅极驱动信号输出端电连接，第二极接入第二低电压；
第三十二晶体管，控制极与第二下拉节点电连接，第一极与第N级第二栅极驱动信号输出端电连接，第二极接入第二低电压；
第二电容，第一端与第N级上拉节点电连接，第二端与第N级第一栅极驱动信号输出端电连接；
第三电容，第一端与所述第N级上拉节点电连接，第二端与第N级第二栅极驱动信号输出端电连接。
在具体实施时，所述第N+1级输出电路可以包括：
第五十二晶体管，控制极与所述第N+1上拉节点电连接，第一极接入第五时钟信号，第二极与第N+1级第一栅极驱动信号输出端电连接；
第五十三晶体管，控制极与所述第二下拉节点电连接，第一极与第N+1 级第一栅极驱动信号输出端电连接，第二极接入第二低电压；
第五十四晶体管，控制极与第一下拉节点电连接，第一极与第N+1级第一栅极驱动信号输出端电连接，第二极接入第二低电压；
第五十五晶体管，控制极与所述第N+1上拉节点电连接，第一极接入第六时钟信号，第二极与第N+1级第二栅极驱动信号输出端电连接；
第五十六晶体管，控制极与所述第二下拉节点电连接，第一极与第N+1 级第二栅极驱动信号输出端电连接，第二极接入第二低电压；
第五十七晶体管，控制极与第一下拉节点电连接，第一极与第N+1级第二栅极驱动信号输出端电连接，第二极接入第二低电压；
第四电容，第一端与所述第N+1级上拉节点电连接，第二极与第N+1级第一栅极驱动信号输出端电连接；
第五电容，第一端与所述第N+1级上拉节点电连接，第二极与第N+1级第二栅极驱动信号输出端电连接。
如图5所示，本发明所述的栅极驱动单元的一具体实施例包括第N级移位寄存器单元SN和第N+1级移位寄存器单元SN+1，N为正整数；
所述第N级移位寄存器单元SN包括第N级上拉节点控制电路、第一下拉节点控制电路和第N级输出电路，所述第N+1级移位寄存器单元SN+1包括第N+1级上拉节点控制电路、第二下拉节点控制电路和第N+1级输出电路；
所述第N级上拉节点控制电路包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路；
所述第N+1级上拉节点控制电路包括第N+1级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路；
所述第N级第一控制电路包括第一控制晶体管M8和第二控制晶体管M9，其中，
所述第一控制晶体管M8的栅极与复位信号线TRST电连接，所述第一控制晶体管M8的漏极与第N级上拉节点Q(N)电连接，所述第一控制晶体管 M8的源极与第N级控制节点O(N)电连接；
所述第二控制晶体管M9的栅极与所述复位信号线TRST电连接，所述第二控制晶体管M9的漏极与所述第N级控制节点O(N)电连接，所述第二控制晶体管M9的源极与所述第一低电压端电连接；所述第一低电压端用于提供第一低电压VGL1；
所述第N+1级第一控制电路包括第三控制晶体管M36和第四控制晶体管M37，其中，
所述第三控制晶体管M36的栅极与所述复位信号线TRST电连接，所述第三控制晶体管M36的漏极与所述第N+1级上拉节点Q(N+1)电连接，所述第三控制晶体管M36的源极与所述第N+1级控制节点O(N+1)电连接；
所述第四控制晶体管M37的栅极与所述复位信号线TRST电连接，所述第四控制晶体管M37的漏极与所述第N+1级控制节点O(N+1)电连接，所述第四控制晶体管M37的源极与所述第一低电压端电连接；
所述第N级第二控制电路包括第五控制晶体管M11和第六控制晶体管 M12，其中，
所述第五控制晶体管M11的栅极与所述第一上拉控制线S1电连接，所述第五控制晶体管M11的漏极与所述第N级上拉节点Q(N)电连接，所述第五控制晶体管M11的源极与所述第N级控制节点O(N)电连接；
所述第六控制晶体管M12的栅极与所述第一上拉控制线S1电连接，所述第六控制晶体管M12的漏极与所述第N级控制节点O(N)电连接，所述第六控制晶体管M12的源极与所述第一低电压端电连接；
所述第N+1级第二控制电路包括第七控制晶体管M39和第八控制晶体管 M40，其中，
所述第七控制晶体管M39的栅极与所述第一上拉控制线S1电连接，所述第七控制晶体管M39的漏极与所述第N+1级上拉节点Q(N+1)电连接，所述第七控制晶体管M39的源极与所述第N+1级控制节点O(N+1)电连接；
所述第八控制晶体管M40的栅极与所述第一上拉控制线S1电连接，所述第八控制晶体管M40的漏极与所述第N+1级控制节点O(N+1)电连接，所述第八控制晶体管M40的源极与所述第一低电压端电连接；
所述第N级第三控制电路包括第九控制晶体管M7_1和第十控制晶体管 M7_2，其中，
所述第九控制晶体管M7_1的栅极和所述第九控制晶体管M7_1的漏极与所述第二上拉控制线S2电连接，所述第九控制晶体管M7_1的源极与所述第 N级控制节点O(N)电连接；
所述第十控制晶体管M7_2的栅极与所述第二上拉控制线S2电连接，所述第十控制晶体管M7_2的漏极与所述第N级控制节点O(N)电连接，所述第十控制晶体管M7_2的源极与所述第N级上拉节点Q(N)电连接；
所述第N+1级第三控制电路包括第十一控制晶体管M35_1和第十二控制晶体管M35_2，其中，
所述第十一控制晶体管M35_1的栅极和所述第十一控制晶体管M35_1的漏极与所述第二上拉控制线S2电连接，所述第十一控制晶体管M35_1的源极与所述第N+1级控制节点O(N+1)电连接；
所述第十二控制晶体管M35_2的栅极与所述第二上拉控制线S2电连接，所述第十二控制晶体管M35_2的漏极与所述第N+1级控制节点O(N+1)电连接，所述第十二控制晶体管M35_2的源极与所述第N+1级上拉节点Q(N+1) 电连接；
所述第N级上拉节点控制电路还包括第N级上拉控制节点控制电路、第 N级第四控制电路和第N级第五控制电路；
所述第N+1级上拉节点控制电路还包括第N+1级第四控制电路和第N+1 级第五控制电路；
所述第N级上拉控制节点控制电路包括：
第一晶体管M1，栅极与使能端O1电连接，漏极与第二上拉控制线S2电连接；
第二晶体管M2，栅极与所述使能端O1电连接，漏极与所述第一晶体管 M1的源极电连接，源极与所述第一低电压端电连接；
第三晶体管M3，栅极与第一节点H电连接，漏极与所述第一晶体管M1 的源极电连接，源极与高电压端电连接；所述高电压端用于提供高电压VDD；
第一电容C1，第一端与所述第一节点H电连接，第二端与所述第一低电压端电连接；以及，
第四晶体管M4，栅极与所述第一节点H电连接，漏极与所述第一时钟信号端电连接，源极与第N级上拉控制节点C(N)电连接；所述第一时钟信号端用于提供第一时钟信号CLKA；
所述第N级第四控制电路包括第五晶体管M5、第六晶体管M6和第十晶体管M10；
第五晶体管M5的栅极与所述第一时钟信号端电连接，第五晶体管M5的漏极与所述第N级上拉控制节点C(N)电连接，第五晶体管M5的源极与所述第N级控制节点O(N)电连接；
第六晶体管M6的栅极与所述第一时钟信号端电连接，第六晶体管M6的漏极与所述第N级控制节点O(N)电连接，第六晶体管M6的源极与第N级上拉节点Q(N)电连接；
第十晶体管M10的栅极与第N级上拉节点Q(N)电连接，第十晶体管 M10的漏极与所述第N级控制节点O(N)电连接，第十晶体管M10的源极与所述高电压端电连接；所述高电压端用于提供高电压VDD；
所述第N级第五控制电路包括：
第十三晶体管M13，栅极与第一下拉节点QB_A电连接，漏极与第N级上拉节点Q(N)电连接，源极与所述第N级控制节点O(N)电连接；
第十四晶体管M14，栅极与第一下拉节点QB_A电连接，漏极与所述第N 级控制节点O(N)电连接，源极与所述第一低电压端电连接；
第十五晶体管M15，控制极与第二下拉节点QB_B电连接，漏极与第N 级上拉节点Q(N)电连接，源极与所述第N级控制节点O(N)电连接；
第十六晶体管M16，栅极与所述第二下拉节点QB_B电连接，漏极与所述第N级控制节点O(N)电连接，源极与所述第一低电压端电连接；
所述第N+1级第四控制电路包括第三十三晶体管M33、第三十四晶体管 M34和第三十八晶体管M38；
第三十三晶体管M33的栅极与所述第一时钟信号端电连接，第三十三晶体管M33的漏极与所述第N级上拉控制节点C(N)电连接，第三十三晶体管M33的源极与所述第N+1级控制节点O(N+1)电连接；
第三十四晶体管M34的栅极与所述第一时钟信号端电连接，第三十四晶体管M34的漏极与所述第N+1级控制节点O(N+1)电连接，第三十四晶体管M34的源极与第N+1级上拉节点Q(N+1)电连接；
第三十八晶体管M38的栅极与第N+1级上拉节点Q(N+1)电连接，第三十八晶体管M38的漏极与所述第N+1级控制节点O(N+1)电连接，第三十八晶体管M38的源极与所述第二电压端电连接。
所述第N+1级第五控制电路包括：
第四十一晶体管M41，栅极与第一下拉节点QB_A电连接，漏极与第N+1 级上拉节点Q(N+1)电连接，源极与所述第N+1级控制节点O(N+1)电连接；
第四十二晶体管M42，栅极与第一下拉节点QB_A电连接，漏极与所述第N+1级控制节点O(N+1)电连接，源极与第一低电压端电连接；
第四十三晶体管M43，栅极与第二下拉节点QB_B电连接，漏极与第N+1 级上拉节点Q(N+1)电连接，源极与所述第N+1级控制节点O(N+1)电连接；
第四十四晶体管M44，栅极与所述第二下拉节点QB_B电连接，漏极与所述第N+1级控制节点O(N+1)电连接，源极与第一低电压端电连接；
所述第一下拉节点控制电路包括：
第十七晶体管M17，栅极和漏极都与第一控制电压端电连接；所述第一控制电压端用于提供第一控制电压VDD_A；
第十八晶体管M18，栅极与所述第十七晶体管M17的源极电连接，漏极与所述第一控制电压端电连接，源极与第一下拉节点QB_A电连接；
第十九晶体管M19，栅极与第N级上拉节点Q(N)电连接，漏极与所述第十八晶体管M18的栅极电连接，源极与第三低电压端电连接；第三低电压端用于提供第三低电压VGL3；
第二十晶体管M20，栅极与所述第N级上拉节点Q(N)电连接，漏极与所述第一下拉节点QB_A电连接，源极与第一低电压端电连接；所述第一低电压端用于提供第一低电压VGL1；
第二十一晶体管M21，栅极与第一时钟信号端电连接，漏极与第一下拉节点QB_A电连接；
第二十二晶体管M22，栅极与所述第一节点H电连接，漏极与所述第二十一晶体管M21的源极电连接，源极与所述第一低电压端电连接；
第二十三晶体管M23，栅极与第二上拉控制线S2电连接，漏极所述第一下拉节点QB_A电连接，源极与第一低电压端电连接；
所述第二下拉节点控制电路包括：
第四十五晶体管M45，栅极和漏极都与第二控制电压端电连接；
第四十六晶体管M46，栅极与所述第四十五晶体管M45的源极电连接，漏极与所述第二控制电压端电连接，源极与所述第二下拉节点QB_B电连接；所述第二控制电压端用于提供第二控制电压VDD_B；
第四十七晶体管M47，栅极与第N+1级上拉节点Q(N+1)电连接，漏极与所述第四十六晶体管M46的栅极电连接，源极与第三低电压端电连接；所述第三低电压端用于提供第三低电压VGL3；
第四十八晶体管M48，栅极与第N+1级上拉节点Q(N+1)电连接，漏极与第二下拉节点QB_B电连接，源极与第一低电压端电连接；
第四十九晶体管M49，栅极与第一时钟信号端电连接，漏极与第二下拉节点QB_B电连接；
第五十晶体管M50，栅极与第一节点H电连接，漏极与所述第四十九晶体管M49的源极电连接，源极与第一低电压端电连接；
第五十一晶体管M51，栅极与第二上拉控制线S2电连接，漏极与第二下拉节点QB_B电连接，源极与第一低电压端电连接。
所述第N级输出电路包括：
第二十四晶体管M24，栅极与第N级上拉节点Q(N)电连接，漏极接入第二时钟信号CLKD_1，源极与第N级进位信号输出端CR(N)电连接；
第二十五晶体管M25，栅极与第一下拉节点QB_A电连接，漏极与所述第N级进位信号输出端CR(N)电连接，源极接入第一低电压VGL1；
第二十六晶体管M26，栅极与第二下拉节点QB_B电连接，漏极与所述第N级进位信号输出端CR(N)电连接，源极接入第一低电压VGL1；
第二十七晶体管M27，栅极与第N级上拉节点Q(N)电连接，漏极接入第三时钟信号CLKE_1，源极与第N级第一栅极驱动信号输出端OUT1(N) 电连接；
第二十八晶体管M28，栅极与所述第一下拉节点QB_A电连接，漏极与所述第N级第一栅极驱动信号输出端OUT1(N)电连接，源极接入第二低电压VGL2；
第二十九晶体管M29，栅极与所述第二下拉节点QB_B电连接，漏极与所述第N级第一栅极驱动信号输出端OUT1(N)电连接，源极接入第二低电压VGL2；
第三十晶体管M30，栅极与所述第N级上拉节点Q(N)电连接，漏极接入第四时钟信号CLKF_1，源极与第N级第二栅极驱动信号输出端OUT2(N) 电连接；
第三十一晶体管M31，栅极与第一下拉节点QB_A电连接，漏极与第N 级第二栅极驱动信号输出端OUT2(N)电连接，源极接入第二低电压VGL2；
第三十二晶体管M32，栅极与第二下拉节点QB_B电连接，漏极与第N 级第二栅极驱动信号输出端OUT2(N)电连接，源极接入第二低电压VGL2；
第二电容C2，第一端与第N级上拉节点Q(N)电连接，第二端与第N 级第一栅极驱动信号输出端OUT1(N)电连接；
第三电容C3，第一端与所述第N级上拉节点Q(N)电连接，第二端与第N级第二栅极驱动信号输出端OUT2(N)电连接；
所述第N+1级输出电路包括：
第五十二晶体管M52，栅极与所述第N+1上拉节点Q(N+1)电连接，漏极接入第五时钟信号CLKE_2，源极与第N+1级第一栅极驱动信号输出端 OUT1(N+1)电连接；
第五十三晶体管M53，栅极与所述第二下拉节点QB_B电连接，漏极与第N+1级第一栅极驱动信号输出端OUT1(N+1)电连接，源极接入第二低电压VGL2；
第五十四晶体管M54，栅极与第一下拉节点QB_A电连接，漏极与第N+1 级第一栅极驱动信号输出端OUT1(N+1)电连接，源极接入第二低电压VGL2；
第五十五晶体管M55，栅极与所述第N+1上拉节点Q(N+1)电连接，漏极接入第六时钟信号CLKF_2，源极与第N+1级第二栅极驱动信号输出端 OUT2(N+1)电连接；
第五十六晶体管M56，栅极与所述第二下拉节点QB_B电连接，漏极与第N+1级第二栅极驱动信号输出端OUT2(N+1)电连接，源极接入第二低电压VGL2；
第五十七晶体管M57，栅极与第一下拉节点QB_A电连接，漏极与第N+1 级第二栅极驱动信号输出端OUT2(N+1)电连接，源极接入第二低电压VGL2；
第四电容C4，第一端与所述第N+1级上拉节点Q(N+1)电连接，第二端与第N+1级第一栅极驱动信号输出端OUT1(N+1)电连接；
第五电容C5，第一端与所述第N+1级上拉节点Q(N+1)电连接，第二端与第N+1级第二栅极驱动信号输出端OUT2(N+1)电连接。
在图5所示的具体实施例中，第一上拉控制线S1与第N+8级进位信号端电连接，所述第二上拉控制线S2与第N-4级进位信号输出端电连接，但不以此为限。
在图5所示的具体实施例中，第一电压端为第一低电压端，第二电压端为高电压端，但不以此为限。
在图5所示的具体实施例中，所有的晶体管都是n型薄膜晶体管，但不以此为限。
图6是图5所示栅极驱动单元的具体实施例的工作时序图。
在图6中，标号为T0的为一帧画面显示时间，标号为T1的为显示时间段，标号为T2的为触控时间段。
如图6所示，在显示时间段T1，Q(N)的波形和Q(N+1)的波形相同。
本发明实施例所述的栅极驱动电路包括多个上述的栅极驱动单元。
本发明实施例所述的显示基板包括衬底基板和设置于所述衬底基板上的上述的栅极驱动电路。
具体的，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间可以存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路，所述第N+1级上拉节点控制电路包括第N+1 级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路；
所述第N级第一控制电路包括第一控制晶体管和第二控制晶体管，所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管；所述第N级第二控制电路包括第五控制晶体管和第六控制晶体管，所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管；所述第N级第三控制电路包括第九控制晶体管和第十控制晶体管，所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管；
所述第一控制晶体管和所述第三控制晶体管对称设置于所述X轴两侧；
所述第二控制晶体管和所述第四控制晶体管对称设置于所述X轴两侧；
所述第五控制晶体管和所述第七控制晶体管对称设置于所述X轴两侧；
所述第六控制晶体管和所述第八控制晶体管对称设置于所述X轴两侧；
所述第九控制晶体管和所述第十一控制晶体管对称设置于所述X轴两侧；
所述第十控制晶体管和所述第十二控制晶体管对称设置于所述X轴两侧。
在具体实施时，第N级移位寄存器单元和第N+1级移位寄存器单元共用复位信号线、第一上拉控制线和第二上拉控制线，第N级移位寄存器单元和第N+1级移位寄存器单元之间可以存在平行于栅线的X轴；
所述第N级第一控制电路包括的第一控制晶体管和所述第N+1级第一控制电路包括的第三控制晶体管对称设置于X轴两侧，所述第N级第一控制电路包括的第二控制晶体管和所述第N+1级第一控制电路包括的第四控制晶体管对称设置于X轴两侧；
其中，所述第一控制晶体管、所述第二控制晶体管、所述第三控制晶体管和所述第四控制晶体管都与复位信号线电连接，因此，复位信号线与所述第一控制晶体管之间的走线长度，和所述复位信号线与所述第三控制晶体管之间的走线长度基本一致，从而使得第一控制晶体管接收到的复位信号的波形与第三控制晶体管接收到的复位信号的波形基本相同，并复位信号线与所述第二控制晶体管之间的走线长度，和所述复位信号线与所述第四控制晶体管之间的走线长度基本一致，从而使得第一控制晶体管接收到的复位信号的波形与第三控制晶体管接收到的复位信号的波形基本相同，能够防止由于信号走线长度差异产生的显示异常；
其中，所述第五控制晶体管、所述第六控制晶体管、所述第七控制晶体管和所述第八控制晶体管都与第一上拉控制线电连接，因此，第一上拉控制线与所述第五控制晶体管之间的走线长度，和所述第一上拉控制线与所述第七控制晶体管之间的走线长度基本一致，从而使得第五控制晶体管接收到的第一上拉控制信号的波形与第七控制晶体管接收到的第一上拉控制信号的波形基本相同，并第一上拉控制线与所述第六控制晶体管之间的走线长度，和所述第一上拉控制线与所述第八控制晶体管之间的走线长度基本一致，从而使得第六控制晶体管接收到的第一上拉控制信号的波形与第八控制晶体管接收到的第一上拉控制信号的波形基本相同，能够防止由于信号走线长度差异产生的显示异常；
其中，所述第九控制晶体管、所述第十控制晶体管、所述第十一控制晶体管和所述第十二控制晶体管都与第二上拉控制线电连接，因此，第二上拉控制线与所述第九控制晶体管之间的走线长度，和所述第二上拉控制线与所述第十一控制晶体管之间的走线长度基本一致，从而使得第九控制晶体管接收到的第二上拉控制信号的波形与第十一控制晶体管接收到的第二上拉控制信号的波形基本相同，并第二上拉控制线与所述第十控制晶体管之间的走线长度，和所述第二上拉控制线与所述第十二控制晶体管之间的走线长度基本一致，从而使得第十控制晶体管接收到的第二上拉控制信号的波形与第十二控制晶体管接收到的第二上拉控制信号的波形基本相同，能够防止由于信号走线长度差异产生的显示异常；
并且，两级相邻的栅极驱动单元共用复位信号线、第一上拉控制线和第二上拉控制线，能够尽可能少的减少信号线之间的跨线，以及由于跨线带来的寄生电容，保证了栅极驱动电路工作的稳定性；
并且，第N级上拉节点与第N级移位寄存器单元中的相应的晶体管连接的第一走线和第N+1级上拉节点与第N+1级移位寄存器单元中的相应的晶体管连接的第二走线之间距离很近，但由于在显示时间段T1，第N级上拉节点的电位的波形和第N+1级上拉节点的电位的波形一样，则即使所述第一走线和所述第二走线之间距离很近，发生了短路，也不会影响显示面板的正常显示，增加了容错率。
具体的，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级上拉控制节点控制电路、第N 级第四控制电路和第N级第五控制电路；所述第N+1级上拉节点控制电路包括第N+1级第四控制电路和第N+1级第五控制电路；
所述第N级第五控制电路包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，所述第N+1级第五控制电路包括第四十一晶体管、第四十二晶体管、第四十三晶体管和第四十四晶体管；
所述第十三晶体管和所述第四十三晶体管对称设置于所述X轴两侧，所述第十四晶体管和第四十四晶体管对称设置于所述X轴两侧，所述第十五晶体管和所述第四十一晶体管对称设置于X轴两侧，第十六晶体管和第四十二晶体管对称设置于所述X轴两侧。
在具体实施时，所述第N级第五控制电路可以包括：
第十三晶体管，控制极与第一下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十四晶体管，控制极与第一下拉节点电连接，第一极与所述第N级控制节点电连接，第二极与第一电压端电连接；
第十五晶体管，控制极与第二下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十六晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N 级控制节点电连接，第二极与第一电压端电连接；
所述第N+1级第五控制电路可以包括：
第四十一晶体管，控制极与第一下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十二晶体管，控制极与第一下拉节点电连接，第一极与所述第N+1 级控制节点电连接，第二极与第一电压端电连接；
第四十三晶体管，控制极与第二下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十四晶体管，控制极与所述第二下拉节点电连接，第一极与所述第 N+1级控制节点电连接，第二极与第一电压端电连接。
在本发明实施例中，第N级上拉节点与第N级移位寄存器单元中的相应的晶体管连接的第一走线和第N+1级上拉节点与第N+1级移位寄存器单元中的相应的晶体管连接的第二走线之间距离很近，并第N级移位寄存器单元和第N+1级移位寄存器单元共用第一下拉节点和第二下拉节点，因此所述第十三晶体管的控制极和所述第十四晶体管的控制极接收到的第一下拉节点的电位，与所述第四十一晶体管的控制极与所述第四十二晶体管的控制极接收到的第一下拉节点的电位基本相同，所述第十五晶体管的控制极和所述第十六晶体管的控制极接收到的第二下拉节点的电位，与所述第四十三晶体管的控制极与所述第四十四晶体管的控制极接收到的第二下拉节点的电位基本相同，能够防止由于信号走线长度差异产生的显示异常。
图7是本发明如图5所示的栅极驱动单元的具体实施例包括的第N级移位寄存器单元SN中的各晶体管的布局版图和本发明的如图5所示的栅极驱动单元的具体实施例包括的第N+1级移位寄存器单元SN+1中的各晶体管的布局版图。
图8是图7中的第一区域A1的放大示意图。
如图8所示，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴X0 (该X轴X0是为了理解各晶体管的对称设置关系而绘制的)；
如图8所示，所述第一控制晶体管M8和所述第三控制晶体管M36对称设置于所述X轴X0两侧；
所述第二控制晶体管M9和所述第四控制晶体管M37对称设置于所述X 轴X0两侧；
所述第五控制晶体管和M11所述第七控制晶体管M39对称设置于所述X 轴X0两侧；
所述第六控制晶体管M12和所述第八控制晶体管M40对称设置于所述X 轴X0两侧；
所述第九控制晶体管M7_1和所述第十一控制晶体管M35_1对称设置于所述X轴X0两侧；
所述第十控制晶体管M7_2和所述第十二控制晶体管M35_2对称设置于所述X轴X0两侧；
在图8中，标号为S1的为第一上拉控制线，标号为S2的为第二上拉控制线，标号为TRST的为复位信号线，标号为81的为与第N级上拉节点连接的第一走线，标号为82的为与第N+1级上拉节点连接的第二走线，标号为83 的为与第一下拉节点连接的第三走线，标号为84的为与第二下拉节点连接的第四走线。
在图8中，标号为M13的为第十三晶体管，标号为M14的为第十四晶体管，标号为M15的为第十五晶体管，标号为M16的为第十六晶体管，标号为 M43的为第四十三晶体管，标号为M44的为第四十四晶体管，标号为41的为第四十一晶体管，标号为42的为第四十二晶体管；
在具体实施时，M13和M43可以对称设置于X轴X0两侧，M14和M44 可以对称设置于X轴X0两侧，M15和M41可以对称设置于X轴X0两侧， M16和M42可以对称设置于X轴X0两侧，但不以为限。
本发明实施例提供一种采用TOP GATE(顶栅)工艺、顶发射技术的高分辨8kAMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极管)像素结构，采用包括两个栅极驱动信号输出端的GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)设计方案。
本发明实施例所述的显示面板包括上述的显示基板。
本发明实施例所述的显示装置包括上述的显示面板。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视本发明的保护范围。

Claims (17)

1.一种栅极驱动单元，其特征在于，包括第N级移位寄存器单元和第N+1级移位寄存器单元，N为正整数；
所述第N级移位寄存器单元包括第N级上拉节点控制电路，所述第N+1级移位寄存器单元包括第N+1级上拉节点控制电路；
所述第N级上拉节点控制电路分别与第N级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路分别与第N+1级上拉节点和控制线电连接，用于在所述控制线输入的控制信号的控制下，控制所述第N+1级上拉节点的电位；
所述第N+1级上拉节点控制电路还包括第N+1级第四控制电路和第N+1级第五控制电路，其中，
所述第N+1级第四控制电路分别与第一时钟信号端、第N级上拉控制节点、第N+1级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N+1级控制节点之间连通，并控制所述第N+1级控制节点与所述第N+1级上拉节点之间连通，并在所述第N+1级上拉节点的电位的控制下，控制所述第N+1级控制节点与所述第二电压端之间连通；
所述第N+1级第五控制电路分别与第一下拉节点、第二下拉节点、第N+1级上拉节点、第N+1级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N+1级上拉节点与所述第N+1级控制节点之间连通，并控制第N+1级控制节点与所述第一电压端之间连通；
所述第N+1级第四控制电路包括第三十三晶体管、第三十四晶体管和第三十八晶体管；
第三十三晶体管的控制极与所述第一时钟信号端电连接，第三十三晶体管的第一极与所述第N级上拉控制节点电连接，第三十三晶体管的第二极与所述第N+1级控制节点电连接；
第三十四晶体管的控制极与所述第一时钟信号端电连接，第三十四晶体管的第一极与所述第N+1级控制节点电连接，第三十四晶体管的第二极与第N+1级上拉节点电连接；
第三十八晶体管的控制极与第N+1级上拉节点电连接，第三十八晶体管的第一极与所述第N+1级控制节点电连接，第三十八晶体管的第二极与所述第二电压端电连接；
所述第N+1级第五控制电路包括：
第四十一晶体管，控制极与第一下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十二晶体管，控制极与第一下拉节点电连接，第一极与所述第N+1级控制节点电连接，第二极与第一电压端电连接；
第四十三晶体管，控制极与第二下拉节点电连接，第一极与第N+1级上拉节点电连接，第二极与所述第N+1级控制节点电连接；
第四十四晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N+1级控制节点电连接，第二极与第一电压端电连接。
2.如权利要求1所述的栅极驱动单元，其特征在于，所述控制线包括第一上拉控制线、第二上拉控制线和复位信号线;
所述第N级上拉节点控制电路用于在所述第一上拉控制线提供的第一上拉控制信号、所述第二上拉控制线提供的第二上拉控制信号和所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点的电位；
所述第N+1级上拉节点控制电路用于在一上拉控制信号、第二上拉控制信号和复位信号的控制下，控制所述第N+1级上拉节点的电位。
3.如权利要求2所述的栅极驱动单元，其特征在于，所述第N级上拉节点控制电路包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路，其中，
所述第N级第一控制电路分别与所述复位信号线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第二控制电路分别与所述第一上拉控制线、第N级控制节点、第一电压端和第N级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N级上拉节点、所述第N级控制节点和所述第一电压端之间连通；
所述第N级第三控制电路分别与所述第二上拉控制线、第N级控制节点和所述第N级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N级控制节点和所述第N级上拉节点之间连通；
所述第N+1级上拉节点控制电路包括第N+1级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路，其中，
所述第N+1级第一控制电路分别与所述复位信号线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述复位信号线提供的复位信号的控制下，控制所述第N+1级上拉节点、所述第N+1级控制节点和所述第一电压端之间连通；
所述第N+1级第二控制电路分别与所述第一上拉控制线、第N+1级控制节点、第一电压端和第N+1级上拉节点电连接，用于在所述第一上拉控制线提供的第一上拉控制信号的控制下，控制所述第N+1级上拉节点、所述第N+1级控制节点和所述第一电压端之间连通；
所述第N+1级第三控制电路分别与所述第二上拉控制线、第N+1级控制节点和所述第N+1级上拉节点电连接，用于在所述第二上拉控制线输入的第二上拉控制信号的控制下，控制所述第二上拉控制线、所述第N+1级控制节点和所述第N+1级上拉节点之间连通。
4.如权利要求2所述的栅极驱动单元，其特征在于，所述第一上拉控制线与第N+8级进位信号端电连接，所述第二上拉控制线与第N-4级进位信号端电连接。
5.如权利要求3所述的栅极驱动单元，其特征在于，所述第N级第一控制电路包括第一控制晶体管和第二控制晶体管，其中，
所述第一控制晶体管的控制极与所述复位信号线电连接，所述第一控制晶体管的第一极与所述第N级上拉节点电连接，所述第一控制晶体管的第二极与所述第N级控制节点电连接；
所述第二控制晶体管的控制极与所述复位信号线电连接，所述第二控制晶体管的第一极与所述第N级控制节点电连接，所述第二控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管，其中，
所述第三控制晶体管的控制极与所述复位信号线电连接，所述第三控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第三控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第四控制晶体管的控制极与所述复位信号线电连接，所述第四控制晶体管的第一极与所述第N+1级控制节点电连接，所述第四控制晶体管的第二极与所述第一电压端电连接。
6.如权利要求3所述的栅极驱动单元，其特征在于，所述第N级第二控制电路包括第五控制晶体管和第六控制晶体管，其中，
所述第五控制晶体管的控制极与所述第一上拉控制线电连接，所述第五控制晶体管的第一极与所述第N级上拉节点电连接，所述第五控制晶体管的第二极与所述第N级控制节点电连接；
所述第六控制晶体管的控制极与所述第一上拉控制线电连接，所述第六控制晶体管的第一极与所述第N级控制节点电连接，所述第六控制晶体管的第二极与所述第一电压端电连接；
所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管，其中，
所述第七控制晶体管的控制极与所述第一上拉控制线电连接，所述第七控制晶体管的第一极与所述第N+1级上拉节点电连接，所述第七控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第八控制晶体管的控制极与所述第一上拉控制线电连接，所述第八控制晶体管的第一极与所述第N+1级控制节点电连接，所述第八控制晶体管的第二极与所述第一电压端电连接。
7.如权利要求3所述的栅极驱动单元，其特征在于，所述第N级第三控制电路包括第九控制晶体管和第十控制晶体管，其中，
所述第九控制晶体管的控制极和所述第九控制晶体管的第一极与所述第二上拉控制线电连接，所述第九控制晶体管的第二极与所述第N级控制节点电连接；
所述第十控制晶体管的控制极与所述第二上拉控制线电连接，所述第十控制晶体管的第一极与所述第N级控制节点电连接，所述第十控制晶体管的第二极与所述第N级上拉节点电连接；
所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管，其中，
所述第十一控制晶体管的控制极和所述第十一控制晶体管的第一极与所述第二上拉控制线电连接，所述第十一控制晶体管的第二极与所述第N+1级控制节点电连接；
所述第十二控制晶体管的控制极与所述第二上拉控制线电连接，所述第十二控制晶体管的第一极与所述第N+1级控制节点电连接，所述第十二控制晶体管的第二极与所述第N+1级上拉节点电连接。
8.如权利要求3至7中任一权利要求所述的栅极驱动单元，其特征在于，所述第N级上拉节点控制电路还包括第N级上拉控制节点控制电路、第N级第四控制电路和第N级第五控制电路，其中，
所述第N级上拉控制节点控制电路分别与使能端、第二上拉控制线、第一节点、第一电压端、第二电压端、第一时钟信号端和第N级上拉控制节点电连接，用于在所述使能端提供的使能信号的控制下，根据所述第二上拉控制线的电位、第一电压和第二电压，控制第一节点的电位，并在所述第一节点的电位的控制下，控制所述第N级上拉控制节点与所述第一时钟信号端之间连通；
所述第N级第四控制电路分别与第一时钟信号端、所述第N级上拉控制节点、第N级控制节点和第二电压端电连接，用于在第一时钟信号的控制下，控制第N级上拉控制节点与所述第N级控制节点之间连通，并控制所述第N级控制节点与所述第N级上拉节点之间连通，并在所述第N级上拉节点的电位的控制下，控制所述第N级控制节点与所述第二电压端之间连通；
所述第N级第五控制电路分别与第一下拉节点、第二下拉节点、第N级上拉节点、第N级控制节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通，并用于在第二下拉节点的电位的控制下，控制所述第N级上拉节点与所述第N级控制节点之间连通，并控制第N级控制节点与所述第一电压端之间连通。
9.如权利要求8所述的栅极驱动单元，其特征在于，所述第N级上拉控制节点控制电路包括：
第一晶体管，控制极与使能端电连接，第一极与第二上拉控制线电连接；
第二晶体管，控制极与所述使能端电连接，第一极与所述第一晶体管的第二极电连接，第二极与第一电压端电连接；
第三晶体管，控制极与所述第一节点电连接，第一极与所述第一晶体管的第二极电连接，第二极与所述第二电压端电连接；
第一电容，第一端与所述第一节点电连接，第二端与所述第一电压端电连接；
第四晶体管，控制极与所述第一节点电连接，第一极与所述第一时钟信号端电连接，第二极与第N级上拉控制节点电连接。
10.如权利要求8所述的栅极驱动单元，其特征在于，所述第N级第四控制电路包括第五晶体管、第六晶体管和第十晶体管；
第五晶体管的控制极与所述第一时钟信号端电连接，第五晶体管的第一极与所述第N级上拉控制节点电连接，第五晶体管的第二极与所述第N级控制节点电连接；
第六晶体管的控制极与所述第一时钟信号端电连接，第六晶体管的第一极与所述第N级控制节点电连接，第六晶体管的第二极与第N级上拉节点电连接；
第十晶体管的控制极与第N级上拉节点电连接，第十晶体管的第一极与所述第N级控制节点电连接，第十晶体管的第二极与所述第二电压端电连接。
11.如权利要求8所述的栅极驱动单元，其特征在于，所述第N级第五控制电路包括：
第十三晶体管，控制极与第一下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十四晶体管，控制极与第一下拉节点电连接，第一极与所述第N级控制节点电连接，第二极与第一电压端电连接；
第十五晶体管，控制极与第二下拉节点电连接，第一极与第N级上拉节点电连接，第二极与所述第N级控制节点电连接；
第十六晶体管，控制极与所述第二下拉节点电连接，第一极与所述第N级控制节点电连接，第二极与第一电压端电连接。
12.一种栅极驱动电路，其特征在于，包括多个如权利要求1至11中任一权利要求所述的栅极驱动单元。
13.一种显示基板，其特征在于，包括衬底基板和设置于所述衬底基板上的如权利要求12所述的栅极驱动电路。
14.如权利要求13所述的显示基板，其特征在于，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级第一控制电路、第N级第二控制电路和第N级第三控制电路，所述第N+1级上拉节点控制电路包括第N+1级第一控制电路、第N+1级第二控制电路和第N+1级第三控制电路；
所述第N级第一控制电路包括第一控制晶体管和第二控制晶体管，所述第N+1级第一控制电路包括第三控制晶体管和第四控制晶体管；所述第N级第二控制电路包括第五控制晶体管和第六控制晶体管，所述第N+1级第二控制电路包括第七控制晶体管和第八控制晶体管；所述第N级第三控制电路包括第九控制晶体管和第十控制晶体管，所述第N+1级第三控制电路包括第十一控制晶体管和第十二控制晶体管；
所述第一控制晶体管和所述第三控制晶体管对称设置于所述X轴两侧；
所述第二控制晶体管和所述第四控制晶体管对称设置于所述X轴两侧；
所述第五控制晶体管和所述第七控制晶体管对称设置于所述X轴两侧；
所述第六控制晶体管和所述第八控制晶体管对称设置于所述X轴两侧；
所述第九控制晶体管和所述第十一控制晶体管对称设置于所述X轴两侧；
所述第十控制晶体管和所述第十二控制晶体管对称设置于所述X轴两侧。
15.如权利要求13所述的显示基板，其特征在于，在所述栅极驱动单元包括的第N级移位寄存器单元和该栅极驱动单元包括的第N+1级移位寄存器单元之间存在平行于栅线的X轴；
所述第N级上拉节点控制电路包括第N级上拉控制节点控制电路、第N级第四控制电路和第N级第五控制电路；所述第N+1级上拉节点控制电路包括第N+1级第四控制电路和第N+1级第五控制电路；
所述第N级第五控制电路包括第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管，所述第N+1级第五控制电路包括第四十一晶体管、第四十二晶体管、第四十三晶体管和第四十四晶体管；
所述第十三晶体管和所述第四十三晶体管对称设置于所述X轴两侧，所述第十四晶体管和第四十四晶体管对称设置于所述X轴两侧，所述第十五晶体管和所述第四十一晶体管对称设置于X轴两侧，第十六晶体管和第四十二晶体管对称设置于所述X轴两侧。
16.一种显示面板，其特征在于，包括如权利要求13至14中任一权利要求所述的显示基板。
17.一种显示装置，其特征在于，包括如权利要求16所述的显示面板。
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