JP7258044B2 - シフトレジスタ及びその駆動方法、ゲート駆動回路並びに表示装置 - Google Patents

Description

本開示は表示の技術分野に関し、具体的には、シフトレジスタ及びその駆動方法、ゲート駆動回路、アレイ基板並びに表示装置に関する。

アレイ基板行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡと略称する）技術は、ゲート駆動回路をアレイ基板上に作製して、画素回路を順次走査する機能を実現する。ゲート駆動回路は、カスケード接続される複数のシフトレジスタを備えうる。シフトレジスタの出力端子が走査信号を出力して画素回路を駆動するとともに、カスケード信号を出力して次段のシフトレジスタを駆動する。

表示分野、特に有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称する）表示装置では、現在、ゲート駆動回路はいずれもＧＡＴＥ ＩＣに集積されている。ＩＣ設計では、チップの面積はチップのコストに影響を与える主な要素である。

本明細書で説明される実施態様は、シフトレジスタ及びその駆動方法、ゲート駆動回路並びに表示装置を提供する。

本開示の第１態様によれば、シフトレジスタを提供する。該シフトレジスタは、ブランキング入力回路、Ｎ個のシフトレジスタ回路及び補償選択回路を備える。前記ブランキング入力回路は、ブランキング入力信号を格納し、そして前記ブランキング入力信号及びブランキング制御信号に基づいてブランキングプルダウン信号を、Ｎ個のプルダウンノードを経由して前記Ｎ個のシフトレジスタ回路に提供するように構成される。前記Ｎ個のシフトレジスタ回路は、前記ブランキング入力回路に結合され、そしてブランキング期間に、前記ブランキングプルダウン信号及び対応するクロック信号に基づいてそれぞれのブランキング出力信号を出力するように構成される。前記補償選択回路は、補償選択制御信号の制御下で前記ブランキング入力信号を前記ブランキング入力回路に提供するように構成される。ここでは、Ｎは１よりも大きい自然数である。

本開示の幾つかの実施態様では、前記Ｎ個のシフトレジスタ回路は更に、表示期間に、表示入力信号及び対応するクロック信号に基づいてそれぞれの表示出力信号を出力するように構成される。前記表示出力信号のうちの１つの表示出力信号は、前記ブランキング入力信号として前記補償選択回路に提供される。

本開示の幾つかの実施態様では、前記ブランキング入力回路は格納サブ回路及び絶縁サブ回路を備える。前記格納サブ回路は、前記ブランキング入力信号を格納するように構成される。前記絶縁サブ回路は、前記ブランキング入力信号及び前記ブランキング制御信号に基づいて前記ブランキングプルダウン信号を前記Ｎ個のプルダウンノードに提供するように構成される。

本開示の幾つかの実施態様では、前記絶縁サブ回路は第１トランジスタ及びＮ個の第２トランジスタを備える。前記第１トランジスタの制御電極は前記格納サブ回路に結合される。前記第１トランジスタの第１電極はブランキングプルダウン信号端子に結合される。前記第１トランジスタの第２電極は前記Ｎ個の第２トランジスタの第１電極に結合される。前記Ｎ個の第２トランジスタの制御電極はブランキング制御端子に結合される。前記Ｎ個の第２トランジスタの第２電極は対応するプルダウンノードに結合される。

本開示の幾つかの実施態様では、前記絶縁サブ回路は第３トランジスタ、第４トランジスタ及びＮ個の第５トランジスタを備える。前記第３トランジスタの制御電極は前記格納サブ回路に結合される。前記第３トランジスタの第１電極は前記ブランキング制御端子に結合される。前記第３トランジスタの第２電極は前記第４トランジスタの第２電極及び前記Ｎ個の第５トランジスタの制御電極に結合される。前記第４トランジスタの制御電極は第２ブランキング制御端子に結合される。前記第４トランジスタの第１電極は第１電圧端子に結合される。前記Ｎ個の第５トランジスタの第１電極はブランキングプルダウン信号端子に結合される。前記Ｎ個の第５トランジスタの第２電極は対応するプルダウンノードに結合される。

本開示の幾つかの実施態様では、前記絶縁サブ回路は第６トランジスタ、２個の第７トランジスタ及びＮ個の第８トランジスタを備える。前記第６トランジスタの制御電極は前記格納サブ回路に結合される。前記第６トランジスタの第１電極はブランキング制御端子に結合される。前記第６トランジスタの第２電極は前記２個の第７トランジスタの第２電極及び前記Ｎ個の第８トランジスタの制御電極に結合される。前記２個の第７トランジスタの制御電極はそれぞれ第３ブランキング制御端子及び第４ブランキング制御端子に結合される。前記２個の第７トランジスタの第１電極は第１電圧端子に結合される。前記Ｎ個の第８トランジスタの第１電極はブランキングプルダウン信号端子に結合される。前記Ｎ個の第８トランジスタの第２電極は対応するプルダウンノードに結合される。

本開示の幾つかの実施態様では、前記格納サブ回路は第１コンデンサを備える。前記第１コンデンサの第１端子は前記補償選択回路及び前記絶縁サブ回路に結合される。前記第１コンデンサの第２端子は第１電圧端子に結合される。

本開示の幾つかの実施態様では、前記補償選択回路は第９トランジスタを備える。前記第９トランジスタの制御電極は補償選択制御端子に結合される。前記第９トランジスタの第１電極はブランキング入力信号端子に結合される。前記第９トランジスタの第２電極は前記絶縁サブ回路に結合される。

本開示の幾つかの実施態様では、前記シフトレジスタ回路は表示入力回路、表示リセット回路、ブランキングリセット回路、プルアップ回路、出力プルアップ回路及び出力回路を備える。前記表示入力回路は、表示入力信号に基づいて表示プルダウン信号を前記プルダウンノードに提供するように構成される。前記表示リセット回路は、表示リセット信号に基づいて前記プルダウンノードをリセットするように構成される。前記ブランキングリセット回路は、ブランキングリセット信号に基づいて前記プルダウンノードをリセットするように構成される。前記プルアップ回路は、前記プルダウンノードをリセットした後、前記プルダウンノードのレベルを維持し、そして第１プルアップノードと第２プルアップノードを交互にプルダウンするように構成される。前記出力プルアップ回路は、前記第１プルアップノード及び前記第２プルアップノードのレベルに基づいて前記シフトレジスタのブランキング出力信号及び表示出力信号をプルアップするように構成される。前記出力回路は、ブランキング期間に、前記ブランキングプルダウン信号及び対応するクロック信号に基づいて前記ブランキング出力信号を出力し、そして表示期間に、前記表示プルダウン信号及び対応するクロック信号に基づいて前記表示出力信号を出力するように構成される。

本開示の幾つかの実施態様では、前記表示リセット回路は第１１トランジスタを備える。前記第１１トランジスタの制御電極は表示リセット端子に結合される。前記第１１トランジスタの第１電極は第１電圧端子に結合される。前記第１１トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の幾つかの実施態様では、前記ブランキングリセット回路は第１２トランジスタを備える。前記第１２トランジスタの制御電極はブランキングリセット端子に結合される。前記第１２トランジスタの第１電極は第１電圧端子に結合される。前記第１２トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の幾つかの実施態様では、前記プルアップ回路は第１３～第２４トランジスタを備える。第１３トランジスタの制御電極及び第１電極は第１制御端子に結合される。前記第１３トランジスタの第２電極は第１プルアップノードに結合される。第１４トランジスタの制御電極は前記プルダウンノードに結合される。前記第１４トランジスタの第１電極は第１電圧端子に結合される。前記第１４トランジスタの第２電極は前記第１プルアップノードに結合される。第１５トランジスタの制御電極は前記第１プルアップノードに結合される。前記第１５トランジスタの第１電極は前記第１電圧端子に結合される。前記第１５トランジスタの第２電極は前記プルダウンノードに結合される。第１６トランジスタの制御電極はブランキング制御端子に結合される。前記第１６トランジスタの第１電極は前記第１７トランジスタの第２電極に結合される。前記第１６トランジスタの第２電極は前記第１プルアップノードに結合される。第１７トランジスタの制御電極はプルダウン制御ノードに結合される。前記第１７トランジスタの第１電極は前記第１電圧端子に結合される。第１８トランジスタの制御電極は表示入力端子に結合される。前記第１８トランジスタの第１電極は前記第１電圧端子に結合される。前記第１８トランジスタの第２電極は前記第１プルアップノードに結合される。第１９トランジスタの制御電極及び第１電極は第２制御端子に結合される。前記第１９トランジスタの第２電極は第２プルアップノードに結合される。第２０トランジスタの制御電極は前記プルダウンノードに結合される。前記第２０トランジスタの第１電極は前記第１電圧端子に結合される。前記第２０トランジスタの第２電極は前記第２プルアップノードに結合される。第２１トランジスタの制御電極は前記第２プルアップノードに結合される。前記第２１トランジスタの第１電極は前記第１電圧端子に結合される。前記第２１トランジスタの第２電極は前記プルダウンノードに結合される。第２２トランジスタの制御電極は前記ブランキング制御端子に結合される。前記第２２トランジスタの第１電極は前記第２３トランジスタの第２電極に結合される。前記第２２トランジスタの第２電極は前記第２プルアップノードに結合される。第２３トランジスタの制御電極は前記プルダウン制御ノードに結合される。前記第２３トランジスタの第１電極は前記第１電圧端子に結合される。第２４トランジスタの制御電極は前記表示入力端子に結合される。前記第２４トランジスタの第１電極は前記第１電圧端子に結合される。前記第２４トランジスタの第２電極は前記第２プルアップノードに結合される。

本開示の幾つかの実施態様では、前記プルアップ回路は第１３～第１６トランジスタ、第１８～第２２トランジスタ及び第２４トランジスタを備える。第１３トランジスタの制御電極及び第１電極は第１制御端子に結合される。前記第１３トランジスタの第２電極は第１プルアップノードに結合される。第１４トランジスタの制御電極は前記プルダウンノードに結合される。前記第１４トランジスタの第１電極は前記第１電圧端子に結合される。前記第１４トランジスタの第２電極は前記第１プルアップノードに結合される。第１５トランジスタの制御電極は前記第１プルアップノードに結合される。前記第１５トランジスタの第１電極は前記第１電圧端子に結合される。前記第１５トランジスタの第２電極は前記プルダウンノードに結合される。第１６トランジスタの制御電極は前記ブランキング制御端子に結合される。前記第１６トランジスタの第１電極は前記第１電圧端子に結合される。前記第１６トランジスタの第２電極は前記第１プルアップノードに結合される。第１８トランジスタの制御電極は前記表示入力端子に結合される。前記第１８トランジスタの第１電極は前記第１電圧端子に結合される。前記第１８トランジスタの第２電極は前記第１プルアップノードに結合される。第１９トランジスタの制御電極及び第１電極は第２制御端子に結合される。前記第１９トランジスタの第２電極は第２プルアップノードに結合される。第２０トランジスタの制御電極は前記プルダウンノードに結合される。前記第２０トランジスタの第１電極は前記第１電圧端子に結合される。前記第２０トランジスタの第２電極は前記第２プルアップノードに結合される。第２１トランジスタの制御電極は前記第２プルアップノードに結合される。前記第２１トランジスタの第１電極は前記第１電圧端子に結合される。前記第２１トランジスタの第２電極は前記プルダウンノードに結合される。第２２トランジスタの制御電極は前記ブランキング制御端子に結合される。前記第２２トランジスタの第１電極は前記第１電圧端子に結合される。前記第２２トランジスタの第２電極は前記第２プルアップノードに結合される。第２４トランジスタの制御電極は前記表示入力端子に結合される。前記第２４トランジスタの第１電極は前記第１電圧端子に結合される。前記第２４トランジスタの第２電極は前記第２プルアップノードに結合される。

本開示の幾つかの実施態様では、前記プルアップ回路は第１３～第１５トランジスタ、第１８～第２１トランジスタ及び第２４トランジスタを備える。第１３トランジスタの制御電極及び第１電極は第１制御端子に結合される。前記第１３トランジスタの第２電極は第１プルアップノードに結合される。第１４トランジスタの制御電極は前記プルダウンノードに結合される。前記第１４トランジスタの第１電極は前記第１電圧端子に結合される。前記第１４トランジスタの第２電極は前記第１プルアップノードに結合される。第１５トランジスタの制御電極は前記第１プルアップノードに結合される。前記第１５トランジスタの第１電極は前記第１電圧端子に結合される。前記第１５トランジスタの第２電極は前記プルダウンノードに結合される。第１８トランジスタの制御電極は前記表示入力端子に結合される。前記第１８トランジスタの第１電極は前記第１電圧端子に結合される。前記第１８トランジスタの第２電極は前記第１プルアップノードに結合される。第１９トランジスタの制御電極及び第１電極は第２制御端子に結合される。前記第１９トランジスタの第２電極は第２プルアップノードに結合される。第２０トランジスタの制御電極は前記プルダウンノードに結合される。前記第２０トランジスタの第１電極は前記第１電圧端子に結合される。前記第２０トランジスタの第２電極は前記第２プルアップノードに結合される。第２１トランジスタの制御電極は前記第２プルアップノードに結合される。前記第２１トランジスタの第１電極は前記第１電圧端子に結合される。前記第２１トランジスタの第２電極は前記プルダウンノードに結合される。第２４トランジスタの制御電極は前記表示入力端子に結合される。前記第２４トランジスタの第１電極は前記第１電圧端子に結合される。前記第２４トランジスタの第２電極は前記第２プルアップノードに結合される。

本開示の幾つかの実施態様では、前記出力プルアップ回路は第２５～第２８トランジスタを備える。第２５トランジスタの制御電極は前記第１プルアップノードに結合される。前記第２５トランジスタの第１電極は第１電圧端子に結合される。前記第２５トランジスタの第２電極はシフト信号出力端子に結合される。第２６トランジスタの制御電極は前記第１プルアップノードに結合される。前記第２６トランジスタの第１電極は前記第１電圧端子に結合される。前記第２６トランジスタの第２電極は第１画素信号出力端子に結合される。第２７トランジスタの制御電極は前記第２プルアップノードに結合される。前記第２７トランジスタの第１電極は前記第１電圧端子に結合される。前記第２７トランジスタの第２電極は前記シフト信号出力端子に結合される。第２８トランジスタの制御電極は前記第２プルアップノードに結合される。前記第２８トランジスタの第１電極は前記第１電圧端子に結合される。前記第２８トランジスタの第２電極は前記第１画素信号出力端子に結合される。前記出力回路は第２９トランジスタ、第３０トランジスタ及び第２コンデンサを備える。第２９トランジスタの制御電極は前記プルダウンノードに結合される。前記第２９トランジスタの第１電極は第１クロック信号端子に結合される。前記第２９トランジスタの第２電極は前記シフト信号出力端子に結合される。第３０トランジスタの制御電極は前記プルダウンノードに結合される。前記第３０トランジスタの第１電極は前記第１クロック信号端子に結合される。前記第３０トランジスタの第２電極は前記第１画素信号出力端子に結合される。

本開示の幾つかの実施態様では、前記出力プルアップ回路は第３１トランジスタ及び第３２トランジスタを更に備える。第３１トランジスタの制御電極は前記第１プルアップノードに結合される。前記第３１トランジスタの第１電極は前記第１電圧端子に結合される。前記第３１トランジスタの第２電極は第２画素信号出力端子に結合される。第３２トランジスタの制御電極は前記第２プルアップノードに結合される。前記第３２トランジスタの第１電極は前記第１電圧端子に結合される。前記第３２トランジスタの第２電極は前記第２画素信号出力端子に結合される。前記出力回路は第３３トランジスタ及び第３コンデンサを更に備える。第３３トランジスタの制御電極は前記プルダウンノードに結合される。前記第３３トランジスタの第１電極は第２クロック信号端子に結合される。前記第３３トランジスタの第２電極は前記第２画素信号出力端子に結合される。前記第３コンデンサの第１端子は前記プルダウンノードに結合される。前記第３コンデンサの第２端子は前記第２画素信号出力端子に結合される。

本開示の幾つかの実施態様では、前記表示入力回路は第１０トランジスタを備える。前記第１０トランジスタの制御電極は表示入力端子に結合される。前記第１０トランジスタの第１電極は表示プルダウン信号端子に結合される。前記第１０トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の幾つかの実施態様では、前記表示入力回路は第３４トランジスタ及び第３５トランジスタを備える。前記第３４トランジスタの制御電極及び第１電極は前記表示入力端子に結合される。前記第３４トランジスタの第２電極は前記第３５トランジスタの第１電極に結合される。前記第３５トランジスタの制御電極は前記表示入力端子に結合される。前記第３５トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の幾つかの実施態様では、前記表示入力回路は第３６トランジスタ及び第３７トランジスタを備える。前記第３６トランジスタの制御電極は前記表示入力端子に結合される。前記第３６トランジスタの第１電極は前記表示プルダウン信号端子に結合される。前記第３６トランジスタの第２電極は前記第３７トランジスタの制御電極及び第１電極に結合される。前記第３７トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の幾つかの実施態様では、前記表示入力回路は第３８トランジスタを備える。前記第３８トランジスタの制御電極及び第１電極は前記表示入力端子に結合される。前記第３８トランジスタの第２電極は前記プルダウンノードに結合される。

本開示の第２態様によれば、ゲート駆動回路を提供する。該ゲート駆動回路は、カスケード接続される本開示の第１態様に係るシフトレジスタを複数備える。各段のシフトレジスタの補償選択制御端子には、対応する補償選択制御信号が提供される。各段のシフトレジスタのブランキング制御端子には、対応するブランキング制御信号が提供される。Ｋ×Ｎ個のシフトレジスタ回路のうちの第１シフトレジスタ回路の表示入力端子には、スタート信号が提供される。前記第１シフトレジスタ回路の表示リセット端子は、第（ｉ／２＋２）シフトレジスタ回路のシフト信号出力端子に結合される。前記第１シフトレジスタ回路の第１クロック信号端子には、第１クロック信号が提供される。第２シフトレジスタ回路の表示入力端子には、前記スタート信号が提供される。前記第２シフトレジスタ回路の表示リセット端子は、第（ｉ／２＋３）シフトレジスタ回路のシフト信号出力端子に結合される。前記第２シフトレジスタ回路の第１クロック信号端子には、第２クロック信号が提供される。第ｎシフトレジスタ回路の表示入力端子は、第（ｎ－ｉ／２）シフトレジスタ回路のシフト信号出力端子に結合される。第ｎシフトレジスタ回路の表示リセット端子は、第（ｎ＋ｉ／２＋１）シフトレジスタ回路のシフト信号出力端子に結合される。第ｎシフトレジスタ回路の第１クロック信号端子には、第Ｍクロック信号が提供される。表示期間に、第１～第ｉクロック信号のクロック周期は同じである。前記クロック周期は時間の長さが同じであるｉ個の段階を含む。第１～第ｉクロック信号は順に１／ｉ個のクロック周期ずつシフトする。Ｋは１よりも大きい自然数である。ｉは偶数である。ｎは２よりも大きく且つＫ×Ｎ以下の自然数である。ｎがｉの整数倍である場合、Ｍはｉであり、そうでない場合、Ｍはｎ ＭＯＤ ｉである。

本開示の幾つかの実施態様では、Ｎは４である。

本開示の幾つかの実施態様では、ｉは４である。

本開示の幾つかの実施態様では、第ｎシフトレジスタ回路の第２クロック信号端子には、第（ｉ＋Ｍ）クロック信号が提供される。表示期間に、第（ｉ＋１）～第２ｉクロック信号はそれぞれ第１～第ｉクロック信号の波形と同じである。

本開示の第３態様によれば、本開示の第１態様に係るシフトレジスタを駆動するための駆動方法を提供する。該駆動方法は、表示期間に、前記補償選択信号に応じて前記ブランキング入力信号を前記ブランキング入力回路に提供し、そして前記ブランキング入力回路に前記ブランキング入力信号を格納するステップと、ブランキング期間に、格納されたブランキング入力信号及びブランキング制御信号に応じて、ブランキングプルダウン信号を前記Ｎ個のプルダウンノードに提供し、それにより前記Ｎ個のシフトレジスタ回路がそれぞれ前記ブランキングプルダウン信号及び対応するクロック信号に基づいてそれぞれのブランキング出力信号を出力するステップと、を含む。

本開示の幾つかの実施態様では、該駆動方法は、表示期間に、表示入力信号に応じて表示プルダウン信号を対応するプルダウンノードに入力するステップと、前記プルダウンノードのレベル及び対応するクロック信号に応じて、対応する表示出力信号を出力するステップと、を更に含む。

本開示の第４態様によれば、アレイ基板を提供する。該アレイ基板は本開示の第２態様に係るゲート駆動回路を備える。

本開示の第５態様によれば、表示装置を提供する。該表示装置は本開示の第４態様に係るアレイ基板を備える。

本開示の実施形態の技術的解決手段をより明確に説明するために、以下、実施形態の図面を簡単に説明し、なお、以下説明される図面は単に本開示の幾つかの実施形態に関し、本開示を限定するものではない。

本開示の実施形態に係るシフトレジスタの概略ブロック図である。 本開示の別の実施形態に係るシフトレジスタの概略ブロック図である。 本開示の実施形態に係るシフトレジスタの補償選択回路及びブランキング入力回路の概略回路図である。 本開示の別の実施形態に係るシフトレジスタの補償選択回路及びブランキング入力回路の概略回路図である。 本開示の更に別の実施形態に係るシフトレジスタの補償選択回路及びブランキング入力回路の概略回路図である。 本開示のまた更に別の実施形態に係るシフトレジスタの補償選択回路及びブランキング入力回路の概略回路図である。 本開示の実施形態に係るシフトレジスタのシフトレジスタ回路の概略回路図である。 本開示の別の実施形態に係るシフトレジスタのシフトレジスタ回路の概略回路図である。 本開示の更に別の実施形態に係るシフトレジスタのシフトレジスタ回路の概略回路図である。 本開示のまた更に別の実施形態に係るシフトレジスタのシフトレジスタ回路の概略回路図である。 本開示の実施形態に係るシフトレジスタの表示入力回路の概略回路図である。 図１又は図２に示されるシフトレジスタに用いられる幾つかの信号のタイミング図である。 本開示の実施形態に係るゲート駆動回路の概略ブロック図である。 本開示の実施形態に係る表示装置の概略ブロック図である。

本開示の実施形態の目的、技術的解決手段及び利点をより明確にするために、以下、図面を参照しながら本開示の実施形態の技術的解決手段を明確かつ完全に説明する。明らかなように、説明される実施形態は本開示の一部の実施形態であり、すべての実施形態ではない。説明される本開示の実施形態をもとに、当業者が創造的な労力を要することなく想到し得るほかの実施形態はすべて本開示の保護範囲に属する。

別途定義しない限り、ここで使用されるすべての用語（技術用語及び科学用語を含む）は本開示の主題の属する分野の当業者が通常理解する意味と同じ意味を有する。更になお、通常使用される辞書に定義されるような用語は、別途明確に定義しない限り、理想化されたり過度に正式な形式で解釈されたりすることなく、明細書のコンテキスト及び関連技術における意味に一致する意味を有すると解釈されるべきである。例えばここで使用される、２個以上の部分を「接続」又は「結合」するという表現は、これらの部分を直接連結し又は１つ又は複数の中間部材を介して連結することを意味する。

本開示のすべての実施形態では、トランジスタのソースとドレイン（エミッターとコレクタ）が対称的であり、且つＮ型トランジスタとＰ型トランジスタのソースとドレイン（エミッターとコレクタ）の間のオン電流方向が反対であるため、本開示の幾つかの実施形態では、トランジスタの被制御中間端子を制御電極、信号入力端子を第１電極、信号出力端子を第２電極と呼ぶ。本開示の実施形態に採用されるトランジスタは主にスイッチングトランジスタである。また、「第１」及び「第２」のような用語は１つの部材（又は部材の一部）を別の部材（又は部材の別の部分）と区別するためのみに使用される。

図１は本開示の実施形態に係るシフトレジスタ１００の概略ブロック図を示す。該シフトレジスタ１００は、ブランキング入力回路１２０、Ｎ個のシフトレジスタ回路（１３０＿１…１３０＿ｎ、以下、１３０と総称されてもよい）及び補償選択回路１１０を備える。ブランキング入力回路１２０は、ブランキング入力信号ＯＵＴ＿１を格納し、そしてブランキング入力信号ＯＵＴ＿１及びブランキング制御信号ＣＬＡに基づいてブランキングプルダウン信号Ｖ２を、Ｎ個のプルダウンノード（Ｑ（１）～Ｑ（Ｎ））を経由してＮ個のシフトレジスタ回路１３０に提供するように構成される。Ｎ個のシフトレジスタ回路１３０はブランキング入力回路１２０に結合され、そしてブランキング期間に、ブランキングプルダウン信号Ｖ２及び対応するクロック信号（図示せず）に基づいてそれぞれのブランキング出力信号（ＯＵＴ＿１～ＯＵＴ＿Ｎ）を出力するように構成される。補償選択回路１１０は、補償選択制御信号ＯＥの制御下でブランキング入力信号をブランキング入力回路１２０に提供するように構成される。ここでは、Ｎは１よりも大きい自然数である。

シフトレジスタ回路１３０は更に、表示期間に、表示入力信号（図示せず）及び対応するクロック信号に基づいてそれぞれの表示出力信号を出力するように構成されてもよい。表示出力信号のうちの１つの表示出力信号はブランキング入力信号として補償選択回路１１０に提供されてもよい。

そうすると、１個の補償選択回路１１０及び１個のブランキング入力回路１２０はブランキングプルダウン信号Ｖ２をＮ個のプルダウンノード（Ｑ（１）～Ｑ（Ｎ））に提供することができる。１個の補償選択回路１１０及び１個のブランキング入力回路１２０が１個のプルダウンノードにしかブランキングプルダウン信号Ｖ２を提供できない場合に比べて、本開示の実施形態は、ゲート駆動回路の補償選択回路１１０及びブランキング入力回路１２０の数を節約することができる。

図２は本開示の別の実施形態に係るシフトレジスタの概略ブロック図を示す。図２に示すように、ブランキング入力回路１２０は格納サブ回路１２１及び絶縁サブ回路１２２を備える。格納サブ回路１２１は、ブランキング入力信号ＯＵＴを格納するように構成される。絶縁サブ回路１２２は、ブランキング入力信号ＯＵＴ及びブランキング制御信号ＣＬＡに基づいてブランキングプルダウン信号Ｖ２を対応するプルダウンノードＱ（ｎ）に提供するように構成される。

図３－６は本開示の実施形態に係るシフトレジスタ（１００及び２００）の補償選択回路１１０及びブランキング入力回路１２０の概略回路図を示す。本開示の実施形態では、Ｐ型トランジスタを採用して補償選択回路１１０及びブランキング入力回路１２０を実現する。以下の説明では、第１電圧Ｖ１は高レベルである。第２電圧Ｖ２は低レベルである。Ｎは、例えば、４である。当業者であれば、本開示の代替実施形態では、Ｎ型トランジスタを採用して補償選択回路１１０及びブランキング入力回路１２０を実現してもよいと理解できる。

図３に示すように、補償選択回路１１０は第９トランジスタＭ９を備えうる。格納サブ回路１２１は第１コンデンサＣ１を備えうる。絶縁サブ回路１２２は第１トランジスタＭ１及び４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）を備えうる。

第９トランジスタＭ９の制御電極は補償選択制御端子ＯＥに結合される。第９トランジスタＭ９の第１電極はブランキング入力信号端子に結合される。ブランキング入力信号端子は、例えば、シフトレジスタのシフト信号出力端子ＣＲ（ｎ）でありうる。第９トランジスタＭ９の第２電極はプルダウン制御ノードＨに結合される。第１コンデンサＣ１の第１端子はプルダウン制御ノードＨに結合される。第１コンデンサＣ１の第２端子は第１電圧端子Ｖ１に結合される。第１トランジスタＭ１の制御電極はプルダウン制御ノードＨに結合される。第１トランジスタＭ１の第１電極はブランキングプルダウン信号端子に結合される。ブランキングプルダウン信号端子には、例えば、第２電圧Ｖ２が提供されうる。第１トランジスタＭ１の第２電極は４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）の第１電極（Ｐ点）に結合される。４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）の制御電極はブランキング制御端子ＣＬＡに結合される。４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）の第２電極は対応するプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に結合される。ブランキング制御端子ＣＬＡに低レベルが提供される場合、４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）がオンし、それによりブランキングプルダウン信号端子からのブランキングプルダウン信号Ｖ２を４個のプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に提供する。

図４に示される絶縁サブ回路１２２の、図３に示される絶縁サブ回路１２２との相違点は、ブランキングプルダウン信号端子に提供される信号ＣＬＣは常に低レベルに維持される必要がなく、ブランキング制御端子ＣＬＡからのブランキング制御信号ＣＬＡが低レベルである期間に低レベルであればよい、ということにある。ブランキング制御端子ＣＬＡに低レベルが提供される場合、４個の第２トランジスタ（Ｍ２＿１、Ｍ２＿２、Ｍ２＿３及びＭ２＿４）がオンし、それによりブランキングプルダウン信号端子からの低レベルを４個のプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に提供する。

図５は絶縁サブ回路１２２の別の例示的な構造を示す。図５に示すように、絶縁サブ回路１２２は第３トランジスタＭ３、第４トランジスタＭ４及び４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）を備えうる。第３トランジスタＭ３の制御電極はプルダウン制御ノードＨに結合される。第３トランジスタＭ３の第１電極はブランキング制御端子ＣＬＡに結合される。第３トランジスタＭ３の第２電極は第４トランジスタＭ４の第２電極及び４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）の制御電極（Ｐ点）に結合される。第４トランジスタＭ４の制御電極は第２ブランキング制御端子ＣＬＣに結合される。第４トランジスタＭ４の第１電極は第１電圧端子Ｖ１に結合される。４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）の第１電極はブランキングプルダウン信号端子Ｖ２に結合される。４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）の第２電極は対応するプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に結合される。本実施形態では、第２ブランキング制御端子ＣＬＣからの信号はブランキング制御端子ＣＬＡからの信号に対して反転電圧を有する。

ブランキング制御端子ＣＬＡに高レベルが提供される場合、第２ブランキング制御端子ＣＬＣは低レベルを提供する。従って、第４トランジスタＭ４がオンし、それによりＰ点が高レベルであるようにする。そうすると、４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）がオフする。ブランキング制御端子ＣＬＡに低レベルが提供される場合、４個の第５トランジスタ（Ｍ５＿１、Ｍ５＿２、Ｍ５＿３及びＭ５＿４）はオンし、それによりブランキングプルダウン信号端子からの低レベルを４個のプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に提供する。一方、この時、第２ブランキング制御端子ＣＬＣは高レベルを提供する。従って、第４トランジスタＭ４はオフし、第１電圧端子からの第１電圧はＰ点に印加されない。

図６は絶縁サブ回路１２２の別の例示的な構造を示す。図６に示すように、絶縁サブ回路１２２は第６トランジスタＭ６、２個の第７トランジスタ（Ｍ７＿ａ及びＭ７＿ｂ）及び４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）を備えうる。第６トランジスタＭ６の制御電極はプルダウン制御ノードＨに結合される。第６トランジスタＭ６の第１電極はブランキング制御端子ＣＬＡに結合される。第６トランジスタＭ６の第２電極は２個の第７トランジスタ（Ｍ７＿ａ及びＭ７＿ｂ）の第２電極及び４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）の制御電極に結合される。２個の第７トランジスタ（Ｍ７＿ａ及びＭ７＿ｂ）の制御電極はそれぞれ第３ブランキング制御端子ＱＢ＿Ａ及び第４ブランキング制御端子ＱＢ＿Ｂに結合される。第３ブランキング制御端子ＱＢ＿Ａ及び第４ブランキング制御端子ＱＢ＿Ｂの信号は第７トランジスタＭ７＿ａとＭ７＿ｂを交互にオンする。２個の第７トランジスタ（Ｍ７＿ａ及びＭ７＿ｂ）の第１電極は第１電圧端子Ｖ１に結合される。４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）の第１電極はブランキングプルダウン信号端子Ｖ２に結合される。４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）の第２電極は対応するプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に結合される。

ブランキング制御端子ＣＬＡに高レベルが提供される場合、第３ブランキング制御端子ＱＢ＿Ａ及び第４ブランキング制御端子ＱＢ＿Ｂの信号は第７トランジスタＭ７＿ａとＭ７＿ｂを交互にオンする。従って、Ｐ点は高レベルである。そうすると、４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）はオフする。ブランキング制御端子ＣＬＡに低レベルが提供される場合、４個の第８トランジスタ（Ｍ８＿１、Ｍ８＿２、Ｍ８＿３及びＭ８＿４）はオンし、それによりブランキングプルダウン信号端子からの低レベルを４個のプルダウンノード（Ｑ（ｎ）～Ｑ（ｎ＋３））に提供する。

図２に戻り、本開示の幾つかの実施形態では、シフトレジスタ回路１３０は表示入力回路２１０、表示リセット回路２２０、ブランキングリセット回路２３０、プルアップ回路２４０、出力プルアップ回路２６０及び出力回路２５０を備えうる。表示入力回路２１０は、表示入力信号ＳＴＵに基づいて表示プルダウン信号Ｖ２をプルダウンノードＱ（ｎ）に提供するように構成される。表示リセット回路２２０は、表示リセット信号ＳＴＤに基づいてプルダウンノードＱ（ｎ）をリセットするように構成される。ブランキングリセット回路２３０は、ブランキングリセット信号ＴＲＳＴに基づいてプルダウンノードＱ（ｎ）をリセットするように構成される。プルアップ回路２４０は、プルダウンノードＱ（ｎ）をリセットした後、プルダウンノードＱ（ｎ）のレベルを維持し、そして第１プルアップノードと第２プルアップノード（図示せず）を交互にプルダウンするように構成される。出力プルアップ回路２６０は、前記第１プルアップノード及び前記第２プルアップノードのレベルに基づいてシフトレジスタのブランキング出力信号及び表示出力信号ＯＵＴをプルアップするように構成される。出力回路２５０は、ブランキング期間に、ブランキングプルダウン信号Ｖ２及び対応するクロック信号に基づいてブランキング出力信号ＯＵＴを出力し、そして表示期間に、表示プルダウン信号Ｖ２及び対応するクロック信号に基づいて表示出力信号ＯＵＴを出力するように構成される。

図７は本開示の実施形態に係るシフトレジスタ（１００及び２００）のシフトレジスタ回路１３０の概略回路図を示す。表示入力回路２１０は第１０トランジスタＭ１０を備える。第１０トランジスタＭ１０の制御電極は表示入力信号ＳＴＵに結合される。表示入力信号ＳＴＵは例えば、前の２行のシフトレジスタ回路の表示出力信号ＣＲ（ｎ－２）である。第１０トランジスタＭ１０の第１電極は表示プルダウン信号Ｖ２に結合される。第１０トランジスタＭ１０の第２電極はプルダウンノードＱ（ｎ）に結合される。表示リセット回路２２０は第１１トランジスタＭ１１を備える。第１１トランジスタＭ１１の制御電極は表示リセット信号ＳＴＤに結合される。表示リセット信号ＳＴＤは、例えば、後の３行のシフトレジスタ回路の表示出力信号ＣＲ（ｎ＋３）である。第１１トランジスタＭ１１の第１電極は第１電圧端子Ｖ１に結合される。第１１トランジスタＭ１１の第２電極はプルダウンノードＱ（ｎ）に結合される。ブランキングリセット回路２３０は第１２トランジスタＭ１２を備える。第１２トランジスタＭ１２の制御電極はブランキングリセット信号ＴＲＳＴに結合される。第１２トランジスタＭ１２の第１電極は第１電圧端子Ｖ１に結合される。第１２トランジスタＭ１２の第２電極はプルダウンノードＱ（ｎ）に結合される。プルアップ回路２４０は第１３トランジスタＭ１３～第２４トランジスタＭ２４を備える。第１３トランジスタＭ１３の制御電極及び第１電極は第１制御端子ＶＡに結合される。第１３トランジスタＭ１３の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第１４トランジスタＭ１４の制御電極はプルダウンノードＱ（ｎ）に結合される。第１４トランジスタＭ１４の第１電極は第１電圧端子Ｖ１に結合される。第１４トランジスタＭ１４の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第１５トランジスタＭ１５の制御電極は第１プルアップノードＱＢ＿Ａに結合される。第１５トランジスタＭ１５の第１電極は第１電圧端子Ｖ１に結合される。第１５トランジスタＭ１５の第２電極はプルダウンノードＱ（ｎ）に結合される。第１６トランジスタＭ１６の制御電極はブランキング制御端子ＣＬＡに結合される。第１６トランジスタＭ１６の第１電極は第１７トランジスタＭ１７の第２電極に結合される。第１６トランジスタＭ１６の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第１７トランジスタＭ１７の制御電極はプルダウン制御ノードＨに結合される。第１７トランジスタＭ１７の第１電極は第１電圧端子Ｖ１に結合される。第１８トランジスタＭ１８の制御電極は表示入力端子ＳＴＵに結合される。第１８トランジスタＭ１８の第１電極は第１電圧端子Ｖ１に結合される。第１８トランジスタＭ１８の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第１９トランジスタＭ１９の制御電極及び第１電極は第２制御端子ＶＢに結合される。第１９トランジスタＭ１９の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。第２０トランジスタＭ２０の制御電極はプルダウンノードＱ（ｎ）に結合される。第２０トランジスタＭ２０の第１電極は第１電圧端子Ｖ１に結合される。第２０トランジスタＭ２０の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。第２１トランジスタＭ２１の制御電極は第２プルアップノードＱＢ＿Ｂに結合される。第２１トランジスタＭ２１の第１電極は第１電圧端子Ｖ１に結合される。第２１トランジスタＭ２１の第２電極はプルダウンノードＱ（ｎ）に結合される。第２２トランジスタＭ２２の制御電極はブランキング制御端子ＣＬＡに結合される。第２２トランジスタＭ２２の第１電極は第２３トランジスタＭ２３の第２電極に結合される。第２２トランジスタＭ２２の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。第２３トランジスタＭ２３の制御電極はプルダウン制御ノードＨに結合される。第２３トランジスタＭ２３の第１電極は第１電圧端子Ｖ１に結合される。第２４トランジスタＭ２４の制御電極は表示入力端子ＳＴＵに結合される。第２４トランジスタＭ２４の第１電極は第１電圧端子Ｖ１に結合される。第２４トランジスタＭ２４の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。出力プルアップ回路２６０は第２５トランジスタＭ２５～第２８トランジスタＭ２８を備える。第２５トランジスタＭ２５の制御電極は第１プルアップノードＱＢ＿Ａに結合される。第２５トランジスタＭ２５の第１電極は第１電圧端子Ｖ１に結合される。第２５トランジスタＭ２５の第２電極はシフト信号出力端子ＣＲ（ｎ）に結合される。第２６トランジスタＭ２６の制御電極は第１プルアップノードＱＢ＿Ａに結合される。第２６トランジスタＭ２６の第１電極は第１電圧端子Ｖ１に結合される。第２６トランジスタＭ２６の第２電極は第１画素信号出力端子ＯＵＴ１（ｎ）に結合される。第２７トランジスタＭ２７の制御電極は第２プルアップノードＱＢ＿Ｂに結合される。第２７トランジスタＭ２７の第１電極は第１電圧端子Ｖ１に結合される。第２７トランジスタＭ２７の第２電極はシフト信号出力端子ＣＲ（ｎ）に結合される。第２８トランジスタＭ２８の制御電極は第２プルアップノードＱＢ＿Ｂに結合される。第２８トランジスタＭ２８の第１電極は第１電圧端子Ｖ１に結合される。第２８トランジスタＭ２８の第２電極は第１画素信号出力端子ＯＵＴ１（ｎ）に結合される。出力回路２５０は第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第２コンデンサＣ２を備える。第２９トランジスタＭ２９の制御電極はプルダウンノードＱ（ｎ）に結合される。第２９トランジスタＭ２９の第１電極は第１クロック信号端子ＣＬＫＤに結合される。第２９トランジスタＭ２９の第２電極はシフト信号出力端子ＣＲ（ｎ）に結合される。第３０トランジスタＭ３０の制御電極はプルダウンノードＱ（ｎ）に結合される。第３０トランジスタＭ３０の第１電極は第１クロック信号端子ＣＬＫＤに結合される。第３０トランジスタＭ３０の第２電極は第１画素信号出力端子ＯＵＴ１（ｎ）に結合される。

図８は本開示の別の実施形態に係るシフトレジスタのシフトレジスタ回路１３０の概略回路図を示す。図８に示されるシフトレジスタ回路１３０の、図７に示されるシフトレジスタ回路１３０との相違点は、第１７トランジスタＭ１７及び第２３トランジスタＭ２３は省略され、第１６トランジスタＭ１６の第１電極及び第２２トランジスタＭ２２の第１電極は第１電圧端子Ｖ１に直接接続される、ということにある。

図９は本開示の更に別の実施形態に係るシフトレジスタのシフトレジスタ回路１３０の概略回路図を示す。図９に示されるシフトレジスタ回路１３０の、図７に示されるシフトレジスタ回路１３０との相違点は、第１６トランジスタＭ１６、第１７トランジスタＭ１７、第２２トランジスタＭ２２及び第２３トランジスタＭ２３が省略される、ということにある。

図１０は本開示のまた更に別の実施形態に係るシフトレジスタのシフトレジスタ回路１３０の概略回路図を示す。本実施形態では、出力プルアップ回路２６０は第３１トランジスタＭ３１及び第３２トランジスタＭ３２を更に備える。第３１トランジスタＭ３１の制御電極は第１プルアップノードＱＢ＿Ａに結合される。第３１トランジスタＭ３１の第１電極は第１電圧端子Ｖ１に結合される。第３１トランジスタＭ３１の第２電極は第２画素信号出力端子ＯＵＴ２（ｎ）に結合される。第３２トランジスタＭ３２の制御電極は第２プルアップノードＱＢ＿Ｂに結合される。第３２トランジスタＭ３２の第１電極は第１電圧端子Ｖ１に結合される。第３２トランジスタＭ３２の第２電極は第２画素信号出力端子ＯＵＴ２（ｎ）に結合される。出力回路２５０は第３３トランジスタＭ３３及び第３コンデンサＣ３を更に備える。第３３トランジスタＭ３３の制御電極はプルダウンノードＱ（ｎ）に結合される。第３３トランジスタＭ３３の第１電極は第２クロック信号端子ＣＬＫＥに結合される。第３３トランジスタＭ３３の第２電極は第２画素信号出力端子ＯＵＴ２（ｎ）に結合される。第３コンデンサＣ３の第１端子はプルダウンノードＱ（ｎ）に結合される。第３コンデンサＣ３の第２端子は第２画素信号出力端子ＯＵＴ２（ｎ）に結合される。第２画素信号出力端子ＯＵＴ２（ｎ）は、第２クロック信号端子ＣＬＫＥ及びプルダウンノードＱ（ｎ）の制御下で、表示期間に第２表示出力信号を出力し、そしてブランキング期間に第２ブランキング出力信号を出力することができる。

図７－図１０に示されるシフトレジスタ回路１３０については、第２制御端子ＶＢが低レベルを常に出力する場合、第１３トランジスタＭ１３～第１８トランジスタＭ１８、第２５トランジスタＭ２５、第２６トランジスタＭ２６及び第３１トランジスタＭ３１を省略してもよい。第１制御端子ＶＡが低レベルを常に出力する場合、第１９トランジスタＭ１９～第２４トランジスタＭ２４、第２７トランジスタＭ２７、第２８トランジスタＭ２８及び第３２トランジスタＭ３２を省略してもよい。

図１１は本開示の実施形態に係るシフトレジスタの表示入力回路２１０の概略回路図を示す。図１１（Ａ）に示される実施形態では、表示入力回路２１０は第３４トランジスタＭ３４及び第３５トランジスタＭ３５を備える。第３４トランジスタＭ３４の制御電極及び第１電極は表示入力信号ＣＲ（ｎ－２）に結合される。第３４トランジスタＭ３４の第２電極は第３５トランジスタＭ３５の第１電極に結合される。第３５トランジスタＭ３５の制御電極は表示入力信号ＣＲ（ｎ－２）に結合される。第３５トランジスタＭ３５の第２電極はプルダウンノードＱ（ｎ）に結合される。

図１１（Ｂ）に示される実施形態では、表示入力回路２１０は第３６トランジスタＭ３６及び第３７トランジスタＭ３７を備える。第３６トランジスタＭ３６の制御電極は表示入力信号ＣＲ（ｎ－２）に結合される。第３６トランジスタＭ３６の第１電極は表示プルダウン信号Ｖ２に結合される。第３６トランジスタＭ３６の第２電極は第３７トランジスタＭ３７の制御電極及び第１電極に結合される。第３７トランジスタＭ３７の第２電極はプルダウンノードＱ（ｎ）に結合される。

図１１（Ｃ）に示される実施形態では、表示入力回路２１０は第３８トランジスタＭ３８を備える。第３８トランジスタＭ３８の制御電極及び第１電極は表示入力信号ＣＲ（ｎ－２）に結合される。第３８トランジスタＭ３８の第２電極はプルダウンノードＱ（ｎ）に結合される。

図１２は図１又は図２に示されるシフトレジスタ（１００及び２００）に用いられる幾つかの信号のタイミング図を示す。図１又は図２に示されるシフトレジスタ（１００及び２００）は、例えば、図３に示される補償選択回路１１０、ブランキング入力回路１２０、及び図１０に示される４個のシフトレジスタ回路１３０からなってもよい。以下、図１２に示されるタイミング図を参照しながら、図３に示される補償選択回路１１０、ブランキング入力回路１２０及び図１０に示されるシフトレジスタ回路１３０の動作プロセスを詳細に説明する。以下の説明では、すべてのトランジスタはＰ型トランジスタであるとし、第１電圧Ｖ１は高レベルであるとする。第２電圧Ｖ２は低レベルであるとする。第１制御端子ＶＡと第２制御端子ＶＢは低レベルを交互に出力する。第１シフトレジスタ回路の第１クロック信号端子ＣＬＫＤは第１クロック信号ＣＬＫＤ＿１を提供する。第２シフトレジスタ回路の第１クロック信号端子ＣＬＫＤは第２クロック信号ＣＬＫＤ＿２を提供する。第３シフトレジスタ回路の第１クロック信号端子ＣＬＫＤは第３クロック信号ＣＬＫＤ＿３を提供する。第４シフトレジスタ回路の第１クロック信号端子ＣＬＫＤは第４クロック信号ＣＬＫＤ＿４を提供する。第１シフトレジスタ回路の第２クロック信号端子ＣＬＫＥは第５クロック信号ＣＬＫＥ＿１を提供する。第２シフトレジスタ回路の第２クロック信号端子ＣＬＫＥは第６クロック信号ＣＬＫＥ＿２を提供する。第３シフトレジスタ回路の第２クロック信号端子ＣＬＫＥは第７クロック信号ＣＬＫＥ＿３を提供する。第４シフトレジスタ回路の第２クロック信号端子ＣＬＫＥは第８クロック信号ＣＬＫＥ＿４を提供する。第１行のシフトレジスタ回路１３０＿１及び第２行のシフトレジスタ回路１３０＿２に提供される表示入力信号ＳＴＵは第１段階では低レベルであり、その後、高レベルである。他の行のシフトレジスタ回路１３０＿ｎに提供される表示入力信号ＳＴＵはＣＲ（ｎ－２）である。各行のシフトレジスタ回路１３０＿ｎに提供される表示リセット信号ＳＴＤはＣＲ（ｎ＋３）である。ここでは、ｎはシフトレジスタ回路の行番号である。

図１２に示すように、第１～５段階は表示期間、第６段階はブランキング期間に属する。表示期間の前、ブランキングリセット信号ＴＲＳＴ及び補償選択制御信号ＯＥを低レベルに設定することによって、プルダウンノードＱ（ｎ）及びプルダウン制御ノードＨを高レベルにリセットする。

第１行のシフトレジスタ回路１３０＿１において、第１段階では、ＳＴＵは低レベルであり、それにより第１０トランジスタＭ１０がオンする。従って、表示プルダウン信号Ｖ２がプルダウンノードＱ（１）に提供され、それによりプルダウンノードＱ（１）は低レベルに設定される。プルダウンノードＱ（１）が低レベルであるため、第１４トランジスタＭ１４及び第２０トランジスタＭ２０はオンする。従って、第１プルアップノードＱＢ＿Ａ（１）及び第２プルアップノードＱＢ＿Ｂ（１）が高レベルに設定され、それにより第２５トランジスタＭ２５～第２８トランジスタＭ２８はオフする。また、プルダウンノードＱ（１）が低レベルであるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンする。従って、シフト信号出力端子ＣＲ（１）及び第１画素信号出力端子ＯＵＴ１（１）は第１クロック信号ＣＬＫＤ＿１からの高レベルを出力し、第２画素信号出力端子ＯＵＴ２（１）は第５クロック信号ＣＬＫＥ＿１からの高レベルを出力する。

第２段階では、ＳＴＵは高レベルであり、従って、第１０トランジスタＭ１０はオフする。プルダウンノードＱ（１）は第２コンデンサＣ２の保持作用下で低レベルに保持される。プルダウンノードＱ（１）が低レベルであるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンし続ける。従って、シフト信号出力端子ＣＲ（１）及び第１画素信号出力端子ＯＵＴ１（１）は第１クロック信号ＣＬＫＤ＿１からの低レベルを出力し、第２画素信号出力端子ＯＵＴ２（１）は第５クロック信号ＣＬＫＥ＿１からの低レベルを出力する。プルダウンノードＱ（１）の電位はブートストラップ効果によって更にプルダウンされる。

第３段階では、プルダウンノードＱ（１）が低レベルであり続けるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンし続ける。従って、シフト信号出力端子ＣＲ（１）及び第１画素信号出力端子ＯＵＴ１（１）は第１クロック信号ＣＬＫＤ＿１からの高レベルを出力し、第２画素信号出力端子ＯＵＴ２（１）は第５クロック信号ＣＬＫＥ＿１からの高レベルを出力する。

図１２からわかるように、第１画素信号出力端子ＯＵＴ１（１）によって出力される表示出力信号ＯＵＴ１（１）は表示入力信号ＳＴＵよりも１／２クロック周期遅延する。

以下、図１２を参照しながら第３行のシフトレジスタ回路１３０＿３の動作プロセスを詳細に説明する。第３行のシフトレジスタ回路１３０＿３において、表示入力信号はＣＲ（１）である。ＣＲ（１）はＯＵＴ１（１）の波形と同じである。従って、第２段階では、第１０トランジスタＭ１０はオンし、それによりプルダウンノードＱ（３）は低レベルに設定される。プルダウンノードＱ（３）が低レベルであるため、第１４トランジスタＭ１４及び第２０トランジスタＭ２０はオンする。従って、第１プルアップノードＱＢ＿Ａ（３）及び第２プルアップノードＱＢ＿Ｂ（３）は高レベルに設定され、それにより第２５トランジスタＭ２５～第２８トランジスタＭ２８はオフする。また、プルダウンノードＱ（３）が低レベルであるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンする。従って、シフト信号出力端子ＣＲ（３）及び第１画素信号出力端子ＯＵＴ１（３）は第３クロック信号ＣＬＫＤ＿３からの高レベルを出力し、第２画素信号出力端子ＯＵＴ２（３）は第７クロック信号ＣＬＫＥ＿３からの高レベルを出力する。

第３段階では、ＣＲ（１）は高レベルであり、従って第１０トランジスタＭ１０はオフする。プルダウンノードＱ（３）は第２コンデンサＣ２の保持作用下で低レベルに保持される。プルダウンノードＱ（３）が低レベルであるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンし続ける。従って、シフト信号出力端子ＣＲ（３）及び第１画素信号出力端子ＯＵＴ１（３）は第３クロック信号ＣＬＫＤ＿３からの低レベルを出力し、第２画素信号出力端子ＯＵＴ２（３）は第７クロック信号ＣＬＫＥ＿３からの低レベルを出力する。プルダウンノードＱ（３）の電位はブートストラップ効果によって更にプルダウンされる。

また、この段階ではＯＥが低レベルであるため、第９トランジスタＭ９はオンする。プルダウン制御ノードＨにシフト信号出力端子ＣＲ（３）からの低レベル（すなわち、ブランキング入力信号）が提供される。第１コンデンサＣ１は該ブランキング入力信号を格納する。プルダウン制御ノードＨが低レベルであるため、第１７トランジスタＭ１７及び第２３トランジスタＭ２３はオンする。

第４段階では、プルダウンノードＱ（３）が低レベルであり続けるため、第２９トランジスタＭ２９、第３０トランジスタＭ３０及び第３３トランジスタＭ３３はオンし続ける。従って、シフト信号出力端子ＣＲ（３）及び第１画素信号出力端子ＯＵＴ１（３）は第３クロック信号ＣＬＫＤ＿３からの高レベルを出力し、第２画素信号出力端子ＯＵＴ２（３）は第７クロック信号ＣＬＫＥ＿３からの高レベルを出力する。第２コンデンサＣ２の両端電圧の方程式ホッピングのため、プルダウンノードＱ（３）の電位は一定の幅で上昇することになる。

第５段階では、第３行のシフトレジスタ回路の表示リセット信号ＳＴＤは別のシフトレジスタの１個のシフトレジスタ回路のシフト出力端子ＣＲ（６）からのものである。この段階では、該シフト出力端子ＣＲ（６）は低レベルを出力する。プルダウンノードＱ（３）は高レベルにリセットされる。従って、第２９トランジスタＭ２９、第３０トランジスタＭ３０、第３３トランジスタＭ３３、第１４トランジスタＭ１４及び第２０トランジスタＭ２０はオフする。第１制御端子ＶＡと第２制御端子ＶＢが低レベルを交互に出力するため、第１プルアップノードＱＢ＿Ａ（３）と第２プルアップノードＱＢ＿Ｂ（３）は交互に低レベルに設定される。この場合、第２５トランジスタＭ２５、第２６トランジスタＭ２６、第３１トランジスタＭ３１と第２７トランジスタＭ２７、第２８トランジスタＭ２８、第３２トランジスタＭ３２とは交互にオンし、それによりシフト信号出力端子ＣＲ（３）、第１画素信号出力端子ＯＵＴ１（３）及び第２画素信号出力端子ＯＵＴ２（３）は高レベルを出力する。

ブランキング期間に、第６段階では、プルダウン制御ノードＨは依然として低レベルに保持される。従って、第１トランジスタＭ１はオンし、それによりブランキングプルダウン信号端子からの低レベルをＰ点に提供する。ブランキング制御端子ＣＬＡが低レベルを出力するため、第２トランジスタＭ２、第１６トランジスタＭ１６及び第２２トランジスタＭ２２はオンする。第２トランジスタＭ２がオンする場合、プルダウンノードＱ（３）は低レベルに設定される。従って、第１４トランジスタＭ１４及び第２０トランジスタＭ２０はオンし、それにより第１プルアップノードＱＢ＿Ａ（３）及び第２プルアップノードＱＢ＿Ｂ（３）を高レベルに設定する。第１６トランジスタＭ１６及び第２２トランジスタＭ２２がオンする場合、第１プルアップノードＱＢ＿Ａ（３）及び第２プルアップノードＱＢ＿Ｂ（３）も高レベルに設定され、それにより第１プルアップノードＱＢ＿Ａ（３）及び第２プルアップノードＱＢ＿Ｂ（３）のノイズを低減させる。第１プルアップノードＱＢ＿Ａ（３）及び第２プルアップノードＱＢ＿Ｂ（３）が高レベルに設定されるため、第２５トランジスタＭ２５～第２８トランジスタＭ２８、第３１トランジスタＭ３１及び第３２トランジスタＭ３２はオフし、従って、シフト信号出力端子ＣＲ（３）、第１画素信号出力端子ＯＵＴ１（３）及び第２画素信号出力端子ＯＵＴ２（３）の出力に影響を与えることがない。

その後の段階では、シフト信号出力端子ＣＲ（３）及び第１画素信号出力端子ＯＵＴ１（３）は第３クロック信号ＣＬＫＤ＿３と同じ信号をブランキング出力信号として出力する。第２画素信号出力端子ＯＵＴ２（３）は第７クロック信号ＣＬＫＥ＿３と同じ信号を出力し、該信号は別のブランキング出力信号としてもよい。

本開示の実施形態は、図１及び２に示されるシフトレジスタ（１００及び２００）のいずれか１つを駆動するための駆動方法を更に提供する。該駆動方法において、表示期間に、補償選択信号ＯＥに応じてブランキング入力信号をブランキング入力回路１２０に提供し、そしてブランキング入力回路１２０にブランキング入力信号を格納し、そして、ブランキング期間に、格納されたブランキング入力信号及びブランキング制御信号ＣＬＡに応じてブランキングプルダウン信号Ｖ２をＮ個のプルダウンノード（Ｑ（１）～Ｑ（Ｎ））に提供し、それによりＮ個のシフトレジスタ回路（１３０＿１～１３０＿Ｎ）はそれぞれブランキングプルダウン信号Ｖ２及び対応するクロック信号に基づいてそれぞれのブランキング出力信号を出力する。

本開示の幾つかの実施形態では、該駆動方法は、表示期間に、表示入力信号ＳＴＵに応じて表示プルダウン信号Ｖ２を対応するプルダウンノード（Ｑ（１）～Ｑ（Ｎ））に入力するステップと、プルダウンノード（Ｑ（１）～Ｑ（Ｎ））のレベル及び対応するクロック信号に応じて対応する表示出力信号を出力するステップと、を更に含む。

図１３は本開示の実施形態に係るゲート駆動回路１３００の概略ブロック図を示す。該ゲート駆動回路１３００はカスケード接続される本開示の第１態様に係るシフトレジスタ（１００及び２００）をＫ（Ｋは１よりも大きい自然数）個備える。従って、該ゲート駆動回路１３００はＫ×Ｎ個のシフトレジスタ回路を備えると考えられる。Ｋ×Ｎ個のシフトレジスタ回路のうちの第１シフトレジスタ回路の表示入力端子には、スタート信号が提供される。前記第１シフトレジスタ回路の表示リセット端子は第（ｉ／２＋２）シフトレジスタ回路のシフト信号出力端子に結合される。前記第１シフトレジスタ回路の第１クロック信号端子には、第１クロック信号が提供される。第２シフトレジスタ回路の表示入力端子には、前記スタート信号が提供される。前記第２シフトレジスタ回路の表示リセット端子は第（ｉ／２＋３）シフトレジスタ回路のシフト信号出力端子に結合される。前記第２シフトレジスタ回路の第１クロック信号端子には、第２クロック信号が提供される。第ｎシフトレジスタ回路の表示入力端子は第（ｎ－ｉ／２）シフトレジスタ回路のシフト信号出力端子に結合される。第ｎシフトレジスタ回路の表示リセット端子は第（ｎ＋ｉ／２＋１）シフトレジスタ回路のシフト信号出力端子に結合される。第ｎシフトレジスタ回路の第１クロック信号端子には、第Ｍクロック信号が提供される。

表示期間に、ゲート駆動回路には、第１～第ｉクロック信号が提供される。第１～第ｉクロック信号のクロック周期は同じである。各クロック信号のクロック周期は時間の長さが同じであるｉ個の段階を含む。そして第１～第ｉクロック信号は順に１／ｉ個のクロック周期ずつシフトする。ここでは、ｉは偶数、ｎは２よりも大きく且つＫ×Ｎ以下の自然数である。ｎがｉの整数倍である場合、Ｍはｉであり、そうでない場合、Ｍはｎ ＭＯＤ ｉである。

本実施形態では、Ｎ及びｉは、例えば、４である。各段のシフトレジスタは補償選択回路１１０、ブランキング入力回路１２０及び４個のシフトレジスタ回路（Ａ１－Ａ４）を備える。各段のシフトレジスタの補償選択制御端子ＯＥには、対応する補償選択制御信号ＯＥが提供され、各段のシフトレジスタのブランキング制御端子ＣＬＡには、対応するブランキング制御信号ＣＬＡが提供される。Ｋ×４個のシフトレジスタ回路のうちの第１シフトレジスタ回路Ａ１の表示入力端子ＳＴＵはスタート信号ＳＴＵに結合される。第１シフトレジスタ回路Ａ１の表示リセット端子ＳＴＤは第４シフトレジスタ回路Ａ４のシフト信号出力端子ＣＲ（４）に結合される。第１シフトレジスタ回路Ａ１の第１クロック信号端子ＣＬＫＤには、第１クロック信号ＣＬＫＤ＿１が提供される。第２シフトレジスタ回路Ａ２の表示入力端子ＳＴＵはスタート信号ＳＴＵに結合される。第２シフトレジスタ回路Ａ２の表示リセット端子ＳＴＤは第５シフトレジスタ回路（図示せず）のシフト信号出力端子ＣＲ（５）に結合される。第２シフトレジスタ回路Ａ２の第１クロック信号端子ＣＬＫＤには、第２クロック信号ＣＬＫＤ＿２が提供される。第ｎシフトレジスタ回路の表示入力端子ＳＴＵは第（ｎ－２）シフトレジスタ回路のシフト信号出力端子ＣＲ（ｎ－２）に結合される。第ｎシフトレジスタ回路の表示リセット端子ＳＴＤは第（ｎ＋３）シフトレジスタ回路のシフト信号出力端子ＣＲ（ｎ＋３）に結合される。第ｎシフトレジスタ回路の第１クロック信号端子ＣＬＫＤには、第Ｍクロック信号ＣＬＫＤ＿Ｍが提供される。ここでは、ｎは２よりも大きく且つ２Ｋ以下の自然数である。ｎがｉの整数倍である場合、Ｍはｉであり、そうでない場合、Ｍはｎ ＭＯＤ ｉである。例えば、ｎ＝４の場合、Ｍ＝４である。ｎ＝５の場合、Ｍ＝１である。表示期間に、第１～第４クロック信号のクロック周期は同じである。該クロック周期は時間の長さが同じである４個の段階を含む。そして第１～第４クロック信号は順に１／４個のクロック周期ずつシフトする。

本開示の幾つかの実施形態では、第ｎシフトレジスタ回路の第２クロック信号端子ＣＬＫＥには、第（ｉ＋Ｍ）クロック信号ＣＬＫＥ＿Ｍが提供される。表示期間に、第（ｉ＋１）～第２ｉクロック信号はそれぞれ第１～第ｉクロック信号の波形と同じである。

具体的には、図１３に示すように、第１シフトレジスタ回路Ａ１の第２クロック信号端子ＣＬＫＥには、第５クロック信号ＣＬＫＥ＿１が提供される。第２シフトレジスタ回路Ａ２の第２クロック信号端子ＣＬＫＥには、第６クロック信号ＣＬＫＥ＿２が提供される。第３シフトレジスタ回路Ａ３の第２クロック信号端子ＣＬＫＥには、第７クロック信号ＣＬＫＥ＿３が提供される。第４シフトレジスタ回路Ａ４の第２クロック信号端子ＣＬＫＥには、第８クロック信号ＣＬＫＥ＿４が提供される。

図１４は本開示の実施形態に係る表示装置１４００の概略ブロック図を示す。該表示装置１４００はアレイ基板１４１０を備える。アレイ基板１４１０は上記のゲート駆動回路１３００を備える。

本開示の実施形態に係る表示装置１４００は、例えば、電子ペーパー、携帯電話、タブレットＰＣ、テレビ、ノートパソコン、デジタルフォトフレーム、ウェアラブルデバイス又はナビゲータなどのような表示機能を有する任意の製品に適用できる。

文脈上別段の明確な指示がない限り、本明細書及び添付特許請求の範囲に使用される単語の単数形は複数形を含み、その逆も同様である。したがって、単数形に言及される場合、通常、対応する用語の複数形を含む。それに類似して、用語「含む」及び「備える」は、排他的ではなく包括的として解釈される。同様に、用語「備える」及び「又は」は、本明細書で明確に断らない限り、包括的として解釈されるべきである。本明細書では用語「例」が使用される場合、特に１組の用語の後にある場合、前記「例」は単に例示及び説明用のものであり、排他的又は広範であると見なされるべきではない。

更なる適応的な態様及び範囲は本明細書で提供される説明から明らかになる。なお、本願の各態様は単独に実施され又は１つ又は複数の他の態様と組み合わせて実施されてもよい。更になお、本明細書の説明及び特定の実施形態は単に説明のみを目的とし、本願の範囲を限定するためのものではない。

以上、本開示の複数の実施形態を詳細説明したが、明らかなように、当業者は本開示の精神及び範囲を逸脱せずに本開示の実施形態に対して種々の変更や変形を行うことができる。本開示の保護範囲は添付した特許請求の範囲に定められる。

１００ シフトレジスタ
１１０ 補償選択回路
１２０ ブランキング入力回路
１２１ 格納サブ回路
１２２ 絶縁サブ回路
１３０＿１，１３０＿Ｎ シフトレジスタ回路
２００ シフトレジスタ
２１０ 表示入力回路
２２０ 表示リセット回路
２３０ ブランキングリセット回路
２４０ プルアップ回路
２５０ 出力回路
２６０ 出力プルアップ回路
１３００ ゲート駆動回路
１４００ 表示装置
１４１０ アレイ基板

Claims (22)

1. シフトレジスタであって、
   ブランキング入力回路、Ｎ個のシフトレジスタ回路及び補償選択回路を備え、
   前記ブランキング入力回路は、ブランキング入力信号を格納し、そして前記ブランキング入力信号及びブランキング制御信号に基づいてブランキングプルダウン信号を、Ｎ個のプルダウンノードを経由して前記Ｎ個のシフトレジスタ回路に提供するように構成され、
   前記Ｎ個のシフトレジスタ回路は、前記ブランキング入力回路に結合され、そしてブランキング期間に、前記ブランキングプルダウン信号及び対応するクロック信号に基づいてそれぞれのブランキング出力信号を出力するように構成され、
   前記補償選択回路は、補償選択制御信号の制御下で前記ブランキング入力信号を前記ブランキング入力回路に提供するように構成され、
   Ｎは１よりも大きい自然数であり、
   前記Ｎ個のシフトレジスタ回路は更に、表示期間に、表示入力信号及び対応するクロック信号に基づいてそれぞれの表示出力信号を出力するように構成され、前記表示出力信号のうちの１つの表示出力信号は、前記ブランキング入力信号として前記補償選択回路に提供される、
   シフトレジスタ。
2. 前記ブランキング入力回路は、格納サブ回路及び絶縁サブ回路を備え、
   前記格納サブ回路は、前記ブランキング入力信号を格納するように構成され、
   前記絶縁サブ回路は、前記ブランキング入力信号及び前記ブランキング制御信号に基づいて前記ブランキングプルダウン信号を前記Ｎ個のプルダウンノードに提供するように構成される、請求項１に記載のシフトレジスタ。
3. 前記絶縁サブ回路は、第１トランジスタ及びＮ個の第２トランジスタを備え、
   前記第１トランジスタの制御電極は前記格納サブ回路に結合され、前記第１トランジスタの第１電極はブランキングプルダウン信号端子に結合され、前記第１トランジスタの第２電極は前記Ｎ個の第２トランジスタの第１電極に結合され、
   前記Ｎ個の第２トランジスタの制御電極はブランキング制御端子に結合され、前記Ｎ個の第２トランジスタの第２電極は対応するプルダウンノードに結合される、請求項２に記載のシフトレジスタ。
4. 前記絶縁サブ回路は、第３トランジスタ、第４トランジスタ及びＮ個の第５トランジスタを備え、
   前記第３トランジスタの制御電極は前記格納サブ回路に結合され、前記第３トランジスタの第１電極はブランキング制御端子に結合され、前記第３トランジスタの第２電極は前記第４トランジスタの第２電極及び前記Ｎ個の第５トランジスタの制御電極に結合され、
   前記第４トランジスタの制御電極は第２ブランキング制御端子に結合され、前記第４トランジスタの第１電極は第１電圧端子に結合され、
   前記Ｎ個の第５トランジスタの第１電極はブランキングプルダウン信号端子に結合され、前記Ｎ個の第５トランジスタの第２電極は対応するプルダウンノードに結合される、請求項２に記載のシフトレジスタ。
5. 前記絶縁サブ回路は、第６トランジスタ、２個の第７トランジスタ及びＮ個の第８トランジスタを備え、
   前記第６トランジスタの制御電極は前記格納サブ回路に結合され、前記第６トランジスタの第１電極はブランキング制御端子に結合され、前記第６トランジスタの第２電極は前記２個の第７トランジスタの第２電極及び前記Ｎ個の第８トランジスタの制御電極に結合され、
   前記２個の第７トランジスタの制御電極はそれぞれ第３ブランキング制御端子及び第４ブランキング制御端子に結合され、前記２個の第７トランジスタの第１電極は第１電圧端子に結合され、
   前記Ｎ個の第８トランジスタの第１電極はブランキングプルダウン信号端子に結合され、前記Ｎ個の第８トランジスタの第２電極は対応するプルダウンノードに結合される、請求項２に記載のシフトレジスタ。
6. 前記格納サブ回路は、第１コンデンサを備え、
   前記第１コンデンサの第１端子は前記補償選択回路及び前記絶縁サブ回路に結合され、前記第１コンデンサの第２端子は第１電圧端子に結合される、請求項２から５のいずれか一項に記載のシフトレジスタ。
7. 前記補償選択回路は、第９トランジスタを備え、
   前記第９トランジスタの制御電極は補償選択制御端子に結合され、前記第９トランジスタの第１電極はブランキング入力信号端子に結合され、前記第９トランジスタの第２電極は前記絶縁サブ回路に結合される、請求項２から６のいずれか一項に記載のシフトレジスタ。
8. 前記シフトレジスタ回路は、表示入力回路、表示リセット回路、ブランキングリセット回路、プルアップ回路、出力プルアップ回路及び出力回路を備え、
   前記表示入力回路は、表示入力信号に基づいて表示プルダウン信号を前記プルダウンノードに提供するように構成され、
   前記表示リセット回路は、表示リセット信号に基づいて前記プルダウンノードをリセットするように構成され、
   前記ブランキングリセット回路は、ブランキングリセット信号に基づいて前記プルダウンノードをリセットするように構成され、
   前記プルアップ回路は、前記プルダウンノードをリセットした後、前記プルダウンノードのレベルを維持し、そして第１プルアップノードと第２プルアップノードを交互にプルダウンするように構成され、
   前記出力プルアップ回路は、前記第１プルアップノード及び前記第２プルアップノードのレベルに基づいて前記シフトレジスタのブランキング出力信号及び表示出力信号をプルアップするように構成され、
   前記出力回路は、ブランキング期間に、前記ブランキングプルダウン信号及び対応するクロック信号に基づいて前記ブランキング出力信号を出力し、そして表示期間に、前記表示プルダウン信号及び対応するクロック信号に基づいて前記表示出力信号を出力するように構成される、請求項１から７のいずれか一項に記載のシフトレジスタ。
9. 前記表示リセット回路は、第１１トランジスタを備え、
   前記第１１トランジスタの制御電極は表示リセット端子に結合され、前記第１１トランジスタの第１電極は第１電圧端子に結合され、前記第１１トランジスタの第２電極は前記プルダウンノードに結合される、請求項８に記載のシフトレジスタ。
10. 前記ブランキングリセット回路は、第１２トランジスタを備え、
    前記第１２トランジスタの制御電極はブランキングリセット端子に結合され、前記第１２トランジスタの第１電極は第１電圧端子に結合され、前記第１２トランジスタの第２電極は前記プルダウンノードに結合される、請求項８又は９に記載のシフトレジスタ。
11. 前記プルアップ回路は、第１３から第２４トランジスタを備え、前記第１３トランジスタの制御電極及び第１電極は第１制御端子に結合され、前記第１３トランジスタの第２電極は第１プルアップノードに結合され、前記第１４トランジスタの制御電極は前記プルダウンノードに結合され、前記第１４トランジスタの第１電極は第１電圧端子に結合され、前記第１４トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１５トランジスタの制御電極は前記第１プルアップノードに結合され、前記第１５トランジスタの第１電極は前記第１電圧端子に結合され、前記第１５トランジスタの第２電極は前記プルダウンノードに結合され、前記第１６トランジスタの制御電極はブランキング制御端子に結合され、前記第１６トランジスタの第１電極は前記第１７トランジスタの第２電極に結合され、前記第１６トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１７トランジスタの制御電極はプルダウン制御ノードに結合され、前記第１７トランジスタの第１電極は前記第１電圧端子に結合され、前記第１８トランジスタの制御電極は表示入力端子に結合され、前記第１８トランジスタの第１電極は前記第１電圧端子に結合され、前記第１８トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１９トランジスタの制御電極及び第１電極は第２制御端子に結合され、前記第１９トランジスタの第２電極は第２プルアップノードに結合され、前記第２０トランジスタの制御電極は前記プルダウンノードに結合され、前記第２０トランジスタの第１電極は前記第１電圧端子に結合され、前記第２０トランジスタの第２電極は前記第２プルアップノードに結合され、前記第２１トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極は前記第１電圧端子に結合され、前記第２１トランジスタの第２電極は前記プルダウンノードに結合され、前記第２２トランジスタの制御電極は前記ブランキング制御端子に結合され、前記第２２トランジスタの第１電極は前記第２３トランジスタの第２電極に結合され、前記第２２トランジスタの第２電極は前記第２プルアップノードに結合され、前記第２３トランジスタの制御電極は前記プルダウン制御ノードに結合され、前記第２３トランジスタの第１電極は前記第１電圧端子に結合され、前記第２４トランジスタの制御電極は前記表示入力端子に結合され、前記第２４トランジスタの第１電極は前記第１電圧端子に結合され、前記第２４トランジスタの第２電極は前記第２プルアップノードに結合され、又は
    前記プルアップ回路は、第１３から第１６トランジスタ、第１８から第２２トランジスタ及び第２４トランジスタを備え、前記第１３トランジスタの制御電極及び第１電極は第１制御端子に結合され、前記第１３トランジスタの第２電極は第１プルアップノードに結合され、前記第１４トランジスタの制御電極は前記プルダウンノードに結合され、前記第１４トランジスタの第１電極は前記第１電圧端子に結合され、前記第１４トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１５トランジスタの制御電極は前記第１プルアップノードに結合され、前記第１５トランジスタの第１電極は前記第１電圧端子に結合され、前記第１５トランジスタの第２電極は前記プルダウンノードに結合され、前記第１６トランジスタの制御電極は前記ブランキング制御端子に結合され、前記第１６トランジスタの第１電極は前記第１電圧端子に結合され、前記第１６トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１８トランジスタの制御電極は前記表示入力端子に結合され、前記第１８トランジスタの第１電極は前記第１電圧端子に結合され、前記第１８トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１９トランジスタの制御電極及び第１電極は第２制御端子に結合され、前記第１９トランジスタの第２電極は第２プルアップノードに結合され、前記第２０トランジスタの制御電極は前記プルダウンノードに結合され、前記第２０トランジスタの第１電極は前記第１電圧端子に結合され、前記第２０トランジスタの第２電極は前記第２プルアップノードに結合され、前記第２１トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極は前記第１電圧端子に結合され、前記第２１トランジスタの第２電極は前記プルダウンノードに結合され、前記第２２トランジスタの制御電極は前記ブランキング制御端子に結合され、前記第２２トランジスタの第１電極は前記第１電圧端子に結合され、前記第２２トランジスタの第２電極は前記第２プルアップノードに結合され、前記第２４トランジスタの制御電極は前記表示入力端子に結合され、前記第２４トランジスタの第１電極は前記第１電圧端子に結合され、前記第２４トランジスタの第２電極は前記第２プルアップノードに結合され、又は
    前記プルアップ回路は、第１３から第１５トランジスタ、第１８から第２１トランジスタ及び第２４トランジスタを備え、前記第１３トランジスタの制御電極及び第１電極は第１制御端子に結合され、前記第１３トランジスタの第２電極は第１プルアップノードに結合され、前記第１４トランジスタの制御電極は前記プルダウンノードに結合され、前記第１４トランジスタの第１電極は前記第１電圧端子に結合され、前記第１４トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１５トランジスタの制御電極は前記第１プルアップノードに結合され、前記第１５トランジスタの第１電極は前記第１電圧端子に結合され、前記第１５トランジスタの第２電極は前記プルダウンノードに結合され、前記第１８トランジスタの制御電極は前記表示入力端子に結合され、前記第１８トランジスタの第１電極は前記第１電圧端子に結合され、前記第１８トランジスタの第２電極は前記第１プルアップノードに結合され、前記第１９トランジスタの制御電極及び第１電極は第２制御端子に結合され、前記第１９トランジスタの第２電極は第２プルアップノードに結合され、前記第２０トランジスタの制御電極は前記プルダウンノードに結合され、前記第２０トランジスタの第１電極は前記第１電圧端子に結合され、前記第２０トランジスタの第２電極は前記第２プルアップノードに結合され、前記第２１トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極は前記第１電圧端子に結合され、前記第２１トランジスタの第２電極は前記プルダウンノードに結合され、前記第２４トランジスタの制御電極は前記表示入力端子に結合され、前記第２４トランジスタの第１電極は前記第１電圧端子に結合され、前記第２４トランジスタの第２電極は前記第２プルアップノードに結合される、請求項８から１０のいずれか一項に記載のシフトレジスタ。
12. 前記出力プルアップ回路は、第２５から第２８トランジスタを備え、前記第２５トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２５トランジスタの第１電極は第１電圧端子に結合され、前記第２５トランジスタの第２電極はシフト信号出力端子に結合され、前記第２６トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２６トランジスタの第１電極は前記第１電圧端子に結合され、前記第２６トランジスタの第２電極は第１画素信号出力端子に結合され、前記第２７トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２７トランジスタの第１電極は前記第１電圧端子に結合され、前記第２７トランジスタの第２電極は前記シフト信号出力端子に結合され、前記第２８トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２８トランジスタの第１電極は前記第１電圧端子に結合され、前記第２８トランジスタの第２電極は前記第１画素信号出力端子に結合され、
    前記出力回路は、第２９トランジスタ、第３０トランジスタ及び第２コンデンサを備え、前記第２９トランジスタの制御電極は前記プルダウンノードに結合され、前記第２９トランジスタの第１電極は第１クロック信号端子に結合され、前記第２９トランジスタの第２電極は前記シフト信号出力端子に結合され、前記第３０トランジスタの制御電極は前記プルダウンノードに結合され、前記第３０トランジスタの第１電極は前記第１クロック信号端子に結合され、前記第３０トランジスタの第２電極は前記第１画素信号出力端子に結合される、請求項８から１１のいずれか一項に記載のシフトレジスタ。
13. 前記出力プルアップ回路は、第３１トランジスタ及び第３２トランジスタを更に備え、前記第３１トランジスタの制御電極は前記第１プルアップノードに結合され、前記第３１トランジスタの第１電極は前記第１電圧端子に結合され、前記第３１トランジスタの第２電極は第２画素信号出力端子に結合され、前記第３２トランジスタの制御電極は前記第２プルアップノードに結合され、前記第３２トランジスタの第１電極は前記第１電圧端子に結合され、前記第３２トランジスタの第２電極は前記第２画素信号出力端子に結合され、
    前記出力回路は、第３３トランジスタ及び第３コンデンサを更に備え、前記第３３トランジスタの制御電極は前記プルダウンノードに結合され、前記第３３トランジスタの第１電極は第２クロック信号端子に結合され、前記第３３トランジスタの第２電極は前記第２画素信号出力端子に結合され、前記第３コンデンサの第１端子は前記プルダウンノードに結合され、前記第３コンデンサの第２端子は前記第２画素信号出力端子に結合される、請求項１２に記載のシフトレジスタ。
14. 前記表示入力回路は、第１０トランジスタを備え、前記第１０トランジスタの制御電極は表示入力端子に結合され、前記第１０トランジスタの第１電極は表示プルダウン信号端子に結合され、前記第１０トランジスタの第２電極は前記プルダウンノードに結合され、又は
    前記表示入力回路は、第３４トランジスタ及び第３５トランジスタを備え、前記第３４トランジスタの制御電極及び第１電極は前記表示入力端子に結合され、前記第３４トランジスタの第２電極は前記第３５トランジスタの第１電極に結合され、前記第３５トランジスタの制御電極は前記表示入力端子に結合され、前記第３５トランジスタの第２電極は前記プルダウンノードに結合され、又は
    前記表示入力回路は、第３６トランジスタ及び第３７トランジスタを備え、前記第３６トランジスタの制御電極は前記表示入力端子に結合され、前記第３６トランジスタの第１電極は前記表示プルダウン信号端子に結合され、前記第３６トランジスタの第２電極は前記第３７トランジスタの制御電極及び第１電極に結合され、前記第３７トランジスタの第２電極は前記プルダウンノードに結合され、又は
    前記表示入力回路は、第３８トランジスタを備え、前記第３８トランジスタの制御電極及び第１電極は前記表示入力端子に結合され、前記第３８トランジスタの第２電極は前記プルダウンノードに結合される、請求項８から１３のいずれか一項に記載のシフトレジスタ。
15. ゲート駆動回路であって、カスケード接続される、請求項１から１４のいずれか一項に記載のシフトレジスタをＫ個備え、
    各段のシフトレジスタの補償選択制御端子には、対応する補償選択制御信号が提供され、各段のシフトレジスタのブランキング制御端子には、対応するブランキング制御信号が提供され、
    Ｋ×Ｎ個のシフトレジスタ回路のうちの第１シフトレジスタ回路の表示入力端子には、スタート信号が提供され、前記第１シフトレジスタ回路の表示リセット端子は、第（ｉ／２＋２）シフトレジスタ回路のシフト信号出力端子に結合され、前記第１シフトレジスタ回路の第１クロック信号端子には、第１クロック信号が提供され、
    第２シフトレジスタ回路の表示入力端子には、前記スタート信号が提供され、前記第２シフトレジスタ回路の表示リセット端子は、第（ｉ／２＋３）シフトレジスタ回路のシフト信号出力端子に結合され、前記第２シフトレジスタ回路の第１クロック信号端子には、第２クロック信号が提供され、
    第ｎシフトレジスタ回路の表示入力端子は、第（ｎ－ｉ／２）シフトレジスタ回路のシフト信号出力端子に結合され、第ｎシフトレジスタ回路の表示リセット端子は、第（ｎ＋ｉ／２＋１）シフトレジスタ回路のシフト信号出力端子に結合され、第ｎシフトレジスタ回路の第１クロック信号端子には、第Ｍクロック信号が提供され、
    表示期間に、前記ゲート駆動回路には、第１から第ｉクロック信号が提供され、第１から第ｉクロック信号のクロック周期は同じであり、前記クロック周期は時間の長さが同じであるｉ個の段階を含み、そして第１から第ｉクロック信号は順に１／ｉ個のクロック周期ずつシフトし、ｉは偶数であり、Ｋは１よりも大きい自然数であり、ｎは２よりも大きく且つＫ×Ｎ以下の自然数であり、ｎがｉの整数倍である場合、Ｍはｉであり、そうでない場合、Ｍはｎ ＭＯＤ ｉである、ゲート駆動回路。
16. Ｎは４である、請求項１５に記載のゲート駆動回路。
17. ｉは４である、請求項１５又は１６に記載のゲート駆動回路。
18. 第ｎシフトレジスタ回路の第２クロック信号端子には、第（ｉ＋Ｍ）クロック信号が提供され、
    表示期間に、第（ｉ＋１）から第２ｉクロック信号はそれぞれ第１から第ｉクロック信号の波形と同じである、請求項１５から１７のいずれか一項に記載のゲート駆動回路。
19. 請求項１から１４のいずれか一項に記載のシフトレジスタを駆動するための駆動方法であって、
    表示期間に、補償選択信号に応じて前記ブランキング入力信号を前記ブランキング入力回路に提供し、そして前記ブランキング入力回路に前記ブランキング入力信号を格納するステップと、
    ブランキング期間に、格納されたブランキング入力信号及びブランキング制御信号に応じて、ブランキングプルダウン信号を前記Ｎ個のプルダウンノードに提供し、それにより前記Ｎ個のシフトレジスタ回路がそれぞれ前記ブランキングプルダウン信号及び対応するクロック信号に基づいてそれぞれのブランキング出力信号を出力するステップと、を含む駆動方法。
20. 表示期間に、
    表示入力信号に応じて表示プルダウン信号を対応するプルダウンノードに入力するステップと、
    前記プルダウンノードのレベル及び対応するクロック信号に応じて、対応する表示出力信号を出力するステップと、を更に含む、請求項１９に記載の駆動方法。
21. アレイ基板であって、請求項１５から１８のいずれか一項に記載のゲート駆動回路を備えるアレイ基板。
22. 表示装置であって、請求項２１に記載のアレイ基板を備える表示装置。

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