CN113362772A - 显示基板、显示面板和显示装置 - Google Patents

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Abstract

本公开提供了一种显示基板，其中，包括：栅极驱动电路，栅极驱动电路包括包括M个移位寄存器单元，移位寄存器单元配置有插黑级联信号输入端、显示级联信号输入端和示复位信号输入端，第m级移位寄存器单元的显示级联信号输入端与第m‑a级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+b级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m‑c级移位寄存器单元的插黑级联信号输出端耦接；M个移位寄存器单元分为交替设置的第一移位寄存器单元组和第二移位寄存器单元组，第一移位寄存器单元组和第二移位寄存器分别配置有s1条和s2条第一扫描时钟信号线。

Description

显示基板、显示面板和显示装置
技术领域
本公开涉及显示领域，特别涉及一种显示基板、显示面板和显示装置。
背景技术
在显示领域特别是有机发光二极管显示装置中，动态显示画面的切换过程容易产生动态图像拖影现象，即在由上一帧显示画面切换到下一帧显示画面时，会感受到上一帧画面的拖影。为了克服动态图像拖影现象，相关技术中在像素发光期间增加了画面切黑的过程，通过增加画面切黑过程减少像素的正常显示时间，从而能有效改善动态图像拖影现象。
发明内容
第一方面，本公开实施例提供了一种显示基板，包括：显示区和周边区，所述周边区内设置有栅极驱动电路，所述栅极驱动电路包括：级联的M个移位寄存器单元，所述移位寄存器单元配置有用于控制所述移位寄存器单元进行插黑驱动的插黑级联信号输入端、用于控制所述移位寄存器单元进行显示驱动的显示级联信号输入端和用于控制所述移位寄存器进行显示驱动复位的显示复位信号输入端；
所述移位寄存器单元与两个级联时钟信号端、两个第一扫描时钟信号端、两个级联信号输出端和两个第一复合信号输出端耦接，所述移位寄存器单元用于在进行显示驱动和插黑驱动过程中，将两个级联时钟信号端各自提供的级联时钟信号分别写入至两个级联信号输出端中，以及将两个第一扫描时钟信号端各自提供的第一扫描时钟信号分别写入至两个第一复合信号输出端中；两个级联信号输出端中之一为显示级联信号输出端，另一为插黑级联信号输出端；
第m级移位寄存器单元的显示级联信号输入端与第m-a级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+b级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-c级移位寄存器单元的插黑级联信号输出端耦接，a、b、c分别为预设的正整数，m为正整数并满足：a＜m、c＜m且m+b≤M；
M个移位寄存器单元分为多个第一移位寄存器单元组和多个第二移位寄存器单元组，所述第一移位寄存器单元组与所述第二移位寄存器单元组交替设置，所述第一移位寄存器单元组内移位寄存器单元的数量与所述第二移位寄存器单元组内移位寄存器单元的数量均为c；
所述栅极驱动电路配置有s1+s2条第一扫描时钟信号线，s1条第一扫描时钟信号线与所述第一移位寄存器单元组相对应以向所述第一移位寄存器单元组内各所述移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号，另外s2条第一扫描时钟信号线与所述第二移位寄存器单元组相对应以向所述第二移位寄存器单元组内各所述移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号，每个所述第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，位于同一所述移位寄存器单元内的两个所述第一扫描时钟信号端耦接不同的第一扫描时钟信号线；
s1和s2满足：s1+s2≥2*(a+b)、2≤s1≤2c、2≤s2≤2c且s1+s2≠4c。
在一些实施例中，所述显示区内设置有多条第一栅线、多条数据线以及呈阵列排布的多个像素单元；
所述像素单元包括：像素电路和发光元件，所述像素电路包括：数据写入晶体管和驱动晶体管；
所述数据写入晶体管的控制极与对应的第一栅线耦接，所述数据写入晶体管的第一极与对应的所述数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的控制极耦接；
所述驱动晶体管的第一极与第一工作电压端耦接，所述驱动晶体管的第二极与所述发光元件的第一端耦接，所述发光元件的第二端与第二工作电压端耦接；
所述第一栅线延伸至所述周边区内并与对应的所述第一复合信号输出端耦接，不同所述第一栅线耦接不同所述第一复合信号输出端。
在一些实施例中，所述移位寄存器单元包括：
第一输出子电路，与第一上拉节点、第二上拉节点、两个级联时钟信号端、两个第一扫描时钟信号端、两个级联信号输出端和两个第一复合信号输出端耦接，用于在所述第一上拉节点处电压的控制下，将一个级联时钟信号端提供的级联时钟信号写入至一个级联信号输出端，并将一个第一扫描时钟信号端提供的第一扫描时钟信号写入至一个第一复合信号输出端，以及在所述第二上拉节点处电压的控制下，将另一个级联时钟信号端提供的级联时钟信号写入至另一个级联信号输出端，并将另一个第一扫描时钟信号端提供的第一扫描时钟信号写入至另一个第一复合信号输出端。
在一些实施例中，所述显示区内设置有多条第二栅线和多条感测信号传输线，所述像素电路还包括：感测晶体管；
所述感测晶体管的控制极与对应的所述第二栅线耦接，所述感测晶体管的第一极与所述驱动晶体管的第二极耦接，所述感测晶体管的第二极与对应的所述感测信号传输线耦接；
所述移位寄存器还包括：
第二输出子电路，与所述第一上拉节点、所述第二上拉节点、两个第二扫描时钟信号端和两个第二复合信号输出端耦接，用于在所述第一上拉节点处电压的控制下，将一个第二扫描时钟信号端提供的第二扫描时钟信号写入至一个第二复合信号输出端，以及在所述第二上拉节点处电压的控制下，将另一个第二扫描时钟信号端提供的第二扫描时钟信号写入至另一个第二复合信号输出端；
所述第二栅线延伸至所述周边区内并与对应的所述第二复合信号输出端耦接，不同所述第二栅线耦接不同所述第二复合信号输出端。
在一些实施例中，所述移位寄存器单元还包括：
所述插黑输入子电路，与所述第一上拉节点、所述第二上拉节点、所述插黑级联信号输入端、第一控制时钟信号端和第二控制时钟信号端耦接，用于在所述第一控制时钟信号端提供的第一控制时钟信号的控制下，将所述插黑级联信号输入端提供的插黑级联信号写入至所述插黑输入子电路内部的插黑控制节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号端提供的第二控制时钟信号的控制下，将所述第二控制时钟信号写入至所述第一上拉节点和所述第二上拉节点；
显示预充复位子电路，与所述第一上拉节点、所述第二上拉节点、显示级联信号输入端、显示复位信号输入端和第一复位电源端耦接，用于在所述显示级联信号输入端提供的显示级联信号的控制下，将所述显示级联信号写入至所述第一上拉节点和所述第二上拉节点，以及在所述显示复位信号输入端提供的显示复位信号的控制下，将所述第一复位电源端提供的第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
在一些实施例中，所述栅极驱动电路配置有4条控制时钟信号线；
所述第一移位寄存器单元组内各所述移位寄存器单元的第一控制时钟信号端与第1条控制信号线耦接；
所述第一移位寄存器单元组内各所述移位寄存器单元的第二控制时钟信号端与第2条控制信号线耦接；
所述第二移位寄存器单元组内各所述移位寄存器单元的第一控制时钟信号端与第3条控制信号线耦接；
所述第二移位寄存器单元组内各所述移位寄存器单元的第二控制时钟信号端与第4条控制信号线耦接。
在一些实施例中，所述移位寄存器单元还包括：
所述插黑复位子电路，与所述第一上拉节点、第二上拉节点、插黑全局复位信号输入端、所述第一复位电源端耦接，用于在所述插黑全局复位信号输入端提供的插黑全局复位信号和所述插黑控制节点处电压的控制下，将所述第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
在一些实施例中，所述移位寄存器单元还包括：
感测输入子电路，与所述第一上拉节点、所述第二上拉节点、感测级联信号输入端、随机感测信号端和感测控制信号端耦接，用于在所述随机感测信号端提供的随机感测信号的控制下，将所述感测级联信号输入端提供的感测级联信号写入至所述感测输入子电路内部的感测控制节点，以及在所述感测控制节点处电压和所述感测控制信号端提供的感测控制信号的控制下，将所述感测控制信号写入至所述第一上拉节点和所述第二上拉节点。
在一些实施例中，所述移位寄存器单元还包括：
所述感测复位子电路，与所述第一上拉节点、第二上拉节点、感测全局复位信号输入端、第一复位电源端耦接，用于在所述感测全局复位信号输入端提供的感测全局复位信号和所述感测控制节点处电压的控制下，将所述第一复位电源端提供的第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
在一些实施例中，所述栅极驱动电路配置有2c条级联时钟信号线；
在所述第一移位寄存器单元组内，第i个移位寄存器单元的两个所述联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；
在所述第二移位寄存器单元组内，第i个移位寄存器单元的两个所述联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接。
在一些实施例中，a＝1、b＝2且c＝4；
或者，a＝1、b＝3且c＝4；
或者，a＝2、b＝1且c＝4；
或者，a＝2、b＝2且c＝4。
在一些实施例中，s1＝6，所述第一移位寄存器单元组所配置的6条第一扫描时钟信号线构成第一信号线组，
所述第一移位寄存器单元组内第1个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第2个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第3条第一扫描时钟信号线和第4条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第3个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第5条第一扫描时钟信号线和第6条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第4个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接；
在一些实施例中，s2＝6，所述第二移位寄存器单元组所配置的6条第一扫描时钟信号线构成第二信号线组；
所述第二移位寄存器单元组内第1个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第2个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第3条第一扫描时钟信号线和第4条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第3个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第5条第一扫描时钟信号线和第6条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第4个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接。
第二方面，本公开实施例还提供了一种显示面板，其中，包括：如上述第一方面中所提供的显示基板。
第三方面，本公开实施例还提供了一种显示装置，其中，包括：如上述第二方面所提供的显示面板。
附图说明
图1为本公开中显示基板内一个像素单元的电路结构示意图；
图2为图1所示像素单元的一种工作时序图；
图3为图1所示像素单元的另一种工作时序图；
图4为本公开实施例所提供的一种显示基板的一种俯视示意图；
图5为本公开实施例中栅极驱动电路的一种电路结构示意图；
图6为本公开实施中一个移位寄存器单元的一种结构示意图；
图7为本公开实施例中移位寄存器单元的另一种结构示意图；
图8为图7所示移位寄存器单元在进行显示驱动和进行插黑驱动的一种工作时序图；
图9为图7所示移位寄存器单元在进行显示驱动和进行插黑驱动的另一种工作时序图；
图10为本公开实施例提供的又一种移位寄存器的电路结果示意图；
图11为本公开实施例提供的再一种移位寄存器单元的电路结果示意图；
图12为本公开实施例中一个第一移位寄存器单元组的电路结构示意图；
图13为本公开实施例中一个第二移位寄存器单元组的电路结构示意图；
图14为图5所示栅极驱动电路的一种工作时序图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种显示基板、显示面板和显示装置进行详细描述。
本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是漏极。在以下实施例中，以薄膜晶体管为N型晶体管为例进行的说明，即控制极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序变化。具体细节不在此赘述，但也应该在本公开的保护范围内。
图1为本公开中显示基板内一个像素单元的电路结构示意图，图2为图1所示像素单元的一种工作时序图，图3为图1所示像素单元的另一种工作时序图，如图1至图3所示，该像素单元包括：像素电路和发光元件。其中，以发光元件为有机发光二极管(OLED)为例。
像素电路包括数据写入晶体管QTFT(控制极连第一栅线G1)、驱动晶体管DTFT、感测晶体管STFT(控制极连第二栅线G2，第一极与感测信号线Sence相连)和一个存储电容Cst。参见图2所示，在仅需该像素单元进行发光显示时，该像素单元的工作过程包括写入显示数据阶段和发光阶段；其中，在写入显示数据阶段过程中，第一栅线G1控制数据写入晶体管QTFT导通，数据线Data将数据电压Vdata写入至驱动晶体管DTFT的控制极；在发光阶段时，驱动晶体管DTFT根据自身控制极处的电压输出相应的驱动电流以驱动发光元件OLED进行发光。
需要说明的是，还可以在一帧结束后通过感测晶体管来对像素电路中的驱动晶体管DTFT、发光元件OLED进行感测，并进行感测结果对像素电路进行外部补偿。具体外部补偿过程属于本领域的常规技术，此处不再赘述。
像素单元在工作的过程中会出现动态图像拖影，即当显示装置从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影。一种解决方法是：如图3所示，在像素电路发光期间设置了一个画面插黑的过程，这样减少了发光时间，增强了运动图像响应时间(Moving Picture Response Time，MPRT)，MPRT越大、拖影越轻。
在相关技术中，将显示驱动和插黑驱动功能集成在同一栅极驱动电路内，即栅极驱动电路内的各级移位寄存器单元可用于进行显示驱动和插黑驱动。由于显示驱动过程与插黑驱动过程不是同步的，因此需要对于显示驱动过程中的级联关系以及插黑驱动过程中的级联关系分别进行设置。
目前，一个移位寄存器单元一般包含两个移位寄存器电路，该两个移位寄存器电路分别对应位于显示区的两行像素单元，即一个移位寄存器单元对应两行像素单元。此时，移位寄存器单元内的一个移位寄存器电路的输出可用于进行显示驱动级联，移位寄存器内的另一个移位寄存器的输出可用于进行插黑驱动级联。
栅极驱动电路的工作过程包括交替进行的显示驱动阶段和插黑驱动阶段，在一个显示驱动阶段过程中，栅极驱动电路内的某几级移位寄存器单元的第一复合信号输出端依次输出用于进行显示驱动的显示驱动信号(例如，图3中的脉冲1)，在一个拆黑驱动阶段过程中，栅极驱动电路内的某几级移位寄存器单元的第一复合信号输出端输出用于进行插黑驱动的插黑驱动信号(例如，图3中的脉冲2)。一般地，在将完整一帧显示数据完整的写入至对应的各像素单元内，需要经过多个显示驱动阶段。
为尽可能的减少插黑驱动所占用的时间，往往是采用分组插黑驱动的方式来进行插黑驱动。具体地，将所有移位寄存器单元分为多个第一移位寄存器单元组和多个第二移位寄存器单元组，第一移位寄存器单元组与第二移位寄存器单元组交替设置，第一移位寄存器单元组内移位寄存器单元的数量与第二移位寄存器单元组内移位寄存器单元的数量相等。在一个插黑驱动阶段过程中，一个第一移位寄存器单元组或一个第二移位寄存器单元组内的所有移位寄存器单元的第一复合信号输出端同时输出插黑驱动用的插黑驱动信号。在多个插黑驱动阶段过程中，第一移位寄存器单元组和第二移位寄存器单元组交替输出插黑驱动信号。
在相关技术所提供的同时具备显示驱动功能和插黑驱动功能的栅极驱动电路中，栅极驱动电路所配置的用于向各级移位寄存器单元的第一复合信号输出端提供扫描信号的第一扫描时钟信号线数量较多，不利于产品的窄边框设计。
一般地，第一/第二移位寄存器单元组各自所配置的第一扫描时钟信号线的数量为第一/第二移位寄存器单元组所包含的移位寄存器单元的数量的2倍(每个移位寄存器单元驱动2行像素单元)。此时，栅极驱动电路所配置的第一扫描时钟信号线的总条数为第一/第二移位寄存器单元组所包含的移位寄存器单元的数量的4倍。示例性地，第一/第二移位寄存器单元组均包括4个移位寄存器单元，即一个第一/第二移位寄存器单元包含8个移位寄存器电路且对应8行像素单元；此时，针对第一移位寄存器单元组会配置8条不同的第一扫描时钟信号线，以对应第一移位寄存器单元组内的8个第一复合信号输出端；针对第二移位寄存器单元组会配置8条不同的第一扫描时钟信号线，以对应第二移位寄存器单元组内的8个第一复合信号输出端。每个第一复合信号输出端耦接对应的一条第一扫描时钟信号线，且同一第一/第二移位寄存器单元组内的任意两个第一复合信号输出端均耦接不同的两条第一扫描时钟信号线。此时，栅极驱动电路所配置的第一扫描时钟信号线的条数为16条。
图4为本公开实施例所提供的一种显示基板的一种俯视示意图，图5为本公开实施例中栅极驱动电路的一种电路结构示意图，如图4和图5所示，显示基板100包括：显示区101和周边区102，显示区101内设置有呈阵列排布的多个像素单元300，周边区102内设置有栅极驱动电路200，栅极驱动电路200包括：级联的M个移位寄存器单元。每级移位寄存器单元配置插黑级联信号输入端、显示级联信号输入端和显示复位信号输入端；其中，插黑级联信号输入端可用于控制移位寄存器单元进行插黑驱动，显示级联信号输入端可用于控制移位寄存器单元进行显示驱动，显示复位信号输入端可用于控制移位寄存器进行显示驱动复位。
需要说明的是，插黑级联信号输入端为栅极驱动电路内移位寄存器单元之间实现插黑驱动级联的端口，显示级联信号输入端和显示复位信号输入端为栅极驱动电路内移位寄存器单元之间实现显示驱动级联的端口；插黑级联信号输入端、显示级联信号输入端和显示复位信号输入端均为移位寄存器单元所配置的常规端口，对于这些端口与移位寄存器单元内部结构的耦接方式以及利用这些端口对移位寄存器单元进行显示驱动/插黑驱动的控制过程，后面将结合具体示例来进行描述。
在本公开中，每级移位寄存器单元与两个级联时钟信号端、两个第一扫描时钟信号端、两个级联信号输出端CR、CR'和两个第一复合信号输出端OUT1、OUT1'耦接，移位寄存器单元可用于在进行显示驱动和插黑驱动过程中，将两个级联时钟信号端各自提供的级联时钟信号分别写入至两个级联信号输出端CR、CR'中，以及将两个第一扫描时钟信号端各自提供的第一扫描时钟信号分别写入至两个级联信号输出端OUT1、OUT1'中；两个级联信号输出端CR、CR'中之一为显示级联信号输出端，另一为插黑级联信号输出端。两个第一复合信号输出端OUT1、OUT1'分别耦接显示区内两条不同的第一栅线G1。
第m级移位寄存器单元SRUm的显示级联信号输入端与第m-a级移位寄存器单元SRUm-a的显示级联信号输出端耦接，第m级移位寄存器单元SRUm的显示复位信号输入端与第m+b级移位寄存器单元SRUm+b的显示级联信号输出端耦接，第m级移位寄存器SRUm的插黑级联信号输入端与第m-c级移位寄存器单元SRUm-c的插黑级联信号输出端耦接，a、b、c分别为预设的正整数，m为正整数并满足：a＜m、c＜m且m+b≤M。前a级移位寄存器单元SRU1～SRUa的显示级联信号输入端与显示帧起始信号输入端(提供显示帧起始信号STV)耦接，后b级移位寄存器单元SRUM-b+1～SRUM的显示复位信号输入端与显示帧复位信号输入端(提供显示帧复位信号)耦接，前c级移位寄存器单元SRU1～SRUc的插黑级联信号输入端与插黑帧起始信号输入端(提供插黑帧起始信号BSTV)耦接。
M个移位寄存器单元分为多个第一移位寄存器单元组A和多个第二移位寄存器单元组B，第一移位寄存器单元组A与第二移位寄存器单元组B交替设置，第一移位寄存器单元组A内移位寄存器单元的数量与第二移位寄存器单元组B内移位寄存器单元的数量均为c。
需要说明的是，附图5中示例性画出了c取值为4的情况。作为一个具体示例，第1级移位寄存器单元SRU1至第4级移位寄存器单元SRU4的4个移位寄存器单元SRU<1-4>构成一个第一移位寄存器单元组A；第5级移位寄存器单元SRU5至第8级移位寄存器单元SRU8的4个移位寄存器单元SRU<5-8>构成一个第二移位寄存器单元组B；第9级移位寄存器单元SRU9至第12级移位寄存器单元SRU12的4个移位寄存器单元SRU<9-12>构成一个第一移位寄存器单元组A，第13级移位寄存器单元SRU13至第16级移位寄存器单元SRU16的4个移位寄存器单元SRU<13-16>构成一个第二移位寄存器单元组B，以此类推。
栅极驱动电路200配置有s1+s2条第一扫描时钟信号线(图5中示例性画出了CKE1～CKE6、CKE7～CKE12共计12条第一扫描时钟信号线)，s1条第一扫描时钟信号线(图5中CKE1～CKE6)与第一移位寄存器单元组A相对应以向第一移位寄存器单元组A内各移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号，另外s2条第一扫描时钟信号线(图5中CKE7～CKE12)与第二移位寄存器单元组B相对应以向第二移位寄存器单元组B内各移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号。每个第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，位于同一移位寄存器单元内的两个第一扫描时钟信号端耦接不同的第一扫描时钟信号线。其中，s1和s2满足：s1+s2≥2*(a+b)、2≤s1≤2c、2≤s2≤2c且s1+s2≠4c。
在本公开实施例中，由于第m级移位寄存器单元的显示级联信号输入端与第m-a级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+b级移位寄存器单元的显示级联信号输出端耦接，因此在栅极驱动电路的工作过程中，至多有a+b个移位寄存器单元会处于输出状态(a+b个移位寄存器单元内的第一上拉节点和第二上拉节点处于高电平状态)，由于每个移位寄存器单元存在2个第一扫描时钟信号端(2个第一复合信号输出端)，即至多有2*(a+b)个第一扫描信号输出端会与对应的2*(a+b)个第一复合信号输出端之间导通，因此栅极驱动电路所配置的第一扫描时钟信号线的总数s1+s2大于或等于2*(a+b)，即可保证2*(a+b)个第一复合信号输出端能够依次输出显示驱动信号(例如，图3中的脉冲1)。
另外，在本公开中2≤s1≤2c、2≤s2≤2c且s1+s2≠4c即表示s1和s2的取值有如下三种情形：
(1)2≤s1＜2c且s2＝2c；
(2)s1＝2c且2≤s2＜2c；
(3)2≤s1＜2c且2≤s2＜2c。
由于位于同一移位寄存器单元内的两个第一扫描时钟信号端耦接不同的第一扫描时钟信号线，第一/第二移位寄存器单元组各自所配置的第一扫描时钟信号线均需大于或等于2，即s1≥2且s2≥2。
其中，“s1＜2c”表示包含有c个移位寄存器单元的第一移位寄存器单元组A所配置的第一扫描时钟信号线的数量小于2c；即，针对2c个第一扫描时钟信号端所配置的第一扫描时钟信号线的数量小于2c；此时，在同一第一移位寄存器单元组A内，必然存在位于不同移位寄存器单元内至少两个第一扫描时钟信号端耦接同一第一扫描时钟信号线；也就是说，在同一第一移位寄存器单元组A内，存在对至少某一条第一扫描时钟线进行复用的情况(被复用的第一扫描时钟线耦接了同一第一移位寄存器单元组A内的至少两个第一扫描时钟信号端)。
“s2＜2c”表示包含有c个移位寄存器单元的第二移位寄存器单元组B所配置的第一扫描时钟信号线的数量小于2c；即，针对2c个第一扫描时钟信号端所配置的第一扫描时钟信号线的数量小于2c；此时，在同一第二移位寄存器单元组B内，必然存在位于不同移位寄存器单元内至少两个第一扫描时钟信号端耦接同一第一扫描时钟信号线；也就是说，在同一第二移位寄存器单元组B内，存在对至少某一条第一扫描时钟线进行复用的情况(被复用的第一扫描时钟线耦接了同一第二移位寄存器单元组B内的至少两个第一扫描时钟信号端)。
“s1＝2c”表示包含有c个移位寄存器单元的第一移位寄存器单元组A所配置的第一扫描时钟信号线的数量等于2c，即针对2c个第一扫描时钟信号端配置有2c条第一扫描时钟信号线；此时，在同一第一移位寄存器单元组A内，每个第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，且任意两个第一扫描时钟信号端均耦接不同的两条第一扫描时钟信号线；也就是说，在同一第一移位寄存器单元组A内不存在第一扫描时钟信号线被复用的情况。
“s2＝2c”表示包含有c个移位寄存器单元的第二移位寄存器单元组B所配置的第一扫描时钟信号线的数量等于2c，即针对2c个第一扫描时钟信号端配置有2c条第一扫描时钟信号线；此时，在同一第二移位寄存器单元组B内，每个第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，且任意两个第一扫描时钟信号端均耦接不同的两条第一扫描时钟信号线；也就是说，在同一第二移位寄存器单元组B内不存在第一扫描时钟信号线被复用的情况。
基于上述内容可见，上述情形(1)表示第一移位寄存器单元组A内存在第一扫描时钟信号线被复用，但第二移位寄存器单元组B内不存在第一扫描时钟信号线被复用；上述情形(2)表示第一移位寄存器单元组A内不存在第一扫描时钟信号线被复用，但第二移位寄存器单元组B内存在第一扫描时钟信号线被复用；上述情形(3)表示第一移位寄存器单元组A内存在第一扫描时钟信号线被复用，且第二移位寄存器单元组B内存在第一扫描时钟信号线被复用。在上述三种情况中，均可使得s1+s2＜4c，即栅极驱动电路所配置的第一扫描时钟信号线的总数量小于第一/第二移位寄存器单元组所包含的移位寄存器单元的数量的4倍。
基于上述内容可见，与相关技术相比，本公开的技术方案可以有效减少栅极驱动电路所配置的第一扫描时钟信号线的总数量，因而有利于产品的窄边框设计。需要说明的是，在本公开实施例中栅极驱动电路最少可配置2*(a+b)条第一扫描时钟信号线。
在本公开实施例中，像素单元可采用图1中所示。继续参见图1，像素单元300包括：像素电路和发光元件，像素电路包括：数据写入晶体管QTFT和驱动晶体管DTFT。数据写入晶体管QTFT的控制极与对应的第一栅线G1耦接，数据写入晶体管QTFT的第一极与对应的数据线Data耦接，数据写入晶体管QTFT的第二极与驱动晶体管DTFT的控制极耦接。驱动晶体管DTFT的第一极与第一工作电压端耦接，驱动晶体管DTFT的第二极与发光元件OLED的第一端耦接，发光元件OLED的第二端与第二工作电压端耦接。第一栅线G1延伸至周边区内并与对应的第一复合信号输出端耦接，不同第一栅线G1耦接不同第一复合信号输出端。
在一些实施例中，像素电路还包括：感测晶体管STFT。感测晶体管STFT的控制极与对应的第二栅线G2耦接，感测晶体管STFT的第一极与驱动晶体管DTFT的第二极耦接，感测晶体管STFT的第二极与对应的感测信号传输线Sence耦接。
图6为本公开实施中一个移位寄存器单元的一种结构示意图，如图6所示，在一些实施例中，移位寄存器单元包括：第一输出子电路3、插黑输入子电路2和显示预充复位子电路1。
其中，第一输出子电路3与第一上拉节点PU1、第二上拉节点PU2、两个级联时钟信号端CLKD、CLKD’、两个第一扫描时钟信号端CLKE、CLKE’、两个级联信号输出端CR、CR’和两个第一复合信号输出端OUT1、OUT1’耦接，第一输出子电路3用于在第一上拉节点PU1处电压的控制下，将一个级联时钟信号端CLKD提供的级联时钟信号写入至一个级联信号输出端CR，并将一个第一扫描时钟信号端CLKE提供的第一扫描时钟信号写入至一个第一复合信号输出端OUT1，以及在第二上拉节点PU2处电压的控制下，将另一个级联时钟信号端CLKD'提供的级联时钟信号写入至另一个级联信号输出端CR'，并将另一个第一扫描时钟信号端CLKE'提供的第一扫描时钟信号写入至另一个第一复合信号输出端OUT1’。
插黑输入子电路2与第一上拉节点PU1、第二上拉节点PU2、插黑级联信号输入端IN2、第一控制时钟信号端BCK1和第二控制时钟信号端BCK2耦接，插黑输入子电路2用于为在第一控制时钟信号端BCK1提供的第一控制时钟信号的控制下，将插黑级联信号输入端IN2提供的插黑级联信号写入至插黑输入子电路2内部的插黑控制节点，以及在插黑控制节点处电压以及第二控制时钟信号端BCK2提供的第二控制时钟信号的控制下，将第二控制时钟信号写入至第一上拉节点PU1和第二上拉节点PU2。
显示预充复位子电路1与第一上拉节点PU1、第二上拉节点PU2、显示级联信号输入端IN1、显示复位信号输入RST端和第一复位电源端耦接，显示预充复位子电路1用于在显示级联信号输入端IN1提供的显示级联信号的控制下，将显示级联信号写入至第一上拉节点PU1和第二上拉节点PU2，以及在显示复位信号输入RST端提供的显示复位信号的控制下，将第一复位电源端提供的第一复位电压VGL1写入至第一上拉节点PU1和第二上拉节点PU2。
在一些实施例中，移位寄存器单元SRU还包括：插黑复位子电路4，插黑复位子电路4与第一上拉节点PU1、第二上拉节点PU2、插黑全局复位信号输入端BTRST、第一复位电源端耦接，插黑复位子电路4用于在插黑全局复位信号输入端BTRST提供的插黑全局复位信号和插黑控制节点H处电压的控制下，将第一复位电压写入至第一上拉节点PU1和第二上拉节点PU2。
在一些实施例中，移位寄存器单元SRU还包括：反相子电路5和反馈子电路6；反向电路与第一上拉节点PU1、第二上拉节点PU2、第一下拉节点PD1和第二下拉节点PD2耦接，反相子电路5用于向第一下拉节点PD1提供与第一上拉节点PU1处电压反相的电压以及用于相第二下拉节点PD2提供与第二上拉节点PU2处电压反相的电压。反馈子电路6用于在第一下拉节点PD1处电压的控制下将第一复位电压写入至第一上拉节点PU1，以及用于在第二下拉节点PD2处电压的控制下将第一复位电压写入至第二上拉节点PU2。
图7为本公开实施例中移位寄存器单元的另一种结构示意图，如图7所示，该移位寄存器单元为图6所示移位寄存器单元的一种具体实现方案。
在一些实施例中，显示预充复位子电路1包括第一晶体管M1～第四晶体管M4，插黑输入子电路2包括第五晶体管M5～第八晶体管M8和第一电容C1，插黑复位子电路4包括第九晶体管M9～第十二晶体管M12，第一输出子电路3包括第十三晶体管M13～第十六晶体管M16、第二电容C2和第三电容C3，反相子电路5包括第十七晶体管M17～第二十四晶体管M24，反馈子电路6包括第二十五晶体管M25和第二十六晶体管M26。
其中，第一晶体管M1的控制极与显示级联信号输入端IN1耦接，第一晶体管M1的第一极与显示级联信号输入端IN1耦接，第一晶体管M1的第二极与第一上拉节点PU1耦接。
第二晶体管M2的控制极与显示复位信号输入RST端耦接，第二晶体管M2的第一极与第一上拉节点PU1耦接，第二晶体管M2的第二极与第一复位电源端耦接。
第三晶体管M3的控制极与显示级联信号输入端IN1耦接，第三晶体管M3的第一极与显示级联信号输入端IN1耦接，第三晶体管M3的第二极与第二上拉节点PU2耦接。
第四晶体管M4的控制极与显示复位信号输入RST端耦接，第四晶体管M4的第一极与第二上拉节点PU2耦接，第四晶体管M4的第二极与第一复位电源端耦接。
第五晶体管M5的控制极与第一控制时钟信号端BCK1耦接，第五晶体管M5的第一极与插黑级联信号输入端IN2耦接，第五晶体管M5的第二极与插黑控制节点H耦接。
第六晶体管M6的控制极与插黑控制节点H耦接，第六晶体管M6的第一极与第二控制时钟信号端BCK2耦接，第六晶体管M6的第二极与插黑上拉节点K耦接。
第七晶体管M7的控制极与第二控制时钟信号端BCK2耦接，第七晶体管M7的第一极与插黑上拉节点K耦接，第七晶体管M7的第二极与第一上拉节点PU1耦接。
第八晶体管M8的控制极与第二控制时钟信号端BCK2耦接，第八晶体管M8的第一极与插黑上拉节点K耦接，第八晶体管M8的第二极与第二上拉节点PU2耦接。
第九晶体管M9的控制极与插黑控制节点H耦接，第九晶体管M9的第一极与第一上拉节点PU1耦接，第九晶体管M9的第二极与第十晶体管M10的第一极耦接。
第十晶体管M10的控制极与插黑全局复位信号输入端BTRST耦接，第十晶体管M10的第二极第一复位电源端耦接。
第十一晶体管M11的控制极与插黑控制节点H耦接，第十一晶体管M11的第一极与第二上拉节点PU2耦接，第十一晶体管M11的第二极与第十二晶体管M12的第一极耦接。
第十二晶体管M12的控制极与插黑全局复位信号输入端BTRST耦接，第十二晶体管M12的第二极第一复位电源端耦接。
第十三晶体管M13的控制极与第一上拉节点PU1耦接，第十三晶体管M13的第一极与一个级联时钟信号端CLKD耦接，第十三晶体管M13的第二极与一个级联信号输出端CR耦接。
第十四晶体管M14的控制极与第一上拉节点PU1耦接，第十四晶体管M14的第一极与一个第一扫描时钟信号端CLKE耦接，第十四晶体管M14的第二极与一个第一复合信号输出端OUT1耦接。
第十五晶体管M15的控制极与第二上拉节点PU2耦接，第十五晶体管M15的第一极与另一个级联时钟信号端CLKD’耦接，第十五晶体管M15的第二极与另一个级联信号输出端CR’耦接。
第十六晶体管M16的控制极与第二上拉节点PU2耦接，第十六晶体管M16的第一极与另一个第一扫描时钟信号端CLKE’耦接，第十六晶体管M16的第二极与另一个第一复合信号输出端OUT1’耦接。
第十七晶体管M17的控制极与第二工作电压端(提供第二工作电压VDD)耦接，第十七晶体管M17的第一极与第二工作电压端耦接，第十七晶体管M17的第二极与第十九晶体管M19的控制极和第十八晶体管M18的第一极耦接；
第十八晶体管M18的控制极与第一上拉节点PU1耦接，第十八晶体管M18的第二极与第一复位电源端耦接。
第十九晶体管M19的第一极与第二工作电压端耦接，第十九晶体管M19的第二极与第一下拉节点PD1耦接。
第二十晶体管M20的控制极与第一上拉节点PU1耦接，第二十晶体管M20的第一极与第一下拉节点PD1耦接，第二十晶体管M20的第二极与第一复位电源端耦接。
第二十一晶体管M21的控制极与第二工作电压端耦接，第二十一晶体管M21的第一极与第二工作电压端耦接，第二十一晶体管M21的第二极与第二十三晶体管M23的控制极和第二十二晶体管M22的第一极耦接；
第二十二晶体管M22的控制极与第二上拉节点PU2耦接，第二十二晶体管M22的第二极与第一复位电源端耦接。
第二十三晶体管M23的第一极与第二工作电压端耦接，第二十三晶体管M23的第二极与第二下拉节点PD2耦接。
第二十四晶体管M24的控制极与第二上拉节点PU2耦接，第二十四晶体管M24的第一极与第二下拉节点PD2耦接，第二十四晶体管M24的第二极与第一复位电源端耦接。
第二十五晶体管M25的控制极与第一下拉节点PD1耦接，第二十五晶体管M25的第一极与第一上拉节点PU1耦接，第二十五晶体管M25的第二极与第一复位电源端耦接。
第二十六晶体管M26的控制极与第二下拉节点PD2耦接，第二十六晶体管M26的第一极与第二上拉节点PU2耦接，第二十六晶体管M26的第二极与第一复位电源端耦接。
在一些实施例中，第一输出子电路3还包括：第二十七晶体管M27～第三十晶体管M30。
其中，第二十七晶体管M27的控制极与第一下拉节点PD1耦接，第二十七晶体管M27的第一极与级联信号输出端CR耦接，第二十七晶体管M27的第二极与第一复位电源端耦接。
第二十八晶体管M28的控制极与第一下拉节点PD1耦接，第二十八晶体管M28的第一极与第一复合信号输出端OUT1耦接，第二十八晶体管M28的第二极与第二复位电源端(提供第二复位电压VGL2，VGL2可以与VGL1相等)耦接。
第二十九晶体管M29的控制极与第二下拉节点PD2耦接，第二十九晶体管M29的第一极与级联信号输出端CR'耦接，第二十九晶体管M29的第二极与第一复位电源端耦接。
第三十晶体管M30的控制极与第二下拉节点PD2耦接，第三十晶体管M30的第一极与第一复合信号输出端OUT1'耦接，第三十晶体管M30的第二极与第二复位电源端耦接。
图8为图7所示移位寄存器单元在进行显示驱动和进行插黑驱动的一种工作时序图，如图7和图8所示，该移位寄存器单元进行显示驱动的过程可包括：显示预充阶段t1、显示驱动输出阶段t2、显示复位阶段t3；该移位寄存器单元进行插黑驱动的过程可包括：插黑预充阶段t4、插黑写入阶段t5、插黑驱动输出阶段t6、插黑复位阶段t7。
在显示预充阶段t1，显示级联信号输入端IN1提供的显示级联信号处于高电平状态，第一晶体管M1和第三晶体管M3导通，处于高电平状态的显示级联信号写入至第一上拉节点PU1和第二上拉节点PU2，第一上拉节点PU1和第二上拉节点PU2均处于高电平状态；与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于低电平状态。
在显示驱动输出阶段t2，由于第一上拉节点PU1和第二上拉节点PU2均处于高电平状态，则第十三晶体管M13～第十六晶体管M16均导通，级联时钟信号端CLKD和级联时钟信号端CLKD'分别向级联信号输出端CR和级联信号输出端CR’写入对应的级联信号，第一扫描时钟信号端CLKE和第一扫描时钟信号端CLKE'分别向第一复合信号输出端OUT1和级联信号输出端第一复合信号输出端OUT1’写入对应的信号。联信号输出端CR输出显示级联脉冲，第一复合信号输出端OUT1和第一复合信号输出端OUT1’依次输出显示驱动脉冲。
需要说明的是，在图8所示工作时序中，级联信号输出端CR用作显示级联信号输出端，级联信号输出端CR’用作插黑级联信号输出端，因此在显示驱动输出阶段t2内级联信号输出端CR’未输出脉冲。
在显示复位阶段t3，显示复位信号输入RST端提供的显示复位信号处于高电平状态，第二晶体管M2和第四晶体管M4均导通，第一复位电压写入至第一上拉节点PU1和第二上拉节点PU2；与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于高电平状态，第二十七晶体管M27～第三十晶体管M30均导通，以实现对级联信号输出端CR、级联信号输出端CR’、第一复合信号输出端OUT1和第一复合信号输出端OUT1’进行复位以及降噪。
在插黑预充阶段t4，插黑级联信号输入端IN2提供的显示级联信号处于高电平状态，第一控制时钟信号端BCK1提供的第一控制时钟信号处于高电平状态，第五晶体管M5导通，处于高电平状态的插黑级联信号写入至插黑控制节点H。在第一电容C1的作用下，插黑控制节点H维持高电平状态。
在插黑写入阶段t5，由于插黑控制节点H维持高电平状态，因此第六晶体管M6导通；与此同时，第二控制时钟信号端BCK2提供的第二控制时钟信号处于高电平状态，第七晶体管M7和第八晶体管M8导通，处于高电平状态的第二控制时钟信号通过第六晶体管M6和第七晶体管M7写入至第一上拉节点PU1，处于高电平状态的第二控制时钟信号通过第六晶体管M6和第八晶体管M8写入至第二上拉节点PU2。第一上拉节点PU1和第二上拉节点PU2均处于高电平状态；在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于低电平状态。
在插黑驱动输出阶段t6，由于第一上拉节点PU1和第二上拉节点PU2均处于高电平状态，则第十三晶体管M13～第十六晶体管M16均导通，级联时钟信号端CLKD和级联时钟信号端CLKD'分别向级联信号输出端CR和级联信号输出端CR’写入对应的级联信号，第一扫描时钟信号端CLKE和第一扫描时钟信号端CLKE'分别向第一复合信号输出端OUT1和级联信号输出端第一复合信号输出端OUT1’写入对应的信号。联信号输出端CR'输出插黑级联脉冲，第一复合信号输出端OUT1和第一复合信号输出端OUT1’同时输出插黑驱动脉冲。
需要说明的是，在图8所示工作时序中，级联信号输出端CR用作显示级联信号输出端，级联信号输出端CR’用作插黑级联信号输出端，因此在插黑驱动输出阶段t6内级联信号输出端CR未输出脉冲。
在插黑复位阶段t7，由于插黑控制节点H维持高电平状态，因此第九晶体管M9和第十一晶体管M11均导通，插黑全局复位信号输入端BTRST提供的插黑全局复位信号处于高电平状态，第十晶体管M10和第十二晶体管M12均导通，第一复位电压通过第十晶体管M10和第九晶体管M9写入至第一上拉节点PU1，第一复位电压通过第十二晶体管M12和第十一晶体管M11写入至第二上拉节点PU2。与此同时，在第十七晶体管M17～第二十四晶体管M24的作用下，第一下拉节点PD1和第二下拉节点PD2均处于高电平状态，第二十七晶体管M27～第三十晶体管M30均导通，以实现对级联信号输出端CR、级联信号输出端CR’、第一复合信号输出端OUT1和第一复合信号输出端OUT1’进行复位以及降噪。
需要说明的是，在此后某个时段内，第一控制时钟信号处于高电平状态且插黑级联输入信号端处于低电平状态，此时插黑控制节点H处电压会被拉低至低电平状态。
图9为图7所示移位寄存器单元在进行显示驱动和进行插黑驱动的另一种工作时序图，如图9所示，在图9所示工作时序中，级联信号输出端CR用作插黑级联信号输出端，级联信号输出端CR’用作显示级联信号输出端。因此，在显示驱动输出阶段t2内，级联信号输出端CR未输出脉冲而级联信号输出端CR’输出有显示级联脉冲；在插黑驱动输出阶段t6内，级联信号输出端CR'未输出脉冲而级联信号输出端CR输出有插黑级联脉冲。
移位寄存器单元采用图8所示工作时序进行工作的过程可参见前面对图8的描述，此处不再赘述。
图10为本公开实施例提供的又一种移位寄存器的电路结果示意图，如图10所示，与前面实施例中不同，图10所示移位寄存器还包括第二输出子电路7；第二输出子电路7与第一上拉节点PU1、第二上拉节点PU2、两个第二扫描时钟信号端CLKF、CLKF’和两个第二复合信号输出端OUT2、OUT2'耦接，第二输出子电路7用于在第一上拉节点PU1处电压的控制下，将一个第二扫描时钟信号端CLKF提供的第二扫描时钟信号写入至一个第二复合信号输出端CLKF，以及在第二上拉节点处电压的控制下，将另一个第二扫描时钟信号端CLKF’提供的第二扫描时钟信号写入至另一个第二复合信号输出端OUT2'。
在显示区内，第二栅线G2延伸至周边区内并与对应的第二复合信号输出端OUT2、OUT2'耦接，不同第二栅线G2耦接不同第二复合信号输出端。
在一些实施例中，第二输出子电路7包括第三十一晶体管M31～第三十四晶体管M34、第四电容C4和第五电容C5。
其中，第三十一晶体管M31的控制极与第一上拉节点PU1耦接，第三十一晶体管M31的第一极与一个第二扫描时钟信号端CLKF耦接，第三十一晶体管M31的第二极与一个第二复合信号输出端OUT2耦接。
第三十二晶体管M32的控制极与第二上拉节点PU2耦接，第三十二晶体管M32的第一极与另一个第二扫描时钟信号端CLKF'耦接，第三十二晶体管M32的第二极与一个第二复合信号输出端OUT2'耦接。
第三十三晶体管M33的控制极与第一下拉节点PD1耦接，第三十三晶体管M33的第一极与第二复合信号输出端OUT2耦接，第三十三晶体管M33的第二极与第二复位电源端耦接。
第三十四晶体管M34的控制极与第二下拉节点PD2耦接，第三十四晶体管M34的第一极与第二复合信号输出端OUT2'耦接，第三十四晶体管M34的第二极与第二复位电源端耦接。
图11为本公开实施例提供的再一种移位寄存器单元的电路结果示意图，如图11所示，在一些实施例中，移位寄存器单元还包括：感测输入子电路8和感测复位子电路9。
其中，感测输入子电路8与第一上拉节点PU1、第二上拉节点PU2、感测级联信号输入端IN3、随机感测信号端OE和感测控制信号端CLKA耦接，感测输入子电路8用于在随机感测信号端OE提供的随机感测信号的控制下，将感测级联信号输入端IN3提供的感测级联信号写入至感测输入子电路8内部的感测控制节点Q，以及在感测控制节点Q处电压和感测控制信号端CLKA提供的感测控制信号(可以为一种时钟信号)的控制下，将感测控制信号写入至第一上拉节点PU1和第二上拉节点PU2。
感测复位子电路9与第一上拉节点PU1、第二上拉节点PU2、感测全局复位信号输入端TRST、第一复位电源端耦接，感测复位子电路9用于在感测全局复位信号输入端TRST提供的感测全局复位信号和感测控制节点Q处电压的控制下，将第一复位电源端提供的第一复位电压写入至第一上拉节点PU1和第二上拉节点PU2。
在一些实施例中，感测输入子电路8包括第三十五晶体管M35～第三十八晶体管M38和第六电容C6，感测复位子电路9包括第三十九晶体管M39和第四十晶体管M40。
其中，第三十五晶体管M35的控制极与随机感测信号端OE耦接，第三十五晶体管M35的第一极与感测级联信号输入端IN3耦接，第三十五晶体管M35的第二极与感测控制节点Q耦接。
第三十六晶体管M36的控制极与感测控制节点Q耦接，第三十六晶体管M36的第一极与感测控制信号端CLKA耦接，第三十六晶体管M36的第二极与感测上拉节点P耦接。
第三十七晶体管M37的控制极与感测控制信号端CLKA耦接，第三十七晶体管M37的第一极与感测上拉节点P耦接，第三十七晶体管M37的第二极与第一上拉节点PU1耦接。
第三十八晶体管M38的控制极与感测控制信号端CLKA耦接，第三十八晶体管M38的第一极与感测上拉节点P耦接，第三十八晶体管M38的第二极与第二上拉节点PU2耦接。
第三十九晶体管M39的控制极与感测全局复位信号输入端TRST耦接，第三十九晶体管M39的第一极与第一上拉节点PU1耦接，第三十九晶体管M39的第二极与第一复位电源端耦接。
第四十晶体管M40的控制极与感测全局复位信号输入端TRST耦接，第四十晶体管M40的第一极与第二上拉节点PU2耦接，第四十晶体管M40的第二极与第一复位电源端耦接。
在一些实施例中，还可根据实际需要在移位寄存器单元内设置防漏电结构，以提升移位寄存器单元在工作过程中的稳定性。
需要说明的是，图6、图7、图10和图11中所示移位寄存器单元的具体电路结构仅起到示例性作用，其不会对本公开的技术方案产生限制。在本公开中，移位寄存器单元还可以采用其他电路结构，此处不再一一举例。
需要说明的是，在图7、图10和图11所示移位寄存器单元中，(a)部分和(b)部分可以看作是两级移位寄存器电路，一级移位寄存器电路对应一行像素单元。当M个移位寄存器单元依次排布时，可看作是栅极驱动电路包含2M个级联的移位寄存器电路，其中(a)部分所对应的移位寄存器电路为栅极驱动电路内位于奇数级的移位寄存器电路，(b)部分所对应的移位寄存器电路为栅极驱动电路内位于偶数级的移位寄存器电路。(a)部分所对应的移位寄存器电路与显示区内位于奇数行的像素单元相对应，(b)部分所对应的移位寄存器电路与显示区内位于偶数行的像素单元相对应。
进一步地，在栅极驱动电路内，位于奇数级的移位寄存器电路(即(a)部分所对应的移位寄存器电路)用于实现显示驱动级联，位于偶数级的移位寄存器电路(即(b)部分所对应的移位寄存器电路)用于实现插黑驱动级联；或者，位于奇数级的移位寄存器电路用于实现插黑驱动级联，位于偶数级的移位寄存器电路用于实现显示驱动级联。在实际应用中，可根据实际需要来进行设计。
作为一个可选实施方案，a＝1、b＝2且c＝4。即，第m级移位寄存器单元的显示级联信号输入端与第m-1级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+2级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-4级移位寄存器单元的插黑级联信号输出端耦接。
作为另一个可选实施方案，a＝1、b＝3且c＝4。即，第m级移位寄存器单元的显示级联信号输入端与第m-1级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+3级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-4级移位寄存器单元的插黑级联信号输出端耦接。
作为又一个可选实施方案，a＝2、b＝1且c＝4。即，第m级移位寄存器单元的显示级联信号输入端与第m-2级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+1级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-4级移位寄存器单元的插黑级联信号输出端耦接。
作为再一个可选实施方案，a＝2、b＝2且c＝4。即，第m级移位寄存器单元的显示级联信号输入端与第m-2级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+2级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-4级移位寄存器单元的插黑级联信号输出端耦接。
在上述四种情况中，第一/第二移位寄存器单元组内均包括4级移位寄存器单元(对应8级移位寄存器电路。)
需要说明的是，上述四种情况仅起到示例性作用，其不会对本公开的技术方案产生限制。在实际应用中，可根据实际要来对a、b和c进行取值。
图12为本公开实施例中一个第一移位寄存器单元组的电路结构示意图，如图12所示，在c取值为4的情况下，在一些实施例中s1＝6，第一移位寄存器单元组A所配置的6条第一扫描时钟信号线CKE1～CKE6构成第一信号线组，第一移位寄存器单元组A内第1个移位寄存器单元RSU1的两个第一扫描时钟信号端CLKE、CLKE’分别与第一信号线组内第1条第一扫描时钟信号线CKE1和第2条扫描时钟信号线CKE2耦接。第一移位寄存器单元组A内第2个移位寄存器单元RSU2的两个第一扫描时钟信号端CLKE、CLKE’分别与第一信号线组内第3条第一扫描时钟信号线CKE3和第4条扫描时钟信号线CKE4耦接；第一移位寄存器单元组A内第3个移位寄存器单元RSU3的两个第一扫描时钟信号端CLKE、CLKE’分别与第一信号线组内第5条第一扫描时钟信号线CKE5和第6条扫描时钟信号线CKE6耦接。第一移位寄存器单元组A内第4个移位寄存器单元RSU4的两个第一扫描时钟信号端CLKE、CLKE’分别与第一信号线组内第1条第一扫描时钟信号线CKE1和第2条扫描时钟信号线CKE2耦接。即第一信号线组内第1条第一扫描时钟信号线CKE1和第2条扫描时钟信号线CKE2均被复用。
图13为本公开实施例中一个第二移位寄存器单元组的电路结构示意图，如图13所示，在c取值为4的情况下，在一些实施例中s2＝6，第二移位寄存器单元组B所配置的6条第一扫描时钟信号线CKE7～CKE12构成第二信号线组。第二移位寄存器单元组B内第1个移位寄存器单元RSU5的两个第一扫描时钟信号端CLKE、CLKE’分别与第二信号线组内第1条第一扫描时钟信号线CKE7和第2条扫描时钟信号线CKE8耦接。第二移位寄存器单元组B内第2个移位寄存器单元RSU8的两个第一扫描时钟信号端CLKE、CLKE’分别与第二信号线组内第3条第一扫描时钟信号线CKE9和第4条扫描时钟信号线CKE10耦接。第二移位寄存器单元组B内第3个移位寄存器单元RSU7的两个第一扫描时钟信号端CLKE、CLKE’分别与第二信号线组内第5条第一扫描时钟信号线CKE11和第6条扫描时钟信号线CKE12耦接。第二移位寄存器单元组B内第4个移位寄存器单元RSU8的两个第一扫描时钟信号端CLKE、CLKE’分别与第二信号线组内第1条第一扫描时钟信号线CKE7和第2条扫描时钟信号线CKE8耦接。即第一信号线组内第1条第一扫描时钟信号线CKE7和第2条扫描时钟信号线CKE8均被复用。
参见图5、图12和图13所示，在一些实施例中，栅极驱动电路配置有4条控制时钟信号线BK1～BK4。第一移位寄存器单元组A内各移位寄存器单元的第一控制时钟信号端BCK1与第1条控制信号线BK1耦接，第一移位寄存器单元组A内各移位寄存器单元的第二控制时钟信号端BCK2与第2条控制信号线BK2耦接，第二移位寄存器单元组B内各移位寄存器单元的第一控制时钟信号端BCK1与第3条控制信号线BK3耦接，第二移位寄存器单元组B内各移位寄存器单元的第二控制时钟信号端BCK2与第4条控制信号线BK4耦接。
在一些实施例中，栅极驱动电路配置有2c条级联时钟信号线(图5、图12和图13均均示例性画出了8条级联时钟信号线CKD1～CKD8)。在第一移位寄存器单元组A内，第i个移位寄存器单元的两个级联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；在第二移位寄存器单元组B内，第i个移位寄存器单元的两个级联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；其中，i为正整数且1≤i≤c。
需要说明的是，图5中所示栅极驱动电路示例性画出了第一移位寄存器单元组A和第二移位寄存器单元组B分别采用图11和图12中所示情况，此时栅极驱动电路配置有12条第一扫描时钟信号线CKE1～CKE12。
图14为图5所示栅极驱动电路的一种工作时序图，如图14所示，栅极驱动电路在工作过程中交替进行显示驱动阶段J1和插黑驱动阶段J2；其中，在一个显示驱动阶段J1内栅极驱动电路会对某8行像素单元进行显示驱动，在一个插黑驱动阶段J2内栅极驱动电路会对某8行像素进行插黑驱动。具体工作过程，此处不再赘述。
本公开实施例还提供了一种显示面板，该显示面板包括显示基板，对于该显示基板的具体描述可前面实施例中的内容，此处不再赘述。
本公开实施例还提供了一种显示装置，该显示装置包括前面实施例所提供的显示面板。
本公开实施例所提供的显示装置可以为：柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (15)

1.一种显示基板，其中，包括：显示区和周边区，所述周边区内设置有栅极驱动电路，所述栅极驱动电路包括：级联的M个移位寄存器单元，所述移位寄存器单元配置有用于控制所述移位寄存器单元进行插黑驱动的插黑级联信号输入端、用于控制所述移位寄存器单元进行显示驱动的显示级联信号输入端和用于控制所述移位寄存器进行显示驱动复位的显示复位信号输入端；
所述移位寄存器单元与两个级联时钟信号端、两个第一扫描时钟信号端、两个级联信号输出端和两个第一复合信号输出端耦接，所述移位寄存器单元用于在进行显示驱动和插黑驱动过程中，将两个级联时钟信号端各自提供的级联时钟信号分别写入至两个级联信号输出端中，以及将两个第一扫描时钟信号端各自提供的第一扫描时钟信号分别写入至两个第一复合信号输出端中；两个级联信号输出端中之一为显示级联信号输出端，另一为插黑级联信号输出端；
第m级移位寄存器单元的显示级联信号输入端与第m-a级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器单元的显示复位信号输入端与第m+b级移位寄存器单元的显示级联信号输出端耦接，第m级移位寄存器的插黑级联信号输入端与第m-c级移位寄存器单元的插黑级联信号输出端耦接，a、b、c分别为预设的正整数，m为正整数并满足：a＜m、c＜m且m+b≤M；
M个移位寄存器单元分为多个第一移位寄存器单元组和多个第二移位寄存器单元组，所述第一移位寄存器单元组与所述第二移位寄存器单元组交替设置，所述第一移位寄存器单元组内移位寄存器单元的数量与所述第二移位寄存器单元组内移位寄存器单元的数量均为c；
所述栅极驱动电路配置有s1+s2条第一扫描时钟信号线，s1条第一扫描时钟信号线与所述第一移位寄存器单元组相对应以向所述第一移位寄存器单元组内各所述移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号，另外s2条第一扫描时钟信号线与所述第二移位寄存器单元组相对应以向所述第二移位寄存器单元组内各所述移位寄存器单元的第一扫描时钟信号端提供相应的第一扫描时钟信号，每个所述第一扫描时钟信号端耦接对应的一条第一扫描时钟信号线，位于同一所述移位寄存器单元内的两个所述第一扫描时钟信号端耦接不同的第一扫描时钟信号线；
s1和s2满足：s1+s2≥2*(a+b)、2≤s1≤2c、2≤s2≤2c且s1+s2≠4c。
2.根据权利要求1所述的显示基板，其中，所述显示区内设置有多条第一栅线、多条数据线以及呈阵列排布的多个像素单元；
所述像素单元包括：像素电路和发光元件，所述像素电路包括：数据写入晶体管和驱动晶体管；
所述数据写入晶体管的控制极与对应的第一栅线耦接，所述数据写入晶体管的第一极与对应的所述数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的控制极耦接；
所述驱动晶体管的第一极与第一工作电压端耦接，所述驱动晶体管的第二极与所述发光元件的第一端耦接，所述发光元件的第二端与第二工作电压端耦接；
所述第一栅线延伸至所述周边区内并与对应的所述第一复合信号输出端耦接，不同所述第一栅线耦接不同所述第一复合信号输出端。
3.根据权利要求2所述的显示基板，其中，所述移位寄存器单元包括：
第一输出子电路，与第一上拉节点、第二上拉节点、两个级联时钟信号端、两个第一扫描时钟信号端、两个级联信号输出端和两个第一复合信号输出端耦接，用于在所述第一上拉节点处电压的控制下，将一个级联时钟信号端提供的级联时钟信号写入至一个级联信号输出端，并将一个第一扫描时钟信号端提供的第一扫描时钟信号写入至一个第一复合信号输出端，以及在所述第二上拉节点处电压的控制下，将另一个级联时钟信号端提供的级联时钟信号写入至另一个级联信号输出端，并将另一个第一扫描时钟信号端提供的第一扫描时钟信号写入至另一个第一复合信号输出端。
4.根据权利要求3所述的显示基板，其中，所述显示区内设置有多条第二栅线和多条感测信号传输线，所述像素电路还包括：感测晶体管；
所述感测晶体管的控制极与对应的所述第二栅线耦接，所述感测晶体管的第一极与所述驱动晶体管的第二极耦接，所述感测晶体管的第二极与对应的所述感测信号传输线耦接；
所述移位寄存器还包括：
第二输出子电路，与所述第一上拉节点、所述第二上拉节点、两个第二扫描时钟信号端和两个第二复合信号输出端耦接，用于在所述第一上拉节点处电压的控制下，将一个第二扫描时钟信号端提供的第二扫描时钟信号写入至一个第二复合信号输出端，以及在所述第二上拉节点处电压的控制下，将另一个第二扫描时钟信号端提供的第二扫描时钟信号写入至另一个第二复合信号输出端；
所述第二栅线延伸至所述周边区内并与对应的所述第二复合信号输出端耦接，不同所述第二栅线耦接不同所述第二复合信号输出端。
5.根据权利要求3所述的显示基板，其中，所述移位寄存器单元还包括：
所述插黑输入子电路，与所述第一上拉节点、所述第二上拉节点、所述插黑级联信号输入端、第一控制时钟信号端和第二控制时钟信号端耦接，用于在所述第一控制时钟信号端提供的第一控制时钟信号的控制下，将所述插黑级联信号输入端提供的插黑级联信号写入至所述插黑输入子电路内部的插黑控制节点，以及在所述插黑控制节点处电压和所述第二控制时钟信号端提供的第二控制时钟信号的控制下，将所述第二控制时钟信号写入至所述第一上拉节点和所述第二上拉节点；
显示预充复位子电路，与所述第一上拉节点、所述第二上拉节点、显示级联信号输入端、显示复位信号输入端和第一复位电源端耦接，用于在所述显示级联信号输入端提供的显示级联信号的控制下，将所述显示级联信号写入至所述第一上拉节点和所述第二上拉节点，以及在所述显示复位信号输入端提供的显示复位信号的控制下，将所述第一复位电源端提供的第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
6.根据权利要求5所述的显示基板，其中，所述栅极驱动电路配置有4条控制时钟信号线；
所述第一移位寄存器单元组内各所述移位寄存器单元的第一控制时钟信号端与第1条控制信号线耦接；
所述第一移位寄存器单元组内各所述移位寄存器单元的第二控制时钟信号端与第2条控制信号线耦接；
所述第二移位寄存器单元组内各所述移位寄存器单元的第一控制时钟信号端与第3条控制信号线耦接；
所述第二移位寄存器单元组内各所述移位寄存器单元的第二控制时钟信号端与第4条控制信号线耦接。
7.根据权利要求5所述的显示基板，其中，所述移位寄存器单元还包括：
所述插黑复位子电路，与所述第一上拉节点、第二上拉节点、插黑全局复位信号输入端、所述第一复位电源端耦接，用于在所述插黑全局复位信号输入端提供的插黑全局复位信号和所述插黑控制节点处电压的控制下，将所述第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
8.根据权利要求3所述的显示基板，其中，所述移位寄存器单元还包括：
感测输入子电路，与所述第一上拉节点、所述第二上拉节点、感测级联信号输入端、随机感测信号端和感测控制信号端耦接，用于在所述随机感测信号端提供的随机感测信号的控制下，将所述感测级联信号输入端提供的感测级联信号写入至所述感测输入子电路内部的感测控制节点，以及在所述感测控制节点处电压和所述感测控制信号端提供的感测控制信号的控制下，将所述感测控制信号写入至所述第一上拉节点和所述第二上拉节点。
9.根据权利要求8所述的显示基板，其中，所述移位寄存器单元还包括：
所述感测复位子电路，与所述第一上拉节点、第二上拉节点、感测全局复位信号输入端、第一复位电源端耦接，用于在所述感测全局复位信号输入端提供的感测全局复位信号和所述感测控制节点处电压的控制下，将所述第一复位电源端提供的第一复位电压写入至所述第一上拉节点和所述第二上拉节点。
10.根据权利要求1所述的显示基板，其中，所述栅极驱动电路配置有2c条级联时钟信号线；
在所述第一移位寄存器单元组内，第i个移位寄存器单元的两个所述联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；
在所述第二移位寄存器单元组内，第i个移位寄存器单元的两个所述联时钟信号端分别与第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接；
i为正整数且1≤i≤c。
11.根据权利要求1至10中任一所述的显示基板，其中，a＝1、b＝2且c＝4；
或者，a＝1、b＝3且c＝4；
或者，a＝2、b＝1且c＝4；
或者，a＝2、b＝2且c＝4。
12.根据权利要求11所述的显示基板，其中，s1＝6，所述第一移位寄存器单元组所配置的6条第一扫描时钟信号线构成第一信号线组，
所述第一移位寄存器单元组内第1个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第2个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第3条第一扫描时钟信号线和第4条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第3个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第5条第一扫描时钟信号线和第6条扫描时钟信号线耦接；
所述第一移位寄存器单元组内第4个移位寄存器单元的两个第一扫描时钟信号端分别与第一信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接。
13.根据权利要求11所述的显示基板，其中，s2＝6，所述第二移位寄存器单元组所配置的6条第一扫描时钟信号线构成第二信号线组；
所述第二移位寄存器单元组内第1个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第2个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第3条第一扫描时钟信号线和第4条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第3个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第5条第一扫描时钟信号线和第6条扫描时钟信号线耦接；
所述第二移位寄存器单元组内第4个移位寄存器单元的两个第一扫描时钟信号端分别与第二信号线组内第1条第一扫描时钟信号线和第2条扫描时钟信号线耦接。
14.一种显示面板，其中，包括：如上述权利要求1-13中任一所述的显示基板。
15.一种显示装置，其中，包括：如上述权利要求14中所述的显示面板。
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