CN111599315A - 一种移位寄存器、栅极驱动电路及其驱动方法 - Google Patents

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Abstract

本申请公开了一种移位寄存器、栅极驱动电路及其驱动方法，移位寄存器包括显示预充复位子电路、感测预充复位子电路、下拉控制子电路、输出子电路、感测级联子电路和插黑级联子电路，其中：插黑级联子电路，用于在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号。本申请通过设置插黑级联子电路，可以在显示面板的部分屏幕的显示间隙中，对显示面板的另一部分屏幕进行插黑，从而降低了写黑数据需要的时间，在增强了显示面板的运动图像响应时间的同时，保证了显示面板的高刷新频率。

Description

一种移位寄存器、栅极驱动电路及其驱动方法
技术领域
本申请实施例涉及但不限于显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及其驱动方法。
背景技术
随着科学技术的不断发展，各种显示装置层出不穷，为人们的生产和生活带来了极大便利。
在显示面板特别是有机发光二极管显示面板(Organic Light Emitting Diode，OLED)显示过程中，动态画面切换时会产生图像拖影现象，即当显示面板从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影(也称动态图像拖影)，从而影响显示效果。
发明内容
本申请实施例提供了一种移位寄存器、栅极驱动电路及其驱动方法，能够提升显示面板的显示品质。
本申请实施例提供了一种移位寄存器，包括：显示预充复位子电路、感测预充复位子电路、下拉控制子电路、输出子电路、感测级联子电路和插黑级联子电路，其中：所述显示预充复位子电路，用于在第一信号输入端的控制下，向上拉节点提供第一电源端的信号；在复位信号端的控制下，向上拉节点提供第二电源端的信号；所述感测预充复位子电路，用于在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；在总复位端的控制下，向上拉节点提供第二电源端的信号；所述下拉控制子电路，用于在上拉节点的控制下，向下拉节点提供第一电源端或者第二电源端的信号；所述输出子电路，用于在上拉节点的控制下，向级联输出端提供第二时钟信号端的信号，向一个或多个信号输出端提供对应的驱动时钟信号端的信号；在下拉节点的控制下，向级联输出端提供第二电源端的信号，向一个或多个信号输出端提供复位电源端的信号；所述感测级联子电路，用于在第一随机信号端的控制下，向感测级联节点提供第一信号输入端的信号；所述插黑级联子电路，用于在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号。
在一些可能的实现方式中，所述插黑级联子电路包括：第一晶体管，其中：所述第一晶体管的控制极与第二随机信号端连接，所述第一晶体管的第一极与第二信号输入端连接，所述第一晶体管的第二极与感测级联节点连接。
在一些可能的实现方式中，所述感测级联子电路包括：第二晶体管，其中：所述第二晶体管的控制极与第一随机信号端连接，所述第二晶体管的第一极与第一信号输入端连接，所述第二晶体管的第二极与感测级联节点连接。
在一些可能的实现方式中，所述感测预充复位子电路包括：第三晶体管、第四晶体管和第五晶体管，其中：所述第三晶体管的控制极与感测级联节点连接，所述第三晶体管的第一极与第一时钟信号端连接，所述第三晶体管的第二极与感测预充节点连接；所述第四晶体管的控制极与第一时钟信号端连接，所述第四晶体管的第一极与感测预充节点N连接，所述第四晶体管的第二极与上拉节点连接；所述第五晶体管的控制极与总复位端连接，所述第五晶体管的第一极与上拉节点连接，所述第五晶体管的第二极与第二电源端连接。
在一些可能的实现方式中，所述显示预充复位子电路包括：第六晶体管和第七晶体管，其中：所述第六晶体管的控制极与第一信号输入端连接，所述第六晶体管的第一极与第一电源端连接，所述第六晶体管的第二极与上拉节点连接；所述第七晶体管的控制极与复位信号端连接，所述第七晶体管的第一极与上拉节点连接，所述第七晶体管的第二极与第二电源端连接。
在一些可能的实现方式中，所述下拉控制子电路包括：第八晶体管和第九晶体管，其中：所述第八晶体管的控制极和第一极均与第一电源端连接，所述第八晶体管的第二极与下拉节点连接；所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第二电源端连接。
在一些可能的实现方式中，所述输出子电路包括：第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管，其中：所述第十晶体管的控制极与上拉节点连接，所述第十晶体管的第一极与第二时钟信号端连接，所述第十晶体管的第二极与级联输出端连接；所述第十一晶体管的控制极与下拉节点连接，所述第十一晶体管的第一极与级联输出端连接，所述第十一晶体管的第二极与第二电源端连接；所述第十二晶体管的控制极与上拉节点连接，所述第十二晶体管的第一极与第一驱动时钟信号端连接，所述第十二晶体管的第二极与第一信号输出端连接；所述第十三晶体管的控制极与下拉节点连接，所述第十三晶体管的第一极与第一信号输出端连接，所述第十三晶体管的第二极与复位电源端连接；所述第十四晶体管的控制极与上拉节点连接，所述第十四晶体管的第一极与第二驱动时钟信号端连接，所述第十四晶体管的第二极与第二信号输出端连接；所述第十五晶体管的控制极与下拉节点连接，所述第十五晶体管的第一极与第二信号输出端连接，所述第十五晶体管的第二极与复位电源端连接。
在一些可能的实现方式中，所述第一信号输出端与像素电路中的第一栅线连接，所述第二信号输出端与像素电路中的第二栅线连接。
在一些可能的实现方式中，所述移位寄存器还包括降噪子电路，其中：所述降噪子电路，用于在下拉节点的控制下，向上拉节点提供第二电源端的信号。
在一些可能的实现方式中，所述降噪子电路包括第十六晶体管，其中：所述第十六晶体管的控制极与下拉节点连接，所述第十六晶体管的第一极与上拉节点连接，所述第十六晶体管的第二极与第二电源端连接。
本申请实施例还提供了一种栅极驱动电路，包括：多个级联的如前任一所述的移位寄存器；位于第一级和第二级的移位寄存器的第一信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的第一信号输入端与位于第i-2级移位寄存器的级联输出端连接，3≤i≤N，N为移位寄存器的总级数；位于第一级至第六级的移位寄存器的第二信号输入端与插黑起始信号输入端连接，位于第6m+1级至第6m+6级的移位寄存器的第二信号输入端与位于第6m级移位寄存器的级联输出端连接，m为正整数；位于第N-4级至第N级的移位寄存器的复位信号端与复位信号线连接，位于第k级的移位寄存器的复位信号端与位于第k+4级移位寄存器的级联输出端连接，1≤k≤N-4；位于第6a+1级的移位寄存器的驱动时钟信号端与第九时钟信号线连接，位于第6a+2级的移位寄存器的驱动时钟信号端与第十时钟信号线连接，位于第6a+3级的移位寄存器的驱动时钟信号端与第十一时钟信号线连接，位于第6a+4级的移位寄存器的驱动时钟信号端与第十二时钟信号线连接，位于第6a+5级的移位寄存器的驱动时钟信号端与第十三时钟信号线连接，位于第6a+6级的移位寄存器的驱动时钟信号端与第十四时钟信号线连接，位于第6b+1级的移位寄存器的驱动时钟信号端与第十五时钟信号线连接，位于第6b+2级的移位寄存器的驱动时钟信号端与第十六时钟信号线连接，位于第6b+3级的移位寄存器的驱动时钟信号端与第十七时钟信号线连接，位于第6b+4级的移位寄存器的驱动时钟信号端与第十八时钟信号线连接，位于第6b+5级的移位寄存器的驱动时钟信号端与第十九时钟信号线连接，位于第6b+6级的移位寄存器的驱动时钟信号端与第二十时钟信号线连接，其中，6a+6≤N/2，a为大于或等于0的整数，6b≥N/2，b为正整数。
在一些可能的实现方式中，位于第一级至第N/2级的移位寄存器的第一时钟信号端与第一时钟信号线连接，位于第N/2+1级至第N级的移位寄存器的第一时钟信号端与第二时钟信号线连接；
位于第6a+1级和第6a+2级的移位寄存器的第二时钟信号端与第三时钟信号线连接，位于第6a+3级和第6a+4级的移位寄存器的第二时钟信号端与第四时钟信号线连接，位于第6a+5级和第6a+6级的移位寄存器的第二时钟信号端与第五时钟信号线连接，位于第6b+1级和第6b+2级的移位寄存器的第二时钟信号端与第六时钟信号线连接，位于第6b+3级和第6b+4级的移位寄存器的第二时钟信号端与第七时钟信号线连接，位于第6b+5级和第6b+6级的移位寄存器的第二时钟信号端与第八时钟信号线连接。
本申请实施例还提供了一种移位寄存器的驱动方法，应用于如前所述的移位寄存器中，所述驱动方法包括显示驱动阶段、感测阶段和插黑阶段，其中：在显示驱动阶段，显示预充复位子电路在第一信号输入端的控制下，向上拉节点提供第一电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号；输出子电路在下拉节点的控制下，向一个或多个信号输出端提供复位电源端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；显示预充复位子电路在复位信号端的控制下，向上拉节点提供第二电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号；在感测阶段，感测级联子电路在第一随机信号端的控制下，向感测级联节点提供第一信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号；在插黑阶段，插黑级联子电路在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号。
本申请实施例还提供了一种栅极驱动电路的驱动方法，应用于如前所述的栅极驱动电路中，在一帧显示期间，所述方法包括：对a从0到(N/12-1)，依次执行：使第6a+1级移位寄存器至第6a+6级移位寄存器处于显示驱动阶段后，使第N/2+6a+1级移位寄存器至第N/2+6a+6级移位寄存器同时处于插黑阶段，其中，a为大于或等于0的整数，N为移位寄存器的总级数；对b从N/12到(N/6-1)，依次执行：使第6b+1级移位寄存器至第6b+6级移位寄存器处于显示驱动阶段后，使第(6b+1-N/2)级移位寄存器至第(6b+6-N/2)级移位寄存器同时处于插黑阶段，其中，b为正整数。
在一些可能的实现方式中，在一帧显示期间，所述方法还包括：随机使第一级至第N级移位寄存器中的一级移位寄存器处于感测阶段。
本申请实施例的移位寄存器、栅极驱动电路及其驱动方法，通过插黑级联子电路在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号，可以在显示面板的部分屏幕的显示间隙中，对显示面板的另一部分屏幕进行插黑，从而降低了写黑数据需要的时间，在增强了显示面板的运动图像响应时间的同时，保证了显示面板的高刷新频率。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为有机发光二极管显示面板内的像素电路的电路结构示意图；
图2为图1所示像素电路的一种工作时序图；
图3为图1所示像素电路的另一种工作时序图；
图4为本申请实施例的一种示例性的移位寄存器的结构示意图；
图5为本申请实施例的一种插黑级联子电路的等效电路图；
图6为本申请实施例的一种感测级联子电路的等效电路图；
图7为本申请实施例的一种感测预充复位子电路的等效电路图；
图8为本申请实施例的一种显示预充复位子电路的等效电路图；
图9为本申请实施例的一种下拉控制子电路的等效电路图；
图10为本申请实施例的一种输出子电路的等效电路图；
图11为本申请实施例的另一种示例性的移位寄存器的结构示意图；
图12为本申请实施例提供的降噪子电路的等效电路图；
图13为本申请实施例提供的一种移位寄存器的等效电路图；
图14为图13所示移位寄存器在显示驱动阶段和感测阶段的工作时序图；
图15为图13所示移位寄存器级联之后的显示和插黑顺序示意图；
图16为图13所示移位寄存器在插黑阶段的工作时序图；
图17为本申请实施例的一种示例性的栅极驱动电路的结构示意图之一；
图18为本申请实施例的一种示例性的栅极驱动电路的结构示意图之二；
图19为本申请实施例的一种示例性的栅极驱动电路的结构示意图之三；
图20为本申请实施例的一种示例性的栅极驱动电路的结构示意图之四。
附图标记说明：
STU1—第一信号输入端；STU2—第二信号输入端；CR—级联输出端；
CLKA—第一时钟信号端；CLKD—第二时钟信号端；
CLKE、CLKF、CLKX—驱动时钟信号端；
OUTX、OUT1、OUT2—信号输出端；
VDD—第一电源端；VGL1—第二电源端；VGL2—第二电源端；
PU—上拉节点；PD—下拉节点；C1、C2、C3—电容；
M1～M16、QTFT、DTFT、STFT—晶体管；
TRST—总复位端；STD—复位信号端；G1、G2—栅线；
Data—数据线；Sense—信号读取线；
ELVDD—高电平端；ELVSS—低电平端；OLED—有机发光二极管；
OE_A—第一随机信号端；OE_B—第二随机信号端。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在一种示例性实施例中，本申请实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的工作时序图，如图1和图2所示，该像素电路包括显示开关晶体QTFT(控制极连栅线G1)、驱动晶体管DTFT、感测开关晶体管STFT(控制极连栅线G2)和一个存储电容Cst。在需要对该像素电路仅需外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。
在像素驱动阶段，需要将数据线Data中的数据电压Vdata写入至像素单元；在像素感测阶段，需要通过数据线Data将一个测试电压Vsense写入至像素单元，并通过感测开关晶体管STFT将驱动晶体管的漏极处的电信号读取至信号读取线Sense。其中，在数据写入过程和电流读取过程中，均需要通过对应的栅线G2向感测开关晶体管STFT的栅极写入有效电平电压。
需要说明的是，对OLED显示面板中的像素单元进行外部补偿，其过程属于本领域的常规技术，具体补偿过程和原理，此处不再赘述。
像素电路在工作的过程中会出现动态图像拖影，即当显示面板从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影。一种解决方法是：如图3所示，在像素电路发光期间设置了一个画面切黑的过程，这样减少了发光时间，增强了运动图像响应时间(Moving Picture Response Time，MPRT)，MPRT越大、拖影越轻。但是，这样会成倍的降低刷新频率，例如，原刷新频率从120Hz变为60Hz。
本申请实施例提供一种移位寄存器，图4为本申请实施例提供的一种移位寄存器的结构示意图，如图4所示，本申请实施例提供的移位寄存器包括：显示预充复位子电路、感测预充复位子电路、下拉控制子电路、输出子电路、感测级联子电路和插黑级联子电路。
其中，显示预充复位子电路，分别与第一信号输入端STU1、第一电源端VDD、复位信号端STD、第二电源端VGL1和上拉节点PU连接，用于在第一信号输入端STU1的控制下，向上拉节点PU提供第一电源端VDD的信号；在复位信号端STD的控制下，向上拉节点PU提供第二电源端VGL1的信号。
感测预充复位子电路，分别与第一时钟信号端CLKA、总复位端TRST、第二电源端VGL1、上拉节点PU和感测级联节点H连接，用于在感测级联节点H和第一时钟信号端CLKA的控制下，向上拉节点PU提供第一时钟信号端CLKA的信号；在总复位端TRST的控制下，向上拉节点PU提供第二电源端VGL1的信号。
下拉控制子电路，分别与第一电源端VDD、第二电源端VGL1、下拉节点PD和上拉节点PU连接，用于在上拉节点PU的控制下，向下拉节点PD提供第一电源端VDD或者第二电源端VGL1的信号。
输出子电路，分别与上拉节点PU、下拉节点PD、第二时钟信号端CLKD、级联输出端CR、一个或多个驱动时钟信号端CLKX、一个或多个与驱动时钟信号端CLKX对应的信号输出端OUTX、第二电源端VGL1和复位电源端VGL2连接，用于在上拉节点PU的控制下，向级联输出端CR提供第二时钟信号端CLKD的信号，向一个或多个信号输出端OUTX提供对应的驱动时钟信号端CLKX的信号；在下拉节点PD的控制下，向级联输出端CR提供第二电源端VGL1的信号，向一个或多个信号输出端OUTX提供复位电源端VGL2的信号。
感测级联子电路，分别与第一随机信号端OE_A、第一信号输入端STU1和感测级联节点H连接，用于在第一随机信号端OE_A的控制下，向感测级联节点H提供第一信号输入端STU1的信号。
插黑级联子电路，分别与第二随机信号端OE_B、第二信号输入端STU2和感测级联节点H连接，用于在第二随机信号端OE_B的控制下，向感测级联节点H提供第二信号输入端STU2的信号。
本申请实施例的移位寄存器，通过插黑级联子电路在第二随机信号端OE_B的控制下，向感测级联节点H提供第二信号输入端STU2的信号，可以在显示面板的部分屏幕的显示间隙中，对显示面板的另一部分屏幕进行插黑，从而降低了写黑数据需要的时间，在增强了显示面板的MPRT的同时，保证了显示面板的高刷新频率。
图5为本申请实施例提供的插黑级联子电路的等效电路图，在一种示例性实施例中，如图5所示，本申请实施例提供的插黑级联子电路包括：第一晶体管M1。
第一晶体管M1的控制极与第二随机信号端OE_B连接，第一晶体管M1的第一极与第二信号输入端STU2连接，第一晶体管M1的第二极与感测级联节点H连接。
图5中具体示出了插黑级联子电路的一种示例性结构。本领域技术人员容易理解的是，插黑级联子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图6为本申请实施例提供的感测级联子电路的等效电路图，在一种示例性实施例中，如图6所示，本申请实施例提供的感测级联子电路包括：第二晶体管M2。
第二晶体管M2的控制极与第一随机信号端OE_A连接，第二晶体管M2的第一极与第一信号输入端STU1连接，第二晶体管M2的第二极与感测级联节点H连接。
图6中具体示出了感测级联子电路的一种示例性结构。本领域技术人员容易理解的是，感测级联子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，该移位寄存器还包括：第一电容C1，其中，第一电容C1的一端与感测级联节点H连接，第一电容C1的另一端与第二电源端VGL1连接。第一电容C1用于在第一晶体管M1或第二晶体管M2处于截止状态时，维持感测级联节点H的电压的稳定。
图7为本申请实施例提供的感测预充复位子电路的等效电路图，在一种示例性实施例中，如图7所示，本申请实施例提供的感测预充复位子电路包括：第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的控制极与感测级联节点H连接，第三晶体管M3的第一极与第一时钟信号端CLKA连接，第三晶体管M3的第二极与感测预充节点N连接。
第四晶体管M4的控制极与第一时钟信号端CLKA连接，第四晶体管M4的第一极与感测预充节点N连接，第四晶体管M4的第二极与上拉节点PU连接。
第五晶体管M5的控制极与总复位端TRST连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第二电源端VGL1连接。
图7中具体示出了感测预充复位子电路的一种示例性结构。本领域技术人员容易理解的是，感测预充复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图8为本申请实施例提供的显示预充复位子电路的等效电路图，在一种示例性实施例中，如图7所示，本申请实施例提供的显示预充复位子电路包括：第六晶体管M6和第七晶体管M7。
第六晶体管M6的控制极与第一信号输入端STU1连接，第六晶体管M6的第一极与第一电源端VDD连接，第六晶体管M6的第二极与上拉节点PU连接。
第七晶体管M7的控制极与复位信号端STD连接，第七晶体管M7的第一极与上拉节点PU连接，第七晶体管M7的第二极与第二电源端VGL1连接。
图8中具体示出了显示预充复位子电路的一种示例性结构。本领域技术人员容易理解的是，显示预充复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图9为本申请实施例提供的下拉控制子电路的等效电路图，在一种示例性实施例中，如图9所示，本申请实施例提供的下拉控制子电路包括：第八晶体管M8和第九晶体管M9。
第八晶体管M8的控制极和第一极均与第一电源端VDD连接，第八晶体管M8的第二极与下拉节点PD连接。
第九晶体管M9的控制极与上拉节点PU连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第二电源端VGL1连接。
图9中具体示出了下拉控制子电路的一种示例性结构。本领域技术人员容易理解的是，下拉控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图10为本申请实施例提供的输出子电路的等效电路图，在一种示例性实施例中，如图10所示，本申请实施例提供的输出子电路包括：第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15。
第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与第二时钟信号端CLKD连接，第十晶体管M10的第二极与级联输出端CR连接。
第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与级联输出端CR连接，第十一晶体管M11的第二极与第二电源端VGL1连接。
第十二晶体管M12的控制极与上拉节点PU连接，第十二晶体管M12的第一极与第一驱动时钟信号端CLKE连接，第十二晶体管M12的第二极与第一信号输出端OUT1连接。
第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与第一信号输出端OUT1连接，第十三晶体管M13的第二极与复位电源端VGL2连接。
第十四晶体管M14的控制极与上拉节点PU连接，第十四晶体管M14的第一极与第二驱动时钟信号端CLKF连接，第十四晶体管M14的第二极与第二信号输出端OUT2连接。
第十五晶体管M15的控制极与下拉节点PD连接，第十五晶体管M15的第一极与第二信号输出端OUT2连接，第十五晶体管M15的第二极与复位电源端VGL2连接。
图10中以两个信号输出端(第一信号输出端OUT1和第二信号输出端OUT2)为例，具体示出了输出子电路的一种示例性结构，两个信号输出端OUT1和OUT2分别连接图1所示的3T1C像素电路中的栅线G1和G2。本领域技术人员容易理解的是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可，例如，当像素电路(例如，该像素电路可以为2T1C像素电路)中只包括一条栅线时，信号输出端的个数还可以为一个，或者，当像素电路(例如，该像素电路可以为4T2C像素电路、5T2C像素电路等)中包括三条或三条以上的栅线时，信号输出端的个数还可以为三个或三个以上。
在一种示例性实施例中，如图10所示，输出子电路还包括：第二电容C2和第三电容C3，其中，第二电容C2的一端与上拉节点PU连接，第二电容C2的另一端与第一信号输出端OUT1连接；第三电容C3的一端与上拉节点PU连接，第三电容C3的另一端与第二信号输出端OUT2连接。第二电容C2和第三电容C3可用于在显示输出阶段和感测输出阶段保证上拉节点PU的电压始终处于有效电平状态。在本实施例中，第二电容C2可以为第十二晶体管M12的寄生电容，也可以为外接电容。第三电容C3可以为第十四晶体管M14的寄生电容，也可以为外接电容。
在一种示例性实施例中，如图11所示，该移位寄存器还包括：降噪子电路，其中，降噪子电路分别与上拉节点PU、下拉节点PD和第二电源端VGL1连接，用于在下拉节点PD的控制下，向上拉节点PU提供第二电源端VGL1的信号，从而对上拉节点PU进行放噪，以维持上拉节点PU处电压的稳定。
在一种示例性实施例中，如图12所示，降噪子电路包括：第十六晶体管M16，其中，第十六晶体管M16的控制极与下拉节点PD连接，第十六晶体管M16的第一极与上拉节点PU连接，第十六晶体管M16的第二极与第二电源端VGL1连接。
图13为本申请实施例提供的移位寄存器的一种等效电路图，如图13所示，本申请实施例提供的移位寄存器中，插黑级联子电路包括：第一晶体管M1，感测级联子电路包括：第二晶体管M2，感测预充复位子电路包括：第三晶体管M3、第四晶体管M4和第五晶体管M5，显示预充复位子电路包括：第六晶体管M6和第七晶体管M7，下拉控制子电路包括：第八晶体管M8和第九晶体管M9，输出子电路包括：第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14和第十五晶体管M15，该移位寄存器还包括降噪子电路、第一电容C1、第二电容C2和第三电容C3，降噪子电路包括：第十六晶体管M16。
第一晶体管M1的控制极与第二随机信号端OE_B连接，第一晶体管M1的第一极与第二信号输入端STU2连接，第一晶体管M1的第二极与感测级联节点H连接。第二晶体管M2的控制极与第一随机信号端OE_A连接，第二晶体管M2的第一极与第一信号输入端STU1连接，第二晶体管M2的第二极与感测级联节点H连接。第一电容C1的一端与感测级联节点H连接，第一电容C1的另一端与第二电源端VGL1连接。第三晶体管M3的控制极与感测级联节点H连接，第三晶体管M3的第一极与第一时钟信号端CLKA连接，第三晶体管M3的第二极与感测预充节点N连接。第四晶体管M4的控制极与第一时钟信号端CLKA连接，第四晶体管M4的第一极与感测预充节点N连接，第四晶体管M4的第二极与上拉节点PU连接。第五晶体管M5的控制极与总复位端TRST连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第二电源端VGL1连接。第六晶体管M6的控制极与第一信号输入端STU1连接，第六晶体管M6的第一极与第一电源端VDD连接，第六晶体管M6的第二极与上拉节点PU连接。第七晶体管M7的控制极与复位信号端STD连接，第七晶体管M7的第一极与上拉节点PU连接，第七晶体管M7的第二极与第二电源端VGL1连接。第八晶体管M8的控制极和第一极均与第一电源端VDD连接，第八晶体管M8的第二极与下拉节点PD连接。第九晶体管M9的控制极与上拉节点PU连接，第九晶体管M9的第一极与下拉节点PD连接，第九晶体管M9的第二极与第二电源端VGL1连接。第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与第二时钟信号端CLKD连接，第十晶体管M10的第二极与级联输出端CR连接。第十一晶体管M11的控制极与下拉节点PD连接，第十一晶体管M11的第一极与级联输出端CR连接，第十一晶体管M11的第二极与第二电源端VGL1连接。第十二晶体管M12的控制极与上拉节点PU连接，第十二晶体管M12的第一极与第一驱动时钟信号端CLKE连接，第十二晶体管M12的第二极与第一信号输出端OUT1连接。第十三晶体管M13的控制极与下拉节点PD连接，第十三晶体管M13的第一极与第一信号输出端OUT1连接，第十三晶体管M13的第二极与复位电源端VGL2连接。第十四晶体管M14的控制极与上拉节点PU连接，第十四晶体管M14的第一极与第二驱动时钟信号端CLKF连接，第十四晶体管M14的第二极与第二信号输出端OUT2连接。第十五晶体管M15的控制极与下拉节点PD连接，第十五晶体管M15的第一极与第二信号输出端OUT2连接，第十五晶体管M15的第二极与复位电源端VGL2连接。第二电容C2的一端与上拉节点PU连接，第二电容C2的另一端与第一信号输出端OUT1连接。第三电容C3的一端与上拉节点PU连接，第三电容C3的另一端与第二信号输出端OUT2连接。第十六晶体管M16的控制极与下拉节点PD连接，第十六晶体管M16的第一极与上拉节点PU连接，第十六晶体管M16的第二极与第二电源端VGL1连接。
图13中具体示出了插黑级联子电路、感测级联子电路、感测预充复位子电路、显示预充复位子电路、下拉控制子电路、输出子电路和降噪子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，晶体管M1～M16均可以为N型晶体管或P型晶体管，可以统一工艺流程、减少工艺制程，有助于提高产品的良率。在一种示例性实施例中，考虑到低温多晶硅薄膜晶体管的漏电流较小，本申请实施例所有晶体管可以为低温多晶硅薄膜晶体管，薄膜晶体管可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
当晶体管为N型晶体管时，其导通电压为高电平电压，关闭电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，关闭电压为高电平电压。在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。本领域技术人员应该知晓的是，下述实施例中的各晶体管还可替换为P型晶体管。
在本申请实施例中，一帧画面可划分为三个阶段：显示驱动阶段、感测阶段和插黑阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)；在插黑阶段，显示面板中的各行像素单元插入黑数据。
图14为图13所示移位寄存器显示驱动阶段和感测阶段的工作时序图。图15为本申请实施例的一种多个移位寄存器级联后的显示和插黑顺序示意图。图16为图13所示移位寄存器插黑阶段的工作时序图。下面结合图14至图16来对图13所示移位寄存器的工作过程进行详细描述。其中，假定本实施例中的所有晶体管为高电平导通的晶体管，第一电源端VDD提供的第一工作电压为高电平电压，第一工作电压为直流高电位信号，第二电源端VGL1提供的第二工作电压为低电平电压，复位电源端VGL2提供的复位工作电压为低电平电压，第二工作电压小于复位工作电压，第二工作电压和复位工作电压均为负值。
以第一级移位寄存器的工作过程为例，如图14所示，显示驱动阶段的工作过程包括：
t1阶段，第一信号输入端STU1的输入信号为高电平，复位信号端STD、第一时钟信号端CLKA、第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为低电平。第一信号输入端STU1输入的高电平使得第六晶体管M6导通，上拉节点PU写入高电压并保持为高电位，由于上拉节点Q的电位拉高，第九晶体管M9导通，下拉节点PD的电位被拉低，此时，由于第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号为低电平，级联输出端CR、第一信号输出端OUT1和第二信号输出端OUT2都处于低电平状态。
t2阶段，第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为高电平，第一信号输入端STU1、复位信号端STD、总复位端TRST、第一随机信号端OE_A、第二随机信号端OE_B和第一时钟信号端CLKA的输入信号均为低电平。上拉节点由于第二电容和第三电容的存在，仍然保持为高电位，第十晶体管M10、第十二晶体管M12、第十四晶体管M14导通，级联输出端CR、第一信号输出端OUT1和第二信号输出端OUT2均输出高电平信号。
t3阶段，第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为低电平。上拉节点由于第二电容和第三电容的存在，仍然保持为高电位，第十晶体管M10、第十二晶体管M12、第十四晶体管M14仍然导通，由于第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号变为低电平，级联输出端CR、第一信号输出端OUT1和第二信号输出端OUT2均输出低电平信号。
t4阶段，复位信号端STD的输入信号为高电平，第一信号输入端STU1、第一时钟信号端CLKA、第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为低电平。第七晶体管M7导通，上拉节点PU的电位被拉低，复位完成。第八晶体管M8导通，下拉节点PD的电位被拉高，第十六晶体管M16导通，上拉节点PU的电位被拉低，以进一步对上拉节点进行放噪。第十一晶体管M11、第十三晶体管M13和第十五晶体管M15导通，使得级联输出端CR、第一信号输出端OUT1和第二信号输出端OUT2均输出低电平信号。
其中，第一时钟信号端CLKA、第二时钟信号端CLKD、第一驱动时钟信号端CLKE、第二驱动时钟信号端CLKF和总复位端TRST均可以为外部控制电路产生的时钟信号。
以上为第一级移位寄存器对应的显示驱动阶段的工作过程，接着依次传递，直至最后一级移位寄存器显示完成，该帧的显示驱动阶段结束。需要说明的是，本申请的移位寄存器在一帧的显示驱动过程中，实现了一次对显示面板中任意一行的子像素单元的随机补偿，并在显示面板的一部分屏幕的显示间隙中，向显示面板的另一部分屏幕写入黑数据。
本申请实施例的移位寄存器可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。本申请实施例所述的随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的感测时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，该任意一行子像素单元是随机选择的，
假设在该帧的感测时段中，对显示面板的第五行子像素单元进行随机补偿，那么，第一随机信号端OE_A输出的信号与第三级移位寄存器的级联输出端CR<3>的波形脉宽相同，因此，在第三级移位寄存器的级联输出端CR<3>输出时，会对第五级移位寄存器的感测级联节点H<5>进行充电(输出波形有重叠)，在第一随机信号端OE_A的信号变为低电位后，第五级移位寄存器的感测级联节点H<5>的高电位会一直保持到感测阶段。
此过程中第四晶体管M4一直处于关闭状态，从而隔离了感测级联节点H和感测预充节点N对于显示阶段的影响。
如图14所示，感测阶段的工作过程包括：
T1阶段，第一时钟信号端CLKA的输入信号为高电平，由于感测级联节点H<5>为高电平，第三晶体管M3导通，感测预充节点N<5>的电位被拉高，第四晶体管M4导通，上拉节点PU的电位被拉高。
T2阶段，第一时钟信号端CLKA和第二时钟信号端CLKD的输入信号均为低电平，第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为高电平。上拉节点PU由于第二电容C2和第三电容C3的存在，仍然保持为高电位，第十晶体管M10、第十二晶体管M12、第十四晶体管M14导通，第一信号输出端OUT1<5>和第二信号输出端OUT2<5>均输出高电平信号。
T3阶段，第一时钟信号端CLKA、第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为低电平。第一信号输出端OUT1<5>和第二信号输出端OUT2<5>均输出低电平信号。
T4阶段，第一随机信号端OE_A和总复位端TRST的输入信号均为高电平，第二晶体管M2导通，第五晶体管M5导通，对所有行的感测级联节点H和上拉节点PU进行复位操作。
由此，可以实现随机补偿，即可以在任意帧补偿任意行像素的驱动晶体管。
本申请实施例的移位寄存器，在显示面板的一部分屏幕的显示间隙中，向显示面板的另一部分屏幕写入黑数据，且利用插黑时多行同时写入相同的黑数据。在一种示例性实施例中，如图15所示，每半屏正常级联显示，在第1行至第6行依次写入显示数据后，插入第1081行至第1086行的插黑数据；接着第7行至第12行依次写入显示数据后，插入1087-1092行的插黑数据……，在此过程中，大大缩短了写黑数据需要的时间，极大地减小了插黑带来的刷新频率降低的问题。本申请实施例以6行子像素单元为一组同时进行插黑，在一些可能的实现方式中，也可以以6行以外的其他任意行数的子像素单元为一组，同时进行插黑，本申请对此不作限制。
在一种示例性实施例中，假设显示面板一共包括2160行子像素单元(即移位寄存器的总级数N＝2160)，第1级移位寄存器至第6级移位寄存器的第二信号输入端STU2连接插黑起始信号输入端STV2，位于第6m+1级至第6m+6级的移位寄存器的第二信号输入端STU2与位于第6m级移位寄存器的级联输出端CR<6m>连接，m为正整数。
以第1081行至1086行的子像素单元为例，如图16所示，插黑阶段的工作过程包括：
S1阶段，第二信号输入端STU2(即第1080级移位寄存器的级联输出端CR<1080>)和第二随机信号端OE_B的输入信号均为高电平，第1081行至1086行的感测级联节点H<1081>至H<1086>均写入了高电位。
S2阶段，第一时钟信号端CLKA的输入信号为高电平，由于感测级联节点H<1081>至H<1086>为高电平，第三晶体管M3导通，感测预充节点N<1081>至N<1086>的电位被拉高，第四晶体管M4导通，第1081行至第1086行的上拉节点PU的电位被拉高。
S3阶段，第二随机信号端OE_B、第二时钟信号端CLKD、第一驱动时钟信号端CLKE和第二驱动时钟信号端CLKF的输入信号均为高电平。第1081行至第1086行的级联输出端CR<1081>至CR<1086>、第一信号输出端OUT1<1081>至OUT1<1086>和第二信号输出端OUT2<1081>至OUT2<1086>均输出高电平信号。且由于第二随机信号端OE_B为高电位，第1086行的级联输出端CR<1086>输出的高电位被写入第1087行至第1092行的感测级联节点H<1087>至H<1092>，同时将第1081行至第1086行的感测级联节点H<1081>至H<1086>复位。
S4阶段，总复位端TRST的输入信号为高电平，对第1081行至第1086行的上拉节点PU进行复位操作。
本申请实施例的移位寄存器，通过插黑级联子电路在第二随机信号端OE_B的控制下，向感测级联节点H提供第二信号输入端STU2的信号，可以在显示面板的部分屏幕的显示间隙中，对显示面板的另一部分屏幕进行插黑，从而降低了写黑数据需要的时间，在增强了显示面板的MPRT的同时，保证了显示面板的高刷新频率。
此外，在本申请实施例的移位寄存器中，插黑级联子电路和感测级联子电路共用一个感测预充复位子电路，显示预充复位子电路和感测预充复位子电路共用一个下拉控制子电路和共用一个输出子电路，从而可以减小该移位寄存器单元占用的面积，减小采用该移位寄存器单元的显示装置的边框尺寸，从而提高该显示装置的像素密度(Pixels PerInch，PPI)。
本申请一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：显示预充复位子电路、感测预充复位子电路、下拉控制子电路、输出子电路、感测级联子电路和插黑级联子电路，以及第一电源端、第二电源端、第三电源端、第一时钟信号端、第二时钟信号端、一个或多个驱动时钟信号端、级联输出端、一个或多个信号输出端、第一信号输入端、第一信号输入端、第二信号输入端、复位信号端、总复位端、第一随机信号端和第二随机信号端，该移位寄存器的驱动方法包括显示驱动阶段、感测阶段和插黑阶段。
在显示驱动阶段，显示预充复位子电路在第一信号输入端的控制下，向上拉节点提供第一电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号；输出子电路在下拉节点的控制下，向一个或多个信号输出端提供复位电源端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；显示预充复位子电路在复位信号端的控制下，向上拉节点提供第二电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号。
在感测阶段，感测级联子电路在第一随机信号端的控制下，向感测级联节点提供第一信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号。
在插黑阶段，插黑级联子电路在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号。
本申请实施例提供的移位寄存器的驱动方法，通过插黑级联子电路在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号，可以在显示面板的部分屏幕的显示间隙中，对显示面板的另一部分屏幕进行插黑，从而降低了写黑数据需要的时间，在增强了显示面板的MPRT的同时，保证了显示面板的高刷新频率。
如图17和图18所示，本申请一些实施例还提供一种栅极驱动电路，包括多个级联的移位寄存器，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。需要说明的是，图17和图18中仅示例性给出了部分移位寄存器的示意图。
在该栅极驱动电路中，每级移位寄存器的端口可包括：第一电源端VDD、第二电源端VGL1、第三电源端VGL2、第一时钟信号端CLKA、第二时钟信号端CLKD、一个或多个驱动时钟信号端CLKX(例如，CLKX可以为CLKE或CLKF)、级联输出端CR、一个或多个信号输出端OUTX(例如，CLKX可以为OUT1或OUT2)、第一信号输入端STU、第一信号输入端STU1、第二信号输入端STU2、复位信号端STD、总复位端TRST、第一随机信号端OE_A、第二随机信号端OE_B。
在本实施例中，各级移位寄存器的第一随机信号端OE_A与第一随机信号线OE_A连接，各级移位寄存器的第二随机信号端OE_B与第二随机信号线OE_B连接，各级移位寄存器的总复位端TRST与总复位信号线TRST连接。
位于第一级和第二级的移位寄存器的第一信号输入端STU1与帧起始信号输入端STV1连接，位于第i级的移位寄存器的第一信号输入端STU1与位于第i-2级移位寄存器的级联输出端CR<i-2>连接，3≤i≤N，N为移位寄存器的总级数。
位于第一级至第六级的移位寄存器的第二信号输入端STU2与插黑起始信号输入端STV2连接，位于第6m+1级至第6m+6级的移位寄存器的第二信号输入端STU2与位于第6m级移位寄存器的级联输出端CR<6m>连接，m为正整数。
在一些可能的实现方式中，也可以以6行以外的其他任意行数的子像素单元为一组，同时进行插黑。本申请实施例以6行子像素单元为一组同时进行插黑为例，描述栅极驱动电路中各级移位寄存器的级联方式。当以6行以外的其他任意行数的子像素单元为一组同时进行插黑时，移位寄存器的级联方式可以按照本申请实施例的移位寄存器的级联方式进行类推得到。即，本申请对同时插黑的子像素单元的行数不作限制，以任意行数的子像素单元为一组同时进行插黑，均在本申请的保护范围之内。
位于第N-4级至第N级的移位寄存器的复位信号端STD与复位信号线(此处的复位信号线可以为总复位信号线，也可以为与总复位信号线分开的单独设置的复位信号线)连接，位于第k级的移位寄存器的复位信号端STD与位于第k+4级移位寄存器的级联输出端CR<k+4>连接，1≤k≤N-4。
位于第一级至第N/2级的移位寄存器的第一时钟信号端CLKA与第一时钟信号线CLKA_A连接，位于第N/2+1级至第N级的移位寄存器的第一时钟信号端CLKA与第二时钟信号线CLKA_B连接。
位于第6a+1级和第6a+2级的移位寄存器的第二时钟信号端CLKD与第三时钟信号线CLKD_A1连接，位于第6a+3级和第6a+4级的移位寄存器的第二时钟信号端CLKD与第四时钟信号线CLKD_A3连接，位于第6a+5级和第6a+6级的移位寄存器的第二时钟信号端CLKD与第五时钟信号线CLKD_A5连接，位于第6b+1级和第6b+2级的移位寄存器的第二时钟信号端CLKD与第六时钟信号线CLKD_B1连接，位于第6b+3级和第6b+4级的移位寄存器的第二时钟信号端CLKD与第七时钟信号线CLKD_B3连接，位于第6b+5级和第6b+6级的移位寄存器的第二时钟信号端CLKD与第八时钟信号线CLKD_B5连接，6a+6≤N/2，a为大于或等于0的整数，6b≥N/2，b为正整数。
位于第6a+1级的移位寄存器的驱动时钟信号端CLKX与第九时钟信号线CLKX_A1连接，位于第6a+2级的移位寄存器的驱动时钟信号端CLKX与第十时钟信号线CLKX_A2连接，位于第6a+3级的移位寄存器的驱动时钟信号端CLKX与第十一时钟信号线CLKX_A3连接，位于第6a+4级的移位寄存器的驱动时钟信号端CLKX与第十二时钟信号线CLKX_A4连接，位于第6a+5级的移位寄存器的驱动时钟信号端CLKX与第十三时钟信号线CLKX_A5连接，位于第6a+6级的移位寄存器的驱动时钟信号端CLKX与第十四时钟信号线CLKX_A6连接，位于第6b+1级的移位寄存器的驱动时钟信号端CLKX与第十五时钟信号线CLKX_B1连接，位于第6b+2级的移位寄存器的驱动时钟信号端CLKX与第十六时钟信号线CLKX_B2连接，位于第6b+3级的移位寄存器的驱动时钟信号端CLKX与第十七时钟信号线CLKX_B3连接，位于第6b+4级的移位寄存器的驱动时钟信号端CLKX与第十八时钟信号线CLKX_B4连接，位于第6b+5级的移位寄存器的驱动时钟信号端CLKX与第十九时钟信号线CLKX_B5连接，位于第6b+6级的移位寄存器的驱动时钟信号端CLKX与第二十时钟信号线CLKX_B6连接，6a+6≤N/2，a为大于或等于0的整数，6b≥N/2，b为正整数。
在一种示例性实施例中，每一级移位寄存器包括两个驱动时钟信号端CLKE和CLKF，则相应地，第九时钟信号线CLKX_A1包括分别与两个驱动时钟信号端CLKE和CLKF对应的CLKE_A1和CLKF_A1，第十时钟信号线CLKX_A2包括分别与两个驱动时钟信号端CLKE和CLKF对应的CLKE_A2和CLKF_A2，……，第二十时钟信号线CLKX_B6包括分别与两个驱动时钟信号端CLKE和CLKF对应的CLKE_B6和CLKF_B6。
如图19所示，各个时钟信号线可以按照从远离移位寄存器的方向至靠近移位寄存器的方向顺序排布，或者，如图20所示，各个时钟信号线可以分成两组，其中一组按照从远离移位寄存器的方向至靠近移位寄存器的方向顺序排布在第一级移位寄存器至第N/2移位寄存器的一侧，另一组按照从远离移位寄存器的方向至靠近移位寄存器的方向顺序排布在第N/2+1级移位寄存器至第N移位寄存器的一侧。
需要说明的是，当每一级移位寄存器包括三个或三个以上的驱动时钟信号端时，第九时钟信号线至第二十时钟信号线分别包括三条或三条以上的与驱动时钟信号端一一对应的时钟信号线。
本申请实施例的栅极驱动电路，将上下半屏移位寄存器的驱动时钟信号端连接的时钟信号线分成两组，上下半屏移位寄存器的其他信号共用，在上半屏写数据的时钟间隙对下半屏进行插黑，在下半屏写数据的时钟间隙对上半屏进行插黑，极大地缩减了插黑所需的刷新频率，在增强了显示面板的MPRT的同时，保证了显示面板的高刷新频率。
本申请一些实施例还提供一种栅极驱动电路的驱动方法，应用于前述实施例提供的栅极驱动电路中，该栅极驱动电路包括多个级联的如前所述的移位寄存器。该栅极驱动电路的驱动方法包括：
在一帧显示期间，对a从0到(N/12-1)，依次执行：使第6a+1级移位寄存器至第6a+6级移位寄存器处于显示驱动阶段后，使第N/2+6a+1级移位寄存器至第N/2+6a+6级移位寄存器同时处于插黑阶段；6a+6≤N/2，a为大于或等于0的整数，N为移位寄存器的总级数。
对b从N/12到(N/6-1)，使第6b+1级移位寄存器至第6b+6级移位寄存器处于显示驱动阶段后，使第(6b+1-N/2)级移位寄存器至第(6b+6-N/2)级移位寄存器同时处于插黑阶段；6b≥N/2，b为正整数。
具体的，在一帧显示期间，该栅极驱动电路的驱动方法包括：
当a＝0时，6a+1＝1，6a+6＝6，N/2+6a+1＝N/2+1，N/2+6a+6＝N/2+6，即使第1级移位寄存器至第6级移位寄存器处于显示驱动阶段后，使第(N/2+1)级移位寄存器至第(N/2+6)级移位寄存器同时处于插黑阶段；
当a＝1时，6a+1＝7，6a+6＝12，N/2+6a+1＝N/2+7，N/2+6a+6＝N/2+12，即使第7级移位寄存器至第12级移位寄存器处于显示驱动阶段后，使第(N/2+7)级移位寄存器至第(N/2+12)级移位寄存器同时处于插黑阶段；
……
当a＝N/12-2时，6a+1＝N/2-11，6a+6＝N/2-6，N/2+6a+1＝N-11，N/2+6a+6＝N-6，即使第(N/2-11)级移位寄存器至第(N/2-6)级移位寄存器处于显示驱动阶段后，使第(N-11)级移位寄存器至第(N-6)级移位寄存器同时处于插黑阶段；
当a＝N/12-1时，6a+1＝N/2-5，6a+6＝N/2，N/2+6a+1＝N-5，N/2+6a+6＝N，即使第(N/2-5)级移位寄存器至第N/2级移位寄存器处于显示驱动阶段后，使第(N-5)级移位寄存器至第N级移位寄存器同时处于插黑阶段；
此时，上半屏显示驱动阶段结束，下半屏插黑阶段结束；
当b＝N/12时，6b+1＝N/2+1，6b+6＝N/2+6，6b+1-N/2＝1，6b+6-N/2＝6，即使第(N/2+1)级移位寄存器至第(N/2+6)级移位寄存器处于显示驱动阶段后，使第1级移位寄存器至第6级移位寄存器同时处于插黑阶段；
当b＝N/12+1时，6b+1＝N/2+7，6b+6＝N/2+12，6b+1-N/2＝7，6b+6-N/2＝12，即使第(N/2+7)级移位寄存器至第(N/2+12)级移位寄存器处于显示驱动阶段后，使第7级移位寄存器至第12级移位寄存器同时处于插黑阶段；
……
当b＝N/6-2时，6b+1＝N-11，6b+6＝N-6，6b+1-N/2＝N/2-11，6b+6-N/2＝N/2-6，即使第(N-11)级移位寄存器至第(N-6)级移位寄存器处于显示驱动阶段后，使第(N/2-11)级移位寄存器至第(N/2-6)级移位寄存器同时处于插黑阶段；
当b＝N/6-1时，6b+1＝N-5，6b+6＝N，6b+1-N/2＝N/2-5，6b+6-N/2＝N/2，即使第(N-5)级移位寄存器至第N级移位寄存器处于显示驱动阶段后，使第(N/2-5)级移位寄存器至第N/2级移位寄存器同时处于插黑阶段；
即下半屏显示驱动阶段结束，上半屏插黑阶段结束，也即一帧显示阶段结束。
在一些可能的实现方式中，也可以以6行以外的其他任意行数的子像素单元为一组，同时进行插黑。本申请对同时插黑的子像素单元的行数不作限制，以任意行数的子像素单元为一组同时进行插黑，均在本申请的保护范围之内。
在一种示例性实施例中，在一帧显示期间，所述方法还包括：随机使第一级至第N级移位寄存器中的一级移位寄存器处于感测阶段。
本申请实施例的栅极驱动电路的驱动方法，通过在上半屏写数据的时钟间隙对下半屏进行插黑，在下半屏写数据的时钟间隙对上半屏进行插黑，极大地缩减了插黑所需的刷新频率，在增强了显示面板的MPRT的同时，保证了显示面板的高刷新频率。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种移位寄存器，其特征在于，包括：显示预充复位子电路、感测预充复位子电路、下拉控制子电路、输出子电路、感测级联子电路和插黑级联子电路，其中：
所述显示预充复位子电路，用于在第一信号输入端的控制下，向上拉节点提供第一电源端的信号；在复位信号端的控制下，向上拉节点提供第二电源端的信号；
所述感测预充复位子电路，用于在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；在总复位端的控制下，向上拉节点提供第二电源端的信号；
所述下拉控制子电路，用于在上拉节点的控制下，向下拉节点提供第一电源端或者第二电源端的信号；
所述输出子电路，用于在上拉节点的控制下，向级联输出端提供第二时钟信号端的信号，向一个或多个信号输出端提供对应的驱动时钟信号端的信号；在下拉节点的控制下，向级联输出端提供第二电源端的信号，向一个或多个信号输出端提供复位电源端的信号；
所述感测级联子电路，用于在第一随机信号端的控制下，向感测级联节点提供第一信号输入端的信号；
所述插黑级联子电路，用于在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述插黑级联子电路包括：第一晶体管，其中：
所述第一晶体管的控制极与第二随机信号端连接，所述第一晶体管的第一极与第二信号输入端连接，所述第一晶体管的第二极与感测级联节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述感测级联子电路包括：第二晶体管，其中：
所述第二晶体管的控制极与第一随机信号端连接，所述第二晶体管的第一极与第一信号输入端连接，所述第二晶体管的第二极与感测级联节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述感测预充复位子电路包括：第三晶体管、第四晶体管和第五晶体管，其中：
所述第三晶体管的控制极与感测级联节点连接，所述第三晶体管的第一极与第一时钟信号端连接，所述第三晶体管的第二极与感测预充节点连接；
所述第四晶体管的控制极与第一时钟信号端连接，所述第四晶体管的第一极与感测预充节点N连接，所述第四晶体管的第二极与上拉节点连接；
所述第五晶体管的控制极与总复位端连接，所述第五晶体管的第一极与上拉节点连接，所述第五晶体管的第二极与第二电源端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述显示预充复位子电路包括：第六晶体管和第七晶体管，其中：
所述第六晶体管的控制极与第一信号输入端连接，所述第六晶体管的第一极与第一电源端连接，所述第六晶体管的第二极与上拉节点连接；
所述第七晶体管的控制极与复位信号端连接，所述第七晶体管的第一极与上拉节点连接，所述第七晶体管的第二极与第二电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制子电路包括：第八晶体管和第九晶体管，其中：
所述第八晶体管的控制极和第一极均与第一电源端连接，所述第八晶体管的第二极与下拉节点连接；
所述第九晶体管的控制极与上拉节点连接，所述第九晶体管的第一极与下拉节点连接，所述第九晶体管的第二极与第二电源端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管，其中：
所述第十晶体管的控制极与上拉节点连接，所述第十晶体管的第一极与第二时钟信号端连接，所述第十晶体管的第二极与级联输出端连接；
所述第十一晶体管的控制极与下拉节点连接，所述第十一晶体管的第一极与级联输出端连接，所述第十一晶体管的第二极与第二电源端连接；
所述第十二晶体管的控制极与上拉节点连接，所述第十二晶体管的第一极与第一驱动时钟信号端连接，所述第十二晶体管的第二极与第一信号输出端连接；
所述第十三晶体管的控制极与下拉节点连接，所述第十三晶体管的第一极与第一信号输出端连接，所述第十三晶体管的第二极与复位电源端连接；
所述第十四晶体管的控制极与上拉节点连接，所述第十四晶体管的第一极与第二驱动时钟信号端连接，所述第十四晶体管的第二极与第二信号输出端连接；
所述第十五晶体管的控制极与下拉节点连接，所述第十五晶体管的第一极与第二信号输出端连接，所述第十五晶体管的第二极与复位电源端连接。
8.根据权利要求7所述的移位寄存器，其特征在于，所述第一信号输出端与像素电路中的第一栅线连接，所述第二信号输出端与像素电路中的第二栅线连接。
9.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括降噪子电路，其中：所述降噪子电路，用于在下拉节点的控制下，向上拉节点提供第二电源端的信号；
所述降噪子电路包括第十六晶体管，其中：所述第十六晶体管的控制极与下拉节点连接，所述第十六晶体管的第一极与上拉节点连接，所述第十六晶体管的第二极与第二电源端连接。
10.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-9任一所述的移位寄存器；
位于第一级和第二级的移位寄存器的第一信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的第一信号输入端与位于第i-2级移位寄存器的级联输出端连接，3≤i≤N，N为移位寄存器的总级数；
位于第一级至第六级的移位寄存器的第二信号输入端与插黑起始信号输入端连接，位于第6m+1级至第6m+6级的移位寄存器的第二信号输入端与位于第6m级移位寄存器的级联输出端连接，m为正整数；
位于第N-4级至第N级的移位寄存器的复位信号端与复位信号线连接，位于第k级的移位寄存器的复位信号端与位于第k+4级移位寄存器的级联输出端连接，1≤k≤N-4；
位于第6a+1级的移位寄存器的驱动时钟信号端与第九时钟信号线连接，位于第6a+2级的移位寄存器的驱动时钟信号端与第十时钟信号线连接，位于第6a+3级的移位寄存器的驱动时钟信号端与第十一时钟信号线连接，位于第6a+4级的移位寄存器的驱动时钟信号端与第十二时钟信号线连接，位于第6a+5级的移位寄存器的驱动时钟信号端与第十三时钟信号线连接，位于第6a+6级的移位寄存器的驱动时钟信号端与第十四时钟信号线连接，位于第6b+1级的移位寄存器的驱动时钟信号端与第十五时钟信号线连接，位于第6b+2级的移位寄存器的驱动时钟信号端与第十六时钟信号线连接，位于第6b+3级的移位寄存器的驱动时钟信号端与第十七时钟信号线连接，位于第6b+4级的移位寄存器的驱动时钟信号端与第十八时钟信号线连接，位于第6b+5级的移位寄存器的驱动时钟信号端与第十九时钟信号线连接，位于第6b+6级的移位寄存器的驱动时钟信号端与第二十时钟信号线连接，其中，6a+6≤N/2，a为大于或等于0的整数，6b≥N/2，b为正整数。
11.根据权利要求10所述的栅极驱动电路，其特征在于，位于第一级至第N/2级的移位寄存器的第一时钟信号端与第一时钟信号线连接，位于第N/2+1级至第N级的移位寄存器的第一时钟信号端与第二时钟信号线连接；
位于第6a+1级和第6a+2级的移位寄存器的第二时钟信号端与第三时钟信号线连接，位于第6a+3级和第6a+4级的移位寄存器的第二时钟信号端与第四时钟信号线连接，位于第6a+5级和第6a+6级的移位寄存器的第二时钟信号端与第五时钟信号线连接，位于第6b+1级和第6b+2级的移位寄存器的第二时钟信号端与第六时钟信号线连接，位于第6b+3级和第6b+4级的移位寄存器的第二时钟信号端与第七时钟信号线连接，位于第6b+5级和第6b+6级的移位寄存器的第二时钟信号端与第八时钟信号线连接。
12.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-9任一所述的移位寄存器中，所述驱动方法包括显示驱动阶段、感测阶段和插黑阶段，其中：
在显示驱动阶段，显示预充复位子电路在第一信号输入端的控制下，向上拉节点提供第一电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号；输出子电路在下拉节点的控制下，向一个或多个信号输出端提供复位电源端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；显示预充复位子电路在复位信号端的控制下，向上拉节点提供第二电源端的信号；下拉控制子电路在上拉节点的控制下，向下拉节点提供第一电源端的信号；
在感测阶段，感测级联子电路在第一随机信号端的控制下，向感测级联节点提供第一信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号；
在插黑阶段，插黑级联子电路在第二随机信号端的控制下，向感测级联节点提供第二信号输入端的信号；感测预充复位子电路在感测级联节点和第一时钟信号端的控制下，向上拉节点提供第一时钟信号端的信号；输出子电路在上拉节点的控制下，向一个或多个信号输出端提供对应的驱动时钟信号端信号；感测预充复位子电路在总复位端的控制下，向上拉节点提供第二电源端的信号。
13.一种栅极驱动电路的驱动方法，其特征在于，应用于如权利要求10所述的栅极驱动电路中，在一帧显示期间，所述方法包括：
对a从0到(N/12-1)，依次执行：使第6a+1级移位寄存器至第6a+6级移位寄存器处于显示驱动阶段后，使第N/2+6a+1级移位寄存器至第N/2+6a+6级移位寄存器同时处于插黑阶段，其中，a为大于或等于0的整数，N为移位寄存器的总级数；
对b从N/12到(N/6-1)，依次执行：使第6b+1级移位寄存器至第6b+6级移位寄存器处于显示驱动阶段后，使第(6b+1-N/2)级移位寄存器至第(6b+6-N/2)级移位寄存器同时处于插黑阶段，其中，b为正整数。
14.根据权利要求13所述的驱动方法，其特征在于，在一帧显示期间，所述方法还包括：随机使第一级至第N级移位寄存器中的一级移位寄存器处于感测阶段。
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