CN114241992A - 移位寄存器、栅极驱动电路以及显示装置 - Google Patents

Abstract

本公开提供一种移位寄存器、栅极驱动电路以及显示装置，属于显示技术领域。本公开提供了一种移位寄存器，其至少包括：第一扫描单元。第一扫描单元包括：第一输入子电路、第一下拉控制子电路、第一下拉子电路、第一输出子电路、第一复位子电路以及第一辅助复位子电路。其中，第一辅助复位子电路，被配置为在第一辅助复位信号的控制下，将第三非有效电平信号传输至第一下拉节点。

Description

移位寄存器、栅极驱动电路以及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路以及显示装置。

背景技术

在显示领域特别是有机发光二极管显示装置中，动态显示画面的切换过程容易产生动态图像拖影现象，即在由上一帧显示画面切换到下一帧显示画面时，会感受到上一帧画面的拖影。为了克服动态图像拖影现象，相关技术中在像素发光期间增加了画面切黑的过程，通过增加画面切黑过程减少像素的正常显示时间，从而能有效改善动态图像拖影现象。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、栅极驱动电路以及显示装置。

第一方面，本公开提供一种移位寄存器，应用于显示装置，其特征在于，所述显示装置包括多行子像素；所述移位寄存器与至少一行子像素电连接；所述移位寄存器包括：第一扫描单元；所述第一扫描单元包括：第一输入子电路、第一下拉控制子电路、第一下拉子电路、第一输出子电路、第一复位子电路以及第一辅助复位子电路；所述第一输入子电路，被配置为在显示输入信号的控制下，将所述显示输入信号传输至第一上拉节点，完成对所述第一上拉节点进行预充电；所述第一上拉节点为所述第一输入子电路和所述第一输出子电路的连接节点；所述第一输出子电路，被配置为在所述第一上拉节点的电压的控制下，将第一时钟信号传输至第一扫描信号端，驱动所述至少一行子像素进行显示；所述第一下拉控制子电路，被配置为在第一有效电平信号的控制下，将第一有效电平信号传输至第一下拉节点；所述第一下拉节点为所述第一下拉控制子电路和所述第一下拉子电路的连接节点；所述第一下拉子电路，被配置为在所述第一上拉节点的电压控制下，将第一非有效电平信号传输至所述第一上拉节点；所述第一复位子电路，被配置为在第一复位信号的控制下，将所述第一非有效电平信号传输至所述第一上拉节点；所述第一辅助复位子电路，被配置为在第一辅助复位信号的控制下，将所述第三非有效电平信号传输至所述所述第一下拉节点。

其中，还包括：第二扫描单元；所述第二扫描单元包括：第二输入子电路、第二下拉控制子电路、第二下拉子电路、第二输出子电路、第二复位子电路以及第二辅助复位子电路；所述第二输入子电路，被配置为在所述显示输入信号的控制下，将所述显示输入信号传输至第二上拉节点，完成对所述第二上拉节点进行预充电；所述第二上拉节点为所述第二输入子电路和所述第二输出子电路的连接节点；所述第二输出子电路，被配置为在所述第二上拉节点的电压的控制下，将第二时钟信号传输至第二扫描信号端，驱动所述至少一行子像素进行显示；所述第二下拉控制子电路，被配置为在所述第一有效电平信号的控制下，将所述第一有效电平信号传输至第二下拉节点；所述第二下拉节点为所述第二下拉控制子电路和所述第二下拉子电路的连接节点；所述第二下拉子电路，被配置为在所述第二上拉节点的电压控制下，将第一非有效电平信号传输至所述第二上拉节点；所述第二复位子电路，被配置为在第一复位信号的控制下，将所述第一非有效电平信号传输至所述第二上拉节点；所述第二辅助复位子电路，被配置为在第二辅助复位信号的控制下，将第四非有效电平信号传输至所述所述第二下拉节点。

其中，所述第一辅助复位子电路包括：第一辅助复位晶体管；所述第二辅助复位子电路包括：第二辅助复位晶体管；

所述第一辅助复位晶体管的第一极与所述第一下拉节点连接，第二极与第三非有效电平信号端连接，控制极与第一辅助复位信号端连接；

所述第二辅助复位晶体管的第一极与所述第二下拉节点连接，第二极与所述第四非有效电平信号端连接，控制极与第二辅助复位信号端连接。

其中，所述第一输入子电路至少包括第一晶体管；所述第一晶体管的第一极连接显示输入信号端，所述第一晶体管的第二极连接第一上拉节点，所述第一晶体管的控制极连接所述显示输入信号端；所述第一输出子电路至少包括第二晶体管、第一电容；所述第二晶体管的第一极连接第一时钟信号端，所述第二晶体管的第二极连接所述第一电容的第一极板，所述第二晶体管的控制极连接所述第一上拉节点；所述第一电容的第一极板连接所述第二晶体管的第二极，所述第一电容的第二极板连接所述第二晶体管的控制极和所述第一上拉节点；所述第一下拉控制子电路至少包括第三晶体管；所述第三晶体管的第一极连接第一有效电平信号端，所述第三晶体管的第二极连接所述第一下拉节点，所述第三晶体管的控制极连接所述第一有效电平信号端；所述第一下拉子电路至少包括第四晶体管；所述第四晶体管的第一极连接所述第一下拉节点，所述第四晶体管的第二极连接第一非有效电平信号端，所述第四晶体管的控制极连接所述第一上拉节点；所述第一复位子电路至少包括第五晶体管；所述第五晶体管的第一极连接所述第一上拉节点，所述第五晶体管的第二极连接所述第一非有效电平信号端，所述第五晶体管的控制极连接第一复位信号端；所述第二输入子电路至少包括第二十六晶体管；所述第二十六晶体管的第一极连接显示输入信号端，所述第二十六晶体管的第二极连接所述第二上拉节点，所述第二十六晶体管的控制极连接所述显示输入信号端；所述第二输出子电路至少包括第二十七晶体管和第六电容；所述第二七晶体管的第一极连接第二时钟信号端，所述第二十七晶体管的第二极连接所述第六电容的第一极板，所述第二十七晶体管的控制极连接所述第二上拉节点；所述第六电容的第一极板连接所述第二十七晶体管的第二极，所述第六电容的第二极板连接所述第二十七晶体管的控制极和所述第二上拉节点；所述第二下拉控制子电路至少包括第二十八晶体管；所述第二十八晶体管的第一极连接所述第一有效电平信号端，所述第二十八晶体管的第二极连接所述第二下拉节点，所述第二十八晶体管的控制极连接第二有效电平信号端；所述第二下拉子电路至少包括第二十九晶体管；所述第二十九晶体管的第一极连接所述第二下拉节点，所述第二十九晶体管的第二极连接所述第一非有效电平信号端，所述第二十九晶体管的控制极连接所述第二上拉节点；所述第二复位子电路至少包括第三十晶体管；所述第三十晶体管的第一极连接所述第二上拉节点，所述第三十晶体管的第二极连接所述第一非有效电平信号端，所述第三十晶体管的控制极连接所述第一复位信号端。

其中，所述移位寄存器还包括：插黑子电路；

所述插黑子电路，被配置为在第一控制信号、第二控制信号、插黑级联输入信号的控制下，将所述插黑级联输入信号传输至所述第一上拉节点；所述第一输出子电路还被配置为，在所述插黑子电路将所述插黑级联输入信号输出至所述第一上拉节点的情况下，所述第一输出子电路在所述第一上拉节点的电压的控制下，将所述第一时钟信号传输至所述第一扫描信号端，驱动所述至少一行子像素进行黑画面显示；所述移位寄存器还包括第二扫描单元的情况下，所述插黑子电路，还被配置为在所述第一控制信号、所述第二控制信号、所述插黑级联输入信号的控制下，将所述插黑级联输入信号传输至所述第二上拉节点；所述第二输出子电路还被配置为，在所述插黑子电路将所述插黑级联输入信号输出至所述第二上拉节点的情况下，所述第二输出子电路在所述第二上拉节点的电压的控制下，将所述第二时钟信号传输至所述第二扫描信号端，驱动所述至少一行子像素进行黑画面显示。

其中，所述第一扫描单元还包括：第三复位子电路；所述第三复位子电路，被配置为在所述第二控制信号和第一插黑节点的电压控制下，将所述第一非有效电平信号传输至所述第一下拉节点；当所述移位寄存器还包括所述第二扫描单元的情况下，所述第二扫描单元还包括：第四复位子电路；所述第四复位子电路，被配置为在所述第二控制信号和所述第一插黑节点的电压控制下，将所述第一非有效电平信号传输至所述第二下拉节点。

其中，所示插黑子电路至少包括第六晶体管、第七晶体管、第八晶体管以及第二电容；所述第六晶体管的第一极与插黑级联输入信号端连接，所述第六晶体管的第二极与所述第二电容的第一极板和所述第七晶体管的控制极连接，所述第六晶体管的控制极和第一控制信号端连接；所述第七晶体管的第一极与所述插黑级联输入信号端连接，所述第七晶体管的第二极与所述第八晶体管的第一极连接，所述第七晶体管的控制极与所述第六晶体管的第二极和所述第二电容的第一极板连接；所述第一插黑节点为所述第六晶体管和所述第七晶体管的连接节点；所述第八晶体管的第一极和所述第七晶体管的第二极相连接，所述第八晶体管的第二极和所述第一上拉节点连接，所述第八晶体管的控制极与所述第二控制信号端连接；所述第二电容的第一极板和所述第六晶体管的第二极和所述第七晶体管的控制极连接，所述第二电容的第二极板与所述第一非有效电平信号端连接；所述第三复位子电路包括第九晶体管和第十晶体管；所述第九晶体管的第一极和所述第一下拉节点连接，所述第九晶体管的第二极和所述第十晶体管的第一极连接，所述第九晶体管的控制极和所述第二控制信号端连接；所述第十晶体管的第一极和所述第九晶体管的第二极连接，所述第十晶体管的第二极和所述第一非有效电平信号端连接，所述第十晶体管的控制极和所述第一插黑节点连接；当所述移位寄存器包括所述第二扫描单元时，所述插黑子电路还包括：第四十五晶体管；所述第四十五晶体管的第一极和第二插黑节点相连，所述第四十五晶体管的第二极和所述第二上拉节点相连，所述第四十五晶体管的控制极和所述第二控制信号端相连；所述第二插黑节点为所述第七晶体管和所述第八晶体管之间的连接点；所述第四复位子电路包括：第三十一晶体管和第三十二晶体管；所述第三十一晶体管的第一极和所述第二下拉节点连接，所述第三十一晶体管的第二极和所述第三十二晶体管的第一极连接，所述第三十一晶体管的控制极和所述第二控制信号端连接；所述第三十二晶体管的第一极和所述第三十一晶体管的第二极连接，所述第三十二晶体管的第二极和所述第一非有效电平信号端连接，所述第三十二晶体管的控制极和所述第一插黑节点连接。

其中，所述第一辅助复位子电路的第一端与所述第三复位子电路中的第一辅助控制节点连接，第二端与第三非有效电平信号端连接；所述第一辅助复位信号包括所述第一控制信号；所述第一辅助复位子电路，被配置为在所述第一控制信号的控制下，将所述第三非有效电平信号写入所述第一辅助控制节点；所述第一辅助控制节点处电压，被配置为在所述第二控制信号的控制下，传输至所述第一下拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述第二辅助复位子电路的第一端与所述第四复位子电路中的第二辅助控制节点连接，第二端与所述第四非有效电平信号端连接；所述第二辅助复位信号包括所述第一控制信号；所述第二辅助复位子电路，被配置为在所述第一控制信号的控制下，将所述第四非有效电平信号写入所述第二辅助控制节点；所述第二辅助控制节点处电压，被配置为在所述第二控制信号的控制下，传输至所述第二下拉节点。

其中，第一辅助复位子电路还包括第三辅助复位晶体管；所述第三辅助复位晶体管的第一极和所述第一辅助控制节点连接，所述第三辅助复位晶体管的第二极与所述第三非有效电平信号端连接，控制极与第二控制信号端连接；所述第一辅助控制节点为第九晶体管和第十晶体管之间的连接节点；所述第二辅助复位子电路还包括第四辅助复位晶体管；所述第四辅助复位晶体管的第一极和所述第二辅助控制节点连接，所述第四辅助复位晶体管的第二极与所述第四非有效电平信号端连接，控制极与所述第一控制信号端连接；所述第二辅助控制节点为第三十晶体管和第三十一晶体管之间的连接节点。

其中，所述移位寄存器还包括：消隐子电路；所述消隐子电路，被配置为在第三控制信号、所述显示输入信号、第三时钟信号的控制下，将所述第三时钟信号传输至所述第一上拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述消隐电路电路，还被配置为在第三控制信号、所述显示输入信号、第三时钟信号的控制下，将所述第三时钟信号传输至所述第二上拉节点。

其中，所述第一扫描单元还包括：第五复位子电路；所述第五复位子电路，被配置为在所述第三时钟信号和第一消隐节点的电压控制下，将所述第一非有效电平信号传输至所述第一下拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括第六复位子电路；所述第六复位子电路，被配置为在所述第三时钟信号和所述第一消隐节点的电压控制下，将所述第一非有效电平信号传输至所述第二下拉节点。

其中，所述消隐子电路至少包括第二十一晶体管、第二十二晶体管、第二十三晶体管、第五电容；其中，所述第二十一晶体管的第一极与显示输入信号端连接，所述第二十一晶体管的第二极与所述第五电容的第一极板和所述第二十二晶体管的控制极连接，所述第二十一晶体管的控制极和第三控制信号端连接；所述第二十二晶体管的第一极与第三时钟信号端连接，所述第二十二晶体管的第二极与所述第二十三晶体管的第一极连接，所述第二十二晶体管的控制极与所述第二十一晶体管的第二极和所述第五电容的第一极板连接；所述第二十三晶体管的第一极和所述第二十二晶体管的第二极相连接，所述第二十三晶体管的第二极和所述第一上拉节点连接，所述第二十三晶体管的控制极与所述第三时钟信号端连接；第五电容的第一极板和所述第二十一晶体管的第二极和所述第二十二晶体管的控制极连接，所述第二电容的第二极板与第一非有效电平信号端连接；所述第二十一晶体管、所述第二十二晶体管和所述第五电容的连接节点为第一消隐节点；所述第五复位子电路包括所述第二十四晶体管和所述第二十五晶体管；所述第二十四晶体管的第一极和所述第一下拉节点相连，所述第二十四晶体管的第二极和所述第二十五晶体管的第二极相连，所述第二十四晶体管的控制极和所述第三时钟信号端相连；所述第二十五晶体管的第一极和所述第二十四晶体管的第二极相连，所述第二十五晶体管的第二极和所述第一非有效电平信号端相连，所述第二十五晶体管的控制极和所述第一消隐节点相连；当所述移位寄存器还包括所述第二扫描单元时，所述消隐子电路还包括所述第四十六晶体管；所述第四十六晶体管的第一极和第二消隐节点相连，所述第四十六晶体管的第二极和所述第二上拉节点相连，所述第四十六晶体管的控制极和所述第二控制信号端相连；所述第二消隐节点为所述第二十二晶体管和所述第二十三晶体管之间的连接节点；所述第六复位子电路包括第三十七晶体管和第三十八晶体管；所述第三十七晶体管的第一极和所述第二下拉节点相连，所述第三十七晶体管的第二极和所述第三十八晶体管的第二极相连，所述第三十七晶体管的控制极和所述第三时钟信号端相连；所述第三十八晶体管的第一极和所述第三十七晶体管的第二极相连，所述第三十八晶体管的第二极和所述第一非有效电平信号端相连，所述第三十八晶体管的控制极和所述第一消隐节点相连。

其中，所述第一辅助复位子电路的第一端与所述第五复位子电路中的第三辅助控制节点连接，第二端与第三非有效电平信号端连接；所述第一辅助复位信号包括所述第三控制信号；所述第一辅助复位子电路，被配置为在所述第三控制信号的控制下，将所述第三非有效电平信号写入所述第三辅助控制节点；所述第三辅助控制节点处电压，被配置为在所述第三时钟信号的控制下，传输至所述第一下拉节点；当所述移位寄存器还包括所述第二扫描单元的情况下，所述第二辅助复位子电路的第一端与所述第六复位子电路中的第四辅助控制节点连接，第二端与所述第四非有效电平信号端连接；所述第二辅助复位信号包括所述第三控制信号；所述第二辅助复位子电路，被配置为在所述第三控制信号的控制下，将所述第四非有效电平信号写入所述第四辅助控制节点；所述第四辅助控制节点处电压，被配置为在所述第三时钟信号的控制下，传输至所述第二下拉节点。

其中，所述第三辅助控制节点与所述第一辅助控制节点相连；所述第一辅助复位子电路还包括第三辅助复位晶体管；所述第三辅助复位晶体管的第一极和所述第一辅助控制节点连接，所述第三辅助复位晶体管的第二极与所述第三非有效电平信号端连接，控制极与所述第二控制信号端连接；所述第一辅助控制节点为第九晶体管和第十晶体管之间的连接节点；所述第二辅助复位子电路还包括第四辅助复位晶体管；所述第四辅助复位晶体管的第一极和第二辅助控制节点连接，所述第四辅助复位晶体管的第二极与第四非有效电平信号端连接，控制极与所述第一控制信号端连接；所述第二辅助控制节点为第三十一晶体管和第三十二晶体管之间的连接节点。

其中，所述第一辅助复位子电路还包括第五辅助复位晶体管；所述第五辅助复位晶体管的第一极和第三辅助控制节点相连，所述第五辅助复位晶体管的第二极和所述第三非有效电平信号端相连，所述第五辅助复位晶体管的控制极和第三控制信号端相连；所述第二辅助复位子电路还包括：第六辅助复位晶体管；所述第六辅助复位晶体管的第一极和第四辅助控制节点相连，所述第六辅助复位晶体管的第二极和第四非有效电平信号端相连，所述第六辅助复位晶体管的控制极和所述第三控制信号端相连。

其中，所述第一扫描单元还包括：第七复位子电路；所述第七复位子电路，被配置为在级联的第一移位信号的控制下，将所述第一非有效电平信号写入所述第一上拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括第八复位子电路；所述第八复位子电路，被配置为在级联的所述第一移位信号的控制下，将所述第一非有效电平信号写入所述第二上拉节点。

其中，所述第七复位子电路包括：第六十七晶体管和第六十八晶体管，所述第六十七晶体管的第一极和所述第一上拉节点相连，所述第六十七晶体管的第二极和所述第六十八晶体管的第一极相连，所述第六十七晶体管的控制极和所述移位寄存器级联的第一移位信号端相连；所述第六十八晶体管的第一极和所述第六十七晶体管的第二极相连，所述第六十八晶体管的第二极和所述第一非有效电平信号端相连，所述第六十八晶体管的控制极与所述移位寄存器级联的所述第一移位信号端相连相连；所述第八复位子电路包括第六十九晶体管；所述第六十九晶体管的第一极和所述第二上拉节点相连，所述第六十九晶体管的第一极和防漏电节点相连，所述第六十九晶体管的控制极和所述移位寄存器级联的所述第一移位信号端相连。

其中，所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将第四时钟信号传输至第一移位信号端；所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将第六时钟信号传输至第一感测信号端，驱动所述至少一行子像素进行复位；或，在所述插黑子电路将所述插黑输入信号传输至所述第一上拉节点的情况下，所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将所述第六时钟信号传输至所述第一感测信号端，驱动所述至少一行子像素进行黑画面显示；当所述移位寄存器还包括第二扫描单元的情况下，所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将第五时钟信号传输至第二移位信号端；所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将第七时钟信号传输至第二感测信号端，驱动所述至少一行子像素进行复位；或，在所述插黑子电路将所述插黑输入信号传输至所述第二上拉节点的情况下，所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将所述第七时钟信号传输至所述第二感测信号端，驱动所述至少一行子像素进行黑画面显示。

其中，所述第一输出子电路还包括：第十三晶体管、第十四晶体管、第三电容以及第四电容；其中，所述第十三晶体管的第一极和第四时钟信号端相连，所述第十三晶体管的第二极和所述第一移位信号端以及所述第三电容的第二极板相连，所述第十三晶体管的控制极和所述第一上拉节点以及所述第三电容的第一极板相连；所述第三电容的第一极板和所述第一上拉节点以及所述第十三晶体管的控制极相连，所述第三电容的第二极板和所述第一移位信号端以及所述第十三晶体管的第二极相连；所述第十四晶体管的第一极和所述第六时钟信号端相连，所述第十四晶体管的第二极和第一感测信号端以及所述第四电容的第二极板相连，所述第十四晶体管的控制极和所述第一上拉节点以及所述第四电容的第一极板相连；所述第四电容的第一极板和所述第一上拉节点以及所述第十四晶体管的控制极相连，所述第四电容的第二极板和所述第一感测信号端以及所述第十四晶体管的第二极相连；所述第二输出子电路还包括：第三十五晶体管、第三十六晶体管、第七电容以及第八电容；其中，所述第三十五晶体管的第一极和第五时钟信号端相连，所述第三十五晶体管的第二极和第二移位信号端以及所述第七电容的第二极板相连，所述第三十五晶体管的控制极和所述第二上拉节点以及所述第七电容的第一极板相连；所述第七电容的第一极板和所述第二上拉节点以及所述第三十五晶体管的控制极相连，所述第七电容的第二极板和所述第二移位信号端以及所述第十三晶体管的第二极相连；所述第三十六晶体管的第一极和第七时钟信号端相连，所述第三十六晶体管的第二极和所述第二感测信号端以及所述第八电容的第二极板相连，所述第三十六晶体管的控制极和所述第二上拉节点以及所述第八电容的第一极板相连；所述第八电容的第一极板和所述第二上拉节点以及所述第三十六晶体管的控制极相连，所述第八电容的第二极板和所述第二感测信号端以及所述第三十六晶体管的第二极相连。

其中，所述第一扫描单元还包括：第一降噪子电路；所述第一降噪子电路，被配置为在所述第一下拉节点的电压控制下，将第二非有效电平信号传输至所述第一扫描信号端并将所述第一非有效电平信号传输至所述第一上拉节点；当所述第一输出子电路被配置为将所述第六时钟信号传输至所述第一感测信号端时：所述第一降噪子电路还被配置为在所述第一下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第一感测信号端；当所述第一输出子电路被配置为将所述第四时钟信号传输至所述第一移位信号端时：所述第一降噪子电路还被配置为在所述第一下拉节点的电压的控制下，将所述第一非有效电平信号传输至所述第一移位信号端；当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括：第二降噪子电路；所述第二降噪子电路，被配置为在所述第二下拉节点的电压控制下，将第二非有效电平信号传输至所述第二扫描信号端并将所述第一非有效电平信号传输至所述第二上拉节点；当所述第二输出子电路被配置为将所述第七时钟信号传输至所述第二感测信号端时：所述第二降噪子电路还被配置为在所述第二下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第二感测信号端；当所述第二输出子电路被配置为将所述第五时钟信号传输至所述第二移位信号端时：所述第二降噪子电路还被配置为在所述第二下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第二移位信号端。

其中，所述第一降噪子电路至少包括：第十七晶体管、第十八晶体管、第十九晶体管以及第二十晶体管；所述第十七晶体管的第一极和所述第一上拉节点相连，所述第十七晶体管的第二极和所述第一非有效电平信号端相连，所述第十七晶体管的控制极和所述第一下拉节点相连；所述第十八晶体管的第一极和所述第一移位信号端相连，所述第十八晶体管的第二极和所述第一非有效电平信号端相连，所述第十八晶体管的控制极和所述第一下拉节点相连；所述第十九晶体管的第一极和所述第一扫描信号端相连，所述第十九晶体管的第二极和所述第二非有效电平信号端相连，所述第十九晶体管的控制极和所述第一下拉节点相连；所述第二十晶体管的第一极和所述第一感测信号端相连，所述第二十晶体管的第二极和所述第二非有效电平信号端相连，所述第二十晶体管的控制极和所述第一下拉节点相连；所述第二降噪子电路至少包括：第三十九晶体管、第四十晶体管、第四十一晶体管以及第四十二晶体管；其中，所述第三十九晶体管的第一极和所述第二上拉节点相连，所述第三十九晶体管的第二极和所述第一非有效电平信号端相连，所述第三十九晶体管的控制极和所述第二下拉节点相连；所述第四十晶体管的第一极和所述第二移位信号端相连，所述第四十晶体管的第二极和所述第一非有效电平信号端相连，所述第四十晶体管的控制极和所述第二下拉节点相连；所述第四十一晶体管的第一极和所述第二扫描信号端相连，所述第四十一晶体管的第二极和所述第二非有效电平信号端相连，所述第四十一晶体管的控制极和所述第一下拉节点相连；所述第四十二晶体管的第一极和所述第二感测信号端相连，所述第四十二晶体管的第二极和所述第二非有效电平信号端相连，所述第四十二晶体管的控制极和所述第二下拉节点相连。

其中，所述移位寄存器还包括：第九复位子电路和第十复位子电路；所述第九复位子电路，被配置为在第二复位信号的控制下，将所述第一非有效电平信号写入所述第一上拉节点；所述第十复位子电路，被配置为在显示输入信号的控制下，将所述第一非有效电平信号写入所述第一下拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括第十一复位子电路和第十二复位子电路；所述第十一复位子电路，被配置为在所述第二复位信号的控制下，将所述第一非有效电平信号写入所述第二上拉节点；所述第十二复位子电路，被配置为在所述显示输入信号的控制下，将所述第一非有效电平信号写入所述第二下拉节点。

其中，所述第九复位子电路包括第十一晶体管；所述第十一晶体管的第一极与所述第一上拉节点相连，所述第十一晶体管的第二极与所述第一非有效电平信号端相连，所述第十一晶体管的控制极与所述第二复位信号端相连；所述第十复位子电路包括第十二晶体管；所述第十二晶体管的第一极和所述第一下拉节点相连，所述第十二晶体管的第二极与所述第一非有效电平信号端相连，所述第十二晶体管的控制极与所述显示输入信号端相连；所述第十一复位子电路包括第三十三晶体管；其中，所述第三十三晶体管的第一极与所述第二上拉节点相连，所述第三十三晶体管的第二极与所述第一非有效电平信号端相连，所述第三十三晶体管的控制极与所述第二复位信号端相连；第十二复位子电路包括第三十四晶体管；所述第三十四晶体管的第一极和所述第二下拉节点相连，所述第三十四晶体管的第二极与所述第一非有效电平信号端相连，所述第三十四晶体管的控制极与所述第二移位信号端相连。

其中，所述第一扫描单元还包括：第十三复位子电路；所述第十三复位子电路，被配置为在第三复位信号和插黑节点的电压的控制下，将所述第一非有效电平信号写入所述第一上拉节点；当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括：第十四复位子电路；所述第十四复位子电路，被配置为在所述第三复位信号和所述插黑节点的电压的控制下，将所述第一非有效电平信号写入所述第二上拉节点。

其中，第十三复位子电路至少包括第十五晶体管和第十六晶体管；所述第十五晶体管的第一极和所述第一上拉节点相连，所述第十五晶体管的第二极和所述第十六晶体管的第一极相连，所述第十五晶体管的控制极和第一插黑节点相连；所述第十六晶体管的第一极和所述第十五晶体管的第二极相连，所述第十六晶体管的第二极和所述第一非有效电平信号端相连，所述第十六晶体管的控制极和第三复位信号端相连；所述第十四复位子电路至少包括第四十三晶体管和第四十四晶体管；所述第四十三晶体管的第一极和所述第二上拉节点相连，所述第四十三晶体管的第二极和所述第四十四晶体管的第一极相连，所述第四十三晶体管的控制极和所述第一插黑节点相连；所述第四十四晶体管的第一极和所述第四十三晶体管的第二极相连，所述第四十四晶体管的第二极和所述第一非有效电平信号端相连，所述第四十四晶体管的控制极和所述第三复位信号端相连。

其中，还包括：防漏电子电路；所述防漏电子电路的第一端与防漏电节点相连，所述防漏电子电路的第二端与第一有效电平信号端相连，所述防漏电子电路的控制端与所述第一上拉节点相连；其中，所述防漏电节点为插黑子电路、消隐子电路、所述第一输入子电路、所述第一复位子电路、所述第一降噪子电路、第九复位子电路、第十三复位子电路、所述第二输入子电路、所述第二复位子电路、所述第二降噪子电路、第十复位子电路以及第十四复位子电路的连接节点。

第二方面，本公开还提供一种控制极驱动电路，包括：多级级联的如上所述的移位寄存器。

第三方面，本公开还一种显示装置，其包括如上所述的控制极驱动电路。

附图说明

图1为示例性的显示装置示意图；

图2为另一种示例性的显示装置示意图；

图3为另一种示例性的显示装置示意图；

图4为示例性的子像素的示意图；

图5为示例性的栅极驱动电路的一种驱动方式；

图6为本公开实施例的一种移位寄存器的示意图；

图7为本公开实施例的另一种移位寄存器的示意图；

图8为本公开实施例的一种移位寄存器的电路图；

图9为本公开实施例的另一种移位寄存器的示意图；

图10为本公开实施例的另一种移位寄存器的电路图；

图11为本公开实施例的另一种移位寄存器的电路图；

图12为本公开实施例的另一种移位寄存器的电路图；

图13为本公开实施例的另一种移位寄存器的电路图；

图14为本公开实施例的一种全屏复位阶段的驱动方式示意图；

图15为本公开实施例的另一种移位寄存器的示意图；

图16为本公开实施例的另一种移位寄存器的电路图；

图17为本公开实施例的另一种移位寄存器的电路图；

图18为本公开实施例的另一种移位寄存器的电路图；

图19为本公开实施例的另一种移位寄存器的电路图；

图20为本公开实施例的另一种移位寄存器的电路图；

图21为本公开实施例的另一种移位寄存器的电路图；

图22为本公开实施例的另一种移位寄存器的电路图；

图23为本公开实施例的另一种移位寄存器的电路图；

图24为本公开实施例的一种栅极驱动电路示意图；

图25为本公开实施例的一种插黑驱动阶段的驱动方式示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置进行详细描述。

本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的耦接，而是可以包括电性的耦接，不管是直接的还是间接的。

本发明实施例中所采用的晶体管可以为薄膜晶体管TFT或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

同时，在本公开实施例中“有效电平信号”是指输入至晶体管的控制极后能够控制晶体管导通的信号，“非有效电平信号”是指输入至晶体管的控制极后能够控制晶体管截止的信号。对于N型晶体管而言，高电平信号为有效电平信号，低电平信号为非有效电平信号；对于P型晶体管而言，低电平信号为有效电平信号，高电平信号为非有效电平信号。由于本公开实施例是以N型晶体管进行说明的，因此以下实施例中以第一有效电平信号端VDD为第一高电平信号端，第一有效电平信号为第一高电平信号；第二有效电平信号端VDDB为第二高电平信号端，第二有效电平信号为第二高电平信号；第三有效电平信号端VDDA为第三高电平信号端，第三有效电平信号为第三高电平信号；第一非有效电平信号端VGL1为第一低电平信号端，第一非有效电平信号为第一低电平信号；第二非有效电平信号端VGL2为第二低电平信号端，第二非有效电平信号为第二低电平信号为例进行说明。

本公开的一些实施例提供了一种移位寄存器100、栅极驱动电路1000及显示装置2000。以下对移位寄存器100、栅极驱动电路1000及显示装置2000分别进行介绍。

本公开的一些实施例提供一种显示装置2000，如图1所示。该显示装置2000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

在一些示例中，上述显示装置2000可以包括框架、设置于框架内的显示面板、电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。

上述显示面板的类型包括多种，可以根据实际需要选择设置。

示例性的，上述显示面板可以为：有机发光二极管(Organic Light EmittingDiode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板为OLED显示面板(也即显示装置2000为OLED显示装置)为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图2和图3所示，上述显示装置2000具有显示区A，以及设置在显示区A旁侧的边框区B。其中，“旁侧”指的是显示区A的一侧、两侧、三侧或者周侧等，也即，边框区B可以位于显示区A的一侧、两侧或三侧，或者，边框区B可以围绕显示区A设置。

在一些实施例中，如图2和图3所示，上述显示装置2000可以包括：衬底200、多个子像素PX及栅极驱动电路1000。该衬底200用于承载该多个子像素和栅极驱动电路1000。

示例性的，如图2和图3所示，栅极驱动电路1000可以位于边框区B。当然，栅极驱动电路1000也可以设置在其他位置，本公开对此不做限定。

上述衬底200的类型包括多种，可以根据实际需要选择设置。

示例性的，衬底200可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。

示例性的，衬底200可以为柔性衬底。该柔性衬底例如可以为PET(Polyethyleneterephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate twoformic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。此时，显示装置2000可以为柔性显示面板。

示例性的，如图2和图3所示，上述多个子像素PX可以位于显示区A内。其中，该多个子像素PX例如可以沿第一方向X排列为多行，沿第二方向Y排列为多列。其中，每行子像素PX可以包括多个子像素PX，每列子像素PX可以包括多个子像素PX。

此处，第一方向X和第二方向Y相互交叉。第一方向X和第二方向Y之间的夹角可以根据实际需要选择设置。示例性的，第一方向X和第二方向Y之间的夹角可以为85°、89°或90°等。

在一些示例中，如图2和图3所示，上述显示装置2000还可以包括：设置在衬底200的一侧、且位于显示区A的多条栅线GL以及多条数据线DL。其中，该多条栅线GL沿第一方向X延伸，该多条数据线DL沿第二方向Y延伸。

示例性的，可以将沿第一方向X排列成一行的子像素PX称为同一行子像素PX，将沿第二方向Y排列成一列的子像素PX称为同一列子像素PX。同一行子像素PX可以与至少一条栅线GL电连接，同一列子像素PX可以与一条数据线DL电连接。

在一些示例中，如图4所示，上述多个子像素PX中，每个子像素PX可以包括像素驱动电路P1及与该像素驱动电路P1电连接的发光器件P2。该发光器件可以为OLED。

示例性的，一条栅线GL可以与同一行子像素PX中的多个像素驱动电路P1电连接，一条数据线DL可以与同一列子像素PX中的多个像素驱动电路P2电连接。

上述像素驱动电路P1的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路P1的结构可以包括“3T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。其中，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。

此处，在显示装置2000使用的过程中，像素驱动电路P1中的晶体管及发光器件P2的稳定性可能会下降(例如驱动晶体管的阈值电压漂移)，影响显示装置2000的显示效果，这样便需要对子像素P进行补偿。

对子像素PX进行补偿的方式可以包括多种，可以根据实际需要选择设置。例如，可以在子像素PX中设置像素补偿电路，以利用该像素补偿电路对子像素P进行内部补偿。又如，可以通过子像素PX内部的晶体管对驱动晶体管或发光器件进行感测，并将感测到的数据传输到外部感应电路，以利用该外部感应电路计算需要补偿的驱动电压值并进行反馈，从而实现对子像素PX的外部补偿。

本公开以采用外部补偿的方式(对驱动晶体管进行感测)，且像素驱动电路采用“3T1C”的结构为例，对子像素P的结构及工作过程进行示意性说明。

示例性的，如图4所示，像素驱动电路P1可以包括：开关晶体管T1、驱动晶体管T2、感测晶体管T3和存储电容器Cst。

例如，如图4所示，开关晶体管T1的控制极与第一栅极信号端G1电连接，开关晶体管T1的第一极与数据信号端Data电连接，开关晶体管T1的第二极与第一节点G电连接。其中，开关晶体管T1被配置为，响应于在第一栅极信号端G1处接收的第一扫描信号，将在数据信号端Data处接收的数据信号传输至第一节点G。

此处，数据信号例如包括检测数据信号和显示数据信号。其中，检测数据信号用在消隐时段，显示数据信号用在显示时段。关于显示时段和消隐时段，可以参照下面一些实施例中的说明，此处不再赘述。

例如，如图4所示，驱动晶体管T2的控制极与第一节点G电连接，驱动晶体管T2的第一极与第六电压信号端ELVDD电连接，驱动晶体管T2的第二极与第二节点S电连接。其中，驱动晶体管T2被配置为，在第一节点G的电压的控制下导通，根据所述第一节点G的电压及在第六电压信号端ELVDD处接收的第六电压信号，生成驱动信号，并将所述驱动信号传输至第二节点S。

例如，如图4所示，存储电容器Cst的第一端与第一节点G电连接，存储电容器Cst的第二端与第二节点S电连接。其中，开关晶体管T1在对第一节点G进行充电的过程中，同时对存储电容器Cst进行充电。

例如，如图4所示，发光器件P2的阳极与第二节点S电连接，发光器件P2的阴极与第七电压信号端ELVSS电连接。发光器件P2被配置为，在所述驱动信号的驱动下，进行发光。

例如，如图4所示，感测晶体管T3的控制极与第二栅极信号端G2电连接，感测晶体管T3的第一极与第二节点S电连接，感测晶体管T3的第二极与感测信号端Sense电连接。其中，感测晶体管T3被配置为，响应于在第二栅极信号端G2处接收的第二扫描信号，检测驱动晶体管T2的电特性以实现外部补偿。该电特性例如包括驱动晶体管T2的阈值电压和/或载流子迁移率。

此处，感测信号端Sense可以提供复位信号或获取感测信号，其中，复位信号用于在显示时段对第二节点S进行复位，获取感测信号用于在消隐时段获取驱动晶体管T2的阈值电压和/或载流子迁移率。

基于像素驱动电路P1的结构，如图2所示，同一行子像素P中的多个像素驱动电路P1可以与两条栅线GL(也即第一栅线和第二栅线)电连接。例如，各第一栅极信号端G1可以与第一栅线电连接并接收第一栅线传输的第一扫描信号；各第二栅极信号端G2可以与第二栅线电连接，并接收第二栅线传输的第二扫描信号。

在一些示例中，上述栅极驱动电路1000与上述多个子像素P位于衬底200的同一侧。该栅极驱动电路1000可以包括多级级联的移位寄存器100。一级移位寄存器100例如可以与至少一行子像素PX(也即子像素PX中的多个像素驱动电路P1)电连接。

需要说明的是，在一帧的显示阶段中，第一栅极信号端G1所传输的第一扫描信号和第二栅极信号端G2所传输的第二扫描信号均由栅极驱动电路1000提供。也即，栅极驱动电路1000中的每个移位寄存器100可以通过第一栅线与第一栅极信号端G1电连接，通过该第一栅线向第一栅极信号端G1传输第一扫描信号，并通过第二栅线与第二栅极信号端G2电连接，通过该第二栅线向第二扫描信号端G2传输第二扫描信号。

当然，如图3所示，同一行子像素PX中的多个像素驱动电路P1也可以与同一条栅线GL电连接。在此情况下，上述第一扫描信号和第二扫描信号相同。栅极驱动电路1000中的每个移位寄存器100可以通过相应的栅线GL与第一栅极信号端G1及第二栅极信号端G2电连接，并通过该栅线GL向第一栅极信号端G1及第二栅极信号端G2传输扫描信号。

在相关技术中，子像素PX在工作的过程中会出现动态图像拖影，即当显示装置从一帧画面切换到另一帧画面时，用户会感受到上一帧的画面拖影。一种解决方法是：如图5所示，在像素电路发光期间设置了写黑数据过程和保持黑数据过程，即设置了一个画面插黑的过程，这样减少了发光时间，增强了运动图像响应时间(Moving Picture ResponseTime，MPRT)，MPRT越大、拖影越轻。

在相关技术中，将显示驱动功能和插黑驱动功能集成在同一栅极驱动电路1000内，即栅极驱动电路1000内的各级移位寄存器100可用于进行显示驱动和插黑驱动。由于显示驱动过程与插黑驱动过程不是同步的，因此需要对于显示驱动过程中的级联关系以及插黑驱动过程中的级联关系分别进行设置。

栅极驱动电路1000的工作过程包括交替进行的显示驱动阶段和插黑驱动阶段，在一个显示驱动阶段过程中，栅极驱动电路1000内的某几级移位寄存器100的第一扫描信号端Oput1(N)依次输出用于进行显示驱动的显示驱动信号(例如，图5中的脉冲1)，在一个插黑驱动阶段过程中，栅极驱动电路1000内的某几级移位寄存器100的第一扫描信号端Oput1(N)输出用于进行插黑驱动的插黑驱动信号(例如，图5中的脉冲2)。一般地，在将完整一帧显示数据完整的写入至对应的各像素单元内，需要经过多个显示驱动阶段。

现有技术中所提供的同时具备显示驱动功能和插黑驱动功能的各级移位寄存器100在进行全屏复位时，对栅极驱动电路1000中的上拉节点进行放电，以防止上拉节点所在处残留电荷影响显示效果，但该种移位寄存器100无法在该阶段同时对下拉节点进行放电。对此本公开实施例提供如下技术方案。

第一方面，如图6所示，本公开实施例提供一种移位寄存器100，应用于显示装置2000。其中，显示装置2000包括多行子像素PX，移位寄存器100与至少一行子像素PX电连接，移位寄存器100包括：第一扫描单元1。其中，第一扫描单元1包括：第一输入子电路10、第一下拉控制子电路11、第一下拉子电路12、第一输出子电路13、第一复位子电路14以及第一辅助复位子电路20。需要说明的是，当本公开实施例中的移位寄存器100仅包括第一扫描单元1时，仅以第一输出子电路13与第N行子像素PX相连进行描述。

在本公开实施例中，第一输入子电路10被配置为在显示输入信号的控制下，将显示输入信号传输至第一上拉节点PU1，完成对第一上拉节点PU1进行预充电；第一上拉节点PU1为第一输入子电路10和第一输出子电路13的连接节点。第一输出子电路13被配置为在第一上拉节点PU1的电压的控制下，将第一时钟信号传输至第一扫描信号端Oput1(N)，驱动至少一行子像素PX进行显示。第一下拉控制子电路11被配置为在第一有效电平信号的控制下，将第一有效电平信号传输至第一下拉节点PD1，第一下拉节点PD1为第一下拉控制子电路11和第一下拉子电路12的连接节点。第一下拉子电路12被配置为在第一上拉节点PU1的电压控制下，将第一低电平信号传输至第一上拉节点PU1。第一复位子电路14被配置为在第一复位信号的控制下，将第一低电平信号传输至第一上拉节点PU1。第一辅助复位子电路20被配置为在第一辅助复位信号的控制下，将第三非有效电平信号传输至第一下拉节点PD1。需要说明的是，在一些实施例中，第三非有效电平信号可以是第一非有效电平信号或第二非有效电平信号，第三非有效电平信号端可以是第一非有效电平信号端或第二非有效电平信号端。因此以下仅以第三非有效电平信号为第一非有效电平信号，第三非有效电平信号端为第一非有效电平信号端VGL1为例进行说明。

具体如图6所示，第一输入子电路10与显示输入信号端Iput和第一上拉节点PU1连接。当显示输入信号端Iput提供的显示输入信号为高电平信号时，第一输入子电路10用于将显示输入信号端Iput提供的显示输入信号写入第一上拉节点PU1，以完成对第一上拉节点PU1的预充电。第一输出子电路13与第一时钟信号端CLKE1、第一上拉节点PU1以及第一扫描信号端Oput1(N)连接，且当第一上拉节点PU1的电位为高电平、第一时钟信号端CLKE1提供的第一时钟信号为高电平信号时，第一输出子电路13将第一时钟信号端CLKE1提供的第一栅时钟信号输出至第一扫描信号端Oput1(N)，且第一扫描信号端Oput1(N)输出高电平信号，完成移位寄存器100的一次基本的信号驱动。

继续参照图6，第一下拉控制子电路11与第一高电平信号端VDD相连，用于将第一高电平信号端VDD提供的第一高电平信号写入第一下拉节点PD1。第一下拉子电路12与第一上拉节点PU1，第一下拉节点PD1以及第一低电平信号端VGL1相连，用于当第一上拉节点PU1的电位为高电平时，将第一下拉节点PD1的电压拉低至第一低电平信号端VGL1提供的第一低电平信号。同时，当第一上拉节点PU1的电位为低电平时，第一下拉子电路12将第一下拉节点PD1的电位抬高。第一复位子电路14与第一上拉节点PU1、第一复位信号端TRST以及第一低电平信号端VGL1相连，用于在第一复位信号端TRST提供的第一复位信号为高电平信号时，对第一上拉节点PU1复位。第一辅助复位子电路20与第一下拉节点PD1、第一非有效电平信号端和第一辅助复位信号端连接，用于在第一辅助复位信号端提供的第一复位信号为高电平时，对第一下拉节点PD1复位。

在本公开实施例中，由于第一下拉控制子电路11和第一下拉子电路12在移位寄存器100的各个工作阶段使第一上拉节点PU1和第一下拉节点PD1的电位相反，以使其满足移位寄存器100在各个工作阶段对第一上拉节点PU1和第一下拉节点PD1对其电位的需要。因此在全屏复位阶段，第一复位子电路14对第一上拉节点PU1进行放电时，第一复位信号端TRST提供的第一复位信号为高电平信号。如果不存在本公开实施例中的第一辅助复位子电路20，第一下拉节点PD1此时将被充电，第一上拉节点PU1和第一下拉节点PD1此时无法同时进行放电。因此由于本公开实施例中设置有第一辅助复位子电路20，因此可以在全屏复位阶段，在第一辅助复位信号端提供的辅助复位信号的控制下，对第一上拉节点PU1和第一下拉节点PD1同时进行放电，防止移位寄存器100中残留电影响显示，且增加了具有该移位寄存器100的栅极驱动电路1000的稳定性。

在一些实施例中，如图7和图9所示，图7和图9中所示的移位寄存器100不仅包括图6中所示的相应子电路，还包括插黑子电路2。具体参照图7和图9，插黑子电路2被配置为在第一控制信号、第二控制信号、插黑级联输入信号的控制下，将插黑输入信号传输至所述第一上拉节点PU1。此时第一输出子电路13还被配置为在所述第一上拉节点PU1的电压的控制下，将所述第一时钟信号传输至所述第一扫描信号端Oput1(N)，驱动所述至少一行子像素PX进行黑画面显示。

在一些实施例中，如图7所示，插黑子电路2与第一控制信号端BCS1、第二控制信号端BCS2、插黑级联输入信号端BI、第一低电平信号端VGL1以及第一上拉节点PU1连接。当移位寄存器100进行插黑输入时，第一控制信号端BCS1提供的第一控制信号为高电平信号，第二控制信号端BCS2提供的第二控制信号为高电平信号，插黑级联输入信号端BI提供的插黑输入信号也为高电平信号。此时第一上拉节点PU1被插黑子电路2写入高电平电位，第一输出子电路13此时在第一上拉节点PU1的电压的控制下，将第一时钟信号传输至第一扫描信号端Oput1(N)，驱动至少一行子像素PX进行黑画面的显示。同时，通过该种方式，在完成插黑的同时，将第一时钟信号端CLKE1和第一扫描信号端Oput1(N)复用，以达到不需要额外增加输出电路的技术效果。

具体的，可以参照图8，图8为图7所示的移位寄存器100的一种电路图。其中，第一输入子电路10至少包括第一晶体管M1。第一晶体管M1的源极连接显示输入信号端Iput，第一晶体管M1的漏极连接第一上拉节点PU1，第一晶体管M1的栅极连接显示输入信号端Iput。当第一输入子电路10工作时，显示输入信号端Iput输入的高电平信号将第一晶体管M1打开，且显示输入信号端Iput输入的高电平信号经由第一晶体管M1的源漏极写入与第一晶体管M1的漏极连接的第一上拉节点PU1。

第一输出子电路13至少包括第二晶体管M2和第一电容C1。第二晶体管M2的源极连接第一时钟信号端CLKE1，第二晶体管M2的漏极连接第一电容C1的第一极板，第二晶体管M2的栅极连接第一上拉节点PU1。第一电容C1的第一极板连接第二晶体管M2的漏极，第一电容C1的第二极板连接第二晶体管M2的栅极和第一上拉节点PU1。当具有以上结构的第一输出子电路13进行工作时，第一电容C1自举导致第一上拉节点PU1电位进一步抬升，第二晶体管M2在第一上拉节点PU1电位的控制下打开，将第一时钟信号端CLKE1提供的第一时钟信号输出至第一扫描信号端Oput1(N)。

第一下拉控制子电路11至少包括第三晶体管M3。第三晶体管M3的源极连接第一高电平信号端VDD，第三晶体管M3的漏极连接第一下拉节点PD1，第三晶体管M3的栅极连接第一高电平信号端VDD。当具有以上结构的第一下拉控制子电路11工作时，第一高电平信号端VDD输入的第一高电平信号将第三晶体管M3打开，且第一高电平信号端VDD输入的第一高电平信号经由第三晶体管M3的源漏极写入与第三晶体管M3的漏极连接的第一下拉节点PD1。

第一下拉子电路12至少包括第四晶体管M4。第四晶体管M4的源极连接第一下拉节点PD1，第四晶体管M4的漏极连接第一低电平信号端VGL1，第四晶体管M4的栅极连接第一上拉节点PU1。当具有以上结构的第一下拉子电路12工作时，第四晶体管M4在第一上拉节点PU1的控制下打开，将第一低电平信号端VGL1提供的第一低电平信号写入第一下拉节点PD1。

第一复位子电路14至少包括第五晶体管M5。第五晶体管M5的源极连接第一上拉节点PU1，第五晶体管M5的漏极连接第一低电平信号端VGL1，第五晶体管M5的栅极连接第一复位信号端TRST。当具有以上结构的第一复位子电路14工作时，第五晶体管M5在第一复位信号端TRST提供的第一复位信号为高电平信号，第五晶体管M5打开，将第一低电平信号端VGL1提供的第一低电平信号写入第一上拉节点PU1，完成对第一上拉节点PU1的复位。

第一辅助复位子电路20至少包括第一辅助复位晶体管J1。第一辅助复位晶体管J1的源极连接第一下拉节点PD1，第一辅助复位晶体管J1的漏极连接第一低电平信号端VGL1，第一辅助复位晶体管J1的栅极连接第一辅助复位信号端。当具有以上结构的第一辅助复位子电路20工作时，第一辅助复位晶体管J1在第一辅助复位信号端提供的第一辅助复位信号为高电平信号，第一辅助复位晶体管J1打开，将第一低电平信号端VGL1提供的第一低电平信号写入第一下拉节点PD1，完成对第一下拉节点PD1的复位。

同时在本公开实施例中，具有该种结构的电路在移位寄存器100的各个工作阶段中第一上拉节点PU1和第一下拉节点PD1的电位相反，以使其满足移位寄存器100在各个工作阶段对第一上拉节点PU1和第一下拉节点PD1对其电位的需要。因此在全屏复位阶段，第一复位信号端TRST提供的第一复位信号为高电平信号，第五晶体管M5对第一上拉节点PU1进行放电时，如果不存在本公开实施例中的第一辅助复位晶体管J1，第一下拉节点PD1此时将被充电，第一上拉节点PU1和第一下拉节点PD1此时无法同时进行放电。因此由于本公开实施例中设置有第一辅助复位晶体管J1，因此可以在全屏复位阶段，在第一辅助复位信号端提供的辅助复位信号和第一复位信号端TRST提供的第一复位信号同时为高电平信号，第一辅助复位晶体管J1和第五晶体管M5打开，对第一上拉节点PU1和第一下拉节点PD1同时进行放电，增加了具有该移位寄存器100的栅极驱动电路1000的稳定性。

继续参照图8，插黑子电路2包括第六晶体管M6、第七晶体管M7、第八晶体管M8以及第二电容C2。其中，第六晶体管M6的源极与插黑级联输入信号端BI连接，第六晶体管M6的漏极与第二电容C2的第一极板和第七晶体管M7的栅极连接，第六晶体管M6的栅极和第一控制信号端BCS1连接。第七晶体管M7的源极与第二控制信号端BCS2连接，第七晶体管M7的漏极与第八晶体管M8的源极练级，第七晶体管M7的栅极与第六晶体管M6的漏极和第二电容C2的第一极板连接。第八晶体管M8的源极和第七晶体管M7的漏极相连接，第八晶体管M8的漏极和第一上拉节点PU1连接，第八晶体管M8的栅极与第二控制信号端BCS2连接。第二电容C2的第一极板和第六晶体管M6的漏极和第七晶体管M7的栅极连接，第二电容C2的第二极板与第一低电平信号端VGL1连接。其中，第六晶体管M6、第七晶体管M7和第二电容C2的连接节点为第一插黑节点M。

在具有上述结构的插黑子电路2工作时，第一控制信号端BCS1提供的第一控制信号为高电平信号，第六晶体管M6被打开。此时，插黑级联输入信号端BI提供的插黑级联输入信号也为高电平信号，且经由第六晶体管M6的源漏极将第一插黑节点M的电位抬高。之后第二电容C2自举导致第一插黑节点M的电位被进一步抬高，第七晶体管M7被打开。此时第二控制信号端BCS2提供的第二控制信号也为高电平信号，经由第七晶体管M7的源漏极将第八晶体管M8的源极电位写入插黑级联输入信号，此时第八晶体管M8也被打开，插黑级联输入信号经由第八晶体管M8的源漏极写入第一上拉节点PU1。第一输出子电路13此时在第一上拉节点PU1的电压的控制下，将第一时钟信号传输至第一扫描信号端Oput1(N)，驱动至少一行子像素PX进行黑画面的显示。同时，通过该种方式，在完成插黑的同时，将第一时钟信号端CLKE1和第一扫描信号端Oput1(N)复用，以达到不需要额外增加输出电路的技术效果。

在一些实施例中，图9为另一种包括但不限于图6中所示的相应子电路的电路示意图。移位寄存器100中的第一扫描单元1还包括第三复位子电路16。第三复位子电路16被配置为在所述第二控制信号和第一插黑节点M的电压控制下，将所述第一非有效电平信号传输至所述第一下拉节点PD1。具体的，第三复位子电路16与第二控制信号端BCS2、第一插黑节点M、第一低电平信号端VGL1以及第一下拉节点PD1相连，用于当第一插黑节点M和第二控制信号端BCS2提供的信号为高电平信号时，将第一低电平信号端VGL1提供的第一低电平信号写入第一下拉节点PD1。以使得在插黑子电路2进行插黑输入阶段，第一下拉节点PD1的电位被复位拉低，避免影响第一上拉节点PU1的充电。

具体的，参照图10，图10为本公开实施例中图9所示的移位寄存器100的一种电路结构图。第三复位子电路16包括第九晶体管M9和第十晶体管M10。其中，第九晶体管M9的源极和第一下拉节点PD1连接，第九晶体管M9的漏极和第十晶体管M10的源极连接，第九晶体管M9的栅极和第二控制信号端BCS2连接。第十晶体管M10的源极和第九晶体管M9的漏极连接，第十晶体管M10的漏极和第一低电平信号端VGL1连接，第十晶体管M10的栅极和插黑节点连接。由于在插黑输入阶段，第二控制信号端BCS2和插黑节点的电压都为高电平信号，因此第九晶体管M9和第十晶体管M10被同时打开，第一低电平信号端VGL1提供的第一低电平信号经由第九晶体管M9和第十晶体管M10将第一下拉节点PD1复位，以避免在插黑输入阶段第一下拉节点PD1电位对第一上拉节点PU1充电的影响。

在一些实施例中，继续参照图10，当移位寄存器100中的第一扫描单元1包括第三复位电路时，第一辅助复位子电路20的第一端与第三复位子电路16中的第一辅助控制节点S1连接，第一辅助复位子电路20的第二端与第一非有效电平信号端连接。此时第一辅助复位信号包括第一控制信号，第一辅助复位子电路20被配置为在第一控制信号的控制下，将第一低电平信号写入第一辅助控制节点S1。第一辅助控制节点S1处电压，被配置为在第二控制信号的控制下，传输至第一下拉节点PD1。通过该种方式，重复利用移位寄存器100中的现有端口，相比于上述直接将第一辅助复位子电路20与第一下拉节点PD1连接，不需要额外设置新的信号端口。

具体的，参照图10，第一辅助复位子电路20包括第三辅助复位晶体管J3。第三辅助复位晶体管J3的源极和第一辅助控制节点S1连接，第三辅助复位晶体管J3的漏极与第一低电平信号端VGL1连接，第三辅助复位晶体管J3的栅极与第二控制信号端BCS2连接。此时第一辅助控制节点S1为第九晶体管M9和第十晶体管M10之间的连接节点。当移位寄存器100进行全屏复位阶段时，由于第一控制信号端BCS1、第二控制信号端BCS2以及第一复位信号端TRST提供的电信号都为高电平信号，因此第三辅助复位晶体管J3被打开，第一辅助控制节点S1的电位被写入第一低电平信号。第十晶体管M10在第二控制信号端BCS2提供的第二控制信号的控制下打开，将第一辅助控制节点S1处的第一低电平信号写入第一下拉节点PD1。同时第五晶体管M5被第一复位信号打开，第一上拉节点PU1也被写入第一低电平信号。依次完成在全屏复位阶段，对第一下拉节点PD1和第一上拉节点PU1同时复位。防止移位寄存器100中残留电荷影响显示，同时增强了具有该移位寄存器100的栅极驱动电路1000的稳定性。

在一些实施例中，继续参照图7或图9，移位寄存器100的第一扫描单元1还包括第九复位子电路17。第九复位子电路17被配置为在第二复位信号的控制下，将所述第一低电平信号写入所述第一上拉节点PU1。具体的，第九复位子电路17与第二复位信号端STD、第一低电平信号端VGL1以及第一下拉节点PD1相连。当第二复位信号端STD提供的第二复位信号为高电平信号时，第九复位子电路17将第一低电平信号写入第一上拉节点PU1。

具体的，继续参照图8或图10。第九复位子电路17包括第十一晶体管M11。第十一晶体管M11的源极与第一上拉节点PU1相连，第十一晶体管M11的漏极与第一低电平信号端VGL1相连，第十一晶体管M11的栅极与第二复位信号端STD相连。当第二复位信号端STD提供的第二复位信号为高电平信号时，第十一晶体管M11打开，第一低电平信号端VGL1提供的第一低电平信号经由第十一晶体管M11的源漏极将第一上拉节点PU1复位。通过该种方式，在移位寄存器100显示驱动阶段对第一上拉节点PU1进行复位。需要说明的是，在一些实施例中，第二复位信号端STD可以使用级联的第一移位信号端CR(N)输出的移位信号，也在本公开的保护范围内。

在一些实施例中，继续参照图7或图9，移位寄存器100的第一扫描单元1还包括第十复位子电路18。第十复位子电路18被配置为在显示输入信号的控制下，将第一低电平信号写入第一下拉节点PD1。具体的，第十复位子电路18与第二移位信号端CR(N+1)、第一下拉节点PD1以及第一低电平信号端VGL1相连。当显示输入信号端Iput提供的显示输入信号为高电平信号时，第十复位子电路18将第一低电平信号写入第一下拉节点PD1。通过该种方式，在移位寄存器100显示驱动阶段对第一下拉节点PD1进行下拉，以防止对第一上拉节点PU1电位的影响。

具体的，继续参照图8或图10。第十复位子电路18包括第十二晶体管M12。第十二晶体管M12的源极和第一下拉节点PD1相连，第十二晶体管M12的漏极与第一低电平信号端VGL1相连，第十二晶体管M12的栅极与显示输入信号端Iput相连。当显示输入信号端Iput提供的显示输入信号为高电平信号时，第十二晶体管M12打开，第一低电平信号端VGL1提供的第一低电平信号经由第十二晶体管M12的源漏极将第一下拉节点PD1复位。通过该种方式，防止在移位寄存器100的显示驱动阶段，第一下拉节点PD1电位对第一上拉节点PU1电位的影响。

在一些实施例中，继续参照图7或图9，移位寄存器100中的第一扫描单元1中的第一输出子电路13还被配置为在第一上拉节点PU1的电压的控制下，将第四时钟信号传输至第一移位信号端CR(N)。以及第一输出子电路13还被配置为在第一上拉节点PU1的电压的控制下，将第六时钟信号传输至第一感测信号端Oput2(N)，驱动至少一行子像素PX进行复位；或，在插黑子电路2将插黑输入信号传输至第一上拉节点PU1的情况下，第一输出子电路13还被配置为在第一上拉节点PU1的电压的控制下，将第六时钟信号传输至第一感测信号端Oput2(N)，驱动至少一行子像素PX进行黑画面显示。

在本公开实施例中，第一扫描单元1中的第一输出子电路13还与第四时钟信号端CLKD1、第一移位信号端CR(N)、第六时钟信号端CLKF1以及第一感测信号端Oput2(N)相连。当第四时钟信号端CLKD1提供的第四时钟信号为高电平信号且第一上拉节点PU1为高电平信号时，第一移位信号端CR(N)输出的移位信号为高电平信号。通过该种方式，可以将多级移位寄存器100级联，且本级移位寄存器100的第一移位信号端CR(N)与其它移位寄存器100的相应输入端口级联。通过该种方式，节约具有该移位寄存器100的栅极驱动电路1000的信号线数量以及端口数量，便于减少布线空间，易于实现窄边框设计。当第六时钟信号端CLKF1提供的第六时钟信号为高电平信号时且第一上拉节点PU1为高电平信号时，第一感测信号端Oput2(N)输出端感测信号为高电平信号。通过该种方式，移位寄存器100可以实现同时对与其相连的子像素PX进行感测或插黑，或同时进行感测或显示。

具体的，继续参照图8或图10。第一输出子电路13还包括：第十三晶体管M13、第十四晶体管M14、第三电容C3以及第四电容C4。其中，第十三晶体管M13的源极和第四时钟信号端CLKD1相连，第十三晶体管M13的漏极和第一移位信号端CR(N)以及第三电容C3的第二极板相连，第十三晶体管M13的栅极和第一上拉节点PU1以及第三电容C3的第一极板相连。第三电容C3的第一极板和第一上拉节点PU1以及第十三晶体管M13的栅极相连，第三电容C3的第二极板和第一移位信号端CR(N)以及第十三晶体管M13的漏极相连。第十三晶体管M13和第三电容C3构成的子电路在其工作时，第一上拉节点PU1的电位为高电平信号，第三电容C3自举使得第一上拉节点PU1的电位被进一步抬高，第十三晶体管M13打开，此时第四时钟信号端CLKD1提供的第四时钟信号也为高电平信号，经由第十三晶体管M13的源漏极使得第一移位信号端CR(N)输出高电平信号完成输出移位信号。

具体的，继续参照图8或图10。第十四晶体管M14的源极和第六时钟信号端CLKF1相连，第十四晶体管M14的漏极和第一感测信号端Oput2(N)以及第四电容C4的第二极板相连，第十四晶体管M14的栅极和第一上拉节点PU1以及第四电容C4的第一极板相连。第四电容C4的第一极板和第一上拉节点PU1以及第十四晶体管M14的栅极相连，第四电容C4的第二极板和第一感测信号端Oput2(N)以及第十四晶体管M14的漏极相连。第十四晶体管M14和第四电容C4构成的子电路在其工作时，第一上拉节点PU1的电位为高电平信号，第四电容C4自举使得第一上拉节点PU1的电位被进一步抬高，第十四晶体管M14打开，此时第六时钟信号端CLKF1提供的第六时钟信号也为高电平信号，经由第十四晶体管M14的源漏极使得第一感测信号端Oput2(N)输出高电平信号完成输出感测信号。

在一些实施例中，继续参照图7或图9，移位寄存器100中的第一扫描单元1还包括：第十三复位子电路21。第十三复位子电路21被配置为在第三复位信号和插黑节点的电压的控制下，将所述第一低电平信号写入所述第二上拉节点PU2。在本公开实施例中，第十三复位子电路21与第三复位信号端BTRST、插黑节点、第一上拉节点PU1以及第一低电平信号端VGL1相连。由于在插黑输入阶段，插黑节点的电位为高电平信号，因此当第三复位信号端BTRST提供的第三复位信号也为高电平信号时，第十三复位子电路21将第一低电平信号端VGL1的第一低电平信号写入第一上拉节点PU1，完成对插黑阶段的复位。

具体的，继续参照图8或10，第十三复位子电路21至少包括第十五晶体管M15和第十六晶体管M16。第十五晶体管M15的源极和第一上拉节点PU1相连，第十五晶体管M15的漏极和第十六晶体管M16的源极相连，第十五晶体管M15的栅极和插黑节点相连。第十六晶体管M16的源极和第十五晶体管M15的漏极相连，第十六晶体管M16的漏极和第一低电平信号端VGL1相连，第十六晶体管M16的栅极和第三复位信号端BTRST相连。由于在插黑输入阶段，插黑节点的电压为高电平信号，因此第十五晶体管M15打开。因此当第三复位信号端BTRST提供的第三复位信号也为高电平信号时，第十六晶体管M16也打开，第一低电平信号端VGL1提供的第一低电平信号经由第十五晶体管M15和第十六晶体管M16写入第一上拉节点PU1，完成对插黑阶段的复位。

在一些实施例中，继续参照图7或图9，移位寄存器100中的第一扫描单元1中还包括第一降噪子电路19。第一降噪子电路19被配置为在第一下拉节点PD1的电压控制下，将第二非有效电平信号传输至第一扫描信号端Oput1(N)并将第一非有效电平信号传输至第一上拉节点PU1。当第一输出子电路13被配置为将第六时钟信号传输至第一感测信号端Oput2(N)时：第一降噪子电路19还被配置为在第一下拉节点PD1的电压的控制下，将第二非有效电平信号传输至第一感测信号端Oput2(N)。当第一输出子电路13被配置为将第四时钟信号传输至第一移位信号端CR(N)时：第一降噪子电路19还被配置为在第一下拉节点PD1的电压的控制下，将第一非有效电平信号传输至第一移位信号端CR(N)。

在本公开实施例中，以第一输出子电路13同时与第一时钟信号端CLKE1和第一扫描信号端Oput1(N)、第四时钟信号端CLKD1和第一移位信号端CR(N)以及第六时钟信号端CLKF1和第一感测信号端Oput2(N)连接进行说明。因此第一降噪子电路19与第一扫描信号端Oput1(N)、第一移位信号端CR(N)、第一感测信号端Oput2(N)、第一下拉节点PD1、第一上拉节点PU1、第一低电平信号端VGL1以及第二低电平信号端VGL2相连。当第一下拉节点PD1的电压为高电平信号时，第一降噪子电路19将第一上拉节点PU1和第一移位信号端CR(N)写入第一低电平信号端VGL1提供的第一低电平信号，同时第一降噪子电路19将第一感测信号端Oput2(N)和第一扫描信号端Oput1(N)写入第二低电平信号端VGL2提供的第二低电平信号。通过该种方式，完成对第一上拉节点PU1、第一感测信号端Oput2(N)、第一扫描信号端Oput1(N)以及第一移位信号端CR(N)的降噪。且由于分别使用了两个低电平信号端，降低了低电平信号端的负载，使得降噪效果更好。

具体的，继续参照图8或图10。第一降噪子电路19至少包括：第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20。其中，第十七晶体管M17的源极和第一上拉节点PU1相连，第十七晶体管M17的漏极和第一低电平信号端VGL1相连，第十七晶体管M17的栅极和第一下拉节点PD1相连。第十八晶体管M18的源极和第一移位信号端CR(N)相连，第十八晶体管M18的漏极和第一低电平信号端VGL1相连，第十八晶体管M18的栅极和第一下拉节点PD1相连。当第一下拉节点PD1的电压为高电平信号时，第十七晶体管M17和第十八晶体管M18打开，第一低电平信号端VGL1提供的第一低电平信号经由第十七晶体管M17的源漏极和第十八晶体管M18的源漏极分别写入第一上拉节点PU1和第一移位信号端CR(N)，完成对第一上拉节点PU1和第一移位信号端CR(N)进行降噪。第十九晶体管M19的源极和第一扫描信号端Oput1(N)相连，第十九晶体管M19的漏极和第二低电平信号端VGL2相连，第十九晶体管M19的栅极和第一下拉节点PD1相连。第二十晶体管M20的源极和第一感测信号端Oput2(N)相连，第二十晶体管M20的漏极和第二低电平信号端VGL2相连，第二十晶体管M20的栅极和第一下拉节点PD1相连。当第一下拉节点PD1的电压为高电平信号时，第十九晶体管M19和第二十晶体管M20打开，第二低电平信号端VGL2提供的第二低电平信号经由第十九晶体管M19的源漏极和第二十晶体管M20的源漏极分别写入第一扫描信号端Oput1(N)和第一感测信号端Oput2(N)，完成对第一扫描信号端Oput1(N)和第一感测信号端Oput2(N)进行降噪。

为了更具体体现本公开实施例的移位寄存器100的具体结构，以下以每个移位寄存器100包括第一扫描单元1以及插黑子电路2为例进行说明。其中，第一扫描单元1包括：第一输入子电路10、第一下拉控制子电路11、第一下拉子电路12、第一输出子电路13、第一复位子电路14、第一辅助复位子电路20、第三复位子电路16、第九复位子电路17、第十复位子电路18、第十三复位子电路21以及第一降噪子电路19。

如图8所示，第一输入子电路10至少包括第一晶体管M1。第一晶体管M1的源极连接显示输入信号端Iput，第一晶体管M1的漏极连接第一上拉节点PU1，第一晶体管M1的栅极连接显示输入信号端Iput。第一输出子电路13至少包括第二晶体管M2、第十三晶体管M13、第十四晶体管M14、第一电容C1、第三电容C3以及第四电容C4。第二晶体管M2的源极连接第一时钟信号端CLKE1，第二晶体管M2的漏极连接第一电容C1的第一极板，第二晶体管M2的控制极连接第一上拉节点PU1。第十三晶体管M13的源极和第四时钟信号端CLKD1相连，第十三晶体管M13的漏极和第一移位信号端CR(N)以及第三电容C3的第二极板相连，第十三晶体管M13的栅极和第一上拉节点PU1以及第三电容C3的第一极板相连。第十四晶体管M14的源极和第六时钟信号端CLKF1相连，第十四晶体管M14的漏极和第一感测信号端Oput2(N)以及第四电容C4的第二极板相连，第十四晶体管M14的栅极和第一上拉节点PU1以及第四电容C4的第一极板相连。第一电容C1的第一极板连接第二晶体管M2的漏极，第一电容C1的第二极板连接第二晶体管M2的栅极和第一上拉节点PU1。第三电容C3的第一极板和第一上拉节点PU1以及第十三晶体管M13的栅极相连，第三电容C3的第二极板和第一移位信号端CR(N)以及第十三晶体管M13的漏极相连。第四电容C4的第一极板和第一上拉节点PU1以及第十四晶体管M14的栅极相连，第四电容C4的第二极板和第一感测信号端Oput2(N)以及第十四晶体管M14的漏极相连。第一下拉控制子电路11至少包括第三晶体管M3。第三晶体管M3的源极连接第一高电平信号端VDD，第三晶体管M3的漏极连接第一下拉节点PD1，第三晶体管M3的栅极连接第一高电平信号端VDD。第一下拉子电路12至少包括第四晶体管M4。第四晶体管M4的源极连接第一下拉节点PD1，第四晶体管M4的漏极连接第一低电平信号端VGL1，第四晶体管M4的栅极连接第一上拉节点PU1。第一复位子电路14至少包括第五晶体管M5，第五晶体管M5的源极连接第一上拉节点PU1，第五晶体管M5的漏极连接第一低电平信号端VGL1，第五晶体管M5的栅极连接第一复位信号端TRST。插黑子电路2至少包括第六晶体管M6、第七晶体管M7、第八晶体管M8以及第二电容C2。第六晶体管M6的源极与插黑级联输入信号端BI连接，第六晶体管M6的漏极与第二电容C2的第一极板和第七晶体管M7的栅极连接，第六晶体管M6的栅极和第一控制信号端BCS1连接。第七晶体管M7的源极与插黑输入信号端连接，第七晶体管M7的漏极与第八晶体管M8的源极连接，第七晶体管M7的栅极与第六晶体管M6的漏极和第二电容C2的第一极板连接。第八晶体管M8的源极和第七晶体管M7的漏极相连接，第八晶体管M8的漏极和第一上拉节点PU1连接，第八晶体管M8的栅极与第二控制信号端BCS2连接。第二电容C2的第一极板和第六晶体管M6的漏极和第七晶体管M7的栅极连接，第二电容C2的第二极板与第一低电平信号端VGL1连接。第三复位子电路16包括第九晶体管M9和第十晶体管M10。第九晶体管M9的源极和第一下拉节点PD1连接，第九晶体管M9的漏极和第十晶体管M10的源极连接，第九晶体管M9的栅极和第二控制信号端BCS2连接。第十晶体管M10的源极和第九晶体管M9的漏极连接，第十晶体管M10的漏极和第一低电平信号端VGL1连接，第十晶体管M10的栅极和插黑节点连接。第九复位子电路17包括第十一晶体管M11。第十一晶体管M11的源极与第一上拉节点PU1相连，第十一晶体管M11的漏极与第一低电平信号端VGL1相连，第十一晶体管M11的栅极与第二复位信号端STD相连。第十复位子电路18包括第十二晶体管M12。第十二晶体管M12的源极和第一下拉节点PD1相连，第十二晶体管M12的漏极与第一低电平信号端VGL1相连，第十二晶体管M12的栅极与第二移位信号端CR(N+1)显示输入信号端Iput相连。第十三复位子电路21至少包括第十五晶体管M15和第十六晶体管M16。第十五晶体管M15的源极和第一上拉节点PU1相连，第十五晶体管M15的漏极和第十六晶体管M16的源极相连，第十五晶体管M15的栅极和第一插黑节点M相连。第十六晶体管M16的源极和第十五晶体管M15的漏极相连，第十六晶体管M16的漏极和第一低电平信号端VGL1相连，第十六晶体管M16的栅极和第三复位信号端BTRST相连。第一降噪子电路19至少包括：第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20。第十七晶体管M17的源极和第一上拉节点PU1相连，第十七晶体管M17的漏极和第一低电平信号端VGL1相连，第十七晶体管M17的栅极和第一下拉节点PD1相连。第十八晶体管M18的源极和第一移位信号端CR(N)相连，第十八晶体管M18的漏极和第一低电平信号端VGL1相连，第十八晶体管M18的栅极和第一下拉节点PD1相连。第十九晶体管M19的源极和第一扫描信号端Oput1(N)相连，第十九晶体管M19的漏极和第二低电平信号端VGL2相连，第十九晶体管M19的栅极和第一下拉节点PD1相连。第二十晶体管M20的源极和第一感测信号端Oput2(N)相连，第二十晶体管M20的漏极和第二低电平信号端VGL2相连，第二十晶体管M20的栅极和第一下拉节点PD1相连。第一辅助复位子电路20至少包括第一辅助复位晶体管J1。第一辅助复位晶体管J1的源极连接第一下拉节点PD1，第一辅助复位晶体管J1的漏极连接第一低电平信号端VGL1，第一辅助复位晶体管J1的栅极连接第一辅助复位信号端。

需要说明的是，本公开实施例的移位寄存器100包括第一扫描单元1以及插黑子电路2的连接关系还可以是如图10所示的电路。这时，第一扫描单元1不包括第一辅助复位晶体管J1而包括第三辅助复位晶体管J3，第三辅助复位晶体管J3的源极和第一辅助控制节点S1连接，第三辅助复位晶体管J3的漏极与第一低电平信号端VGL1连接，控制极与第二控制信号端BCS2连接。此时第一辅助控制节点S1为第九晶体管M9和第十晶体管M10之间的连接节点。在该种情况下，第一扫描单元1中的其余子电路的连接关系与上述图8所示的电路相同，故在此不再描述。

以下对图8和图10所示的移位寄存器100的显示驱动阶段和插黑驱动阶段进行描述。其中，显示驱动阶段包括：显示写入阶段、显示驱动输出阶段、显示复位阶段；该移位寄存器100的插黑驱动阶段可包括：插黑写入阶段、插黑驱动输出阶段、插黑复位阶段。

在显示写入阶段，显示输入信号端Iput提供的显示输入信号处于高电平状态，第一晶体管M1导通，处于高电平状态的显示输入信号写入至第一上拉节点PU1，第一上拉节点PU1处于高电平状态；与此同时，在第三晶体管M3和第四晶体管M4的作用下，第一下拉节点PD1处于低电平状态。

在显示驱动输出阶段，由于第一上拉节点PU1处于高电平状态，则第二晶体管M2和第十三晶体管M13均导通，第一时钟信号端CLKE1向第一扫描信号端Oput1(N)写入对应的信号；第四时钟信号端CLKD1向第一移位信号端CR(N)写入对应的信号。第一扫描信号端Oput1(N)输出显示驱动脉冲，第一移位信号端CR(N)输出级联的移位信号。

在显示复位阶段，第一复位信号端TRST提供的第一复位信号为高电平信号，第十一晶体管M11导通，第一低电平信号端VGL1提供的第一低电平信号写入至第一上拉节点PU1，以实现对第一下拉节点PD1的复位。与此同时，在第三晶体管M3和第四晶体管M4的作用下，第一下拉节点PD1处于高电平状态，第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十而晶体管均导通，以实现对第一上拉节点PU1、第一移位信号端CR(N)、第一扫描信号端Oput1(N)以及第一感测信号端Oput2(N)进行降噪。

在插黑写入阶段，插黑级联输入信号端BI提供的插黑级联输入信号处于高电平状态，且第一控制信号和第二控制信号处于高电平状态。第六晶体管M6、第七晶体管M7以及第八晶体管M8导通且第二电容C2自举，将第二控制信号写入第一上拉节点PU1；与此同时，在第三晶体管M3和第四晶体管M4的作用下，第一下拉节点PD1处于低电平状态。

在插黑驱动输出阶段，由于第一上拉节点PU1处于高电平状态，且在第一电容C1和第三电容C3自举的作用下，第十三晶体管M13和第二晶体管M2被导通。第二时钟信号端CLKE2和第四时钟信号端CLKD1分别向第一移位信号端CR(N)和第一扫描信号端Oput1(N)写入对应的时钟信号。第一移位信号端CR(N)输出插黑级联脉冲，第一扫描信号端Oput1(N)输出插黑驱动脉冲。

在插黑复位阶段，第三复位信号端BTRST提供的第三复位信号处于高电平状态，且由于第二电容C2的自举，第一插黑节点M此时也处于高电平状态。第十五晶体管M15和第十六晶体管M16均导通，第一低电平信号写入第一上拉节点PU1，以完成对第一上拉节点PU1的复位。与此同时，在第三晶体管M3和第四晶体管M4的作用下，第一下拉节点PD1处于高电平状态，第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20均被导通，以实现对第一上拉节点PU1、第一移位信号端CR(N)、第一扫描信号端Oput1(N)以及第一感测信号端Oput2(N)进行降噪。

至此完成图8和图10所示的移位寄存器100的显示驱动阶段和插黑驱动阶段。

在一些实施例中，如图11-图13所示。移位寄存器100还包括消隐子电路4。消隐子电路4被配置为在第三控制信号、显示输入信号、第三时钟信号的控制下，将第三时钟信号传输至第一上拉节点PU1。具体的，消隐子电路4与第三控制信号端OE、显示输入信号端Iput、第三时钟信号端CLKA、第一低电平信号端VGL1以及第一上拉节点PU1相连。当显示输入信号端Iput输入的显示信号为高电平信号，第三时钟信号为高电平信号以及第三控制信号也为高电平信号。第一上拉节点PU1被消隐子电路4写入高电平信号，第一输出子电路13此时在第一上拉节点PU1的控制下，将第六时钟信号传输至第一感测信号端Oput2(N)，驱动至少一行子像素PX进行复位；或，此时插黑子电路2进行插黑输入时，驱动至少一行子像素PX进行黑画面显示。通过该种方式，配合显示基板上感测信号线上的电信号，实现消除显示画面中的拖影的效果。

具体的，参照图11-图13。消隐子电路4至少包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23以及第五电容C5。其中，第二十一晶体管M21的源极与显示输入信号端Iput连接，第二十一晶体管M21的漏极与第五电容C5的第一极板和第二十二晶体管M22的栅极连接，第二十一晶体管M21的栅极和第三控制信号端OE连接。第二十二晶体管M22的源极与第三时钟信号端CLKA连接，第二十二晶体管M22的漏极与第二十三晶体管M23的源极练级，第二十二晶体管M22的栅极与第二十一晶体管M21的漏极和第五电容C5的第一极板连接。第二十三晶体管M23的源极和第二十二晶体管M22的漏极相连接，第二十三晶体管M23的漏极和第一上拉节点PU1连接，第二十三晶体管M23的栅极与第三时钟信号端CLKA连接。第二电容C2的第一极板和第二十一晶体管M21的漏极和第二十二晶体管M22的栅极连接，第二电容C2的第二极板与第一低电平信号端VGL1连接。其中，第二十一晶体管M21、第二十二晶体管M22和第五电容C5的连接节点为第一消隐节点H。

在一些实施例中，继续参照图11-图13。移位寄存器100中的第一扫描单元1还可以包括第五复位子电路22。第五复位子电路22被配置为在第三时钟信号和第一消隐节点H的电压控制下，将第一低电平信号传输至第一下拉节点PD1。在本公开实施例中，第五复位子电路22与第三时钟信号端CLKA和第一消隐节点H相连。第五复位子电路22用于当第一消隐节点H和第三时钟信号端CLKA提供的信号为高电平信号时，将第一低电平信号端VGL1提供的第一低电平信号写入第一下拉节点PD1。以使得在消隐子电路4进行插黑输入阶段，将第一下拉节点PD1的电位拉低，避免影响第一上拉节点PU1的充电。

具体的，继续参照图11-图13。第五复位子电路22包括第二十四晶体管M24和第二十五晶体管M25。第二十四晶体管M24的源极和第一下拉节点PD1相连，第二十四晶体管M24的漏极和第二十五晶体管M25的漏极相连，第二十四晶体管M24的栅极和第三时钟信号端CLKA相连。第二十五晶体管M25的源极和第二十四晶体管M24的漏极相连，第二十五晶体管M25的漏极和第一低电平信号端VGL1相连，第二十五晶体管M25的栅极和第一消隐节点H相连。由于当消隐子电路4工作时，第一消隐节点H和第三时钟信号都为高电平信号，且消隐子电路4将第一上拉节点PU1抬高。因此此时第二十四晶体管M24和第二十五晶体管M25打开，第一低电平信号端VGL1的第一低电平信号经由第二十四晶体管M24和第二十五晶体管M25写入第一下拉节点PD1，将第一下拉节点PD1的电位拉低，以避免第一下拉节点PD1电位影响第一上拉节点PU1的电位。

在一些实施例中，参照图11。当第一扫描单元1还包括第五复位子电路22时，第一辅助复位子电路20的第一端还与第五复位子电路22中的第三辅助控制节点S3连接，第二端与第一非有效电平信号端连接。第一辅助复位信号包括第三控制信号。第一辅助复位子电路20，被配置为在第三控制信号和/或第一控制信号的控制下，将第一非有效电平信号写入第三辅助控制节点S3；第三辅助控制节点S3处电压，被配置为在第三时钟信号的控制下，传输至第一下拉节点PD1。

在本公开实施例中，具体参照图11。此时第一辅助复位子电路20的第一端同时与第一辅助控制节点S1和第三辅助控制节点S3相连。此时第一辅助复位信号还包括第三控制信号，第一辅助复位子电路20被配置为在第一控制信号和/或第三控制信号的控制下，将第一低电平信号写入第一辅助控制节点S1和/或第三辅助控制节点S3。第一辅助控制节点S1和/或第三辅助控制节点S3，在第二控制信号和/或第三时钟信号的控制下，将第一低电平信号写入第一下拉节点PD1。

具体的，参照图11。此时第一辅助复位子电路20还包括第五辅助复位晶体管J5，第五辅助复位晶体管J5的源极和第三辅助控制节点S3相连，第五辅助复位晶体管J5的漏极和第一低电平信号端VGL1相连，第五辅助复位晶体管J5的栅极和第三时钟信号端CLKA相连。同时，在一些实施例中，如图12所示，第一辅助复位子电路20还可以仅包括第三辅助复位晶体管J3，此时第一辅助节点和第三辅助控制节点S3相连，第三辅助复位晶体管J3的栅极与第一控制信号端BCK1和第三控制信号端OE相连。通过该种方式，可以减少移位寄存器100中晶体管的数量。同时，在一些实施例中，如图13所示，本公开实施例中的第一辅助复位子电路20与图8所示的电路图相同，第一辅助复位子电路20的第一端与第一下拉节点PD1相连，第一辅助复位子电路20的第二端与第一低电平信号端VGL1相连，第一辅助复位子电路20的控制端与第一辅助复位信号端V1相连。在本公开实施例中，第一辅助复位子电路20的工作方式与上述图8所示的移位寄存器100相同，故在此不再赘述。

在一些实施例中，如图11-13所示的移位寄存器100在全屏复位阶段的驱动信号如图14所示。通过该种方式，以使得具有插黑以及消隐功能的移位寄存器100在全屏复位阶段其上拉节点以及下拉节点可以同时进行放电且不容易产生薄膜晶体管的漏电现象，增强了具有该移位寄存器100的栅极驱动电路1000的稳定性。需要说明的是，本公开实施例中的全屏复位阶段在一些情况下发生在帧与帧之间，即可以工作在一帧与一帧之间，也可以工作在多帧与多帧之间，还可以工作在开机阶段中的起始显示阶段与关机阶段中的结束显示阶段，都在本公开实施例的保护范围内。

在一些实施例中，如图15-17所示，图15-17为本公开实施例的另外几种电路图。移位寄存器100还包括第二扫描单元3。第二扫描单元3包括：第二输入子电路30、第二下拉控制子电路31、第二下拉子电路32、第二输出子电路33、第二复位子电路34、第四复位子电路35、第六复位子电路36、第二降噪子电路37、第十一复位子电路38、第十二复位子电路39、第十四复位子电路41以及第二辅助复位子电路40。需要说明的是，由于本公开实施例中的第一扫描单元1与第N行子像素PX相连为例进行说明，那么本公开实施例中的第二扫描单元3可以是与第N+1行子像素PX相连，以下仅以第二扫描单元3与第N+1行子像素PX为例进行说明。

第二输入子电路30被配置为在显示输入信号的控制下，将显示输入信号传输至第二上拉节点PU2，完成对第二上拉节点PU2进行预充电。第二上拉节点PU2为第二输入子电路30和第二输出子电路33的连接节点。第二输出子电路33被配置为在第二上拉节点PU2的电压的控制下，将第二时钟信号传输至第二扫描信号端Oput1(N+1)，驱动至少一行子像素PX进行显示。第二下拉控制子电路31被配置为在第二高电平信号的控制下，将第二高电平信号传输至第二下拉节点PD2，第二下拉节点PD2为第二下拉控制子电路31和第二下拉子电路32的连接节点。第二下拉子电路32被配置为在第二上拉节点PU2的电压控制下，将第一低电平信号传输至第二上拉节点PU2。第二复位子电路34被配置为在第一复位信号的控制下，将第四低电平信号传输至第二上拉节点PU2。第二辅助复位子电路40被配置为在第二辅助复位信号的控制下，将第一低电平信号传输至第二下拉节点PD2。需要说明的是，在一些实施例中，第四非有效电平信号可以是第一非有效电平信号、第二非有效电平信号或第三非有效电平信号，第四非有效电平信号端可以是第一非有效电平信号端、第二非有效电平信号端或第三非有效电平信号端。因此以下仅以第四非有效电平信号为第一非有效电平信号，第四非有效电平信号端为第一非有效电平信号端VGL1为例进行说明。

第四复位子电路35被配置为在第二控制信号和第一插黑节点M的电压控制下，将第一低电平信号传输至第二下拉节点PD2。第六复位子电路36被配置为在第三时钟信号和第一消隐节点H的电压控制下，将第一非有效电平信号传输至第二下拉节点PD2。第二输出子电路33还被配置为在第二上拉节点PU2的电压的控制下，将第五时钟信号传输至第二移位信号端CR(N+1)；第二输出子电路33还被配置为在第二上拉节点PU2的电压的控制下，将第七时钟信号传输至第二感测信号端Oput2(N+1)，驱动至少一行子像素PX进行复位；或，在插黑子电路2将插黑输入信号传输至第二上拉节点PU2的情况下，第二输出子电路33还被配置为在第二上拉节点PU2的电压的控制下，将第七时钟信号传输至第二感测信号端Oput2(N+1)，驱动至少一行子像素PX进行黑画面显示。

第二降噪子电路37被配置为在第二下拉节点PD2的电压控制下，将第二低电平信号传输至第二扫描信号端Oput1(N+1)并将第一低电平信号传输至第二上拉节点PU2。当第二输出子电路33被配置为将第七时钟信号传输至第二感测信号端Oput2(N+1)时：第二降噪子电路37还被配置为在第二下拉节点PD2的电压的控制下，将第二非有效电平信号传输至第二感测信号端Oput2(N+1)。当第二输出子电路33被配置为将第五时钟信号传输至第二移位信号端CR(N+1)时：第二降噪子电路37还被配置为在第二下拉节点PD2的电压的控制下，将第二非有效电平信号传输至第二移位信号端CR(N+1)。

第十一复位子电路38被配置为在第二复位信号的控制下，将第一低电平信号写入第二上拉节点PU2。第十二复位子电路39被配置为在第二移位信号的控制下，将第一低电平信号写入第二下拉节点PD2。第十四复位子电路41被配置为在第三复位信号和插黑节点的电压的控制下，将第一低电平信号写入第二上拉节点PU2。

具体的，参照图15-17所示。第二输入子电路30至少包括第二十六晶体管M26。第二十六晶体管M26的源极连接显示输入信号端Iput，第二十六晶体管M26的漏极连接第二上拉节点PU2，第二十六晶体管M26的栅极连接显示输入信号端Iput。当第二输入子电路30工作时，显示输入信号端Iput输入的高电平信号将第二十六晶体管M26打开，且显示输入信号端Iput输入的高电平信号经由第二十六晶体管M26的源漏极写入与第二十六晶体管M26的漏极连接的第二上拉节点PU2。

第二输出子电路33至少包括第二十七晶体管M27和第六电容C6。第二十七晶体管M27的源极连接第二时钟信号端CLKE2，第二十七晶体管M27的漏极连接第六电容C6的第一极板，第二十七晶体管M27的栅极连接第二上拉节点PU2。第六电容C6的第一极板连接第二十七晶体管M27的漏极，第六电容C6的第二极板连接第二十七晶体管M27的栅极和第二上拉节点PU2。当具有以上结构的第一输出子电路13进行工作时，第六电容C6自举导致第二上拉节点PU2电位进一步抬升，第二十七晶体管M27在第二上拉节点PU2电位的控制下打开，将第二时钟信号端CLKE2提供的第二时钟信号输出至第二扫描信号端Oput1(N+1)。

第二下拉控制子电路31至少包括第二十八晶体管M28。第二十八晶体管M28的源极连接第二高电平信号端VDDB，第二十八晶体管M28的漏极连接第二下拉节点PD2，第二十八晶体管M28的栅极连接第二高电平信号端VDDB。当具有以上结构的第二下拉控制子电路31工作时，第二高电平信号端VDDB输入的第一高电平信号将第三晶体管M3打开，且第二高电平信号端VDDB输入的第二高电平信号经由第二十八晶体管M28的源漏极写入与第二十八晶体管M28的漏极连接的第二下拉节点PD2。

第二下拉子电路32至少包括第二十九晶体管M29。第二十九晶体管M29的源极连接第二下拉节点PD2，第二十九晶体管M29的漏极连接第一低电平信号端VGL1，第二十九晶体管M29的栅极连接第二上拉节点PU2。当具有以上结构的第二下拉子电路32工作时，第二十九晶体管M29在第二上拉节点PU2的控制下打开，将第一低电平信号端VGL1提供的第一低电平信号写入第二下拉节点PD2。

第二复位子电路34至少包括第三十晶体管M30。第三十晶体管M30的源极连接第二上拉节点PU2，第三十晶体管M30的漏极连接第一低电平信号端VGL1，第三十晶体管M30的栅极连接第一复位信号端TRST。当具有以上结构的第二复位子电路34工作时，第三十晶体管M30在第一复位信号端TRST提供的第一复位信号为高电平信号，第三十晶体管M30打开，将第一低电平信号端VGL1提供的第一低电平信号写入第二上拉节点PU2，完成对第二上拉节点PU2的复位。

第四复位子电路35包括第三十一晶体管M31和第三十二晶体管M32。其中，第三十一晶体管M31的源极和第二下拉节点PD2连接，第三十一晶体管M31的漏极和第三十二晶体管M32的源极连接，第三十一晶体管M31的栅极和第二控制信号端BCS2连接。第三十二晶体管M32的源极和第三十一晶体管M31的漏极连接，第三十二晶体管M32的漏极和第一低电平信号端VGL1连接，第三十二晶体管M32的栅极和插黑节点连接。由于在插黑输入阶段，第二控制信号端BCS2和插黑节点的电压都为高电平信号，因此第三十一晶体管M31和第三十二晶体管M32被同时打开，第一低电平信号端VGL1提供的第一低电平信号经由第三十一晶体管M31和第三十二晶体管M32将第二下拉节点PD2复位，以避免在插黑输入阶段第二下拉节点PD2电位对第二上拉节点PU2充电的影响。

第十一复位子电路38包括第三十三晶体管M33。其中，第三十三晶体管M33的源极与第二上拉节点PU2相连，第三十三晶体管M33的漏极与第一低电平信号端VGL1相连，第三十三晶体管M33的栅极与第二复位信号端STD相连。当第二复位信号端STD提供的第二复位信号为高电平信号时，第三十三晶体管M33打开，第一低电平信号端VGL1提供的第一低电平信号经由第三十三晶体管M33的源漏极将第二上拉节点PU2复位。通过该种方式，在移位寄存器100显示驱动阶段对第二上拉节点PU2进行复位。需要说明的是，在一些实施例中，第二复位信号端STD可以使用级联的第一移位信号端CR(N)或第二移位信号端CR(N+1)输出的移位信号，也在本公开的保护范围内。

第十二复位子电路39包括第三十四晶体管M34。第三十四晶体管M34的源极和第二下拉节点PD2相连，第三十四晶体管M34的漏极与第一低电平信号端VGL1相连，第三十四晶体管M34的栅极与第二移位信号端CR(N+1)相连。当第二移位信号端CR(N+1)提供的第二移位信号为高电平信号时，第三十四晶体管M34打开，第一低电平信号端VGL1提供的第一低电平信号经由第三十四晶体管M34的源漏极将第二下拉节点PD2复位。通过该种方式，防止在移位寄存器100的工作阶段，第二下拉节点PD2电位对第二上拉节点PU2电位的影响。

第二输出子电路33还包括：第三十五晶体管M35、第三十六晶体管M36、第七电容C7以及第八电容。其中，第三十五晶体管M35的源极和第五时钟信号端CLKD2相连，第三十五晶体管M35的漏极和第二移位信号端CR(N+1)以及第七电容C7的第二极板相连，第三十五晶体管M35的栅极和第二上拉节点PU2以及第七电容C7的第一极板相连。第七电容C7的第一极板和第二上拉节点PU2以及第三十五晶体管M35的栅极相连，第七电容C7的第二极板和第二移位信号端CR(N+1)以及第十三晶体管M13的漏极相连。第三十五晶体管M35和第七电容C7构成的子电路在其工作时，第二上拉节点PU2的电位为高电平信号，第七电容C7自举使得第二上拉节点PU2的电位被进一步抬高，第三十五晶体管M35打开，此时第五时钟信号端CLKD2提供的第五时钟信号也为高电平信号，经由第三十五晶体管M35的源漏极使得第二移位信号端CR(N+1)输出高电平信号完成输出移位信号。

第三十六晶体管M36的源极和第七时钟信号端CLKF2相连，第三十六晶体管M36的漏极和第二感测信号端Oput2(N+1)以及第八电容的第二极板相连，第三十六晶体管M36的栅极和第二上拉节点PU2以及第八电容的第一极板相连。第八电容的第一极板和第二上拉节点PU2以及第三十六晶体管M36的栅极相连，第八电容的第二极板和第二感测信号端Oput2(N+1)以及第三十六晶体管M36的漏极相连。第三十六晶体管M36和第八电容构成的子电路在其工作时，第二上拉节点PU2的电位为高电平信号，第八电容自举使得第二上拉节点PU2的电位被进一步抬高，第三十六晶体管M36打开，此时第七时钟信号端CLKF2提供的第七时钟信号也为高电平信号，经由第三十六晶体管M36的源漏极使得第二感测信号端Oput2(N+1)输出高电平信号完成输出感测信号。

第六复位子电路36包括第三十七晶体管M37和第三十八晶体管M38。第三十七晶体管M37的源极和第二下拉节点PD2相连，第三十七晶体管M37的漏极和第三十八晶体管M38的漏极相连，第三十七晶体管M37的栅极和第三时钟信号端CLKA相连。第三十八晶体管M38的源极和第三十七晶体管M37的漏极相连，第三十八晶体管M38的漏极和第一低电平信号端VGL1相连，第三十八晶体管M38的栅极和第一消隐节点H相连。由于当消隐子电路4工作时，第一消隐节点H和第三时钟信号都为高电平信号，且消隐子电路4将第二上拉节点PU2抬高。因此此时第三十七晶体管M37和第三十八晶体管M38打开，第一低电平信号端VGL1的第一低电平信号经由第三十七晶体管M37和第三十八晶体管M38写入第二下拉节点PD2，将第二下拉节点PD2的电位拉低，以避免第二下拉节点PD2电位影响第二上拉节点PU2的电位。

第二降噪子电路37至少包括：第三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41以及第四十二晶体管M42。其中，第三十九晶体管M39的源极和第二上拉节点PU2相连，三十九晶体管的漏极和第一低电平信号端VGL1相连，第三十九晶体管M39的栅极和第二下拉节点PD2相连。第四十晶体管M40的源极和第二移位信号端CR(N+1)相连，第四十晶体管M40的漏极和第一低电平信号端VGL1相连，第四十晶体管M40的栅极和第二下拉节点PD2相连。当第二下拉节点PD2的电压为高电平信号时，第三十九晶体管M39和第四十晶体管M40打开，第一低电平信号端VGL1提供的第一低电平信号经由第三十九晶体管M39的源漏极和第四十晶体管M40的源漏极分别写入第二上拉节点PU2和第二移位信号端CR(N+1)，完成对第二上拉节点PU2和第二移位信号端CR(N+1)进行降噪。第四十一晶体管M41的源极和第二扫描信号端Oput1(N+1)相连，第四十一晶体管M41的漏极和第二低电平信号端VGL2相连，第四十一晶体管M41的栅极和第一下拉节点PD1相连。第四十二晶体管M42的源极和第二感测信号端Oput2(N+1)相连，第四十二晶体管M42的漏极和第二低电平信号端VGL2相连，第四十二晶体管M42的栅极和第二下拉节点PD2相连。当第二下拉节点PD2的电压为高电平信号时，第四十一晶体管M41和第四十二晶体管M42打开，第二低电平信号端VGL2提供的第二低电平信号经由第四十一晶体管M41的源漏极和第四十二晶体管M42的源漏极分别写入第二扫描信号端Oput1(N+1)和第二感测信号端Oput2(N+1)，完成对第二扫描信号端Oput1(N+1)和第二感测信号端Oput2(N+1)进行降噪。

第十四复位子电路41至少包括第四十三晶体管M43和第四十四晶体管M44。第四十三晶体管M43的源极和第二上拉节点PU2相连，第四十三晶体管M43的漏极和第四十四晶体管M44的源极相连，第四十三晶体管M43的栅极和插黑节点相连。第四十三晶体管M43的源极和第四十四晶体管M44的漏极相连，第四十四晶体管M44的漏极和第一低电平信号端VGL1相连，第四十四晶体管M44的栅极和第三复位信号端BTRST相连。由于在插黑输入阶段，插黑节点的电压为高电平信号，因此第四十三晶体管M43打开。因此当第三复位信号端BTRST提供的第三复位信号也为高电平信号时，第四十四晶体管M44也打开，第一低电平信号端VGL1提供的第一低电平信号经由第四十三晶体管M43和第四十四晶体管M44写入第一上拉节点PU1。完成对插黑阶段的复位。

在本公开实施例中，由于设置有第二扫描单元3，且第二扫描单元3还设置有上述各个子电路，因此可以使得第二扫描单元3可实现的功能与第一扫描单元1一致。以此实现移位寄存器100可以实现同时驱动两行子像素PX。

在一些实施例中，如图15所示。第二扫描单元3还包括第二辅助复位子电路40。被配置为在第二辅助复位信号的控制下，将所述第一低电平信号传输至第二下拉节点PD2。通过该种方式，使得第二扫描单元3和第一扫描单元1一样，在全屏复位阶段使得第二上拉节点PU2和第二下拉节点PD2同时放电。

在一些实施例中，如图15所示，第二辅助复位子电路40至少包括第二辅助复位晶体管J2。第二辅助复位晶体管J2的源极连接第二下拉节点PD2，第二辅助复位晶体管J2的漏极连接第一低电平信号端VGL1，第二辅助复位晶体管J2的栅极连接第二辅助复位信号端。在全屏复位阶段，具有上述结构的第二辅助复位子电路40工作，第二辅助复位晶体管J2在第二辅助复位信号端提供的第二辅助复位信号为高电平信号，第二辅助复位晶体管J2打开，将第一低电平信号端VGL1提供的第一低电平信号写入第二下拉节点PD2，完成对第二下拉节点PD2的复位。

在一些实施例中。如图16和图17所示，第二辅助复位子电路40的第一端还与第六复位子电路36中的第四辅助控制节点S4连接，第二端与第一低电平信号端VGL1连接，第二辅助复位信号包括第三控制信号。第二辅助复位子电路40被配置为在第三控制信号的控制下，将第一低电平信号写入第四辅助控制节点S4。第四辅助控制节点S4处电压被配置为在第三时钟信号的控制下，传输至第一下拉节点PD1。

在本公开实施例中，具体参照图16和图17。此时第二辅助复位子电路40的第一端同时与第二辅助控制节点S2和第四辅助控制节点S4相连。此时第二辅助复位信号还包括第三控制信号，第二辅助复位子电路40被配置为在第一控制信号和/或第三控制信号的控制下，将第一低电平信号写入第一辅助控制节点S1和/或第三辅助控制节点S3。第二辅助控制节点S2和/或第四辅助控制节点S4，在第一控制信号和/或第三时钟信号的控制下，将第一低电平信号写入第二下拉节点PD2。

具体的，参照图16。此时第二辅助复位子电路40还包括第四辅助复位晶体管J4和第六辅助复位晶体管J6，第四辅助复位晶体管J4的源极和第二辅助控制节点S2相连，第四辅助复位晶体管J4的漏极和第一低电平信号端VGL1相连，第四辅助复位晶体管J4的栅极和第一控制信号端BCS1相连。第六辅助复位晶体管J6的源极和第四辅助控制节点S4相连，第六辅助复位晶体管J6的漏极和第一低电平信号端VGL1相连，第六辅助复位晶体管J6的栅极和第三控制信号端OE相连。同时，在一些实施例中，如图17所示，第二辅助复位子电路40还可以仅包括第四辅助复位晶体管J4，此时第二辅控制助节点S2和第四辅助控制节点S4相连，第四辅助复位晶体管J4的栅极与第一控制信号端BCS1和/或第三控制信号端OE相连。通过该种方式，减少移位寄存器100中晶体管的数量。

在一些实施例中，由于设置有第二扫描单元3，因此插黑子电路2还被配置为在第一控制信号、第二控制信号、插黑级联信号的控制下，将插黑输入信号传输至第二上拉节点PU2。第二输出子电路33还被配置为在插黑子电路2将插黑输入信号输出至第二上拉节点PU2的情况下，第二输出子电路33在第二上拉节点PU2的电压的控制下，将第二时钟信号传输至第二扫描信号端Oput1(N+1)，驱动至少一行子像素PX进行黑画面显示。即通过该种方式，使得第一扫描单元1和第二扫描单元3共用一个插黑子电路2。

具体的，参照图15-图17。在本公开实施例中，插黑子电路2还包括第四十五晶体管M45。第四十五晶体管M45的源极和第二插黑节点P相连，第四十五晶体管M45的漏极和第二上拉节点PU2相连，第四十五晶体管M45的栅极和第二控制信号端BCS2相连。通过该种方式，由于当插黑子电路2工作时，第二控制信号和第二插黑节点P的电位都为高电平信号，因此此时第四十五晶体管M45被打开，插黑子电路2还可以将第二上拉节点PU2写入高电平信号,实现第一扫描单元1和第二扫描单元3共用一个插黑子电路2，实现一个移位寄存同时驱动两行子像素PX的效果。

在一些实施例中，由于设置有第二扫描单元3，因此消隐子电路4还被配置为在第三控制信号、显示输入信号、第三时钟信号的控制下，将第三时钟信号传输至第二上拉节点PU2。第二输出子电路33还被配置为在消隐子电路4将显示输入信号输出至第二上拉节点PU2的情况下，第二输出子电路33在第二上拉节点PU2的电压的控制下，将第七时钟信号传输至第二感测信号端Oput2(N+1)，驱动至少一行子像素PX进行复位；或，此时插黑子电路2进行插黑输入时，驱动至少一行子像素PX进行黑画面显示。通过该种方式，配合显示基板上感测信号线上的电信号，实现消除显示画面中的拖影的效果。同时，使得第一扫描单元1和第二扫描单元3共用一个消隐子电路4，实现一个移位寄存器100同时驱动两行子像素PX的效果。

具体的，参照图15-17所示。在本公开实施例中，消隐子电路4还包括第四十六晶体管M46。第四十六晶体管M46的源极和第二消隐节点N相连，第四十六晶体管M46的漏极和第二上拉节点PU2相连，第四十六晶体管M46的栅极和第二控制信号端BCS2相连。通过该种方式，由于当消隐子电路4工作时，第二控制信号和第二消隐节点N的电位都为高电平信号，因此此时第四十六晶体管M46被打开，消隐子电路4还可以将第二上拉节点PU2写入高电平信号,实现第一扫描单元1和第二扫描单元3共用一个消隐子电路4。

在一些实施例中，本公开实施例的移位寄存器100还包括防漏电子电路5。如图18-20所示，图18-20为本公开实施例的电路图。防漏电子电路5的第一端与防漏电节点OFF(N)相连，防漏电子电路5的第二端与第一高电平信号端VDD相连，防漏电子电路5的控制端与第一上拉节点PU1相连。其中，防漏电节点OFF(N)为插黑子电路2、消隐子电路4、第一输入子电路10、第一复位子电路14、第一降噪子电路19、第九复位子电路17、第十三复位子电路21、第二输入子电路30、第二复位子电路34、第二降噪子电路37、第十复位子电路18以及第十四复位子电路41的连接节点。

在本公开实施例中，当第一上拉节点PU1的电位为高电平信号时，移位寄存器100进行显示驱动或插黑驱动，此时防漏电子电路5被配置为在第一上拉节点PU1的高电平信号的控制下，为与其相连的子电路中的晶体管施加一个高电平电位，以防止与其相连的子电路在第一上拉节点PU1为高电平信号时，与防漏电节点OFF(N)相连的子电路中的晶体管发生负漂导致漏电，导致第一上拉节点PU1和/或第二上拉节点PU2发生漏电影响移位寄存的稳定性。

具体的，参照图18-20，防漏电子电路5包括：第一防漏电晶体管X1。且在图18-20所示的电路中，插黑子电路2还包括：第四十五晶体管M45、第四十六晶体管M46以及七十晶体管。第四十五晶体管M45的源极和第七十晶体管M70的源极相连，第四十五晶体管M45的栅极和第一控制信号端BCS1相连，第四十五晶体管M45的漏极和第一高电平信号端VDD相连。第四十六晶体管M46的源极和防漏电节点OFF(N)相连，四十六晶体管的漏极和第一上拉节点PU1相连，第十六晶体管M16的栅极和第二控制信号端BCS2相连。第七十晶体管M70的源极和第四十五晶体管M45的源极相连，第七十晶体管M70的漏极和第一高电平信号端VDD相连，第七十晶体管M70的栅极和第四十五晶体管M45的漏极相连。消隐子电路4还包括：第四十七晶体管M47、第四十八晶体管M48以及第七十一晶体管M71，第四十七晶体管M47的源极和第七十一晶体管M71的源极相连，第四十七晶体管M47的漏极和第七十一晶体管M71的栅极相连，第四十七晶体管M47的栅极和第三时钟信号端CLKA相连。第四十八晶体管M48的源极和防漏电节点OFF(N)相连，第四十八晶体管M48的漏极和第一上拉节点PU1相连，第四十八晶体管M48的栅极和第三时钟信号端CLKA相连。第七十一晶体管M71的源极和第二十一晶体管M21的漏极相连，第七十一晶体管M71的漏极和第一高电平信号端VDD相连，第七十一晶体管M71的栅极和第四十七晶体管M47的漏极相连。第一输入子电路10还包括第四十九晶体管M49，第四十九晶体管M49的源极和防漏电节点OFF(N)相连，第四十九晶体管M49的漏极和第一上拉节点PU1相连，第四十九晶体管M49的栅极和显示输入信号端Iput相连。第一下拉控制子电路11还包括：第五十晶体管M50，第五十晶体管M50的源极和第三高电平信号端VDDA相连，第五十晶体管M50的漏极和第五十一晶体管M51相连，第五十晶体管M50的漏极和第一下拉节点PD1相连，且此时第一下拉控制子电路11中的第三晶体管M3的源极和第三高电平信号端VDDA相连。第一下拉子电路12还包括：第五十一晶体管M51，第五十一晶体管M51的源极和第五十晶体管M50的漏极相连，第五十一晶体管M51的漏极和第一低电平信号端VGL1相连，第五十一晶体管M51的栅极和第一上拉节点PU1相连。第一降噪子电路19还包括：第五十二晶体管M52、第五十三晶体管M53、第五十四晶体管M54、第五十八晶体管M58、第五十九晶体管M59以及第六十晶体管M60。第五十二晶体管M52的源极和第十七晶体管M17的漏极相连，第五十二晶体管M52的漏极和第一低电平信号端VGL1相连，第五十二晶体管M52的栅极和第一下拉节点PD1相连。第五十三晶体管M53的源极和防漏电节点OFF(N)相连，第五十三晶体管M53的漏极和第一低电平信号端VGL1相连，第五十三晶体管M53的栅极和第二下拉节点PD2相连。第五十四晶体管M54的源极和第一上拉节点PU1相连，第五十四晶体管M54的漏极和防漏电节点OFF(N)相连，第五十四晶体管M54的栅极和第二下拉节点PD2相连。第五十八晶体管M58的源极和第一移位信号端CR(N)相连，第五十八晶体管M58的漏极和第一低电平信号端VGL1相连，第五十八晶体管M58的栅极和第二下拉节点PD2相连。第五十九晶体管M59的源极和第一扫描信号端Oput1(N)相连，第五十九晶体管M59的漏极和第二低电平信号端VGL2相连，第五十九晶体管M59的栅极和第二下拉节点PD2相连。第六十晶体管M60的源极和第二扫描信号端Oput1(N+1)相连，第六十晶体管M60的漏极和第二低电平信号端VGL2相连，第六十晶体管M60的栅极和第二下拉节点PD2相连。第十三复位子电路21还包括：第五十七晶体管M57，第五十七晶体管M57的源极和防漏电节点OFF(N)相连，第五十七晶体管M57的漏极和第一低电平信号端VGL1相连。第九复位子电路17还包括第五十六晶体管M56，第五十六晶体管M56的源极和防漏电节点OFF(N)相连，第五十六晶体管M56的漏极和第一低电平信号端VGL1，第五十六晶体管M56的栅极和第二复位信号端STD相连。第一复位子电路14还包括第五十五晶体管M55，第五十五晶体管M55的源极和防漏电节点OFF(N)相连，第五十五晶体管M55的漏极和第一低电平信号端VGL1相连，第五十五晶体管M55的栅极和第一低电平信号端VGL1相连。第二降噪子电路37还包括第六十三晶体管M63、第六十四晶体管M64、第六十五晶体管M65以及第六十六晶体管M66。第六十三晶体管M63的源极和第二上拉节点PU2相连，第六十三晶体管M63的漏极和防漏电节点OFF(N)相连，第六十三晶体管M63的栅极和第一下拉节点PD1相连。第六十四晶体管M64的源极和第二移位信号端CR(N+1)相连，第六十四晶体管M64的漏极和第一低电平信号端VGL1，第六十四晶体管M64的栅极和第一下拉节点PD1相连。第六十五晶体管M65的源极和第二扫描信号端Oput1(N+1)相连，第六十五晶体管M65的漏极和第二低电平信号端VGL2相连，第六十五晶体管M65的栅极和第二下拉节点PD2相连。第六十六晶体管M66的源极和第二感测信号端Oput2(N+1)相连，第六十六晶体管M66的漏极和第二低电平信号端VGL2相连，第六十六晶体管M66的栅极和第一下拉节点PD1相连。第二下拉控制子电路31还包括第六十一晶体管M61，第六十一晶体管M61的源极和第二高电平信号端VDDB相连，第六十一晶体管M61的漏极和第六十二晶体管M62的源极相连，第六十一晶体管M61的栅极和第二下拉节点PD2相连。第二下拉子电路32还包括：第六十二晶体管M62，第六十二晶体管M62的源极和第六十一晶体管M61的漏极相连，第六十二晶体管M62的漏极和第一低电平信号端VGL1相连，第六十二晶体管M62的栅极和第二上拉节点PU2相连。同时，在图18-20所示的移位寄存器100中，插黑子电路2中的第四十五晶体管M45的源极和防漏电节点OFF(N)电连接。消隐子电路4中的第四十六晶体管M46的源极和防漏电节点OFF(N)相连。第二输入子电路30中的第二十六晶体管M26的源极和防漏电节点OFF(N)相连。第十四复位子电路41中的第四十四晶体管M44的漏极和防漏电节点OFF(N)相连。第十二复位子电路39中的第三十四晶体管M34的漏极和防漏电节点OFF(N)相连。第二降噪子电路37中的第三十九晶体管M39的漏极和第六十三晶体管M63的漏极同时与防漏电节点OFF(N)相连。

在本公开实施例中，图18-20所示的移位寄存器100一方面通过防漏电子电路5防止其中的晶体管漏电，同时在第一扫描单元1和第二扫描单元3中复用部分子电路减少移位寄存器100中的晶体管数量，最后还可以通过第二高电平信号端VDDB和第三高电平信号端VDDA交替工作，以使得第一扫描单元1中的第一下拉控制子电路11和第一下拉子电路12，与第二扫描单元3中的第二下拉控制子电路31和第二下拉子电路32交替工作，提高移位寄存器100的使用寿命。

在一些实施例中，如图21-23所示，图21-23为本公开实施例的另外几种电路图。需要说明的是，图21-23所示的不包括第十三复位子电路21和第十四复位子电路41。而包括第七复位子电路15和第八复位子电路42。具体参照图21-23，在本公开实施例中，第七复位子电路15仅包括第六十七晶体管M67和第六十八晶体管M68，第八复位子电路42仅包括第六十九晶体管M69。第六十七晶体管M67的源极和第一上拉节点PU1相连，第六十七晶体管M67的漏极和防漏电节点OFF(N)相连，第六十七晶体管M67的栅极和移位信号端相连。第六十八晶体管M68的源极和防漏电节点OFF(N)相连，第六十八晶体管M68的漏极和第一低电平信号端VGL1相连，第六十八晶体管M68的栅极和移位信号端相连。第六十九晶体管M69的源极和第二上拉节点PU2相连，第六十九晶体管M69的源极和防漏电节点OFF(N)相连，第六十九晶体管M69的栅极和移位信号端相连。

在本公开实施例中，一方面通过减少晶体管的数量，避免了第一上拉节点PU1和第二上拉节点PU2的漏电。另一方面，由于第七复位子电路15和第八复位子电路42将与第三复位信号端BTRST相连改为了与第一移位信号端CR(N)相连，减少了了移位寄存器100中的端口数量，节省了布线空间以及成本。且通过级联的移位寄存器100之间的第一位移信号来代替第三复位信号端BTRST，节约了移位寄存器100中端口的数量，增大了布线空间。在本公开实施例的电路结构中，根据第七复位子电路15和第八复位子电路42工作时在插黑驱动阶段的时序，CLD13所驱动输出的第一移位信号满足本公开实施例对第一显示级联信号的要求。具体的，在本公开实施例的栅极驱动电路1000中，当移位寄存器100中的第一扫描单元1与第N行子像素PX相连时，选用与第N+28行子像素PX相连的第一扫描单元1中的第一移位信号端CR(N)CR(N+28)，作为与本公开实施例的移位寄存器100中的第七复位子电路15和第八复位子电路42相连的信号端。

第二方面，参照图24，本公开实施例还提供一种栅极驱动电路1000，包括级联的如上所示的移位寄存器100。如图24所示，在一些实施例中，栅极驱动电路1000配置有4条控制时钟信号线BK1～BK4，M个移位寄存器100分为多个第一移位寄存器100组C和多个第二移位寄存器100组D，第一移位寄存器100组C内移位寄存器100的数量与第二移位寄存器100组D内移位寄存器100的数量均为c。

在一些实施例中，第m级移位寄存器100的显示输入信号端Iput与第m-a级移位寄存器100的第二移位信号端CR(N+1)相连，第m级移位寄存器100的第二复位信号端STD与第m+b级移位寄存器100的第二移位信号端CR(N+1)相连，第m级移位寄存器100的插黑级联输入信号端BI与第m-c级移位寄存器100的第一移位信号端CR(N)相连，a、b、c分别为预设的正整数且a+b≤c，m为正整数并满足a＜m、c＜m且m+b≤M。前a级移位寄存器100的显示输入信号端Iput与显示帧起始信号输入端(提供显示帧起始信号)耦接，后b级移位寄存器100的第二复位信号端STD与显示帧复位信号输入端(提供显示帧复位信号)耦接，前c级移位寄存器100的插黑级联信号信号输入端BI与插黑帧起始信号输入端(提供插黑帧启示信号BSTV)相连。

在一些实施例中，a和b的取值有如下几种情况：1)a取值为1且b取值为1；2)a取值为1且b取值为2；3)a取值为1且b取值为3；4)a取值为2且b取值为1；5)a取值为2且b取值为2；6)a取值为3且b取值为1。其中，a和b的取值决定了在驱动过程中各移位寄存器100之间的级联关系。在一些实施例中，c取值为4。

在一些实施例中，栅极驱动电路1000配置有4c条第一扫描时钟信号线CKE1～CKE16，4c条第一扫描时钟信号线CKE1～CKE16分为第一信号线组(包含第一扫描时钟信号线CKE1～CKE8)和第二信号线组(包含第一扫描时钟信号线CKE9～CKE16)，第一信号线组内第一扫描时钟信号线CKE1～CKE8的数量和第二信号线组内第一扫描时钟信号线CKE9～CKE16的数量均为2c；第一移位寄存器100组内的第i个移位寄存器100单的第一时钟信号端CLKE1和第二时钟信号端CLKE2分别与第一信号线组内第2i-1条第一扫描时钟信号线和第2i条第一扫描时钟信号线相连，第二移位寄存器100组内的第i个移位寄存器100的第一时钟信号端CLKE1和第二时钟信号端CLKE2端分别与第二信号线组内第2i-1条第一扫描时钟信号线和第2i条第一扫描时钟信号线相连。

栅极驱动电路1000配置有4c条级联时钟信号线CKD1～CKD16，4c条级联时钟信号线分为第三信号线组(包含级联时钟信号线CKD1～CKD8)和第四信号线组(包含级联时钟信号线CKD9～CKD16)，第三信号线组内级联时钟信号线CKD1～CKD8的数量和第四信号线组内级联时钟信号线CKD9～CKD16的数量均为2c；第一移位寄存器100组内的第i个移位寄存器100的第三时钟信号端CLKA和第四时钟信号端CLKD1分别与第三信号线组内第2i-1条级联时钟信号线和第2i条级联时钟信号线相连；第二移位寄存器100组内的第i个移位寄存器100的第四时钟信号端CLKD1和第五时钟信号端CLKD2分别与第四信号线组内第2i-1条级联时钟信号线和第2i条级联时钟信号线耦接。其中，i为正整数且i≤c。

继续参照图24所示，在多个第一移位寄存器100组和多个第二移位寄存器100组中，一个第一移位寄存器100组与一个第二移位寄存器100组依次交替设置。其中，在第一移位寄存器100组内，移位寄存器100的第一控制信号端BCS1与控制时钟信号线BK1连接，移位寄存器100的第二控制信号端BCS2与控制时钟信号线BK2连接。在第二移位寄存器100组B内，移位寄存器100的第一控制信号端BCS1与控制时钟信号线BK3连接，移位寄存器100的第二控制时钟信号端BCS2与控制时钟信号线BK4连接。

图17为图13所示栅极驱动电路1000的一种工作时序图。栅极驱动电路1000在工作过程中交替进行显示驱动阶段和插黑驱动阶段；其中，在一个显示驱动阶段内栅极驱动电路1000会对某8行子像素PX进行显示驱动，在一个插黑驱动阶段内栅极驱动电路1000会对某8行子像素PX进行插黑驱动，因此本公开实施例仅以对第1-32行子像素PX的驱动为例进行说明。其中，其显示驱动阶段以及全屏复位阶段与上述相同，故在此仅以图25为例，对插黑驱动阶段进行说明。

在T1和T2阶段，插黑起始信号端BSTV和控制时钟信号线BK1同时输出高电位，与1-8行子像素PX相连的移位寄存器100中的第六晶体管M6打开使得插黑节点H<1/3/5/7>写入了高电位，其中，与1-8行子像素PX相连的移位寄存器100相对应的信号线为级联时钟信号线CKD1-8以及第一扫描时钟信号线CKE1-8。

在T3阶段，CKE9-12依次为高电平信号，即与第25-28行子像素PX依次被打开进行显示的数据写入。第28行子像素PX进行写入数据后，与第25、27、29以及31行子像素PX相连的移位寄存器100中的第一插黑节点M被设置为高电位。同时，与第25-32行子像素PX相连的移位寄存器100中的第一上拉节点PU1和第二上拉节点PU2被设置为高电位。其中，25-32行子像素PX相连的移位寄存器100相对应的信号线为级联时钟信号线CKD9-16以及第一扫描时钟信号线CKE9-16。

在T4阶段，控制时钟信号线BK2输出高电位，第七晶体管M7、第八晶体管M8以及第四十六晶体管M46打开，第1、3、5、7行子像素PX相连的移位寄存器100中的第一插黑节点M的电位输入到与1-8行子像素PX相连的移位寄存器100中的第一上拉节点PU1和第二上拉节点PU2。

在T5阶段，级联时钟信号线CKD2、4、6、8，第一扫描时钟信号线CKE1-8以及控制时钟信号线BK2输出高电位，第1-8行子像素PX相连的移位寄存器100的第一扫描信号端Oput1(N)和第二扫描信号端Oput1(N+1)输出高电位，此时子像素PX的数据信号端Data也被设置为低电位，因此像素电路的节点被置为低电位，1-8行子像素PX被插黑，显示黑画面；同时，由于级联时钟信号线CKD2、4、6、8以及时钟信号端BCK3输出高电位，使与第2、4、6、8行子像素PX相连的移位寄存器100的第二移位信号端CR(N+1)输出至与第9、11、13、15行子像素PX相连的移位寄存器100的第一插黑节点M，并将其电位保持至下一个插黑阶段。

在T6和T7阶段，与第1-8行子像素PX相连的移位寄存器100中的第一移位信号端CR(N)CR<N+28>为高电平，第六十七晶体管M67、第六十八晶体管M68以及第六十九晶体管M69导通，将第1-8行的第一上拉节点PU1和第二上拉节点PU2放电至低电位。同时，第25-32行子像素PX相连的移位寄存器100中的第一移位信号端CR(N)CR<N+28>为低电平，第25-32行的第一上拉节点PU1和第二上拉节点PU2保持高电位。同时，当控制时钟信号线BK1为高电位时，将与第1、3、5、7行子像素PX相连的移位寄存器100中的第一插黑节点M放电至低电位。

至此完成一个插黑驱动阶段。

第三方面，本公开还提供了一种显示装置2000，该显示装置2000包括前面实施例所提供的栅极驱动电路1000。本公开实施例所提供的显示装置2000可以为：显示面板、柔性可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置2000的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (28)

1.一种移位寄存器，应用于显示装置，其特征在于，所述显示装置包括多行子像素；所述移位寄存器与至少一行子像素电连接；所述移位寄存器包括：第一扫描单元；

所述第一扫描单元包括：第一输入子电路、第一下拉控制子电路、第一下拉子电路、第一输出子电路、第一复位子电路以及第一辅助复位子电路；

所述第一输入子电路，被配置为在显示输入信号的控制下，将所述显示输入信号传输至第一上拉节点，完成对所述第一上拉节点进行预充电；所述第一上拉节点为所述第一输入子电路和所述第一输出子电路的连接节点；

所述第一输出子电路，被配置为在所述第一上拉节点的电压的控制下，将第一时钟信号传输至第一扫描信号端，驱动所述至少一行子像素进行显示；

所述第一下拉控制子电路，被配置为在第一有效电平信号的控制下，将第一有效电平信号传输至第一下拉节点；所述第一下拉节点为所述第一下拉控制子电路和所述第一下拉子电路的连接节点；

所述第一下拉子电路，被配置为在所述第一上拉节点的电压控制下，将第一非有效电平信号传输至所述第一上拉节点；

所述第一复位子电路，被配置为在第一复位信号的控制下，将所述第一非有效电平信号传输至所述第一上拉节点；

所述第一辅助复位子电路，被配置为在第一辅助复位信号的控制下，将第三非有效电平信号传输至所述所述第一下拉节点。

2.根据权利要求1所述的移位寄存器，其特征在于，还包括：第二扫描单元；所述第二扫描单元包括：第二输入子电路、第二下拉控制子电路、第二下拉子电路、第二输出子电路、第二复位子电路以及第二辅助复位子电路；

所述第二输入子电路，被配置为在所述显示输入信号的控制下，将所述显示输入信号传输至第二上拉节点，完成对所述第二上拉节点进行预充电；所述第二上拉节点为所述第二输入子电路和所述第二输出子电路的连接节点；

所述第二输出子电路，被配置为在所述第二上拉节点的电压的控制下，将第二时钟信号传输至第二扫描信号端，驱动所述至少一行子像素进行显示；

所述第二下拉控制子电路，被配置为在所述第一有效电平信号的控制下，将所述第一有效电平信号传输至第二下拉节点；所述第二下拉节点为所述第二下拉控制子电路和所述第二下拉子电路的连接节点；

所述第二下拉子电路，被配置为在所述第二上拉节点的电压控制下，将第一非有效电平信号传输至所述第二上拉节点；

所述第二复位子电路，被配置为在第一复位信号的控制下，将所述第一非有效电平信号传输至所述第二上拉节点；

所述第二辅助复位子电路，被配置为在第二辅助复位信号的控制下，将第四非有效电平信号传输至所述所述第二下拉节点。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一辅助复位子电路包括：第一辅助复位晶体管；所述第二辅助复位子电路包括：第二辅助复位晶体管；

所述第一辅助复位晶体管的第一极与所述第一下拉节点连接，第二极与所述第三非有效电平信号端连接，控制极与第一辅助复位信号端连接；

所述第二辅助复位晶体管的第一极与所述第二下拉节点连接，第二极与所述第四非有效电平信号端连接，控制极与第二辅助复位信号端连接。

4.根据权利要求2所述的移位寄存器，其特征在于，所述第一输入子电路至少包括第一晶体管；所述第一晶体管的第一极连接显示输入信号端，所述第一晶体管的第二极连接第一上拉节点，所述第一晶体管的控制极连接所述显示输入信号端；

所述第一输出子电路至少包括第二晶体管、第一电容；所述第二晶体管的第一极连接第一时钟信号端，所述第二晶体管的第二极连接所述第一电容的第一极板，所述第二晶体管的控制极连接所述第一上拉节点；所述第一电容的第一极板连接所述第二晶体管的第二极，所述第一电容的第二极板连接所述第二晶体管的控制极和所述第一上拉节点；

所述第一下拉控制子电路至少包括第三晶体管；所述第三晶体管的第一极连接第一有效电平信号端，所述第三晶体管的第二极连接所述第一下拉节点，所述第三晶体管的控制极连接所述第一有效电平信号端；

所述第一下拉子电路至少包括第四晶体管；所述第四晶体管的第一极连接所述第一下拉节点，所述第四晶体管的第二极连接第一非有效电平信号端，所述第四晶体管的控制极连接所述第一上拉节点；

所述第一复位子电路至少包括第五晶体管；所述第五晶体管的第一极连接所述第一上拉节点，所述第五晶体管的第二极连接所述第一非有效电平信号端，所述第五晶体管的控制极连接第一复位信号端；

所述第二输入子电路至少包括第二十六晶体管；所述第二十六晶体管的第一极连接显示输入信号端，所述第二十六晶体管的第二极连接所述第二上拉节点，所述第二十六晶体管的控制极连接所述显示输入信号端；

所述第二输出子电路至少包括第二十七晶体管和第六电容；所述第二七晶体管的第一极连接第二时钟信号端，所述第二十七晶体管的第二极连接所述第六电容的第一极板，所述第二十七晶体管的控制极连接所述第二上拉节点；所述第六电容的第一极板连接所述第二十七晶体管的第二极，所述第六电容的第二极板连接所述第二十七晶体管的控制极和所述第二上拉节点；

所述第二下拉控制子电路至少包括第二十八晶体管；所述第二十八晶体管的第一极连接所述第一有效电平信号端，所述第二十八晶体管的第二极连接所述第二下拉节点，所述第二十八晶体管的控制极连接第二有效电平信号端；

所述第二下拉子电路至少包括第二十九晶体管；所述第二十九晶体管的第一极连接所述第二下拉节点，所述第二十九晶体管的第二极连接所述第一非有效电平信号端，所述第二十九晶体管的控制极连接所述第二上拉节点；

所述第二复位子电路至少包括第三十晶体管；所述第三十晶体管的第一极连接所述第二上拉节点，所述第三十晶体管的第二极连接所述第一非有效电平信号端，所述第三十晶体管的控制极连接所述第一复位信号端。

5.根据权利要求1或2所述的移位寄存器，其特征在于，所述移位寄存器还包括：插黑子电路；

所述插黑子电路，被配置为在第一控制信号、第二控制信号、插黑级联输入信号的控制下，将所述插黑级联输入信号传输至所述第一上拉节点；

所述第一输出子电路还被配置为，在所述插黑子电路将所述插黑级联输入信号输出至所述第一上拉节点的情况下，所述第一输出子电路在所述第一上拉节点的电压的控制下，将所述第一时钟信号传输至所述第一扫描信号端，驱动所述至少一行子像素进行黑画面显示；

所述移位寄存器还包括第二扫描单元的情况下，

所述插黑子电路，还被配置为在所述第一控制信号、所述第二控制信号、所述插黑级联输入信号的控制下，将所述插黑级联输入信号传输至所述第二上拉节点；

所述第二输出子电路还被配置为，在所述插黑子电路将所述插黑级联输入信号输出至所述第二上拉节点的情况下，所述第二输出子电路在所述第二上拉节点的电压的控制下，将所述第二时钟信号传输至所述第二扫描信号端，驱动所述至少一行子像素进行黑画面显示。

6.根据权利要求5所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第三复位子电路；

所述第三复位子电路，被配置为在所述第二控制信号和第一插黑节点的电压控制下，将所述第一非有效电平信号传输至所述第一下拉节点；

当所述移位寄存器还包括所述第二扫描单元的情况下，所述第二扫描单元还包括：第四复位子电路；

所述第四复位子电路，被配置为在所述第二控制信号和所述第一插黑节点的电压控制下，将所述第一非有效电平信号传输至所述第二下拉节点。

7.根据权利要求6所述的移位寄存器，其特征在于，所示插黑子电路至少包括第六晶体管、第七晶体管、第八晶体管以及第二电容；

所述第六晶体管的第一极与插黑级联输入信号端连接，所述第六晶体管的第二极与所述第二电容的第一极板和所述第七晶体管的控制极连接，所述第六晶体管的控制极和第一控制信号端连接；

所述第七晶体管的第一极与所述插黑级联输入信号端连接，所述第七晶体管的第二极与所述第八晶体管的第一极连接，所述第七晶体管的控制极与所述第六晶体管的第二极和所述第二电容的第一极板连接；所述第一插黑节点为所述第六晶体管和所述第七晶体管的连接节点；

所述第八晶体管的第一极和所述第七晶体管的第二极相连接，所述第八晶体管的第二极和所述第一上拉节点连接，所述第八晶体管的控制极与所述第二控制信号端连接；

所述第二电容的第一极板和所述第六晶体管的第二极和所述第七晶体管的控制极连接，所述第二电容的第二极板与所述第一非有效电平信号端连接；

所述第三复位子电路包括第九晶体管和第十晶体管；

所述第九晶体管的第一极和所述第一下拉节点连接，所述第九晶体管的第二极和所述第十晶体管的第一极连接，所述第九晶体管的控制极和所述第二控制信号端连接；

所述第十晶体管的第一极和所述第九晶体管的第二极连接，所述第十晶体管的第二极和所述第一非有效电平信号端连接，所述第十晶体管的控制极和所述第一插黑节点连接；

当所述移位寄存器包括所述第二扫描单元时，所述插黑子电路还包括：第四十五晶体管；所述第四十五晶体管的第一极和第二插黑节点相连，所述第四十五晶体管的第二极和所述第二上拉节点相连，所述第四十五晶体管的控制极和所述第二控制信号端相连；所述第二插黑节点为所述第七晶体管和所述第八晶体管之间的连接点；

所述第四复位子电路包括：第三十一晶体管和第三十二晶体管；

所述第三十一晶体管的第一极和所述第二下拉节点连接，所述第三十一晶体管的第二极和所述第三十二晶体管的第一极连接，所述第三十一晶体管的控制极和所述第二控制信号端连接；

所述第三十二晶体管的第一极和所述第三十一晶体管的第二极连接，所述第三十二晶体管的第二极和所述第一非有效电平信号端连接，所述第三十二晶体管的控制极和所述第一插黑节点连接。

8.根据权利要求6所述的移位寄存器，其特征在于，所述第一辅助复位子电路的第一端与所述第三复位子电路中的第一辅助控制节点连接，第二端与第三非有效电平信号端连接；所述第一辅助复位信号包括所述第一控制信号；

所述第一辅助复位子电路，被配置为在所述第一控制信号的控制下，将所述第三非有效电平信号写入所述第一辅助控制节点；所述第一辅助控制节点处电压，被配置为在所述第二控制信号的控制下，传输至所述第一下拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，

所述第二辅助复位子电路的第一端与所述第四复位子电路中的第二辅助控制节点连接，第二端与所述第四非有效电平信号端连接；所述第二辅助复位信号包括所述第一控制信号；

所述第二辅助复位子电路，被配置为在所述第一控制信号的控制下，将所述第四非有效电平信号写入所述第二辅助控制节点；所述第二辅助控制节点处电压，被配置为在所述第二控制信号的控制下，传输至所述第二下拉节点。

9.根据权利要求8所述的移位寄存器，其特征在于，第一辅助复位子电路还包括第三辅助复位晶体管；

所述第三辅助复位晶体管的第一极和所述第一辅助控制节点连接，所述第三辅助复位晶体管的第二极与所述第三非有效电平信号端连接，控制极与第二控制信号端连接；所述第一辅助控制节点为第九晶体管和第十晶体管之间的连接节点；

所述第二辅助复位子电路还包括第四辅助复位晶体管；

所述第四辅助复位晶体管的第一极和所述第二辅助控制节点连接，所述第四辅助复位晶体管的第二极与所述第四非有效电平信号端连接，控制极与所述第一控制信号端连接；所述第二辅助控制节点为第三十晶体管和第三十一晶体管之间的连接节点。

10.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：消隐子电路；

所述消隐子电路，被配置为在第三控制信号、所述显示输入信号、第三时钟信号的控制下，将所述第三时钟信号传输至所述第一上拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，

所述消隐电路电路，还被配置为在第三控制信号、所述显示输入信号、第三时钟信号的控制下，将所述第三时钟信号传输至所述第二上拉节点。

11.根据权利要求10所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第五复位子电路；

所述第五复位子电路，被配置为在所述第三时钟信号和第一消隐节点的电压控制下，将所述第一非有效电平信号传输至所述第一下拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，

所述第二扫描单元还包括第六复位子电路；所述第六复位子电路，被配置为在所述第三时钟信号和所述第一消隐节点的电压控制下，将所述第一非有效电平信号传输至所述第二下拉节点。

12.根据权利要求11所述的移位寄存器，其特征在于，所述消隐子电路至少包括第二十一晶体管、第二十二晶体管、第二十三晶体管、第五电容；

其中，所述第二十一晶体管的第一极与显示输入信号端连接，所述第二十一晶体管的第二极与所述第五电容的第一极板和所述第二十二晶体管的控制极连接，所述第二十一晶体管的控制极和第三控制信号端连接；

所述第二十二晶体管的第一极与第三时钟信号端连接，所述第二十二晶体管的第二极与所述第二十三晶体管的第一极连接，所述第二十二晶体管的控制极与所述第二十一晶体管的第二极和所述第五电容的第一极板连接；

所述第二十三晶体管的第一极和所述第二十二晶体管的第二极相连接，所述第二十三晶体管的第二极和所述第一上拉节点连接，所述第二十三晶体管的控制极与所述第三时钟信号端连接；第五电容的第一极板和所述第二十一晶体管的第二极和所述第二十二晶体管的控制极连接，所述第二电容的第二极板与第一非有效电平信号端连接；所述第二十一晶体管、所述第二十二晶体管和所述第五电容的连接节点为第一消隐节点；

所述第五复位子电路包括所述第二十四晶体管和所述第二十五晶体管；

所述第二十四晶体管的第一极和所述第一下拉节点相连，所述第二十四晶体管的第二极和所述第二十五晶体管的第二极相连，所述第二十四晶体管的控制极和所述第三时钟信号端相连；

所述第二十五晶体管的第一极和所述第二十四晶体管的第二极相连，所述第二十五晶体管的第二极和所述第一非有效电平信号端相连，所述第二十五晶体管的控制极和所述第一消隐节点相连；

当所述移位寄存器还包括所述第二扫描单元时，所述消隐子电路还包括所述第四十六晶体管；

所述第四十六晶体管的第一极和第二消隐节点相连，所述第四十六晶体管的第二极和所述第二上拉节点相连，所述第四十六晶体管的控制极和所述第二控制信号端相连；所述第二消隐节点为所述第二十二晶体管和所述第二十三晶体管之间的连接节点；

所述第六复位子电路包括第三十七晶体管和第三十八晶体管；

所述第三十七晶体管的第一极和所述第二下拉节点相连，所述第三十七晶体管的第二极和所述第三十八晶体管的第二极相连，所述第三十七晶体管的控制极和所述第三时钟信号端相连；

所述第三十八晶体管的第一极和所述第三十七晶体管的第二极相连，所述第三十八晶体管的第二极和所述第一非有效电平信号端相连，所述第三十八晶体管的控制极和所述第一消隐节点相连。

13.根据权利要求11所述的移位寄存器，其特征在于，所述第一辅助复位子电路的第一端与所述第五复位子电路中的第三辅助控制节点连接，第二端与第三非有效电平信号端连接；所述第一辅助复位信号包括所述第三控制信号；

所述第一辅助复位子电路，被配置为在所述第三控制信号的控制下，将所述第三非有效电平信号写入所述第三辅助控制节点；所述第三辅助控制节点处电压，被配置为在所述第三时钟信号的控制下，传输至所述第一下拉节点；

当所述移位寄存器还包括所述第二扫描单元的情况下，

所述第二辅助复位子电路的第一端与所述第六复位子电路中的第四辅助控制节点连接，第二端与第四非有效电平信号端连接；所述第二辅助复位信号包括所述第三控制信号；

所述第二辅助复位子电路，被配置为在所述第三控制信号的控制下，将所述第四非有效电平信号写入所述第四辅助控制节点；所述第四辅助控制节点处电压，被配置为在所述第三时钟信号的控制下，传输至所述第二下拉节点。

14.根据权利要求13所述的移位寄存器，其特征在于，所述第三辅助控制节点与所述第一辅助控制节点相连；所述第一辅助复位子电路还包括第三辅助复位晶体管；

所述第三辅助复位晶体管的第一极和所述第一辅助控制节点连接，所述第三辅助复位晶体管的第二极与所述第三非有效电平信号端连接，控制极与所述第二控制信号端连接；所述第一辅助控制节点为第九晶体管和第十晶体管之间的连接节点；

所述第二辅助复位子电路还包括第四辅助复位晶体管；

所述第四辅助复位晶体管的第一极和第二辅助控制节点连接，所述第四辅助复位晶体管的第二极与第四非有效电平信号端连接，控制极与所述第一控制信号端连接；所述第二辅助控制节点为第三十一晶体管和第三十二晶体管之间的连接节点。

15.根据权利要求13或14所述的移位寄存器，其特征在于，所述第一辅助复位子电路还包括第五辅助复位晶体管；

所述第五辅助复位晶体管的第一极和第三辅助控制节点相连，所述第五辅助复位晶体管的第二极和所述第三非有效电平信号端相连，所述第五辅助复位晶体管的控制极和第三控制信号端相连；

所述第二辅助复位子电路还包括：第六辅助复位晶体管；

所述第六辅助复位晶体管的第一极和第四辅助控制节点相连，所述第六辅助复位晶体管的第二极和所述第四非有效电平信号端相连，所述第六辅助复位晶体管的控制极和所述第三控制信号端相连。

16.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第七复位子电路；

所述第七复位子电路，被配置为在级联的第一移位信号的控制下，将所述第一非有效电平信号写入所述第一上拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，

所述第二扫描单元还包括第八复位子电路；

所述第八复位子电路，被配置为在级联的所述第一移位信号的控制下，将所述第一非有效电平信号写入所述第二上拉节点。

17.根据权利要求1所述的移位寄存器，其特征在于，所述第七复位子电路包括：第六十七晶体管和第六十八晶体管，所述第六十七晶体管的第一极和所述第一上拉节点相连，所述第六十七晶体管的第二极和所述第六十八晶体管的第一极相连，所述第六十七晶体管的控制极和所述移位寄存器级联的第一移位信号端相连；

所述第六十八晶体管的第一极和所述第六十七晶体管的第二极相连，所述第六十八晶体管的第二极和所述第一非有效电平信号端相连，所述第六十八晶体管的控制极与所述移位寄存器级联的所述第一移位信号端相连相连；

所述第八复位子电路包括第六十九晶体管；

所述第六十九晶体管的第一极和所述第二上拉节点相连，所述第六十九晶体管的第一极和防漏电节点相连，所述第六十九晶体管的控制极和所述移位寄存器级联的所述第一移位信号端相连。

18.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将第四时钟信号传输至第一移位信号端；

所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将第六时钟信号传输至第一感测信号端，驱动所述至少一行子像素进行复位；或，

在所述插黑子电路将所述插黑输入信号传输至所述第一上拉节点的情况下，所述第一输出子电路还被配置为在所述第一上拉节点的电压的控制下，将所述第六时钟信号传输至所述第一感测信号端，驱动所述至少一行子像素进行黑画面显示；

当所述移位寄存器还包括第二扫描单元的情况下，

所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将第五时钟信号传输至第二移位信号端；

所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将第七时钟信号传输至第二感测信号端，驱动所述至少一行子像素进行复位；或，

在所述插黑子电路将所述插黑输入信号传输至所述第二上拉节点的情况下，所述第二输出子电路还被配置为在所述第二上拉节点的电压的控制下，将所述第七时钟信号传输至所述第二感测信号端，驱动所述至少一行子像素进行黑画面显示。

19.根据权利要求18所述的移位寄存器，其特征在于，所述第一输出子电路还包括：第十三晶体管、第十四晶体管、第三电容以及第四电容；其中，

所述第十三晶体管的第一极和第四时钟信号端相连，所述第十三晶体管的第二极和所述第一移位信号端以及所述第三电容的第二极板相连，所述第十三晶体管的控制极和所述第一上拉节点以及所述第三电容的第一极板相连；

所述第三电容的第一极板和所述第一上拉节点以及所述第十三晶体管的控制极相连，所述第三电容的第二极板和所述第一移位信号端以及所述第十三晶体管的第二极相连；

所述第十四晶体管的第一极和所述第六时钟信号端相连，所述第十四晶体管的第二极和第一感测信号端以及所述第四电容的第二极板相连，所述第十四晶体管的控制极和所述第一上拉节点以及所述第四电容的第一极板相连；

所述第四电容的第一极板和所述第一上拉节点以及所述第十四晶体管的控制极相连，所述第四电容的第二极板和所述第一感测信号端以及所述第十四晶体管的第二极相连；

所述第二输出子电路还包括：第三十五晶体管、第三十六晶体管、第七电容以及第八电容；其中，

所述第三十五晶体管的第一极和第五时钟信号端相连，所述第三十五晶体管的第二极和第二移位信号端以及所述第七电容的第二极板相连，所述第三十五晶体管的控制极和所述第二上拉节点以及所述第七电容的第一极板相连；

所述第七电容的第一极板和所述第二上拉节点以及所述第三十五晶体管的控制极相连，所述第七电容的第二极板和所述第二移位信号端以及所述第十三晶体管的第二极相连；

所述第三十六晶体管的第一极和第七时钟信号端相连，所述第三十六晶体管的第二极和所述第二感测信号端以及所述第八电容的第二极板相连，所述第三十六晶体管的控制极和所述第二上拉节点以及所述第八电容的第一极板相连；

所述第八电容的第一极板和所述第二上拉节点以及所述第三十六晶体管的控制极相连，所述第八电容的第二极板和所述第二感测信号端以及所述第三十六晶体管的第二极相连。

20.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第一降噪子电路；

所述第一降噪子电路，被配置为在所述第一下拉节点的电压控制下，将第二非有效电平信号传输至所述第一扫描信号端并将所述第一非有效电平信号传输至所述第一上拉节点；

当所述第一输出子电路被配置为将所述第六时钟信号传输至所述第一感测信号端时：所述第一降噪子电路还被配置为在所述第一下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第一感测信号端；

当所述第一输出子电路被配置为将所述第四时钟信号传输至所述第一移位信号端时：所述第一降噪子电路还被配置为在所述第一下拉节点的电压的控制下，将所述第一非有效电平信号传输至所述第一移位信号端；

当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括：第二降噪子电路；

所述第二降噪子电路，被配置为在所述第二下拉节点的电压控制下，将第二非有效电平信号传输至所述第二扫描信号端并将所述第一非有效电平信号传输至所述第二上拉节点；

当所述第二输出子电路被配置为将所述第七时钟信号传输至所述第二感测信号端时：所述第二降噪子电路还被配置为在所述第二下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第二感测信号端；

当所述第二输出子电路被配置为将所述第五时钟信号传输至所述第二移位信号端时：所述第二降噪子电路还被配置为在所述第二下拉节点的电压的控制下，将所述第二非有效电平信号传输至所述第二移位信号端。

21.根据权利要求20所述的移位寄存器，其特征在于，所述第一降噪子电路至少包括：第十七晶体管、第十八晶体管、第十九晶体管以及第二十晶体管；

所述第十七晶体管的第一极和所述第一上拉节点相连，所述第十七晶体管的第二极和所述第一非有效电平信号端相连，所述第十七晶体管的控制极和所述第一下拉节点相连；

所述第十八晶体管的第一极和所述第一移位信号端相连，所述第十八晶体管的第二极和所述第一非有效电平信号端相连，所述第十八晶体管的控制极和所述第一下拉节点相连；

所述第十九晶体管的第一极和所述第一扫描信号端相连，所述第十九晶体管的第二极和所述第二非有效电平信号端相连，所述第十九晶体管的控制极和所述第一下拉节点相连；

所述第二十晶体管的第一极和所述第一感测信号端相连，所述第二十晶体管的第二极和所述第二非有效电平信号端相连，所述第二十晶体管的控制极和所述第一下拉节点相连；

所述第二降噪子电路至少包括：第三十九晶体管、第四十晶体管、第四十一晶体管以及第四十二晶体管；其中，

所述第三十九晶体管的第一极和所述第二上拉节点相连，所述第三十九晶体管的第二极和所述第一非有效电平信号端相连，所述第三十九晶体管的控制极和所述第二下拉节点相连；

所述第四十晶体管的第一极和所述第二移位信号端相连，所述第四十晶体管的第二极和所述第一非有效电平信号端相连，所述第四十晶体管的控制极和所述第二下拉节点相连；

所述第四十一晶体管的第一极和所述第二扫描信号端相连，所述第四十一晶体管的第二极和所述第二非有效电平信号端相连，所述第四十一晶体管的控制极和所述第一下拉节点相连；

所述第四十二晶体管的第一极和所述第二感测信号端相连，所述第四十二晶体管的第二极和所述第二非有效电平信号端相连，所述第四十二晶体管的控制极和所述第二下拉节点相连。

22.根据权利要求1或2所述的移位寄存器，其特征在于，所述移位寄存器还包括：第九复位子电路和第十复位子电路；

所述第九复位子电路，被配置为在第二复位信号的控制下，将所述第一非有效电平信号写入所述第一上拉节点；所述第十复位子电路，被配置为在显示输入信号的控制下，将所述第一非有效电平信号写入所述第一下拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括第十一复位子电路和第十二复位子电路；

所述第十一复位子电路，被配置为在所述第二复位信号的控制下，将所述第一非有效电平信号写入所述第二上拉节点；所述第十二复位子电路，被配置为在所述显示输入信号的控制下，将所述第一非有效电平信号写入所述第二下拉节点。

23.根据权利要求22所述的移位寄存器，其特征在于，所述第九复位子电路包括第十一晶体管；所述第十一晶体管的第一极与所述第一上拉节点相连，所述第十一晶体管的第二极与所述第一非有效电平信号端相连，所述第十一晶体管的控制极与所述第二复位信号端相连；

所述第十复位子电路包括第十二晶体管；所述第十二晶体管的第一极和所述第一下拉节点相连，所述第十二晶体管的第二极与所述第一非有效电平信号端相连，所述第十二晶体管的控制极与所述显示输入信号端相连；

所述第十一复位子电路包括第三十三晶体管；其中，所述第三十三晶体管的第一极与所述第二上拉节点相连，所述第三十三晶体管的第二极与所述第一非有效电平信号端相连，所述第三十三晶体管的控制极与所述第二复位信号端相连；

第十二复位子电路包括第三十四晶体管；所述第三十四晶体管的第一极和所述第二下拉节点相连，所述第三十四晶体管的第二极与所述第一非有效电平信号端相连，所述第三十四晶体管的控制极与所述第二移位信号端相连。

24.根据权利要求1或2所述的移位寄存器，其特征在于，所述第一扫描单元还包括：第十三复位子电路；

所述第十三复位子电路，被配置为在第三复位信号和插黑节点的电压的控制下，将所述第一非有效电平信号写入所述第一上拉节点；

当所述移位寄存器还包括第二扫描单元的情况下，所述第二扫描单元还包括：第十四复位子电路；

所述第十四复位子电路，被配置为在所述第三复位信号和所述插黑节点的电压的控制下，将所述第一非有效电平信号写入所述第二上拉节点。

25.根据权利要求24所述的移位寄存器，其特征在于，第十三复位子电路至少包括第十五晶体管和第十六晶体管；

所述第十五晶体管的第一极和所述第一上拉节点相连，所述第十五晶体管的第二极和所述第十六晶体管的第一极相连，所述第十五晶体管的控制极和第一插黑节点相连；

所述第十六晶体管的第一极和所述第十五晶体管的第二极相连，所述第十六晶体管的第二极和所述第一非有效电平信号端相连，所述第十六晶体管的控制极和第三复位信号端相连；

所述第十四复位子电路至少包括第四十三晶体管和第四十四晶体管；

所述第四十三晶体管的第一极和所述第二上拉节点相连，所述第四十三晶体管的第二极和所述第四十四晶体管的第一极相连，所述第四十三晶体管的控制极和所述第一插黑节点相连；

所述第四十四晶体管的第一极和所述第四十三晶体管的第二极相连，所述第四十四晶体管的第二极和所述第一非有效电平信号端相连，所述第四十四晶体管的控制极和所述第三复位信号端相连。

26.根据权利要求2所述的移位寄存器，其特征在于，还包括：防漏电子电路；所述防漏电子电路的第一端与防漏电节点相连，所述防漏电子电路的第二端与第一有效电平信号端相连，所述防漏电子电路的控制端与所述第一上拉节点相连；

其中，所述防漏电节点为插黑子电路、消隐子电路、所述第一输入子电路、所述第一复位子电路、所述第一降噪子电路、第九复位子电路、第十三复位子电路、所述第二输入子电路、所述第二复位子电路、所述第二降噪子电路、第十复位子电路以及第十四复位子电路的连接节点。

27.一种栅极驱动电路，包括：多级级联的如权利要求1-26中任一项所述的移位寄存器。

28.一种显示装置，其特征在于，包括如权利要求27所述的栅极驱动电路。

Images