CN113257186B - 扫描驱动电路、显示面板及显示装置 - Google Patents

Abstract

一种扫描驱动电路，包括：多个移位寄存器和多条时钟信号线。移位寄存器包括：输入电路、插黑电路、输出电路。输入电路与扫描输入信号端及上拉节点电连接。插黑电路与第一时钟信号端、插黑输入信号端、第一电压信号端、第二时钟信号端及上拉节点电连接。输出电路与上拉节点、第三时钟信号端、移位信号端、第四时钟信号端及第一输出信号端电连接。所述多个移位寄存器包括多个第一移位寄存器和多个第二移位寄存器。其中，第一移位寄存器中的第三时钟信号端和第四时钟信号端，与同一时钟信号线电连接。第二移位寄存器中的第三时钟信号端和第四时钟信号端，分别与不同的时钟信号线电连接。

Description

扫描驱动电路、显示面板及显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种扫描驱动电路、显示面板及显示装置。

背景技术

扫描驱动电路为显示装置中的重要组成部分。扫描驱动电路可以包括多级级联的移位寄存器，每一级移位寄存器可以与显示装置中的一行走线电连接电连接。扫描驱动电路可以向显示装置中的多条走线(例如栅线或使能信号线等)中逐行输入扫描信号，以使得显示装置能够进行画面显示。

在显示装置中设置扫描驱动电路，能够有效降低成本、提高良率。

发明内容

一方面，提供一种扫描驱动电路。所述扫描驱动电路，包括：多个移位寄存器和多条时钟信号线。移位寄存器包括：输入电路、插黑电路、输出电路、扫描输入信号端、第一时钟信号端、插黑输入信号端、第一电压信号端、第二时钟信号端、第三时钟信号端、移位信号端、第四时钟信号端及第一输出信号端。所述输入电路与所述扫描输入信号端及上拉节点电连接；所述输入电路被配置为，响应于在所述扫描输入信号端处接收的输入信号，将所述扫描输入信号传输至所述上拉节点。所述插黑电路与所述第一时钟信号端、所述插黑输入信号端、所述第一电压信号端、所述第二时钟信号端及所述上拉节点电连接；所述插黑电路被配置为，在所述第一时钟信号端所传输的第一时钟信号、所述插黑输入信号端所传输的插黑输入信号及所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二时钟信号传输至所述上拉节点。所述输出电路与所述上拉节点、所述第三时钟信号端、所述移位信号端、所述第四时钟信号端及所述第一输出信号端电连接；所述输出电路被配置为，在所述上拉节点的电压的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述移位信号端；及，在所述上拉节点的电压的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第一输出信号端。其中，所述多个移位寄存器包括多个第一移位寄存器和多个第二移位寄存器。第一移位寄存器中的第三时钟信号端和第四时钟信号端，与同一时钟信号线电连接。第二移位寄存器中的第三时钟信号端和第四时钟信号端，分别与不同的时钟信号线电连接。

在一些实施例中，任意相邻的两个第二移位寄存器之间，设置有至少一个第一移位寄存器。

在一些实施例中，所述多个移位寄存器包括多个移位寄存器组；一个移位寄存器组包括至少一个所述第一移位寄存器和至少一个第二移位寄存器。第M个移位寄存器组中所述第二移位寄存器的移位信号端，与第M+1个移位寄存器组中至少一个所述移位寄存器的插黑输入信号端电连接；其中，M为正整数。

在一些实施例中，所述移位寄存器组包括多个所述第一移位寄存器和一个所述第二移位寄存器。第M个移位寄存器组中所述第二移位寄存器的移位信号端，与第M+1个移位寄存器组中各所述移位寄存器的插黑输入信号端电连接。

在一些实施例中，第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端，及第M+1个移位寄存器组中所述第二移位寄存器的第三时钟信号端，分别与不同的时钟信号线电连接。

在一些实施例中，第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端，及第M+2个移位寄存器组中所述第二移位寄存器的第三时钟信号端，与同一时钟信号线电连接。

在一些实施例中，在所述移位寄存器组包括多个所述第二移位寄存器的情况下，同一所述移位寄存器组中多个所述第二移位寄存器的第三时钟信号端，分别与不同的时钟信号线电连接。

在一些实施例中，与所述多个移位寄存器的第四时钟信号端电连接的时钟信号线的数量为，第M个移位寄存器组和第M+1个移位寄存器组所包括的移位寄存器的数量之和。与所述多个第二移位寄存器的第三时钟信号端电连接的时钟信号线的数量，为第M个移位寄存器组和第M+1个移位寄存器组所包括的第二移位寄存器的数量之和。

在一些实施例中，所述移位寄存器组包括七个所述第一移位寄存器和一个所述第二移位寄存器。所述多条时钟信号线包括：与第M个移位寄存器组中第一个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第一子时钟信号线；与第M个移位寄存器组中第二个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第二子时钟信号线；与第M个移位寄存器组中第三个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第三子时钟信号线；与第M个移位寄存器组中第四个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第四子时钟信号线；与第M个移位寄存器组中第五个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第五子时钟信号线；与第M个移位寄存器组中第六个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第六子时钟信号线；与第M个移位寄存器组中第七个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第七子时钟信号线；与第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端电连接的第八子时钟信号线；与第M个移位寄存器组中所述第二移位寄存器的第四时钟信号端电连接的第九子时钟信号线；与第M+1个移位寄存器组中第一个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十子时钟信号线；与第M+1个移位寄存器组中第二个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十一子时钟信号线；与第M+1个移位寄存器组中第三个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十二子时钟信号线；与第M+1个移位寄存器组中第四个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十三子时钟信号线；与第M+1个移位寄存器组中第五个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十四子时钟信号线；与第M+1个移位寄存器组中第六个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十五子时钟信号线；与第M+1个移位寄存器组中第七个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十六子时钟信号线；与第M+1个移位寄存器组中所述第二移位寄存器的第三时钟信号端电连接的第十七子时钟信号线；以及，与第M+1个移位寄存器组中所述第二移位寄存器的第四时钟信号端电连接的第十八子时钟信号线。

在一些实施例中，所述移位寄存器组所包括的多个所述移位寄存器中，至少两个所述移位寄存器共用一个所述插黑电路。

在一些实施例中，所述移位寄存器还包括：第五时钟信号端和第二输出信号端。所述输出电路还与所述第五时钟信号端及所述第二输出信号端电连接；所述输出电路还被配置为，在所述上拉节点的电压的控制下，将在所述第五时钟信号端处接收的第五时钟信号传输至所述第二输出信号端。

在一些实施例中，所述插黑电路包括：插黑控制子电路、插黑输入子电路及插黑传输子电路。所述插黑控制子电路与所述第一时钟信号端、所述插黑输入信号端、所述第一电压信号端及第一插黑节点电连接；所述插黑控制子电路被配置为，在所述第一时钟信号的控制下，将在所述插黑输入信号端处接收的插黑输入信号传输至所述第一插黑节点。所述插黑输入子电路与所述第一插黑节点、所述第二时钟信号端及第二插黑节点电连接；所述插黑输入子电路被配置为，在所述第一插黑节点的电压的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述第二插黑节点。所述插黑传输子电路与所述第二时钟信号端、所述第二插黑节点及所述上拉节点电连接；所述插黑传输子电路被配置为，在所述第二时钟信号的控制下，将来自所述第二插黑节点的第二时钟信号传输至所述上拉节点。

在一些实施例中，所述输入电路包括：第一晶体管。所述第一晶体管的控制极与所述扫描输入信号端电连接，所述第一晶体管的第一极与所述扫描输入信号端电连接，所述第一晶体管的第二极与所述上拉节点电连接。在所述插黑电路包括插黑控制子电路、插黑输入子电路及插黑传输子电路的情况下，所述插黑控制子电路包括：第二晶体管和第一电容器。所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述插黑输入信号端电连接，所述第二晶体管的第二极与所述第一插黑节点电连接。所述第一电容器的第一端与所述第一插黑节点电连接，所述第一电容器的第二端与所述第一电压信号端电连接。所述插黑输入子电路包括：第三晶体管。所述第三晶体管的控制极与所述第一插黑节点电连接，所述第三晶体管的第一极与所述第二时钟信号端电连接，所述第三晶体管的第二极与所述第二插黑节点电连接。所述插黑传输子电路包括：第四晶体管。所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二插黑节点电连接，所述第四晶体管的第二极与所述上拉节点电连接。所述输出电路包括：第五晶体管、第六晶体管和第二电容器。所述第五晶体管的控制极与所述上拉节点电连接，所述第五晶体管的第一极与所述第三时钟信号端电连接，所述第五晶体管的第二极与所述移位信号端电连接。所述第六晶体管的控制极与所述上拉节点电连接，所述第六晶体管的第一极与所述第四时钟信号端电连接，所述第六晶体管的第二极与所述第一输出信号端电连接。所述第二电容器的第一端与所述上拉节点电连接，所述第二电容器的第二端与所述第一输出信号端电连接。

在一些实施例中，在所述输出电路还与第五时钟信号端及第二输出信号端电连接的情况下，所述输出电路还包括：第七晶体管和第三电容器。所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与所述第五时钟信号端电连接，所述第七晶体管的第二极与所述第二输出信号端电连接。所述第三电容器的第一端与所述上拉节点电连接，所述第三电容器的第二端与所述第二输出信号端电连接。

在一些实施例中，所述移位寄存器还包括：控制电路、第一复位电路、第二复位电路、第三复位电路、第四复位电路、第二电压信号端、第三电压信号端、第一复位信号端和第二复位信号端。所述控制电路与所述第二电压信号端、所述上拉节点、所述第一电压信号端及下拉节点电连接；所述控制电路被配置为，响应于在所述第二电压信号端处接收的第二电压信号，将所述第二电压信号传输至所述下拉节点，并且，在所述上拉节点的电压的控制下，将在所述第一电压信号端处接收的第一电压信号传输至所述下拉节点。所述第一复位电路与所述第一复位信号端、所述上拉节点及所述第一电压信号端电连接；所述第一复位电路被配置为，在所述第一复位信号端所传输的第一复位信号的控制下，将所述第一电压信号传输至所述上拉节点。所述第二复位电路与所述第一插黑节点、所述第二复位信号端、所述上拉节点及所述第一电压信号端电连接；所述第二复位电路被配置为，在所述第一插黑节点的电压及所述第二复位信号端所传输的第二复位信号的控制下，将所述第一电压信号传输至所述上拉节点。所述第三复位电路与所述下拉节点、所述上拉节点及所述第一电压信号端电连接；所述第三复位电路被配置为，在所述下拉节点的电压的控制下，将所述第一电压信号传输至所述上拉节点。所述第四复位电路与所述上拉节点、所述移位信号端、所述第一输出信号端、所述第一电压信号端及所述第三电压信号端电连接；所述第四复位电路被配置为，在所述上拉节点的控制下，将所述第一电压信号传输至所述移位信号端，并将所述第三电压信号传输至所述第一输出信号端。在所述输出电路还与第五时钟信号端及第二输出信号端电连接的情况下，所述第四复位电路还与所述第二输出信号端电连接；所述第四复位电路还被配置为，在所述上拉节点的控制下，将所述第三电压信号传输至所述第二输出信号端。

在一些实施例中，所述控制电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管。所述第八晶体管的控制极与所述第二电压信号端电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极及所述第十晶体管的第一极电连接。所述第九晶体管的第一极与所述第二电压信号端电连接，所述第九晶体管的第二极与所述下拉节点电连接。所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压信号端电连接。所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述下拉节点电连接，所述第十一晶体管的第二极与所述第一电压信号端电连接。所述第一复位电路包括：第十二晶体管。所述第十二晶体管的控制极与所述第一复位信号端电连接，所述第十二晶体管的第一极与所述上拉节点电连接，所述第十二晶体管的第二极与所述第一电压信号端电连接。所述第二复位电路包括：第十三晶体管和第十四晶体管。所述第十三晶体管的控制极与所述第一插黑节点电连接，所述第十三晶体管的第一极与所述上拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接。所述第十四晶体管的控制极与所述第二复位信号端电连接，所述第十四晶体管的第二极与所述第一电压信号端电连接。所述第三复位电路包括：第十五晶体管。所述第十五晶体管的控制极与所述下拉节点电连接，所述第十五晶体管的第一极与所述上拉节点电连接，所述第十五晶体管的第二极与所述第一电压信号端电连接。所述第四复位电路包括：第十六晶体管、第十七晶体管和第十八晶体管。所述第十六晶体管的控制极与所述下拉节点电连接，所述第十六晶体管的第一极与所述移位信号端电连接，所述第十六晶体管的第二极与所述第一电压信号端电连接。所述第十七晶体管的控制极与所述下拉节点电连接，所述第十七晶体管的第一极与所述第一输出信号端电连接，所述第十七晶体管的第二极与所述第三电压信号端电连接。所述第十八晶体管的控制极与所述下拉节点电连接，所述第十八晶体管的第一极与所述第二输出信号端电连接，所述第十八晶体管的第二极与所述第三电压信号端电连接。

另一方面，提供一种显示面板。所述显示面板包括：如上述任一实施例所述的扫描驱动电路。

又一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示面板。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据本公开一些实施例中的一种显示装置的结构图；

图2为根据本公开一些实施例中的一种显示面板的结构图；

图3为根据本公开一些实施例中的另一种显示面板的结构图；

图4为根据本公开一些实施例中的一种子像素的电路图；

图5为根据相关技术中的一种对应于图4所示子像素的时序图；

图6为根据本公开一些实施例中对应于图4所示子像素的时序图；

图7为根据本公开一些实施例中的一种移位寄存器的结构图；

图8为根据本公开一些实施例中的一种移位寄存器的电路图；

图9为根据本公开一些实施例中的另一种移位寄存器的结构图；

图10为根据本公开一些实施例中的另一种移位寄存器的电路图；

图11为根据本公开一些实施例中的又一种移位寄存器的结构图；

图12为根据本公开一些实施例中的又一种移位寄存器的电路图；

图13为根据本公开一些实施例中的又一种移位寄存器的结构图；

图14为根据本公开一些实施例中的又一种移位寄存器的电路图；

图15为根据本公开一些实施例中的一种扫描驱动电路的结构图；

图16为根据本公开一些实施例中的另一种扫描驱动电路的结构图；

图17为根据本公开一些实施例中的一种插黑电路的电路图；

图18为根据本公开一些实施例中的又一种扫描驱动电路的结构图；

图19为根据本公开一些实施例中的又一种扫描驱动电路的结构图；

图20为根据本公开一些实施例中的一种对应于图19所示的扫描驱动电路的时序控制图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管(例如氧化物薄膜晶体管)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在一些实施例中，移位寄存器所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开的实施例提供的电路中，上拉节点和下拉节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

在本公开的实施例中，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)。术语“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。

下面，在本公开的实施例提供的电路中，以晶体管均以N型晶体管为例进行说明。

本公开的一些实施例提供了一种扫描驱动电路100、显示面板1000及显示装置2000。以下对扫描驱动电路100、显示面板1000及显示装置2000分别进行介绍。

本公开的一些实施例提供一种显示装置2000，如图1所示。该显示装置2000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

在一些示例中，如图1所示。显示装置2000包括上述显示面板1000。

示例性的，上述显示装置2000还可以包括框架、电路板、源极驱动芯片以及其他电子配件等。其中，显示面板1000例如可以设置在该框架内。

上述显示面板1000的类型包括多种，可以根据实际需要选择设置。

示例性的，上述显示面板1000可以为：有机发光二极管(Organic Light EmittingDiode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示面板等，本公开对此不做具体限定。

下面以上述显示面板1000为OLED显示面板为例，对本公开的一些实施例进行示意性说明。

在一些实施例中，如图2和图3所示，上述显示面板1000具有显示区A，以及设置在显示区A旁侧的边框区B。其中，“旁侧”指的是显示区A的一侧、两侧、三侧或者周侧等，也即，边框区B可以位于显示区A的一侧、两侧或三侧，或者，边框区B可以围绕显示区A设置。

在一些示例中，如图2和图3所示，上述显示面板1000可以包括：上述扫描驱动电路100和衬底200。该衬底200用于承载扫描驱动电路100。

此处，扫描驱动电路100既可以位于边框区B，也可以位于显示区A。本公开对此不做限定。

上述衬底200的类型包括多种，可以根据实际需要选择设置。

示例性的，衬底200可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。

示例性的，衬底200可以为柔性衬底。该柔性衬底例如可以为PET(Polyethyleneterephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate twoformic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。此时，显示面板1000可以为柔性显示面板。

此处，扫描驱动电路100例如可以为发光控制电路，也可以为栅极驱动电路。其中，本公开以扫描驱动电路100为栅极驱动电路为例进行示意性说明。

在一些示例中，如图2和图3所示，上述显示面板1000还可以包括：设置在衬底200的一侧、且位于显示区A的多个子像素P。该多个子像素P例如可以沿第一方向X排列为多行，沿第二方向Y排列为多列。其中，每行子像素P可以包括多个子像素P，每列子像素P可以包括多个子像素P。

此处，第一方向X和第二方向Y相互交叉。第一方向X和第二方向Y之间的夹角可以根据实际需要选择设置。示例性的，第一方向X和第二方向Y之间的夹角可以为85°、89°或90°等。

在一些示例中，如图2和图3所示，上述显示面板1000还可以包括：设置在衬底200的一侧、且位于显示区A的多条栅线GL以及多条数据线DL。其中，该多条栅线GL沿第一方向X延伸，该多条数据线DL沿第二方向Y延伸。

示例性的，可以将沿第一方向X排列成一行的子像素P称为同一行子像素P，将沿第二方向Y排列成一列的子像素P称为同一列子像素P。同一行子像素P可以与一条栅线GL电连接，同一列子像素P可以与一条数据线DL电连接。

在一些示例中，如图4所示，上述多个子像素P中，每个子像素P可以包括像素驱动电路及与该像素驱动电路电连接的发光器件。该发光器件可以为OLED。

示例性的，一条栅线GL可以与同一行子像素P中的多个像素驱动电路电连接，一条数据线DL可以与同一列子像素P中的多个像素驱动电路电连接。

上述像素驱动电路的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路的结构可以包括“2T1C”、“3T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。其中，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。

此处，在显示面板1000使用的过程中，像素驱动电路中的晶体管及发光器件的稳定性可能会下降(例如驱动晶体管的阈值电压漂移)，影响显示面板1000的显示效果，这样便需要对子像素P进行补偿。

对子像素P进行补偿的方式可以包括多种，可以根据实际需要选择设置。例如，可以在子像素P中设置像素补偿电路，以利用该像素补偿电路对子像素P进行内部补偿。又如，可以通过子像素P内部的晶体管对驱动晶体管或发光器件进行感测，并将感测到的数据传输到外部感应电路，以利用该外部感应电路计算需要补偿的驱动电压值并进行反馈，从而实现对子像素P的外部补偿。

本公开以采用外部补偿的方式(对驱动晶体管进行感测)，且像素驱动电路采用“3T1C”的结构为例，对子像素P的结构及工作过程进行示意性说明。

示例性的，如图4所示，像素驱动电路可以包括：开关晶体管T1、驱动晶体管T2、感测晶体管T3和存储电容器Cst。

例如，如图4所示，开关晶体管T1的控制极与第一扫描信号端G1电连接，开关晶体管T1的第一极与数据信号端Data电连接，开关晶体管T1的第二极与第一节点G电连接。其中，开关晶体管T1被配置为，响应于在第一扫描信号端G1处接收的第一扫描信号，将在数据信号端Data处接收的数据信号传输至第一节点G。

此处，数据信号例如包括检测数据信号和显示数据信号。其中，检测数据信号用在消隐时段，显示数据信号用在显示时段。关于显示时段和消隐时段，可以参照下面一些实施例中的说明，此处不再赘述。

例如，如图4所示，驱动晶体管T2的控制极与第一节点G电连接，驱动晶体管T2的第一极与第四电压信号端ELVDD电连接，驱动晶体管T2的第二极与第二节点S电连接。其中，驱动晶体管T2被配置为，在第一节点G的电压的控制下，将在第四电压信号端ELVDD处接收的第四电压信号传输至第二节点S。

例如，如图4所示，存储电容器Cst的第一端与第一节点G电连接，存储电容器Cst的第二端与第二节点S电连接。其中，开关晶体管T1在对第一节点G进行充电的过程中，同时对存储电容器Cst进行充电。

例如，如图4所示，发光器件的阳极与第二节点S电连接，发光器件的阴极与第五电压信号端ELVSS电连接。发光器件被配置为，在来自第二节点S处的第四电压信号和第五电压信号端ELVSS所传输的第五电压信号的相互配合下，进行发光。

例如，如图4所示，感测晶体管T3的控制极与第二扫描信号端G2电连接，感测晶体管T3的第一极与第二节点S电连接，感测晶体管T3的第二极与感测信号端Sense电连接。其中，感测晶体管T3被配置为，响应于在第二扫描信号端G2处接收的第二扫描信号，检测驱动晶体管T2的电特性以实现外部补偿。该电特性例如包括驱动晶体管T2的阈值电压和/或载流子迁移率。

此处，感测信号端Sense可以提供复位信号或获取感测信号，其中，复位信号用于在显示时段对第二节点S进行复位，获取感测信号用于在消隐时段获取驱动晶体管T2的阈值电压。

基于像素驱动电路的结构，如图2所示，同一行子像素P中的多个像素驱动电路可以与两条栅线GL(也即第一栅线和第二栅线)电连接。例如，各第一扫描信号端G1可以与第一栅线电连接并接收第一栅线传输的第一扫描信号；各第二扫描信号端G2可以与第二栅线电连接，并接收第二栅线传输的第二扫描信号。

需要说明的是，一帧的显示阶段例如可以包括依次进行的显示时段和消隐时段。本公开实施例仅对其中的显示时段进行示意性说明。

在一帧显示阶段中的显示时段，如图5所示，子像素P的工作过程例如可以包括：复位阶段t1、数据写入阶段t2和发光阶段t3。

在复位阶段t1中，第二扫描信号端G2所提供的第二扫描信号的电平为高电平，感测信号端Sense提供复位信号(该复位信号的电平例如为低电平)。感测晶体管T3在第二扫描信号的控制下导通，接收复位信号，并将该复位信号传输至第二节点S，对第二节点S进行复位。

在数据写入阶段t2中，第一扫描信号端G1所提供的第一扫描信号的电平为高电平，数据信号端Data所提供的显示数据信号的电平为高电平。开关晶体管T1在第一扫描信号的控制下导通，接收显示数据信号，并将该显示数据信号传输至第一节点G，同时对存储电容器Cst进行充电。

在发光阶段t3中，第一扫描信号端G1所提供的第一扫描信号的电平为低电平，第二扫描信号端G2所提供的第二扫描信号的电平为低电平，第四电压信号端ELVDD所提供的第四电压信号的电平为高电平。开关晶体管T1在第一扫描信号的控制下关断，感测晶体管T3在第二扫描信号的控制下关断。存储电容器Cst开始放电，使得第一节点G的电压保持为高电平。驱动晶体管T2在第一节点G的电压的控制下导通，接收第四电压信号，并将该第四电压信号传输至第二节点S，使得发光器件在第四电压信号和第五电压信号端ELVSS所传输的第五电压信号的相互配合下，进行发光。

在一些示例中，上述扫描驱动电路100与上述多个子像素P位于衬底200的同一侧。该扫描驱动电路100可以包括多个移位寄存器1。一个移位寄存器1例如可以与至少一行子像素P中的多个像素驱动电路电连接。

需要说明的是，在一帧的显示阶段中，第一扫描信号端G1所传输的第一扫描信号和第二扫描信号端G2所传输的第二扫描信号均由扫描驱动电路100提供。也即，扫描驱动电路100中的每个移位寄存器1可以通过第一栅线与第一扫描信号端G1电连接，通过该第一栅线向第一扫描信号端G1传输第一扫描信号，并通过第二栅线与第二扫描信号端G2电连接，通过该第二栅线向第二扫描信号端G2传输第二扫描信号。

当然，如图3所示，同一行子像素P中的多个像素驱动电路也可以与同一条栅线GL电连接。在此情况下，上述第一扫描信号和第二扫描信号相同。扫描驱动电路100中的每个移位寄存器1可以通过相应的栅线GL与第一扫描信号端G1及第二扫描信号端G2电连接，并通过该栅线GL向第一扫描信号端G1及第二扫描信号端G2传输信号。

相关技术中，在显示面板1000进行显示的过程中，动态画面切换的过程中会产生图像拖影现象，也即，当显示面板1000从一帧画面切换到另一帧画面时，观看者会感受到上一帧的画面拖影(也成动态图像拖影)，从而会影响图像显示效果。

基于此，如图7和图8所示，本发明的一些实施例所提供的的扫描驱动电路100中，移位寄存器1包括：输入电路11、插黑电路12、输出电路13、扫描输入信号端Input(附图以及下文均简写为Iput)、第一时钟信号端BCK1、插黑输入信号端BI、第一电压信号端VGL1、第二时钟信号端BCK2、第三时钟信号端CLKD、移位信号端CR、第四时钟信号端CLKE及第一输出信号端Onput1(附图以及下文均简写为Oput1)。

在一些示例中，如图7和图8所示，上述输入电路11与扫描输入信号端Iput及上拉节点PU电连接。其中，输入电路11被配置为，响应于在扫描输入信号端Iput处接收的输入信号，将扫描输入信号传输至上拉节点PU。

示例性的，在扫描输入信号的电平为高电平的情况下，输入电路11可以在扫描输入信号的作用下导通，并将扫描输入信号传输至上拉节点PU，对上拉节点PU进行充电，使得上拉节点PU的电压升高。

在一些示例中，如图7和图8所示，上述插黑电路12与第一时钟信号端BCK1、插黑输入信号端BI、第一电压信号端VGL1、第二时钟信号端BCK2及上拉节点PU电连接。其中，插黑电路12被配置为，在第一时钟信号端BCK1所传输的第一时钟信号、插黑输入信号端BI所传输的插黑输入信号及第二时钟信号端BCK2所传输的第二时钟信号的控制下，将第二时钟信号传输至上拉节点PU。

示例性的，在第一时钟信号的电平为高电平、插黑输入信号的电平为高电平且第二时钟信号的电平为高电平的情况下，插黑电路12可以在第一时钟信号、插黑输入信号及第二时钟信号的控制下导通，并将第二时钟信号传输至上拉节点PU，对上拉节点PU进行充电，使得上拉节点PU的电压升高。

此处，第一电压信号端VGL1可以被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)。示例性的，该第一电压端VGL1接地。

在一些示例中，如图7和图8所示，上述输出电路13与上拉节点PU、第三时钟信号端CLKD、移位信号端CR、第四时钟信号端CLKE及第一输出信号端Oput1电连接。其中，输出电路13被配置为，在上拉节点PU的电压的控制下，将在第三时钟信号端CLKD处接收的第三时钟信号传输至移位信号端CR；及，在上拉节点PU的电压的控制下，将在第四时钟信号端CLKE处接收的第四时钟信号传输至第一输出信号端Oput1。

示例性的，在上拉节点PU的电压为高电平的情况下，输出电路13可以在上拉节点PU的电压的控制下导通，将在第三时钟信号端CLKD处接收的第三时钟信号作为移位信号，从移位信号端CR输出，同时，将在第四时钟信号端CLKE处接收的第四时钟信号作为第一输出信号，从第一输出信号端Oput1输出。

在此情况下，同一行子像素P中的多个像素驱动电路与同一条栅线GL电连接。一个移位寄存器1的第一输出信号端Oput1则可以通过该栅线GL与相应行子像素P中多个像素驱动电路的第一扫描信号端G1和第二扫描信号端G2电连接，第一输出信号端Oput1所输出的第一输出信号也便可以经该栅线GL传输至该多个像素驱动电路的第一扫描信号端G1和第二扫描信号端G2。其中，第一输出信号既可以作为第一扫描信号，又可以作为第二扫描信号。

可选的，如图9和图10所示，移位寄存器1还可以包括：第五时钟信号端CLKF和第二输出信号端Onput2(附图以及下文均简写为Oput2)。上述输出电路13还可以与第五时钟信号端CLKF及第二输出信号端Oput2电连接。其中，输出电路13还被配置为，在上拉节点PU的电压的控制下，将在第五时钟信号端CLKF处接收的第五时钟信号传输至第二输出信号端Oput2。

示例性的，在上拉节点PU的电压为高电平的情况下，输出电路13可以在上拉节点PU的电压的控制下导通，将在第五时钟信号端CLKF处接收的第五时钟信号作为第二输出信号，从第二输出信号端Oput2输出。

在此情况下，同一行子像素P中的多个像素驱动电路与两条栅线GL电连接。一个移位寄存器1的第一输出信号端Oput1可以通过其中一条栅线GL与相应行子像素P中多个像素驱动电路的第一扫描信号端G1电连接，第一输出信号端Oput1所输出的第一输出信号可以作为第一扫描信号经该栅线GL传输至该多个像素驱动电路的第一扫描信号端G1。该移位寄存器1的第二输出信号端Oput2可以通过另一条栅线GL与相应行子像素P中多个像素驱动电路的第二扫描信号端G2电连接，第二输出信号端Oput2所输出的第二输出信号可以作为第二扫描信号经该栅线GL传输至该多个像素驱动电路的第二扫描信号端G2。

需要说明的是，在本公开的实施例中，在一帧显示阶段中的显示时段内，输入电路11和插黑电路12分别在不同的时间导通。

如图3所示，以同一行子像素P中多个像素驱动电路的第一扫描信号端G1和第二扫描信号端G2，与同一条栅线GL电连接为例。第一输出信号端Oput1输出的第一输出信号，对应为第一扫描信号端G1和第二扫描信号端G2所接收的扫描信号。

在一帧显示阶段中的显示时段中，上拉节点PU的电压首先是由输入电路11抬升的。输入电路11导通并对上拉节点PU进行充电后，输出电路13可以在上拉节点PU的电压的控制下导通，将第四时钟信号作为第一输出信号，从第一输出信号端Oput1输出。如图6所示，在复位阶段t1和数据写入阶段t2中，输入电路11关断，上拉节点PU的电压保持为高电平，输出电路13在上拉节点PU的电压的作用下保持导通状态，第一输出信号的电平为高电平。在发光阶段t3中，上拉节点PU的电压为低电平，输出电路13关断，第一输出信号的电平为低电平，驱动晶体管T2在第一节点G的电压的控制下导通，驱动发光器件发光。相对应的，子像素P进行图像显示。

在发光器件发光过程中的某一时刻(也即图6所示中发光阶段t3和插黑写入阶段t4交替的时刻)，插黑电路12导通并对上拉节点PU进行充电，输出电路13可以在上拉节点PU的电压的控制下导通。此时，第四时钟信号可以作为插黑信号从第一输出信号端Oput1输出，并传输至相应像素驱动电路的第一扫描信号端G1和第二扫描信号端G2。插黑信号的电平为高电平，开关晶体管T1在插黑信号的控制下导通，将低电平或较低电平的数据信号(也可以称为插黑数据信号)传输至第一节点G；感测晶体管T3在插黑信号的控制下导通，将低电平的复位信号传输至第二节点S。此时Vgs(也即第一节点G和第二节点S之间的压差)小于Vth(也即驱动晶体管T2的阈值电压)，子像素P停止发光，切换为黑画面。在插黑保持阶段t5中，子像素P持续显示为黑画面。

也就是说，本公开通过设置插黑电路12，可以在子像素P发光以进行正常图像显示的过程中，插入黑画面，缩短了子像素P发光正常发光的时间，缩短了显示面板1000正常显示画面的时间。这样可以在不增加刷新频率的基础上，增大MPRT(Motion PictureResponse Time，动态图像响应时间)，改善动态图像拖影的现象，提高图像显示的效果。

此外，通过控制插黑电路12在发光阶段t3和插黑写入阶段t4交替时刻，便可以控制子像素P正常发光的时长与保持为黑画面的时长之比，这样便于调整MPRT，进而有利于改善动态图像拖影的现象，提高图像显示的效果。

需要说明的是，对子像素P的发光过程进行控制，以插入黑画面的方式包括多种，具体可以根据实际需要选择设置，本公开对此不作限定。

以同一行子像素P中多个像素驱动电路的第一扫描信号端G1和第二扫描信号端G2，分别与一条栅线GL电连接为例。

例如，在发光器件发光、插黑电路12导通并对上拉节点PU进行充电的过程中，第一输出信号端Oput1输出的插黑信号(也即第一输出信号)的电平可以为高电平，而第二输出信号端Oput2输出的第二输出信号的电平可以为低电平。开关晶体管T1则在该插黑信号的控制下导通，并将低电平或较低电平的数据信号(也可以称为插黑数据信号)传输至第一节点G，使得驱动晶体管T2在第一节点G的电压的控制下关断，进而使得子像素P停止发光，切换为黑画面。

又如，在发光器件发光、插黑电路12导通并对上拉节点PU进行充电的过程中，第一输出信号端Oput1输出的第一输出信号的电平可以为低电平，而第二输出信号端Oput2输出的插黑信号(也即第二输出信号)的电平可以为高电平。感测晶体管T3则在该插黑信号的控制下导通，并将高电平或较高电平的感测信号(也可以称为插黑感测信号)传输至第二节点S，使得Vgs小于Vth,进而使得驱动晶体管T2关断，使得子像素P停止发光，切换为黑画面。

示例性的，输入电路11导通的时间段可以称为显示子时段，插黑电路12导通的时间段可以称为插黑子时段。其中，显示子时段和插黑子时段依次进行。

需要说明的是，在将多个移位寄存器1级联构成扫描驱动电路100后，除了最后几个移位寄存器1(例如最后一个、最后两个或最后四个等)外，各移位寄存器1的移位信号端CR可以与其后某个移位寄存器1的扫描输入信号端Iput电连接，进而可以将各移位寄存器1输出的移位信号，作为其后某个移位寄存器1的扫描输入信号。

相应的，部分移位寄存器1的扫描输入信号端Iput可以与第一起始信号线STV1电连接，从而接收该第一起始信号线STV1所传输的第一起始信号作为扫描输入信号。其中，该部分移位寄存器1例如可以为扫描驱动电路100中的第一个移位寄存器1，或者例如可以为第一个移位寄存器1至第四个移位寄存器1等。这样便可以实现级联显示。

除了最后几个移位寄存器1(例如最后两个、最后两个或最后八个等)外，各移位寄存器1的移位信号端CR还可以与其后某个移位寄存器1的插黑输入信号端BI电连接，进而可以将各移位寄存器1输出的移位信号，作为其后某个移位寄存器1的插黑输入信号。

相应的，部分移位寄存器1的插黑输入信号端BI可以与第二起始信号线电连接，从而接收该第二起始信号线所传输的第二起始信号作为插黑输入信号。其中，该部分移位寄存器1例如可以为扫描驱动电路100中的第一个移位寄存器1至第四个移位寄存器1，或者可以为扫描驱动电路100中的第一个移位寄存器1至第八个移位寄存器1等。这样便可以实现级联插黑。

此外，示例性的，扫描输入信号端Iput所连接的移位信号端CR以及插黑输入信号端BI所连接的移位信号端CR，分别属于不同的移位寄存器1，这样可以避免出现同一移位寄存器1的输入电路11和插黑电路12因连接同一移位信号端CR而同时导通的情况，进而可以避免出现图像正常显示的过程和插入黑画面的过程相冲突的情况。

在一些示例中，如图15所示，扫描驱动电路100还包括多条时钟信号线2。其中，各条时钟信号线2均可以沿第二方向Y延伸。

示例性的，每个时钟信号端(例如第一时钟信号端BCK1、第二时钟信号端BCK2、第三时钟信号端CLKD或第四时钟信号端CLKE等)可以与一条时钟信号线2电连接，以接收该时钟信号线2所传输的时钟信号。

在一些示例中，如图15所示，扫描驱动电路100所包括的多个移位寄存器1，可以包括多个第一移位寄存器1a和多个第二移位寄存器1b。

示例性的，如图15所示，第一移位寄存器1a中的第三时钟信号端CLKD和第四时钟信号端CLKE，与同一时钟信号线2电连接。第二移位寄存器1b中的第三时钟信号端CLKD和第四时钟信号端CLKE，分别与不同的时钟信号线2电连接。

也即，第一移位寄存器1a中，第三时钟信号端CLKD和第四时钟信号端CLKE共用同一时钟信号线2，输出电路13输出的移位信号和第一输出信号为相同的信号，两者的信号波形相同。第二移位寄存器1b中，第三时钟信号端CLKD和第四时钟信号端CLKE所连接的时钟信号线2不同，输出电路13输出的移位信号和第一输出信号为不同的信号，两者的信号波形可以相同，也可以不同。

通过将第一移位寄存器1a中的第三时钟信号端CLKD和第四时钟信号端CLKE，设置为共用同一时钟信号线2，可以有效减少移位寄存器1所包括的时钟信号线2的数量。

在此情况下，移位寄存器1(例如为第一移位寄存器1a和/或第二移位寄存器1b)的扫描输入信号端Iput例如可以与第一移位寄存器1a的移位信号端CR电连接，移位寄存器1(例如为第一移位寄存器1a和/或第二移位寄存器1b)的插黑输入信号端BI例如可以与第二移位寄存器1b的移位信号端CR电连接，以避免出现同一移位寄存器1的输入电路11和插黑电路12因连接同一移位信号端CR而同时导通的情况。

需要说明的是，在本示例中，一个第二移位寄存器1b的移位信号端CR，可以与多个移位寄存器1(例如为第一移位寄存器1a和/或第二移位寄存器1b)的插黑输入信号端BI电连接。这样在插入黑画面的过程中，便可以使得多行子像素P同时停止发光，切换为黑画面。

由此，本公开的一些实施例所提供的扫描驱动电路100，通过在其所包括的移位寄存器1中设置插黑电路12，可以在其所应用的显示面板1000中的子像素P进行正常图像显示的过程中，插入黑画面，以减少子像素P正常发光的时间，进而可以有效增大MPRT，改善动态图像拖影的现象，提高图像显示的效果。

在此基础上，通过将扫描驱动电路100所包括的多个移位寄存器1进行划分，使得第一移位寄存器1a中的第三时钟信号端CLKD和第四时钟信号端CLKE连接同一时钟信号线2，并使得第二移位寄存器1b中的第三时钟信号端CLKD和第四时钟信号端CLKE分别连接不同的时钟信号线2，既可以实现级联显示及级联插黑，避免两者发生冲突，又可以有效减少时钟信号线2的数量，进而有利于简化扫描驱动电路100的结构，减少扫描驱动电路100所占据的面积，提高扫描驱动电路100及其所应用的显示面板1000、显示装置2000等的良率。

需要说明的是，扫描驱动电路100所包括的多个第一移位寄存器1a和多个第二移位寄存器1b例如可以具有相同的结构。其中，第一移位寄存器1a和第二移位寄存器1b之间的排布方式包括多种，可以根据实际需要选择设置。

在一些实施例中，如图15和图18所示，任意相邻的两个第二移位寄存器1b之间，设置有至少一个第一移位寄存器1a。

在一些示例中，任意相邻的两个第二移位寄存器1b之间，设置有一个第一移位寄存器1a。也即，第一移位寄存器1a和第二移位寄存器1b之间依次交替设置。

此时，第一移位寄存器1a和第二移位寄存器1b的数量可以相等，或者相差一个。

在另一些示例中，如图18所示，任意相邻的两个第二移位寄存器1b之间，设置有多个第一移位寄存器1a。

此时，第一移位寄存器1a的数量大于第二移位寄存器1b的数量。

在本示例中，任意相邻的两个第二移位寄存器1b之间所设置的第一移位寄存器1a的数量可以相等，也可以不相等，该数量可以根据实际需要选择设置。

例如，任意相邻的两个第二移位寄存器1b之间设置有五个第一移位寄存器1a。

又如，任意相邻的两个第二移位寄存器1b之间设置有七个第一移位寄存器1a。

通过在任意相邻的两个第二移位寄存器1b之间设置第一移位寄存器1a，既可以提高第一移位寄存器1a和第二移位寄存器1b的分布规律性，降低制备形成扫描驱动电路100的难度，又可以有效增大第一移位寄存器1a的数量与第二移位寄存器1b的数量之比。第一移位寄存器1a的数量越多，则共用同一时钟信号线2的移位寄存器1的数量越多，时钟信号线2的减少量则越大，与第二移位寄存器1b的移位信号端CR电连接的移位寄存器1的数量则越多。这样不仅可以有效减少扫描驱动电路100所包括的时钟信号线2的数量，简化扫描驱动电路100的结构，提高扫描驱动电路100及其所应用的显示面板1000、显示装置2000等的良率，还可以提高插入黑画面的效率，有效改善动态画面拖影现象。

此外，部分相邻的两个第二移位寄存器1b之间，例如也可以未设置有第一移位寄存器1a，能够使得子像素P在进行正常图像显示的过程中，插入黑画面即可。

在一些实施例中，如图18所示，扫描驱动电路100所包括的多个移位寄存器1可以分为多个移位寄存器组10。一个移位寄存器组10包括至少一个第一移位寄存器1a和至少一个第二移位寄存器1b。

此处，各移位寄存器组10所包括的移位寄存器1的数量可以相等，也可以不相等。

移位寄存器组10中的第一移位寄存器1a和第二移位寄存器1b可以有多种设置方式。

示例性的，移位寄存器组10包括一个第一移位寄存器1a和一个第二移位寄存器1b。

示例性的，移位寄存器组10包括一个第一移位寄存器1a和多个第二移位寄存器1b。

示例性的，移位寄存器组10包括多个第一移位寄存器1a和一个第二移位寄存器1b。

示例性的，移位寄存器组10包括多个第一移位寄存器1a和多个第二移位寄存器1b。

在一些示例中，如图18所示，第M个移位寄存器组10中第二移位寄存器1b的移位信号端CR，与第M+1个移位寄存器组10中至少一个移位寄存器1的插黑输入信号端BI电连接。其中，M为正整数。

示例性的，如图18所示，第M个移位寄存器组10中第二移位寄存器1b的移位信号端CR，可以与第M+1个移位寄存器组10中一个移位寄存器1的插黑输入信号端BI电连接。也即，任意相邻两个移位寄存器组10的移位信号端CR和插黑输入信号端BI构成级联插黑关系。

在此情况下，第M个移位寄存器组10可以包括多个第二移位寄存器1b，以便于与第M+1个移位寄存器组10中其余移位寄存器1的插黑输入信号端BI电连接。

示例性的，第M个移位寄存器组10中第二移位寄存器1b的移位信号端CR，可以与第M+1个移位寄存器组10中至少两个移位寄存器1的插黑输入信号端BI电连接。

在此情况下，第M个移位寄存器组10可以包括较少数量的第二移位寄存器1b，以便于减少时钟信号线2的数量，简化扫描驱动电路100的结构。

需要说明的是，第二移位寄存器1b的移位信号端CR和各移位寄存器1的插黑输入信号端BI之间的级联关系，并不局限于上述示例中所举例的情况，能够实现各移位寄存器组10之间的级联插黑即可。

在一些示例中，如图18所示，以一个移位寄存器组10包括多个第一移位寄存器1a和一个第二移位寄存器1b为例，第M个移位寄存器组中10第二移位寄存器1b的移位信号端CR，可以与第M+1个移位寄存器组10中各移位寄存器1的插黑输入信号端BI电连接。

此时，第M个移位寄存器组10中第二移位寄存器1b输出的移位信号，可以同时传输至第M+1个移位寄存器组10中各移位寄存器1的插黑输入信号端BI，使得第M+1个移位寄存器组10中各移位寄存器1能够同时输出插黑信号(例如第一输出信号和/或第二输出信号)，进而使得与第M+1个移位寄存器组10相对应的多行子像素P能够同时插入黑画面，提高插入黑画面的效率。

通过在每个移位寄存器组10中仅设置一个第二移位寄存器1b，其余的均设置为第三时钟信号端CLKD和第四时钟信号端CLKE共用一条时钟信号线2的第一移位寄存器1a，可以进一步减少时钟信号线2的数量，进一步简化扫描驱动电路100的结构。

需要说明的是，上述多个移位寄存器组10中，第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2的数量包括多条。也即，上述多个移位寄存器组10中，某一部分移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2可以相同，另一部分移位寄存器10中第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2可以相同，但该两部分移位寄存器10中第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2不同。

这样可以使得不同移位寄存器组10所对应的子像素P依次进行插入黑画面的过程，避免出现多个移位寄存器组10所对应的子像素P同时插入黑画面的情况，确保扫描驱动电路100所应用的显示面板1000及显示装置2000的显示效果。

在一些示例中，如图19所示，第M个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD，及第M+1个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD，分别与不同的时钟信号线2电连接。

这样可以避免第M个移位寄存器组10所对应的子像素P和第M+1个移位寄存器组10所对应的子像素P同时进行插入黑画面的过程，确保扫描驱动电路100所应用的显示面板1000及显示装置2000的显示效果。

以一个移位寄存器组10包括多个第一移位寄存器1a和一个第二移位寄存器1b为例。

在此情况下，任意相邻两个第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2不同。当然，不相邻的两个第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2可以相同，也可以不同，本公开的实施例对此不作限定。

通过采用上述设置方式，既可以减少时钟信号线2的数量，又可以避免出现相邻两个移位寄存器组10所对应的子像素P同时插入黑画面的情况，确保扫描驱动电路100所应用的显示面板1000及显示装置2000的显示效果。

在一些示例中，如图19所示，第M个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD，及第M+2个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD，与同一时钟信号线2电连接。

也就是说，各奇数个的移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2相同，各偶数个的移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD所连接的时钟信号线2相同。其中，与各第二移位寄存器1b的第三时钟信号端CLKD电连接的时钟信号线2的数量，则与同一个移位寄存器组10所包括的第二移位寄存器1b的数量相关。

需要说明的是，在移位寄存器组10包括多个第二移位寄存器1b的情况下，同一移位寄存器组10中多个第二移位寄存器1b的第三时钟信号端CLKD，分别与不同的时钟信号线2电连接。这样便于进行插黑级联。

示例性的，在移位寄存器组10包括多个第一移位寄存器1a和一个第二移位寄存器1b的情况下，与各第二移位寄存器1b的第三时钟信号端CLKD电连接的时钟信号线2的数量，可以减少为两条。

这样可以在增大MPRT的基础上，进一步减少时钟信号线2的数量，进一步简化扫描驱动电路100的结构，进一步提高扫描驱动电路100、扫描驱动电路100所应用的显示面板1000及显示装置2000的良率。

由于同一个移位寄存器组10中各移位寄存器1的第四时钟信号端CLKE所电连接的时钟信号线2不同，且第M个移位寄存器组10和第M+2个移位寄存器组10的第四时钟信号端CLKE所电连接的时钟信号线2相同，因此，与扫描驱动电路100所包括的多个移位寄存器1的第四时钟信号端CLKE电连接的时钟信号线2的数量为，第M个移位寄存器组10和第M+1个移位寄存器组10所包括的移位寄存器1的数量之和。

由于同一个移位寄存器组10中各第二移位寄存器1b的第三时钟信号端CLKD所电连接的时钟信号线2不同，且第M个移位寄存器组10和第M+2个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD所电连接的时钟信号线2相同，因此，与扫描驱动电路100所包括的多个移位寄存器1所包括的多个第二移位寄存器1b的第三时钟信号端CLKD电连接的时钟信号线2的数量为，第M个移位寄存器组10和第M+1个移位寄存器组10所包括的第二移位寄存器1b的数量之和。

示例性的，各移位寄存器组10所包括的移位寄存器1的数量相同，且各移位寄存器组10所包括的第二移位寄存器1b的数量相同，以便于对扫描驱动电路100进行布线。在此情况下，与扫描驱动电路100所包括的多个移位寄存器1的第四时钟信号端CLKE电连接的时钟信号线2的数量，大于与该多个移位寄存器1所包括的多个第二移位寄存器1b的第三时钟信号端CLKD电连接的时钟信号线2的数量，且两者之间的数量差为2Q。其中，Q与同一个移位寄存器组10中第二移位寄存器1b的数量相关。

在一些示例中，如图19所示，同一移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，与同一时钟信号线2电连接。同一移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，与同一时钟信号线2电连接。

此时，同一移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，可以同时接收第一时钟信号。同一移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，可以同时接收第二时钟信号。

在同一移位寄存器组10中各移位寄存器1的插黑输入信号端BI，同时接收上一个移位寄存器组10所传输的插黑输入信号的情况下，该同一移位寄存器组10中各移位寄存器1的插黑电路12可以在该第一时钟信号、第二时钟信号及插黑输入信号的控制下，同时导通，进而可以使得同一移位寄存器组10中各移位寄存器1可以同时输出插黑信号(例如第一输出信号和/或第二输出信号)，使得相应的多行子像素P同时插入黑画面。

示例性的，第M个移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，及第M+1个移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，分别与不同的时钟信号线2电连接。第M个移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，及第M+1个移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，分别与不同的时钟信号线2电连接。

在第M个移位寄存器组10中第二移位寄存器1b的移位信号端CR，与第M+1个移位寄存器组10中至少一个移位寄存器1的插黑输入信号端BI电连接的情况下，通过采用上述设置方式，可以使得第M个移位寄存器组10中各移位寄存器1和第M+1个移位寄存器组10中各移位寄存器1在不同的时段输出插黑信号(例如第一输出信号和/或第二输出信号)，进而可以使得第M个移位寄存器组10所对应的子像素P和第M+1个移位寄存器组10所对应的子像素P在不同的时段插入黑画面，确保扫描驱动电路100所应用的显示面板1000及显示装置2000的显示效果。

通过采用上述设置方式，既可以减少时钟信号线2的数量，又可以避免出现相邻两个移位寄存器组10或任意相邻两个单数(或偶数)个移位寄存器组10中插黑电路12同时导通的情况，进而避免出现相邻两个移位寄存器组10所对应的子像素P同时插入黑画面的情况，确保扫描驱动电路100所应用的显示面板1000及显示装置2000的显示效果。

示例性的，第M个移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，及第M+2个移位寄存器组10中各移位寄存器1的第一时钟信号端BCK1，与同一时钟信号线2电连接。第M个移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，及第M+2个移位寄存器组10中各移位寄存器1的第二时钟信号端BCK2，与同一时钟信号线2电连接。

也就是说，同一个移位寄存器组10中，各移位寄存器1的第一时钟信号端BCK1所连接的时钟信号线2相同，各移位寄存器1的第二时钟信号端BCK2所连接的时钟信号线2相同。并且，各奇数个移位寄存器组10所包括的移位寄存器1的第一时钟信号端BCK1所连接的时钟信号线2相同，各奇数个移位寄存器组10所包括的移位寄存器1的第二时钟信号端BCK2所连接的时钟信号线2相同；各偶数个移位寄存器组10所包括的移位寄存器1的第一时钟信号端BCK1所连接的时钟信号线2相同，各偶数个移位寄存器组10所包括的移位寄存器1的第二时钟信号端BCK2所连接的时钟信号线2相同。

此时，与各移位寄存器1的第一时钟信号端BCK1连接的时钟信号线2的数量最少可以为两条，与各移位寄存器1的第二时钟信号端BCK2连接的时钟信号线2的数量最少也可以为两条。

这样可以进一步减少时钟信号线2的数量，进一步简化扫描驱动电路100的结构，进一步提高扫描驱动电路100、扫描驱动电路100所应用的显示面板1000及显示装置2000的良率。

需要说明的是，同一个移位寄存器组10中，各移位寄存器1的设置方式包括多种，具体可以根据实际需要选择设置。

在一些实施例中，一个移位寄存器组10所包括的多个移位寄存器1中，一个移位寄存器1包括一个插黑电路12。

在另一些实施例中，如图16和图17所示，一个移位寄存器组10所包括的多个移位寄存器1中，至少两个移位寄存器1共用一个插黑电路12。

在一些示例中，一个移位寄存器组10包括两个移位寄存器1。此时，该两个移位寄存器1可以共用一个插黑电路12。

在另一些示例中，一个移位寄存器组10包括多个移位寄存器1。

可选的，该多个移位寄存器1中，任意相邻的两个或三个移位寄存器1等可以共用一个插黑电路12。

可选的，该多个移位寄存器1，可以共用一个插黑电路12。

通过将同一个移位寄存器组10所包括的多个移位寄存器1进行设置，使得至少两个移位寄存器1共用一个插黑电路12，有利于减少各移位寄存器组10中所设置的插黑电路12的数量，简化扫描驱动电路100的结构，提高扫描驱动电路100的良率。

而且，采用上述设置方式，便可以采用较少数量的插黑电路12，实现对同一个移位寄存器组10所包括的多个移位寄存器1的控制，有利于降低控制多个移位寄存器1同时进行插黑信号输出的难度。

在一些实施例中，如图8所示，上述插黑电路12可以包括：插黑控制子电路121、插黑输入子电路122及插黑传输子电路123。

在一些示例中，如图8所示，上述插黑控制子电路121可以与第一时钟信号端BCK1、插黑输入信号端BI、第一电压信号端VGL1及第一插黑节点M电连接。其中，插黑控制子电路121被配置为，在第一时钟信号的控制下，将在插黑输入信号端BI处接收的插黑输入信号传输至第一插黑节点M。

示例性的，在第一时钟信号的电平为高电平的情况下，插黑控制子电路121可以在该第一时钟信号的控制下导通，将在插黑输入信号端BI处接收的插黑输入信号传输至第一插黑节点M，对第一插黑节点M进行充电，使得第一插黑节点M的电压升高。

在一些示例中，如图8所示，上述插黑输入子电路122与第一插黑节点M、第二时钟信号端BCK2及第二插黑节点K电连接。其中，插黑输入子电路122被配置为，在第一插黑节点M的电压的控制下，将在第二时钟信号端BCK2处接收的第二时钟信号传输至第二插黑节点K。

示例性的，在插黑控制子电路121导通、并对第一插黑节点M进行充电，使得第一插黑节点M的电压升高的情况下，插黑输入子电路122可以在第一插黑节点M的电压的控制下导通，接收并传输第二时钟信号至第二插黑节点K。

在一些示例中，如图8所示，上述插黑传输子电路123与第二时钟信号端BCK2、第二插黑节点K及上拉节点PU电连接。其中，插黑传输子电路123被配置为，在第二时钟信号的控制下，将来自第二插黑节点K的第二时钟信号传输至上拉节点PU。

示例性的，在第二时钟信号的电平为高电平的情况下，插黑传输子电路123可以在第二时钟信号的控制下导通，将来自第二插黑节点K的第二时钟信号传输至上拉节点PU。由于来自第二插黑节点K的第二时钟信号的电平也为高电平，因此，便可以对上拉节点PU进行充电，使得上拉节点PU的电压升高。

考虑到插黑电路12的结构，同一个移位寄存器组10中所共用的插黑电路12的设置方式包括多种，具体可以根据实际需要选择设置。

此处，以同一个移位寄存器组10所包括的多个移位寄存器1共用一个插黑电路12为例，进行示意性说明。

在一些示例中，插黑电路12包括一个插黑传输子电路123。该传输子电路123与同一个移位寄存器组10所包括的多个移位寄存器1的上拉节点PU电连接。

在另一些示例中，如图17所示，插黑电路12包括多个插黑传输子电路123。

示例性的，插黑传输子电路123的数量与移位寄存器组10所包括的多个移位寄存器1的数量相同，一个插黑传输子电路123与该移位寄存器组10中一个移位寄存器1的上拉节点PU电连接。

此处，上述输入电路11、插黑电路12及输出电路13的结构包括多种，可以根据实际需要选择设置。下面对输入电路11、插黑电路12及输出电路13的结构进行示意性说明。

在一些示例中，如图8所示，输入电路11包括：第一晶体管M1。

示例性的，如图8所示，第一晶体管M1的控制极与扫描输入信号端Iput电连接，第一晶体管M1的第一极与扫描输入信号端Iput电连接，第一晶体管M1的第二极与上拉节点PU电连接。

例如，在扫描输入信号的电平为高电平的情况下，第一晶体管M1可以在扫描输入信号的控制下导通，接收扫描输入信号，并将该扫描输入信号传输至上拉节点PU，使得上拉节点PU的电压升高。

在一些示例中，如图8所示，插黑控制子电路121包括：第二晶体管M2和第一电容器C1。

示例性的，如图8所示，第二晶体管M2的控制极与第一时钟信号端BCK1电连接，第二晶体管M2的第一极与插黑输入信号端BI电连接，第二晶体管M2的第二极与第一插黑节点M电连接。

例如，在第一时钟信号的电平为高电平的情况下，第二晶体管M2可以在该第一时钟信号的控制下导通，将在插黑输入信号端BI处接收的插黑输入信号传输至第一插黑节点M，对第一插黑节点M进行充电，使得第一插黑节点M的电压升高。

示例性的，如图8所示，第一电容器C1的第一端与第一插黑节点M电连接，第一电容器C1的第二端与第一电压信号端VGL1电连接。

例如，在第二晶体管M2导通、并对第一插黑节点M进行充电的过程中，还会对第一电容器C1进行充电。在第二晶体管M2关断后，第一电容器C1可以进行放电，使得第一插黑节点M的电压保持为高电压。

在一些示例中，如图8所示，插黑输入子电路122包括：第三晶体管M3。

示例性的，如图8所示，第三晶体管M3的控制极与第一插黑节点M电连接，第三晶体管M3的第一极与第二时钟信号端BCK2电连接，第三晶体管M3的第二极与第二插黑节点K电连接。

例如，在第二晶体管M2导通、并对第一插黑节点M进行充电，使得第一插黑节点M的电压升高的情况下，第三晶体管M3可以在第一插黑节点M的电压的控制下导通，接收并传输第二时钟信号至第二插黑节点K。

在一些示例中，如图8所示，插黑传输子电路123包括：第四晶体管M4。

示例性的，如图8所示，第四晶体管M4的控制极与第二时钟信号端BCK2电连接，第四晶体管M4的第一极与第二插黑节点K电连接，第四晶体管M4的第二极与上拉节点PU电连接。

例如，在第二时钟信号的电平为高电平的情况下，第四晶体管M4可以在第二时钟信号的控制下导通，将来自第二插黑节点K的第二时钟信号传输至上拉节点PU，对上拉节点PU进行充电，使得上拉节点PU的电压升高。

在一些示例中，如图8所示，输出电路13包括：第五晶体管M5、第六晶体管M6和第二电容器C2。

示例性的，如图8所示，第五晶体管M5的控制极与上拉节点PU电连接，第五晶体管M5的第一极与第三时钟信号端CLKD电连接，第五晶体管M5的第二极与移位信号端CR电连接。

例如，在上拉节点PU的电压为高电位的情况下，第五晶体管M5可以在上拉节点PU的控制下导通，将从第三时钟信号端CLKD处接收的第三时钟信号作为移位信号从移位信号端CR输出。

示例性的，如图8所示，第六晶体管M6的控制极与上拉节点PU电连接，第六晶体管M6的第一极与第四时钟信号端CLKE电连接，第六晶体管M6的第二极与第一输出信号端Oput1电连接。

例如，在上拉节点PU的电压为高电位的情况下，第六晶体管M6可以在上拉节点PU的控制下导通，将从第四时钟信号端CLKE处接收的第四时钟信号从第一输出信号端Oput1输出。在不同的时段，第一输出信号端Oput1输出的信号的作用不同，具体可以参照上述一些示例中的说明，此处不再赘述。

示例性的，如图8所示，第二电容器C2的第一端与上拉节点PU电连接，第二电容器C2的第二端与第一输出信号端Oput1电连接。

例如，在第一晶体管M1导通、并对上拉节点PU进行充电的过程中，还会对第二电容器C2进行充电。在第一晶体管M1关断后，第二电容器C2可以进行放电，使得上拉节点PU的电压保持为高电压。

又如，在插黑电路12导通、并对上拉节点PU进行充电的过程中，还会对第二电容器C2进行充电。在插黑电路12关断后，第二电容器C2可以进行放电，使得上拉节点PU的电压保持为高电压。

在一些示例中，如图10所示，在输出电路13还与第五时钟信号端CLKF及第二输出信号端Oput2电连接的情况下，输出电路13还包括：第七晶体管M7和第三电容器C3。

示例性的，如图10所示，第七晶体管M7的控制极与上拉节点PU电连接，第七晶体管M7的第一极与第五时钟信号端CLKF电连接，第七晶体管M7的第二极与第二输出信号端Oput2电连接。

例如，在上拉节点PU的电压为高电位的情况下，第七晶体管M7可以在上拉节点PU的控制下导通，将从第五时钟信号端CLKF处接收的第五时钟信号从第二输出信号端Oput2输出。在不同的时段，第二输出信号端Oput2输出的信号的作用不同，具体可以参照上述一些示例中的说明，此处不再赘述。

示例性的，如图10所示，第三电容器C3的第一端与上拉节点PU电连接，第三电容器C3的第二端与第二输出信号端Oput2电连接。

例如，在第一晶体管M1导通、并对上拉节点PU进行充电的过程中，还会对第三电容器C3进行充电。在第一晶体管M1关断后，第三电容器C3可以进行放电，使得上拉节点PU的电压保持为高电压。

又如，在插黑电路12导通、并对上拉节点PU进行充电的过程中，还会对第三电容器C3进行充电。在插黑电路12关断后，第三电容器C3可以进行放电，使得上拉节点PU的电压保持为高电压。

在一些实施例中，移位寄存器1还可以包括其他的电路结构，具体可以根据实际需要选择设置。

在一些示例中，如图11和图12所示，移位寄存器1还可以包括：控制电路14和第二电压信号端VDD。

示例性的，如图11和图12所示，控制电路14与第二电压信号端VDD、上拉节点PU、第一电压信号端VGL1及下拉节点PD电连接。其中，控制电路14被配置为，响应于在第二电压信号端VDD处接收的第二电压信号，将第二电压信号传输至下拉节点PD，并且，在上拉节点PU的电压的控制下，将在第一电压信号端VGL1处接收的第一电压信号传输至下拉节点PD。

此处，第二电压信号端VDD可以被配置为传输直流高电平信号(例如高于或等于时钟信号的高电平部分)。本文中提及的“高电平”和“低电平”是相对而言的。示例性的，第二电压信号的电压值大于第一电压信号的电压值。

例如，控制电路14可以在第二电压信号的控制下，接收并传输第二电压信号至下拉节点PD。在上拉节点PU的电压为高电平的情况下，控制电路14可以在上拉节点PU的电压的控制下，接收并传输第一电压信号传输至下拉节点PD，对下拉节点PD进行下拉复位。

在一些示例中，如图11和图12所示，移位寄存器1还可以包括：第一复位电路15和第一复位信号端STD。

示例性的，如图11和图12所示，第一复位电路15与第一复位信号端STD、上拉节点PU及第一电压信号端VGL1电连接。其中，第一复位电路15被配置为，在第一复位信号端STD所传输的第一复位信号的控制下，将第一电压信号传输至上拉节点PU。

例如，在第一复位信号的电平为高电平的情况下，第一复位电路15可以在第一复位信号的控制下导通，将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU，对上拉节点PU进行下拉复位。

需要说明的是，在将多个移位寄存器1级联构成扫描驱动电路100后，除了前几个移位寄存器1(例如第一个移位寄存器1至第四个移位寄存器1或第一个移位寄存器1至第五个移位寄存器1等)外，各移位寄存器1的第一复位信号端STD可以与其后某个移位寄存器1的移位信号端CR电连接，进而该移位寄存器1输出的移位信号，作为相应移位寄存器1的第一复位信号。

相应的，部分移位寄存器1的第一复位信号端STD可以与显示复位信号线电连接，从而接收该显示复位信号线所传输的显示复位信号作为第一复位信号。其中，该部分移位寄存器1例如可以为扫描驱动电路100中的最后四个移位寄存器1，或者最后五个移位寄存器1等。这样便可以实现级联复位。

在一些示例中，如图11和图12所示，移位寄存器1还可以包括：第二复位电路16和第二复位信号端BTRST。

示例性的，如图11和图12所示，第二复位电路16与第一插黑节点M、第二复位信号端BTRST、上拉节点PU及第一电压信号端VGL1电连接。其中，第二复位电路16被配置为，在第一插黑节点M的电压及第二复位信号端BTRST所传输的第二复位信号的控制下，将第一电压信号传输至上拉节点PU。

例如，在第一插黑节点M的电压为高电平、且第二复位信号的电平为高电平的情况下，第二复位电路16可以在第一插黑节点M的电压及第二复位信号的控制下导通，将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU，对上拉节点PU进行下拉复位。

此处，第二复位电路16例如可以在插黑子时段后对上拉节点PU进行复位。

在一些示例中，如图11和图12所示，移位寄存器1还可以包括：第三复位电路17。

示例性的，如图11和图12所示，第三复位电路17与下拉节点PD、上拉节点PU及第一电压信号端VGL1电连接。其中，第三复位电路17被配置为，在下拉节点PD的电压的控制下，将第一电压信号传输至上拉节点PU。

例如，在下拉节点PD的电压为高电平的情况下，第三复位电路17可以在下拉节点PD的电压的控制下导通，将在第一电压信号端VGL1处接收的第一电压信号传输至上拉节点PU，对上拉节点PU进行下拉复位。

在一些示例中，如图11和图12所示，移位寄存器1还可以包括：第四复位电路18和第三电压信号端VGL2。

示例性的，如图11和图12所示，第四复位电路18与上拉节点PU、移位信号端CR、第一输出信号端Oput1、第一电压信号端VGL1及第三电压信号端VGL2电连接。其中，第四复位电路18被配置为，在上拉节点PU的控制下，将第一电压信号传输至移位信号端CR，并将第三电压信号传输至第一输出信号端Oput1。

例如，在上拉节点PU的电压为高电平的情况下，第四复位电路18可以在上拉节点PU的电压的控制下导通，将在第一电压信号端VGL1处接收的第一电压信号传输至移位信号端CR，对移位信号端CR进行下拉复位，并将在第三电压信号端VGL2处接收的第三电压信号传输至第一输出信号端Oput1，对第一输出信号端Oput1进行下拉复位。

此处，第三电压信号端VGL2可以被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)。示例性的，该第三电压信号端VGL2接地。其中，第二电压信号的电压值大于第三电压信号的电压值。第一电压信号的电压值和第三电压信号的电压值可以相等，也可以不相等。

示例性的，如图13和图14所示，在输出电路13还与第五时钟信号端CLKF及第二输出信号端Oput2电连接的情况下，第四复位电路18还与第二输出信号端Oput2电连接。其中，第四复位电路18还被配置为，在上拉节点PU的控制下，将第三电压信号传输至第二输出信号端Oput2。

例如，在上拉节点PU的电压为高电平的情况下，第四复位电路18可以在上拉节点PU的电压的控制下导通，将在第三电压信号端VGL2处接收的第三电压信号传输至第二输出信号端Oput2，对第二输出信号端Oput2进行下拉复位。

上述控制电路14、第一复位电路15、第二复位电路16、第三复位电路17及第四复位电路18的结构包括多种，可以根据实际需要选择设置。下面对控制电路14、第一复位电路15、第二复位电路16、第三复位电路17及第四复位电路18的结构进行示意性说明。

在一些示例中，如图12所示，控制电路14包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11。

示例性的，如图12所示，第八晶体管M8的控制极与第二电压信号端VDD电连接，第八晶体管M8的第一极与第二电压信号端VDD电连接，第八晶体管M8的第二极与第九晶体管M9的控制极及第十晶体管M10的第一极电连接。第九晶体管M9的第一极与第二电压信号端VDD电连接，第九晶体管M9的第二极与下拉节点PD电连接。

例如，第八晶体管M8可以在第二电压信号的控制下导通，接收并传输第二电压信号至第九晶体管M9的控制极。第九晶体管M9可以在该第二电压信号的控制下导通，接收并传输第二电压信号至下拉节点PD，对下拉节点PD进行充电，使得下拉节点PD的电压抬升。

示例性的，如图12所示，第十晶体管M10的控制极与上拉节点PU电连接，第十晶体管M10的第二极与第一电压信号端VGL1电连接。

例如，在上拉节点PU的电压为高电平的情况下，第十晶体管M10可以在上拉节点PU的控制下导通，接收并传输第一电压信号至第九晶体管M9的控制极。第九晶体管M9可以在第一电压信号的控制下关断。

示例性的，如图12所示，第十一晶体管M11的控制极与上拉节点PU电连接，第十一晶体管M11的第一极与下拉节点PD电连接，第十一晶体管M11的第二极与第一电压信号端VGL1电连接。

例如，在上拉节点PU的电压为高电平的情况下，第十一晶体管M11可以在上拉节点PU的控制下导通，接收并传输第一电压信号至下拉节点PD，对下拉节点PD进行下拉复位。

在一些示例中，如图12所示，第一复位电路15包括：第十二晶体管M12。

示例性的，如图12所示，第十二晶体管M12的控制极与第一复位信号端STD电连接，第十二晶体管M12的第一极与上拉节点PU电连接，第十二晶体管M12的第二极与第一电压信号端VGL1电连接。

例如，在第一复位信号的电平为高电平的情况下，第十二晶体管M12可以在第一复位信号的控制下导通，接收并传输第一电压信号至上拉节点PU，对上拉节点PU进行下拉复位。

在一些示例中，如图12所示，第二复位电路16包括：第十三晶体管M13和第十四晶体管M14。

示例性的，如图12所示，第十三晶体管M13的控制极与第一插黑节点M电连接，第十三晶体管M13的第一极与上拉节点PU电连接，第十三晶体管M13的第二极与第十四晶体管M14的第一极电连接。第十四晶体管M14的控制极与第二复位信号端BTRST电连接，第十四晶体管M14的第二极与第一电压信号端VGL1电连接。

例如，在第一插黑节点M的电压为高电平、且第二复位信号的电平为高电平的情况下，第十三晶体管M13可以在第一插黑节点M的电压的控制下导通，第十四晶体管M14可以在第二复位信号的控制下导通，第十四晶体管M14可以接收并传输第一电压信号至第十三晶体管M13的第二极，然后第十三晶体管M13可以将该第一电压信号传输至上拉节点PU，对上拉节点PU进行下拉复位。

在一些示例中，如图12所示，第三复位电路17包括：第十五晶体管M15。

示例性的，如图12所示，第十五晶体管M15的控制极与下拉节点PD电连接，第十五晶体管M15的第一极与上拉节点PU电连接，第十五晶体管M15的第二极与第一电压信号端VGL1电连接。

例如，在下拉节点PD的电压为高电平的情况下，第十五晶体管M15可以在下拉节点PD的电压的控制下导通，接收并传输第一电压信号至上拉节点PU，对上拉节点PU进行下拉复位。

在一些示例中，如图14所示，第四复位电路18包括：第十六晶体管M16、第十七晶体管M17和第十八晶体管M18。

示例性的，如图14所示，第十六晶体管16的控制极与下拉节点PD电连接，第十六晶体管16的第一极与移位信号端CR电连接，第十六晶体管16的第二极与第一电压信号端电连接VGL1。

例如，在下拉节点PD的电压为高电平的情况下，第十六晶体管16可以在下拉节点PD的电压的控制下导通，接收并传输第一电压信号至移位信号端CR，对移位信号端CR进行下拉复位。

示例性的，如图14所示，第十七晶体管M17的控制极与下拉节点PD电连接，第十七晶体管M17的第一极与第一输出信号端Oput1电连接，第十七晶体管M17的第二极与第三电压信号端VGL2电连接。

例如，在下拉节点PD的电压为高电平的情况下，第十七晶体管M17可以在下拉节点PD的电压的控制下导通，接收并传输第三电压信号至第一输出信号端Oput1，对第一输出信号端Oput1进行下拉复位。

示例性的，如图14所示，第十八晶体管M18的控制极与下拉节点PD电连接，第十八晶体管M18的第一极与第二输出信号端Oput2电连接，第十八晶体管M18的第二极与第三电压信号端VGL2电连接。

例如，在下拉节点PD的电压为高电平的情况下，第十八晶体管M18可以在下拉节点PD的电压的控制下导通，接收并传输第三电压信号至第二输出信号端Oput2，对第二输出信号端Oput2进行下拉复位。

下面，以如图18和图19所示的扫描驱动电路100的结构为例，对扫描驱动电路100所包括的时钟信号线2进行示意性说明。

如图18所示，每个移位寄存器组10包括八个移位寄存器1，该八个移位寄存器1包括七个第一移位寄存器1a和一个第二移位寄存器1b。

示例性的，如图19所示，扫描驱动电路100所包括的多条时钟信号线2，可以包括：与第M个移位寄存器组10中第一个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第一子时钟信号线CLK_1，与第M个移位寄存器组10中第二个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第二子时钟信号线CLK_2，与第M个移位寄存器组中第三个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第三子时钟信号线CLK_3，与第M个移位寄存器组10中第四个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第四子时钟信号线CLK_4，与第M个移位寄存器组10中第五个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第五子时钟信号线CLK_5，与第M个移位寄存器组10中第六个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第六子时钟信号线CLK_6，与第M个移位寄存器组10中第七个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第七子时钟信号线CLK_7，与第M个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD电连接的第八子时钟信号线CLK_8，与第M个移位寄存器组10中第二移位寄存器1b的第四时钟信号端CLKE电连接的第九子时钟信号线CLK_9，与第M+1个移位寄存器组10中第一个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十子时钟信号线CLK_10，与第M+1个移位寄存器组10中第二个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十一子时钟信号线CLK_11，与第M+1个移位寄存器组10中第三个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十二子时钟信号线CLK_12，与第M+1个移位寄存器组中第四个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十三子时钟信号线CLK_13，与第M+1个移位寄存器组10中第五个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十四子时钟信号线CLK_14，与第M+1个移位寄存器组10中第六个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十五子时钟信号线CLK_15，与第M+1个移位寄存器组10中第七个第一移位寄存器1a的第三时钟信号端CLKD和第四时钟信号端CLKE电连接的第十六子时钟信号线CLK_16，与第M+1个移位寄存器组10中第二移位寄存器1b的第三时钟信号端CLKD电连接的第十七子时钟信号线CLK_17，以及，与第M+1个移位寄存器组10中第二移位寄存器1b的第四时钟信号端CLKE电连接的第十八子时钟信号线CLK_18。

此处，以第M个移位寄存器组10为奇数个移位寄存器组、第M+1个移位寄存器组10为偶数个移位寄存器组为例。

示例性的，如图19所示，扫描驱动电路100所包括的多条时钟信号线2，还可以包括：第十九子时钟信号线CLK_19、第二十子时钟信号线CLK_20、第二十一子时钟信号线CLK_21和第二十二子时钟信号线CLK_22。

例如，第2M-1个移位寄存器组10中，各移位寄存器1的第一时钟信号端BCK1与第十九子时钟信号线CLK_19电连接。第2M-1个移位寄存器组10中，各移位寄存器1的第二时钟信号端BCK2与第二十子时钟信号线CLK_20电连接。

第2M个移位寄存器组10中，各移位寄存器1的第一时钟信号端BCK1与第二十一子时钟信号线CLK_21电连接。第2M个移位寄存器组10中，各移位寄存器1的第二时钟信号端BCK2与第二十二子时钟信号线CLK_22电连接。

示例性的，如图19所示，扫描驱动电路100所包括的多条时钟信号线2，还可以包括：第二十三子时钟信号线CLK_23。

例如，各移位寄存器组10中，各移位寄存器1的第二复位信号端BTRST与第二十三子时钟信号线CLK_23电连接。

示例性的，如图19所示，扫描驱动电路100所包括的多条时钟信号线2，还可以包括：第八子时钟信号线CLK_8和第十七子时钟信号线CLK_17。

下面结合图15、图18、图19和图20，对图16和图18所示的扫描驱动电路100在一帧的显示阶段的驱动方法进行示意性说明。

示例性的，图19中所示的A<1-8>、A<9-16>、A<17-24>、A<25-32>……A<1081-1088>、A<1089-1096>分别表示不同的移位寄存器组10。如图16所示，相邻的两个移位寄存器1共用一个插黑电路12，此时，移位寄存器组10可以包括四个插黑电路12。

在第一阶段1中，第一起始信号线STV1所传输的第一起始信号的电平及第十九子时钟信号线CLK_19所传输的第一时钟信号的电平，均为高电平。

第一个移位寄存器组10中各移位寄存器1(也即第一个移位寄存器1至第八个移位寄存器1)的第二晶体管M2，可以在第一时钟信号的控制下导通，接收并传输第一起始信号至第一插黑节点M，对第一插黑节点M进行充电，使得第一插黑节点M的电压为高电平。

在第二阶段2中，第二十三子时钟信号线CLK_23所传输的第二复位信号的电平为高电平。

第一个移位寄存器组10中各移位寄存器1的第二复位电路16导通，也即，第十四晶体管M14在第二复位信号的控制下导通，第十三晶体管M13在第一插黑节点M的电压的控制下导通，第二复位电路16接收并传输第一电压信号至上拉节点PU，对该上拉节点PU进行下拉复位。

在第三阶段3中，第一百三十六个移位寄存器组10中各移位寄存器1(也即第一千零八十一个移位寄存器1至第一千零八十八个移位寄存器1)的输入电路11接收并传输输入信号至相应的上拉节点PU，使得相应的上拉节点PU的电压为高电平。该各移位寄存器1的输出电路13在相应的上拉节点PU的控制下导通，并输出第一输出信号。与第一百三十六个移位寄存器组10相对应的多行(也即第1081行至第1088行)子像素P则可以依次进行图像显示。

在第四阶段4中，第二十子时钟信号线CLK_20所传输的第二时钟信号的电平为高电平。第一子时钟信号线CLK_1至第七子时钟信号线CLK_7及第九子时钟信号线CLK_9所传输的第四时钟信号的电平均为高电平。

第一个移位寄存器组10中各插黑电路12的插黑输入子电路122及插黑传输子电路123导通，也即，第三晶体管M3在第一插黑节点M的电压的控制下导通，接收并传输第二时钟信号至第二插黑节点K，第四晶体管M4在第二时钟信号的控制下导通，将来自第二插黑节点K的第二时钟信号传输至上拉节点PU。此时，可以对第一个移位寄存器组10中各移位寄存器1的上拉节点PU进行充电，使得上拉节点PU的电压为高电平，进而控制各移位寄存器1的输出电路13导通。

由于第一子时钟信号线CLK_1至第七子时钟信号线CLK_7及第九子时钟信号线CLK_9所传输的第四时钟信号的电平均为高电平，因此，第一个移位寄存器组10中各移位寄存器1的输出电路13输出的第一输出信号的电平为高电平。

在与第一个移位寄存器组10相对应的多行(也即第1行至第8行)子像素P接收到上述第一输出信号后，该多行子像素P可以停止发光，使得应用有上述扫描驱动电路100的显示面板1000插入黑画面。

此外，在本阶段中，第二十一子时钟信号线CLK_21所传输的第一时钟信号的电平为高电平。第二个移位寄存器组10中各移位寄存器1(也即第九个移位寄存器1至第十六个移位寄存器1)的第二晶体管M2，可以在第一时钟信号的控制下导通。第一个移位寄存器组10中第二移位寄存器1b所输出的移位信号可以作为第二个移位寄存器组10中各移位寄存器1的插黑输入信号，传输至第二个移位寄存器组10中各移位寄存器1的第一插黑节点M，并使得第二个移位寄存器组10中各移位寄存器1的第一插黑节点M的高电平保持至下一个插黑子时段。

在第五阶段5中，第二十三子时钟信号线CLK_23所传输的第二复位信号的电平为高电平。

第一个移位寄存器组10中各移位寄存器1的第二复位电路16导通，也即，第十四晶体管M14在第二复位信号的控制下导通，第十三晶体管M13在第一插黑节点M的电压的控制下导通，第二复位电路16接收并传输第一电压信号至上拉节点PU，对该上拉节点PU进行下拉复位。

由于第一百三十六个移位寄存器组10中各移位寄存器1的第一插黑节点M的电压为低电平，因此，第一百三十六个移位寄存器组10中各移位寄存器1的上拉节点PU的电压保持为高电平。

在第六阶段6中，第十九子时钟信号线CLK_19所传输的第一时钟信号的电平为高电平，第一起始信号线STV1所传输的第一起始信号的电平为低电平。

第一个移位寄存器组10中各移位寄存器1的第二晶体管M2，可以在第一时钟信号的控制下导通，接收并传输第一起始信号至第一插黑节点M，对第一插黑节点M进行放电，使得第一插黑节点M的电压为低电平。

在第七阶段7中，与第一个移位寄存器组10中各移位寄存器10所对应的多行子像素P以及进行图像显示。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种扫描驱动电路，其特征在于，所述扫描驱动电路包括：多个移位寄存器和多条时钟信号线；

移位寄存器包括：输入电路、插黑电路、输出电路、扫描输入信号端、第一时钟信号端、插黑输入信号端、第一电压信号端、第二时钟信号端、第三时钟信号端、移位信号端、第四时钟信号端及第一输出信号端；

所述输入电路与所述扫描输入信号端及上拉节点电连接；所述输入电路被配置为，响应于在所述扫描输入信号端处接收的输入信号，将所述扫描输入信号传输至所述上拉节点；

所述插黑电路与所述第一时钟信号端、所述插黑输入信号端、所述第一电压信号端、所述第二时钟信号端及所述上拉节点电连接；所述插黑电路被配置为，在所述第一时钟信号端所传输的第一时钟信号、所述插黑输入信号端所传输的插黑输入信号及所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二时钟信号传输至所述上拉节点；

所述输出电路与所述上拉节点、所述第三时钟信号端、所述移位信号端、所述第四时钟信号端及所述第一输出信号端电连接；所述输出电路被配置为，在所述上拉节点的电压的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述移位信号端；及，在所述上拉节点的电压的控制下，将在所述第四时钟信号端处接收的第四时钟信号传输至所述第一输出信号端；

其中，所述多个移位寄存器包括多个移位寄存器组；一个移位寄存器组包括至少一个第一移位寄存器和至少一个第二移位寄存器；

第一移位寄存器中的第三时钟信号端和第四时钟信号端，与同一时钟信号线电连接；

第二移位寄存器中的第三时钟信号端和第四时钟信号端，分别与不同的时钟信号线电连接；

第M个移位寄存器组中所述第二移位寄存器的移位信号端，与第M+1个移位寄存器组中至少一个所述移位寄存器的插黑输入信号端电连接；其中，M为正整数。

2.根据权利要求1所述的扫描驱动电路，其特征在于，任意相邻的两个第二移位寄存器之间，设置有至少一个第一移位寄存器。

3.根据权利要求1所述的扫描驱动电路，其特征在于，所述移位寄存器组包括多个所述第一移位寄存器和一个所述第二移位寄存器；

第M个移位寄存器组中所述第二移位寄存器的移位信号端，与第M+1个移位寄存器组中各所述移位寄存器的插黑输入信号端电连接。

4.根据权利要求1所述的扫描驱动电路，其特征在于，第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端，及第M+1个移位寄存器组中所述第二移位寄存器的第三时钟信号端，分别与不同的时钟信号线电连接。

5.根据权利要求4所述的扫描驱动电路，其中，其特征在于，第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端，及第M+2个移位寄存器组中所述第二移位寄存器的第三时钟信号端，与同一时钟信号线电连接。

6.根据权利要求1所述的扫描驱动电路，其特征在于，在所述移位寄存器组包括多个所述第二移位寄存器的情况下，

同一所述移位寄存器组中多个所述第二移位寄存器的第三时钟信号端，分别与不同的时钟信号线电连接。

7.根据权利要求1所述的扫描驱动电路，其特征在于，

与所述多个移位寄存器的第四时钟信号端电连接的时钟信号线的数量为，第M个移位寄存器组和第M+1个移位寄存器组所包括的移位寄存器的数量之和；

与所述多个第二移位寄存器的第三时钟信号端电连接的时钟信号线的数量，为第M个移位寄存器组和第M+1个移位寄存器组所包括的第二移位寄存器的数量之和。

8.根据权利要求1所述的扫描驱动电路，其特征在于，所述移位寄存器组包括七个所述第一移位寄存器和一个所述第二移位寄存器；

所述多条时钟信号线包括：

与第M个移位寄存器组中第一个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第一子时钟信号线；

与第M个移位寄存器组中第二个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第二子时钟信号线；

与第M个移位寄存器组中第三个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第三子时钟信号线；

与第M个移位寄存器组中第四个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第四子时钟信号线；

与第M个移位寄存器组中第五个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第五子时钟信号线；

与第M个移位寄存器组中第六个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第六子时钟信号线；

与第M个移位寄存器组中第七个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第七子时钟信号线；

与第M个移位寄存器组中所述第二移位寄存器的第三时钟信号端电连接的第八子时钟信号线；

与第M个移位寄存器组中所述第二移位寄存器的第四时钟信号端电连接的第九子时钟信号线；

与第M+1个移位寄存器组中第一个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十子时钟信号线；

与第M+1个移位寄存器组中第二个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十一子时钟信号线；

与第M+1个移位寄存器组中第三个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十二子时钟信号线；

与第M+1个移位寄存器组中第四个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十三子时钟信号线；

与第M+1个移位寄存器组中第五个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十四子时钟信号线；

与第M+1个移位寄存器组中第六个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十五子时钟信号线；

与第M+1个移位寄存器组中第七个所述第一移位寄存器的第三时钟信号端和第四时钟信号端电连接的第十六子时钟信号线；

与第M+1个移位寄存器组中所述第二移位寄存器的第三时钟信号端电连接的第十七子时钟信号线；以及，

与第M+1个移位寄存器组中所述第二移位寄存器的第四时钟信号端电连接的第十八子时钟信号线。

9.根据权利要求1所述的扫描驱动电路，其特征在于，所述移位寄存器组所包括的多个所述移位寄存器中，至少两个所述移位寄存器共用一个所述插黑电路。

10.根据权利要求1所述的扫描驱动电路，其特征在于，所述移位寄存器还包括：第五时钟信号端和第二输出信号端；

所述输出电路还与所述第五时钟信号端及所述第二输出信号端电连接；所述输出电路还被配置为，在所述上拉节点的电压的控制下，将在所述第五时钟信号端处接收的第五时钟信号传输至所述第二输出信号端。

11.根据权利要求1所述的扫描驱动电路，其特征在于，所述插黑电路包括：插黑控制子电路、插黑输入子电路及插黑传输子电路；

所述插黑控制子电路与所述第一时钟信号端、所述插黑输入信号端、所述第一电压信号端及第一插黑节点电连接；所述插黑控制子电路被配置为，在所述第一时钟信号的控制下，将在所述插黑输入信号端处接收的插黑输入信号传输至所述第一插黑节点；

所述插黑输入子电路与所述第一插黑节点、所述第二时钟信号端及第二插黑节点电连接；所述插黑输入子电路被配置为，在所述第一插黑节点的电压的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述第二插黑节点；

所述插黑传输子电路与所述第二时钟信号端、所述第二插黑节点及所述上拉节点电连接；所述插黑传输子电路被配置为，在所述第二时钟信号的控制下，将来自所述第二插黑节点的第二时钟信号传输至所述上拉节点。

12.根据权利要求1～11中任一项所述的扫描驱动电路，其特征在于，

所述输入电路包括：第一晶体管；

所述第一晶体管的控制极与所述扫描输入信号端电连接，所述第一晶体管的第一极与所述扫描输入信号端电连接，所述第一晶体管的第二极与所述上拉节点电连接；

在所述插黑电路包括插黑控制子电路、插黑输入子电路及插黑传输子电路的情况下，

所述插黑控制子电路包括：第二晶体管和第一电容器；

所述第二晶体管的控制极与所述第一时钟信号端电连接，所述第二晶体管的第一极与所述插黑输入信号端电连接，所述第二晶体管的第二极与第一插黑节点电连接；

所述第一电容器的第一端与所述第一插黑节点电连接，所述第一电容器的第二端与所述第一电压信号端电连接；

所述插黑输入子电路包括：第三晶体管；

所述第三晶体管的控制极与所述第一插黑节点电连接，所述第三晶体管的第一极与所述第二时钟信号端电连接，所述第三晶体管的第二极与第二插黑节点电连接；

所述插黑传输子电路包括：第四晶体管；

所述第四晶体管的控制极与所述第二时钟信号端电连接，所述第四晶体管的第一极与所述第二插黑节点电连接，所述第四晶体管的第二极与所述上拉节点电连接；

所述输出电路包括：第五晶体管、第六晶体管和第二电容器；

所述第五晶体管的控制极与所述上拉节点电连接，所述第五晶体管的第一极与所述第三时钟信号端电连接，所述第五晶体管的第二极与所述移位信号端电连接；

所述第六晶体管的控制极与所述上拉节点电连接，所述第六晶体管的第一极与所述第四时钟信号端电连接，所述第六晶体管的第二极与所述第一输出信号端电连接；

所述第二电容器的第一端与所述上拉节点电连接，所述第二电容器的第二端与所述第一输出信号端电连接。

13.根据权利要求12所述的扫描驱动电路，其特征在于，在所述输出电路还与第五时钟信号端及第二输出信号端电连接的情况下，

所述输出电路还包括：第七晶体管和第三电容器；

所述第七晶体管的控制极与所述上拉节点电连接，所述第七晶体管的第一极与所述第五时钟信号端电连接，所述第七晶体管的第二极与所述第二输出信号端电连接；

所述第三电容器的第一端与所述上拉节点电连接，所述第三电容器的第二端与所述第二输出信号端电连接。

14.根据权利要求13所述的扫描驱动电路，其特征在于，所述移位寄存器还包括：控制电路、第一复位电路、第二复位电路、第三复位电路、第四复位电路、第二电压信号端、第三电压信号端、第一复位信号端和第二复位信号端；

所述控制电路与所述第二电压信号端、所述上拉节点、所述第一电压信号端及下拉节点电连接；所述控制电路被配置为，响应于在所述第二电压信号端处接收的第二电压信号，将所述第二电压信号传输至所述下拉节点，并且，在所述上拉节点的电压的控制下，将在所述第一电压信号端处接收的第一电压信号传输至所述下拉节点；

所述第一复位电路与所述第一复位信号端、所述上拉节点及所述第一电压信号端电连接；所述第一复位电路被配置为，在所述第一复位信号端所传输的第一复位信号的控制下，将所述第一电压信号传输至所述上拉节点；

所述第二复位电路与所述第一插黑节点、所述第二复位信号端、所述上拉节点及所述第一电压信号端电连接；所述第二复位电路被配置为，在所述第一插黑节点的电压及所述第二复位信号端所传输的第二复位信号的控制下，将所述第一电压信号传输至所述上拉节点；

所述第三复位电路与所述下拉节点、所述上拉节点及所述第一电压信号端电连接；所述第三复位电路被配置为，在所述下拉节点的电压的控制下，将所述第一电压信号传输至所述上拉节点；

所述第四复位电路与所述上拉节点、所述移位信号端、所述第一输出信号端、所述第一电压信号端及所述第三电压信号端电连接；所述第四复位电路被配置为，在所述上拉节点的控制下，将所述第一电压信号传输至所述移位信号端，并将所述第三电压信号传输至所述第一输出信号端；

在所述输出电路还与第五时钟信号端及第二输出信号端电连接的情况下，

所述第四复位电路还与所述第二输出信号端电连接；所述第四复位电路还被配置为，在所述上拉节点的控制下，将所述第三电压信号传输至所述第二输出信号端。

15.根据权利要求14所述的扫描驱动电路，其特征在于，

所述控制电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；

所述第八晶体管的控制极与所述第二电压信号端电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极及所述第十晶体管的第一极电连接；

所述第九晶体管的第一极与所述第二电压信号端电连接，所述第九晶体管的第二极与所述下拉节点电连接；

所述第十晶体管的控制极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压信号端电连接；

所述第十一晶体管的控制极与所述上拉节点电连接，所述第十一晶体管的第一极与所述下拉节点电连接，所述第十一晶体管的第二极与所述第一电压信号端电连接；

所述第一复位电路包括：第十二晶体管；

所述第十二晶体管的控制极与所述第一复位信号端电连接，所述第十二晶体管的第一极与所述上拉节点电连接，所述第十二晶体管的第二极与所述第一电压信号端电连接；

所述第二复位电路包括：第十三晶体管和第十四晶体管；

所述第十三晶体管的控制极与所述第一插黑节点电连接，所述第十三晶体管的第一极与所述上拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接；

所述第十四晶体管的控制极与所述第二复位信号端电连接，所述第十四晶体管的第二极与所述第一电压信号端电连接；

所述第三复位电路包括：第十五晶体管；

所述第十五晶体管的控制极与所述下拉节点电连接，所述第十五晶体管的第一极与所述上拉节点电连接，所述第十五晶体管的第二极与所述第一电压信号端电连接；

所述第四复位电路包括：第十六晶体管、第十七晶体管和第十八晶体管；

所述第十六晶体管的控制极与所述下拉节点电连接，所述第十六晶体管的第一极与所述移位信号端电连接，所述第十六晶体管的第二极与所述第一电压信号端电连接；

所述第十七晶体管的控制极与所述下拉节点电连接，所述第十七晶体管的第一极与所述第一输出信号端电连接，所述第十七晶体管的第二极与所述第三电压信号端电连接；

所述第十八晶体管的控制极与所述下拉节点电连接，所述第十八晶体管的第一极与所述第二输出信号端电连接，所述第十八晶体管的第二极与所述第三电压信号端电连接。

16.一种显示面板，其特征在于，所述显示面板包括：如权利要求1～15中任一项所述的扫描驱动电路。

17.一种显示装置，其特征在于，所述显示装置包括：如权利要求16所述的显示面板。

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