KR20210004837A - 표시장치, 게이트 구동회로 및 구동방법 - Google Patents

표시장치, 게이트 구동회로 및 구동방법 Download PDF

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Abstract

본 발명의 실시예들은 표시장치, 게이트 구동회로 및 구동방법에 관한 것으로서, 더욱 상세하게는, 2가지 게이트 신호인 스캔신호와 센스신호의 공급 타이밍 제어를 통해, 충전 시간이 부족하거나 화상 이상 현상을 모두 해결해줄 수 있는 표시장치, 게이트 구동회로 및 구동방법에 관한 것이다.

Description

표시장치, 게이트 구동회로 및 구동방법{DISPLAY DEVICE, GATE DRIVING CIRCUIT, AND DRIVING METHOD}
본 발명의 실시예들은 표시장치, 게이트 구동회로 및 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치, 플라즈마 표시장치, 유기발광표시장치 등과 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치는 표시패널에 배열된 다수의 서브픽셀 각각에 배치된 캐패시터를 충전시키고 이를 활용하여 디스플레이 구동을 수행할 수 있다. 하지만, 종래의 표시장치의 경우, 각 서브픽셀에서의 충전이 부족한 현상이 발생하여 화상 품질이 저하되는 문제점이 초래될 수 있다. 이러한 문제점뿐만 아니라, 종래의 표시장치의 경우, 영상이 구분되지 않고 끌리는 현상이 발생하거나 라인 위치 별 발광 기간 차이에 의해 휘도 편차가 발생하여 화상 품질이 저하되는 문제점도 초래될 수 있다.
본 발명의 실시예들은 서브픽셀들의 오버랩 구동을 통해 충전율을 개선시켜주어 화상 품질을 개선해줄 수 있는 표시장치, 게이트 구동회로 및 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 실제 영상이 디스플레이 되는 중간중간에 실제 영상과 다른 페이크 영상 (예: 블랙 영상, 저계조 영상 등)을 삽입하는 페이크 데이터 삽입 구동을 통해, 영상이 구분되지 않고 끌리는 현상이나 서브픽셀 라인 별 밝기 차이가 나는 현상을 방지해주어 화상 품질을 향상시켜주는 표시장치, 게이트 구동회로 및 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되더라도, 페이크 데이터 삽입 구동에 의해 오버랩 구동 특성이 변화하지 않도록 하는 진보된 오버랩 구동을 통해, 오버랩 구동 및 페이크 데이터 삽입 구동 각각의 장점을 모두 얻을 수 있게 해주는 표시장치, 게이트 구동회로 및 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되더라도, 페이크 데이터 삽입 구동 직전의 화상 이상 현상 (예: 특정 라인 밝음 현상)이 발생하는 것을 방지해줄 수 있는 표시장치, 게이트 구동회로 및 구동방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 진보된 오버랩 구동과 함께, 센스 트랜지스터의 채널 길이에 대한 채널 폭의 비율을 크게 해줌으로써, 충전 시간 감소를 보완해줄 수 있는 표시장치, 게이트 구동회로 및 구동방법을 제공할 수 있다.
본 발명의 실시예들은 제1 기준 스캔 클럭신호 및 제2 기준 스캔 클럭신호를 입력 받아 스캔 클럭신호를 생성하여 출력하는 스캔 클럭신호 생성부; 제1 기준 센스 클럭신호 및 제2 기준 센스 클럭신호를 입력 받아 센스 클럭신호를 생성하여 출력하는 센스 클럭신호 생성부; 스캔 클럭신호에 기초하여 턴-온 레벨 전압 구간을 갖는 스캔신호를 출력하고, 센스 클럭신호에 기초하여 턴-온 레벨 전압 구간을 갖는 센스신호를 출력하는 게이트 신호 출력부를 포함하는 게이트 구동 회로를 제공할 수 있다.
제1 기준 스캔 클럭신호가 라이징되고 폴링된 이후, 제2 기준 스캔 클럭신호가 라이징되고 폴링될 수 있다. 제1 기준 센스 클럭신호가 라이징되고 폴링된 이후, 제2 기준 센스 클럭신호가 라이징되고 폴링될 수 있다.
센스 클럭신호의 하이 레벨 게이트 전압 구간은 스캔 클럭신호의 하이 레벨 게이트 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연될 수 있다. 이에 따라, 센스신호의 턴-온 레벨 전압 구간은 스캔신호의 턴-온 레벨 전압 구간에 비해 센스 시프트 시간만큼 지연될 수 있다.
스캔 클럭신호 생성부는, 제1 기준 스캔 클럭신호의 라이징 타이밍에 라이징 되고, 제2 기준 스캔 클럭신호의 폴링 타이밍에 폴링되는 스캔 클럭신호를 생성하여 출력할 수 있다.
센스 클럭신호 생성부는, 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되고, 제2 기준 센스 클럭신호의 폴링 타이밍 이후 미리 설정된 지연 시간이 이후 폴링 되는 센스 클럭신호를 생성하여 출력할 수 있다.
제1 기준 센스 클럭신호의 라이징 타이밍과 제2 기준 센스 클럭신호의 라이징 타이밍 사이의 시간 간격은 센스 시프트 시간과 대응될 수 있다.
제1 기준 센스 클럭신호의 라이징 타이밍은 제1 기준 스캔 클럭신호의 라이징 타이밍과 동일할 수 있다.
제2 기준 센스 클럭신호의 라이징 타이밍은 제2 기준 스캔 클럭신호의 라이징 타이밍보다 더 앞설 수 있다.
스캔 클럭신호와 센스 클럭신호 간의 중첩 시간의 길이는, 센스신호의 턴-온 레벨 전압 구간의 시간적인 길이에서 지연 시간을 차감한 값과 대응될 수 있다.
스캔 클럭신호 생성부는, 제1 기준 스캔 클럭신호 및 제2 기준 스캔 클럭신호를 입력 받고, 제1 기준 스캔 클럭신호의 라이징 타이밍에 라이징 되고, 제2 기준 스캔 클럭신호의 폴링 타이밍에 폴링되는 스캔 클럭신호를 생성하는 스캔 로직부; 및 하이 레벨 게이트 전압으로 라이징 되고 로우 레벨 게이트 전압으로 폴링되는 스캔 클럭신호를 출력하는 스캔 레벨 쉬프터를 포함할 수 있다.
센스 클럭신호 생성부는, 제1 기준 센스 클럭신호 및 제2 기준 센스 클럭신호를 입력 받고, 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되고, 제2 기준 센스 클럭신호의 폴링 타이밍 이후 미리 설정된 지연 시간이 이후 폴링 되는 센스 클럭신호를 생성하는 센스 로직부; 센스 클럭신호가 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되도록 센스 클럭신호의 라이징 타이밍을 지연시키는 지연기; 및 하이 레벨 게이트 전압으로 라이징 되고 로우 레벨 게이트 전압으로 폴링되고, 스캔 클럭신호의 하이 레벨 게이트 전압 구간에 비해 센스 시프트 시간만큼 지연된 하이 레벨 게이트 전압 구간을 갖는 센스 클럭신호를 출력하는 센스 레벨 쉬프터를 포함할 수 있다.
지연기는 하나 이상의 저항 소자를 포함할 수 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 데이터 라인, 다수의 스캔신호 라인, 다수의 센스신호 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하고, 다수의 서브픽셀 각각은 발광 엘리먼트, 발광 엘리먼트를 구동하기 위한 구동 트랜지스터와, 스캔신호에 따라 데이터 라인과 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 스캔 트랜지스터와, 센스신호에 따라 기준 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 센스 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함하는 표시패널과, 다수의 데이터 라인을 구동하기 위한 데이터 구동회로와, 다수의 서브픽셀에 포함된 제1 서브픽셀 내 스캔 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 스캔신호 라인으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호를 공급하는 제1 게이트 구동회로와, 제1 서브픽셀 내 센스 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 센스신호 라인으로 제1 스캔신호의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호를 공급하는 제2 게이트 구동회로를 포함하는 표시장치를 제공할 수 있다.
제1 센스신호의 턴-온 레벨 전압 구간은, 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간과, 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되지 않는 기간을 포함할 수 있다.
제1 센스신호의 턴-온 레벨 전압 구간과 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간은 제1 서브픽셀에 영상 데이터가 프로그래밍 되는 프로그래밍 기간과 대응될 수 있다.
제1 센스신호의 턴-온 레벨 전압 구간의 시작 시점은, 제1 스캔신호의 턴-온 레벨 전압 구간의 시작 시점보다 센스 시프트 시간만큼 지연될 수 있다.
센스 시프트 시간은 제1 스캔신호의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간일 수 있다.
다수의 서브픽셀은 제2 서브픽셀 및 제3 서브픽셀을 더 포함하고, 제1 서브픽셀, 제2 서브픽셀 및 제3 서브픽셀 각각에 포함되는 센스 트랜지스터의 드레인 노드 또는 소스 노드는, 동일한 기준 라인과 전기적으로 연결될 수 있다.
제2 서브픽셀 내 스캔 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 스캔신호가 공급되고, 제2 서브픽셀 내 센스 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 센스신호가 공급되는 동안, 제1 서브픽셀 내 센스 트랜지스터와 제3 서브픽셀 내 센스 트랜지스터가 동시에 턴-오프 되는 타이밍이 존재할 수 있다.
다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간과, 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간 사이에, k(k는 1이상의 자연수)개의 서브픽셀 라인에 배열된 서브픽셀들로는 실제 영상 데이터 전압과 구별되는 페이크 데이터 전압이 공급될 수 있다.
또 다른 측면에서, 발명의 실시예들은, 다수의 서브픽셀 중 제1 서브픽셀 내 스캔 트랜지스터의 게이트 노드에 연결된 제1 스캔신호 라인으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호를 공급하여, 데이터 라인에 공급된 영상 데이터 전압을 스캔 트랜지스터를 통해 제1 서브픽셀 내 구동 트랜지스터의 제1 노드에 전달하는 단계와, 제1 서브픽셀 내 센스 트랜지스터의 게이트 노드에 전기적으로 연결된 제1 센스신호 라인으로 제1 스캔신호의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호를 공급하여, 기준 라인에 공급된 기준 전압을 센스 트랜지스터를 통해 구동 트랜지스터의 제2 노드에 전달하는 단계와, 제1 스캔신호 라인으로 턴-오프 레벨 전압 구간을 갖는 제1 스캔신호를 공급하고, 제1 센스신호 라인으로 턴-오프 레벨 전압 구간을 갖는 제1 센스신호를 공급하는 단계를 포함하는 표시장치의 구동방법을 제공할 수 있다.
제1 센스신호의 턴-온 레벨 전압 구간은, 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간과, 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되지 않는 기간을 포함할 수 있다.
제1 센스신호의 턴-온 레벨 전압 구간의 시작 시점은, 제1 스캔신호의 턴-온 레벨 전압 구간의 시작 시점보다 센스 시프트 시간만큼 지연되고, 센스 시프트 시간은 제1 스캔신호의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간일 수 있다.
다수의 서브픽셀은 제2 서브픽셀 및 제3 서브픽셀을 더 포함하고, 제1 서브픽셀, 제2 서브픽셀 및 제3 서브픽셀 각각에 포함되는 센스 트랜지스터의 드레인 노드 또는 소스 노드는, 동일한 기준 라인과 전기적으로 연결될 수 있다.
제2 서브픽셀 내 스캔 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 스캔신호가 공급되고, 제2 서브픽셀 내 센스 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 센스신호가 공급되는 동안,
제1 서브픽셀 내 센스 트랜지스터와 제3 서브픽셀 내 센스 트랜지스터가 동시에 턴-오프 되는 타이밍이 존재할 수 있다.
다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간과, 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간 사이에, k(k는 1이상의 자연수)개의 서브픽셀 라인에 배열된 서브픽셀들로는 실제 영상 데이터 전압과 구별되는 페이크 데이터 전압이 공급될 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀들의 오버랩 구동을 통해, 충전율을 개선시켜줌으로써, 화상 품질을 개선해줄 수 있다.
또한, 본 발명의 실시예들에 의하면, 실제 영상이 디스플레이 되는 중간중간에 실제 영상과 다른 페이크 영상 (예: 블랙 영상, 저계조 영상 등)을 삽입하는 페이크 데이터 삽입 구동을 통해, 영상이 구분되지 않고 끌리는 현상이나 서브픽셀 라인 별 밝기 차이가 나는 현상을 방지해주어 화상 품질을 향상시켜줄 수 있다.
또한, 본 발명의 실시예들에 의하면, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되더라도, 2가지 게이트 신호 (스캔신호, 센스신호) 중 센스신호의 턴-온 레벨 전압 구간이 스캔신호의 턴-온 레벨 전압 구간보다 지연되도록 제어하는 진보된 오버랩 구동을 통해, 페이크 데이터 삽입 구동 직전에 오버랩 구동 특성이 변화하지 않도록 제어할 수 있다.
이에 따라, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되는 경우, 페이크 데이터 삽입 구동 직전의 서브픽셀 행에서 발생하는 화상 이상 현상 (예: 특정 라인 밝음 현상)을 방지해줄 수 있다.
또한, 본 발명의 실시예들은 진보된 오버랩 구동과 함께, 센스 트랜지스터의 채널 길이에 대한 채널 폭의 비율을 크게 해줌으로써, 진보된 오버랩 구동에 의해 감소될 수 있는 충전 시간을 보완해줄 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 표시패널에 배치된 서브픽셀의 등가회로를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 시스템 구현 예시도이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 페이크 데이터 삽입 구동을 나타낸 다이어그램이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 표시장치가 페이크 데이터 삽입 구동과 오버랩 구동을 수행하는 경우, 구동 타이밍 다이어그램이다.
도 7은 본 발명의 실시예들에 따른 표시장치가 페이크 데이터 삽입 구동과 오버랩 구동을 수행하는 경우에 발생하는 특정 라인 휘도 불량을 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 표시장치가 페이크 데이터 삽입 구동과 오버랩 구동을 수행하는 경우에 발생하는 특정 라인 휘도 불량의 원인을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 표시장치의 표시패널에 배치된 서브픽셀들과 신호배선들을 예시적으로 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 표시장치의 진보된 오버랩 구동(Advanced Overlap Driving)에 대한 구동 타이밍 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 표시장치가 블랙 데이터 삽입 구동과 진보된 오버랩 구동을 수행하는 경우, 구동 타이밍 다이어그램이다.
도 12는 제3 서브픽셀의 프로그래밍 타이밍에서, 제3 서브픽셀과 그 인접 서브픽셀들의 상태를 나타낸 도면이다.
도 13은 블랙 데이터 삽입 구동이 시작하기 전, 제4 서브픽셀의 프로그래밍 타이밍에서, 제4 서브픽셀과 그 인접 서브픽셀들의 상태를 나타낸 도면이다.
도 14는 블랙 데이터 삽입 구동이 종료된 이후, 제5 서브픽셀의 프로그래밍 타이밍에서, 제5 서브픽셀과 그 인접 서브픽셀들의 상태를 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 표시장치의 블랙 데이터 삽입 구동을 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 프리-차지 구동을 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 표시장치의 프리-차지 구동에서 사용되는 프리-차지 데이터 전압의 설정 범위를 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 표시장치의 스캔 트랜지스터를 나타낸 도면이다.
도 19는 본 발명의 실시예들에 따른 표시장치의 센스 트랜지스터를 나타낸 도면이다.
도 20은 본 발명의 실시예들에 따른 표시장치의 구동방법에 대한 흐름도이다.
도 21은 본 발명의 실시예들에 따른 표시장치가 페이크 데이터 삽입 구동 및 진보된 오버랩 구동을 수행하는 경우, 특정 라인 휘도 불량이 방지되는 효과를 설명하기 위한 도면이다.
도 22는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타낸 도면이다.
도 23은 본 발명의 실시예들에 따른 게이트 구동 타이밍도이다.
도 24는 본 발명의 실시예들에 따른 게이트 신호 출력 유닛을 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
아래에서는, 본 발명의 실시예들에 대하여 도면들을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110), 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140) 등을 포함할 수 있으며, 컨트롤러(150)를 더 포함할 수 있다.
표시패널(110)은 다수의 데이터 라인(DL), 다수의 스캔신호 라인(SCL), 다수의 센스신호 라인(SENL), 다수의 기준 라인(RL) 및 다수의 서브픽셀(SP) 등을 포함할 수 있다. 표시패널(110)은 표시영역과 비 표시영역을 포함할 수 있다. 표시영역에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치될 수 있다. 비 표시영역에는 구동회로들(120, 130, 140)이 전기적으로 연결되거나 실장 될 수 있으며, 패드부가 배치될 수도 있다.
데이터 구동회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 전압들을 공급할 수 있다.
제1 게이트 구동회로(130)는 일종의 게이트 라인들인 다수의 스캔신호 라인(SCL)으로 스캔신호(SCAN)를 순차적으로 공급하기 위한 회로이다.
제2 게이트 구동회로(140)는 일종의 게이트 라인들인 다수의 센스신호 라인으로 센스신호를 순차적으로 공급하기 위한 회로이다.
컨트롤러(150)는 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)를 제어할 수 있다.
컨트롤러(150)는, 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)로 각종 구동제어신호(DCS, GCS)를 공급함으로써, 데이터 구동을 위한 데이터 구동회로(120)와, 게이트 구동을 위한 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)를 제어한다.
컨트롤러(150)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(150)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(150)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)로 출력한다.
예를 들어, 컨트롤러(150)는, 제1 및 제2 게이트 구동회로(130, 140)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 제1 및 제2 게이트 구동회로(130, 140) 각각을 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(150)는, 데이터 구동회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동회로(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동회로(120)의 출력 타이밍을 제어한다.
컨트롤러(150)는, 데이터 구동회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동회로(120)는, 컨트롤러(150)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동회로(120)는 소스 구동회로라고도 한다.
이러한 데이터 구동회로(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적회로(SDIC)는 표시패널(110)에 연결된 필름 상에 실장 되고, 필름 상의 배선들을 통해 표시패널(110)과 전기적으로 연결될 수 있다.
제1 게이트 구동회로(130)는, 다수의 스캔신호 라인(SCL)으로 스캔신호를 순차적으로 공급함으로써, 다수의 스캔신호 라인(SCL)을 순차적으로 구동한다. 제1 게이트 구동회로(130)는 컨트롤러(150)의 제어에 따라, 턴-온 레벨 전압을 갖는 스캔신호 또는 턴-오프 레벨 전압을 갖는 스캔신호를 출력할 수 있다.
제2 게이트 구동회로(140)는, 다수의 센스신호 라인(SENL)으로 센스신호를 순차적으로 공급함으로써, 다수의 센스신호 라인(SENL)을 순차적으로 구동한다. 제2 게이트 구동회로(140)는 컨트롤러(150)의 제어에 따라, 턴-온 레벨 전압을 갖는 센스신호 또는 턴-오프 레벨 전압을 갖는 센스신호를 출력할 수 있다.
다수의 스캔신호 라인(SCL) 및 다수의 센스신호 라인(SENL)은 게이트 라인들에 해당한다. 스캔신호 및 센스신호는 트랜지스터의 게이트 노드에 인가되는 게이트 신호에 해당한다.
이러한 제1 및 제2 게이트 구동회로(130, 140) 각각은 적어도 하나의 게이트 구동회로 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 게이트 구동회로 집적회로(GDIC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 드라이버 집적회로(GDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로(GDIC)는 표시패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
데이터 구동회로(120)는, 제1 게이트 구동회로(130)에 의해 특정 스캔신호 라인(SCL)이 열리면, 컨트롤러(150)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다.
데이터 구동회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
제1 및 제2 게이트 구동회로(130, 140)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
컨트롤러(150)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(150)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(150)는 인쇄회로기판, 가요성 인쇄회로 등 상에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)와 전기적으로 연결될 수 있다.
컨트롤러(150)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage D differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(150)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동회로(120), 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage D differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(150)는 하나 이상의 레지스터 등의 기억장소를 포함할 수 있다.
본 발명의 실시예들에 따른 표시장치(100)는 서브픽셀(SP) 내 발광 엘리먼트를 포함하는 그 어떠한 형태의 디스플레이일 수 있다. 예를 들어, 본 발명의 실시예들에 따른 표시장치(100)는 서브픽셀(SP) 내 발광 엘리먼트로서 유기발광다이오드(OLED: Organic Light Emitting Diode)를 포함하는 OLED 디스플레이이거나, 서브픽셀(SP) 내 발광 엘리먼트로서 발광다이오드(LED: Light Emitting Diode)를 포함하는 LED 디스플레이 등일 수 있다.
도 2는 본 발명의 실시예들에 따른 표시장치(100)의 표시패널(110)에 배치된 서브픽셀(SP)의 등가회로를 나타낸 도면이다.
도 2를 참조하면, 다수의 서브픽셀(SP) 각각은 발광 엘리먼트(EL), 3개의 트랜지스터(DT, SCT, SENT)와 1개의 캐패시터(Cst)를 포함할 수 있다. 이러한 서브픽셀 구조를 3T(Transistor)1C(Capacitor) 구조라고 한다.
3개의 트랜지스터(DT, SCT, SENT)는 구동 트랜지스터(DT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)를 포함할 수 있다.
발광 엘리먼트(EL)는 제1 전극과 제2 전극 등을 포함할 수 있다. 발광 엘리먼트(EL)에서, 제1 전극은 애노드 전극 또는 캐소드 전극이고, 제2 전극은 캐소드 전극 또는 애노드 전극일 수 있다. 도 2의 발광 엘리먼트(EL)에서, 제1 전극은 각 서브픽셀(SP)마다 존재하는 픽셀 전극에 해당하는 애노드 전극이고, 제2 전극은 공통 전압에 해당하는 기저 전압(EVSS)이 인가되는 캐소드 전극이다.
예를 들어, 발광 엘리먼트(EL)는 제1 전극, 발광층 및 제2 전극을 포함하는 유기발광다이오드(OLED: Organic Light Emitting Diode)이거나, 발광다이오드(LED: Light Emitting Diode) 등을 구현될 수 있다.
구동 트랜지스터(DT)는, 발광 엘리먼트(EL)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다.
구동 트랜지스터(DT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광 엘리먼트(EL)의 제1 전극과도 전기적으로 연결될 수 있다.
구동 트랜지스터(DT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는, 스캔신호 라인(SCL)에서 공급된 스캔신호(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DT)의 제1 노드(N1)에 전달해줄 수 있다.
센스 트랜지스터(SENT)는, 센스신호 라인(SENL)에서 공급된 센스신호(SENSE)에 따라 턴-온 또는 턴-오프 되어, 기준 라인(RL)과 구동 트랜지스터(DT)의 제2 노드(N2) 간의 연결을 제어할 수 있다.
센스 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스신호(SENSE)에 의해 턴-온 되어, 기준 라인(RL)에서 공급된 기준 전압(Vref)을 구동 트랜지스터(DT)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 센스 트랜지스터(SENT)는, 턴-온 레벨 전압을 갖는 센스신호(SENSE)에 의해 턴-온 되어, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 기준 라인(RL)으로 전달해줄 수 있다.
센스 트랜지스터(SENT)가 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 기준 라인(RL)으로 전달해주는 기능은, 구동 트랜지스터(DT)의 특성치(예를 들어, 문턱전압 또는 이동도)를 센싱하기 위한 구동 시에 이용될 수 있다. 이 경우, 기준 라인(RL)으로 전달되는 전압은 구동 트랜지스터(DT)의 특성치를 산출하기 위한 전압일 수 있다.
센스 트랜지스터(SENT)가 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 기준 라인(RL)으로 전달해주는 기능은, 발광 엘리먼트(EL)의 특성치(예를 들어, 문턱전압)를 센싱하기 구동 시에 이용될 수도 있다. 이 경우, 기준 라인(RL)으로 전달되는 전압은 발광 엘리먼트(EL)의 특성치를 산출하기 위한 전압일 수 있다.
구동 트랜지스터(DT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DT), 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT) 각각은 n타입인 것을 예로 든다.
캐패시터(Cst)는 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
캐패시터(Cst)는, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
도 3은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구현 예시도이다.
도 3을 참조하면, 각 게이트 드라이버 집적회로(GDIC)는, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)과 연결된 필름(GF) 상에 실장 될 수 있다.
각 소스 드라이버 집적회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)에 연결된 필름(SF) 상에 실장 될 수 있다.
표시장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)과 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)은 일 측이 표시패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 구동회로(120) 및 게이트 구동회로(130) 등의 동작을 제어하는 컨트롤러(140)와, 표시패널(110), 데이터 구동회로(120) 및 게이트 구동회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC, 410) 등이 실장될 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
표시장치(100)는, 컨트롤 인쇄회로기판(CPCB)와 전기적으로 연결된 세트 보드(330)를 더 포함할 수 있다. 이러한 세트 보드(330)는 파워 보드라고도 할 수 있다.
이러한 세트 보드(330)에는 표시장치(100)의 전체적인 파워를 관리하는 메인 파워 관리 회로(320, M-PMC: Main Power Management Circuit)가 존재할 수 있다.
파워 관리 집적회로(310)는 표시패널(110)과 그 구동 회로(120, 130, 140) 등을 포함하는 표시모듈에 대한 파워를 관리하는 회로이고, 메인 파워 관리 회로(320)는 표시모듈을 포함한 전체적인 파워를 관리하는 회로이고, 파워 관리 집적회로(310)와 연동할 수 있다.
도 4는 본 발명의 실시예들에 따른 표시장치(100)의 페이크 데이터 삽입(FDI: Fake Data Insertion) 구동을 나타낸 다이어그램이다. 도 5 및 도 6은 본 발명의 실시예들에 따른 표시장치(100)가 페이크 데이터 삽입 구동과 오버랩 구동(Overlap Driving)을 수행하는 경우, 구동 타이밍 다이어그램이다.
표시패널(110)에 배치된 다수의 서브픽셀(SP)은 매트릭스 형태로 배열될 수 있다. 즉, 표시패널(110)에는 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)이 존재한다. 표시패널(110)에는 다수의 서브픽셀 열이 존재한다.
다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)은 순차적으로 스캐닝 될 수 있다.
각 서브픽셀(SP)이 3T1C 구조를 갖는 경우, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각에는, 스캔신호(SCAN)를 전달하기 위한 스캔신호 라인(SCL)과, 센스신호(SENSE)를 전달하기 위한 센스신호 라인(SENL)이 배치될 수 있다.
표시패널(110)에는 다수의 서브픽셀 열(Column)이 존재할 수 있으며, 다수의 서브픽셀 열(Column) 각각에는, 1개의 데이터 라인(DL)이 대응되어 배치될 수 있다. 경우에 따라서, 2개 또는 3개 이상의 서브픽셀 열마다 1개의 데이터 라인(DL)이 배치될 수도 있다.
전술한 서브픽셀 구동 동작과 같이, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 중에서 (n+1)번째 서브픽셀 행(R(n+1))이 구동될 때, (n+1)번째 서브픽셀 행(R(n+1))에 배열된 서브픽셀들(SP)에 스캔신호(SCAN) 및 센스신호(SENSE)가 인가되고, 다수의 데이터 라인(DL)을 통해 (n+1)번째 서브픽셀 행(R(n+1))에 배열된 서브픽셀들(SP)에 영상 데이터 전압(Vdata)이 공급된다.
이어서, (n+1)번째 서브픽셀 행(R(n+1)) 아래에 위치한 (n+2)번째 서브픽셀 행(R(n+2))이 구동된다. (n+2)번째 서브픽셀 행(R(n+2))에 배열된 서브픽셀들(SP)에 스캔신호(SCAN) 및 센스신호(SENSE)가 인가되고, 다수의 데이터 라인(DL)을 통해 (n+2)번째 서브픽셀 행(R(n+2))에 배열된 서브픽셀들(SP)에 영상 데이터 전압(Vdata)이 공급된다.
이러한 방식으로, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)은 순차적으로 영상 데이터 기록이 이루어진다. 여기서, 영상 데이터 기록은 전술한 서브픽셀 구동 동작에서 영상 데이터 기록 단계에서 이루어지는 절차이다.
다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)은, 한 프레임 시간 동안, 전술한 서브픽셀 구동 동작에 따라, 영상 데이터 기록 단계, 부스팅 단계 및 발광 단계가 순차적으로 진행될 수 있다.
한편, 도 4에 도시된 바와 같이, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각은 한 프레임 시간 내에서 서브픽셀 구동 동작의 발광 단계에 따른 발광 기간(EP)이 끝까지 지속되지 않는다. 여기서, 발광 기간(EP)을 리얼(Real) 영상 기간이라고도 할 수 있다.
다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각은, 한 프레임 시간 중 일부 시간 동안에는 리얼 디스플레이 구동(Real Display Driving)이 진행되고, 나머지 시간 동안에는 페이크 디스플레이 구동(Fake Display Driving)이 진행될 수 있다.
한 프레임 시간 동안, 1개의 서브픽셀(SP)은, 리얼 디스플레이 구동(영상 데이터 기록 단계, 부스팅 단계 및 발광 단계)를 통해 한 프레임 시간 중 일부 기간에 해당하는 발광 기간(EP) 동안 발광하고, 이어서, 페이크 디스플레이 구동을 통해 한 프레임 시간 중 발광 기간(EP)을 제외한 나머지 기간 동안 발광하지 않는다. 한 프레임 시간 중 서브픽셀(SP)이 발광하지 않는 기간을 비 발광 기간(NEP)이라고 한다.
페이크 디스플레이 구동(Fake Display Driving)은 실제 영상(Real Image)을 표시하기 위한 리얼 디스플레이 구동과는 다른 가짜 구동이다. 이러한 페이크 디스플레이 구동은 실제 영상들 사이에 가짜 영상을 삽입하는 방식으로 이루어질 수 있다. 따라서, 페이크 디스플레이 구동을 페이크 데이터 삽입(FDI: Fake Data Insertion) 구동이라고도 한다. 아래에서는, 페이크 디스플레이 구동을 페이크 데이터 삽입 구동이라고 기재한다.
리얼 디스플레이 구동 시, 실제 영상을 표시하기 위하여 실제 영상에 대응되는 영상 데이터 전압(Vdata)이 서브픽셀들(SP)에 공급된다. 이와 다르게, 페이크 데이터 삽입 구동 시, 실제 영상과는 전혀 관계가 없는 페이크 영상에 대응되는 페이크 데이터 전압(Vfake)이 하나 이상의 서브픽셀(SP)로 공급된다.
즉, 일반적인 리얼 디스플레이 구동 시 서브픽셀들(SP)로 공급되는 영상 데이터 전압(Vdata)은 프레임에 따라 또는 영상에 따라 가변 될 수 있지만, 페이크 데이터 삽입 구동 시 하나 이상의 서브픽셀(SP)로 공급되는 페이크 데이터 전압(Vfake)은 프레임에 따라 또는 영상에 따라 가변 되지 않고 일정할 수 있다.
전술한 페이크 데이터 삽입 구동의 일 방식으로서, 1개의 서브픽셀 행이 페이크 데이터 삽입 구동이 진행되고, 그 다음의 1개의 서브픽셀 행이 페이크 데이터 삽입 구동이 진행될 수 있다.
또는, 전술한 페이크 데이터 삽입 구동의 다른 방식으로서, 복수의 서브픽셀 행이 동시에 페이크 데이터 삽입 구동이 진행되고, 그 다음의 복수의 서브픽셀 행이 페이크 데이터 삽입 구동이 진행될 수 있다. 즉, 복수의 서브픽셀 행 단위로 페이크 데이터 삽입 구동이 동시에 이루어질 수 있다. 예를 들어, 동시에 페이크 데이터 삽입 구동이 이루어지는 서브픽셀 행의 개수(k)는 2개, 4개, 또는 8개 등일 수 있다.
도 4 내지 도 6을 참조하면, 서브픽셀 행 R(n+1), 서브픽셀 행 R(n+2), 서브픽셀 행 R(n+3), 및 서브픽셀 행 R(n+4)에서 순차적으로 실제 영상 데이터 기록(Real Image Data Write)이 진행된 후, 서브픽셀 행 R(n+1)보다 이전에 배치되어 일정 시간의 발광 기간(EP)이 이미 경과한 k개의 서브픽셀 행에서 페이크 데이터 기록(Fake Data Write)이 동시에 진행될 수 있다.
이어서, 서브픽셀 행 R(n+5), 서브픽셀 행 R(n+6), 서브픽셀 행 R(n+7), 및 서브픽셀 행 R(n+8)이 순차적으로 실제 영상 데이터 기록이 진행된 후, 서브픽셀 행 R(n+1) 또는 서브픽셀 행 R(n+5) 보다 이전에 배치되어 일정 시간의 발광 기간(EP)이 이미 경과한 k개의 서브픽셀 행에서 페이크 데이터 기록(Fake Data Write)이 동시에 진행될 수 있다.
동시에 페이크 데이터 삽입 구동이 이루어지는 서브픽셀 행의 개수(k)는 동일할 수도 있고 다를 수도 있다. 일 예로, 처음의 2개의 서브픽셀 행에서 동시에 페이크 데이터 삽입 구동이 진행되고, 그 다음에는 4개의 서브픽셀 행 단위로 동시에 페이크 데이터 삽입 구동이 진행될 수 있다. 다른 예로, 처음의 4개의 서브픽셀 행에서 동시에 페이크 데이터 삽입 구동이 진행되고, 그 다음에는 8개의 서브픽셀 행 단위로 동시에 페이크 데이터 삽입 구동이 진행될 수도 있다.
전술한 페이크 데이터 삽입 구동을 통해, 동일 프레임에 실제의 영상 데이터(Real Image Data)와 페이크 데이터(Fake Data)를 표시함으로써, 영상이 구분되지 않고 끌리는 움직임 블러(Motion Blur) 현상을 방지하여 영상 화질을 개선해줄 수 있다.
전술한 페이크 데이터 삽입 구동 시, 데이터 라인(DL)을 통해, 리얼 영상 데이터 기록(Real Image Data Write)과 페이크 데이터 기록(Fake Data Write)이 이루어질 수 있다.
또한, 전술한 바와 같이, 페이크 데이터 기록을 복수의 서브픽셀 행에 동시에 진행함으로써, 서브픽셀 행의 위치에 따른 발광 기간(EP)의 차이에 의한 휘도 편차를 보상해줄 수 있으며, 영상 데이터 기록 시간을 확보해줄 수 있다.
한편, 페이크 데이터 삽입 구동의 타이밍을 조절하여, 영상에 따라 발광 기간(EP)의 길이를 적응적으로 조정해줄 수 있다.
영상 데이터 기록 타이밍과 페이크 데이터 기록 타이밍은 게이트 구동의 제어를 통해 가변 될 수 있다.
예를 들어, 페이크 데이터 전압(Vfake)은 블랙 데이터 전압(Vblk) 또는 저계조 데이터 전압일 수 있다.
페이크 데이터 전압(Vfake)이 블랙 데이터 전압(Vblk)인 경우, 페이크 데이터 삽입 구동을 블랙 데이터 삽입(BDI: Black Data Insertion) 구동이라고도 할 수 있다. 페이크 데이터 삽입 구동 시 페이크 데이터 기록을 블랙 데이터 기록이라고 할 수 있다.
페이크 데이터 삽입 구동에 의해 k개의 서브픽셀 행이 발광하지 않는 기간을 비 발광 기간(NEP)이라고 하고, 블랙 영상 기간이라고도 할 수 있다.
한편, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각에 대한 게이트 구동은 순차적으로 이루어지되, 일정 시간 오버랩(Overlap) 되도록 진행될 수 있다.
도 6을 참조하면, 오버랩 구동 시, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각에 포함된 스캔 트랜지스터(SCT)와 센스 트랜지스터(SENT)는 동시에 턴-온 되고 턴-오프 될 수 있다. 즉, 오버랩 구동 시, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각에 포함된 스캔 트랜지스터(SCT)와 센스 트랜지스터(SENT) 각각에 인가되는 스캔신호(SCAN)와 센스신호(SENSE)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는 동일한 게이트 신호일 수 있다.
도 5 및 도 6의 예시에 따르면, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각으로 공급되는 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이는, 예를 들어, 2H일 수 있다.
도 5 및 도 6의 예시에 따르면, 다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각으로 공급되는 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간은 서로 오버랩(Overlap)될 수 있다.
다수의 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...) 각각으로 공급되는 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이는 모두 2H 일 수 있다.
서브픽셀 행 R(n+1)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)은, 서브픽셀 행 R(n+2)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)과 1H만큼 오버랩 될 수 있다.
서브픽셀 행 R(n+2)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)은, 서브픽셀 행 R(n+3)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)과 1H만큼 오버랩 될 수 있다.
서브픽셀 행 R(n+3)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)은, 서브픽셀 행 R(n+4)에 배열된 서브픽셀들(SP)의 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)에 각각 인가되는 스캔신호(SCAN) 및 센스신호(SENSE)의 턴-온 레벨 전압 구간(2H)과 1H만큼 오버랩 될 수 있다.
도 5 및 도 6의 예시에 따르면, 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이가 2H이고, 인접한 두 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간이 1H 만큼 서로 오버랩 될 수 있다.
이러한 게이트 구동 방식을 오버랩 구동이라고 있고, 도 5 및 도 6의 에서와 같이, 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이가 2H인 경우, 2H 오버랩 구동이라고 한다.
오버랩 구동은 2H 오버랩 구동 이외에 다양하게 변형될 수 있다.
오버랩 구동의 다른 예로, 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이가 3H이고, 인접한 두 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간이 2H 만큼 오버랩 될 수 있다.
오버랩 구동의 또 다른 예로, 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이가 3H이고, 인접한 두 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간이 1H 만큼 오버랩 될 수 있다.
오버랩 구동의 또 다른 예로, 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 길이가 4H이고, 인접한 두 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간이 3H 만큼 오버랩 될 수 있다.
이와 같이, 다양한 오버랩 구동이 있을 수 있지만, 아래에서는, 설명의 편의를 위하여, 2H 오버랩 구동을 예로 들어 설명한다.
전술한 2H 오버랩 구동 시, 각 서브픽셀 행(... , R(n+1), R(n+2), R(n+3), R(n+4), R(n+5), ...)에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간(2H의 길이)의 앞 부분(1H의 길이)은, 해당 서브픽셀로 데이터 전압(이는 프리-차지 데이터 전압의 역할을 함)이 인가되는 프리-차지(PC: Pre-Charge) 구동을 위한 게이트 신호 부분이다. 각 서브픽셀 행에서의 2가지의 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 뒷부분(1H의 길이)은, 해당 서브픽셀로 실제 영상 데이터 전압(Vdata)이 인가되는 영상 데이터 기록이 이루어지게 하기 위한 게이트 신호 부분이다.
전술한 오버랩 구동을 통해, 각 서브픽셀에서의 충전율을 개선시킬 수 있고, 이를 통해 화상 품질을 향상시킬 수 있다.
전술한 페이크 데이터 삽입 구동 및 오버랩 구동을 함께 수행하는 경우, 서브픽셀 행 R(n+3)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간은, 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 오버랩 된다.
여기서, 서브픽셀 행 R(n+3)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 뒷부분 1H 기간은, 다음 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 오버랩 되는 기간으로서, 서브픽셀 행 R(n+3)에서 영상 데이터 기록이 이루어지는 기간이다. 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 앞부분 1H 기간은 프리-차지 구동 기간이다. 그리고, 서브픽셀 행 R(n+3) 및 서브픽셀 행 R(n+4)은 페이크 데이터 삽입 구동이 진행되기 이전에 영상 데이터 기록이 이루어지는 서브픽셀 행들이다.
또한, 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간은, 서브픽셀 행 R(n+6)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 오버랩 된다.
여기서, 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 뒷부분 1H 기간은, 다음 서브픽셀 행 R(n+6)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 오버랩 되는 기간으로서, 서브픽셀 행 R(n+5)에서 영상 데이터 기록이 이루어지는 기간이다. 서브픽셀 행 R(n+6)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 앞부분 1H 기간은 프리-차지 구동 기간이다. 그리고, 서브픽셀 행 R(n+5) 및 서브픽셀 행 R(n+6)은 페이크 데이터 삽입 구동이 진행되기 이전에 영상 데이터 기록이 이루어지는 서브픽셀 행들이다.
하지만, 페이크 데이터 삽입 구동이 수행되는 바로 직전에, 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간은 이어오는 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 오버랩 되지 않는다.
서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 뒷부분 1H 기간은 서브픽셀 행 R(n+4)에서 영상 데이터 기록이 이루어지는 기간이다.
서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 중 뒷부분 1H 기간 동안, 다음 서브픽셀 행 R(n+5)에서 프리-차지 구동이 이루어지지 않는다.
페이크 데이터 삽입 기간을 기준으로, 서브픽셀 행 R(n+4)은 페이크 데이터 삽입 구동의 직전에 영상 데이터 기록이 이루어지는 서브픽셀 행이고, 서브픽셀 행 R(n+5)은 페이크 데이터 삽입 구동의 직후에 영상 데이터 기록이 이루어지는 서브픽셀 행이다.
서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간과 다음 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간은, 페이크 데이터 삽입 구동이 진행되는 기간에 의해 서로 떨어져 있다.
도 5 및 도 6에서, Vg 그래프는 서브픽셀 행들에 포함된 서브픽셀들의 구동 트랜지스터(DT)의 제1 노드(N1)의 전압을 함께 나타낸 것으로서, 서브픽셀 구동 동작 절차에서 부스팅 단계 진입 전의 전압 상태의 변화를 나타낸다.
도 5 및 도 6을 참조하면, Vs 그래프는 서브픽셀 행들에 포함된 서브픽셀들의 구동 트랜지스터(DT)의 제2 노드(N2)의 전압을 함께 나타낸 것으로서, 서브픽셀 구동 동작 절차에서 부스팅 단계 진입 전의 전압 상태의 변화를 나타낸다.
도 5 및 도 6의 Vg 그래프를 참조하면, 페이크 데이터 삽입이 진행되는 기간을 제외한 나머지 기간에서, 각 서브픽셀 행에 포함된 서브픽셀들의 구동 트랜지스터(DT)의 제1 노드(N1)의 Vg 전압은, 영상 데이터 기록의 진행에 따른 영상 데이터 전압(Vdata)이 된다.
하지만, 페이크 데이터 삽입이 진행되는 기간 동안, 페이크 데이터 삽입 구동이 진행되는 서브픽셀 행들에 포함된 서브픽셀들의 구동 트랜지스터(DT)의 제1 노드(N1)의 Vg 전압은, 페이크 데이터 전압(Vfake)을 갖게 된다.
한편, 전술한 바와 같이, 서브픽셀 행 R(n+1), R(n+2) 및 R(n+3) 각각에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 뒷부분 기간은 다음 서브픽셀 행에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 앞부분 기간과 오버랩 된다. 하지만, 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 뒷부분 기간은 다음 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 앞부분 기간과 오버랩 되지 않는다.
따라서, 서브픽셀 행 R(n+1), R(n+2) 및 R(n+3) 각각에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간 동안, 서브픽셀 행 R(n+1), R(n+2) 및 R(n+3) 각각에 포함된 서브픽셀들의 구동 트랜지스터(DT)의 제2 노드(N2)의 전압 Vs는, 영상 데이터 기록 단계에서 기준전압(Vref)와 유사한 전압(Vref+ΔV)을 가지게 된다. 이때, 각 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)의 전위차 Vgs는 Vdata-(Vref+ΔV)이다.
페이크 데이터 삽입 기간 직전의 1H 기간, 즉, 서브픽셀 행 R(n+4)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 뒷부분 기간(다음 서브픽셀 행 R(n+5)에서의 2가지 게이트 신호(SCAN, SENSE)의 턴-온 레벨 전압 구간의 앞부분 기간과 오버랩 되지 않음) 동안, 서브픽셀 행 R(n+4)에 포함된 서브픽셀들의 구동 트랜지스터(Dt)의 제2 노드(N2)의 Vs 전압은 Vref+ΔV 보다 낮아진 전압(Vref+(ΔV/2))이 될 수 있다.
이에 따라, 각 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)의 전위차 Vgs (Vgs(4))는 Vdata-(Vref+(ΔV/2))으로서, 이전 기간의 전위차(Vdata-(Vref+ΔV))에서보다 증가하게 된다.
도 7은 본 발명의 실시예들에 따른 표시장치(100)가 페이크 데이터 삽입 구동과 오버랩 구동을 수행하는 경우에 발생하는 특정 라인 휘도 불량을 나타낸 도면이다.
전술한 바와 같이, 오버랩 구동과 페이크 데이터 삽입 구동을 함께 수행할 때, 페이크 데이터 삽입 구동 직전에 오버랩 구동이 되지 못하는 서브픽셀 행들(예: R(n+4), R(n+8) 등)에서의 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)의 전위차(Vgs)가 갑자기 증가하게 된다.
따라서, 도 7에 도시된 바와 같이, 페이크 데이터 삽입 구동 직전에 영상 데이터 기록이 진행되는 서브픽셀 행들(예: R(n+4), R(n+8) 등)은 비정상적인 밝은 선(700)의 형태로 보이게 된다.
전술한 본 발명의 실시예들에 의하면, 페이크 데이터 삽입 구동을 통해, 움직임 블러 현상을 방지해줄 수 있고, 오버랩 구동을 통해 각 서브픽셀에서의 충전율을 개선시킬 수 있지만, 페이크 데이터 삽입 구동과 오버랩 구동을 함께 수행하게 되면, 예기치 않은 부작용(Side Effect)으로서 특정 라인 휘도 불량이 발생하는 현상이 관찰될 수 있다.
이러한 특정 라인 휘도 불량의 근본적인 원인을 분석해 본 결과, 다음과 같은 원인이 있음이 확인되어있다. 도 8을 참조하여 특정 라인 휘도 불량의 근본적인 원인을 설명한다.
도 8은 본 발명의 실시예들에 따른 표시장치(100)가 페이크 데이터 삽입 구동과 오버랩 구동을 함께 수행하는 경우에 발생하는 특정 라인 휘도 불량의 원인을 설명하기 위한 도면이다.
도 8은 도 5 및 도 6의 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa), 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb) 및 서브픽셀 행 R(n+5)에 배치된 제3 서브픽셀(SPc)에 대한 구동 동작을 나타낸 도면이다.
도 8을 참조하면, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa), 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb) 및 서브픽셀 행 R(n+5)에 배치된 제3 서브픽셀(SPc)은 동일한 열에 배치되며, 동일한 데이터 라인(DL) 및 동일한 기준 라인(RL)과 전기적으로 연결된다.
즉, 제1 서브픽셀(SPa), 제2 서브픽셀(SPb) 및 제3 서브픽셀(SPc) 각각에 배치된 스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 데이터 라인(DL)에 공통으로 전기적으로 연결될 수 있다. 제1 서브픽셀(SPa), 제2 서브픽셀(SPb) 및 제3 서브픽셀(SPc) 각각에 배치된 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 라인(RL)에 공통으로 전기적으로 연결될 수 있다.
도 5, 도 6 및 도 8을 참조하면, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa)에 대한 영상 데이터 기록 시, 제1 서브픽셀(SPa)에 포함된 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 된다. 이에 따라, 데이터 라인(DL)에 공급된 영상 데이터 전압(Vdata)이 턴-온 된 스캔 트랜지스터(SCT)를 거쳐 구동 트랜지스터(DT)의 게이트 노드에 해당하는 제1 노드(N1)에 전달된다.
이때, 제1 서브픽셀(SPa)에 포함된 센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스신호(SENSE)에 의해, 스캔 트랜지스터(SCT)와 함께, 턴-온 되어, 기준 라인(RL)에 공급된 기준전압(Vref)이 턴-온 된 센스 트랜지스터(SENT)를 거쳐 구동 트랜지스터(DT)의 소스 노드에 해당하는 제2 노드(N2)에 전달된다.
2H 오버랩 구동에 따라, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa)에 대한 영상 데이터 기록이 진행될 때, 다음 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)은 프리-차지 구동이 진행될 수 있다.
즉, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa)에 대한 영상 데이터 기록 시, 다음 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에는 턴-온 레벨의 스캔신호(SCAN)가 인가되어, 데이터 라인(DL)에 공급된 영상 데이터 전압(Vdata)이 턴-온 된 스캔 트랜지스터(SCT)를 거쳐서, 제2 서브픽셀(SPb)의 구동 트랜지스터(DT)의 게이트 노드인 제1 노드(N1)에 영상 데이터 전압(Vdata)이 프리-차지 전압으로서 인가된다.
이때, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 포함된 센스 트랜지스터(SENT)는, 턴-온 레벨 전압의 센스신호(SENSE)에 의해, 스캔 트랜지스터(SCT)와 함께, 턴-온 되어, 기준 라인(RL)에 공급된 기준전압(Vref)이 턴-온 된 센스 트랜지스터(SENT)를 거쳐 구동 트랜지스터(DT)의 소스 노드에 해당하는 제2 노드(N2)에 전달된다.
서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa)에 대한 영상 데이터 기록 시, 제1 서브픽셀(SPa)에서 공급된 전류(id)와 제2 서브픽셀(SPb)에서 공급된 전류(id)가 합쳐진 전류(2id)가 기준 라인(RL)에 흐른다.
이에 따라, 기준 라인(RL)에 흐르는 전류(2id)에 의해 기준 라인(RL)에 존재하는 라인 캐패시터가 충전되어, 기준 라인(RL)의 전압이 높아질 수 있다. 기준 라인(RL)의 높아진 전압은, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa) 내 턴-온 된 센스 트랜지스터(SENT)를 통해 제1 서브픽셀(SPa) 내 구동 트랜지스터(DT)의 제2 노드(N2)에 전달되고, 동시에, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb) 내 턴-온 된 센스 트랜지스터(SENT)를 통해 제2 서브픽셀(SPb) 내 구동 트랜지스터(DT)의 제2 노드(N2)에 전달될 수 있다.
따라서, 영상 데이터 기록이 진행되는 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa) 내 구동 트랜지스터(DT)의 제2 노드(N2)의 전압(Vs 전압)이 상승한다.
한편, 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa)에 대한 영상 데이터 기록이 진행된 이후, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 대한 영상 데이터 기록이 진행될 수 있다.
서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 대한 영상 데이터 기록이 진행될 때, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 포함된 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 된다. 이에 따라, 데이터 라인(DL)에 공급된 영상 데이터 전압(Vdata)이 턴-온 된 스캔 트랜지스터(SCT)를 거쳐 구동 트랜지스터(DT)의 게이트 노드에 해당하는 제1 노드(N1)에 전달된다.
이때, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 포함된 센스 트랜지스터(SENT)는, 턴-온 레벨 전압의 센스신호(SENSE)에 의해, 스캔 트랜지스터(SCT)와 함께, 턴-온 되어, 기준 라인(RL)에 공급된 기준전압(Vref)이 턴-온 된 센스 트랜지스터(SENT)를 거쳐 구동 트랜지스터(DT)의 소스 노드에 해당하는 제2 노드(N2)에 전달된다.
서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 대한 영상 데이터 기록이 진행되는 기간은, 페이크 데이터 삽입 구동이 진행되기 직전이므로, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 대한 영상 데이터 기록이 진행되는 기간 동안, 다음 서브픽셀 행 R(n+5)에 배치된 제3 서브픽셀(SPc)에 대한 프리-차지 구동이 진행되지 않는다.
따라서, 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb)에 대한 영상 데이터 기록 시, 제2 서브픽셀(SPb)에서 공급된 전류(id)만이 기준 라인(RL)에 흐른다.
이에 따라, 페이크 데이터 삽입 구동이 진행되기 직전에 오버랩 구동 없이 영상 데이터 기록이 진행되는 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb) 내 구동 트랜지스터(DT)의 제2 노드(N2)의 전압(Vs 전압)은 상승하게 된다. 하지만, 페이크 데이터 삽입 구동 직전에 오버랩 구동 없는 서브픽셀 행 R(n+4)의 제2 서브픽셀(SPb) 내 구동 트랜지스터(DT)의 제2 노드(N2)의 전압 상승 정도는, 기준 라인(RL)에 흐르는 전류 감소에 의한 기준 라인(RL)의 전압 상승 정도의 감소로 인해서, 오버랩 구동이 정상적으로 진행되는 서브픽셀 행 R(n+3)에 배치된 제1 서브픽셀(SPa) 내 구동 트랜지스터(DT)의 제2 노드(N2)의 전압 상승 보다는 작다.
따라서, 페이크 데이터 삽입 구동에 따라 페이크 데이터 전압(Vfake)이 데이터 라인(DL)에 인가되기 직전에(즉, 페이크 데이터 삽입 구동 직전에), 서브픽셀 행 R(n+4)에 배치된 제2 서브픽셀(SPb) 내 구동 트랜지스터(DT)의 제1 노드(N1)와 제2 노드(N2)의 전위차(Vgs)가 증가하게 된다.
이러한 전위차(Vgs)의 증가는 페이크 데이터 삽입 구동 직전에 영상 데이터 기록이 진행되는 서브픽셀 행들(예: R(n+4), R(n+12) 및 R(n+20) 등)이 밝은 선(700)으로 표시될 수 있다. 이런 현상을 방지하기 위한 진보된 오버랩 구동(Advanced Overlap Driving) 방법을 이하에서 상세하게 설명한다.
아래에서는, 진보된 오버랩 구동 방법을 설명하기 위한 표시패널(110)의 서브픽셀들(SP)과 신호배선들(SCL, SENL, DL, RL)이 배치되는 예시를 먼저 설명한다.
도 9는 본 발명의 실시예들에 따른 표시장치(100)의 표시패널(110)에 배치된 서브픽셀들(SPrc, r=1~6, c=1~4)과 신호배선들(SCLr, SENLr, DLc, RL, r=1~6, c=1~4)을 예시적으로 나타낸 도면이다.
도 9를 참조하면, 표시패널(110)에는 24개의 서브픽셀들(SPrc, r=1~6, c=1~4)이 6행 4열로 배열될 수 있다. 즉, 표시패널(110)에는 24개의 서브픽셀들(SPrc, r=1~6, c=1~4)이 6개의 서브픽셀 행(R(n+1), R(n+2), … , R(n+6))으로 배열된다.
도 9를 참조하면, 6개의 서브픽셀 행(R(n+1), R(n+2), … , R(n+6))에는 6개의 스캔신호 라인(SCLr, r=1~6)이 각각 대응되어 배치될 수 있다. 6개의 서브픽셀 행(R(n+1), R(n+2), … , R(n+6))에는 6개의 센스신호 라인(SENLr, r=1~6)이 각각 대응되어 배치될 수 있다.
6개의 스캔신호 라인(SCLr, r=1~6)은 스캔신호들(SCANr, r=1~6)을 6개의 서브픽셀 행(R(n+1), R(n+2), … , R(n+6))으로 공급한다. 6개의 센스신호 라인(SENLr, r=1~6)은 센스신호들(SENSEr, r=1~6)을 6개의 서브픽셀 행(R(n+1), R(n+2), … , R(n+6))으로 공급한다.
도 5 및 도 6을 참조하여 전술한 오버랩 구동에 의하면, 동일한 서브픽셀 행에 공급되는 2가지 게이트 신호(SCAN, SENSE)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는다.
예를 들어, 제1 서브픽셀 행(R(n+1))에서, 제1 스캔신호 라인(SCL1)에 공급되는 제1 스캔신호(SCAN1)와 제1 센스신호 라인(SENL1)에 공급되는 제1 센스신호(SENSE1)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는다. 또한, 제2 서브픽셀 행(R(n+2))에서, 제2 스캔신호 라인(SCL2)에 공급되는 제2 스캔신호(SCAN2)와 제2 센스신호 라인(SENL2)에 공급되는 제2 센스신호(SENSE2)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는다. 또한, 제3 서브픽셀 행(R(n+3))에서, 제3 스캔신호 라인(SCL3)에 공급되는 제3 스캔신호(SCAN3)와 제3 센스신호 라인(SENL3)에 공급되는 제3 센스신호(SENSE3)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖는다.
후술할 진보된 오버랩 구동에 의하면, 동일한 서브픽셀 행에 공급되는 2가지 게이트 신호(SCAN, SENSE)는 서로 다른 타이밍에 턴-온 레벨 전압 구간을 가질 수 있다.
도 9를 참조하면, 4개의 데이터 라인(DLc, c=1~4)이 4개의 서브픽셀 열에 각각 배치될 수 있다.
도 9를 참조하면, 1개의 기준 라인(RL)은 4개의 서브픽셀 열에 배치된 서브픽셀들로 기준전압(Vref)을 공급해줄 수 있다. 즉, 4개의 서브픽셀 열은 1개의 기준 라인(RL)을 공유할 수 있다.
이하 설명 및 도면들에서는, 도 9의 서브픽셀들(SPrc, r=1~6, c=1~4)과 신호배선들(SCLr, SENLr, DLc, RL, r=1~6, c=1~4)의 배치가 참조된다.
도 10은 본 발명의 실시예들에 따른 표시장치(100)의 진보된 오버랩 구동(Advanced Overlap Driving)에 대한 구동 타이밍 다이어그램이다.
도 10을 참조하면, 다수의 서브픽셀(SP)은, 제1 스캔신호(SCAN1)를 전달하는 제1 스캔신호 라인(SCL1) 및 제1 센스신호(SENSE1)를 전달하는 제1 센스신호 라인(SENL1)과 연결된 제1 서브픽셀(SP1)과, 제2 스캔신호(SCAN2)를 전달하는 제2 스캔신호 라인(SCL2) 및 제2 센스신호(SENSE2)를 전달하는 제2 센스신호 라인(SENL2)과 연결된 제2 서브픽셀(SP2)과, 제3 스캔신호(SCAN3)를 전달하는 제3 스캔신호 라인(SCL3) 및 제3 센스신호(SENSE3)를 전달하는 제3 센스신호 라인(SENL3)과 연결된 제3 서브픽셀(SP3) 등을 포함할 수 있다.
도 10에서 제1 서브픽셀(SP1)은 도 9에서 제1 서브픽셀 행(R(n+1))에 배치된 서브픽셀들(SPrc, r=1, c=1~4)을 대표한다. 도 10에서 제2 서브픽셀(SP2)은 도 9에서 제2 서브픽셀 행(R(n+2))에 배치된 서브픽셀들(SPrc, r=2, c=1~4)을 대표한다. 도 10에서 제3 서브픽셀(SP3)은 도 9에서 제3 서브픽셀 행(R(n+3))에 배치된 서브픽셀들(SPrc, r=3, c=1~4)을 대표한다.
이에 따르면, 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3)은 열 방향으로 순차 배치되는 서브픽셀들이다.
도 10을 참조하면, 다수의 스캔신호 라인(SCL)은, 표시패널(110)에 순차적으로 배치된 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3) 각각에 대응되는 제1 스캔신호 라인(SCL1), 제2 스캔신호 라인(SCL2) 및 제3 스캔신호 라인(SCL3)을 포함할 수 있다.
도 10을 참조하면, 다수의 센스신호 라인(SENL)은, 표시패널(110)에 순차적으로 배치된 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3) 각각에 대응되는 제1 센스신호 라인(SENL1), 제2 센스신호 라인(SENL2) 및 제3 센스신호 라인(SENL3)을 포함할 수 있다.
제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3) 각각에 포함되는 센스 트랜지스터(SENT)의 드레인 노드(또는 소스 노드)는 동일한 기준 라인(RL)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 진보된 오버랩 구동을 수행함으로써, 인접한 두 서브픽셀 행들 각각의 구동 기간의 타이밍을 제어하여, 인접한 두 서브픽셀 행들 각각의 구동 기간이 서로 오버랩 되는 타이밍 또는 패턴을 제어할 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 진보된 오버랩 구동을 수행함으로써, 하나의 서브픽셀 행으로 공급되는 2가지 게이트 신호인 스캔신호(SCAN) 및 센스신호(SENSE) 각각의 턴-온 레벨 전압 구간의 타이밍을 제어할 수 있다.
도 10을 참조하면, 진보된 오버랩 구동에 의하면, 동일한 서브픽셀 행에 공급되는 2가지 게이트 신호(SCAN, SENSE)는 서로 다른 타이밍에 턴-온 레벨 전압 구간을 가질 수 있다.
예를 들어, 진보된 오버랩 구동 시, 제1 서브픽셀 행(R(n+1))과 관련하여, 제1 스캔신호 라인(SCL1)에 공급되는 제1 스캔신호(SCAN1)와 제1 센스신호 라인(SENL1)에 공급되는 제1 센스신호(SENSE1)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖지 않는다.
또한, 진보된 오버랩 구동 시, 제2 서브픽셀 행(R(n+2))과 관련하여, 제2 스캔신호 라인(SCL2)에 공급되는 제2 스캔신호(SCAN2)와 제2 센스신호 라인(SENL2)에 공급되는 제2 센스신호(SENSE2)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖지 않는다.
또한, 진보된 오버랩 구동 시, 제3 서브픽셀 행(R(n+3))과 관련하여, 제3 스캔신호 라인(SCL3)에 공급되는 제3 스캔신호(SCAN3)와 제3 센스신호 라인(SENL3)에 공급되는 제3 센스신호(SENSE3)는 동일한 타이밍에 턴-온 레벨 전압 구간을 갖지 않는다.
아래에서, 진보된 오버랩 구동을 위한 스캔신호들(SCAN1, SCAN2, SCAN3) 및 센스신호들(SENSE1, SENSE2, SENSE3)의 특징에 대하여 구체적으로 설명한다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 게이트 구동회로(130)는, 표시패널(110)에 배치된 다수의 스캔신호 라인(SCL1, SCL2, SCL3)으로 턴-온 레벨 전압 구간을 갖는 스캔신호들(SCAN1, SCAN2, SCAN3)을 순차적으로 공급한다.
스캔 트랜지스터(SCT)들(SCT)이 n 타입 트랜지스터(n 타입 채널을 갖는 트랜지스터)인 경우, 도 10에 도시된 바와 같이, 스캔신호들(SCAN1, SCAN2, SCAN3)의 턴-온(Turn-on) 레벨 전압 구간은 하이(High) 레벨 전압 구간이고, 스캔신호들(SCAN1, SCAN2, SCAN3)의 턴-오프(Turn-off) 레벨 전압 구간은 로우(Low) 레벨 전압 구간일 수 있다.
스캔 트랜지스터(SCT)들(SCT)이 p 타입 트랜지스터(p 타입 채널을 갖는 트랜지스터)인 경우, 스캔신호들(SCAN1, SCAN2, SCAN3)의 턴-온 레벨 전압 구간은 로우(Low) 레벨 전압 구간이고, 스캔신호들(SCAN1, SCAN2, SCAN3)의 턴-오프 레벨 전압 구간은 하이(High) 레벨 전압 구간일 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 제2 게이트 구동회로(140)는, 표시패널(110)에 배치된 다수의 센스신호 라인(SENL1, SENL2, SENL3)으로 턴-온 레벨 전압 구간을 갖는 센스신호들(SENSE1, SENSE2, SENSE3)을 순차적으로 공급한다.
센스 트랜지스터들(SENT)이 n 타입 트랜지스터(n 타입 채널을 갖는 트랜지스터)인 경우, 도 10에 도시된 바와 같이, 센스신호들(SENSE1, SENSE2, SENSE3)의 턴-온 레벨 전압 구간은 하이(High) 레벨 전압 구간이고, 센스신호들(SENSE1, SENSE2, SENSE3)의 턴-오프 레벨 전압 구간은 로우(Low) 레벨 전압 구간일 수 있다.
센스 트랜지스터들(SENT)이 p 타입 트랜지스터(p 타입 채널을 갖는 트랜지스터)인 경우, 센스신호들(SENSE1, SENSE2, SENSE3)의 턴-온 레벨 전압 구간은 로우(Low) 레벨 전압 구간이고, 센스신호들(SENSE1, SENSE2, SENSE3)의 턴-오프 레벨 전압 구간은 하이(High) 레벨 전압 구간일 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제1 게이트 구동회로(130)는 다수의 서브픽셀(SP)에 포함된 제1 서브픽셀(SP1) 내 스캔 트랜지스터(SCT)의 게이트 노드와 전기적으로 연결된 제1 스캔신호 라인(SCL1)으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호(SCAN1)를 공급할 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제2 게이트 구동회로(140)는 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)의 게이트 노드와 전기적으로 연결된 제1 센스신호 라인(SENL1)으로 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간(tSHIFT/SEN)만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호(SENSE1)를 공급할 수 있다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 타이밍은 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간(tSHIFT/SEN)만큼 지연된 타이밍일 수 있다.
제1 스캔신호(SCAN1)은 미리 턴-온 레벨 전압을 가지게 되어, 스캔 트랜지스터(SCT)가 충분히 턴-온 된 후, 영상 데이터 전압(Vdata)에 대한 프로그래밍이 진행된다. 또한, 센스 트랜지스터(SENT)는 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 지연에도 불구하고, 구동 타이밍 제어와 센스 트랜지스터(SENT)의 채널 확대 등을 통해 충전 속도를 빠르게 해줄 수 있다. 이러한 점들 때문에 충전 성능이 개선될 수 있다.
도 10을 참조하면, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 중첩되는 기간(OP)과, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 중첩되지 않는 기간(NOP)을 포함할 수 있다.
도 10을 참조하면, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간이 중첩되는 기간은, 제1 서브픽셀(SP1)이 프로그래밍 되는 시간과 대응될 수 있다. 제1 서브픽셀(SP1)이 프로그래밍 된다는 것은 제1 서브픽셀(SP1)에 해당 영상 데이터가 프로그램 된다는 것을 의미하고, 영상 데이터 전압(Vdata)에 의해 제1 서브픽셀(SP1) 내 캐패시터(Cst)가 원하는 값으로 충전된다는 의미일 수 있다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간이 중첩되는 기간은, 제1 서브픽셀(SP1)에 영상 데이터가 프로그래밍 되는 프로그래밍 기간(tPROG)과 대응될 수 있다.
도 10을 참조하면, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 시작 시점은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간의 시작 시점보다 센스 시프트 시간(tSHIFT/SEN)만큼 지연될 수 있다.
예를 들어, 미리 설정된 센스 시프트 시간(tSHIFT/SEN)은 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간일 수 있다.
도 10을 참조하면, 예를 들어, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간은 동일한 시간적인 길이를 갖는다.
이에 따라, 미리 설정된 센스 시프트 시간(tSHIFT/SEN)은 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간일 수 있다.
이 경우, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간이 중첩되는 기간은 센스 시프트 시간(tSHIFT/SEN)과 동일할 수 있다.
제1 서브픽셀(SP1)의 프로그래밍 기간(tPROG)은 센스 시프트 시간(tSHIFT/SEN)과 동일할 수 있다.
도 10을 참조하면, 제2 스캔신호(SCAN2)와 제2 센스신호(SENSE2) 간의 관계 및 특성은 이상에서 설명한 제1 스캔신호(SCAN1)와 제1 센스신호(SENSE1) 간의 관계 및 특성과 동일하다. 제3 스캔신호(SCAN3)와 제3 센스신호(SENSE3) 간의 관계 및 특성은 이상에서 설명한 제1 스캔신호(SCAN1)와 제1 센스신호(SENSE1) 간의 관계 및 특성과 동일하다.
도 10을 참조하면, 제2 서브픽셀(SP2) 내 스캔 트랜지스터(SCT)의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 스캔신호(SCAN2)가 공급되고, 제2 서브픽셀(SP2) 내 센스 트랜지스터(SENT)의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 센스신호(SENSE2)가 공급되는 동안, 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)와 제3 서브픽셀(SP3) 내 센스 트랜지스터(SENT)가 동시에 턴-오프 되는 타이밍(PROG2)이 존재할 수 있다.
다시 말해, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간 동안, 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)와 제3 서브픽셀(SP3) 내 센스 트랜지스터(SENT)가 동시에 턴-오프 되는 타이밍(PROG2)이 존재할 수 있다.
도 10을 참조하면, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN)만큼 지연될 수 있다. 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 미리 설정된 프로그래밍 기간(tPROG)만큼 중첩될 수 있다.
도 10을 참조하면, 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간은, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN)만큼 지연될 수 있다. 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간은, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 프로그래밍 기간(tPROG)만큼 중첩될 수 있다.
도 10을 참조하면, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간은 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 중첩될 수 있다. 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간은 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간보다 미리 설정된 스캔 시프트 시간(tSHIFT/SCAN)만큼 지연될 수 있다.
도 10을 참조하면, 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 미 중첩될 수 있다.
도 10을 참조하면, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간 동안, 제3 센스신호(SENSE3)는 턴-오프 레벨 전압을 가질 수 있다.
제2 서브픽셀(SP2)의 프로그래밍 기간(tPROG) 동안, 제3 센스신호(SENSE3)는 턴-오프 레벨 전압을 가질 수 있다.
제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간이 끝나기 전에, 제1 센스신호(SENSE1)는 턴-온 레벨 전압에서 턴-오프 레벨 전압으로 변경될 수 있다.
전술한 바에 따르면, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제2 서브픽셀(SP2)의 프로그래밍 기간(tPROG)) 중 어떤 지점(PROG2)에서는, 제1 센스신호(SENSE1) 및 제3 센스신호(SENSE3) 모두가 턴-오프 레벨 전압을 가질 수 있다.
즉, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제2 서브픽셀(SP2)의 프로그래밍 기간(tPROG)) 중 어떤 지점(PROG2)에서는, 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)와 제3 서브픽셀(SP3) 내 센스 트랜지스터(SENT) 모두가 턴-오프 상태일 수 있다.
따라서, 제2 서브픽셀(SP2)이 프로그래밍 진행 대상일 때, 제1 내지 제3 서브픽셀(SP1, SP2, SP3) 중에서 프로그래밍이 진행되는 제2 서브픽셀(SP2)은, 턴-온 된 센스 트랜지스터(SENT)에 의해 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 라인(RL)이 전기적으로 연결된다.
이때, 제1 내지 제3 서브픽셀(SP1, SP2, SP3) 중에서 프로그래밍이 진행되는 제2 서브픽셀(SP2)의 주변에 위치하는 제1 서브픽셀(SP1)의 경우, 센스 트랜지스터(SENT)가 턴-오프 상태이므로, 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 라인(RL)이 전기적으로 연결되지 않는다. 마찬가지로, 제1 내지 제3 서브픽셀(SP1, SP2, SP3) 중에서 프로그래밍이 진행되는 제2 서브픽셀(SP2)의 주변에 위치하는 제3 서브픽셀(SP3)의 경우, 센스 트랜지스터(SENT)가 턴-오프 상태이므로, 구동 트랜지스터(DT)의 제2 노드(N2)와 기준 라인(RL)이 전기적으로 연결되지 않는다.
제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간의 뒷부분과 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간의 앞부분은 중첩된다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 뒷부분과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간의 앞부분은 중첩된다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간은 상당 부분이 중첩된다.
도 10의 예시에 따르면, 1H는 1 수평시간이다. 제1 내지 제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간이 1.6H이다. 제1 내지 제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간이 1.6H이다.
미리 설정된 센스 시프트 시간(tSHIFT/SEN)은 0.8H이다. 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간은 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN)에 해당하는 0.8H만큼 지연되어 시작된다.
제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간이 중첩되는 기간은 0.8H이다. 제1 서브픽셀(SP1)의 프로그래밍 기간(tPROG)은 0.8H이다.
제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간은 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN)에 해당하는 0.8H만큼 지연되어 시작된다.
제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간이 중첩되는 기간은 0.8H이다. 제2 서브픽셀(SP2)의 프로그래밍 기간(tPROG)은 0.8H이다.
제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간은 제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN)에 해당하는 0.8H만큼 지연되어 시작된다.
제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간과 제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간이 중첩되는 기간은 0.8H이다. 제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG)은 0.8H이다.
미리 설정된 스캔 시프트 시간(tSHIFT/SCAN)은 0.2H이다. 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간은 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간보다 미리 설정된 스캔 시프트 시간(tSHIFT/SCAN)에 해당하는 0.2H만큼 지연된다.
제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간은 0.6H만큼 중첩된다. 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제2 센스신호(SENSE2)의 턴-온 레벨 전압 구간은 0.6H만큼 중첩된다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간이 1.6H이고, 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간이 1.6H일 때, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간이 중첩되는 기간은 1.4H이다. 이에 따라, 제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간과 제2 스캔신호(SCAN2)의 턴-온 레벨 전압 구간이 중첩되는 기간의 길이(1.4H)는 각각의 전체 구간 길이(1.6H)에 비해 87.5%(=1.4/1.6)를 차지한다.
도 11은 본 발명의 실시예들에 따른 표시장치(100)가 블랙 데이터 삽입 구동과 진보된 오버랩 구동을 수행하는 경우, 구동 타이밍 다이어그램이다. 도 12는 제3 서브픽셀(SP3)의 프로그래밍 타이밍에서, 제3 서브픽셀(SP3)과 그 인접 서브픽셀들(SP2, SP4)의 상태를 나타낸 도면이다. 도 13은 블랙 데이터 삽입 구동이 시작하기 전, 제4 서브픽셀(SP4)의 프로그래밍 타이밍에서, 제4 서브픽셀(SP4)과 그 인접 서브픽셀들(SP3, SP5)의 상태를 나타낸 도면이다. 도 14는 블랙 데이터 삽입 구동이 종료된 이후, 제5 서브픽셀(SP5)의 프로그래밍 타이밍에서, 제5 서브픽셀(SP5)과 그 인접 서브픽셀들(SP4, SP6)의 상태를 나타낸 도면이다.
도 11을 참조하면, 다수의 서브픽셀(SP)은, 제4 스캔신호(SCAN4)를 전달하는 제4 스캔신호 라인(SCL4) 및 제4 센스신호(SENSE4)를 전달하는 제4 센스신호 라인(SENL4)과 연결된 제4 서브픽셀(SP4)과, 제5 스캔신호(SCAN5)를 전달하는 제5 스캔신호 라인(SCL5) 및 제5 센스신호(SENSE5)를 전달하는 제5 센스신호 라인(SENL5)과 연결된 제5 서브픽셀(SP5)과, 제6 스캔신호(SCAN6)를 전달하는 제6 스캔신호 라인(SCL6) 및 제6 센스신호(SENSE6)를 전달하는 제6 센스신호 라인(SENL6)과 연결된 제6 서브픽셀(SP6) 등을 포함할 수 있다.
도 11에서 제4 서브픽셀(SP4)은 도 9에서 제4 서브픽셀 행(R(n+4))에 배치된 서브픽셀들(SPrc, r=4, c=1~4)을 대표한다. 도 11에서 제5 서브픽셀(SP5)은 도 9에서 제5 서브픽셀 행(R(n+5))에 배치된 서브픽셀들(SPrc, r=5, c=1~4)을 대표한다. 도 11에서 제6 서브픽셀(SP6)은 도 9에서 제6 서브픽셀 행(R(n+6))에 배치된 서브픽셀들(SPrc, r=6, c=1~4)을 대표한다.
도 11를 참조하면, 제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간과 제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG)) 동안, 제4 센스신호(SENSE4)는 턴-오프 레벨 전압을 갖는다.
제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간과 제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG))이 끝나기 전에, 어느 한 타이밍(PROG3)에서, 제2 센스신호(SENSE2)는 턴-온 레벨 전압에서 턴-오프 레벨 전압으로 변경된다.
도 12를 참조하면, 제3 스캔신호(SCAN3)의 턴-온 레벨 전압 구간과 제3 센스신호(SENSE3)의 턴-온 레벨 전압 구간이 중첩되는 제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG) 동안, 제3 서브픽셀(SP3) 내 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 모두 턴-온 상태이다.
제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG) 동안, 제3 서브픽셀(SP3) 내 구동 트랜지스터(DT)의 제2 노드(N2)는 턴-온 된 센스 트랜지스터(SENT)에 의해 기준 라인(RL)과 전기적으로 연결된다.
제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG) 중, 제4 서브픽셀(SP4) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제4 센스신호(SENSE4)에 의해 턴-오프 상태일 수 있다. 따라서, 제3 서브픽셀(SP3) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제4 서브픽셀(SP4)의 영향을 받지 않는다.
제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG) 중 어느 한 타이밍(PROG3)에서, 제2 서브픽셀(SP2) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제2 센스신호(SENSE2)에 의해 턴-오프 상태일 수 있다. 따라서, 제3 서브픽셀(SP3) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제2 서브픽셀(SP2)의 영향을 받지 않는다.
전술한 진보된 오버랩 구동에 의하면, 제3 서브픽셀(SP3)의 프로그래밍 기간(tPROG) 중에, 제3 서브픽셀(SP3)의 인접 서브픽셀들(SP2, SP4) 내 센스 트랜지스터(SENT)가 모두 오프 되는 타이밍(PROG3)이 존재하기 때문에, 제3 서브픽셀(SP3)은 인접 서브픽셀들(SP2, SP4)에 의해 영향을 받지 않고, 정상적인 프로그램 동작을 진행하여 원하는 밝기의 발광 상태를 보일 수 있다.
도 11를 참조하면, 제4 스캔신호(SCAN4)의 턴-온 레벨 전압 구간과 제4 센스신호(SENSE4)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG)) 동안, 제5 센스신호(SENSE5)는 턴-오프 레벨 전압을 갖는다.
제4 스캔신호(SCAN4)의 턴-온 레벨 전압 구간과 제4 센스신호(SENSE4)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG))이 끝나기 전에, 어느 한 타이밍(PROG4)에서, 제3 센스신호(SENSE3)는 턴-온 레벨 전압에서 턴-오프 레벨 전압으로 변경된다.
도 13을 참조하면, 제4 스캔신호(SCAN4)의 턴-온 레벨 전압 구간과 제4 센스신호(SENSE4)의 턴-온 레벨 전압 구간이 중첩되는 기간인 제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG) 동안, 제4 서브픽셀(SP4) 내 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 모두 턴-온 상태이다.
제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG) 동안, 제4 서브픽셀(SP4) 내 구동 트랜지스터(DT)의 제2 노드(N2)는 턴-온 된 센스 트랜지스터(SENT)에 의해 기준 라인(RL)과 전기적으로 연결된다.
제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG) 중, 제5 서브픽셀(SP5) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제5 센스신호(SENSE5)에 의해 턴-오프 상태일 수 있다. 따라서, 제4 서브픽셀(SP4) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제5 서브픽셀(SP5)의 영향을 받지 않는다.
제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG) 중 어느 한 타이밍(PROG4)에서, 제3 서브픽셀(SP3) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제3 센스신호(SENSE3)에 의해 턴-오프 상태일 수 있다. 따라서, 제4 서브픽셀(SP4) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제3 서브픽셀(SP3)의 영향을 받지 않는다.
전술한 진보된 오버랩 구동에 의하면, 제4 서브픽셀(SP4)의 프로그래밍 기간(tPROG) 중에, 제4 서브픽셀(SP4)의 인접 서브픽셀들(SP3, SP5) 내 센스 트랜지스터(SENT)가 모두 오프 되는 타이밍(PROG4)이 존재하기 때문에, 제4 서브픽셀(SP4)은 인접 서브픽셀들(SP3, SP5)에 의해 영향을 받지 않고, 정상적인 프로그램 동작을 진행하여 원하는 밝기의 발광 상태를 보일 수 있다.
도 11를 참조하면, 제5 스캔신호(SCAN5)의 턴-온 레벨 전압 구간과 제5 센스신호(SENSE5)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG)) 동안, 제6 센스신호(SENSE6)는 턴-오프 레벨 전압을 갖는다.
제5 스캔신호(SCAN5)의 턴-온 레벨 전압 구간과 제5 센스신호(SENSE5)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG))이 끝나기 전에, 어느 한 타이밍(PROG5)에서, 제4 센스신호(SENSE4)는 턴-온 레벨 전압에서 턴-오프 레벨 전압으로 변경된다.
도 14를 참조하면, 제5 스캔신호(SCAN5)의 턴-온 레벨 전압 구간과 제5 센스신호(SENSE5)의 턴-온 레벨 전압 구간이 중첩되는 기간인 제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG) 동안, 제5 서브픽셀(SP5) 내 스캔 트랜지스터(SCT) 및 센스 트랜지스터(SENT)는 모두 턴-온 상태이다.
제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG) 동안, 제5 서브픽셀(SP5) 내 구동 트랜지스터(DT)의 제2 노드(N2)는 턴-온 된 센스 트랜지스터(SENT)에 의해 기준 라인(RL)과 전기적으로 연결된다.
제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG) 중, 제6 서브픽셀(SP6) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제6 센스신호(SENSE6)에 의해 턴-오프 상태일 수 있다. 따라서, 제5 서브픽셀(SP5) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제6 서브픽셀(SP6)의 영향을 받지 않는다.
제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG) 중 어느 한 타이밍(PROG5)에서, 제4 서브픽셀(SP4) 내 센스 트랜지스터(SENT)는 턴-오프 레벨 전압의 제4 센스신호(SENSE4)에 의해 턴-오프 상태일 수 있다. 따라서, 제5 서브픽셀(SP5) 내 구동 트랜지스터(DT)의 제2 노드(N2)가 턴-온 된 센스 트랜지스터(SENT)를 통해 전기적으로 연결되어 있는 기준 라인(RL)은, 제4 서브픽셀(SP4)의 영향을 받지 않는다.
전술한 진보된 오버랩 구동에 의하면, 제5 서브픽셀(SP5)의 프로그래밍 기간(tPROG) 중에, 제5 서브픽셀(SP5)의 인접 서브픽셀들(SP4, SP6) 내 센스 트랜지스터(SENT)가 모두 오프 되는 타이밍(PROG5)이 존재하기 때문에, 제5 서브픽셀(SP5)은 인접 서브픽셀들(SP4, SP6)에 의해 영향을 받지 않고, 정상적인 프로그램 동작을 진행하여 원하는 밝기의 발광 상태를 보일 수 있다.
도 11을 참조하면, 제4 스캔신호 라인(SCL4)으로 턴-온 레벨 전압을 갖는 제4 스캔신호(SCAN4)가 공급되는 기간과 제5 스캔신호 라인(SCL5)으로 턴-온 레벨 전압을 갖는 제5 스캔신호(SCAN5)가 공급되는 기간 사이의 페이크 데이터 삽입(FDI) 구동 기간 중에, k(k는 1이상의 자연수)개의 서브픽셀 라인 (서브픽셀 행)에 배열된 서브픽셀들(SP)로는 실제 영상 데이터 전압(Vdata)과 구별되는 페이크 데이터 전압(Vfake)이 공급될 수 있다.
여기서, 페이크 데이터 삽입(FDI)은, 일 예로, 블랙 데이터가 삽입되는 블랙 데이터 삽입(BDI)이라고도 한다.
일반화 하면, 다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 i번째 스캔신호(SCAN)가 공급되는 기간과, 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 (i+1)번째 스캔신호(SCAN)가 공급되는 기간 사이의 페이크 데이터 삽입(FDI) 구동 기간 중에, k(k는 1이상의 자연수)개의 서브픽셀 라인 (서브픽셀 행)에 배열된 서브픽셀들(SP)로는 실제 영상 데이터 전압(Vdata)과 구별되는 페이크 데이터 전압(Vfake)이 공급될 수 있다.
도 11을 참조하면, 제4 스캔신호(SCAN4)의 턴-온 레벨 전압 구간과 제5 스캔신호(SCAN5)의 턴-온 레벨 전압 구간 사이의 페이크 데이터 삽입 구동 기간(tFDI) 동안, 데이터 구동회로(120)는 다수의 데이터 라인(DL)의 전체 또는 일부로 실제 영상 데이터 전압(Vdata)과 구별되는 페이크 데이터 전압(Vfake)을 출력할 수 있다.
페이크 데이터 전압(Vfake)은 k(k는 1이상의 자연수)개의 서브픽셀 라인(서브픽셀 행)에 배열된 서브픽셀들(SP)로 공급될 수 있다.
예를 들어, 페이크 데이터 전압(Vfake)은 블랙 데이터 전압(Vblack) 또는 저계조 데이터 전압 등일 수 있다. 페이크 데이터 전압(Vfake)은 블랙 데이터 전압(Vblack)인 경우, 페이크 데이터 삽입(FDI) 구동을 블랙 데이터 삽입(BDI) 구동이라고 한다.
도 11을 참조하면, 페이크 데이터 삽입 구동 기간(tFDI) 이후, 프리-차지 구동 기간(tPC)이 진행될 수 있다.
도 11을 참조하면, 데이터 구동회로(120)는, 페이크 데이터 삽입 구동 기간(tFDI) 동안 페이크 데이터 전압(Vfake)을 출력한 이후, 프리-차지 구동 기간(tPC) 동안 프리-차지 데이터 전압(Vpre)을 다수의 데이터 라인(DL)의 전체 또는 일부로 출력할 수 있다.
도 11을 참조하면, 데이터 구동회로(120)가 프리-차지 데이터 전압(Vpre)의 출력 시작 시점 이후, 제1 게이트 구동회로(130)는 제5 스캔신호 라인(SCL5)으로 턴-온 레벨 전압을 갖는 제5 스캔신호(SCAN5)를 출력할 수 있다.
제5 스캔신호(SCAN5)의 턴-온 레벨 전압 구간과 제5 센스신호(SENSE5)의 턴-온 레벨 전압 구간이 중첩되는 기간(즉, 제5 서브픽셀(SP5)의 프로그래밍 기간)은, 데이터 구동회로(120)가 프리-차지 데이터 전압(Vpre)을 출력하는 기간 (즉, 프리-차지 구동 기간(tPC)) 이후에 진행될 수 있다.
도 15는 본 발명의 실시예들에 따른 표시장치(100)의 페이크 데이터 삽입 구동(예를 들어, 블랙 데이터 삽입 구동)을 나타낸 도면이다.
도 15를 참조하면, 페이크 데이터 삽입 구동 기간(tFDI) 동안, 페이크 데이터 삽입을 위한 페이크 데이터 전압(Vfake)은 k개의 서브픽셀(SP) 내 구동 트랜지스터(DT)의 제1 노드(N1)에 인가된다.
따라서, 데이터 구동회로(120)가 페이크 데이터 전압(Vfake)을 출력할 때, k개의 서브픽셀(SP) 내 스캔 트랜지스터(SCT)는 모두 턴-온 상태이고, k개의 서브픽셀(SP)을 제외한 서브픽셀들(SP) 내 스캔 트랜지스터(SCT)는 모두 턴-오프 상태이다.
데이터 구동회로(120)가 페이크 데이터 전압(Vfake)을 출력할 때, k개의 서브픽셀(SP)과 나머지 서브픽셀들(SP)을 포함하는 모든 서브픽셀들(SP)의 센스 트랜지스터(SENT)는 모두 턴-오프 상태이다.
다시 말해, 페이크 데이터 삽입 구동 기간(tFDI) 동안, 데이터 구동회로(120)가 페이크 데이터 전압(Vfake)을 출력할 때, 제1 게이트 구동회로(130)는 다수의 스캔신호 라인(SCL) 중에서 k개의 서브픽셀 라인에 대응되는 k개의 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호들을 출력하고, 나머지 스캔신호 라인들로는 턴-오프 레벨 전압을 갖는 스캔신호들을 출력할 수 있다. 제2 게이트 구동회로(140)는 다수의 센스신호 라인(SENL) 모두로 턴-오프 레벨 전압을 갖는 센스신호들을 출력할 수 있다.
도 16은 본 발명의 실시예들에 따른 표시장치(100)의 프리-차지 구동을 나타낸 도면이다.
도 16을 참조하면, 프리-차지 구동 기간(tPC) 동안, 데이터 구동회로(120)가 프리-차지 데이터 전압(Vpre)을 출력할 때, 제1 게이트 구동회로(130)는 다수의 스캔신호 라인(SCL) 모두로 턴-오프 레벨 전압을 갖는 스캔신호들(SCAN)을 출력하고, 제2 게이트 구동회로(140)는 다수의 센스신호 라인(SENL) 모두로 턴-오프 레벨 전압을 갖는 센스신호들(SENSE)을 출력할 수 있다.
프리-차지 구동 기간(tPC) 동안, 프리-차지 데이터 전압(Vpre)은 다수의 데이터 라인(DL)으로만 인가될 뿐, 다수의 서브픽셀(SP)의 내부에는 인가되지 않는다.
다시 말해, 프리-차지 구동 기간(tPC) 동안, 프리-차지 데이터 전압(Vpre)은 다수의 데이터 라인(DL)으로만 인가될 뿐, 다수의 서브픽셀(SP) 각각의 구동 트랜지스터(DT)의 제1 노드(N1)에는 인가되지 않는다.
도 17은 본 발명의 실시예들에 따른 표시장치(100)의 프리-차지 구동에서 사용되는 프리-차지 데이터 전압(Vpre)의 설정 범위를 나타낸 도면이다.
도 17을 참조하면, 또한, 프리-차지 구동 기간(tPC) 동안, 하나 이상의 데이터 라인(DL)에 인가되는 프리-차지 데이터 전압(Vpre)은, 프리-차지 데이터 전압(Vpre)을 출력하기 전에 출력된 제1 영상 데이터 전압(Vdata1)과, 프리-차지 데이터 전압(Vpre)을 출력한 이후에 출력될 제2 영상 데이터 전압(Vdata2) 과, 페이크 데이터 전압(Vfake)과, 제1 영상 데이터 전압(Vdata1)과 제2 영상 데이터 전압(Vdata2) 중 높은 전압과 페이크 데이터 전압(Vfake) 사이의 전압 중 하나일 수 있다.
도 17을 참조하면, 페이크 데이터 전압(Vfake)을 하한 값으로 하고 제1 영상 데이터 전압(Vdata1)과 제2 영상 데이터 전압(Vdata2) 중 높은 전압을 상한 값으로 하는 설정 범위 내에서, 프리-차지 데이터 전압(Vpre)이 설정될 수 있다.
도 18은 본 발명의 실시예들에 따른 표시장치(100)의 스캔 트랜지스터(SCT)를 나타낸 도면이고, 도 19는 본 발명의 실시예들에 따른 표시장치(100)의 센스 트랜지스터(SENT)를 나타낸 도면이다. 도 2의 서브픽셀(SP)의 회로도 함께 참조한다.
도 18을 참조하면, 스캔 트랜지스터(SCT)는, 스캔 트랜지스터(SCT)의 드레인 노드(또는 소스 노드)의 역할을 하며 데이터 라인(DL)과 전기적으로 연결되는 제1 스캔 패턴(1810)과, 스캔 트랜지스터(SCT)의 소스 노드(또는 드레인 노드)의 역할을 하며 구동 트랜지스터(DT)의 제1 노드(N1)와 전기적으로 연결되는 제2 스캔 패턴(1820)과, 제1 스캔 패턴(1810)과 제2 스캔 패턴(1820) 간을 전기적으로 연결해주기 위하여, 일 측은 컨택홀(CNT)을 통해 제1 스캔 패턴(1810)과 연결되고 타 측은 제2 스캔 패턴(1820)과 연결되거나 일체화 된 게이트 전극(1800) 등을 포함할 수 있다.
스캔신호 라인(SCL)은 스캔 트랜지스터(SCT)의 게이트 전극(1800)과 중첩되게 배치될 수 있다. 스캔 트랜지스터(SCT)의 게이트 전극(1800)에서 스캔신호 라인(SCL)과 중첩되는 부분은 스캔 트랜지스터(SCT)의 채널(CHc)에 해당한다. 스캔 트랜지스터(SCT)의 채널(CHc)은 채널 폭(Wc)과 채널 길이(Lc)을 갖는다.
스캔 트랜지스터(SCT)에서 채널 길이(Lc)에 대한 채널 폭(Wc)의 비율(Wc/Lc)은 스캔 트랜지스터(SCT)의 채널(CHc)의 특성을 결정할 수 있다. 스캔 트랜지스터(SCT)에서 채널 길이(Lc)에 대한 채널 폭(Wc)의 비율(Wc/Lc)은 스캔 트랜지스터(SCT)의 온-오프 특성 및 스위칭 성능을 결정할 수 있다.
도 19를 참조하면, 센스 트랜지스터(SENT)는, 센스 트랜지스터(SENT)의 드레인 노드(또는 소스 노드)의 역할을 하며 기준 라인(RL)과 전기적으로 연결되는 제1 패턴(1910)과, 센스 트랜지스터(SENT)의 소스 노드(또는 드레인 노드)의 역할을 하며 구동 트랜지스터(DT)의 제2 노드(N2)와 전기적으로 연결되는 제2 패턴(1920)과, 제1 패턴(19810)과 제2 패턴(1920) 간을 전기적으로 연결해주기 위하여, 일 측이 컨택홀(CNT)을 통해 제1 패턴(1910)과 연결되고 타 측이 다른 컨택홀(CNT)을 통해 제2 패턴(1920)과 연결되는 게이트 전극(1900) 등을 포함할 수 있다.
센스신호 라인(SENL)은 센스 트랜지스터(SENT)의 게이트 전극(1900)과 중첩되게 배치될 수 있다. 센스 트랜지스터(SENT)의 게이트 전극(1900)에서 센스신호 라인(SENL)과 중첩되는 부분은 센스 트랜지스터(SENT)의 채널(CHs)에 해당한다. 센스 트랜지스터(SENT)의 채널(CHs)은 채널 폭(Ws)과 채널 길이(Ls)을 갖는다.
센스 트랜지스터(SENT)에서 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)은 센스 트랜지스터(SENT)의 채널(CHs)의 특성을 결정할 수 있다. 센스 트랜지스터(SENT)에서 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)은 센스 트랜지스터(SENT)의 온-오프 특성 및 스위칭 성능을 결정할 수 있다.
도 18 및 도 19를 참조하면, 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)은 스캔 트랜지스터(SCT)의 채널 길이(Lc)에 대한 채널 폭(Wc)의 비율(Wc/Lc) 보다 클 수 있다.
진보된 오버랩 구동에 의하면, 어느 하나의 서브픽셀(SP)에서 센스신호(SENSE)의 턴-온 레벨 전압 구간은 스캔신호(SCAN)의 턴-온 레벨 전압 구간 보다 센스 시프트 시간(tSHIT/SEN)만큼 지연되기 때문에, 정상적인 충전 및 정상적인 프로그래밍 동작을 위해서는, 스캔 트랜지스터(SCT)의 턴-온 속도에 비해서, 센스 트랜지스터(SENT)는 더욱더 빠른 턴-온 속도를 가질 필요가 있다.
따라서, 전술한 바와 같이, 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)을 스캔 트랜지스터(SCT)의 채널 길이(Lc)에 대한 채널 폭(Wc)의 비율(Wc/Lc)보다 크게 설계함으로써, 전술한 진보된 오버랩 구동을 수행하면서도, 스토리지 캐패시터(Cst)의 충전 시간이 부족하지 않도록 해줄 수 있다. 이에 따라, 해당 서브픽셀(SP)의 프로그래밍 동작이 신속하고 정상적으로 이루어지도록 해줄 수 있다.
한편, 다수의 서브픽셀(SP)이 서로 다른 빛을 내는 서브픽셀들(예: 적색 빛을 내는 서브픽셀, 녹색 빛을 내는 서브픽셀, 청색 빛을 내는 서브픽셀 및 흰색 빛을 내는 서브픽셀)을 포함하는 경우, 서로 다른 빛을 내는 서브픽셀들 각각에 대한 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)은 모두 동일할 수 있다.
이와 다르게, 4 서로 다른 빛을 내는 서브픽셀들 중 적어도 하나의 서브픽셀 내 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)은 나머지 서브픽셀 내 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)와 다를 수 있다.
도 20은 본 발명의 실시예들에 따른 표시장치(100)의 구동방법에 대한 흐름도이다.
도 20을 참조하면, 다수의 서브픽셀(SP)을 포함하는 표시장치(100)의 구동방법은, 다수의 서브픽셀(SP) 중 제1 서브픽셀(SP1) 내 스캔 트랜지스터(SCT)의 게이트 노드에 연결된 제1 스캔신호 라인(SCL1)으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호(SCAN1)를 공급하는 단계(S2010)와, 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)의 게이트 노드에 전기적으로 연결된 제1 센스신호 라인(SENL1)으로 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간(tSHIFT/SEN)만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호(SENSE1)를 공급하는 단계(S2020)와, 제1 스캔신호 라인(SCL1)으로 턴-오프 레벨 전압 구간을 갖는 제1 스캔신호(SCAN1)를 공급하고, 제1 센스신호 라인(SENL1)으로 턴-오프 레벨 전압 구간을 갖는 제1 센스신호(SENSE1)를 공급하는 단계(S2030) 등을 포함할 수 있다.
S2010 단계에서, 표시장치(100)는 데이터 라인(DL)에 공급된 영상 데이터 전압(Vdata)을 턴-온 된 스캔 트랜지스터(SCT)를 통해 제1 서브픽셀(SP1) 내 구동 트랜지스터(DT)의 제1 노드(N1)에 전달할 수 있다.
S2020 단계에서, 표시장치(100)는 기준 라인(RL)에 공급된 기준 전압(Vref)을 턴-온 된 센스 트랜지스터(SENT)를 통해 구동 트랜지스터(DT)의 제2 노드(N2)에 전달할 수 있다.
S2030 단계에서, 구동 트랜지스터(DT)의 제1 노드(N1) 및 제2 노드(N2)의 전압이 상승한다. 여기서, 구동 트랜지스터(DT)의 제2 노드(N2)는 발광 엘리먼트(EL)의 제1 전극과 전기적으로 연결될 수 있다.
S2030 단계에서, 구동 트랜지스터(DT)의 제2 노드(N2)의 전압이 일정 수준 이상 상승하게 되면, 발광 엘리먼트(EL)로 전류가 흐르게 되어, 발광 엘리먼트(EL)의 발광이 시작된다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 중첩되는 기간(OP)과, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간과 중첩되지 않는 기간(NOP)을 포함할 수 있다.
제1 센스신호(SENSE1)의 턴-온 레벨 전압 구간의 시작 시점은, 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간의 시작 시점보다 센스 시프트 시간(tSHIFT/SEN)만큼 지연되고, 센스 시프트 시간(tSHIFT/SEN)은 제1 스캔신호(SCAN1)의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간일 수 있다.
다수의 서브픽셀(SP)은 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3)을 더 포함하고, 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3) 각각에 포함되는 센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는, 동일한 기준 라인과 전기적으로 연결될 수 있다.
제2 서브픽셀(SP2) 내 스캔 트랜지스터(SCT)의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 스캔신호(SCAN2)가 공급되고, 제2 서브픽셀(SP2) 내 센스 트랜지스터(SENT)의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 센스신호(SENSE2)가 공급되는 동안, 제1 서브픽셀(SP1) 내 센스 트랜지스터(SENT)와 제3 서브픽셀(SP3) 내 센스 트랜지스터(SENT)가 동시에 턴-오프 되는 타이밍(PROG2)이 존재할 수 있다.
다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 i번째 스캔신호(SCAN)가 공급되는 기간과, 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 (i+1)번째 스캔신호(SCAN)가 공급되는 기간 사이의 페이크 데이터 삽입(FDI) 구동 기간 중에, k(k는 1이상의 자연수)개의 서브픽셀 라인 (서브픽셀 행)에 배열된 서브픽셀들(SP)로는 실제 영상 데이터 전압(Vdata)과 구별되는 페이크 데이터 전압(Vfake)이 공급될 수 있다.
도 21은 본 발명의 실시예들에 따른 표시장치(100)가 페이크 데이터 삽입 구동 및 진보된 오버랩 구동을 수행하는 경우, 특정 라인 휘도 불량이 방지되는 효과를 설명하기 위한 도면이다.
전술한 바와 같이, 도 5 및 도 6을 참조하여 전술한 오버랩 구동의 경우, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되는 경우, 페이크 데이터 삽입 구동 직전의 서브픽셀 행이 밝은 선(700)으로 보여지는 특정 라인 밝음 현상이 발생할 수 있다.
하지만, 진보된 오버랩 구동의 경우, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되더라도, 2가지 게이트 신호(스캔신호, 센스신호) 중 센스신호의 턴-온 레벨 전압 구간이 스캔신호의 턴-온 레벨 전압 구간보다 지연되도록 제어하는 진보된 오버랩 구동을 통해, 페이크 데이터 삽입 구동 직전에 오버랩 구동 특성이 변화하지 않는다. 즉, 진보된 오버랩 구동에 의하면, 프로그래밍이 진행되는 모든 서브픽셀 각각은 인접 서브픽셀들의 영향을 받지 않는다.
따라서, 진보된 오버랩 구동에 의하면, 페이크 데이터 삽입 구동 직전의 서브픽셀 행(예: 4번째, 8번째 서브픽셀 행 등)이 밝은 선(700)으로 보여지는 특정 라인 밝음 현상이 방지될 수 있다.
도 22는 본 발명의 실시예들에 따른 게이트 구동 회로(2200)를 나타낸 도면이고, 도 23은 본 발명의 실시예들에 따른 게이트 구동 타이밍도이고, 도 24는 본 발명의 실시예들에 따른 게이트 신호 출력 유닛(2400)을 나타낸 도면이다.
도 22를 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(2200)는 레벨 쉬프터 회로(2210) 및 게이트 신호 출력부(2220)를 포함할 수 있다.
도 22를 참조하면, 레벨 쉬프터 회로(2210)는 스캔 클럭신호 생성부(2211) 및 센스 클럭신호 생성부(2212) 등을 포함할 수 있다.
스캔 클럭신호 생성부(2211)는 제1 기준 스캔 클럭신호(GCLK_SC) 및 제2 기준 스캔 클럭신호(MCLK_SC)를 입력 받아 다수의 스캔 클럭신호(예: SC_CLK1 ~ SC_CLK8)를 생성하여 출력할 수 있다. 여기서, 다수의 스캔 클럭신호(SC_CLK1 ~ SC_CLK8)는 일정 시간만큼 쉬프트 된 신호 파형을 가질 수 있다.
센스 클럭신호 생성부(2212)는 제1 기준 센스 클럭신호(GCLK_SE) 및 제2 기준 센스 클럭신호(MCLK_SE)를 입력 받아 다수의 센스 클럭신호(SE_CLK1 ~ SE_CLK8)를 생성하여 출력할 수 있다. 여기서, 다수의 센스 클럭신호(SE_CLK1 ~ SE_CLK8)는 일정 시간만큼 쉬프트 된 신호 파형을 가질 수 있다.
게이트 구동 회로(2200)가 n상의 게이트 구동을 수행한다면, n개의 스캔 클럭신호가 생성되고, n개의 센스 클럭신호가 생성될 수 있다. 예를 들어, 도 22와 같이, 게이트 구동 회로(2200)가 8상의 게이트 구동을 수행한다면, 8개의 스캔 클럭신호(SC_CLK1 ~ SC_CLK8)가 생성되고, 8개의 센스 클럭신호(SE_CLK1 ~ SE_CLK8)가 생성될 수 있다.
도 22를 참조하면, 레벨 쉬프터 회로(2210)는 캐리 클럭신호 생성부(2213)를 더 포함할 수 있다.
도 22를 참조하면, 게이트 신호 출력부(2220)는 다수의 센스 클럭신호(SE_CLK1 ~ SE_CLK8)에 기초하여 턴-온 레벨 전압 구간을 갖는 스캔신호(SCAN)를 출력하고, 다수의 센스 클럭신호(SE_CLK1 ~ SE_CLK8)에 기초하여 턴-온 레벨 전압 구간을 갖는 센스신호(SENSE)를 출력할 수 있다.
도 22를 참조하면, 스캔 클럭신호 생성부(2211)는 스캔 로직부(LOGIC_SC) 및 스캔 레벨 쉬프터(LS_SC)를 포함할 수 있다.
스캔 로직부(LOGIC_SC)는 제1 기준 스캔 클럭신호(GCLK_SC) 및 제2 기준 스캔 클럭신호(MCLK_SC)를 입력 받고, 제1 기준 스캔 클럭신호(GCLK_SC)의 라이징 타이밍에 라이징 되고, 제2 기준 스캔 클럭신호(MCLK_SC)의 폴링 타이밍에 폴링되는 스캔 클럭신호들(SC_CLK1 ~ SC_CLK8)을 생성할 수 있다.
스캔 레벨 쉬프터(LS_SC)는 스캔 로직부(LOGIC_SC)에서 생성된 스캔 클럭신호들(SC_CLK1 ~ SC_CLK8)의 전압 레벨을 변경하여 출력할 수 있다.
스캔 레벨 쉬프터(LS_SC)는 스캔 클럭신호들(SC_CLK1 ~ SC_CLK8)를 출력할 수 있다.
센스 클럭신호 생성부(2212)는 센스 로직부(LOGIC_SE), 지연기(DD) 및 센스 레벨 쉬프터(LS_SE)를 포함할 수 있다.
센스 로직부(LOGIC_SE)는 제1 기준 센스 클럭신호(GCLK_SE) 및 제2 기준 센스 클럭신호(MCLK_SE)를 입력 받고, 신호 제어 로직에 따라 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)을 생성할 수 있다.
신호 제어 로직에 따라 생성된 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)은 제1 기준 센스 클럭신호(GCLK_SE)의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호(MCLK_SE)의 라이징 타이밍에 라이징 되고, 제2 기준 센스 클럭신호(MCLK_SE)의 폴링 타이밍 이후 미리 설정된 지연 시간(tDELAY)이 이후 폴링 될 수 있다.
지연기(DD)는 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)이 제1 기준 센스 클럭신호(GCLK_SE)의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호(MCLK_SE)의 라이징 타이밍에 라이징 되도록 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)의 라이징 타이밍을 지연시킬 수 있다.
센스 레벨 쉬프터(LS_SE)는 센스 로직부(LOGIC_SE)에서 생성된 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)의 전압 레벨을 변경하여 출력할 수 있다.
센스 레벨 쉬프터(LS_SE)는 하이 레벨 게이트 전압으로 라이징 되고 로우 레벨 게이트 전압으로 폴링되고, 스캔 클럭신호들(SC_CLK1 ~ SC_CLK8)의 하이 레벨 게이트 전압 구간에 비해 센스 시프트 시간(tSHIFT/SEN)만큼 지연된 하이 레벨 게이트 전압 구간을 갖는 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)를 출력할 수 있다.
도 22를 참조하면, 예를 들어, 지연기(DD)는 하나 이상의 저항 소자를 포함할 수 있다.
캐리 클럭신호 생성부(2213)는 제1 기준 캐리 클럭신호(GCLK_CR) 및 제2 기준 스캔 클럭신호(MCLK_SC)를 입력 받아 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8)을 생성하여 출력할 수 있다.
도 22를 참조하면, 캐리 클럭신호 생성부(2213)는 캐리 로직부(LOGIC_CR) 및 캐리 레벨 쉬프터(LS_CR)를 포함할 수 있다.
캐리 로직부(LOGIC_CR)는 제1 기준 캐리 클럭신호(GCLK_CR) 및 제2 기준 캐리 클럭신호(MCLK_CR)를 입력 받고, 제1 기준 캐리 클럭신호(GCLK_CR)의 라이징 타이밍에 라이징 되고, 제2 기준 캐리 클럭신호(MCLK_CR)의 폴링 타이밍에 폴링되는 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8)을 생성할 수 있다. 여기서, 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8)은 다수의 스캔 클럭신호(SC_CLK1 ~ SC_CLK8)와 동일한 파형을 가질 수 있다.
캐리 레벨 쉬프터(LS_CR)는 캐리 로직부(LOGIC_CR)에서 생성된 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8)의 전압 레벨을 변경하여 출력할 수 있다.
캐리 레벨 쉬프터(LS_CR)는 하이 레벨 게이트 전압으로 라이징 되고 로우 레벨 게이트 전압으로 폴링되는 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8)를 출력할 수 있다.
한편, 게이트 구동 회로(2200)에 포함된 레벨 쉬프터 회로(2210)는 하나의 집적회로 칩으로 구현될 수 있다.
게이트 구동 회로(2200)에 포함된 게이트 신호 출력부(2220)는 하나 또는 둘 이상의 집적회로 칩으로 구현될 수도 있다.
또는, 게이트 구동 회로(2200)에 포함된 게이트 신호 출력부(2220)는 GIP (Gate In Panel) 타입으로 구현될 수 있다. 이 경우, 게이트 신호 출력부(2220)는 스캔신호(SCAN)가 인가되는 스캔신호 라인(SCL) 및 센스신호(SENSE)가 인가되는 센스신호 라인(SENL)이 배치된 표시 패널(110)의 비 표시영역에 배치될 수 있다.
도 22의 게이트 구동 회로(2200)는 도 1의 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)를 포함하여 구현된 회로일 수 있다.
아래에서, 스캔 클럭신호 생성부(2211)에 의해 생성된 스캔 클럭신호들(SC_CLK1 ~ SC_CLK8)과 센스 클럭신호 생성부(2212)에 의해 생성된 센스 클럭신호들(SE_CLK1 ~ SE_CLK8)에 대한 특징들을 도 23을 참조하여 더욱 상세하게 설명한다. 단, 설명의 편의를 위하여, 다수의 스캔 클럭신호(SC_CLK1 ~ SC_CLK8) 중 하나의 스캔 클럭신호(SC_CLK)을 예로 들고, 다수의 센스 클럭신호(SE_CLK1 ~ SE_CLK8) 중 하나의 센스 클럭신호(SE_CLK)을 예로 들고, 다수의 캐리 클럭신호(CR_CLK1 ~ CR_CLK8) 중 하나의 캐리 클럭신호(CR_CLK)를 예로 든다.
도 23을 참조하면, 제1 기준 스캔 클럭신호(GCLK_SC)가 라이징되고 폴링된 이후, 제2 기준 스캔 클럭신호(MCLK_SC)가 라이징되고 폴링될 수 있다.
제1 기준 센스 클럭신호(GCLK_SE)가 라이징되고 폴링된 이후, 제2 기준 센스 클럭신호(MCLK_SE)가 라이징되고 폴링될 수 있다.
도 23을 참조하면, 센스 클럭신호(SE_CLK)의 하이 레벨 게이트 전압 구간은 스캔 클럭신호(SC_CLK)의 하이 레벨 게이트 전압 구간에 비해 미리 설정된 센스 시프트 시간(tSHIFT/SEN)만큼 지연될 수 있다.
따라서, 센스 클럭신호(SE_CLK)로부터 생성되는 센스신호(SENSE)의 턴-온 레벨 전압 구간은 스캔 클럭신호(SC_CLK)로부터 생성되는 스캔신호(SCAN)의 턴-온 레벨 전압 구간에 비해 센스 시프트 시간(tSHIFT/SEN)만큼 지연될 수 있다.
도 23을 참조하면, 스캔 클럭신호 생성부(2211)는, 제1 기준 스캔 클럭신호(GCLK_SC)의 라이징 타이밍에 라이징 되고, 제2 기준 스캔 클럭신호(MCLK_SC)의 폴링 타이밍에 폴링되는 스캔 클럭신호(SC_CLK)를 생성하여 출력할 수 있다.
센스 클럭신호 생성부(2212)는, 제1 기준 센스 클럭신호(GCLK_SE)의 라이징 타이밍에 라이징 되지 않고, 제2 기준 센스 클럭신호(MCLK_SE)의 라이징 타이밍에 라이징 되고, 제2 기준 센스 클럭신호(MCLK_SE)의 폴링 타이밍 이후 미리 설정된 지연 시간(tDELAY)이 이후 폴링 되는 센스 클럭신호(SE_CLK)를 생성하여 출력할 수 있다.
제1 기준 센스 클럭신호(GCLK_SE)의 라이징 타이밍과 제2 기준 센스 클럭신호(MCLK_SE)의 라이징 타이밍 사이의 시간 간격은 센스 시프트 시간(tSHIFT/SEN)과 대응될 수 있다.
도 23을 참조하면, 제1 기준 센스 클럭신호(GCLK_SE)의 라이징 타이밍은 제1 기준 스캔 클럭신호(GCLK_SC)의 라이징 타이밍과 동일할 수 있다.
센스 클럭신호(SE_CLK)의 라이징 타이밍을 지시하기 위하여, 제2 기준 센스 클럭신호(MCLK_SE)의 라이징 타이밍은 제2 기준 스캔 클럭신호(MCLK_SC)의 라이징 타이밍보다 더 앞설 수 있다.
도 23을 참조하면, 스캔 클럭신호(SC_CLK)와 센스 클럭신호(SE_CLK) 간의 중첩 시간의 길이(예: 0.8H)는, 센스신호(SENSE)의 턴-온 레벨 전압 구간의 시간적인 길이(예: 1.6H)에서 지연 시간(Tdelay, 예: 0.8H)을 차감한 값과 대응될 수 있다.
전술한 바와 같이, 게이트 신호 출력부(2220)는 다수의 스캔신호 라인(SCL)으로 스캔신호들(SCAN)을 출력하고, 다수의 센스신호 라인(SENL)으로 센스신호들(SENSE)을 출력할 수 있다. 이러한 게이트 신호 출력부(2220)는 다수의 스테이지(Stage)에 대응되는 다수의 복수의 게이트 신호 출력 유닛(2400)를 포함할 수 있다.
도 24를 참조하면, 다수의 게이트 신호 출력 유닛(2400) 각각은 1개의 스캔신호 라인(SCL)으로 스캔신호(SCAN)를 출력하고, 1개의 센스신호 라인(SENL)으로 센스신호(SENSE)를 출력할 수 있다.
복수의 게이트 신호 출력 유닛(2400) 각각은 출력 버퍼 회로(2410) 및 제어 로직 회로(2420)를 포함할 수 있다.
출력 버퍼 회로(2410)는, n번째 스캔신호(SCAN(n))를 출력하기 위한 제1 풀-업 트랜지스터(Tu1) 및 제1 풀-다운 트랜지스터(Td1)를 포함하고, n번째 센스신호(SENSE(n))를 출력하기 위한 제2 풀-업 트랜지스터(Tu2) 및 제2 풀-다운 트랜지스터(Td2)를 포함하고, n번째 캐리신호(CR(n))를 출력하기 위한 제3 풀-업 트랜지스터(Tu3) 및 제3 풀-다운 트랜지스터(Td3)를 포함할 수 있다.
제1 풀-업 트랜지스터(Tu1) 및 제1 풀-다운 트랜지스터(Td1)는 n번째 상의 스캔 클럭신호(SC_CLK(n))가 인가되는 제1 클럭신호 노드(NH1)와 게이트 기저전압(GVSS)이 인가되는 게이트 기저 노드(NL) 사이에 직렬로 연결될 수 있다.
제1 풀-업 트랜지스터(Tu1) 및 제1 풀-다운 트랜지스터(Td1)가 연결된 제1 연결지점(Nout1)은 스캔신호(SCAN)가 출력되는 지점으로서, 스캔신호 라인(SCL)과 전기적으로 연결될 수 있다.
제2 풀-업 트랜지스터(Tu2) 및 제2 풀-다운 트랜지스터(Td2)는 n번째 상의 센스 클럭신호(SE_CLK(n))가 인가되는 제2 클럭신호 노드(NH2)와 게이트 기저전압(GVSS)이 인가되는 게이트 기저 노드(NL) 사이에 직렬로 연결될 수 있다.
제2 풀-업 트랜지스터(Tu2) 및 제2 풀-다운 트랜지스터(Td2)가 연결된 제2 연결지점(Nout2)은 센스신호(SENSE)가 출력되는 지점으로서, 센스신호 라인(SENL)과 전기적으로 연결될 수 있다.
제3 풀-업 트랜지스터(Tu3) 및 제3 풀-다운 트랜지스터(Td3)는 n번째 상의 스캔 클럭신호(CR_CLK(n))가 인가되는 제3 클럭신호 노드(NH3)와 게이트 기저전압(GVSS)이 인가되는 게이트 기저 노드(NL) 사이에 직렬로 연결될 수 있다.
제3 풀-업 트랜지스터(Tu3) 및 제3 풀-다운 트랜지스터(Td3)가 연결된 제3 연결지점(Nout3)은 n번째의 캐리신호(CR(n))가 출력되는 지점이다.
n번째의 캐리신호(CR(n))는 도 24의 게이트 신호 출력 유닛(2400)의 후속 스테이지(예를 들어, (n+2)번째 스테이지)의 게이트 신호 출력 유닛(2400)으로 입력될 수 있다.
제1 풀-업 트랜지스터(Tu1)의 게이트 노드는 Q1 노드에 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(Tu1)는 Q1 노드의 전압에 따라 온-오프가 제어될 수 있다.
제2 풀-업 트랜지스터(Tu2)의 게이트 노드는 Q2 노드에 전기적으로 연결될 수 있다. 제2 풀-업 트랜지스터(Tu2)는 Q2 노드의 전압에 따라 온-오프가 제어될 수 있다.
제3 풀-업 트랜지스터(Tu3)의 게이트 노드는 Q3 노드에 전기적으로 연결될 수 있다. 제3 풀-업 트랜지스터(Tu3)는 Q3 노드의 전압에 따라 온-오프가 제어될 수 있다.
제1 풀-다운 트랜지스터(Td1)의 게이트 노드는 QB1 노드에 전기적으로 연결될 수 있다. 제1 풀-다운 트랜지스터(Td1)는 QB1 노드의 전압에 따라 온-오프가 제어될 수 있다.
제2 풀-다운 트랜지스터(Td2)의 게이트 노드는 QB2 노드에 전기적으로 연결될 수 있다. 제2 풀-다운 트랜지스터(Td2)는 QB2 노드의 전압에 따라 온-오프가 제어될 수 있다.
제3 풀-다운 트랜지스터(Td3)의 게이트 노드는 QB3 노드에 전기적으로 연결될 수 있다. 제3 풀-다운 트랜지스터(Td3)는 QB3 노드의 전압에 따라 온-오프가 제어될 수 있다.
제어 로직 회로(2420)는, 이전 스테이지의 캐리신호(CR(n-2)), 스타트 신호(VST) 및 리셋 신호(RST)를 입력 받아, Q1 노드, Q2 노드 및 Q3 노드의 전압들을 제어하고, QB1 노드, QB2 노드 및 QB3 노드의 전압들을 제어할 수 있다. 제어 로직 회로(2420)는 다수의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
Q1 노드, Q2 노드 및 Q3 노드는 전기적으로 분리된 노드일 수도 있다. 또는, Q1 노드, Q2 노드 및 Q3 노드는 전기적으로 모두 연결된 노드일 수도 있다. 또는 Q1 노드와 Q3 노드는 전기적으로 연결되고, Q2 노드는 Q1 노드와 Q3 노드와 전기적으로 분리된 노드일 수 있다.
QB1 노드, QB2 노드 및 QB3 노드는 전기적으로 분리된 노드일 수도 있다. 또는, QB1 노드, QB2 노드 및 QB3 노드는 전기적으로 모두 연결된 노드일 수도 있다. 또는 QB1 노드와 QB3 노드는 전기적으로 연결되고, QB2 노드는 QB1 노드와 QB3 노드와 전기적으로 분리된 노드일 수 있다.
제1 풀-업 트랜지스터(Tu1)가 턴-온 되면, 제1 풀-다운 트랜지스터(Td1)는 턴-오프 될 수 있다. 이때, 제1 풀-업 트랜지스터(Tu1)를 통해 스캔 클럭신호(SC_CLK(n))를 토대로 턴-온 레벨 전압 구간(예: 하이 레벨 게이트 전압 구간)을 갖는 스캔신호(SCAN)가 출력될 수 있다.
제1 풀-업 트랜지스터(Tu1)가 턴-오프 되면, 제1 풀-다운 트랜지스터(Td1)는 턴-온 될 수 있다. 이때, 제1 풀-다운 트랜지스터(Td1)를 통해 게이트 기저전압(GVSS)을 토대로 턴-오프 레벨 전압 구간(예: 로우 레벨 게이트 전압 구간)을 갖는 스캔신호(SCAN)가 출력될 수 있다.
제2 풀-업 트랜지스터(Tu2)가 턴-온 되면, 제2 풀-다운 트랜지스터(Td2)는 턴-오프 될 수 있다. 이때, 제2 풀-업 트랜지스터(Tu2)를 통해 센스 클럭신호(SE_CLK(n))를 토대로 턴-온 레벨 전압 구간(예: 하이 레벨 게이트 전압 구간)을 갖는 센스신호(SENSE)가 출력될 수 있다. 여기서, 센스신호(SENSE)는 스캔신호(SCAN)의 턴-온 레벨 전압 구간보다 센스 시프트 시간(tSHIFT/SEN) 만큼 쉬프트 된 턴-온 레벨 전압 구간을 가질 수 있다.
제2 풀-업 트랜지스터(Tu2)가 턴-오프 되면, 제2 풀-다운 트랜지스터(Td2)는 턴-온 될 수 있다. 이때, 제2 풀-다운 트랜지스터(Td2)를 통해 게이트 기저전압(GVSS)을 토대로 턴-오프 레벨 전압 구간(예: 로우 레벨 게이트 전압 구간)을 갖는 센스신호(SENSE)가 출력될 수 있다.
제3 풀-업 트랜지스터(Tu3)가 턴-온 되면, 제3 풀-다운 트랜지스터(Td3)는 턴-오프 될 수 있다. 이때, 제3 풀-업 트랜지스터(Tu3)를 통해 캐리 클럭신호(CR_CLK(n))를 토대로 턴-온 레벨 전압 구간(예: 하이 레벨 게이트 전압 구간)을 갖는 캐리신호(CR(n))가 출력될 수 있다.
제3 풀-업 트랜지스터(Tu3)가 턴-오프 되면, 제3 풀-다운 트랜지스터(Td3)는 턴-온 될 수 있다. 이때, 제3 풀-다운 트랜지스터(Td3)를 통해 게이트 기저전압(GVSS)을 토대로 턴-오프 레벨 전압 구간(예: 로우 레벨 게이트 전압 구간)을 갖는 캐리신호(CR(n))가 출력될 수 있다.
도 23에 도시된 바와 같이, 캐리신호(CR(n))는 스캔신호(SCAN)와 신호 변화 타이밍이 동일할 수 있다.
한편, 게이트 구동 회로(2200)에 포함된 레벨 쉬프터 회로(2210)는 하나의 집적회로 칩으로 구현될 수 있다.
게이트 구동 회로(2200)에 포함된 게이트 신호 출력부(2220)는 하나 또는 둘 이상의 집적회로 칩으로 구현될 수도 있다.
또는, 게이트 구동 회로(2200)에 포함된 게이트 신호 출력부(2220)는 GIP (Gate In Panel) 타입으로 구현될 수 있다. 이 경우, 게이트 신호 출력부(2220)는 스캔신호(SCAN)가 인가되는 스캔신호 라인(SCL) 및 센스신호(SENSE)가 인가되는 센스신호 라인(SENL)이 배치된 표시 패널(110)의 비 표시영역에 배치될 수 있다.
도 22의 게이트 구동 회로(2200)는 도 1의 제1 게이트 구동회로(130) 및 제2 게이트 구동회로(140)를 포함하여 구현된 회로일 수 있다.
이상에서 전술한 본 발명의 실시예들에 의하면, 서브픽셀들(SP)의 오버랩 구동을 통해, 충전율을 개선시켜줌으로써, 화상 품질을 개선해줄 수 있다.
또한, 본 발명의 실시예들에 의하면, 실제 영상이 디스플레이 되는 중간중간에 실제 영상과 다른 페이크 영상 (예: 블랙 영상, 저계조 영상 등)을 삽입하는 페이크 데이터 삽입 구동을 통해, 영상이 구분되지 않고 끌리는 현상이나 서브픽셀 라인 별 밝기 차이가 나는 현상을 방지해주어 화상 품질을 향상시켜줄 수 있다.
또한, 본 발명의 실시예들에 의하면, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되더라도, 2가지 게이트 신호 (스캔신호(SCAN), 센스신호(SENSE)) 중 센스신호(SENSE)의 턴-온 레벨 전압 구간이 스캔신호(SCAN)의 턴-온 레벨 전압 구간보다 지연되도록 제어하는 진보된 오버랩 구동을 통해, 페이크 데이터 삽입 구동 직전에 오버랩 구동 특성이 변화하지 않도록 제어할 수 있다.
이에 따라, 오버랩 구동 중에 페이크 데이터 삽입 구동이 진행되는 경우, 페이크 데이터 삽입 구동 직전의 서브픽셀 행(예: 4번째, 8번째 서브픽셀 행 등)에서 발생하는 화상 이상 현상 (예: 특정 라인 밝음 현상)을 방지해줄 수 있다.
또한, 본 발명의 실시예들은 진보된 오버랩 구동과 함께, 센스 트랜지스터(SENT)의 채널 길이(Ls)에 대한 채널 폭(Ws)의 비율(Ws/Ls)을 크게 해줌으로써, 진보된 오버랩 구동에 의해 감소될 수 있는 충전 시간을 보완해줄 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 게이트 구동 회로에 있어서,
    제1 기준 스캔 클럭신호 및 제2 기준 스캔 클럭신호를 입력 받아 스캔 클럭신호를 생성하여 출력하는 스캔 클럭신호 생성부;
    제1 기준 센스 클럭신호 및 제2 기준 센스 클럭신호를 입력 받아 센스 클럭신호를 생성하여 출력하는 센스 클럭신호 생성부;
    상기 스캔 클럭신호에 기초하여 턴-온 레벨 전압 구간을 갖는 스캔신호를 출력하고, 상기 센스 클럭신호에 기초하여 턴-온 레벨 전압 구간을 갖는 센스신호를 출력하는 게이트 신호 출력부를 포함하고,
    상기 제1 기준 스캔 클럭신호가 라이징되고 폴링된 이후, 상기 제2 기준 스캔 클럭신호가 라이징되고 폴링되고,
    상기 제1 기준 센스 클럭신호가 라이징되고 폴링된 이후, 상기 제2 기준 센스 클럭신호가 라이징되고 폴링되고,
    상기 센스 클럭신호의 하이 레벨 게이트 전압 구간은 상기 스캔 클럭신호의 하이 레벨 게이트 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연되고,
    상기 센스신호의 턴-온 레벨 전압 구간은 상기 스캔신호의 턴-온 레벨 전압 구간에 비해 상기 센스 시프트 시간만큼 지연된 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 스캔 클럭신호 생성부는,
    상기 제1 기준 스캔 클럭신호의 라이징 타이밍에 라이징 되고, 상기 제2 기준 스캔 클럭신호의 폴링 타이밍에 폴링되는 상기 스캔 클럭신호를 생성하여 출력하고,
    상기 센스 클럭신호 생성부는,
    상기 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 상기 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되고, 상기 제2 기준 센스 클럭신호의 폴링 타이밍 이후 미리 설정된 지연 시간이 이후 폴링 되는 상기 센스 클럭신호를 생성하여 출력하고,
    상기 제1 기준 센스 클럭신호의 라이징 타이밍과 상기 제2 기준 센스 클럭신호의 라이징 타이밍 사이의 시간 간격은 상기 센스 시프트 시간과 대응되는 게이트 구동 회로.
  3. 제2항에 있어서,
    상기 제1 기준 센스 클럭신호의 라이징 타이밍은 상기 제1 기준 스캔 클럭신호의 라이징 타이밍과 동일하고,
    상기 제2 기준 센스 클럭신호의 라이징 타이밍은 상기 제2 기준 스캔 클럭신호의 라이징 타이밍보다 더 앞서는 게이트 구동 회로.
  4. 제2항에 있어서,
    상기 스캔 클럭신호와 상기 센스 클럭신호 간의 중첩 시간의 길이는,
    상기 센스신호의 턴-온 레벨 전압 구간의 시간적인 길이에서 상기 지연 시간을 차감한 값과 대응되는 게이트 구동 회로.
  5. 제2항에 있어서,
    상기 스캔 클럭신호 생성부는,
    상기 제1 기준 스캔 클럭신호 및 상기 제2 기준 스캔 클럭신호를 입력 받고, 상기 제1 기준 스캔 클럭신호의 라이징 타이밍에 라이징 되고, 상기 제2 기준 스캔 클럭신호의 폴링 타이밍에 폴링되는 상기 스캔 클럭신호를 생성하는 스캔 로직부; 및
    하이 레벨 게이트 전압으로 라이징 되고 로우 레벨 게이트 전압으로 폴링되는 상기 스캔 클럭신호를 출력하는 스캔 레벨 쉬프터를 포함하고,
    상기 센스 클럭신호 생성부는,
    상기 제1 기준 센스 클럭신호 및 상기 제2 기준 센스 클럭신호를 입력 받고, 상기 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 상기 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되고, 상기 제2 기준 센스 클럭신호의 폴링 타이밍 이후 미리 설정된 지연 시간이 이후 폴링 되는 상기 센스 클럭신호를 생성하는 센스 로직부;
    상기 센스 클럭신호가 상기 제1 기준 센스 클럭신호의 라이징 타이밍에 라이징 되지 않고, 상기 제2 기준 센스 클럭신호의 라이징 타이밍에 라이징 되도록 상기 센스 클럭신호의 라이징 타이밍을 지연시키는 지연기; 및
    상기 하이 레벨 게이트 전압으로 라이징 되고 상기 로우 레벨 게이트 전압으로 폴링되고, 상기 스캔 클럭신호의 하이 레벨 게이트 전압 구간에 비해 상기 센스 시프트 시간만큼 지연된 하이 레벨 게이트 전압 구간을 갖는 상기 센스 클럭신호를 출력하는 센스 레벨 쉬프터를 포함하는 게이트 구동 회로.
  6. 제5항에 있어서,
    상기 지연기는 하나 이상의 저항 소자를 포함하는 게이트 구동 회로.
  7. 제1항에 있어서,
    제1 기준 캐리 클럭신호 및 제2 기준 스캔 클럭신호를 입력 받아 캐리 클럭신호를 생성하여 출력하는 캐리 클럭신호 생성부를 더 포함하는 게이트 구동 회로.
  8. 다수의 데이터 라인, 다수의 스캔신호 라인, 다수의 센스신호 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하고, 상기 다수의 서브픽셀 각각은 발광 엘리먼트, 상기 발광 엘리먼트를 구동하기 위한 구동 트랜지스터와, 스캔신호에 따라 상기 데이터 라인과 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 스캔 트랜지스터와, 센스신호에 따라 상기 기준 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 센스 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함하는 표시패널;
    상기 다수의 데이터 라인을 구동하기 위한 데이터 구동회로;
    상기 다수의 서브픽셀에 포함된 제1 서브픽셀 내 상기 스캔 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 스캔신호 라인으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호를 공급하는 제1 게이트 구동회로; 및
    상기 제1 서브픽셀 내 상기 센스 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 센스신호 라인으로 상기 제1 스캔신호의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호를 공급하는 제2 게이트 구동회로를 포함하는 표시장치.
  9. 제8항에 있어서,
    상기 제1 센스신호의 턴-온 레벨 전압 구간은,
    상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간과, 상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되지 않는 기간을 포함하는 표시장치.
  10. 제8항에 있어서,
    상기 제1 센스신호의 턴-온 레벨 전압 구간과 상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간은,
    상기 제1 서브픽셀에 영상 데이터가 프로그래밍 되는 프로그래밍 기간과 대응되는 표시장치.
  11. 제8항에 있어서,
    상기 제1 센스신호의 턴-온 레벨 전압 구간의 시작 시점은 상기 제1 스캔신호의 턴-온 레벨 전압 구간의 시작 시점보다 상기 센스 시프트 시간만큼 지연되고,
    상기 센스 시프트 시간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간인 표시장치.
  12. 제8항에 있어서,
    상기 다수의 서브픽셀은 제2 서브픽셀 및 제3 서브픽셀을 더 포함하고,
    상기 제1 서브픽셀, 상기 제2 서브픽셀 및 상기 제3 서브픽셀 각각에 포함되는 상기 센스 트랜지스터의 드레인 노드 또는 소스 노드는, 동일한 기준 라인과 전기적으로 연결되고,
    상기 제2 서브픽셀 내 상기 스캔 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 스캔신호가 공급되고, 상기 제2 서브픽셀 내 상기 센스 트랜지스터의 게이트 노드로 턴-온 레벨 전압을 갖는 제2 센스신호가 공급되는 동안,
    상기 제1 서브픽셀 내 상기 센스 트랜지스터와 상기 제3 서브픽셀 내 상기 센스 트랜지스터가 동시에 턴-오프 되는 타이밍이 존재하는 표시장치.
  13. 제8항에 있어서,
    상기 다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간과,
    상기 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간 사이에,
    k(k는 1이상의 자연수)개의 서브픽셀 라인에 배열된 서브픽셀들로는 실제 영상 데이터 전압과 구별되는 페이크 데이터 전압이 공급되는 표시장치.
  14. 제8항에 있어서,
    상기 다수의 서브픽셀은, 제2 스캔신호를 전달하는 제2 스캔신호 라인 및 제2 센스신호를 전달하는 제2 센스신호 라인과 연결된 제2 서브픽셀을 더 포함하고,
    상기 제1 센스신호의 턴-온 레벨 전압 구간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간보다 상기 센스 시프트 시간만큼 지연되고, 상기 제1 센스신호의 턴-온 레벨 전압 구간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간과 미리 설정된 프로그래밍 기간만큼 중첩되며,
    상기 제2 센스신호의 턴-온 레벨 전압 구간은 상기 제2 스캔신호의 턴-온 레벨 전압 구간보다 상기 센스 시프트 시간만큼 지연되고, 상기 제2 센스신호의 턴-온 레벨 전압 구간은 상기 제2 스캔신호의 턴-온 레벨 전압 구간과 상기 프로그래밍 기간만큼 중첩되며,
    상기 제2 스캔신호의 턴-온 레벨 전압 구간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되고, 상기 제2 스캔신호의 턴-온 레벨 전압 구간은 상기 제1 센스신호의 턴-온 레벨 전압 구간보다 미리 설정된 스캔 시프트 시간만큼 지연되고,
    상기 제2 센스신호의 턴-온 레벨 전압 구간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간과 미 중첩되는 표시장치.
  15. 제13항에 있어서,
    상기 페이크 데이터 전압은 블랙 데이터 전압 또는 저계조 데이터 전압인 표시장치.
  16. 제8항에 있어서,
    상기 센스 트랜지스터의 채널 길이에 대한 채널 폭의 비율은, 상기 스캔 트랜지스터의 채널 길이에 대한 채널 폭의 비율보다 큰 표시장치.
  17. 다수의 서브픽셀 중 제1 서브픽셀 내 스캔 트랜지스터의 게이트 노드에 연결된 제1 스캔신호 라인으로 턴-온 레벨 전압 구간을 갖는 제1 스캔신호를 공급하여, 데이터 라인에 공급된 영상 데이터 전압을 상기 스캔 트랜지스터를 통해 상기 제1 서브픽셀 내 구동 트랜지스터의 제1 노드에 전달하는 단계; 및
    상기 제1 서브픽셀 내 센스 트랜지스터의 게이트 노드에 전기적으로 연결된 제1 센스신호 라인으로 상기 제1 스캔신호의 턴-온 레벨 전압 구간에 비해 미리 설정된 센스 시프트 시간만큼 지연된 턴-온 레벨 전압 구간을 갖는 제1 센스신호를 공급하여, 기준 라인에 공급된 기준 전압을 상기 센스 트랜지스터를 통해 상기 구동 트랜지스터의 제2 노드에 전달하는 단계; 및
    상기 제1 스캔신호 라인으로 턴-오프 레벨 전압 구간을 갖는 상기 제1 스캔신호를 공급하고, 상기 제1 센스신호 라인으로 턴-오프 레벨 전압 구간을 갖는 상기 제1 센스신호를 공급하는 단계를 포함하는 표시장치의 구동방법.
  18. 제17항에 있어서,
    상기 제1 센스신호의 턴-온 레벨 전압 구간은,
    상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되는 기간과,
    상기 제1 스캔신호의 턴-온 레벨 전압 구간과 중첩되지 않는 기간을 포함하는 표시장치의 구동방법.
  19. 제17항에 있어서,
    상기 제1 센스신호의 턴-온 레벨 전압 구간의 시작 시점은, 상기 제1 스캔신호의 턴-온 레벨 전압 구간의 시작 시점보다 상기 센스 시프트 시간만큼 지연되고,
    상기 센스 시프트 시간은 상기 제1 스캔신호의 턴-온 레벨 전압 구간의 1/2에 해당하는 시간인 표시장치의 구동방법.
  20. 제17항에 있어서,
    상기 다수의 스캔신호 라인 중 i(i는 1 이상의 자연수)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간과,
    상기 다수의 스캔신호 라인 중 (i+1)번째 스캔신호 라인으로 턴-온 레벨 전압을 갖는 스캔신호가 공급되는 기간 사이에,
    k(k는 1이상의 자연수)개의 서브픽셀 라인에 배열된 서브픽셀들로는 실제 영상 데이터 전압과 구별되는 페이크 데이터 전압이 공급되는 표시장치의 구동방법.
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