JP6900431B2 - データ駆動回路、コントローラ、表示装置、及びその駆動方法 - Google Patents

Description

本発明の実施形態は、データ駆動回路、コントローラ、表示装置、及びその駆動方法に関するものである。

情報化社会が発展するにつれて、画像を表示するための表示装置に対する要求が多様な形態に増加しており、近来には液晶表示装置、プラズマ表示装置、有機発光表示装置などのいろいろな表示装置が活用されている。

このような表示装置は、表示パネルに配列された多数のサブピクセルの各々に配置されたキャパシタを充電させ、これを活用してディスプレイ駆動を遂行することができる。しかしながら、従来の表示装置の場合、各サブピクセルでの充電が不足した現象が発生して画像品質が低下する問題点をもたらすことがある。このような問題点だけでなく、従来の表示装置の場合、映像が区分されず、引き摺る現象が発生するか、またはライン位置別発光期間差により輝度偏差が発生して画像品質が低下する問題点ももたらすことがある。

このような背景で、本発明の実施形態は、各サブピクセルをオーバーラップさせて駆動するオーバーラップ駆動を通じて充電率を改善させて画像品質を改善することができるデータ駆動回路、コントローラ、表示装置、及びその駆動方法を提供する。

本発明の実施形態は、複数のライン毎に実際の映像と異なるフェーク映像を挿入するフェークデータ挿入駆動技法を通じて、映像が区分されず、引き摺る現象やライン位置別発光期間差により輝度偏差を減らすか、または防止して、画像品質を改善することができるデータ駆動回路、コントローラ、表示装置、及びその駆動方法を提供する。

本発明の実施形態は、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用して画像品質をより改善することができるデータ駆動回路、コントローラ、表示装置、及びその駆動方法を提供する。

本発明の実施形態は、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらすことができる明るい線がフェークデータ挿入直前毎に周期的に見える現象を防止して画像品質をより改善することができるデータ駆動回路、コントローラ、表示装置、及びその駆動方法を提供する。

本発明の実施形態は、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらされる明るい線がフェークデータ挿入直前毎に周期的に見える現象を防止して画像品質をより改善することができるデータ制御を遂行するデータ駆動回路、コントローラ、表示装置、及びその駆動方法を提供する。

一態様において、本発明の実施形態は、多数のデータライン及び多数のゲートラインが配置され、多数のデータライン及びゲートラインにより定義される多数のサブピクセルが配列された表示パネルを含む表示装置を提供することができる。

多数のサブピクセルに含まれた第１サブピクセル、第２サブピクセル、及び第３サブピクセルは、第１データラインを通じて映像データ電圧を順次に供給を受けることができる。

第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳する。そして、第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間と第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は未重畳する。

第１サブピクセルの駆動期間中、前部分（プリチャージ駆動期間）は、第１サブピクセルより先に配置されたサブピクセルの駆動期間の後部分（映像データ記録期間）と重畳し、第１サブピクセルの駆動期間中、後部分（映像データ記録期間）は次に配置される第２サブピクセルの駆動期間の前部分（プリチャージ駆動期間）と重畳する。

しかしながら、第２サブピクセルの駆動期間中、前部分（プリチャージ駆動期間）は先に配置された第１サブピクセルの駆動期間の後部分（映像データ記録期間）と重畳する。しかしながら、第２サブピクセルの駆動期間の後部分（映像データ記録期間）は、次に配置される第３サブピクセルの駆動期間の前部分（プリチャージ駆動期間）と重畳しない。

第２駆動期間と第３駆動期間の間の期間に該当するフェークデータ挿入期間の間、第１データラインに映像データ電圧と区別されるか、または異なるフェークデータ電圧が供給できる。

第２駆動期間は、第１駆動期間と重畳する重複期間と、第１駆動期間と未重畳し、第３駆動期間と未重畳する未重畳期間を含む。

第２駆動期間内の未重畳複期間の間、第２サブピクセルに供給される映像データ電圧は、第２駆動期間内の重複期間の間、第２サブピクセルに供給される映像データ電圧より低いことがある。

第１サブピクセル、第２サブピクセル、及び第３サブピクセルの各々は、第１電極と第２電極を有する有機発光ダイオードと、有機発光ダイオードを駆動するための駆動トランジスタと、駆動トランジスタの第１ノードと第１データラインの間に電気的に連結された第１トランジスタと、駆動トランジスタの第２ノードと第１基準電圧ラインの間に電気的に連結された第２トランジスタと、駆動トランジスタの第１ノードと第２ノードの間に電気的に連結されたストレージキャパシタを含むことができる。

第１駆動期間は第１サブピクセルに含まれる第１トランジスタのゲートノードに印加されるスキャン信号のターン−オンレベル期間であり、第２駆動期間は第２サブピクセルに含まれる第１トランジスタのゲートノードに印加されるスキャン信号のターン−オンレベル期間であり、第３駆動期間は第３サブピクセルに含まれる第１トランジスタのゲートノードに印加されるスキャン信号のターン−オンレベル期間でありうる。

第２駆動期間内の未重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、第２駆動期間内の重複期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より低いことがある。

第２駆動期間内の未重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、第２駆動期間内の重複期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より制御値だけ低くなることがある。

ここで、制御値は、第２駆動期間内の重畳期間の間の第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧と、第２駆動期間内の未重畳期間の間の第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧の差と対応できる。

第２駆動期間内の重畳期間と未重畳期間は互いに時間的な長さが対応できる。

第２駆動期間内の重畳期間は第１駆動期間の後部分と重畳し、プリチャージ駆動が進行できる。ここで、第１駆動期間の後部分は映像データ記録が進行できる。

第２駆動期間内の未重畳期間は第３駆動期間の前部分と未重畳し、映像データ記録が進行できる。ここで、第３駆動期間の前部分はプリチャージ駆動が進行できる。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給される映像データ電圧は第２サブピクセルで発光する光の色相によって異なることができる。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給される映像データ電圧は第２サブピクセルで発光する光のグレーによって異なることができる。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給される映像データ電圧を変更することに参照される色相別ルックアップテーブルを含むことができる。

色相別ルックアップテーブルは、グレーの変化によって変化するゲイン及びオフセットに対する情報を含むか、または２以上のグレー範囲に各々対応するゲイン及びオフセットに対する情報を含むことができる。

第１データラインに供給されたフェークデータ電圧は、ブラックデータ電圧に対応できる。

他の態様において、本発明の実施形態は、多数のデータライン及び多数のゲートラインが配置され、多数のデータライン及びゲートラインにより定義される多数のサブピクセルが配列され、多数のサブピクセルは第１データラインを通じて映像データ電圧が順次に供給される第１サブピクセル、第２サブピクセル、及び第３サブピクセルを含む表示装置の駆動方法を提供することができる。

駆動方法は、第１サブピクセルに第１駆動期間の間、ターン−オンレベルのスキャン信号を供給する第１ステップと、第１駆動期間が始まった以後、第１駆動期間が終了する前に始まった第２駆動期間の間、第２サブピクセルにターン−オンレベルのスキャン信号を供給する第２ステップと、第２駆動期間が終了した以後、第３駆動期間の間、第３サブピクセルにターン−オンレベルのスキャン信号を供給する第３ステップを含むことができる。

駆動方法は、第２ステップ及び第３ステップの間に、第１データラインに映像データ電圧と異なるフェークデータ電圧を供給するステップをさらに含むことができる。

第１駆動期間と第２駆動期間は重畳し、第２駆動期間と第３駆動期間は未重畳する。

第２駆動期間は、第１駆動期間と重畳する重畳期間と、第１駆動期間と未重畳し、第３駆動期間と未重畳する未重畳期間を含む。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給される映像データ電圧は第２駆動期間内の重畳期間の間、第２サブピクセルに供給される映像データ電圧より低いことがある。

第２駆動期間内の未重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、第２駆動期間内の重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より低いことがある。

第２駆動期間内の未重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、第２駆動期間内の重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より制御値だけ低くなることができる。

制御値は、第２駆動期間内の重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧と、第２駆動期間内の未重畳期間の間、第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧の差と対応できる。

更に他の態様において、本発明の実施形態は、多数のデータライン及び多数のゲートラインが配置され、多数のデータライン及びゲートラインにより定義される多数のサブピクセルが配列された表示パネルと、多数のデータラインを駆動するデータ駆動回路を含む表示装置を提供することができる。

任意の１フレーム期間内で実際の映像と異なるフェーク映像が表示できる。

フェーク映像期間の間、フェーク映像に該当するフェークデータ電圧が第１データラインに供給される。

フェーク映像期間の以前に、第１データラインと連結されたサブピクセルにターン−オンレベルのスキャン信号が供給される。サブピクセルにターン−オンレベルのスキャン信号が供給される駆動期間の間、第１データラインを通じてサブピクセルに供給される映像データ電圧が可変できる。

フェーク映像期間の以前にサブピクセルにターン−オンレベルのスキャン信号が供給される駆動期間は、第１期間と第１期間の以後の第２期間を含むことができる。

第２期間の間の映像データ電圧は、第１期間の間の映像データ電圧より低いことがある。

第２期間の間の映像データ電圧は、第１期間の間の映像データ電圧より制御値だけ低いことがある。ここで、制御値は、第１期間の間のサブピクセル内の駆動トランジスタのソースノードまたはドレインノードの電圧と、第２期間の間のサブピクセル内の駆動トランジスタのソースノードまたはドレインノードの電圧の差と対応できる。

更に他の態様において、本発明の実施形態は、映像データを格納するラッチ回路と、映像データをアナログ形態のデータ電圧に変換するデジタルアナログコンバータと、データ電圧を出力する出力バッファを含むデータ駆動回路を含むことができる。

データ駆動回路の出力バッファは、表示パネルに配列された第１サブピクセル、第２サブピクセル、及び第３サブピクセルに第１データラインを通じて映像データ電圧を順次に供給する。

第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳する。

第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間と第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は未重畳する。

出力バッファは、第２駆動期間と第３駆動期間の間の期間に該当する映像データ電圧と異なるフェークデータ挿入期間の間、第１データラインにフェークデータ電圧を出力する。

第２駆動期間は、第１駆動期間と重畳する重畳期間と、第１駆動期間と未重畳し、第３駆動期間と未重畳する未重畳期間を含む。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給される映像データ電圧は、第２駆動期間内の重畳期間の間、第２サブピクセルに供給される映像データ電圧より低いことがある。

第２駆動期間内の重畳期間は、第１駆動期間の後部分と重畳し、プリチャージ駆動が進行できる。ここで、第１駆動期間の後部分は映像データ記録が進行できる。

第２駆動期間内の未重畳期間は、第３駆動期間の前部分と未重畳し、映像データ記録が進行できる。ここで、第３駆動期間の前部分はプリチャージ駆動が進行できる。

更に他の態様において、本発明の実施形態は、データ駆動回路及びゲート駆動回路を制御する駆動制御器と、映像データをデータ駆動回路に出力するデータ出力機を含むコントローラを提供することができる。

コントローラのデータ出力機は、表示パネルに配列された第１サブピクセル、第２サブピクセル、及び第３サブピクセルに順次に供給される映像データをデータ駆動回路に出力することができる。

コントローラの駆動制御器は、第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳するように制御する。

コントローラの駆動制御器は、第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間と、第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は未重畳するように制御する。

コントローラのデータ出力機は、第２駆動期間と第３駆動期間の間の期間に該当するフェークデータ挿入期間の間、第１データラインに供給される映像データと異なるフェークデータをデータ駆動回路に出力する。

第２駆動期間は、第１駆動期間と重畳する重畳期間と、第１駆動期間と未重畳し、第３駆動期間と未重畳する未重畳期間を含む。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給されるために出力される映像データは、第２駆動期間内の重畳期間の間、第２サブピクセルに供給されるために出力される映像データより低いアナログ電圧に該当することができる。

第２駆動期間内の未重畳期間の間、第２サブピクセルに供給されるために出力される映像データを変更するための色相別ルックアップテーブルを含むことができる。

色相別ルックアップテーブルは、グレーの変化によって変化するゲイン及びオフセットに対する情報を含むか、または２以上のグレー範囲に各々対応するゲイン及びオフセットに対する情報を含むことができる。

以上で説明した本発明の実施形態によれば、各サブピクセルをオーバーラップさせて駆動するオーバーラップ駆動を通じて充電率を改善させて画像品質を改善することができる。

本発明の実施形態によれば、複数のライン毎に実際の映像と異なるフェーク映像を挿入するフェークデータ挿入駆動技法を通じて、映像が区分されず、引き摺る現象やライン位置別発光期間差により輝度偏差を減らすか、または防止して画像品質を改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用して画像品質をより改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらされる明るい線がフェークデータ挿入直前毎に周期的に見える現象を防止して画像品質をより改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらされる明るい線がフェークデータ挿入直前毎に周期的に見える現象を防止して画像品質をより改善することができる。

本発明の実施形態に従う表示装置のシステム構成図である。 本発明の実施形態に従う表示パネルのサブピクセルの例示図である。 本発明の実施形態に従う表示パネルのサブピクセルの他の例示図である。 本発明の実施形態に従う表示装置のシステム具現例示図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を示したダイヤグラムである。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に対する駆動タイミングを示した図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象を示した図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を説明するための他の図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を説明するための他の図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を説明するための他の図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象を防止するためのデータ制御を説明するための駆動タイミング図である。 本発明の実施形態に従う表示装置の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象を防止するためのデータ制御を説明するための駆動タイミング図である。 本発明の実施形態に従う表示装置のデータ制御を通じて２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象防止効果を示した図である。 本発明の実施形態に従う表示装置の色相別データ制御を説明するためのガンマカーブを示した図である。 本発明の実施形態に従う表示装置の色相別データ制御を説明するためのガンマカーブを示した図である。 本発明の実施形態に従う表示装置の色相別データ制御を説明するためのガンマカーブを示した図である。 本発明の実施形態に従う表示装置の色相別データ制御を説明するためのガンマカーブを示した図である。 本発明の実施形態に従う表示装置の色相別データ制御のためのゲイン及びオフセット制御を説明するための図である。 本発明の実施形態に従う表示装置の色相別データ制御のためのルックアップテーブルを示した図である。 本発明の実施形態に従う表示装置の駆動方法に対するフローチャートである。 本発明の実施形態に従うデータ駆動回路に対するブロック図である。 本発明の実施形態に従うコントローラに対するブロック図である。

以下、本発明の一部の実施形態を例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付加するに当たって、同一な構成要素に対しては、たとえ他の図面上に表示されてもできる限り同一な符号を有することができる。また、本発明を説明するに当たって、関連した公知構成または機能に対する具体的な説明が本発明の要旨を曖昧にすることがあると判断される場合には、その詳細な説明は省略することができる。

また、本発明の構成要素を説明するに当たって、第１及び第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであり、その用語により当該構成要素の本質や回順序、順序、または個数などが限定されない。ある構成要素が他の構成要素に“連結”、“結合”、または“接続”されると記載された場合、その構成要素はその他の構成要素に直接的に連結または接続できるが、各構成要素の間に更に他の構成要素が“介在”されるか、または各構成要素が他の構成要素を通じて“連結”、“結合”、または“接続”されることもできると理解されるべきである。

図１は、本発明の実施形態に従う表示装置１００のシステム構成図である。

図１を参照すると、本実施形態に従う表示装置１００は、多数のデータラインＤＬ及び多数のゲートラインＧＬが配置され、多数のデータラインＤＬ及び多数のゲートラインＧＬにより定義される多数のサブピクセルＳＰが配列された表示パネル１１０と、表示パネル１１０を駆動するための駆動回路１１１を含むことができる。

駆動回路１１１は、機能的に見ると、多数のデータラインＤＬを駆動するデータ駆動回路１２０と、多数のゲートラインＧＬを駆動するゲート駆動回路１３０と、データ駆動回路１２０及びゲート駆動回路１３０を制御するコントローラ１４０などを含むことができる。

表示パネル１１０で多数のデータラインＤＬ及び多数のゲートラインＧＬは互いに交差して配置できる。例えば、多数のデータラインＤＬは行（Row）または列（Column）で配置されることができ、多数のゲートラインＧＬは列（Column）または行（Row）で配置できる。以下では、説明の便宜のために、多数のデータラインＤＬは行（Row）で配置され、多数のゲートラインＧＬは列（Column）で配置されると仮定する。

コントローラ１４０は、データ駆動回路１２０及びゲート駆動回路１３０の駆動動作に必要な各種の制御信号（ＤＣＳ、ＧＣＳ）を供給して、データ駆動回路１２０及びゲート駆動回路１３０を制御する。

このようなコントローラ１４０は、各フレームで具現するタイミングによってスキャンを始めて、外部から入力される入力映像データをデータ駆動回路１２０で使用するデータ信号形式に合うように転換して、転換された映像データ（Data）を出力し、スキャンに合せて適当な時間にデータ駆動を統制する。

前述したコントローラ１４０は、入力映像データと共に、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、入力データイネーブル（ＤＥ：Data Enable）信号、クロック信号（ＣＬＫ）などを含む各種のタイミング信号を外部（例：ホストシステム）から受信する。

コントローラ１４０は、外部から入力された入力映像データをデータ駆動回路１２０で使用するデータ信号形式に合うように転換して、転換された映像データ（Data）を出力すること以外に、データ駆動回路１２０及びゲート駆動回路１３０を制御するために、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、入力ＤＥ信号、クロック信号などのタイミング信号の入力を受けて、各種の制御信号を生成してデータ駆動回路１２０及びゲート駆動回路１３０に出力する。

例えば、コントローラ１４０は、ゲート駆動回路１３０を制御するために、ゲートスタートパルス（ＧＳＰ：Gate Start Pulse）、ゲートシフトクロック（ＧＳＣ：Gate Shift Clock）、ゲート出力イネーブル信号（ＧＯＥ：Gate Output Enable）などを含む各種のゲート制御信号（ＧＣＳ：Gate Control Signal）を出力する。

ここで、ゲートスタートパルス（ＧＳＰ）はゲート駆動回路１３０を構成する１つ以上のゲートドライバ集積回路の動作スタートタイミングを制御する。ゲートシフトクロック（ＧＳＣ）は１つ以上のゲートドライバ集積回路に共通に入力されるクロック信号であって、スキャン信号（ゲートパルス）のシフトタイミングを制御する。ゲート出力イネーブル信号（ＧＯＥ）は１つ以上のゲートドライバ集積回路のタイミング情報を指定している。

また、コントローラ１４０は、データ駆動回路１２０を制御するために、ソーススタートパルス（ＳＳＰ：Source Start Pulse）、ソースサンプリングクロック（ＳＳＣ：Source Sampling Clock）、ソース出力イネーブル信号（ＳＯＥ：Source Output Enable）などを含む各種のデータ制御信号（ＤＣＳ：Data Control Signal）を出力する。

ここで、ソーススタートパルス（ＳＳＰ）はデータ駆動回路１２０を構成する１つ以上のソースドライバ集積回路のデータサンプリング開始タイミングを制御する。ソースサンプリングクロック（ＳＳＣ）は、ソースドライバ集積回路の各々でデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号（ＳＯＥ）は、データ駆動回路１２０の出力タイミングを制御する。

このようなコントローラ１４０は通常のディスプレイ技術で用いられるタイミングコントローラ（Timing Controller）であるか、またはタイミングコントローラ（Timing Controller）を含んで他の制御器能もさらに遂行することができる制御装置でありうる。

このようなコントローラ１４０は、データ駆動回路１２０と別途の部品で具現されることもでき、データ駆動回路１２０と共に統合されて集積回路で具現できる。

データ駆動回路１２０は、コントローラ１４０から映像データ（Data）の入力を受けて多数のデータラインＤＬにデータ電圧を供給することによって、多数のデータラインＤＬを駆動する。ここで、データ駆動回路１２０はソース駆動回路ともいう。

このようなデータ駆動回路１２０は、少なくとも１つのソースドライバ集積回路（ＳＤＩＣ：Source Driver Integrated Circuit）を含んで具現できる。

各ソースドライバ集積回路ＳＤＩＣは、シフトレジスタ（Shift Register）、ラッチ回路（Latch Circuit）、デジタルアナログコンバータ（ＤＡＣ：Digital to Analog Converter）、出力バッファ（Output Buffer）などを含むことができる。

各ソースドライバ集積回路ＳＤＩＣは、場合によって、アナログデジタルコンバータ（ＡＤＣ：Analog to Digital Converter）をさらに含むことができる。

各ソースドライバ集積回路ＳＤＩＣは、テープオートメーテッドボンディング（ＴＡＢ：Tape Automated Bonding）方式またはチップオングラス（ＣＯＧ：Chip On Glass）方式により表示パネル１１０のボンディングパッド（Bonding Pad）に連結されるか、または表示パネル１１０に直接配置されることができ、場合によって、表示パネル１１０に集積化されて配置されることもできる。また、各ソースドライバ集積回路ＳＤＩＣは、表示パネル１１０に連結されたフィルム上に実装されるチップオンフィルム（ＣＯＦ：Chip On Film）方式により具現されることもできる。

ゲート駆動回路１３０は、多数のゲートラインＧＬにスキャン信号を順次に供給することによって、多数のゲートラインＧＬを順次に駆動する。ここで、ゲート駆動回路１３０はスキャン駆動回路ともいう。

このようなゲート駆動回路１３０は、少なくとも１つのゲート駆動回路集積回路（ＧＤＩＣ：Gate Driver Integrated Circuit）を含んで具現できる。

各ゲート駆動回路集積回路ＧＤＩＣは、シフトレジスタ（Shift Register）、レベルシフタ（Level Shifter）などを含むことができる。

各ゲートドライバ集積回路ＧＤＩＣは、テープオートメーテッドボンディング（ＴＡＢ）方式またはチップオングラス（ＣＯＧ）方式により表示パネル１１０のボンディングパッド（Bonding Pad）に連結されるか、またはＧＩＰ（Gate In Panel）タイプで具現されて表示パネル１１０に直接配置されることもでき、場合によって、表示パネル１１０に集積化されて配置されることもできる。また、各ゲートドライバ集積回路ＧＤＩＣは表示パネル１１０と連結されたフィルム上に実装されるチップオンフィルム（ＣＯＦ）方式により具現されることもできる。

ゲート駆動回路１３０は、コントローラ１４０の制御によって、オン（On）電圧またはオフ（Off）電圧のスキャン信号を多数のゲートラインＧＬに順次に供給する。

データ駆動回路１２０は、ゲート駆動回路１３０により特定ゲートラインが開けば、コントローラ１４０から受信した映像データ（Data）をアナログ形態のデータ電圧に変換して多数のデータラインＤＬに供給する。

データ駆動回路１２０は、表示パネル１１０の一側（例：上側または下側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによって表示パネル１１０の両側（例：上側と下側）に全て位置することもできる。

ゲート駆動回路１３０は、表示パネル１１０の一側（例：左側または右側）のみに位置することもでき、場合によっては、駆動方式、パネル設計方式などによって表示パネル１１０の両側（例：左側と右側）に全て位置することもできる。

本実施形態に従う表示装置１００は、有機発光表示装置、液晶表示装置、プラズマ表示装置などでありうる。

本実施形態に従う表示装置１００が液晶表示装置である場合、表示パネル１１０の各サブピクセルＳＰは、ピクセル電極と、ピクセル電極にデータ電圧を伝達してくれるためのトランジスタなどを含んでおり、表示パネル１１０には各サブピクセルＳＰのピクセル電極でのピクセル電圧（データ電圧）と電界を形成するために、共通電圧が印加される共通電極が配置できる。

本実施形態に従う表示装置１００が有機発光表示装置である場合、表示パネル１１０に配列された各サブピクセルＳＰは子発光素子である有機発光ダイオード（ＯＬＥＤ：Organic Light Emitting Diode）と、有機発光ダイオード（ＯＬＥＤ）を駆動するための駆動トランジスタ（Driving Transistor）などの回路素子で構成できる。

各サブピクセルＳＰを構成する回路素子の種類及び個数は、提供機能及び設計方式などによって多様に定まることができる。

以下では、説明の便宜のために、本実施形態に従う表示装置１００が有機発光表示装置である場合を例として説明する。

図２は本発明の実施形態に従う表示パネル１１０のサブピクセルＳＰの例示図であり、図３は本発明の実施形態に従う表示パネル１１０のサブピクセルＳＰの他の例示図である。

図２を参照すると、実施形態に従う表示装置１００で、各サブピクセルＳＰは、第１電極と第２電極を有する有機発光ダイオードＯＬＥＤと、有機発光ダイオードＯＬＥＤを駆動する駆動トランジスタＴｄと、駆動トランジスタＴｄの第１ノードＮ１と該当データラインＤＬの間に電気的に連結された第１トランジスタＴ１と、駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間に電気的に連結されたストレージキャパシタＣｓｔなどを含んで具現できる。

有機発光ダイオードＯＬＥＤは、第１電極（例：アノード電極またはカソード電極）、有機発光層及び第２電極（例：カソード電極またはアノード電極）などからなることができる。

有機発光ダイオードＯＬＥＤの第１電極は駆動トランジスタＴｄの第２ノードＮ２と電気的に連結できる。有機発光ダイオードＯＬＥＤの第２電極には基底電圧（ＥＶＳＳ）が印加できる。ここで、基底電圧（ＥＶＳＳ）は、一例に、グラウンド電圧であるか、またはグラウンド電圧と類似の電圧でありうる。

駆動トランジスタＴｄは、有機発光ダイオードＯＬＥＤに駆動電流を供給することによって有機発光ダイオードＯＬＥＤを駆動してくれる。

駆動トランジスタＴｄは、第１ノードＮ１、第２ノードＮ２、及び第３ノードＮ３などを含むことができる。

駆動トランジスタＴｄの第１ノードＮ１はゲートノードに該当するノードであって、第１トランジスタＴ１のソースノードまたはドレインノードと電気的に連結できる。駆動トランジスタＴｄの第２ノードＮ２は有機発光ダイオードＯＬＥＤの第１電極と電気的に連結されることができ、ソースノードまたはドレインノードでありうる。駆動トランジスタＴｄの第３ノードＮ３は駆動電圧（ＥＶＤＤ）が印加されるノードであって、駆動電圧（ＥＶＤＤ）を供給する駆動電圧ライン（ＤＶＬ：Driving Voltage Line）と電気的に連結されることができ、ドレインノードまたはソースノードでありうる。以下では、説明の便宜のために、駆動トランジスタＴｄの第２ノードＮ２はソースノードであり、第３ノードＮ３はドレインノードであることを例として説明することができる。

第１トランジスタＴ１のドレインノードまたはソースノードは該当データラインＤＬに電気的に連結され、第１トランジスタＴ１のソースノードまたはドレインノードは駆動トランジスタＴｄの第１ノードＮ１に電気的に連結され、第１トランジスタＴ１のゲートノードは該当ゲートラインと電気的に連結されて第１スキャン信号（ＳＣＡＮ１）の印加を受けることができる。

第１トランジスタＴ１は該当ゲートラインを通じて第１スキャン信号（ＳＣＡＮ１）をゲートノードに印加を受けてオン−オフが制御できる。

このような第１トランジスタＴ１は第１スキャン信号（ＳＣＡＮ１）によりターン−オンされて該当データラインＤＬから供給されたデータ電圧（Ｖｄａｔａ）を駆動トランジスタＴｄの第１ノードＮ１に伝達することができる。

ストレージキャパシタＣｓｔは駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間に電気的に連結されて、映像信号電圧に該当するデータ電圧（Ｖｄａｔａ）またはこれに対応する電圧を１フレーム時間の間維持することができる。

前述したように、図２に例示された１つのサブピクセルＳＰは有機発光ダイオードＯＬＥＤを駆動するために、２つのトランジスタ（ＤＲＴ、Ｔ１）と１つのストレージキャパシタＣｓｔを含む２Ｔ（Transistor）１Ｃ（Capacitor）構造を有することができる。

図２に例示されたサブピクセル構造（２Ｔ１Ｃ構造）は、説明の便宜のための例示であり、機能、パネル構造、機能などによって、１つのサブピクセルＳＰは１つ以上のトランジスタをさらに含むか、または１つ以上のキャパシタをさらに含むこともできる。

その一例として、図３に図示したように、１つのサブピクセルＳＰは、駆動トランジスタＴｄの第２ノードＮ２と基準電圧ラインＲＶＬの間に電気的に連結された第２トランジスタＴ２をさらに含む３Ｔ（Transistor）１Ｃ（Capacitor）構造を有することができる。

図３を参照すると、第２トランジスタＴ２は駆動トランジスタＴｄの第２ノードＮ２と基準電圧ラインＲＶＬの間に電気的に連結されて、ゲートノードに第２スキャン信号（ＳＣＡＮ２）の印加を受けてオン−オフが制御できる。

より具体的に、第２トランジスタＴ２のドレインノードまたはソースノードは基準電圧ラインＲＶＬに電気的に連結され、第２トランジスタＴ２のソースノードまたはドレインノードは駆動トランジスタＴｄの第２ノードＮ２に電気的に連結できる。第２トランジスタＴ２のゲートノードは該当ゲートラインと電気的に連結されて第２スキャン信号（ＳＣＡＮ２）の印加を受けることができる。

第２トランジスタＴ２は、一例に、ディスプレイ駆動時区間でターン−オンされることができ、駆動トランジスタＴｄの特性値または有機発光ダイオードＯＬＥＤの特性値をセンシングするためのセンシング駆動時区間でターン−オンできる。

第２トランジスタＴ２は、該当駆動タイミング（例：ディスプレイ駆動タイミングまたはセンシング駆動時区間内の駆動トランジスタＴｄの第２ノードＮ２の電圧初期化タイミング）に合せて、第２スキャン信号（ＳＣＡＮ２）によりターン−オンされて、基準電圧ラインＲＶＬに供給された基準電圧（Ｖｒｅｆ）を駆動トランジスタＴｄの第２ノードＮ２に伝達することができる。

また、第２トランジスタＴ２は該当駆動タイミング（例：センシング駆動時区間内のサンプリングタイミング）に合せて、第２スキャン信号（ＳＣＡＮ２）によりターン−オンされて、駆動トランジスタＴｄの第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。

言い換えると、第２トランジスタＴ２は、駆動トランジスタＴｄの第２ノードＮ２の電圧状態を制御するか、または、駆動トランジスタＴｄの第２ノードＮ２の電圧を基準電圧ラインＲＶＬに伝達することができる。

ここで、基準電圧ラインＲＶＬは基準電圧ラインＲＶＬの電圧をセンシングしてデジタル値に変換して、デジタル値を含むセンシングデータを出力するアナログデジタルコンバータと電気的に連結できる。

アナログデジタルコンバータは、データ駆動回路１２０を具現したソースドライバ集積回路ＳＤＩＣの内部に含まれることもできる。

アナログデジタルコンバータから出力されたセンシングデータは、駆動トランジスタＴｄの特性値（例：しきい電圧、移動度など）または有機発光ダイオードＯＬＥＤの特性値（例：しきい電圧など）をセンシングすることに利用できる。

一方、ストレージキャパシタＣｓｔは、駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間に存在する内部キャパシタ（Internal Capacitor）である寄生キャパシタ（例：Ｃｇｓ、Ｃｇｄ）でなく、駆動トランジスタＴｄの外部に意図的に設計した外部キャパシタ（External Capacitor）でありうる。

駆動トランジスタＴｄ、第１トランジスタＴ１、及び第２トランジスタＴ２の各々はｎタイプトランジスタまたはｐタイプトランジスタでありうる。

一方、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は別個のゲート信号でありうる。この場合、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は互いに異なるゲートラインを通じて、第１トランジスタＴ１のゲートノード及び第２トランジスタＴ２のゲートノードに各々印加されることもできる。

場合によっては、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は同一なゲート信号でありうる。この場合、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）は同一なゲートラインを通じて第１トランジスタＴ１のゲートノード及び第２トランジスタＴ２のゲートノードに共通に印加されることもできる。

図２及び図３に例示された各サブピクセル構造は、説明のための例示であり、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むこともできる。または、多数のサブピクセルの各々が同一な構造となっていることもでき、多数のサブピクセルのうちの一部は異なる構造となっていることもできる。

以下では、説明の便宜のために、表示パネル１１０に配置された各サブピクセルＳＰが図３の３Ｔ１Ｃ構造で設計された場合を例として説明する。

以下では、各サブピクセルＳＰの駆動動作を簡単に例を挙げて説明する。

各サブピクセルＳＰの駆動動作は、映像データ記録ステップ、ブースティングステップ、及び発光ステップに進行できる。

映像データ記録ステップで、駆動トランジスタＴｄの第１ノードＮ１に該当映像データ電圧（Ｖｄａｔａ）が印加し、駆動トランジスタＴｄの第２ノードＮ２に基準電圧（Ｖｒｅｆ）が印加できる。ここで、駆動トランジスタＴｄの第２ノードＮ２と基準電圧ラインＲＶＬの間の抵抗成分などにより、駆動トランジスタＴｄの第２ノードＮ２に基準電圧（Ｖｒｅｆ）と類似の電圧（Ｖｒｅｆ＋△Ｖ）が印加できる。

このために、第１トランジスタＴ１及び第２トランジスタＴ２は、第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）の各々のターン−オン電圧レベルにより同時に、または若干の時間差を有してターン−オンできる。

映像データ記録ステップで、ストレージキャパシタＣｓｔは両端電位差（Ｖｄａｔａ−ＶｒｅｆまたはＶｄａｔａ−（Ｖｒｅｆ＋△Ｖ））に対応する電荷が充電できる。

駆動トランジスタＴｄの第１ノードＮ１に映像データ電圧（Ｖｄａｔａ）が印加されることを映像データ記録（Data Writing）という。

映像データ記録ステップに続いて進行されるブースティングステップで、駆動トランジスタＴｄの第１ノードＮ１及び第２ノードＮ２は同時にまたは若干の時間差を有して電気的にフローティング（Floating）できる。

このために、第１スキャン信号（ＳＣＡＮ１）のターン−オフ電圧レベルにより第１トランジスタＴ１がターン−オフできる。また、第２スキャン信号（ＳＣＡＮ２）のターン−オフ電圧レベルにより第２トランジスタＴ２がターン−オフできる。

ブースティングステップで、駆動トランジスタＴｄの第１ノードＮ１及び第２ノードＮ２の間の電圧差は維持されながら、駆動トランジスタＴｄの第１ノードＮ１及び第２ノードＮ２は電圧がブースティング（Boosting）できる。

ブースティングステップの間、駆動トランジスタＴｄの第１ノードＮ１及び第２ノードＮ２は電圧がブースティング（Boosting）されてから、駆動トランジスタＴｄの第２ノードＮ２が上昇した電圧が一定電圧以上になれば、発光ステップに進入する。

このような発光ステップでは、有機発光ダイオードＯＬＥＤに駆動電流が流れるようになる。これによって、有機発光ダイオードＯＬＥＤが発光できる。

図４は、本発明の実施形態に従う表示装置１００のシステム具現例示図である。

図４を参照すると、各ゲートドライバ集積回路ＧＤＩＣは、チップオンフィルム（ＣＯＦ）方式により具現された場合、表示パネル１１０と連結されたフィルムＧＦ上に実装できる。

各ソースドライバ集積回路ＳＤＩＣは、チップオンフィルム（ＣＯＦ）方式により具現された場合、表示パネル１１０に連結されたフィルムＳＦ上に実装できる。

表示装置１００は、多数のソースドライバ集積回路ＳＤＩＣと他の装置との間の回路的な連結のために、少なくとも１つのソース印刷回路基板（ＳＰＣＢ：Source Printed Circuit Board）と、制御部品と各種の電気装置を実装するためのコントロール印刷回路基板（ＣＰＣＢ：Control Printed Circuit Board）を含むことができる。

少なくとも１つのソース印刷回路基板ＳＰＣＢにはソースドライバ集積回路ＳＤＩＣが実装されたフィルムＳＦが連結できる。即ち、ソースドライバ集積回路ＳＤＩＣが実装されたフィルムＳＦは一側が表示パネル１１０と電気的に連結され、他側がソース印刷回路基板ＳＰＣＢと電気的に連結できる。

コントロール印刷回路基板ＣＰＣＢには、データ駆動回路１２０及びゲート駆動回路１３０などの動作を制御するコントローラ１４０と、表示パネル１１０、データ駆動回路１２０、及びゲート駆動回路１３０などに各種の電圧または電流を供給するか、または供給する各種の電圧または電流を制御するパワー管理集積回路（ＰＭＩＣ：Power Management IC）４１０などが実装できる。

少なくとも１つのソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは少なくとも１つの連結部材を通じて回路的に連結できる。ここで、連結部材は、一例に、可撓性印刷回路（ＦＰＣ：Flexible Printed Circuit）、可撓性フラットケーブル（ＦＦＣ：Flexible Flat Cable）などでありうる。

少なくとも１つのソース印刷回路基板ＳＰＣＢとコントロール印刷回路基板ＣＰＣＢは１つの印刷回路基板に統合されて具現されることもできる。

表示装置１００は、コントロール印刷回路基板ＣＰＣＢと電気的に連結されたセットボード４３０をさらに含むことができる。このようなセットボード４３０はパワーボードということもできる。

このようなセットボード４３０には表示装置１００の全体的なパワーを管理するメーンパワー管理回路４２０（Ｍ−ＰＭＣ：Main Power Management Circuit）が存在することができる。

パワー管理集積回路４１０は表示パネル１１０とその駆動回路１２０、１３０、１４０などを含む表示モジュールに対するパワーを管理する回路であり、メーンパワー管理回路４２０は表示モジュールを含んだ全体的なパワーを管理する回路であり、パワー管理集積回路４１０と連動することができる。

図５は本発明の実施形態に従う表示装置１００の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を示したダイヤグラムであり、図６は本発明の実施形態に従う表示装置１００の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に対する駆動タイミングを示した図であり、図７は本発明の実施形態に従う表示装置１００の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象を示した図である。

本発明の実施形態に従う表示パネル１１０で、多数のサブピクセルＳＰはマトリックス形態に配列できる。

表示パネル１１０には多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）が存在することができ、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）は順次にゲート駆動できる。

各サブピクセルＳＰが３Ｔ１Ｃ構造を有する場合、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々には第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）を伝達するための１つまたは２つのゲートラインＧＬが配置できる。

そして、表示パネル１１０には多数のサブピクセル列（Column）が存在することができ、多数のサブピクセル列（Column）の各々には、１つのデータラインＤＬが対応して配置できる。

前述したサブピクセル駆動動作のように、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）のうち、ｎ＋１番目のサブピクセル行（Ｒ（ｎ＋１））が駆動される時、ｎ＋１番目のサブピクセル行（Ｒ（ｎ＋１））に配列されたサブピクセルＳＰに第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）が印加され、多数のデータラインＤＬを通じてｎ＋１番目のサブピクセル行（Ｒ（ｎ＋１））に配列されたサブピクセルＳＰに映像データ電圧（Ｖｄａｔａ）が供給される。

次に、ｎ＋１番目のサブピクセル行（Ｒ（ｎ＋１））の下に位置したｎ＋２番目のサブピクセル行（Ｒ（ｎ＋２））が駆動される。ｎ＋２番目のサブピクセル行（Ｒ（ｎ＋２））に配列されたサブピクセルＳＰに第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）が印加され、多数のデータラインＤＬを通じてｎ＋２番目のサブピクセル行（Ｒ（ｎ＋２））に配列されたサブピクセルＳＰに映像データ電圧（Ｖｄａｔａ）が供給される。

このような方式で、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）は順次に映像データ記録がなされる。ここで、映像データ記録は前述したサブピクセル駆動動作で映像データ記録ステップでなされる手続きである。

多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）は、１フレーム時間の間、前述したサブピクセル駆動動作によって、映像データ記録ステップ、ブースティングステップ、及び発光ステップが順次に進行できる。

一方、図５に図示したように、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）は１フレーム時間内でサブピクセル駆動動作の発光ステップによって発光期間（ＥＰ）が最後まで持続しない。ここで、“発光期間（ＥＰ）”を“リアル（Real）映像期間”ということもできる。

代わりに、１フレーム時間の間、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々は、リアルディスプレイ駆動とフェークデータ挿入（ＦＤＩ：Fake Data Insertion）駆動が進行できる。

１フレーム時間の間、１つのサブピクセルＳＰは、リアルディスプレイ駆動が進行される間、映像データ記録ステップ、ブースティングステップ、及び発光ステップを経ながら該当発光期間（ＥＰ）の間発光し、続いて、フェークディスプレイ駆動が進行される。

フェークディスプレイ駆動は、実際の映像を表示するためのリアルディスプレイ駆動とは異なる偽の駆動である。

このようなフェークディスプレイ駆動は、実際の映像の間に偽の映像を挿入する方式によりなされることができる。したがって、フェークディスプレイ駆動を“フェークデータ挿入（ＦＤＩ：Fake Data Insertion）”駆動ともいう。

ディスプレイ駆動時、実際映像を表示するために実際の映像に対応する映像データ電圧（Ｖｄａｔａ）がサブピクセルＳＰに供給される。これとは異なり、フェークデータ挿入駆動時、実際の映像とは全く関係のないフェーク映像に対応するフェークデータ電圧（Ｖｆａｋｅ）がサブピクセルＳＰに供給される。

即ち、一般的なリアルディスプレイ駆動時、サブピクセルＳＰに供給される映像データ電圧（Ｖｄａｔａ）はフレームによって、または映像によって可変できるが、フェークデータ挿入駆動時、サブピクセルＳＰに供給されるフェークデータ電圧（Ｖｆａｋｅ）はフレームによって、または映像によって可変されず、一定でありうる。

前述したフェークデータ挿入駆動の一方式として、１つのサブピクセル行がフェークデータ挿入駆動され、その次の１つのサブピクセル行がフェークデータ挿入駆動できる。

または、前述したフェークデータ挿入駆動の他の方式として、複数のサブピクセル行が同時にフェークデータ挿入駆動され、その次の複数のサブピクセル行がフェークデータ挿入駆動できる。即ち、複数のサブピクセル行単位でフェークデータ挿入駆動が同時になされることができる。

同時にフェークデータ挿入駆動がなされるサブピクセル行の個数（ｋ）は２個、４個、または８個などでありうる。

図５及び図６を参照すると、サブピクセル行Ｒ（ｎ＋１）、サブピクセル行Ｒ（ｎ＋２）、サブピクセル行Ｒ（ｎ＋３）、及びサブピクセル行Ｒ（ｎ＋４）が順次に映像データ記録が進行された後、サブピクセル行Ｒ（ｎ＋１）より以前に配置されて一定時間の発光期間（ＥＰ）が既に経過した複数のサブピクセル行にフェークデータ電圧（Ｖｆａｋｅ）が同時に供給できる。

次に、サブピクセル行Ｒ（ｎ＋５）、サブピクセル行Ｒ（ｎ＋６）、サブピクセル行Ｒ（ｎ＋７）、及びサブピクセル行Ｒ（ｎ＋８）が順次に映像データ記録が進行された後、サブピクセル行Ｒ（ｎ＋１）またはサブピクセル行Ｒ（ｎ＋５）より以前に配置されて一定時間の発光期間（ＥＰ）が既に経過した複数のサブピクセル行にフェークデータ電圧（Ｖｆａｋｅ）が同時に供給できる。

ここで、フェークデータ挿入（ＦＤＩ）駆動が進行される期間を“フェークデータ挿入期間（ＦＤＩＰ）”といい、フェークデータ挿入（ＦＤＩ）駆動によりフェーク映像が表示される期間を“フェーク映像期間（ＦＩＰ）”という。

また、同時にフェークデータ挿入駆動がなされるサブピクセル行の個数（ｋ）は同一であることもあり、相異することもある。一例に、最初の２つのサブピクセル行が同時にフェークデータ挿入駆動され、その次には４個のサブピクセル行単位で同時にフェークデータ挿入駆動できる。他の例に、最初の４個のサブピクセル行が同時にフェークデータ挿入駆動され、その次には８個のサブピクセル行単位で同時にフェークデータ挿入駆動されることもできる。

前述したフェークデータ挿入（ＦＤＩ）駆動を通じて、同一フレームに実際の映像データとフェークデータを表示することによって、映像が区分されず、引き摺る動きブラー（Blur）現象を防止して映像画質を改善することができる。

前述したフェークデータ挿入（ＦＤＩ）の駆動時、データラインＤＬを通じて、映像データ記録とフェークデータ記録がなされることができる。

また、前述したように、フェークデータ記録を複数のライン（サブピクセル行）に同時に進行することによって、ライン位置に従う発光期間（ＥＰ）の差による輝度偏差を補償することができ、映像データ記録時間を確保することができる。

一方、フェークデータ挿入駆動のタイミングを調節して、映像によって発光期間（ＥＰ）の長さを適応的に調整することができる。

映像データ記録タイミングとフェークデータ記録タイミングは、ゲート駆動の制御を通じて可変できる。

一方、フェークデータ挿入（ＦＤＩ）の駆動時、サブピクセルＳＰに供給される“フェークデータ電圧（Ｖｆａｋｅ）”は、一例に、“ブラックデータ電圧（Ｖｂｌｋ）”でありうる。

この場合、フェークデータ挿入（ＦＤＩ）駆動を“ブラックデータ挿入（ＢＤＩ：Black Data Insertion）駆動”ということもできる。フェークデータ挿入（ＦＤＩ）駆動時、フェークデータ記録をブラックデータ記録ということもできる。また、“フェークデータ挿入期間（ＦＤＩＰ）”を“ブラックデータ挿入期間（ＢＤＩＰ）”ということもできる。また、フェーク映像期間（ＦＩＰ）を“ブラック映像期間”または“非発光期間”ということができる。

一方、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々に対するゲート駆動は順次になされ、かつ一定時間オーバーラップ（Overlap）されるように進行できる。

図６の例示によれば、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々に供給されるスキャン信号（図３の３Ｔ１Ｃ構造の場合、ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は２Ｈである。そして、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々に供給されるスキャン信号（図３の３Ｔ１Ｃ構造の場合、ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は互いにオーバーラップ（Overlap）できる。

言い換えると、多数のサブピクセル行（．．．、Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、Ｒ（ｎ＋３）、Ｒ（ｎ＋４）、Ｒ（ｎ＋５）、．．．）の各々に供給されるスキャン信号（図３の３Ｔ１Ｃ構造の場合、ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間全ては２Ｈでありうる。

そして、サブピクセル行Ｒ（ｎ＋１）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋２）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）と１Ｈだけオーバーラップできる。

サブピクセル行Ｒ（ｎ＋２）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋３）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）と１Ｈだけオーバーラップできる。

サブピクセル行Ｒ（ｎ＋３）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）は、サブピクセル行Ｒ（ｎ＋４）に配列されたサブピクセルＳＰの第１トランジスタＴ１及び第２トランジスタＴ２に印加される第１スキャン信号（ＳＣＡＮ１）及び第２スキャン信号（ＳＣＡＮ２）のターン−オンレベル期間（２Ｈ）と１Ｈだけオーバーラップできる。

図６の例示によれば、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の長さが２Ｈであり、隣接した２サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間が１Ｈだけオーバーラップできる。

このようなゲート駆動方式をオーバーラップ駆動といい、図６のように、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の長さが２Ｈである場合、“２Ｈオーバーラップ駆動”という。

オーバーラップ駆動は、２Ｈオーバーラップ駆動の以外に多様に変形できる。

オーバーラップ駆動の他の例に、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の長さが３Ｈであり、隣接した２つのサブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間が２Ｈだけオーバーラップできる。

オーバーラップ駆動の更に他の例に、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の長さが３Ｈであり、隣接した２つのサブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間が１Ｈだけオーバーラップできる。

オーバーラップ駆動の更に他の例に、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の長さが４Ｈであり、隣接した２サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間が３Ｈだけオーバーラップできる。

このように、多様なオーバーラップ駆動がありうるが、以下では、説明の便宜のために、２Ｈオーバーラップ駆動を例として説明する。

前述した２Ｈオーバーラップ駆動時、各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間（２Ｈの長さ）の前部分（１Ｈの長さ）は、該当サブピクセルにデータ電圧（プリチャージデータ電圧）が印加されるプリチャージ（ＰＣ：Pre-Charge）駆動のためのスキャン信号部分である。各サブピクセル行でのスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の後部分（１Ｈの長さ）は、該当サブピクセルに実際の映像データ電圧（Ｖｄａｔａ）が印加される映像データ記録がなされるようにするためのスキャン信号部分である。

前述したオーバーラップ駆動を通じて各サブピクセルでの充電率を改善させることができ、これを通じて画像品質を向上させることができる。

前述したフェークデータ挿入（ＦＤＩ）駆動及び２Ｈオーバーラップ駆動を共に遂行する場合、サブピクセル行Ｒ（ｎ＋３）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は、サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間とオーバーラップされる。

ここで、サブピクセル行Ｒ（ｎ＋３）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、後部分の１Ｈ期間は、次のサブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間とオーバーラップされる期間であって、サブピクセル行Ｒ（ｎ＋３）で映像データ記録がなされる期間である。サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、前部分の１Ｈ期間はプリチャージ駆動期間である。そして、サブピクセル行Ｒ（ｎ＋３）及びサブピクセル行Ｒ（ｎ＋４）は、フェークデータ挿入（ＦＤＩ）駆動が進行される以前に映像データ記録がなされるサブピクセル行である。

また、サブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は、サブピクセル行Ｒ（ｎ＋６）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間とオーバーラップされる。

ここで、サブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、後部分の１Ｈ期間は、次のサブピクセル行Ｒ（ｎ＋６）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間とオーバーラップされる期間であって、サブピクセル行Ｒ（ｎ＋５）で映像データ記録がなされる期間である。サブピクセル行Ｒ（ｎ＋６）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、前部分の１Ｈ期間はプリチャージ駆動期間である。そして、サブピクセル行Ｒ（ｎ＋５）及びサブピクセル行Ｒ（ｎ＋６）はフェークデータ挿入（ＦＤＩ）駆動が進行される以前に映像データ記録がなされるサブピクセル行である。

しかしながら、サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は続くサブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間とオーバーラップされない。

サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、後部分の１Ｈ期間はサブピクセル行Ｒ（ｎ＋４）で映像データ記録がなされる期間である。

サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間中、後部分の１Ｈ期間の間、次のサブピクセル行Ｒ（ｎ＋５）でプリチャージ駆動がなされない。

フェークデータ挿入期間（ＦＤＩＰ）を基準に、サブピクセル行Ｒ（ｎ＋４）はフェークデータ挿入（ＦＤＩ）駆動の直前に映像データ記録がなされるサブピクセル行であり、サブピクセル行Ｒ（ｎ＋５）はフェークデータ挿入（ＦＤＩ）駆動の直後に映像データ記録がなされるサブピクセル行である。

サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間と次のサブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間は、フェークデータ挿入期間（ＦＤＩＰ）に対応する時間だけ離れているようになる。

図６で、Ｖｇグラフはサブピクセル行に含まれたサブピクセルの駆動トランジスタＴｄの第１ノードＮ１の電圧を共に示したものであって、サブピクセル駆動動作手続きでブースティングステップ進入前の電圧状態の変化を示す。Ｖｓグラフはサブピクセル行に含まれたサブピクセルの駆動トランジスタＴｄの第２ノードＮ２の電圧を共に示したものであって、サブピクセル駆動動作手続きでブースティングステップ進入前の電圧状態の変化を示す。

図６のＶｇグラフを参照すると、フェークデータ挿入期間（ＦＤＩＰ）を除外した残りの期間で、各サブピクセル行に含まれたサブピクセルの駆動トランジスタＴｄの第１ノードＮ１のＶｇ電圧は、映像データ記録の進行によって映像データ電圧（Ｖｄａｔａ）となる。

しかしながら、フェークデータ挿入期間（ＦＤＩＰ）の間、フェークデータ挿入（ＦＤＩ）駆動されるサブピクセル行に含まれたサブピクセルの駆動トランジスタＴｄの第１ノードＮ１のＶｇ電圧は、フェークデータ電圧（Ｖｆａｋｅ）となる。

一方、前述したように、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の後部分期間は、次のサブピクセル行での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の前部分期間とオーバーラップされる。しかしながら、サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の後部分期間は、次のサブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の前部分期間とオーバーラップされない。

したがって、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の間、サブピクセル行Ｒ（ｎ＋１）、Ｒ（ｎ＋２）、及びＲ（ｎ＋３）の各々に含まれたサブピクセルの駆動トランジスタＴｄの第２ノードＮ２の電圧Ｖｓは、映像データ記録ステップで基準電圧（Ｖｒｅｆ）と類似の電圧（Ｖｒｅｆ＋△Ｖ）を有するようになる。この際、各駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の電位差ＶｇｓはＶｄａｔａ−（Ｖｒｅｆ＋△Ｖ）である。

フェークデータ挿入期間（ＦＤＩＰ）の直前の１Ｈ期間、即ち、サブピクセル行Ｒ（ｎ＋４）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の後部分期間（次のサブピクセル行Ｒ（ｎ＋５）での第１及び第２スキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）のターン−オンレベル期間の前部分期間とオーバーラップされない）の間、サブピクセル行Ｒ（ｎ＋４）に含まれたサブピクセルの駆動トランジスタＤｔの第２ノードＮ２のＶｓ電圧はＶｒｅｆ＋△Ｖより低くなったＶｒｅｆ＋△（Ｖ／２）となることができる。これによって、各駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の電位差Ｖｇs（Ｖｇs（４））はＶｄａｔａ−（Ｖｒｅｆ＋△（Ｖ／２））であって、以前期間でより増加するようになる。

このように、フェークデータ挿入期間（ＦＤＩＰ）の直前に映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋８）での各駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の電位差Ｖｇs（Ｖｇs（４））の増加によって、図７に図示したように、フェークデータ挿入期間（ＦＤＩＰ）の直前に映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋８）が明るい線７００で周期的に見える現象（画面異常現象）が発生することがある。

ここに、以下では、表示パネル１１０の表示領域に該当するアクティブ領域（Ａ／Ａ）でフェークデータ挿入（ＦＤＩ）駆動により明るい線７００で周期的に見える現象（画面異常現象）を防止することができる構成及び駆動方法を以下で説明する。

図８から図１０は、本発明の実施形態に従う表示装置１００の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動を説明するための図である。但し、サブピクセルＳＰは３Ｔ１Ｃ構造であり、第１スキャン信号（ＳＣＡＮ１）と第２スキャン信号（ＳＣＡＮ２）が同一なスキャン信号である場合を仮定する。

図８は、２Ｈオーバーラップ駆動とフェークデータ挿入駆動時、２２個のサブピクセル行（Ｒ（ｎ＋１）〜Ｒ（ｎ＋２２））に含まれたサブピクセルに供給されるスキャン信号（ＳＣＡＮ１、ＳＣＡＮ２）を示し、２２個のサブピクセル行（Ｒ（ｎ＋１）〜Ｒ（ｎ＋２２））に含まれたサブピクセル内の駆動トランジスタＴｄのＶｇとＶｓを示した図である。

図８を参照すると、２２個のサブピクセル行（Ｒ（ｎ＋１）〜Ｒ（ｎ＋２２））の各々は２Ｈ長さのターン−オンレベル期間を有するスキャン信号の供給を受ける。

例えば、各スキャン信号のターン−オンレベル期間は２Ｈ長さを有し、ターン−オンレベル期間（２Ｈ）は前部分（１Ｈ）と後部分（１Ｈ）とからなる。各スキャン信号のターン−オンレベル期間で前部分はプリチャージ（ＰＣ）のためのスキャン信号部分であり、各スキャン信号のターン−オンレベル期間で後部分は映像データ記録のためのスキャン信号部分である。

２Ｈオーバーラップ駆動によって、各スキャン信号のターン−オンレベル期間で前部分（プリチャージ期間）は以前のサブピクセル行に供給されるスキャン信号のターン−オンレベル期間で後部分（映像データ記録期間）とオーバーラップされる。各スキャン信号のターン−オンレベル期間で後部分（映像データ記録期間）は次のサブピクセル行に供給されるスキャン信号のターン−オンレベル期間で前部分（プリチャージ期間）とオーバーラップされる。

しかしながら、フェークデータ挿入（ＦＤＩ）の直前に、映像データ記録がなされるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、及びＲ（ｎ＋２０）の各々に供給されるスキャン信号のターン−オンレベル期間で後部分（映像データ記録期間）は、その次のサブピクセル行Ｒ（ｎ＋５）、Ｒ（ｎ＋１３）、及びＲ（ｎ＋２１）の各々に供給されるスキャン信号のターン−オンレベル期間で前部分とオーバーラップされない。

したがって、フェークデータ挿入（ＦＤＩ）の直前に、映像データ記録がなされるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、及びＲ（ｎ＋２０）で、スキャン信号のターン−オンレベル期間で後部分（映像データ記録期間）の間、駆動トランジスタＴｄのＶｓ電圧はＶｒｅｆ＋△ＶでＶｒｅｆ＋△（Ｖ／２）に低くなるようになる。

一方、フェークデータ挿入（ＦＤＩ）となる前まで駆動トランジスタＴｄのＶｇ電圧は映像データ電圧（Ｖｄａｔａ）であり、フェークデータ挿入（ＦＤＩ）時、駆動トランジスタＴｄのＶｇ電圧はフェークデータ電圧（Ｖｆａｋｅ）となる。

フェークデータ挿入（ＦＤＩ）の直前に映像データ記録がなされるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、及びＲ（ｎ＋２０）で、スキャン信号のターン−オンレベル期間で後部分の間、駆動トランジスタＴｄのＶｇsは急に増加するようになる。

これによって、フェークデータ挿入（ＦＤＩ）直前に映像データ記録がなされるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、及びＲ（ｎ＋２０）が明るい線７００で表示される現象が発生することがある。

これに対し、図９及び図１０を参照してより詳細に説明する。

図９は、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ、及びサブピクセル行Ｒ（ｎ＋４）に配置された第３サブピクセルＳＰｃに対する駆動動作を示した図である。

図９を参照すると、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂ、及びサブピクセル行Ｒ（ｎ＋５）に配置された第３サブピクセルＳＰｃは同一な列に配置され、同一な第１データラインＤＬ１及び同一な第１基準電圧ラインＲＶＬ１と電気的に連結される。

即ち、第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々に配置された第１トランジスタＴ１のドレインノードまたはソースノードは、第１データラインＤＬ１に共通に電気的に連結できる。第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々に配置された第２トランジスタＴ１のドレインノードまたはソースノードは、第１基準電圧ラインＲＶＬ１に共通に電気的に連結できる。

図８から図１０を参照すると、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに含まれた第１トランジスタＴ１は、ターン−オンレベルの第１スキャン信号（ＳＣＡＮ１）によりターン−オンされる。これによって、第１データラインＤＬ１に供給された映像データ電圧（Ｖｄａｔａ）がターン−オンされた第１トランジスタＴ１を経て駆動トランジスタＴｄのゲートノードに該当する第１ノードＮ１に伝達される。

この際、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに含まれた第２トランジスタＴ２は、ターン−オンレベルの第２スキャン信号（ＳＣＡＮ２）によりターン−オンされて、第１基準電圧ラインＲＶＬ１に供給された基準電圧（Ｖｒｅｆ）がターン−オンされた第２トランジスタＴ２を経て駆動トランジスタＴｄのソースノードに該当する第２ノードＮ２に伝達される。

２Ｈオーバーラップ駆動によって、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録が進行される時、次のサブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂはプリチャージ駆動が進行できる。

即ち、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、次のサブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂにはターン−オンレベルの第１スキャン信号（ＳＣＡＮ１）が印加されて、第１データラインＤＬ１に供給された映像データ電圧（Ｖｄａｔａ）がターン−オンされた第１トランジスタＴ１を経て第２サブピクセルＳＰｂの駆動トランジスタＴｄのゲートノードである第１ノードＮ１に映像データ電圧（Ｖｄａｔａ）がプリチャージ電圧として印加される。

この際、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれた第２トランジスタＴ２は、ターン−オンレベルの第２スキャン信号（ＳＣＡＮ２）によりターン−オンされて、第１基準電圧ラインＲＶＬ１に供給された基準電圧（Ｖｒｅｆ）がターン−オンされた第２トランジスタＴ２を経て駆動トランジスタＴｄのソースノードに該当する第２ノードＮ２に伝達される。

サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時、第１サブピクセルＳＰａに供給された電流（ｉｄ）と第２サブピクセルＳＰｂに供給された電流（ｉｄ）が合わせられた電流（２ｉｄ）が第１基準電圧ラインＲＶＬ１に流れる。これによって、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ内の駆動トランジスタＴｄのＶｓ電圧が上昇する。

サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録が進行された以後、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行できる。

サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される時、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれた第１トランジスタＴ１はターン−オンレベルの第１スキャン信号（ＳＣＡＮ１）によりターン−オンされる。これによって、第１データラインＤＬ１に供給された映像データ電圧（Ｖｄａｔａ）がターン−オンされた第１トランジスタＴ１を経て駆動トランジスタＴｄのゲートノードに該当する第１ノードＮ１に伝達される。

この際、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに含まれた第２トランジスタＴ２はターン−オンレベルの第２スキャン信号（ＳＣＡＮ２）によりターン−オンされて、第１基準電圧ラインＲＶＬ１に供給された基準電圧（Ｖｒｅｆ）がターン−オンされた第２トランジスタＴ２を経て駆動トランジスタＴｄのソースノードに該当する第２ノードＮ２に伝達される。

サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される期間は、フェークデータ挿入（ＦＤＩ）駆動が進行直前であるので、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される期間の間、次のサブピクセル行Ｒ（ｎ＋５）に配置された第３サブピクセルＳＰｃに対するプリチャージ駆動が進行されない。

したがって、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録時、第２サブピクセルＳＰｂで供給された電流（ｉｄ）のみ第１基準電圧ラインＲＶＬ１に流れる。これによって、サブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａ内の駆動トランジスタＴｄのＶｓ電圧が上昇する。しかしながら、Ｖｓ電圧上昇量はサブピクセル行Ｒ（ｎ＋３）に配置された第１サブピクセルＳＰａに対する映像データ記録時のＶｓ電圧上昇量より少ない。

したがって、フェークデータ挿入（ＦＤＩ）駆動によってフェークデータ電圧（Ｖｆａｋｅ）が第１データラインＤＬ１に印加直前に（即ち、フェークデータ挿入期間（ＦＤＩＰ）の直前に）、サブピクセル行Ｒ（ｎ＋４）に配置された第２サブピクセルＳＰｂに対する映像データ記録が進行される間、Ｖｇｓが増加する。

このようなＶｇｓ増加はフェークデータ挿入（ＦＤＩ）の直前に映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、及びＲ（ｎ＋２０）が明るい線７００で表示できる。このような現象を防止するための駆動方法を図１４乃至図１６を参照して例を挙げて説明する。

図１１及び図１２は、本発明の実施形態に従う表示装置１００の２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象を防止するためのデータ制御を説明するための駆動タイミング図である。

図１１及び図１２を参照すると、多数のサブピクセルＳＰに含まれた第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃは、第１データラインＤＬ１を通じて映像データ電圧（Ｖｄａｔａ）の供給を順次に受けることができる。

オーバーラップ駆動（例：２Ｈオーバーラップ駆動）によって、第１サブピクセルＳＰａにターン−オンレベルのスキャン信号が供給される第１駆動期間（ＤＰ１）と、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）は重畳できる。

しかしながら、フェークデータ挿入（ＦＤＩ）駆動によって、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）と第３サブピクセルＳＰｃにターン−オンレベルのスキャン信号が供給される第３駆動期間（ＤＰ３）は未重畳できる。

フェークデータ挿入（ＦＤＩ）駆動によって、第２駆動期間（ＤＰ２）と第３駆動期間（ＤＰ３）の間の期間に該当するフェークデータ挿入期間（ＦＤＩＰ）の間、第１データラインＤＬ１に映像データ電圧（Ｖｄａｔａ）と異なるフェークデータ電圧（Ｖｆａｋｅ）が供給できる。

フェークデータ挿入（ＦＤＩ）駆動によれば、任意の１フレーム期間内でブランク期間でないアクティブ期間にも実際の映像と異なるフェーク映像が表示できる。フェーク映像が表示されるアクティブ期間をフェーク映像期間（ＦＩＰ）ということができる。

第２駆動期間（ＤＰ２）は、第１駆動期間（ＤＰ１）と重畳する重畳期間（ＯＰ）と、第１駆動期間（ＤＰ１）と未重畳する未重畳期間（ＮＯＰ）を含むことができる。第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）は第３駆動期間（ＤＰ３）とも未重畳できる。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ＿ＣＴＲ）は重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ）より低いことがある。

本明細書で、第２駆動期間（ＤＰ２）はフェークデータ挿入期間（ＦＤＩＰ）の直前の駆動期間を意味する。

図１１及び図１２を参照すると、第１データラインＤＬ１に供給されたフェークデータ電圧（Ｖｆａｋｅ）は、一例に、ブラックデータ電圧（Ｖｂｌｋ）に対応できる。例えば、ブラックデータ電圧（Ｖｂｌｋ）は０［Ｖ］または０［Ｖ］近辺の低い電圧でありうる。ブラックデータ電圧（Ｖｂｌｋ）は、該当第２サブピクセルＳＰｂがブラックで表示されるようにするデータ電圧でありうる。場合によっては、ブラックデータ電圧（Ｖｂｌｋ）は完全な純粋ブラックと類似の色相で該当第２サブピクセルＳＰｂが表示されるようにするか、または該当第２サブピクセルＳＰｂが非発光するようにするデータ電圧でありうる。

第１データラインＤＬ１に供給されたフェークデータ電圧（Ｖｆａｋｅ）は、第１データラインＤＬ１を通じて２つ以上のサブピクセルＳＰに同時に伝達され、２つ以上のサブピクセルＳＰは第１サブピクセルＳＰａより映像データ電圧（Ｖｄａｔａ）を先に供給を受けたサブピクセルＳＰでありうる。

フェークデータ電圧（Ｖｆａｋｅ）は、２つ以上のサブピクセルＳＰに供給された映像データ電圧（Ｖｄａｔａ）と異なる電圧でありうる。

第１データラインＤＬ１に供給されたフェークデータ電圧（Ｖｆａｋｅ）は、既に発光中の２つ以上のサブピクセルＳＰに同時に伝達できる。ここで、２つ以上のサブピクセルＳＰは、フェークデータ電圧（Ｖｆａｋｅ）が伝達されれば、非発光することができる。

第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々は、図２または図３の構造を有することができる。

第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃの各々は、図３の構造を有する場合、有機発光ダイオードＯＬＥＤと、有機発光ダイオードＯＬＥＤを駆動するための駆動トランジスタＴｄと、駆動トランジスタＴｄの第１ノードＮ１と第１データラインＤＬ１の間に電気的に連結された第１トランジスタＴ１と、駆動トランジスタＴｄの第２ノードＮ２と第１基準電圧ラインＲＶＬ１の間に電気的に連結された第２トランジスタＴ２と、駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間に電気的に連結されたストレージキャパシタＣｓｔを含むことができる。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１の電圧（第１トランジスタＴ１を通じて伝達されたＶｄａｔａ＿ＣＴＲに該当する）は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１の電圧（第１トランジスタＴ１を通じて伝達されたＶｄａｔａに該当する）より低いことがある。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第２ノードＮ２の電圧（Ｖｒｅｆ＋△（Ｖ／２）またはこれと対応する）は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第２ノードＮ２の電圧（Ｖｒｅｆ＋△Ｖまたはこれと対応する）より低いことがある。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間の電圧差（Ｖｇｓ＝Ｖｄａｔａ＿ＣＴＲ−Ｖｒｅｆ＋△（Ｖ／２））は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間、第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間の電圧差（Ｖｇｓ＝Ｖｄａｔａ−Ｖｒｅｆ＋△Ｖ）は対応できる。

即ち、第２駆動期間（ＤＰ２）で第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１の電圧減少分（Ｖｄａｔａ−Ｖｄａｔａ＿ＣＴＲ）は、第２駆動期間（ＤＰ２）で駆動トランジスタＴｄの第２ノードＮ２の電圧減少分（△（Ｖ／２））と対応できる。

図１２を参照すると、第１駆動期間（ＤＰ１）は第１サブピクセルＳＰａに含まれる第１トランジスタＴ１のゲートノードに印加される第１スキャン信号（ＳＣＡＮ１）のターン−オンレベル期間でありうる。第２駆動期間（ＤＰ２）は、第２サブピクセルＳＰｂに含まれる第１トランジスタＴ１のゲートノードに印加される第１スキャン信号（ＳＣＡＮ１）のターン−オンレベル期間でありうる。第３駆動期間（ＤＰ３）は、第３サブピクセルＳＰｃに含まれる第１トランジスタＴ１のゲートノードに印加される第１スキャン信号（ＳＣＡＮ１）のターン−オンレベル期間でありうる。

第２駆動期間（ＤＰ２）に含まれた重畳期間（ＯＰ）と未重畳期間（ＮＯＰ）は、互いに同一な長さを有することができる。例えば、第２駆動期間（ＤＰ２）は２水平時間（２Ｈ）に該当する時間的な長さであり、重畳期間（ＯＰ）と未重畳期間（ＮＯＰ）の各々は１水平時間（１Ｈ）に該当する時間的長さでありうる。

図１３は、本発明の実施形態に従う表示装置１００のデータ制御を通じて、２Ｈオーバーラップ駆動及びフェークデータ挿入駆動に従う画面異常現象防止効果を示した図である。

本発明の実施形態に従う表示装置１００は、前述したように、任意の１フレーム期間内でブランク期間でないアクティブ期間であるフェーク映像期間（ＦＩＰ）に実際映像と異なるフェーク映像を表示することができる。

フェーク映像期間（ＦＩＰ）の間、フェーク映像に該当するフェークデータ電圧（Ｖｆａｋｅ）が第１データラインＤＬ１に供給できる。

フェーク映像期間（ＦＩＰ）の以前に、第２駆動期間（ＤＰ２）の間、第１データラインＤＬ１と連結された第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給できる。

前述したデータ制御によれば、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）の間、第１データラインＤＬ１を通じて第２サブピクセルＳＰｂに供給される映像データ電圧が可変できる（Ｖｄａｔａ→Ｖｄａｔａ＿ＣＴＲ）。

フェークデータ挿入駆動及び２Ｈオーバーラップ駆動の遂行によって、フェークデータ挿入期間（ＦＤＩＰ）の直前に映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、Ｒ（ｎ＋２０）などでの各駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の電位差Ｖｇｓの増加によって、図７に図示したように、フェークデータ挿入期間（ＦＤＩＰ）の直前に映像データ記録が進行されるサブピクセル行Ｒ（ｎ＋４）、Ｒ（ｎ＋１２）、Ｒ（ｎ＋２０）などが明るい線７００で周期的に見える現象（画面異常現象）が発生することがある。

しかしながら、前述したデータ制御によれば、フェークデータ挿入駆動及び２Ｈオーバーラップ駆動の遂行にもかかわらず、各駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の電位差Ｖｇｓが維持されることができ、これによって、明るい線７００が周期的に見える画面異常現象が防止できる。

図１４から図１７は、本発明の実施形態に従う表示装置１００の色相別データ制御を説明するための色相別ガンマカーブ（Gamma Curve）を示した例示的な図である。

例えば、図１４はデータ制御適用前（改善前）とデータ制御適用後（改善後）の赤色（Ｒ）に対するガンマカーブであり、図１５はデータ制御適用前（改善前）とデータ制御適用後（改善後）の緑色（Ｇ）に対するガンマカーブであり、図１６はデータ制御適用前（改善前）とデータ制御適用後（改善後）の青色（Ｂ）に対するガンマカーブであり、図１７はデータ制御適用前（改善前）とデータ制御適用後（改善後）の白色（Ｗ）に対するガンマカーブである。

図１４から図１７を参照すると、４種類の色相（Ｒ、Ｇ、Ｂ、Ｗ）別ガンマカーブを見ると、データ制御適用後（改善後）には同一なグレー（階調）のために電流（ＯＬＥＤに供給される電流）が減少することが分かる。これによって、有機発光ダイオードＯＬＥＤは明るくない光を発光するようになって、画面上に異常な明るい線７００が見えなくなる。

一方、４種類の色相（Ｒ、Ｇ、Ｂ、Ｗ）別ガンマカーブは互いに同一でありうる。これとは異なり、図１４から図１７に図示したように、４種類の色相（Ｒ、Ｇ、Ｂ、Ｗ）別ガンマカーブのうちの少なくとも１つは残りと異なるか、または４種類の色相（Ｒ、Ｇ、Ｂ、Ｗ）別ガンマカーブが全て異なることもある。

また説明すると、図１４から図１７を参照すると、第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ＿ＣＴＲ）は第２サブピクセルＳＰｂで発光する光の色相（Ｒ、Ｇ、Ｂ、Ｗ）によって異なることができる。

即ち、第２駆動期間（ＤＰ２）の間、重畳期間（ＯＰ）から未重畳期間（ＮＯＰ）に変われば、第２サブピクセルＳＰｂに供給される映像データ電圧の減少分（Ｖｄａｔａ−Ｖｄａｔａ＿ＣＴＲ）は第２サブピクセルＳＰｂで発光する光の色相（Ｒ、Ｇ、Ｂ、Ｗ）によって異なることができる。

図１４から図１７を参照すると、第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ＿ＣＴＲ）は第２サブピクセルＳＰｂで発光する光のグレー（Gray）によって異なることができる。

即ち、第２駆動期間（ＤＰ２）の間、重畳期間（ＯＰ）から未重畳期間（ＮＯＰ）に変われば、第２サブピクセルＳＰｂに供給される映像データ電圧の減少分（Ｖｄａｔａ−Ｖｄａｔａ＿ＣＴＲ）は第２サブピクセルＳＰｂで発光する光のグレー（Gray）によって異なることができる。

図１８は本発明の実施形態に従う表示装置１００の色相別データ制御のためのゲイン（Gain）及びオフセット（Offset）制御を説明するための図であり、図１９は本発明の実施形態に従う表示装置１００の色相別データ制御のためのルックアップテーブル（ＬＵＴ）を示した図である。

但し、図１８のガンマカーブは任意の色相に対するガンマカーブを例示的に示したものである。

本発明の実施形態に従う表示装置１００は、フェークデータ挿入（ＦＤＩ）駆動の直前の第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ）を変更することに参照される色相別ルックアップテーブル（ＬＵＴ）を含むことができる。

コントローラ１４０は色相別ルックアップテーブル（ＬＵＴ）を参照して、第２駆動期間（ＤＰ２）の間に第２サブピクセルＳＰｂに供給する映像データを変更することができる。

色相別ルックアップテーブル（ＬＵＴ）は、グレー（Gray）の変化によって変化されるゲイン（Gain）及びオフセット（Offset）に対する情報を含むことができる。

これとは異なり、色相別ルックアップテーブル（ＬＵＴ）は、２つ以上のグレー範囲に各々対応するゲイン（Gain）及びオフセット（Offset）に対する情報を含むことができる。

図１８及び図１９の例示を参照して説明する。

図１８及び図１９を参照すると、各色相別ルックアップテーブル（ＬＵＴ）は、全体グレー範囲が分かれた５個のグレー範囲（Range１〜Range５）の各々に対応するゲイン及びオフセットに対する情報を含むことができる。

赤色（Ｒ）に該当するルックアップテーブル（ＬＵＴ）は、Range１に対応するゲイン（ＧＲ１）及びオフセット（ＯＲ１）と、Range２に対応するゲイン（ＧＲ２）及びオフセット（ＯＲ２）と、Range３に対応するゲイン（ＧＲ３）及びオフセット（ＯＲ３）と、Range４に対応するゲイン（ＧＲ４）及びオフセット（ＯＲ４）と、Range５に対応するゲイン（ＧＲ５）及びオフセット（ＯＲ５）を含むことができる。

ここで、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＲ１〜ＧＲ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＲ１〜ＧＲ５）は全て異なるか、または少なくとも１つが残りと異なることもできる。５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＲ１〜ＯＲ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＲ１〜ＯＲ５）は全て異なるか、または少なくとも１つが残りと異なることもできる。

緑色（Ｇ）に該当するルックアップテーブル（ＬＵＴ）は、Range１に対応するゲイン（ＧＧ１）及びオフセット（ＯＧ１）と、Range２に対応するゲイン（ＧＧ２）及びオフセット（ＯＧ２）と、Range３に対応するゲイン（ＧＧ３）及びオフセット（ＯＧ３）と、Range４に対応するゲイン（ＧＧ４）及びオフセット（ＯＧ４）と、Range５に対応するゲイン（ＧＧ５）及びオフセット（ＯＧ５）を含むことができる。

ここで、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＧ１〜ＧＧ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＧ１〜ＧＧ５）は全て異なるか、または少なくとも１つが残りと異なることもできる。５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＧ１〜ＯＧ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＧ１〜ＯＧ５）は全て異なるか、または少なくとも１つが残りと異なることができる。

青色（Ｂ）に該当するルックアップテーブル（ＬＵＴ）は、Range１に対応するゲイン（ＧＢ１）及びオフセット（ＯＢ１）と、Range２に対応するゲイン（ＧＢ２）及びオフセット（ＯＢ２）と、Range３に対応するゲイン（ＧＢ３）及びオフセット（ＯＢ３）と、Range４に対応するゲイン（ＧＢ４）及びオフセット（ＯＢ４）と、Range５に対応するゲイン（ＧＢ５）及びオフセット（ＯＢ５）を含むことができる。

ここで、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＢ１〜ＧＢ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＢ１〜ＧＢ５）は全て異なるか、または少なくとも１つが残りと異なることができる。５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＢ１〜ＯＢ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＢ１〜ＯＢ５）は全て異なるか、または少なくとも１つが残りと異なることができる。

白色（Ｗ）に該当するルックアップテーブル（ＬＵＴ）は、Range１に対応するゲイン（ＧＷ１）及びオフセット（ＯＷ１）と、Range２に対応するゲイン（ＧＷ２）及びオフセット（ＯＷ２）と、Range３に対応するゲイン（ＧＷ３）及びオフセット（ＯＷ３）と、Range４に対応するゲイン（ＧＷ４）及びオフセット（ＯＷ４）と、Range５に対応するゲイン（ＧＷ５）及びオフセット（ＯＷ５）を含むことができる。

ここで、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＷ１〜ＧＷ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するゲイン（ＧＷ１〜ＧＷ５）は全て異なるか、または少なくとも１つが残りと異なることもできる。５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＷ１〜ＯＷ５）は互いに同一でありうる。これとは異なり、５個のグレー範囲（Range１〜Range５）に対応するオフセット（ＯＷ１〜ＯＷ５）は全て異なるか、または少なくとも１つが残りと異なることもできる。

一方、５個のグレー範囲（Range１〜Range５）の各々の範囲サイズが全て同一であることもあり、５個のグレー範囲（Range１〜Range５）のうちの少なくとも１つは残りと範囲サイズが異なることができる。

図１８の例示によれば、５個のグレー範囲（Range１〜Range５）のうち、Range１及びRange５は範囲サイズが相対的に最も大きいことがあり、Range３は範囲サイズが相対的に最も小さいことがある。

例えば、このような範囲サイズの大小関係は、グレー変化に従う電流変化程度によって変わることができる。Range１及びRange５はグレー変化に従う電流変化程度が最も小さいので、範囲サイズが相対的に最も大きいことがあり、Range３はグレー変化に従う電流変化程度が最も大きいので、範囲サイズが相対的に最も小さいことがある。

コントローラ１４０は、前述したことと設定された色相別ルックアップテーブル（ＬＵＴ）を参照して、第２駆動期間（ＤＰ２）の間に第２サブピクセルＳＰｂに供給する映像データを変更することができる。これによって、データ駆動回路１２０から出力される映像データ電圧が図１８に図示したように低く変更できる（Ｖｄａｔａ→Ｖｄａｔａ＿ＣＴＲ）。

例えば、変更前の映像データがＤＡＴＡといい、本発明の実施形態に従うデータ制御を通じて変更された映像データがＤＡＴＡ＿ＣＴＲという時、コントローラ１４０は変更前映像データＤＡＴＡに該当する色相のルックアップテーブル（ＬＵＴ）を参照して、該当グレー範囲に対応するゲイン（Gain）及びオフセット（Offset）を選択し、映像データＤＡＴＡを変更して、制御された映像データＤＡＴＡ＿ＣＴＲを生成する。選択されたゲイン及びオフセットがＧＲ１及びＯＲ１と仮定すれば、制御された映像データＤＡＴＡ＿ＣＴＲは、次の通りである。
ＤＡＴＡ＿ＣＴＲ＝ＧＲ１＊ＤＡＴＡ＋ＯＲ１

データ駆動回路１２０から出力するアナログ電圧形態に、また表現して見ると、変更前の映像データ電圧がＶｄａｔａといい、本発明の実施形態に従うデータ制御を通じて変更された映像データ電圧がＶｄａｔａ＿ＣＴＲという時、Ｖｄａｔａ＿ＣＴＲは次の通り示される。該当ゲイン（ＧＲ１）と対応するアナログ値のゲインがｇｒ１であり、該当オフセット（ＯＲ１）と対応するアナログ値のオフセットがｏｒ１という。
Ｖｄａｔａ＿ＣＴＲ＝ｇｒ１＊Ｖｄａｔａ＋ｏｒ１

４種類の色相（Ｒ、Ｇ、Ｂ、Ｗ）に該当するルックアップテーブル（ＬＵＴ）は別途に構成されることもでき、１つで構成されることもできる。

また、本明細書では、４の色相（Ｒ、Ｇ、Ｂ、Ｗ）に該当するルックアップテーブル（ＬＵＴ）で例示したが、サブピクセルＳＰの発光色相が３種類の色相（Ｒ、Ｇ、Ｂ）である場合、３種類の色相（Ｒ、Ｇ、Ｂ）に該当するルックアップテーブル（ＬＵＴ）でありうる。

以上に前述した駆動方法を簡略に説明する。

図２０は、本発明の実施形態に従う表示装置１００の駆動方法に対するフローチャートである。

図２０を参照すると、本発明の実施形態に従う表示装置１００の駆動方法は、第１サブピクセルＳＰａに第１駆動期間（ＤＰ１）の間ターン−オンレベルのスキャン信号を供給するステップ（Ｓ２０１０）と、第１駆動期間（ＤＰ１）が始まった以後、第１駆動期間（ＤＰ１）が終了する前に始まった第２駆動期間（ＤＰ２）の間、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号を供給するステップ（Ｓ２０２０）と、第２駆動期間（ＤＰ２）が終了した以後、第３駆動期間（ＤＰ３）の間、第３サブピクセルＳＰｃにターン−オンレベルのスキャン信号を供給するステップ（Ｓ２０４０）などを含むことができる。

図２０を参照すると、本発明の実施形態に従う表示装置１００の駆動方法は、ステップＳ２０２０及びステップＳ２０４０の間に、第１データラインＤＬ１に映像データ電圧（Ｖｄａｔａ）と異なるフェークデータ電圧（Ｖｆａｋｅ）を供給するステップ（Ｓ２０３０）をさらに含むことができる。

第１駆動期間（ＤＰ１）と第２駆動期間（ＤＰ２）は重畳し、第２駆動期間（ＤＰ２）と第３駆動期間（ＤＰ３）は未重畳できる。

第２駆動期間（ＤＰ２）は、第１駆動期間（ＤＰ１）と重畳する重畳期間（ＯＰ）と、第１駆動期間（ＤＰ１）と未重畳する未重畳期間（ＮＯＰ）を含むことができる。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間、第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ＿ＣＴＲ）は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ）より低いことがある。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１の電圧（Ｖｄａｔａ＿ＣＴＲ）は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１の電圧（Ｖｄａｔａ）より低いことがある。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第２ノードＮ２の電圧は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第２ノードＮ２の電圧より低いことがある。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間の電圧差は、第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに含まれた駆動トランジスタＴｄの第１ノードＮ１と第２ノードＮ２の間の電圧差は対応できる。

図２１は、本発明の実施形態に従うデータ駆動回路１２０に対するブロック図である。

図２１を参照すると、本発明の実施形態に従うデータ駆動回路１２０は、コントローラ１４０から受信された映像データを格納するラッチ回路２１１０と、映像データをアナログ形態のデータ電圧に変換するデジタルアナログコンバータ（ＤＡＣ）２１２０と、データ電圧を多数のデータラインＤＬに出力する出力バッファ２１３０などを含むことができる。

出力バッファ２１３０は、表示パネルに配列された第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃに第１データラインＤＬ１を通じて映像データ電圧（Ｖｄａｔａ）を順次に供給することができる。

２Ｈオーバーラップ駆動によって、第１サブピクセルＳＰａにターン−オンレベルのスキャン信号が供給される第１駆動期間（ＤＰ１）と、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）は重畳できる。

フェークデータ挿入（ＦＤＩ）駆動によって、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）と第３サブピクセルＳＰｃにターン−オンレベルのスキャン信号が供給される第３駆動期間（ＤＰ３）は未重畳できる。

フェークデータ挿入（ＦＤＩ）駆動によって、出力バッファ２１３０は、第２駆動期間（ＤＰ２）と第３駆動期間（ＤＰ３）の間の期間に該当する映像データ電圧（Ｖｄａｔａ）と異なるフェークデータ挿入期間（ＦＤＩＰ）の間、第１データラインＤＬ１にフェークデータ電圧（Ｖｆａｋｅ）を出力することができる。

本発明の実施形態に従うデータ制御によって、第２駆動期間（ＤＰ２）は、第１駆動期間（ＤＰ１）と重畳する重畳期間（ＯＰ）と、第１駆動期間（ＤＰ１）と未重畳する未重畳期間（ＮＯＰ）を含むことができる。第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ＿ＣＴＲ）は第２駆動期間（ＤＰ２）内の重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに供給される映像データ電圧（Ｖｄａｔａ）より低いことがある。

図２２は、本発明の実施形態に従うコントローラ１４０に対するブロック図である。

図２２を参照すると、本発明の実施形態に従うコントローラ１４０は、データ駆動回路１２０及びゲート駆動回路１３０を制御する駆動制御器２２１０と、映像データをデータ駆動回路１２０に出力するデータ出力機２２２０を含むことができる。

データ出力機２２２０は、表示パネルに配列された第１サブピクセルＳＰａ、第２サブピクセルＳＰｂ、及び第３サブピクセルＳＰｃに順次に供給される映像データをデータ駆動回路１２０に出力することができる。

駆動制御器２２１０は、第１サブピクセルＳＰａにターン−オンレベルのスキャン信号が供給される第１駆動期間（ＤＰ１）と、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）は重畳するように制御することができる。

駆動制御器２２１０は、第２サブピクセルＳＰｂにターン−オンレベルのスキャン信号が供給される第２駆動期間（ＤＰ２）と第３サブピクセルＳＰｃにターン−オンレベルのスキャン信号が供給される第３駆動期間（ＤＰ３）は未重畳するように制御することができる。

データ出力機２２２０は、第２駆動期間（ＤＰ２）と第３駆動期間（ＤＰ３）の間の期間に該当するフェークデータ挿入期間（ＦＤＩＰ）の間、第１データラインＤＬ１に供給される映像データと異なるフェークデータ（Ｖｆａｋｅのデジタル値に対応）をデータ駆動回路１２０に出力することができる。

第２駆動期間（ＤＰ２）は、第１駆動期間（ＤＰ１）と重畳する重畳期間（ＯＰ）と、第１駆動期間（ＤＰ１）と未重畳する未重畳期間（ＮＯＰ）を含むことができる。

第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに供給されるために出力される映像データ（Ｖｄａｔａ＿ＣＴＲのデジタル値に対応）は、重畳期間（ＯＰ）の間第２サブピクセルＳＰｂに供給されるために出力される映像データ（Ｖｄａｔａのデジタル値に対応）より低いアナログ電圧に該当することができる。

図２２を参照すると、本発明の実施形態に従うコントローラ１４０は、第２駆動期間（ＤＰ２）内の未重畳期間（ＮＯＰ）の間第２サブピクセルＳＰｂに供給されるために出力される映像データを変更するための色相別ルックアップテーブル（ＬＵＴ）を含むことができる。ここで、色相別ルックアップテーブル（ＬＵＴ）はレジスタまたはメモリなどに格納できる。

色相別ルックアップテーブル（ＬＵＴ）は、グレーの変化によって変化されるゲイン及びオフセットに対する情報を含むか、または２つ以上のグレー範囲に各々対応するゲイン及びオフセットに対する情報を含むことができる。

以上で説明した本発明の実施形態によれば、各サブピクセルをオーバーラップさせて駆動するオーバーラップ駆動を通じて充電率を改善させて画像品質を改善することができる。

本発明の実施形態によれば、複数のライン毎に実際の映像と異なるフェーク映像を挿入するフェークデータ挿入駆動技法を通じて、映像が区分されず、引き摺る現象やライン位置別発光期間差により輝度偏差を減らすか、または防止して、画像品質を改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用して画像品質をより改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらされる明るい線７００がフェークデータ挿入直前毎に周期的に見える現象を防止して、画像品質をより改善することができる。

本発明の実施形態によれば、オーバーラップ駆動及びフェークデータ挿入駆動を混合使用する時にもたらされる明るい線７００がフェークデータ挿入直前毎に周期的に見える現象を防止して、画像品質をより改善することができる。

以上の説明及び添付の図面は本発明の技術思想を例示的に示すことに過ぎないものであって、本発明が属する技術分野で通常の知識を有する者であれば本発明の本質的な特性から逸脱しない範囲で構成の結合、分離、置換、及び変更などの多様な修正及び変形が可能である。したがって、本発明に開示された実施形態は本発明の技術思想を限定するためのものでなく、説明するためのものであり、このような実施形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は請求範囲によって解釈されなければならず、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものと解釈されるべきである。

１００ 表示装置
１１０ 表示パネル
１２０ データ駆動回路
１３０ ゲート駆動回路
１４０ コントローラ

Claims (16)

1. 多数のデータライン及び多数のゲートラインが配置され、前記多数のデータライン及び前記ゲートラインにより定義される多数のサブピクセルが配列された表示パネルを含み、
   前記多数のサブピクセルに含まれた第１サブピクセル、第２サブピクセル、及び第３サブピクセルは第１データラインを通じて映像データ電圧の供給を順次に受けて、
   前記第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳し、
   前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される前記第２駆動期間と前記第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は重畳せず、
   前記第２駆動期間と前記第３駆動期間の間の期間に該当するフェークデータ挿入期間の間、前記第１データラインに前記映像データ電圧と異なるフェークデータ電圧が供給され、
   前記第１駆動期間から前記第３駆動期間までに実行される各駆動工程が１フレーム期間中に複数回繰り返し実行され、
   前記第２駆動期間は、前記第１駆動期間と重畳する重畳期間と、前記第１駆動期間及び前記第３駆動期間と重畳しない非重畳期間を含み、前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに供給される映像データ電圧の絶対値は前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに供給される映像データ電圧の絶対値より小さく、
   前記第１データラインに供給された前記フェークデータ電圧はブラックデータ電圧に対応する、
   表示装置。
2. 前記第１サブピクセル、前記第２サブピクセル、及び前記第３サブピクセルの各々は、
   第１電極と第２電極を有する有機発光ダイオードと、
   前記有機発光ダイオードを駆動するための駆動トランジスタと、
   前記駆動トランジスタの第１ノードと前記第１データラインの間に電気的に連結された第１トランジスタと、
   前記駆動トランジスタの第２ノードと第１基準電圧ラインの間に電気的に連結された第２トランジスタと、
   前記駆動トランジスタの第１ノードと第２ノードの間に電気的に連結されたストレージキャパシタを含み、
   前記第１駆動期間は、前記第１サブピクセルに含まれる前記第１トランジスタのゲートノードに印加される第１スキャン信号のターン−オンレベル期間であり、
   前記第２駆動期間は、前記第２サブピクセルに含まれる前記第１トランジスタのゲートノードに印加される第１スキャン信号のターン−オンレベル期間であり、
   前記第３駆動期間は、前記第３サブピクセルに含まれる前記第１トランジスタのゲートノードに印加される第１スキャン信号のターン−オンレベル期間である、請求項１に記載の表示装置。
3. 前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、
   前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より低い、請求項１に記載の表示装置。
4. 前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より制御値だけ低くなり、
   前記制御値は、
   前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧と、前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧の差と対応する、請求項３に記載の表示装置。
5. 前記第２駆動期間内の前記重畳期間と前記非重畳期間は互いに時間的な長さが対応する、請求項１に記載の表示装置。
6. 前記第２駆動期間内の前記重畳期間は、前記第１駆動期間の後部分と重畳し、プリチャージ駆動が進行され、
   前記第２駆動期間内の前記非重畳期間は、前記第３駆動期間の前部分と重畳せず、前記映像データ電圧の供給が進行され、
   前記第１駆動期間の後部分は前記映像データ電圧の供給が進行され、
   前記第３駆動期間の前部分はプリチャージ駆動が進行される、請求項１に記載の表示装置。
7. 前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに供給される映像データ電圧は前記第２サブピクセルで発光する光の色相によって異なる、請求項１に記載の表示装置。
8. 前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに供給される映像データ電圧は、前記第２サブピクセルで発光する光の階調によって異なる、請求項１に記載の表示装置。
9. 前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに供給される映像データ電圧を変更するために参照される色相別ルックアップテーブルを含み、
   前記色相別ルックアップテーブルは、
   赤色、緑色及び青色のそれぞれ若しくはすべてに対応する階調、又は赤色、緑色、青色及び白色のそれぞれに対応する階調に依存して変化するゲイン及びオフセットに対する情報を含むか、または
   赤色、緑色及び青色のそれぞれ若しくはすべてに対応する２つ以上の階調の範囲、又は赤色、緑色、青色及び白色のそれぞれに対応する２つ以上の階調の範囲に各々対応するゲイン及びオフセットに対する情報を含む、請求項１に記載の表示装置。
10. 多数のデータライン及び多数のゲートラインが配置され、前記多数のデータライン及び前記ゲートラインにより定義される多数のサブピクセルが配列され、前記多数のサブピクセルは第１データラインを通じて映像データ電圧が順次に供給される第１サブピクセル、第２サブピクセル、及び第３サブピクセルを含む表示装置の駆動方法において、
    前記第１サブピクセルに第１駆動期間の間ターン−オンレベルのスキャン信号を供給する第１ステップと、
    前記第１駆動期間が始まった以後、前記第１駆動期間が終了する前に始まった第２駆動期間の間、前記第２サブピクセルにターン−オンレベルのスキャン信号を供給する第２ステップと、
    前記第２駆動期間が終了した以後、第３駆動期間の間、前記第３サブピクセルにターン−オンレベルのスキャン信号を供給する第３ステップと
    を含み、
    前記第２ステップ及び前記第３ステップの間に、前記第１データラインに前記映像データ電圧と異なるフェークデータ電圧を供給するステップをさらに含み、
    前記第１駆動期間から前記第３駆動期間までに実行される各ステップが１フレーム期間中に複数回繰り返し実行され、
    前記第１駆動期間と前記第２駆動期間は重畳し、前記第２駆動期間と前記第３駆動期間は重畳せず、
    前記第２駆動期間は、前記第１駆動期間と重畳する重畳期間と、前記第１駆動期間及び前記第３駆動期間と重畳しない非重畳期間を含み、
    前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに供給される映像データ電圧の絶対値は、前記第２駆動期間内の前記重畳期間の間前記第２サブピクセルに供給される映像データ電圧の絶対値より小さく、
    前記第１データラインに供給された前記フェークデータ電圧はブラックデータ電圧に対応する、
    表示装置の駆動方法。
11. 前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、
    前記第２駆動期間内の前記重畳期間の間前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より低い、請求項１０に記載の表示装置の駆動方法。
12. 前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧は、前記第２駆動期間内の前記重畳期間の間前記第２サブピクセルに含まれた駆動トランジスタのゲートノードの電圧より制御値だけ低くなり、
    前記制御値は、
    前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧と、前記第２駆動期間内の前記非重畳期間の間前記第２サブピクセルに含まれた駆動トランジスタのソースノードまたはドレインノードの電圧の差と対応する、請求項１１に記載の表示装置の駆動方法。
13. 表示パネルに配置された多数のデータラインを駆動するデータ駆動回路において、
    映像データを格納するラッチ回路と、
    前記映像データをアナログ形態のデータ電圧に変換するデジタルアナログコンバータと、
    前記データ電圧を出力する出力バッファと
    を含み、
    前記出力バッファは、
    前記表示パネルに配列された第１サブピクセル、第２サブピクセル、及び第３サブピクセルに第１データラインを通じて映像データ電圧を順次に供給し、
    前記第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳し、
    前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される前記第２駆動期間と前記第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は重畳せず、
    前記出力バッファは、
    前記第２駆動期間と前記第３駆動期間の間の期間に該当する前記映像データ電圧と異なるフェークデータ挿入期間の間、前記第１データラインにフェークデータ電圧を出力し、
    前記第１駆動期間から前記第３駆動期間までに実行される各駆動工程が１フレーム期間中に複数回繰り返し実行され、
    前記第２駆動期間は、前記第１駆動期間と重畳する重畳期間と、前記第１駆動期間及び前記第３駆動期間と重畳しない非重畳期間を含み、
    前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに供給される映像データ電圧の絶対値は前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに供給される映像データ電圧の絶対値より小さく、
    前記第１データラインに供給された前記フェークデータ電圧はブラックデータ電圧に対応する、
    データ駆動回路。
14. 前記第２駆動期間内の前記重畳期間は、前記第１駆動期間の後部分と重畳し、プリチャージ駆動が進行され、
    前記第２駆動期間内の前記非重畳期間は、前記第３駆動期間の前部分と重畳せず、前記映像データ電圧の供給が進行され、
    前記第１駆動期間の後部分は前記映像データ電圧の供給が進行され、
    前記第３駆動期間の前部分はプリチャージ駆動が進行される、請求項１３に記載のデータ駆動回路。
15. データ駆動回路及びゲート駆動回路を制御する駆動制御器と、
    映像データを前記データ駆動回路に出力するデータ出力機と
    を含み、
    前記データ出力機は、
    表示パネルに配列された第１サブピクセル、第２サブピクセル、及び第３サブピクセルに順次に供給される映像データを前記データ駆動回路に出力し、
    前記駆動制御器は、
    前記第１サブピクセルにターン−オンレベルのスキャン信号が供給される第１駆動期間と、前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される第２駆動期間は重畳するように制御し、
    前記第２サブピクセルにターン−オンレベルのスキャン信号が供給される前記第２駆動期間と前記第３サブピクセルにターン−オンレベルのスキャン信号が供給される第３駆動期間は重畳しないように制御し、
    前記データ出力機は、
    前記第２駆動期間と前記第３駆動期間の間の期間に該当するフェークデータ挿入期間の間、第１データラインに供給される前記映像データと異なるフェークデータを前記データ駆動回路に出力し、
    前記第１駆動期間から前記第３駆動期間までに実行される各駆動工程が１フレーム期間中に複数回繰り返し実行され、
    前記第２駆動期間は、前記第１駆動期間と重畳する重畳期間と、前記第１駆動期間及び前記第３駆動期間と重畳しない非重畳期間を含み、
    前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに供給されるために出力される映像データに該当するアナログ電圧の絶対値は、前記第２駆動期間内の前記重畳期間の間、前記第２サブピクセルに供給されるために出力される映像データに該当するアナログ電圧の絶対値よりも小さく、
    前記第１データラインに供給された前記フェークデータはブラックデータ電圧に対応する、
    コントローラ。
16. 前記第２駆動期間内の前記非重畳期間の間、前記第２サブピクセルに供給されるために出力される映像データを変更するための色相別ルックアップテーブルを含み、
    前記色相別ルックアップテーブルは、
    赤色、緑色及び青色のそれぞれ若しくはすべてに対応する階調、又は赤色、緑色、青色及び白色のそれぞれに対応する階調に依存して変化するゲイン及びオフセットに対する情報を含むか、または、
    赤色、緑色及び青色のそれぞれ若しくはすべてに対応する２つ以上の階調の範囲、又は赤色、緑色、青色及び白色のそれぞれに対応する２つ以上の階調の範囲に各々対応するゲイン及びオフセットに対する情報を含む、請求項１５に記載のコントローラ。

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