KR20220061345A - 표시 장치 - Google Patents

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고준철
양진욱
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 수평 라인들에 배열된 화소들; 각 수평 라인의 화소들에 연결된 제1, 제2 및 제3 게이트선들; 및 상기 화소들에 연결된 데이터선들을 포함한다. 상기 화소들 각각은, 제1 및 제2 전원들의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 따라 상기 발광 소자를 구동하는 제1 트랜지스터; 상기 제1 노드와 해당 데이터선의 사이에 연결되며, 상기 제1 게이트선의 전압에 따라 구동되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 발광 소자 사이의 제2 노드와 상기 제1 노드의 사이에 연결되는 커패시터; 상기 제2 노드와 초기화 전원선의 사이에 연결되며, 상기 제2 게이트선의 전압에 따라 구동되는 제3 트랜지스터; 및 상기 제1 노드와 상기 제2 노드의 사이에 연결되며, 상기 제3 게이트선의 전압에 따라 구동되는 제4 트랜지스터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 잔상을 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 수평 라인들에 배열된 화소들; 각 수평 라인의 화소들에 연결된 제1 게이트선, 제2 게이트선 및 제3 게이트선; 및 상기 화소들에 연결된 데이터선들을 포함한다. 상기 화소들 각각은, 제1 전원과 제2 전원의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 따라 상기 발광 소자를 구동하는 제1 트랜지스터; 상기 제1 노드와 해당 데이터선의 사이에 연결되며, 상기 제1 게이트선의 전압에 따라 구동되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 발광 소자 사이의 제2 노드와 상기 제1 노드의 사이에 연결되는 커패시터; 상기 제2 노드와 초기화 전원선의 사이에 연결되며, 상기 제2 게이트선의 전압에 따라 구동되는 제3 트랜지스터; 및 상기 제1 노드와 상기 제2 노드의 사이에 연결되며, 상기 제3 게이트선의 전압에 따라 구동되는 제4 트랜지스터를 포함한다.
일 실시예에서, 상기 제4 트랜지스터는, 상기 커패시터의 제1 전극과 제2 전극의 사이에 직접적으로 연결되며, 상기 제3 게이트선으로 제3 게이트 신호가 공급되는 기간 동안 상기 커패시터의 제1 전극과 제2 전극을 연결할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 게이트선, 상기 제2 게이트선 및 상기 제3 게이트선으로 각각 제1 게이트 신호, 제2 게이트 신호 및 제3 게이트 신호를 공급하기 위한 게이트 구동부를 더 포함할 수 있다. 상기 게이트 구동부는, 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 동시에 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 하나의 수평 라인 단위로 상기 수평 라인들의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 순차적으로 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 상기 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급한 이후 소정의 시간이 경과한 시점에서 상기 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 적어도 하나의 수평 라인 단위로 상기 수평 라인들의 제3 게이트선들로 상기 제3 게이트 신호를 순차적으로 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 각 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급하기 위한 제1 게이트 구동부; 및 상기 각 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하기 위한 제2 게이트 구동부를 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 더 포함할 수 있다. 상기 데이터 구동부는, 상기 수평 기간들마다 상기 데이터선들로 해당 수평 라인의 화소들에 대응하는 데이터 신호들을 공급할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 수평 라인들에 배열된 화소들; 각 수평 라인의 화소들에 연결된 제1 게이트선, 제2 게이트선 및 제3 게이트선; 및 상기 화소들에 연결된 데이터선들을 포함한다. 상기 화소들 각각은, 제1 전원과 제2 전원의 사이에 연결된 발광 소자; 상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 따라 상기 발광 소자를 구동하는 제1 트랜지스터; 상기 제1 노드와 해당 데이터선의 사이에 연결되며, 상기 제1 게이트선의 전압에 따라 구동되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 발광 소자 사이의 제2 노드와 상기 제1 노드의 사이에 연결되는 커패시터; 상기 제2 노드와 초기화 전원선의 사이에 연결되며, 상기 제2 게이트선의 전압에 따라 구동되는 제3 트랜지스터; 및 상기 초기화 전원선과 분리된 바이어스 전원선과 상기 제1 노드의 사이에 연결되며, 상기 제3 게이트선의 전압에 따라 구동되는 제4 트랜지스터를 포함한다.
일 실시예에서, 상기 제4 트랜지스터는, 상기 제1 노드와 상기 바이어스 전원선의 사이에 직접적으로 연결되며, 상기 제3 게이트선으로 제3 게이트 신호가 공급되는 기간 동안 상기 제1 노드로 바이어스 전원의 전압을 전달할 수 있다.
일 실시예에서, 상기 바이어스 전원의 전압은, 상기 제1 트랜지스터의 오프 전압 또는 소정의 기준 계조 이하의 저계조 전압으로 설정될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 게이트선, 상기 제2 게이트선 및 상기 제3 게이트선으로 각각 제1 게이트 신호, 제2 게이트 신호 및 제3 게이트 신호를 공급하기 위한 게이트 구동부를 더 포함할 수 있다. 상기 게이트 구동부는, 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 동시에 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 하나의 수평 라인 단위로 상기 수평 라인들의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 순차적으로 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 상기 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급한 이후 소정의 시간이 경과한 시점에서 상기 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 한 프레임 기간 동안, 적어도 하나의 수평 라인 단위로 상기 수평 라인들의 제3 게이트선들로 상기 제3 게이트 신호를 순차적으로 공급할 수 있다.
일 실시예에서, 상기 게이트 구동부는, 상기 각 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급하기 위한 제1 게이트 구동부; 및 상기 각 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하기 위한 제2 게이트 구동부를 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 더 포함할 수 있다. 상기 데이터 구동부는, 상기 수평 기간들마다 상기 데이터선들로 해당 수평 라인의 화소들에 대응하는 데이터 신호들을 공급할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 각각의 수평 라인에 위치한 화소들의 데이터 입력 기간과 무관하게 상기 화소들을 원하는 시점에 오프시키거나 저계조로 구동할 수 있다. 이에 따라, 데이터 입력 기간을 충분히 확보하면서도 잔상(일 예로, 모션 블러)을 방지하여 표시 장치의 화질을 개선할 수 있다.
또한, 본 발명의 실시예들에 따르면, 수평 라인 단위로 화소들을 순차적으로 오프시키거나 또는 저계조로 구동하는 방식으로 비발광 기간을 순차적으로 삽입할 수 있다. 이에 따라, 표시 패널의 로드를 분산하고 순간 전류 증가를 방지 또는 최소화함으로써, 표시 패널의 전압 강하 및 소비전력 증가를 방지 또는 최소화할 수 있다.
추가적으로, 각 수평 라인의 비발광 기간(또는 저계조 구동 기간) 동안 해당 수평 라인의 화소들에 별도의 바이어스 전압을 공급하는 실시예에 따르면, 상기 바이어스 전압을 원하는 레벨로 용이하게 제어할 수 있다. 이에 따라, 구동 트랜지스터의 특성 변화를 효과적으로 보상하고, 발광 소자에 축적된 전하를 용이하게 방전시켜 저계조 표현력을 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 구동 기간을 나타낸다.
도 4는 본 발명의 일 실시예에 의한 표시 장치의 표시 기간을 나타낸다.
도 5는 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 6은 본 발명의 일 실시예에 의한 화소의 구동 타이밍을 나타낸다.
도 7 내지 도 9는 도 5 및 도 6의 실시예에 의한 화소의 구동 방법을 순차적으로 나타낸다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 11은 도 10의 실시예에 의한 화소의 구동 방법을 나타낸다.
도 12는 본 발명의 일 실시예에 의한 바이어스 전압 및 이에 따른 제1 트랜지스터의 구동 전압을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1 및 도 2는 각각 본 발명의 일 실시예에 의한 표시 장치(100)를 나타낸다. 도 1과 비교하여, 도 2는 게이트 구동부(120)에 대한 다른 실시예를 개시한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)는, 화소들(PX)이 배열된 표시 영역(110)(또는, 상기 표시 영역(110)을 포함한 표시 패널)과, 화소들(PX)을 구동하기 위한 게이트 구동부(120), 데이터 구동부(130) 및 제어부(140)를 포함한다.
표시 영역(110)은, 복수의 수평 라인들(HL[1]~HL[n]; n은 2 이상의 자연수)에 배열된 화소들(PX)을 포함한다. 또한, 표시 영역(110)은 각각의 수평 라인마다 형성된 제1 게이트선들(GL1[1]~GL1[n]), 제2 게이트선들(GL2[1]~GL2[n]) 및 제3 게이트선들(GL3[1]~GL3[n])과, 각각의 수직 라인마다 형성된 데이터선들(DL[1]~DL[m]; m은 2 이상의 자연수)을 포함한다. 예를 들어, j(j는 자연수)번째 수평 라인에는 j번째 제1 게이트선(GL1[j]), j번째 제2 게이트선(GL2[j]) 및 j번째 제3 게이트선(GL3[j])이 제공되고, k(k는 자연수)번째 수직 라인에는 k번째 데이터선(DL[k])이 제공될 수 있다.
편의상, 이하의 실시예들을 설명함에 있어서, 적어도 하나의 제1 게이트선을 임의로 또는 포괄적으로 지칭할 때 "제1 게이트선(들)(GL1)"이라 하고, 적어도 하나의 제2 게이트선을 임의로 또는 포괄적으로 지칭할 때 "제2 게이트선(들)(GL2)"이라 하며, 적어도 하나의 제3 게이트선을 임의로 또는 포괄적으로 지칭할 때 "제3 게이트선(들)(GL3)"이라 하기로 한다. 유사하게, 적어도 하나의 데이터선을 임의로 또는 포괄적으로 지칭할 때 "데이터선(들)(DL)"이라 하기로 한다. 또한, 적어도 하나의 수평 라인을 임의로 지칭할 때, "수평 라인(들)(HL)"이라 하기로 한다.
화소들(PX)은 각각의 수평 라인(HL)에 제공된 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3) 및 각각의 수직 라인에 제공된 데이터선(DL)에 연결될 수 있다. 예를 들어, j번째 수평 라인(HL[j]) 및 k번째 수직 라인에 배치된 화소(PX)는 j번째 제1, 제2 및 제3 게이트선들(GL1[j], GL2[j], GL3[j]) 및 k번째 데이터선(DL[k])에 연결될 수 있다. 본 발명의 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
화소들(PX)은 각각 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)로부터 제1, 제2 및 제3 게이트 신호들을 공급받는다. 제1, 제2 및 제3 게이트 신호들은 화소들(PX)의 동작 타이밍을 제어하기 위한 제어 신호들일 수 있으며, 각 수평 라인(HL)의 화소들(PX)로 데이터 신호들이 공급되는 타이밍을 제어하기 위한 주사 신호를 포함할 수 있다.
예를 들어, 제1 게이트 신호는 각 수평 라인의 화소들(PX)로 데이터 신호들을 공급하기 위하여 수평 라인 단위로 화소들(PX)을 선택하는(일 예로, 순차적으로 선택하는) 주사 신호일 수 있다. 이 경우, 제1 게이트선(GL1)은 각 수평 라인의 주사선일 수 있다.
제2 게이트 신호는 화소들(PX)이 구동되는 표시 기간 동안, 각 수평 라인의 화소들(PX)로 초기화 전원의 전압을 공급하기 위한 초기화 제어 신호일 수 있다. 또한, 일 실시예에서, 제2 게이트 신호는 화소들(PX)의 특성 정보를 추출하기 위한 소정의 센싱 기간 동안, 각 수평 라인의 화소들(PX)을 센싱부와 연결하기 위한 센싱 제어 신호로도 이용될 수 있다.
제3 게이트 신호는 화소들(PX)이 구동되는 표시 기간 동안, 각 수평 라인의 화소들(PX)을 일정 기간 동안 비발광시키거나 소정의 기준 계조 이하의 저계조로 구동하기 위한 비발광 제어 신호일 수 있다.
화소들(PX)은 각각의 데이터선(DL)으로부터 각 프레임의 데이터 신호들을 공급받는다. 화소들(PX)에 의해 표시 장치(100)가 영상을 표시하는 표시 기간 동안, 각 프레임의 데이터 신호들에 의해 각각의 프레임 기간 동안 화소들(PX)의 발광 휘도를 제어할 수 있다.
또한, 화소들(PX)은 적어도 하나의 구동 전원에 연결될 수 있다. 예를 들어, 화소들(PX)은 고전위 화소전원으로서의 제1 전원(VDD)과 저전위 화소전원으로서의 제2 전원(VSS)에 연결될 수 있다. 또한, 화소들(PX)은 적어도 하나의 다른 구동 전원에 더 연결될 수 있다. 예를 들어, 화소들(PX)은 초기화 전원 및 바이어스 전원 중 적어도 하나에 더 연결될 수 있다.
화소들(PX)은, 입력 데이터에 대응하는 영상을 표시하기 위한 표시 기간 동안, 각각의 프레임 기간마다 제1 및 제2 게이트선들(GL1, GL2)로부터 제1 및 제2 게이트 신호들을 공급받는다. 또한, 화소들(PX)은 제1 및 제2 게이트 신호들이 공급되는 기간 동안 데이터선들(DL)로부터 각 프레임의 입력 데이터에 대응하는 데이터 신호들을 공급받고, 상기 데이터 신호들에 대응하는 휘도로 발광함으로써, 각 프레임의 영상을 표시한다.
또한, 화소들(PX)은 각각의 프레임 기간마다 제3 게이트선들(GL3)로부터 제3 게이트 신호들을 공급받을 수 있다. 각 수평 라인의 화소들(PX)은 해당 수평 라인(HL)의 제3 게이트선(GL3)으로 공급되는 제3 게이트 신호에 대응하여, 비발광되거나 소정의 기준 계조 이하의 저계조로 구동될 수 있다. 예를 들어, 화소들(PX)은 제3 게이트 신호에 의해 블랙 영상 또는 소정 계조의 어두운 영상을 표시할 수 있다.
일 실시예에서, 제1 및 제2 게이트선들(GL1, GL2)은 수평 라인(HL) 단위로 순차적으로 구동될 수 있다. 그리고, 제3 게이트선들(GL3)도 수평 라인(HL) 단위로 순차적으로 구동될 수 있다. 이때, 각각의 수평 라인(HL)에 대하여, 제1 및 제2 게이트선들(GL1, GL2)이 먼저 구동된 이후, 소정의 시간이 경과한 시점에서, 제3 게이트선(GL3)이 구동될 수 있다. 여기서, 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)이 구동된다 함은, 상기 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)로 각각 제1, 제2 및 제3 게이트 신호들이 공급됨을 의미할 수 있다. 또한, 제1, 제2 및 제3 게이트 신호들 각각은 게이트-온 전압을 가지는 신호 또는 펄스를 의미할 수 있다.
예를 들어, 각각의 프레임 기간마다 화소들(PX)은 제1 및 제2 게이트 신호들에 의해 해당 프레임의 데이터 신호들을 저장하고, 상기 데이터 신호들에 대응하는 각각의 휘도로 일정 기간 동안 발광한 이후, 제3 게이트 신호에 의해 수평 라인 단위로 순차적으로 비발광 상태로 전환될 수 있다. 한편, 특정 프레임 기간에 블랙 계조(일 예로, 제1 또는 제2 영상 데이터(DATA1, DATA2)에 포함된 블랙 데이터의 계조(0 gray))에 대응하는 데이터 신호를 공급받은 화소(PX)의 경우, 상기 데이터 신호에 의해 제1 트랜지스터(M1)가 오프됨에 따라 해당 프레임 기간의 발광 기간 동안 실질적으로 비발광 상태를 유지함으로써, 블랙 계조를 표현할 수 있다.
일 실시예에서, 화소들(PX)은 각각 적어도 하나의 발광 소자를 포함한 자발광형 화소들일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소들(PX)의 종류, 구조 및/또는 구동 방식은 실시예에 따라 다양하게 변경될 수 있다. 화소들(PX)의 구조 및 구동 방법에 대한 상세한 설명은 후술하기로 한다.
게이트 구동부(120)는 제어부(140)로부터 게이트 제어신호(GCS)를 공급받고, 게이트 제어신호(GCS)에 대응하여 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)로 각각 제1, 제2 및 제3 게이트 신호들을 공급한다. 예를 들어, 게이트 구동부(120)는, 제1, 제2 및 제3 게이트 신호들의 공급 타이밍을 제어하기 위한 개시 신호들(일 예로, 제1 게이트 신호를 생성하기 위한 제1 쉬프트 레지스터로 입력되는 제1 샘플링 펄스, 제2 게이트 신호를 생성하기 위한 제2 쉬프트 레지스터로 입력되는 제2 샘플링 펄스, 및 제3 게이트 신호를 생성하기 위한 제3 쉬프트 레지스터로 입력되는 제3 샘플링 펄스) 및 클럭 신호들(일 예로, 제1, 제2 및 제3 쉬프트 레지스터들의 동작 타이밍을 제어하기 위한 클럭 신호들)을 포함한 게이트 제어신호(GCS)를 공급받고, 이에 대응하여 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)로 각각 제1, 제2 및 제3 게이트 신호들을 공급할 수 있다.
일 실시예에서, 게이트 구동부(120)는, 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인(HL)의 제1 및 제2 게이트선들(GL1, GL2)로 제1 및 제2 게이트 신호들을 동시에 공급하며, 상기 한 프레임 기간 동안 하나의 수평 라인(HL) 단위로 표시 영역(110)에 배열된 제1 및 제2 게이트선들(GL1, GL2)로 제1 및 제2 게이트 신호들을 순차적으로 공급할 수 있다.
또한, 게이트 구동부(120)는 한 프레임 기간 동안 각각의 수평 라인에 대하여 제1 및 제2 게이트선들(GL1, GL2)로 제1 및 제2 게이트 신호들이 공급된 이후에 소정의 시간이 경과한 시점에서 해당 수평 라인의 제3 게이트선(GL3)으로 제3 게이트 신호를 공급하며, 상기 한 프레임 기간 동안 하나의 수평 라인(HL)(또는 적어도 두 개의 수평 라인들(HL)을 포함한 하나의 수평 라인 그룹) 단위로 표시 영역(110)에 배열된 제3 게이트선들(GL3)로 제3 게이트 신호를 순차적으로 공급할 수 있다. 예를 들어, 각각의 수평 라인에 대하여, 각각의 프레임 기간 동안 제1 및 제2 게이트선들(GL1, GL2)로 제1 및 제2 게이트 신호들이 동시에 공급된 이후, 제3 게이트선(GL3)으로 제3 게이트 신호가 공급될 수 있다.
일 실시예에서, 게이트 구동부(120)는 제1 게이트선들(GL1)을 구동하기 위한 제1 쉬프트 레지스터, 제2 게이트선들(GL2)을 구동하기 위한 제2 쉬프트 레지스터, 및 제3 게이트선들(GL3)을 구동하기 위한 제3 쉬프트 레지스터를 포함할 수 있다. 예를 들어, 표시 장치(100)의 동작 모드에 따라 제1 및 제2 게이트선들(GL1, GL2)이 동시에 구동되거나 상이한 타이밍에 구동될 수 있는 경우, 제1 게이트선들(GL1)을 구동하기 위한 제1 쉬프트 레지스터와 제2 게이트선들(GL2)을 구동하기 위한 제2 쉬프트 레지스터는 독립적으로 구성되고, 각각의 게이트 제어 신호(GCS)에 의해 구동될 수 있다. 일 예로, 제2 게이트선들(GL2)이 화소들(PX)의 특성 정보를 센싱하기 위한 센싱 동작에 이용될 경우, 제1 및 제2 쉬프트 레지스터는 독립적으로 구성될 수 있다.
다른 실시예에서, 제1 게이트선들(GL1)을 구동하기 위한 제1 쉬프트 레지스터와 제2 게이트선들(GL2)을 구동하기 위한 제2 쉬프트 레지스터는 하나의 쉬프트 레지스터로 통합될 수도 있다. 일 예로, 표시 장치(100)의 동작 모드와 무관하게 제1 및 제2 게이트선들(GL1, GL2)을 동시 구동할 경우, 각 수평 라인의 제1 및 제2 게이트선들(GL1, GL2)은 일체 또는 비일체로 연결될 수 있고, 하나의 쉬프트 레지스터에 의해 동시 구동될 수 있다.
게이트 구동부(120)의 구성은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 게이트 구동부(120)는 단일의 구동 회로로 집적되거나, 복수의 구동 회로들로 나뉘어 구성될 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)을 구동하기 위한 제1, 제2 및 제3 쉬프트 레지스터는 단일의 게이트 구동부(120)로 집적될 수 있다.
다른 실시예에서, 도 2에 도시된 바와 같이, 게이트 구동부(120)는 제1 게이트 구동부(120A)와 제2 게이트 구동부(120B)로 나뉘어 구성되고, 제1 게이트 구동부(120A)와 제2 게이트 구동부(120B)는 각각 적어도 하나의 쉬프트 레지스터를 포함할 수 있다. 일 예로, 제1 게이트 구동부(120A)는 제1 및 제2 게이트선들(GL1, GL2)을 구동하기 위한 제1 및 제2 쉬프트 레지스터들을 포함하고, 제2 게이트 구동부(120B)는 제3 게이트선들(GL3)을 구동하기 위한 제3 쉬프트 레지스터를 포함할 수 있다. 이 경우, 제1 게이트 구동부(120A) 및 제2 게이트 구동부(120B)는, 제어부(140)로부터 각각 제1 게이트 제어신호(GCS1) 및 제2 게이트 제어 신호(GCS2)를 공급받아 구동될 수 있다.
데이터 구동부(130)는 제어부(140)로부터 데이터 제어신호(DCS) 및 제2 영상 데이터(DATA2)를 공급받고, 상기 데이터 제어신호(DCS) 및 제2 영상 데이터(DATA2)에 대응하여 데이터 신호들을 생성한다. 예를 들어, 데이터 구동부(130)는, 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호 등을 포함한 데이터 제어신호(DCS)와 더불어 제2 영상 데이터(DATA2)를 공급받고, 상기 제2 영상 데이터(DATA2)에 대응하는 데이터 신호들을 생성할 수 있다. 일 실시예에서, 데이터 신호들은 화소들(PX)에서 표시할 휘도에 대응하는 데이터 전압의 형태로 생성될 수 있으나, 이에 한정되지는 않는다.
데이터 구동부(130)는 데이터선들(DL)을 통해 화소들(PX)로 각각의 데이터 신호들을 공급할 수 있다. 예를 들어, 데이터 구동부(130)는 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인(HL)의 화소들(PX)에 대응하는 데이터 신호들을 데이터선들(DL)로 공급할 수 있다. 데이터선들(DL)로 공급된 데이터 신호들은 제1 게이트 신호에 의해 선택된 수평 라인(HL)의 화소들(PX)로 공급된다.
제어부(140)는 외부(일 예로, 호스트 프로세서)로부터 제어 신호들(CON) 및 제1 영상 데이터(DATA1)를 공급받고, 상기 제어 신호들(CON) 및 제1 영상 데이터(DATA1)에 대응하여 게이트 구동부(120) 및 데이터 구동부(130)를 구동한다.
예를 들어, 제어부(140)는 수직 동기신호, 수평 동기신호 및 메인 클럭신호 등을 포함한 제어 신호들(CON)을 공급받고, 이에 대응하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성할 수 있다. 게이트 제어신호(GCS)는 게이트 구동부(120)로 공급되고, 데이터 제어신호(DCS)는 데이터 구동부(130)로 공급될 수 있다.
또한, 제어부(140)는 외부(일 예로, 호스트 프로세서)로부터 제1 영상 데이터(DATA1)(일 예로, 입력 영상 데이터)를 공급받고, 표시 장치(100)의 사양에 맞춰 제1 영상 데이터(DATA1)를 변환 및/또는 재정렬하여 제2 영상 데이터(DATA2)를 생성한다.
제2 영상 데이터(DATA2)는 데이터 구동부(130)로 공급되어, 데이터 신호들의 생성에 이용된다. 이에 따라, 표시 영역(110)에서 제2 영상 데이터(DATA2)에 대응하는 영상이 표시될 수 있다.
일 실시예에서, 표시 장치(100)는 소정의 센싱 기간 동안 화소들(PX)의 특성 정보를 센싱하기 위한 센싱부(미도시)를 더 포함하고, 상기 센싱부를 이용하여 센싱된 화소들(PX)의 특성 편차를 보상하기 위하여 보상 값을 저장할 수 있다. 이 경우, 제어부(140)는 상기 보상 값을 적용하여 제1 영상 데이터(DATA1)를 제2 영상 데이터(DATA2)로 변환할 수 있다. 이에 따라, 화소들(PX)의 특성 편차가 보상되어 표시 영역(110)에서 균일한 화질의 영상이 표시될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(100)의 구동 기간을 나타낸다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)의 구동 기간은, 제1 및 제2 비표시 기간들(NDP1, NDP2)과 표시 기간(DP)을 포함한다. 여기서, 표시 기간(DP)은 입력 영상 데이터(일 예로, 제1 영상 데이터(DATA1))에 대응하여 화소들(PX)이 구동되는 기간으로서, 적어도 하나의 프레임 기간(DF)을 포함할 수 있다. 그리고, 제1 및 제2 비표시 기간들(NDP1, NDP2)은 표시 장치(100)의 구동 기간 중 표시 기간(DP)을 제외한 나머지 기간들을 포함할 수 있다.
제1 비표시 기간(NDP1)은 표시 장치(100)의 구동을 준비하는 기간일 수 있다. 일 예로, 제1 비표시 기간(NDP1)은 표시 장치(100)의 파워-온(Pon) 명령이 입력된 시점으로부터 수십 내지 수백 프레임 기간들을 포함한 기간일 수 있다.
제2 비표시 기간(NDP2)은 표시 장치(100)의 구동을 종료하는 기간일 수 있다. 일 예로, 제2 비표시 기간(NDP2)은 표시 장치(100)의 파워-오프(Poff) 명령이 입력된 시점으로부터 수십 내지 수백 프레임 기간들을 포함한 기간일 수 있다.
일 실시예에서, 제1 및/또는 제2 비표시 기간들(NDP1, NDP2)에서 화소들(PX)의 특성 정보를 센싱하기 위한 센싱 동작이 수행될 수도 있다. 센싱된 특성 정보는 표시 기간(DP) 동안 화소들(PX)의 특성 편차가 보상되도록 입력 영상 데이터(일 예로, 제1 영상 데이터(DATA1))를 변환하는 데에 이용될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 표시 기간(DP) 내에서 실시간으로 화소들(PX)의 특성 정보를 센싱하여 입력 영상 데이터를 변환하는 데에 활용할 수도 있다.
표시 기간(DP)은 각 프레임의 입력 영상 데이터에 대응하여 화소들(PX)이 구동되는 기간으로서, 표시 영역(110)에서 입력 영상 데이터에 대응하는 영상을 표시하는 기간일 수 있다. 표시 기간(DP)은 각 프레임의 영상을 표시하기 위한 각각의 프레임 기간(DF)("표시 프레임 기간"이라고도 함)과, 프레임 기간들(DF)의 사이에 위치한 수직 블랭크 기간(VB)을 포함할 수 있다. 일 예로, 한 프레임 기간(1F)이 종료될 때마다 수직 블랭크 기간(VB)이 시작될 수 있다. 예를 들어, 각 프레임 기간(DF)의 데이터 입력 기간이 종료된 이후, 각각의 수직 블랭크 기간(VB)이 시작될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치(100)의 표시 기간(DP)을 나타낸다. 편의상, 도 4에서는 첫 번째 수평 라인(HL[1])을 기준으로 표시 기간(DP)에 포함된 각각의 프레임 기간(DF)을 나타내기로 한다.
도 1 내지 도 4를 참조하면, 각각의 프레임 기간(DF)은 데이터 입력 기간(Tw), 발광 기간(Te), 데이터 리셋 기간(Tr) 및 비발광 기간(Tb)("블랙 프레임(black frame) 기간" 또는 "블랙 삽입(black insertion) 기간"이라고도 함)을 포함할 수 있다. 또한, 표시 영역(110)의 제1 수평 라인(HL[1])으로부터 제n 수평 라인(HL[n])(일 예로, 마지막 수평 라인)에 이르기까지 각각의 프레임 기간(DF)이 순차적으로 시작될 수 있다.
일 예로, 한 프레임 기간(1F)은 제1 내지 제n 수평 라인들(HL[1]~HL[n])에 대응하는 복수의 수평 기간들을 포함하고, 각각의 수평 기간 동안 제1 게이트 신호에 의해 해당 수평 라인(HL)의 화소들(PX)이 선택될 수 있다. 이러한 방식으로 제1 내지 제n 수평 라인들(HL[1]~HL[n])의 화소들(PX)이 순차적으로 선택되어 각 프레임의 데이터 신호들을 공급받고, 상기 데이터 신호들에 대응하는 휘도로 순차적으로 발광할 수 있다. 또한, 상기 한 프레임 기간(1F) 동안, 각 수평 라인(HL)의 화소들(PX)이 일정 기간 발광한 시점에서, 제1 내지 제n 수평 라인들(HL[1]~HL[n])이 순차적으로 선택되면서 각 수평 라인(HL)의 화소들(PX)(특히, 상기 화소들(PX)에 구비된 구동 트랜지스터들의 게이트 노드들)에 오프 전압 또는 소정의 바이어스 전원의 전압이 순차적으로 입력될 수 있다. 화소들(PX)로 오프 전압 또는 바이어스 전원의 전압이 전달되면, 화소들(PX)이 비발광하거나 소정의 기준 계조 이하의 저계조로 구동될 수 있다.
이에 따라, 화소들(PX)은 한 프레임 기간(1F) 중 소정의 발광 기간(Te) 동안 데이터 신호들에 대응하여 영상을 표시하고, 상기 발광 기간(Te)에 후속되는 비발광 기간(Tb) 동안 비발광하거나, 기준 계조 이하의 저계조로 미세하게 발광할 수 있다. 화소들(PX)의 비발광 기간(Tb)은 다음 프레임의 데이터 신호들이 공급될 때까지 유지될 수 있다.
이와 같이, 각각의 프레임 기간(DF) 동안 데이터 신호들에 대응하여 영상을 표시한 이후, 화소들(PX)을 비발광(또는 미세 발광)시켜 영상을 소거함에 따라, 표시 영역(110)에서 잔상이 발생하는 것을 방지할 수 있다. 일 예로, 표시 장치(100)에서 고속으로 동영상을 표시하는 경우에도, 각각의 발광 기간(Te) 이후에 진행되는 소거 동작을 통해 모션 블러(motion blur)를 효과적으로 방지 또는 완화할 수 있다.
또한, 각각의 수평 라인(HL) 단위로 화소들(PX)을 순차적으로 비발광(또는 미세 발광)시켜 소거 동작을 진행할 경우, 적어도 하나의 수평 라인(HL)에 대한 데이터 입력 기간(Tw) 및/또는 발광 기간(Te)이 진행되는 동안, 다른 적어도 하나의 수평 라인(HL)에 대한 데이터 리셋 기간(Tr) 및/또는 비발광 기간(Tb)이 진행될 수 있다. 이 경우, 표시 영역(110)에 배열된 화소들(PX)을 일괄적으로 발광시키는 동시 발광 방식을 적용하지 않고 화소들(PX)을 순차 발광시킬 수 있게 된다. 이에 따라, 표시 패널의 로드를 분산하고, 표시 패널의 순간 전류가 급격하게 증가하는 것을 방지할 수 있다.
또한, 본 발명의 실시예에서는, 제1 및 제2 게이트 신호들과 별개로 화소들(PX)에 제3 게이트 신호들을 공급하고, 각각의 제3 게이트 신호에 의해 각 수평 라인(HL)에 위치한 화소들(PX)의 데이터 리셋 기간(Tr) 및 비발광 기간(Tb)을 제어한다. 이에 따라, 각각의 수평 라인(HL)에 위치한 화소들(PX)의 데이터 입력 기간(Tw)과 무관하게 상기 화소들(PX)을 원하는 시점에 오프(비발광)시키거나 저계조로 구동할 수 있다. 이에 따라, 데이터 입력 기간(Tw) 및 발광 기간(Te)을 충분히 확보하면서도 잔상을 방지하여 표시 장치(100)의 화질을 개선할 수 있다. 또한, 각각의 제3 게이트 신호에 의해 각 수평 라인(HL)별로 데이터 리셋 기간(Tr) 및 비발광 기간(Tb)의 비율을 자유롭게 조절할 수도 있다.
한편, 각각의 수직 블랭크 기간(VB)은 수평 라인들(HL)의 데이터 입력 기간들(Tw)과는 중첩되지 않을 수 있다. 예를 들어, 각 프레임 기간(DF) 동안 모든 수평 라인들(HL)에 대한 데이터 입력 기간(Tw)이 종료된 이후, 수직 블랭크 기간(VB)이 시작될 수 있다. 일 실시예에서, 각각의 수직 블랭크 기간(VB)은 적어도 일부의 수평 라인(HL)에 대한 발광 기간(Te), 데이터 리셋 기간(Tr) 및/또는 비발광 기간(Tb)과는 중첩될 수 있으나, 이에 한정되지는 않는다.
도 5는 본 발명의 일 실시예에 의한 화소(PX)를 나타낸다. 예를 들어, 도 5는 도 1 및 도 2의 표시 영역(110)에 배치될 수 있는 화소(PX)의 일 예를 나타내며, 표시 영역(110)에 배치되는 화소들(PX)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 의한 화소(PX)는, 발광 소자(LD)와, 상기 발광 소자(LD)를 구동하기 위한 화소 회로(PXC)를 포함한다.
발광 소자(LD)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된다. 예를 들어, 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)은 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되고, 발광 소자(LD)의 다른 전극(일 예로, 캐소드 전극)은 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자(LD)가 발광할 수 있도록 서로 다른 전압(또는 전위)을 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 제1 전원(VDD)의 전위에 비해 발광 소자(LD)의 문턱 전압 이상 낮은 전압을 가지는 저전위 화소 전원일 수 있다.
발광 소자(LD)는 화소 회로(PXC)로부터 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도의 빛을 생성한다. 이에 따라, 각각의 화소(PX)는 각각의 프레임 기간(DF) 동안 데이터 신호(DS)에 대응하는 휘도로 발광할 수 있다. 한편, 해당 프레임 기간(DF) 동안 블랙 계조(일 예로, 0 gray)에 대응하는 데이터 신호(DS)를 공급받은 화소(PX)의 경우, 제1 트랜지스터(M1)가 오프되어 구동 전류가 생성되지 않을 수 있다. 이에 따라, 화소(PX)는 해당 프레임 기간(DF) 동안 비발광 상태를 유지할 수 있다.
일 실시예에서, 발광 소자(LD)는 유기 또는 무기 발광층을 포함한 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 또는 퀀텀 닷/웰 발광 다이오드(quantum dot/well light emitting diode)일 수 있으나, 이에 한정되지는 않는다.
또한, 도 5에서는 화소(PX)가 하나의 발광 소자(LD)를 포함하는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PX)는 서로 직렬, 병렬 또는 직병렬로 연결되는 복수의 발광 소자들(LD)을 포함할 수도 있다.
즉, 본 발명에서 발광 소자(LD)의 종류, 구조, 형상, 크기, 개수 및/또는 연결 구조 등이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광 소자(LD)의 사이에 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PX)의 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3) 및 데이터선(DL)과, 초기화 전원선(INL)에 더 연결될 수 있다. 제1, 제2 및 제3 게이트선들(GL1, GL2, GL3)로부터 공급되는 제1, 제2 및 제3 게이트 신호들(SC, SS, BI)은 화소(PX)의 구동 타이밍을 제어하고, 데이터선(DL)으로부터 공급되는 데이터 신호(DS)는 화소(PX)의 발광 휘도를 제어할 수 있다. 초기화 전원선(INL)으로는 초기화 전원(VINIT)의 전압이 공급된다. 일 실시예에서, 제2 게이트선(GL2) 및 초기화 전원선(INL)은 화소들(PX)의 특성 정보를 센싱하기 위한 센싱 제어선 및 센싱선으로도 이용될 수 있으나, 이에 한정되지는 않는다.
화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광 소자(LD)의 사이에 연결되며, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 따라 발광 소자(LD)로 공급되는 구동 전류를 제어함으로써, 발광 소자(LD)를 구동한다. 즉, 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 따라 화소(PX)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결되며, 제2 트랜지스터(M2)의 게이트 전극은 제1 게이트선(GL1)에 연결된다. 이러한 제2 트랜지스터(M2)는 제1 게이트선(GL1)의 전압에 따라 구동될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 제1 게이트선(GL1)으로 게이트-온 전압의 제1 게이트 신호(SC)(일 예로, 하이 레벨 전압의 주사 신호)가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간(DF)(일 예로, 각각의 수평 기간)마다 데이터선(DL)으로는 해당 프레임의 데이터 신호(DS)가 공급되고, 상기 데이터 신호(DS)는 제1 게이트 신호(SC)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각 프레임의 데이터 신호(DS)를 해당 화소(PX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결되어, 제1 노드(N1)와 제2 노드(N2)의 전압 차에 대응하는 전압을 충전한다. 제1 노드(N1)는 제1 트랜지스터(M1)의 게이트 전극이 연결되는 게이트 노드일 수 있고, 제2 노드(N2)는 제1 트랜지스터(M1)와 발광 소자(LD) 사이의 노드일 수 있다. 즉, 커패시터(Cst)는 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 게이트 전극의 사이에 연결되어 제1 트랜지스터(M1)의 게이트-소스 간 전압을 저장하는 스토리지 커패시터일 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 초기화 전원선(INL)의 사이에 연결되며, 제3 트랜지스터(M3)의 게이트 전극은 제2 게이트선(GL2)에 연결된다. 이러한 제3 트랜지스터(M3)는 제2 게이트선(GL2)의 전압에 따라 구동될 수 있다. 예를 들어, 제3 트랜지스터(M3)는 제2 게이트선(GL2)으로 게이트-온 전압의 제2 게이트 신호(SS)(일 예로, 하이 레벨 전압의 초기화 제어 신호(또는 센싱 제어 신호))가 공급될 때 턴-온되어, 제2 노드(N2)를 초기화 전원선(INL)에 전기적으로 연결한다. 이에 따라, 제2 노드(N2)로 초기화 전원(VINIT)의 전압이 전달될 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결되며, 제4 트랜지스터(M4)의 게이트 전극은 제3 게이트선(GL3)에 연결된다. 일 예로, 제4 트랜지스터(M4)는 커패시터(Cst)의 제1 전극과 제2 전극의 사이에 직접적으로 연결될 수 있다. 즉, 제4 트랜지스터(M4)는 제1 노드(N1)와 제2 노드(N2)의 사이에, 커패시터(Cst)와 병렬로 연결될 수 있다.
이러한 제4 트랜지스터(M4)는 제3 게이트선(GL3)의 전압에 따라 구동될 수 있다. 예를 들어, 제4 트랜지스터(M4)는 제3 게이트선(GL3)으로 게이트-온 전압의 제3 게이트 신호(BI)(일 예로, 하이 레벨 전압의 비발광 제어 신호)가 공급될 때 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 연결할 수 있다. 제4 트랜지스터(M4)가 턴-온되면, 커패시터(Cst)의 양 전극들이 연결되어 등전위가 되고, 이에 따라 커패시터(Cst)에 축적된 전하가 방전될 수 있다.
한편, 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 내지 제4 트랜지스터들(M1~M4)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 내지 제4 트랜지스터들(M1~M4) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 이 경우, 해당 트랜지스터를 턴-온시키기 위한 게이트-온 전압의 레벨이 변경될 수 있다.
예를 들어, 다른 실시예에서는 제1 내지 제4 트랜지스터들(M1~M4)이 P형 트랜지스터들일 수 있다. 이 경우, 제1 내지 제4 트랜지스터들(M1~M4)을 턴-온시키기 위한 게이트-온 전압은 로우 레벨 전압일 수 있다.
또 다른 실시예에서는, 화소(PX)가 P형 트랜지스터와 N형 트랜지스터를 모두 포함할 수도 있다. 일 예로, 제1 내지 제4 트랜지스터들(M1~M4) 중 일부의 트랜지스터는 N형 트랜지스터이고, 나머지 트랜지스터는 P형 트랜지스터일 수도 있다.
추가적으로, 커패시터(Cst)의 위치는 실시예에 따라 변경될 수 있다. 예를 들어, 커패시터(Cst)는 제1 전원선(PL1)(또는, P형으로 변경된 제1 트랜지스터(M1)의 소스 전극)과 제1 노드(N1)의 사이에 연결될 수도 있다.
도 6은 본 발명의 일 실시예에 의한 화소(PX)의 구동 타이밍을 나타낸다. 예를 들어, 도 6은 도 5(또는 도 10)의 실시예에 의한 각각의 화소(PX)로 공급되는 제1, 제2 및 제3 게이트 신호들(SC, SS, BI)의 실시예를 나타낸다.
편의상, 도 6에서는 첫 번째 수평 라인(HL[1])에 배치된 화소들(PX)을 기준으로 한 프레임 기간(1F) 및 이를 구성하는 제1 내지 제4 기간들(T1~T4)을 표시하기로 한다. 나머지 수평 라인들(HL)에 대한 제1 내지 제4 기간들(T1~T4)은, 첫 번째 수평 라인(HL[1])에 대한 제1 내지 제4 기간들(T1~T4)에 후속하여 순차적으로 시작될 수 있다.
도 1 내지 도 6을 참조하면, 한 프레임 기간(1F) 동안 제1 게이트선들(GL1[1]~GL1[n])로 제1 게이트 신호들(SC[1]~SC[n])이 순차적으로 공급될 수 있다. 또한, 한 프레임 기간(1F) 동안 제1 게이트 신호들(SC[1]~SC[n])과 동기되도록 제2 게이트선들(GL2[1]~GL2[n])로 제2 게이트 신호들(SS[1]~SS[n])이 순차적으로 공급될 수 있다. 일 예로, 각 수평 라인(HL)의 제1 및 제2 게이트선들(GL1, GL2)로, 제1 및 제2 게이트 신호들(SC, SS)이 동시에 공급될 수 있다.
각각의 수평 라인(HL)에 대하여, 한 프레임 기간(1F)은 순차적으로 이어지는 제1 기간(T1), 제2 기간(T2), 제3 기간(T3) 및 제4 기간(T4)을 포함할 수 있다. 일 실시예에서, 제1 수평 라인(HL[1]) 등을 포함한 일부의 수평 라인(HL)에 대한 현재 프레임의 제1 기간(T1), 제2 기간(T2) 및/또는 제3 기간(T3)은, 제n 수평 라인(HL[n]) 등을 포함한 다른 일부의 수평 라인들(HL)에 대한 이전 프레임의 제2 기간(T2), 제3 기간(T3) 및/또는 제4 기간(T4)과 시간적으로(일 예로, 시간 도메인에서) 중첩될 수 있다.
제1 기간(T1)은 각 수평 라인(HL)의 화소들(PX)로 해당 프레임의 데이터 신호들(DS)이 입력되는 기간일 수 있다. 일 예로, 제1 기간(T1)은 도 4의 데이터 입력 기간(Tw)에 대응할 수 있다.
제1 기간(T1) 동안 해당 수평 라인(HL)의 제1 및 제2 게이트선들(GL1, GL2)로 제1 및 제2 게이트 신호들(SC, SS)이 동시에 공급될 수 있다. 예를 들어, 각 프레임 기간(DF)의 제1 수평 기간 동안 제1 수평 라인(HL[1])의 제1 및 제2 게이트선들(GL1[1], GL2[1])에 게이트-온 전압의 제1 및 제2 게이트 신호들(SC[1], SS[1])이 공급되고, 상기 제1 수평 기간에 후속되는 제2 수평 기간 동안 제2 수평 라인(HL[2])의 제1 및 제2 게이트선들(GL1[2], GL2[2])에 게이트-온 전압의 제1 및 제2 게이트 신호들(SC[2], SS[2])이 공급될 수 있다. 이와 같은 방식으로 각각의 프레임 기간(DF) 동안 복수의 수평 라인들(HL[1]~HL[n])의 제1 게이트선들(GL1[1]~GL1[n])로 제1 게이트 신호들(SC[1]~SC[n])이 순차적으로 공급됨과 동시에, 상기 복수의 수평 라인들(HL[1]~HL[n])의 제2 게이트선들(GL2[1]~GL2[n])로 제2 게이트 신호들(SS[1]~SS[n])이 순차적으로 공급될 수 있다.
제2 기간(T2)은 각 수평 라인(HL)의 화소들(PX)이 해당 프레임의 데이터 신호들(DS)에 대응하는 휘도로 발광하는 기간일 수 있다. 일 예로, 제2 기간(T2)은 도 4의 발광 기간(Te)에 대응할 수 있다.
제3 기간(T3)은, 각 수평 라인(HL)의 화소들(PX)로 제3 게이트 신호(BI)가 입력되는 기간으로서, 상기 제3 게이트 신호(BI)에 의해 해당 수평 라인(HL)의 화소들(PX)에 충전되어 있던 전압이 리셋되는 기간일 수 있다. 일 예로, 제3 기간(T3)은 도 4의 데이터 리셋 기간(Tr)에 대응할 수 있다.
예를 들어, 한 프레임 기간(1F) 동안 복수의 수평 라인들(HL[1]~HL[n])의 제3 게이트선들(GL3[1]~GL3[n])로 제3 게이트 신호들(BI[1]~BI[n]))이 순차적으로 공급될 수 있다. 이에 따라, 각각의 프레임 기간(DF) 동안 복수의 수평 라인들(HL[1]~HL[n])의 화소들(PX)에 저장되어 있던 전압이 순차적으로 방전되면서, 상기 화소들(PX)이 리셋될 수 있다.
각각의 수평 라인(HL)에 대하여, 각각의 프레임 기간(DF) 동안 제1 및 제2 게이트 신호들(SC, SS)과 중첩되지 않도록 제3 게이트 신호(BI)가 공급될 수 있다. 예를 들어, 제3 기간(T3)은 제2 기간(T2)의 시작 시점으로부터 소정의 시간이 경과한 시점에 시작될 수 있다.
제3 기간(T3) 동안 화소들(PX)에 충전되어 있던 전압이 방전되면서, 상기 제3 기간(T3)에 후속되는 제4 기간(T4) 동안 화소들(PX)이 비발광할 수 있다. 일 예로, 제4 기간(T4)은 도 4의 비발광 기간(Tb)에 대응할 수 있다. 화소들(PX)은 다음 프레임의 데이터 신호들(DS)이 공급될 때까지 비발광 상태를 유지할 수 있다.
도 7 내지 도 9는 도 5 및 도 6의 실시예에 의한 화소(PX)의 구동 방법을 순차적으로 나타낸다. 편의상, 도 7 내지 도 9에서는 임의의 수평 라인(HL)에 배치된 어느 하나의 화소(PX)와, 상기 화소(PX)로 공급되는 제1 내지 제3 게이트 신호들(SC, SS, BI)의 실시예를 도시하기로 한다.
먼저 도 1 내지 도 7을 참조하면, 한 프레임 기간(1F) 중 제1 기간(T1) 동안, 어느 한 수평 라인(HL)의 제1 및 제2 게이트선들(GL1, GL2)에 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 및 제2 게이트 신호들(SC, SS)이 공급될 수 있다. 이에 따라, 상기 수평 라인(HL)에 위치한 화소들(PX)의 제2 및 제3 트랜지스터들(M2, M3)이 턴-온될 수 있다.
각 화소(PX)의 제2 트랜지스터(M2)가 턴-온되면, 데이터선(DL)으로부터의 데이터 신호(DS)가 해당 화소(PX)의 내부, 일 예로 제1 노드(N1)로 전달될 수 있다. 각 화소(PX)의 제3 트랜지스터(M3)가 턴-온되면, 초기화 전원선(INL)으로부터 초기화 전원(VINIT)의 전압(Vi)(이하, "초기화 전압"이라 함)이 해당 화소(PX)의 내부, 일 예로 제2 노드(N2)로 전달될 수 있다.
이에 따라, 커패시터(Cst)에는 데이터 신호(DS)의 전압(Vd)(이하, "데이터 전압"이라 함)에 대응하는 전압(일 예로, 데이터 전압(Vd)과 초기화 전압(Vi)의 차 전압)이 저장될 수 있다. 또한, 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)으로 초기화 전압(Vi)이 전달됨에 따라, 발광 소자(LD)가 초기화될 수 있다. 예를 들어, 발광 소자(LD)의 기생 커패시터에 축적되어 있던 전하가 방전될 수 있다.
도 1 내지 도 8을 참조하면, 제1 기간(T1)에 후속되는 제2 기간(T2) 동안 해당 수평 라인(HL)의 제1 내지 제3 게이트선들(GL1, GL2, GL3)의 전압이 게이트-오프 전압(일 예로, 로우 레벨 전압)으로 유지될 수 있다. 이에 따라, 해당 수평 라인(HL)에 위치한 화소들(PX)의 제2, 제3 및 제4 트랜지스터들(M2, M3, M4)이 턴-오프될 수 있다.
제2 기간(T2) 동안에는 제1 트랜지스터(M1)의 게이트-소스 간 전압(Vgs)이 제1 기간(T1) 동안 커패시터(Cst)에 충전된 전압으로 유지될 수 있다. 이에 따라, 제2 기간(T2) 동안 제1 트랜지스터(M1)는 데이터 전압(Vd)에 대응하는 구동 전류(Id)를 생성하고, 상기 구동 전류(Id)는 제1 전원(VDD)으로부터, 제1 트랜지스터(M1) 및 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐를 수 있다. 이에 따라, 제2 기간(T2) 동안 해당 수평 라인(HL)의 화소들(PX)은 데이터 신호(DS)에 대응하는 휘도로 발광할 수 있다. 한편, 해당 프레임 기간(DF) 동안 블랙 계조에 대응하는 데이터 신호(DS)를 공급받은 화소(PX)는 제2 기간(T2) 동안 비발광 상태를 유지할 수 있다.
도 1 내지 도 9를 참조하면, 제2 기간(T2)에 후속되는 제3 기간(T3) 동안 해당 수평 라인(HL)의 제3 게이트선(GL3)에 게이트-온 전압(일 예로, 하이 레벨 전압)의 제3 게이트 신호(BI)가 공급될 수 있다. 이에 따라, 해당 수평 라인(HL)에 위치한 화소들(PX)의 제4 트랜지스터들(M4)이 턴-온될 수 있다.
각 화소(PX)의 제4 트랜지스터(M4)가 턴-온되면, 해당 화소(PX)의 제1 트랜지스터(M1)에 오프 전압이 인가될 수 있다. 예를 들어, 제3 기간(T3) 동안 제4 트랜지스터(M4)에 의해 제1 트랜지스터(M1)의 게이트 전극과 소스 전극이 연결되어, 제1 트랜지스터(M1)의 소스 전압(Vs)이 제1 노드(N1)에 전달될 수 있다. 또한, 제1 트랜지스터(M1)의 게이트 전극과 소스 전극의 사이에 연결된 커패시터(Cst)의 양 전극들이 서로 연결되어 등전위가 되면서, 커패시터(Cst)가 방전될 수 있다. 이에 따라, 제1 노드(N1)의 전압이, 제1 트랜지스터(M1)의 오프 전압으로 리셋될 수 있다.
이후, 제3 기간(T3)에 후속되는 제4 기간(T4) 동안 해당 수평 라인(HL)의 제1 내지 제3 게이트선들(GL1, GL2, GL3)의 전압이 게이트-오프 전압(일 예로, 로우 레벨 전압)으로 유지될 수 있다. 이에 따라, 해당 수평 라인(HL)에 위치한 화소들(PX)의 제2, 제3 및 제4 트랜지스터들(M2, M3, M4)이 턴-오프될 수 있다.
제4 기간(T4) 동안에는 해당 화소(PX)의 제1 노드(N1) 전압이 유지되면서, 제1 트랜지스터(M1)의 게이트-소스 간 전압(Vgs)이 방전된 상태(일 예로, 0V)로 유지될 수 있다. 이에 따라, 제4 기간(T4) 동안 제1 트랜지스터(M1)가 오프 상태를 유지하면서, 해당 수평 라인(HL)의 화소들(PX)이 비발광 상태를 유지할 수 있다.
도 10은 본 발명의 일 실시예에 의한 화소(PX)를 나타낸다. 예를 들어, 도 10은 제4 트랜지스터(M4)와 관련하여, 도 5의 실시예에 대한 변경 실시예를 나타낸다.
도 11은 도 10의 실시예에 의한 화소(PX)의 구동 방법을 나타낸다. 예를 들어, 도 11은 제3 기간(T3) 및 제4 기간(T4)의 동작과 관련하여, 도 9의 실시예에 대한 변경 실시예를 나타낸다.
도 12는 본 발명의 일 실시예에 의한 바이어스 전압(Vb) 및 이에 따른 제1 트랜지스터(M1)의 구동 전압을 나타낸다. 예를 들어, 도 12는 도 10의 실시예에 의한 화소(PX)에 인가될 수 있는 바이어스 전압(Vb) 및 이에 따른 제1 트랜지스터(M1)의 게이트-소스 간 전압(Vgs)을 나타낸다.
도 10 내지 도 12의 실시예에서, 도 5 내지 도 9의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 1 내지 도 9와 결부하여 도 10 내지 도 12를 참조하면, 제4 트랜지스터(M4)는 제1 노드(N1)와 바이어스 전원선(BIL)의 사이에 연결될 수 있다. 예를 들어, 제4 트랜지스터(M4)는 제1 노드(N1)와 바이어스 전원선(BIL)의 사이에 직접적으로 연결되어, 제3 게이트선(GL3)으로 제3 게이트 신호(BI)가 공급되는 제3 기간(T3) 동안 제1 노드(N1)로 바이어스 전압(Vb)을 전달할 수 있다.
바이어스 전원선(BIL)은 바이어스 전원(Vbi)에 연결되며, 제4 트랜지스터(M4)가 턴-온됨에 따라 바이어스 전원(Vbi)으로부터의 바이어스 전압(Vb)이 화소(PX)의 내부로 전달될 수 있다. 실시예에 따라, 바이어스 전원(Vbi)은 초기화 전원(VINIT)과 별개의 독립 전원일 수 있으며, 상기 초기화 전원(VINIT)과 상이한 전원일 수 있다. 또한, 바이어스 전원선(BIL)은 초기화 전원선(INL)과 분리된 별개의 전원선일 수 있다. 이에 따라, 초기화 전압(Vi)과 무관하게, 바이어스 전압(Vb)을 원하는 레벨로 용이하게 조절할 수 있다.
일 실시예에서, 바이어스 전압(Vb)은 제1 트랜지스터(M1)의 오프 전압 이하일 수 있다. 예를 들어, 바이어스 전압(Vb)은 제1 트랜지스터(M1)의 게이트-소스 간 전압(Vgs)을 0V 이하로 리셋하는 오프 전압(일 예로, 음의 전압)일 수 있다. 이 경우, 적어도 제4 기간(T4) 동안 제1 트랜지스터(M1)가 오프되어 발광 소자(LD)가 비발광하게 되며, 이에 따라 화소(PX)는 블랙 계조를 표현할 수 있다.
다른 실시예에서, 바이어스 전압(Vb)은 소정의 기준 계조 이하의 저계조 전압일 수 있다. 예를 들어, 바이어스 전압(Vb)은 제1 트랜지스터(M1)를 미세하게 턴-온시키는 소정 레벨의 저계조 전압(일 예로, 절대 값이 작은 양의 전압)일 수 있다. 이 경우, 적어도 제4 기간(T4) 동안 제1 노드(N1)의 전압이 상기 저계조 전압으로 유지되어 제1 트랜지스터(M1)가 미세하게 턴-온될 수 있다. 이에 따라, 제1 트랜지스터(M1)는 상기 저계조 전압에 대응하는 크기의 구동 전류(Id)를 발광 소자(LD)로 공급하고, 발광 소자(LD)는 상기 저계조 전압에 대응하는 휘도로 미세하게 발광할 수 있다. 이에 따라, 해당 화소(PX)가 상기 저계조 전압에 대응하는 휘도로 발광하며, 상기 저계조 전압에 대응하는 저계조 영상(일 예로, 소정 계조 이하의 그레이 영상)으로 표시 영상의 소거 동작이 실시될 수 있다.
제4 기간(T4) 동안 각각의 화소(PX)가 표시하는 계조는 바이어스 전압(Vb)에 따라 달라질 수 있고, 바이어스 전압(Vb)의 레벨은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 제1 트랜지스터(M1)의 히스테리시스에 의한 특성 변화 및/또는 발광 소자(LD)의 열화에 따른 특성 변화 등을 효과적으로 보상하거나, 외부 보상에 따른 휘도 보상과 결부하여 화소(PX)의 휘도를 보정하거나, 발광 소자(LD)의 기생 커패시터를 안정적으로 초기화하는 등의 다양한 목적에 따라, 바이어스 전압(Vb)을 원하는 레벨로 조절 또는 설정할 수 있다.
또한, 실시예에 따라서는 각각 적어도 하나의 수평 라인(HL)을 포함한 복수의 그룹들로 수평 라인들(HL)을 나누고, 각 그룹별로 서로 다른 레벨의 바이어스 전압(Vb)을 공급할 수도 있다. 이에 따라, 비발광 기간(Tb)의 블랙 휘도(또는 소정의 저계조 휘도)를 영역별로 조절하거나, 화소들(PX)의 특성 편차를 보다 세밀하게 보상할 수도 있다.
한편, 도 10 내지 도 12의 실시예에서, 제1 기간(T1) 및 제2 기간(T2)에서의 화소(PX)의 동작은 앞서 설명한 실시예와 실질적으로 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
상술한 바와 같이, 도 10 내지 도 12의 실시예에서는, 제4 트랜지스터(M4)를 별도의 독립 전원으로 구성되는 바이어스 전원(Vbi)에 연결하여, 각 수평 라인(HL)의 비발광 기간(Tb)(또는 저계조 구동 기간) 동안 해당 수평 라인(HL)의 화소들(PX)로 별도의 바이어스 전압(Vb)(일 예로, 소정 레벨의 오프 전압 또는 저계조 전압)을 인가할 수 있다. 상술한 실시예에 따르면, 원하는 목적 및/또는 화소들(PX)의 특성 등을 고려하여 바이어스 전압(Vb)을 용이하게 조절할 수 있다. 일 예로, 제1 트랜지스터(M1)의 히스테리시스로 인한 특성 변화를 효과적으로 보상할 수 있는 전압으로 바이어스 전압(Vb)을 설정하거나, 및/또는 발광 소자(LD)에 축적된 전하를 효과적으로 방전시켜 저계조 표현력을 높일 수 있는 전압으로 바이어스 전압(Vb)을 설정할 수 있다. 이에 따라, 표시 패널의 화질을 개선하고 신뢰성을 향상시킬 수 있다.
또한, 상술한 실시예에 따르면, 적어도 하나의 수평 라인(HL) 단위로 바이어스 전압(Vb)을 조절할 수 있게 되어, 영역별로 블랙(또는 그레이) 휘도를 조절할 수도 있다. 이에 따라, 화소들(PX)의 특성 등에 따라 영역별로 최적화된 바이어스 전압(Vb)을 인가함으로써, 표시 장치(100)의 화질을 개선하고 소비전력을 저감 또는 최적화할 수도 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 영역
120: 게이트 구동부 130: 데이터 구동부
140: 제어부 BI: 제3 게이트 신호
BIL: 바이어스 전원선 Cst: 커패시터
DL: 데이터선 DS: 데이터 신호
GL1~GL3: 제1~제3 게이트선 INL: 초기화 전원선
LD: 발광 소자 M1~M4: 제1~제4 트랜지스터
PX: 화소 PXC: 화소 회로
SC: 제1 게이트 신호 SS: 제2 게이트 신호
T1~T4: 제1~제4 기간 Vb: 바이어스 전압
Vbi: 바이어스 전원 Vi: 초기화 전압
VINIT: 초기화 전원

Claims (17)

  1. 복수의 수평 라인들에 배열된 화소들;
    각 수평 라인의 화소들에 연결된 제1 게이트선, 제2 게이트선 및 제3 게이트선; 및
    상기 화소들에 연결된 데이터선들을 포함하며,
    상기 화소들 각각은,
    제1 전원과 제2 전원의 사이에 연결된 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 따라 상기 발광 소자를 구동하는 제1 트랜지스터;
    상기 제1 노드와 해당 데이터선의 사이에 연결되며, 상기 제1 게이트선의 전압에 따라 구동되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 발광 소자 사이의 제2 노드와 상기 제1 노드의 사이에 연결되는 커패시터;
    상기 제2 노드와 초기화 전원선의 사이에 연결되며, 상기 제2 게이트선의 전압에 따라 구동되는 제3 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드의 사이에 연결되며, 상기 제3 게이트선의 전압에 따라 구동되는 제4 트랜지스터를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제4 트랜지스터는, 상기 커패시터의 제1 전극과 제2 전극의 사이에 직접적으로 연결되며, 상기 제3 게이트선으로 제3 게이트 신호가 공급되는 기간 동안 상기 커패시터의 제1 전극과 제2 전극을 연결하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 게이트선, 상기 제2 게이트선 및 상기 제3 게이트선으로 각각 제1 게이트 신호, 제2 게이트 신호 및 제3 게이트 신호를 공급하기 위한 게이트 구동부를 더 포함하며,
    상기 게이트 구동부는, 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 동시에 공급하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 하나의 수평 라인 단위로 상기 수평 라인들의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 순차적으로 공급하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 상기 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급한 이후 소정의 시간이 경과한 시점에서 상기 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 적어도 하나의 수평 라인 단위로 상기 수평 라인들의 제3 게이트선들로 상기 제3 게이트 신호를 순차적으로 공급하는, 표시 장치.
  7. 제3 항에 있어서,
    상기 게이트 구동부는,
    상기 각 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급하기 위한 제1 게이트 구동부; 및
    상기 각 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하기 위한 제2 게이트 구동부를 포함하는, 표시 장치.
  8. 제3 항에 있어서,
    상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 더 포함하며,
    상기 데이터 구동부는, 상기 수평 기간들마다 상기 데이터선들로 해당 수평 라인의 화소들에 대응하는 데이터 신호들을 공급하는, 표시 장치.
  9. 복수의 수평 라인들에 배열된 화소들;
    각 수평 라인의 화소들에 연결된 제1 게이트선, 제2 게이트선 및 제3 게이트선; 및
    상기 화소들에 연결된 데이터선들을 포함하며,
    상기 화소들 각각은,
    제1 전원과 제2 전원의 사이에 연결된 발광 소자;
    상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 따라 상기 발광 소자를 구동하는 제1 트랜지스터;
    상기 제1 노드와 해당 데이터선의 사이에 연결되며, 상기 제1 게이트선의 전압에 따라 구동되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 발광 소자 사이의 제2 노드와 상기 제1 노드의 사이에 연결되는 커패시터;
    상기 제2 노드와 초기화 전원선의 사이에 연결되며, 상기 제2 게이트선의 전압에 따라 구동되는 제3 트랜지스터; 및
    상기 초기화 전원선과 분리된 바이어스 전원선과 상기 제1 노드의 사이에 연결되며, 상기 제3 게이트선의 전압에 따라 구동되는 제4 트랜지스터를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제4 트랜지스터는, 상기 제1 노드와 상기 바이어스 전원선의 사이에 직접적으로 연결되며, 상기 제3 게이트선으로 제3 게이트 신호가 공급되는 기간 동안 상기 제1 노드로 바이어스 전원의 전압을 전달하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 바이어스 전원의 전압은, 상기 제1 트랜지스터의 오프 전압 또는 소정의 기준 계조 이하의 저계조 전압으로 설정되는, 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 게이트선, 상기 제2 게이트선 및 상기 제3 게이트선으로 각각 제1 게이트 신호, 제2 게이트 신호 및 제3 게이트 신호를 공급하기 위한 게이트 구동부를 더 포함하며,
    상기 게이트 구동부는, 한 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 동시에 공급하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 하나의 수평 라인 단위로 상기 수평 라인들의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 순차적으로 공급하는, 표시 장치.
  14. 제12 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 상기 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급한 이후 소정의 시간이 경과한 시점에서 상기 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 게이트 구동부는, 상기 한 프레임 기간 동안, 적어도 하나의 수평 라인 단위로 상기 수평 라인들의 제3 게이트선들로 상기 제3 게이트 신호를 순차적으로 공급하는, 표시 장치.
  16. 제12 항에 있어서,
    상기 게이트 구동부는,
    상기 각 수평 라인의 제1 및 제2 게이트선들로 상기 제1 및 제2 게이트 신호들을 공급하기 위한 제1 게이트 구동부; 및
    상기 각 수평 라인의 제3 게이트선으로 상기 제3 게이트 신호를 공급하기 위한 제2 게이트 구동부를 포함하는, 표시 장치.
  17. 제12 항에 있어서,
    상기 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부를 더 포함하며,
    상기 데이터 구동부는, 상기 수평 기간들마다 상기 데이터선들로 해당 수평 라인의 화소들에 대응하는 데이터 신호들을 공급하는, 표시 장치.
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