KR20230047282A - 표시 장치의 화소 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치의 화소는, 발광 소자, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터, 제1 노드와 제2 노드 사이에 연결되는 제3 트랜지스터, 제1 전원과 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터, 제2 노드와 발광 소자의 애노드와 연결되는 제4 노드 사이에 연결되는 제7 트랜지스터, 및 제5 노드와 바이어스 전원 사이에 연결되는 제9 트랜지스터를 포함한다. 제6 트랜지스터, 7 트랜지스터, 및 제9 트랜지스터 각각의 게이트 전극은 동일한 발광 제어 라인에 연결된다.

Description

표시 장치의 화소{PIXEL OF DISPLAY DEVICE}
본 발명은 표시 장치의 화소에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결매체인 표시 장치의 중요성이 부각되고 있다.
표시 장치는 복수의 화소들을 포함한다. 화소들 각각은 복수의 트랜지스터들, 트랜지스터들에 전기적으로 연결된 발광 소자 및 커패시터를 포함한다. 트랜지스터들은 배선을 통해 제공되는 신호들에 각각 응답하여 턴 온되고, 이에 의해 소정의 구동 전류가 생성된다. 발광 소자는 이러한 구동 전류에 대응하여 발광한다.
최근에는 표시 장치의 구동 효율 향상 및 소비 전력을 최소화하기 위하여 표시 장치의 구동 주파수를 가변하여 구동하는 방법이 사용된다. 특히, 고속 구동을 위해 화소들 각각에 포함된 구동 트랜지스터의 문턱 전압 보상 기간 및 데이터 기입 기간을 분리하여 구동하는 방법이 사용된다.
다만, 이와 같은 구동 방식은 구동 주파수 가변 시 플리커 현상 및 화질 얼룩 발생과 같은 문제점이 발생할 수 있어, 화소 회로에 공급되는 전원 및 트랜지스터를 추가하여 이를 보완하고 있다.
화소 회로에 공급되는 전원 및 트랜지스터의 개수가 증가하는 경우 고해상도를 구현하기 어렵고, 스캔 구동부의 개수도 증가되므로 표시 패널의 비표시 영역(또는, 데드 스페이스)이 증가하는 문제점이 발생할 수 있다.
본 발명의 일 목적은, 구동 주파수 가변시 플리커 현상을 방지함과 동시에, 고해상도를 구현할 수 있는 표시 장치의 화소를 제공하는 것이다.
상기 과제를 해결하기 위한 표시 장치의 화소는, 발광 소자, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 상기 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 상기 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터, 상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터, 상기 제2 노드와 상기 발광 소자의 애노드와 연결되는 제4 노드 사이에 연결되는 제7 트랜지스터, 및 상기 제5 노드와 바이어스 전원 사이에 연결되는 제9 트랜지스터를 포함한다.
상기 제6 트랜지스터, 상기 7 트랜지스터, 및 상기 제9 트랜지스터 각각의 게이트 전극은 동일한 발광 제어 라인에 연결된다.
상기 제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고, 상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결될 수 있다.
상기 제6 트랜지스터 및 상기 제7 트랜지스터는 P타입의 박막 트랜지스터이고, 상기 제8 트랜지스터 및 상기 제9 트랜지스터는 N타입의 박막 트랜지스터일 수 있다.
상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터, 및 기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제8 트랜지스터, 및 상기 제9 트랜지스터는 N타입의 박막 트랜지스터일 수 있다.
제2 트랜지스터는, 제1 스캔 신호에 의해 턴-온되고, 제3 트랜지스터는, 제2 스캔 신호에 의해 턴-온되고, 제4 트랜지스터는, 제3 스캔 신호에 의해 턴-온되고, 제5 트랜지스터는, 상기 제2 스캔 신호에 의해 턴-온되고, 제6 트랜지스터는, 상기 발광 제어 신호에 의해 턴-오프되고, 제7 트랜지스터는, 상기 발광 제어 신호에 의해 턴-오프되고, 제8 트랜지스터는, 상기 발광 제어 신호에 의해 턴-온되고, 제9 트랜지스터는, 상기 발광 제어 신호에 의해 턴-온되는 것을 특징으로 할 수 있다.
상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 더 포함할 수 있다.
상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터, 및 상기 제1 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 제4 노드와 상기 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고, 상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결될 수 있다.
상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터, 기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터, 및 상기 제4 노드와 상기 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고, 상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결될 수 있다.
상기 발광 제어 신호가 공급되는 기간 동안, 상기 제3 스캔 신호, 상기 제2 스캔 신호, 및 상기 제1 스캔 신호가 순차적으로 제공될 수 있다.
상기 발광 제어 신호에 의해 상기 제8 트랜지스터가 턴-온되는 경우, 상기 제4 노드에 상기 애노드 초기화 전원의 전압이 공급되고, 상기 발광 제어 신호에 의해 상기 제9 트랜지스터가 턴-온되는 경우, 상기 제5 노드에 상기 바이어스 전원의 전압이 공급될 수 있다.
상기 제3 스캔 신호에 의해 상기 제4 트랜지스터가 턴-온되는 경우, 상기 제1 노드에 상기 초기화 전원의 전압이 공급될 수 있다.
상기 제2 스캔 신호에 의해 상기 제3 트랜지스터가 턴-온되는 경우, 상기 제1 노드 및 상기 제2 노드가 다이오드 연결 형태를 가질 수 있다.
상기 발광 제어 신호에 의해 상기 제9 트랜지스터가 턴-온되는 경우, 상기 제1 노드의 전압은, 상기 바이어스 전원의 전압 및 상기 제1 트랜지스터의 문턱 전압의 차이 값일 수 있다.
상기 제1 스캔 신호에 의해 상기 제2 트랜지스터가 턴-온되는 경우, 상기 데이터 라인으로부터 상기 제3 노드로 데이터 신호가 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 화소는, 화소 회로를 N타입 트랜지스터 및 P타입 트랜지스터를 포함하도록 구성하고, 일부 트랜지스터를 스캔 신호 대신 발광 제어 신호로 통합 제어함으로써, 구동 주파수 가변 시 플리커 현상을 방지함과 동시에, 고해상도를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3a 내지 도 3e는 표시 스캔 기간에서 도 2에 도시된 화소의 동작을 설명하기 위한 파형도들이다.
도 4a 내지 도 4c는 자가 스캔 기간에서 도 2에 도시된 화소의 동작을 설명하기 위한 파형도들이다.
도 5는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법의 일 예를 설명하기 위한 개념도이다.
도 6a는 본 발명의 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 6b 및 도 6c는 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 7a는 본 발명의 또 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 7b는 본 발명의 또 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 8a는 본 발명의 또 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 8b는 본 발명의 또 다른 실시예에 따른 화소를 나타내는 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200, 300, 400), 발광 구동부(500), 데이터 구동부(600), 및 타이밍 제어부(700)를 포함할 수 있다.
스캔 구동부(200, 300, 400)는 제1 스캔 구동부(200), 제2 스캔 구동부(300), 및 제3 스캔 구동부(400)의 구성 및 동작으로 구분될 수 있다. 다만, 상기 스캔 구동부(200, 300, 400)의 구분은 설명의 편의를 위한 것이며, 설계에 따라 스캔 구동부(200, 300, 400)의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수 있다.
일 실시예에서, 표시 장치(1000)는 제1 전원(VDD), 제2 전원(VSS), 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압을 표시 패널(100)에 공급하기 위하여 도시되지 않은 전원 공급부를 더 포함할 수 있다.
전원 공급부는 스캔 신호, 제어 신호 및/또는 발광 제어 신호의 게이트 온(gate-on) 레벨 및 게이트 오프(gate-off) 레벨을 결정하는 로우(low) 전원(저전원) 및 하이(high) 전원(고전원)을 스캔 구동부(200, 300, 400), 및/또는 발광 구동부(500)에 공급할 수 있다. 로우 전원은 하이 전원보다 낮은 전압 레벨을 가질 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원) 제6 전원(Vbs)(또는, 바이어스 전원), 로우 전원, 및 하이 전원 중 적어도 하나는 타이밍 제어부(700) 또는 데이터 구동부(600)로부터 공급될 수도 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자의 구동을 위한 전압들을 생성할 수 있다. 일 실시예에서, 제2 전원(VSS)의 전압 레벨은 제1 전원(VDD)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 전원(VDD)의 전압은 양(positive)의 전압이고, 제2 전원(VSS)의 전압은 음(negative)의 전압일 수 있다.
기준 전원(VREF)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 기준 전원(VREF)의 전압에 의해 화소(PX)에 포함되는 커패시터 및/또는 트랜지스터가 초기화될 수 있다. 기준 전원(VREF)은 양의 전압일 수 있다.
초기화 전원(Vint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vint)의 전압에 의해 화소(PX)에 포함되는 구동 트랜지스터가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다.
애노드 초기화 전원(Vaint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 애노드 초기화 전원(Vaint)의 전압에 의해 화소(PX)에 포함되는 발광 소자의 애노드가 초기화될 수 있다. 애노드 초기화 전원(Vaint)은 음의 전압일 수 있다.
바이어스 전원(Vbs)은 화소(PX)에 포함되는 구동 트랜지스터의 소스 전극에 소정의 온-바이어스 전압을 공급하기 위한 전원일 수 있다. 바이어스 전원(Vbs)은 양의 전압일 수 있다. 일 실시예에서, 바이어스 전원(Vbs)의 전압은 블랙 계조의 데이터 전압과 유사한 수준일 수 있다.
일 실시예에 따른 표시 장치(1000)는 구동 조건에 따라 다양한 영상 리프레시 레이트(refresh rate, 구동 주파수, 또는 화면 재생률)로 영상을 표시할 수 있다. 영상 리프레시 레이트는 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 신호가 기입되는 빈도수이다. 예를 들어, 영상 리프레시 레이트는 화면 스캔율, 화면 재생 빈도수라도고 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다.
일 실시예에서, 영상 리프레시 레이트에 대응하여, 하나의 수평 라인(또는, 화소행)에 대한 데이터 구동부(600)의 출력 주파수 및/또는 기입 스캔 신호를 출력하는 제1 스캔 구동부(200)의 출력 주파수가 결정될 수 있다. 예를 들어, 동영상 구동을 위한 리프레시 레이트는 약 60Hz 이상(예를 들어, 120Hz)의 주파수일 수 있다.
일 실시예에서, 표시 장치(1000)는, 구동 조건에 따라, 하나의 수평 라인(또는, 화소행)에 대한 스캔 구동부(200, 300, 400)의 출력 주파수 및 이에 대응하는 데이터 구동부(600)의 출력 주파수를 조절할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 영상 리프레시 레이트들에 대응하여 영상을 표시할 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 120Hz 이상의 영상 리프레시 레이트(예를 들어, 240Hz, 480Hz)로도 영상을 표시할 수 있다.
표시 패널(100)은 데이터 라인(DL)들, 스캔 라인들(SL1, SL2, SL3), 및 발광 제어 라인(EL)과 각각 연결되는 화소(PX)들을 포함할 수 있다. 화소(PX)들은 외부로부터 기준 전원(VREF), 제1 전원(VDD), 제2 전원(VSS), 초기화 전원(Vint), 애노드 초기화 전원(Vaint), 및 바이어스 전원(Vbs)의 전압들을 공급받을 수 있다. 일 실시예에서, 제i 행, 제j(단, i, j는 자연수) 열에 배치되는 화소(PX)는 제i 화소행에 대응하는 스캔 라인들(SL1i, SL2i, SL3i), 제i 화소행에 대응하는 발광 제어 라인들(ELi), 및 제j 화소열에 대응하는 데이터 라인(DLj)에 연결될 수 있다.
본 발명의 실시예에서는 화소(PX)의 회로 구조에 대응하여 화소(PX)에 연결되는 신호선들(SL1, SL2, SL3, EL, DL)은 다양하게 설정될 수 있다.
타이밍 제어부(700)는 외부로부터 공급되는 동기 신호들에 대응하여 제1 구동 제어 신호(SCS1), 제2 구동 제어 신호(SCS2), 및 제3 구동 제어 신호(SCS3), 제4 구동 제어 신호(ECS), 및 제5 구동 제어 신호(DCS)를 생성할 수 있다. 제1 구동 제어 신호(SCS1)는 제1 스캔 구동부(200)로 공급되고, 제2 구동 제어 신호(SCS2)는 제2 스캔 구동부(300)로 공급되며, 제3 구동 제어 신호(SCS3)는 제3 스캔 구동부(400)로 공급되고, 제4 구동 제어 신호(ECS)는 발광 구동부(500)로 공급되고, 제5 구동 제어 신호(DCS)는 데이터 구동부(600)로 공급될 수 있다. 또한, 타이밍 제어부(700)는 외부로부터 공급되는 입력 영상 데이터를 영상 데이터(RGB)로 재정렬하여 데이터 구동부(600)에 공급할 수 있다.
제1 구동 제어 신호(SCS1)에는 제1 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제1 스캔 스타트 펄스는 제1 스캔 구동부(200)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제2 구동 제어 신호(SCS2)에는 제2 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제2 스캔 스타트 펄스는 제2 스캔 구동부(300)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제2 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제3 구동 제어 신호(SCS3)에는 제3 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제3 스캔 스타트 펄스는 제3 스캔 구동부(400)로부터 출력되는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제3 스캔 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제4 구동 제어 신호(ECS)에는 제1 발광 제어 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 제1 발광 제어 스타트 펄스는 발광 구동부(500)로부터 출력되는 발광 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 제1 발광 제어 스타트 펄스를 시프트시키기 위해 사용될 수 있다.
제5 구동 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 이용될 수 있다.
제1 스캔 구동부(200)는 타이밍 제어부(700)로부터 제1 구동 제어 신호(SCS1)를 수신하고, 제1 구동 제어 신호(SCS1)에 기초하여 제1 스캔 라인(SL1)들로 스캔 신호(예를 들어, 제1 스캔 신호)를 공급할 수 있다. 예를 들어, 제1 스캔 구동부(200)는 제1 스캔 라인(SL1)들로 제1 스캔 신호를 순차적으로 공급할 수 있다. 제1 스캔 신호가 순차적으로 공급되면, 화소(PX)들은 수평 라인 단위(또는, 화소행 단위)로 선택되며, 데이터 신호가 화소(PX)들에 공급될 수 있다. 즉, 제1 스캔 신호는 데이터 기입에 이용되는 신호일 수 있다.
제1 스캔 신호는 게이트 온 레벨(예를 들어, 하이 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제1 스캔 신호를 수신하는 트랜지스터는 제1 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
제1 스캔 구동부(200)는 한 프레임의 표시 스캔 기간에 제1 스캔 라인(SL1)들로 스캔 신호를 공급할 수 있다. 일례로, 제1 스캔 구동부(200)는 표시 스캔 기간 동안 제1 스캔 라인(SL1)들 각각으로 적어도 하나의 스캔 신호를 공급할 수 있다.
제2 스캔 구동부(300)는 타이밍 제어부(700)로부터 제2 구동 제어 신호(SCS2)를 수신하고, 제2 구동 제어 신호(SCS2)에 기초하여 제2 스캔 라인(SL2)들로 스캔 신호(예를 들어, 제2 스캔 신호)를 공급할 수 있다. 예를 들어, 제2 스캔 구동부(300)는 제2 스캔 라인(SL2)들로 제2 스캔 신호를 순차적으로 공급할 수 있다. 제2 스캔 신호는 화소(PX)들에 포함되는 트랜지스터 및 커패시터의 초기화 및/또는 문턱 전압(threshold voltage; Vth) 보상을 위해 공급될 수 있다. 제2 스캔 신호가 공급되면, 화소(PX)들은 문턱 전압 보상 및/또는 초기화 동작을 수행할 수 있다. 제2 스캔 신호는 게이트 온 레벨(예를 들어, 하이 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제2 스캔 신호를 수신하는 트랜지스터는 제2 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
제2 스캔 구동부(300)는 한 프레임의 표시 스캔 기간 동안 제2 스캔 라인(SL2)들로 스캔 신호를 공급할 수 있다. 일례로, 제2 스캔 구동부(300)는 표시 스캔 기간 동안 제2 스캔 라인(SL2)들 각각으로 적어도 하나의 스캔 신호를 공급할 수 있다.
제3 스캔 구동부(400)는 타이밍 제어부(700)로부터 제3 구동 제어 신호(SCS3)를 수신하고, 제3 구동 제어 신호(SCS3)에 기초하여 제3 스캔 라인(SL3)들로 스캔 신호(예를 들어, 제3 스캔 신호)를 공급할 수 있다. 예를 들어, 제3 스캔 구동부(400)는 제3 스캔 라인(SL3)들로 제3 스캔 신호를 순차적으로 공급할 수 있다. 제3 스캔 신호는 화소(PX)들에 포함되는 구동 트랜지스터의 초기화 및/또는 화소(PX)들에 포함되는 커패시터의 초기화를 위해 공급될 수 있다. 제3 스캔 신호가 공급되면, 화소(PX)들은 구동 트랜지스터의 초기화 및/또는 커패시터의 초기화 동작을 수행할 수 있다.
제3 스캔 신호는 게이트 온 레벨(예를 들어, 하이 전압)로 설정될 수 있다. 화소(PX)에 포함되며 제3 스캔 신호를 수신하는 트랜지스터는 제3 스캔 신호가 공급될 때 턴-온 상태로 설정될 수 있다.
발광 구동부(500)는 타이밍 제어부(700)로부터 제4 구동 제어 신호(ECS)를 수신하고, 제4 구동 제어 신호(ECS)에 기초하여 발광 제어 라인(EL)들로 발광 제어 신호를 공급할 수 있다.
발광 제어 신호가 공급되면, 화소(PX)들이 수평 라인 단위(또는, 화소행 단위)로 비발광될 수 있다.
일 실시예에서, 한 프레임 기간 내에서, 발광 제어 라인(EL)으로 공급되는 발광 제어 신호들은 소정 주기마다 반복적으로 공급될 수 있다. 이에 따라, 영상 리프레시 레이트가 감소되는 경우, 하나의 프레임 기간 내에서 발광 제어 신호들을 공급하는 동작의 반복 횟수가 증가될 수 있다.
데이터 구동부(600)는 타이밍 제어부(700)로부터 제5 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(600)는 제5 구동 제어 신호(DCS)에 대응하여 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다. 데이터 라인(DL)들로 공급된 데이터 신호는 스캔 신호(예를 들어, 제1 스캔 신호)에 의하여 선택된 화소(PX)들로 공급될 수 있다. 이를 위하여, 데이터 구동부(600)는 스캔 신호와 동기되도록 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다.
일 실시예에서, 데이터 구동부(600)는 영상 리프레시 레이트에 대응하여 한 프레임 기간 동안 데이터 라인(DL)들로 데이터 신호를 공급할 수 있다. 예를 들어, 데이터 구동부(600)는 제1 스캔 라인(SL1)들로 공급되는 스캔 신호와 동기되도록 데이터 신호를 공급될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다. 도 2에서는 설명의 편의를 위하여 제i 수평 라인(또는, 제i 화소행)에 위치되며 제j 데이터 라인(DLj)과 접속된 화소(PX)를 도시하기로 한다.
도 2를 참조하면, 화소(PX)는 발광 소자(LD), 제1 내지 제9 트랜지스터들(T1 내지 T9), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
발광 소자(LD)의 제1 전극은 제7 트랜지스터(T7)를 경유하여 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)(또는, 제2 노드(N2))에 연결되고, 발광 소자(LD)의 제2 전극은 제2 전원(VSS)에 연결될 수 있다. 구체적으로, 발광 소자(LD)의 제1 전극은 제7 트랜지스터(T7)의 일 전극 및 제8 트랜지스터(T8)의 일 전극이 공통으로 연결되는 제4 노드(N4)를 경유하여 제1 트랜지스터(T1)의 제2 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 제6 트랜지스터(T6)를 경유하여 제1 전원(VDD)과 접속되고, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 제1 전극에 접속될 수 있다. 제1 트랜지스터(T1)는 구동 전류를 생성하여 발광 소자(LD)에 제공할 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 화소(PX)의 구동 트랜지스터로서 기능할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이의 전압 차에 대응하는 전압을 저장할 수 있다.
제2 커패시터(C2)는 제1 전원(VDD)과 제3 노드(N3) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제1 전원(VDD)과 제3 노드(N3) 사이의 전압 차에 대응하는 전압을 저장할 수 있다. 제2 커패시터(C2)의 일 전극이 정전압원인 제1 전원(VDD)에 연결되고 타 전극이 제3 노드(N3)에 연결됨에 따라, 제2 커패시터(C2)는 표시 스캔 기간에서 제2 트랜지스터(T2)를 통해 제3 노드(N3)로 기입된 데이터 신호(또는, 데이터 전압)를 데이터 신호가 기입되지 않는 자가 스캔 기간 동안 유지시킬 수 있다. 즉, 제2 커패시터(C2)는 제3 노드(N3)의 전압을 안정화시킬 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLj)과 제3 노드(N3) 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1i)에 연결되어, 제1 스캔 신호를 수신할 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(SL1i)으로 제1 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제3 노드(N3)를 전기적으로 연결시킬 수 있다. 이에 따라, 데이터 신호(또는, 데이터 전압)가 제3 노드(N3)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극(또는, 드레인 전극)에 대응하는 제2 노드(N2) 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2i)에 연결되어, 제2 스캔 신호를 수신할 수 있다. 제3 트랜지스터(T3)는 제2 스캔 라인(SL2i)으로 제2 스캔 신호가 공급될 때 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결시킬 수 있다. 제3 트랜지스터(T3)의 턴-온에 의해, 제1 트랜지스터(T1)가 다이오드 연결 형태를 가질 수 있다. 제1 트랜지스터(T1)가 다이오드 연결 형태를 갖는 경우, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
제4 트랜지스터(T4)는 초기화 전원(Vint)과 제1 노드(N1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 라인(SL3i)에 연결되어, 제3 스캔 신호를 수신할 수 있다. 제4 트랜지스터(T4)는 제3 스캔 라인(SL3i)으로 제3 스캔 신호가 공급될 때 턴-온되어, 초기화 전원(Vint)과 제1 노드(N1)를 전기적으로 연결시킬 수 있다. 이에 따라, 제1 노드(N1)에 초기화 전원(Vint)의 전압이 공급될 수 있다. 따라서, 제1 노드(N1)의 전압이 초기화 전원(Vint)의 전압으로 초기화될 수 있다.
제5 트랜지스터(T5)는 기준 전원(VREF)과 제3 노드(N3) 사이에 연결될 수 있다. 제5 트랜지스터(T5)는 스캔 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극은 제2 스캔 라인(SL2i)에 연결되어, 제2 스캔 신호를 수신할 수 있다. 제5 트랜지스터(T5)는 제2 스캔 라인(SL2i)으로 제2 스캔 신호가 공급될 때 턴-온되어, 기준 전원(VREF)과 제3 노드(N3)를 전기적으로 연결시킬 수 있다. 이에 따라, 제3 노드(N3)에 기준 전원(VREF)의 전압이 공급될 수 있다. 따라서, 제3 노드(N3)의 전압이 기준 전원(VREF)의 전압으로 초기화될 수 있다.
한편, 제3 및 제5 트랜지스터들(T3, T5)의 게이트 전극들은 동일한 스캔 라인(즉, 제2 스캔 라인(SL2i))에 연결되므로, 동시에 턴-오프 또는 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 제1 전극(또는, 제5 노드(N5)) 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(ELi)에 연결되어, 발광 제어 신호를 수신할 수 있다. 제6 트랜지스터(T6)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에는 턴-온될 수 있다. 턴-온 상태의 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제1 전극을 제1 전원(VDD)에 연결할 수 있다.
제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 제2 전극에 대응하는 제2 노드(N2)와 발광 소자(LD)의 애노드(또는, 제4 노드(N4)) 사이에 연결될 수 있다. 제7 트랜지스터(T7)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 발광 제어 라인(ELi)에 연결되어, 발광 제어 신호를 수신할 수 있다. 제7 트랜지스터(T7)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에는 턴-온될 수 있다. 턴-온 상태의 제7 트랜지스터(T7)는 제2 노드(N2)와 제4 노드(N4)를 전기적으로 연결할 수 있다.
한편, 제6 및 제7 트랜지스터들(T6, T7)의 게이트 전극들은 동일한 발광 제어 라인(ELi)에 연결되므로, 동시에 턴-오프 또는 턴-온될 수 있다. 제6 및 제7 트랜지스터들(T6, T7)이 모두 턴-온되는 경우, 발광 소자(LD)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있다.
제8 트랜지스터(T8)는 발광 소자(LD)(또는, 제4 노드(N4))와 애노드 초기화 전원(Vaint) 사이에 연결될 수 있다. 제8 트랜지스터(T8)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제8 트랜지스터(T8)의 게이트 전극은 발광 제어 라인(ELi)에 연결되어, 발광 제어 신호를 수신할 수 있다. 제8 트랜지스터(T8)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-온되어, 애노드 초기화 전원(Vaint)과 제4 노드(N4)를 전기적으로 연결시킬 수 있다. 이에 따라, 제4 노드(N4)(또는, 발광 소자(LD)의 애노드)의 전압이 애노드 초기화 전원(Vaint)의 전압으로 초기화될 수 있다.
발광 소자(LD)의 애노드로 애노드 초기화 전원(Vaint)의 전압이 공급되면, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 기생 커패시터에 충전된 잔류 전압이 방전(제거)됨에 따라 의도치 않은 미세 발광이 방지될 수 있다. 따라서, 화소(PX)의 블랙 표현 능력이 향상될 수 있다.
제9 트랜지스터(T9)는 제1 트랜지스터(T1)의 제1 전극(또는, 제5 노드(N5))과 바이어스 전원(Vbs) 사이에 연결될 수 있다. 제9 트랜지스터(T9)는 발광 제어 신호를 수신하는 게이트 전극을 포함할 수 있다. 예를 들어, 제9 트랜지스터(T9)의 게이트 전극은 발광 제어 라인(ELi)에 연결되어, 발광 제어 신호를 수신할 수 있다. 제9 트랜지스터(T9)는 발광 제어 라인(ELi)으로 발광 제어 신호가 공급될 때 턴-온되어, 제5 노드(N5)와 바이어스 전원(Vbs)을 전기적으로 연결시킬 수 있다.
도 1을 참조하여 설명한 바와 같이, 제9 트랜지스터(T9)는 양의 전압을 갖는 바이어스 전원(Vbs)에 기초하여 제1 트랜지스터(T1)의 제1 전극에 고전압을 공급할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 온-바이어스 상태를 가질 수 있다.
한편, 제2 트랜지스터(T2)가 턴-온되는 기간과 제3 트랜지스터(T3)가 턴-온되는 기간은 중첩하지 않는다. 예를 들어, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행되고, 제2 트랜지스터(T2)가 턴-온되면, 데이터 기입이 수행될 수 있다. 따라서, 문턱 전압 보상 기간과 데이터 기입 기간이 서로 분리될 수 있다.
한 프레임 기간의 길이가 길어지는 저주파 구동에서는 인접한 화소 간의 계조 차이로 인한 히스테리시스 차이가 심하게 발생될 수 있다. 따라서, 인접한 화소들의 구동 트랜지스터들의 문턱 전압 시프트량의 차이가 발생되고, 이로 인한 화면 끌림(고스트 현상)이 시인될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제9 트랜지스터(T9)를 이용하여, 주기적으로 구동 트랜지스터(예: 제1 트랜지스터(T1))의 소스 전극에 일정한 전압으로 바이어스를 인가할 수 있다. 따라서, 인접한 화소들 사이의 계조 차이로 인한 히스테리시스 편차가 제거되고, 이로 인한 화면 끌림이 저감(제거)될 수 있다.
일 실시예에서, 제1, 제6, 및 제7 트랜지스터들(T1, T6, T7)은 P타입의 LTPS(Low-Temperature Poly-Silicon) 박막 트랜지스터이고, 제2, 제3, 제4, 제5, 제8, 및 제9 트랜지스터들(T2, T3, T4, T5, T8, T9)는 N타입의 산화물 반도체 박막 트랜지스터일 수 있다. 한편, 제6, 제7, 제8, 및 제9 트랜지스터들(T6, T7, T8, T9) 각각의 게이트 전극은 모두 발광 제어 라인(ELi)에 연결되나, 제6 및 제7 트랜지스터들(T6, T7)은 P타입의 박막 트랜지스터이고, 제8 및 제9 트랜지스터들(T8, T9)은 N타입의 박막 트랜지스터이므로, 동일한 레벨의 발광 제어 신호에 대응하여, 제6 및 제7 트랜지스터들(T6, T7)과 제8 및 제9 트랜지스터들(T8, T9)은 반대로 동작할 수 있다.
도 3a 내지 도 3e는 표시 스캔 기간에서 도 2에 도시된 화소의 동작을 설명하기 위한 파형도들이다.
도 2 및 도 3a를 참조하면, 화소(PX)는 표시 스캔 기간(DSP) 동안 영상 표시를 위한 신호들을 공급받을 수 있다. 표시 스캔 기간(DSP)은 출력 영상에 실제로 대응하는 데이터 신호(DVj)가 기입되는 기간을 포함할 수 있다.
표시 스캔 기간(DSP)의 제1 시점(t1)부터 제7 시점(t7) 동안 발광 제어 라인들(ELi)로 발광 제어 신호(EMi)가 공급될 수 있다. 이에 따라, 제1 시점(t1)부터 제7 시점(t7) 동안 제6 및 제7 트랜지스터들(T6, T7)은 턴-오프되고, 제8 및 제9 트랜지스터들(T8, T9)은 턴-온될 수 있다.
제6 및 제7 트랜지스터들(T6, T7)이 턴-오프 상태인 경우, 화소(PX)는 비발광 상태이고, 제6 및 제7 트랜지스터들(T6, T7)이 턴-온되는 경우, 화소(PX)는 발광할 수 있다.
발광 제어 신호(EMi)가 공급되는 동안, 제1 시점(t1)부터 제2 시점(t2)까지의 제1 기간(P1a)에서 제3 스캔 라인(SL3i)로 제3 스캔 신호(GIi)가 공급되고, 제3 시점(t3)부터 제4 시점(t4)까지의 제2 기간(P2a)에서 제2 스캔 라인(SL2i)로 제2 스캔 신호(GCi)가 공급되고, 제5 시점(t5)부터 제6 시점(t6)까지의 제3 기간(P3a)에서 제1 스캔 라인(SL1i)로 제1 스캔 신호(GWi)가 공급될 수 있다.
이 때, 제1 기간(P1a)은 제1 트랜지스터(T1)의 게이트 전극을 초기화하는 기간이고, 제2 기간(P2a)은 제1 트랜지스터(T1)의 문턱 전압을 보상하는 기간이고, 제3 기간(P3a)은 데이터 신호(DVj)가 기입되는 기간이고, 제4 기간(P4a)은 발광 기간(또는, 제1 발광 기간)일 수 있다.
도 2 및 도 3b를 참조하면, 제1 기간(P1a) 동안 발광 제어 신호(EMi)의 공급이 유지되고, 제3 스캔 신호(GIi)가 공급될 수 있다.
제8 트랜지스터(T8)가 턴-온되는 경우, 제4 노드(N4)에 애노드 초기화 전원(Vaint)의 전압이 공급될 수 있다. 즉, 제1 기간(P1a) 동안 발광 소자(LD)의 애노드는 초기화될 수 있다.
제9 트랜지스터(T9)가 턴-온되는 경우, 제5 노드(N5)에 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 양의 전압을 갖는 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 즉, 제1 기간(P1a) 동안 제1 트랜지스터(T1)에 온-바이어스 전압이 인가될 수 있다.
제1 시점(t1)에서 제3 스캔 신호(GIi)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 제2 시점(t2)에서 제3 스캔 신호(GIi)는 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제1 기간(P1a) 동안 제4 트랜지스터(T4)는 턴-온되므로, 제1 노드(N1)로 초기화 전원(Vint)의 전압이 공급될 수 있다. 즉, 제1 기간(P1a) 동안 제1 트랜지스터(T1)의 게이트 전극이 초기화될 수 있다.
도 2 및 도 3c를 참조하면, 제2 기간(P2a) 동안 발광 제어 신호(EMi)의 공급이 유지되고, 제2 스캔 신호(GCi)가 공급될 수 있다.
제8 트랜지스터(T8)가 턴-온 상태가 유지되는 경우, 제4 노드(N4)에 애노드 초기화 전원(Vaint)의 전압이 공급될 수 있다. 즉, 제2 기간(P2a) 동안에도 발광 소자(LD)의 애노드는 초기화될 수 있다.
제3 시점(t3)에서 제2 스캔 신호(GCi)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 제4 시점(t4)에서 제2 스캔 신호(GCi)는 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다.
이에 따라, 제2 기간(P2a) 동안 제3 트랜지스터(T3)는 턴-온되므로, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결시킬 수 있다. 제3 트랜지스터(T3)의 턴-온에 의해, 제1 트랜지스터(T1)가 다이오드 연결 형태를 가질 수 있다. 제1 트랜지스터(T1)가 다이오드 연결 형태를 갖는 경우, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 이 때, 제9 트랜지스터(T9)가 턴-온 상태이므로, 바이어스 전원(Vbs)의 전압이 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)로 공급될 수 있다. 즉, 도 2에 도시된 화소(PX)는, 가변하는 데이터 전압이 아닌 정전압의 바이어스 전원(Vbs)의 전압으로, 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
또한, 제2 기간(P2a) 동안 게이트 온 레벨의 제2 스캔 신호(GCi)에 의해, 제5 트랜지스터(T5)가 턴-온되므로, 제3 노드(N3)로 기준 전원(VREF)의 전압이 공급될 수 있다. 즉, 제2 기간(P2a) 동안 제3 노드(N3)가 초기화될 수 있다.
도 2 및 도 3d를 참조하면, 제3 기간(P3a) 동안 발광 제어 신호(EMi)의 공급이 유지되고, 제1 스캔 신호(GWi)가 공급될 수 있다.
제8 트랜지스터(T8)가 턴-온 상태가 유지되는 경우, 제4 노드(N4)에 애노드 초기화 전원(Vaint)의 전압이 공급될 수 있다. 즉, 제3 기간(P3a) 동안에도 발광 소자(LD)의 애노드는 초기화될 수 있다.
제9 트랜지스터(T9)가 턴-온 상태가 유지되고, 제3 트랜지스터(T3)가 턴-오프되는 경우, 제5 노드(N5)에 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 양의 전압을 갖는 바이어스 전원(Vbs)의 전압이 다시 공급될 수 있다. 즉, 제3 기간(P3a) 동안 제1 트랜지스터(T1)에 온-바이어스 전압이 재 인가될 수 있다.
제5 시점(t5)에서 제1 스캔 신호(GWi)는 게이트 오프 레벨로부터 게이트 온 레벨로 천이되고, 제6 시점(t6)에서 제1 스캔 신호(GWi)는 게이트 온 레벨로부터 게이트 오프 레벨로 천이될 수 있다. 이에 따라, 제3 기간(P3a) 동안 제2 트랜지스터(T2)는 턴-온되므로, 데이터 라인(DLj)과 제3 노드(N3)가 전기적으로 연결되므로, 데이터 신호(DVj)가 제3 노드(N3)로 공급될 수 있다.
제1 노드(N1)는 제1 커패시터(C1)에 의해 제3 노드(N3)와 연결되므로, 제1 노드(N1)에는 제3 노드(N3)의 전압의 변화량(즉, "DATA - VREF")이 반영될 수 있다. 여기서, DATA는 데이터 신호(DVj)에 대응하는 전압, VREF는 기준 전원(VREF)의 전압일 수 있다.
즉, 제3 기간(P3a) 동안 데이터 신호(DVj)가 화소(PX)에 기입될 수 있다.
도 2 및 도 3e를 참조하면, 제4 기간(P4a) 동안 제1 내지 제3 스캔 신호들(GWi, GCi, GIi) 및 발광 제어 신호(EMi)가 공급되지 않을 수 있다.
발광 제어 신호(EMi)가 공급되지 않는 경우, 제6 및 제7 트랜지스터들(T6, T7)은 턴-온되고, 제8 및 제9 트랜지스터들(T8, T9)은 턴-오프될 수 있다. 제6 및 제7 트랜지스터들(T6, T7)이 모두 턴-온되는 경우, 발광 소자(LD)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있다. 즉, 제4 기간(P4a) 동안 화소(PX)는 발광할 수 있다.
이와 같이, 도 2에 도시된 화소(PX)는 제6 및 제7 트랜지스터(T6, T7)를 P타입의 LTPS(Low-Temperature Poly-Silicon) 박막 트랜지스터로 구성하고, 제8 및 제9 트랜지스터(T8, T9)를 N타입의 산화물 반도체 박막 트랜지스터로 구성하고, 제6, 제7, 제8, 제9 트랜지스터들(T6, T7, T8, T9) 각각의 게이트 전극을 동일한 발광 제어 라인(Eli)에 연결하여 통합 제어함으로써, 보다 적은 개수의 신호 제어 라인(예: 스캔 라인들, 발광 제어 라인)을 사용하여, 화소(PX)의 초기화, 문턱 전압 보상, 데이터 기입, 및 바이어스 전원(Vbs)의 전압 인가를 수행할 수 있다. 한편, 화소(PX)에 포함되는 신호 제어 라인의 개수는 감소하므로, 고해상도의 표시 패널(100)의 구현이 가능하고, 감소한 신호 제어 라인에 대응하여 스캔 구동부 및/또는 발광 구동부의 개수를 줄일 수 있으므로, 표시 패널(100)의 데드 스페이스를 최소화할 수 있다.
도 4a 내지 도 4c는 자가 스캔 기간에서 도 2에 도시된 화소의 동작을 설명하기 위한 파형도들이다.
도 2, 도 3a, 및 도 4a를 참조하면, 표시 스캔 기간(DSP)에서 출력되는 영상의 휘도를 유지하기 위해, 자가 스캔 기간(SSP)에 제1 트랜지스터(T1)의 제1 전극(또는, 제5 노드(N5))에 바이어스 전원(Vbs)의 전압이 인가될 수 있다.
영상 프레임 레이트에 따라 한 프레임은 적어도 하나의 자가 스캔 기간(SSP)을 포함할 수 있다. 자가 스캔 기간(SSP)은 제5 기간(P1b)의 온-바이어스 기간, 및 제6 기간(P2b)의 발광 기간(또는, 제2 발광 기간)을 포함할 수 있다.
자가 스캔 기간(SSP)의 제8 시점(t8)부터 제9 시점(t9) 동안 발광 제어 라인들(ELi)로 발광 제어 신호(EMi)가 공급될 수 있다. 이에 따라, 제8 시점(t8)부터 제9 시점(t9) 동안 제6 및 제7 트랜지스터들(T6, T7)은 턴-오프되고, 제8 및 제9 트랜지스터들(T8, T9)은 턴-온될 수 있다. 제6 및 제7 트랜지스터들(T6, T7)이 턴-오프 상태인 경우, 화소(PX)는 비발광 상태이고, 제6 및 제7 트랜지스터들(T6, T7)이 턴-온되는 경우, 화소(PX)는 발광할 수 있다.
자가 스캔 기간(SSP)에서 발광 제어 신호(EMi)가 공급되는 동안에도, 제1 내지 제3 스캔 신호들(GWi, GCi, GIi)은 공급되지 않을 수 있다.
도 2 및 도 4b를 참조하면, 제5 기간(P1b) 동안 발광 제어 신호(EMi)의 공급이 유지되고, 제1 내지 제3 스캔 신호들(GWi, GCi, GIi)은 공급되지 않을 수 있다.
제8 트랜지스터(T8)가 턴-온되는 경우, 제4 노드(N4)에 애노드 초기화 전원(Vaint)의 전압이 공급될 수 있다. 즉, 제5 기간(P1b) 동안 발광 소자(LD)의 애노드는 초기화될 수 있다.
제9 트랜지스터(T9)가 턴-온되는 경우, 제5 노드(N5)에 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 양의 전압을 갖는 바이어스 전원(Vbs)의 전압이 공급될 수 있다. 즉, 제5 기간(P1b) 동안 제1 트랜지스터(T1)에 온-바이어스 전압이 인가될 수 있다.
도 2 및 도 4c를 참조하면, 제6 기간(P2b) 동안 제1 내지 제3 스캔 신호들(GWi, GCi, GIi) 및 발광 제어 신호(EMi)가 공급되지 않을 수 있다.
발광 제어 신호(EMi)가 공급되지 않는 경우, 제6 및 제7 트랜지스터들(T6, T7)은 턴-온되고, 제8 및 제9 트랜지스터들(T8, T9)은 턴-오프될 수 있다. 제6 및 제7 트랜지스터들(T6, T7)이 모두 턴-온되는 경우, 발광 소자(LD)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있다. 즉, 제6 기간(P2b) 동안 화소(PX)는 발광할 수 있다.
이와 같이, 자가 스캔 기간(SSP)에서 데이터 구동부(도 1의 600)는 화소(PX)에 데이터 신호를 공급하지 않을 수 있다. 따라서, 소비 전력이 더욱 저감될 수 있다.
도 5는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법의 일 예를 설명하기 위한 개념도이다.
도 1 내지 도 5를 참조하면, 화소(PX)는, 표시 스캔 기간(DSP)에서 도 3a 내지 도 3e의 동작을 수행하고, 자가 스캔 기간(SSP)에 도 4a 내지 도 4c의 동작을 수행할 수 있다.
일 실시예에서, 표시 스캔 기간(DSP)과 자가 스캔 기간(SSP)의 길이는 실질적으로 동일할 수 있다. 다만, 한 프레임 기간에 포함되는 자가 스캔 기간(SSP)들의 개수는 영상 리프레시 레이트(RR)에 따라 결정될 수 있다.
도 5에 도시된 바와 같이, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 스캔 기간(DSP) 및 하나의 자가 스캔 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 120Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 2회씩 반복할 수 있다.
또한, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 한 프레임 기간은 하나의 표시 스캔 기간(DSP)과 연속된 두 개의 자가 스캔 기간(SSP)을 포함할 수 있다. 이에 따라, 표시 장치(1000)가 80Hz의 영상 리프레시 레이트(RR)로 구동되는 경우, 하나의 프레임 기간 동안 화소(PX)들은 각각 발광 및 비발광을 교번하여 3회씩 반복할 수 있다.
상기와 유사한 방식으로 표시 장치(1000)는 한 프레임 기간에 포함되는 자가 스캔 기간(SSP)의 개수를 조절함으로써 60Hz, 48Hz, 30Hz, 24Hz, 1Hz 등의 구동 주파수로 구동될 수 있다.
또한, 구동 주파수가 감소할수록 자가 스캔 기간(SSP)의 개수가 증가됨으로써, 화소(PX)들 각각에 포함되는 제1 트랜지스터(T1)들 각각에 일정한 크기의 온-바이어스 및/또는 오프-바이어스가 주기적으로 인가될 수 있다. 따라서, 저주파수 구동에서의 휘도 감소, 플리커(깜빡임), 화면 끌림이 개선될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 6a는 본 발명의 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 6b 및 도 6c는 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 6a의 표시 장치(1000_1)는 표시 패널(100)에 공급되는 전원들 중에 제3 전원(VREF)(또는, 기준 전원)이 생략되었다는 점에서 도 1의 표시 장치(1000)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 즉, 도 6a에 도시된 표시 장치(1000_1)의 표시 패널(100)에는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압이 제공될 수 있다.
도 6b의 화소(PX_1a)는 제5' 트랜지스터(T5')의 일 전극에 공급되는 전압이 제1 전원(VDD)의 전압이라는 점에서, 제5 트랜지스터(T5)의 일 전극에 공급되는 전압이 제3 전원(VREF)(또는, 기준 전원)의 전압인 도 2의 화소(PX)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 도 3a 및 도 6b를 참조하면, 제2 기간(P2a) 동안 게이트 온 레벨의 제2 스캔 신호(GCi)에 의해, 제5' 트랜지스터(T5')가 턴-온되므로, 제3 노드(N3)로 제1 전원(VDD)의 전압이 공급될 수 있다.
도 6c의 화소(PX_1b)는 제5" 트랜지스터(T5")의 일 전극에 공급되는 전압이 제6 전원(Vbs)(또는, 바이어스 전원)의 전압이라는 점에서, 제5 트랜지스터(T5)의 일 전극에 공급되는 전압이 제3 전원(VREF)(또는, 기준 전원)의 전압인 도 2의 화소(PX)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 도 3a 및 도 6c를 참조하면, 제2 기간(P2a) 동안 게이트 온 레벨의 제2 스캔 신호(GCi)에 의해, 제5" 트랜지스터(T5")가 턴-온되므로, 제3 노드(N3)로 제6 전원(Vbs)(또는, 바이어스 전원)의 전압이 공급될 수 있다.
이와 같이, 제3 노드(N3)를 초기화하기 위해 별도의 제3 전원(VREF)(또는, 기준 전원)을 이용하는 대신 도 6b와 같이, 제1 전원(VDD)을 이용하거나, 도 6c와 같이, 제6 전원(Vbs)(또는, 바이어스 전원)을 이용하는 경우, 화소(PX)에 배치되는 전원 라인을 감소시킬 수 있으므로, 고해상도의 표시 패널(100, 도 6a 참조)을 구현할 수 있다.
도 7a는 본 발명의 또 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 7b는 본 발명의 또 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 7a의 표시 장치(1000_2)는 표시 패널(100)에 공급되는 전원들 중에 제5 전원(Vaint)(또는, 애노드 초기화 전원)이 생략되었다는 점에서 도 1의 표시 장치(1000)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 즉, 도 7a에 도시된 표시 장치(1000_1)의 표시 패널(100)에는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압이 제공될 수 있다.
도 7b의 화소(PX_2)는 제8' 트랜지스터(T8')의 일 전극에 공급되는 전압이 제4 전원(Vint)(또는, 초기화 전원)의 전압이라는 점에서, 제8 트랜지스터(T8)의 일 전극에 공급되는 전압이 제5 전원(Vaint)(또는, 애노드 초기화 전원)의 전압인 도 2의 화소(PX)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 도 3a 및 도 7b를 참조하면, 제1 시점(t1)부터 제7 시점(t7)까지 공급되는 하이 레벨의 발광 제어 신호(EMi)에 의해, 제8' 트랜지스터(T8')가 턴-온되므로, 제4 노드(N4)로 제4 전원(Vint)의 전압이 공급될 수 있다. 즉, 제1 시점(t1)부터 제7 시점(t7)까지 초기화 전원(Vint)의 전압으로 발광 소자(LD)의 애노드를 초기화할 수 있다.
이와 같이, 제4 노드(N4)(또는, 발광 소자(LD)의 애노드)를 초기화하기 위해 별도의 제5 전원(Vaint)(또는, 애노드 초기화 전원)을 이용하는 대신 도 7b와 같이, 제4 전원(Vint)(또는, 초기화 전원)을 이용하는 경우, 화소(PX)에 배치되는 전원 라인을 감소시킬 수 있으므로, 고해상도의 표시 패널(100, 도 7a 참조)을 구현할 수 있다.
도 8a는 본 발명의 또 다른 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 8b는 본 발명의 또 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 8a의 표시 장치(1000_3)는 표시 패널(100)에 공급되는 전원들 중에 제3 전원(VREF)(또는, 기준 전원) 및 제5 전원(Vaint)(또는, 애노드 초기화 전원)이 생략되었다는 점에서 도 1의 표시 장치(1000)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다. 즉, 도 8a에 도시된 표시 장치(1000_3)의 표시 패널(100)에는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 제4 전원(Vint)(또는, 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압이 제공될 수 있다.
도 8b의 화소(PX_3)는 제5' 트랜지스터(T5')의 일 전극에 공급되는 전압이 제1 전원(VDD)의 전압이라는 점, 및 제8' 트랜지스터(T8')의 일 전극에 공급되는 전압이 제4 전원(Vint)(또는, 초기화 전원)의 전압이라는 점에서, 제5 트랜지스터(T5)의 일 전극에 공급되는 전압이 제3 전원(VREF)(또는, 기준 전원)의 전압이고, 제8 트랜지스터(T8)의 일 전극에 공급되는 전압이 제5 전원(Vaint)(또는, 애노드 초기화 전원)의 전압인 도 2의 화소(PX)와 차이점이 있을 뿐, 그 외의 구성들은 실질적으로 동일하다.
도 3a 및 도 8b를 참조하면, 제2 기간(P2a) 동안 게이트 온 레벨의 제2 스캔 신호(GCi)에 의해, 제5' 트랜지스터(T5')가 턴-온되므로, 제3 노드(N3)로 제1 전원(VDD)의 전압이 공급되고, 제1 시점(t1)부터 제7 시점(t7)까지 공급되는 하이 레벨의 발광 제어 신호(EMi)에 의해, 제8' 트랜지스터(T8')가 턴-온되므로, 제4 노드(N4)로 제4 전원(Vint)의 전압이 공급될 수 있다.
이와 같이, 제3 노드(N3)를 초기화하기 위해 별도의 제3 전원(VREF)(또는, 기준 전원)을 이용하는 대신 도 8b와 같이, 제1 전원(VDD)을 이용하고, 제4 노드(N4)(또는, 발광 소자(LD)의 애노드)를 초기화하기 위해 별도의 제5 전원(Vaint)(또는, 애노드 초기화 전원)을 이용하는 대신 도 8b와 같이, 제4 전원(Vint)(또는, 초기화 전원)을 이용하는 경우, 화소(PX)에 배치되는 전원 라인을 더욱 감소시킬 수 있으므로, 고해상도의 표시 패널(100, 도 8a 참조)을 구현할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 제1 스캔 구동부
300: 제2 스캔 구동부 400: 제3 스캔 구동부
500: 발광 구동부 600: 데이터 구동부
700: 타이밍 제어부 1000: 표시 장치
C1, C2: 커패시터 LD: 발광 소자
PX: 화소
T1~T9: 트랜지스터

Claims (16)

  1. 발광 소자;
    제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 상기 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터;
    상기 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터;
    상기 제1 전원과 상기 제1 트랜지스터의 일 전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터;
    상기 제2 노드와 상기 발광 소자의 애노드와 연결되는 제4 노드 사이에 연결되는 제7 트랜지스터; 및
    상기 제5 노드와 바이어스 전원 사이에 연결되는 제9 트랜지스터;를 포함하되,
    상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제9 트랜지스터 각각의 게이트 전극은 동일한 발광 제어 라인에 연결되는 표시 장치의 화소.
  2. 제1 항에 있어서,
    상기 제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고,
    상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결되는 표시 장치의 화소.
  3. 제2 항에 있어서,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터는 P타입의 박막 트랜지스터이고, 상기 제8 트랜지스터 및 상기 제9 트랜지스터는 N타입의 박막 트랜지스터인 표시 장치의 화소.
  4. 제2 항에 있어서,
    상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터; 및
    기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터;를 더 포함하는 표시 장치의 화소.
  5. 제4 항에 있어서,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제8 트랜지스터, 및 상기 제9 트랜지스터는 N타입의 박막 트랜지스터인 표시 장치의 화소.
  6. 제4 항에 있어서,
    제2 트랜지스터는, 제1 스캔 신호에 의해 턴-온되고,
    제3 트랜지스터는, 제2 스캔 신호에 의해 턴-온되고,
    제4 트랜지스터는, 제3 스캔 신호에 의해 턴-온되고,
    제5 트랜지스터는, 상기 제2 스캔 신호에 의해 턴-온되고,
    제6 트랜지스터는, 발광 제어 신호에 의해 턴-오프되고,
    제7 트랜지스터는, 상기 발광 제어 신호에 의해 턴-오프되고,
    제8 트랜지스터는, 상기 발광 제어 신호에 의해 턴-온되고,
    제9 트랜지스터는, 상기 발광 제어 신호에 의해 턴-온되는 것을 특징으로 하는 표시 장치의 화소.
  7. 제1 항에 있어서,
    상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 더 포함하는 표시 장치의 화소.
  8. 제1 항에 있어서,
    상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터; 및
    상기 제1 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터;를 더 포함하는 표시 장치의 화소.
  9. 제8 항에 있어서,
    상기 제4 노드와 상기 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고,
    상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결되는 표시 장치의 화소.
  10. 제1 항에 있어서,
    상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터;
    기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터; 및
    상기 제4 노드와 상기 초기화 전원 사이에 연결되는 제8 트랜지스터를 더 포함하고,
    상기 제8 트랜지스터의 게이트 전극은 상기 발광 제어 라인에 연결되는 표시 장치의 화소.
  11. 제6 항에 있어서,
    상기 발광 제어 신호가 공급되는 기간 동안, 상기 제3 스캔 신호, 상기 제2 스캔 신호, 및 상기 제1 스캔 신호가 순차적으로 제공되는 표시 장치의 화소.
  12. 제11 항에 있어서,
    상기 발광 제어 신호에 의해 상기 제8 트랜지스터가 턴-온되는 경우, 상기 제4 노드에 상기 애노드 초기화 전원의 전압이 공급되고,
    상기 발광 제어 신호에 의해 상기 제9 트랜지스터가 턴-온되는 경우, 상기 제5 노드에 상기 바이어스 전원의 전압이 공급되는 표시 장치의 화소.
  13. 제12 항에 있어서,
    상기 제3 스캔 신호에 의해 상기 제4 트랜지스터가 턴-온되는 경우, 상기 제1 노드에 상기 초기화 전원의 전압이 공급되는 표시 장치의 화소.
  14. 제12 항에 있어서,
    상기 제2 스캔 신호에 의해 상기 제3 트랜지스터가 턴-온되는 경우, 상기 제1 노드 및 상기 제2 노드가 다이오드 연결 형태를 갖는 표시 장치의 화소.
  15. 제14 항에 있어서,
    상기 발광 제어 신호에 의해 상기 제9 트랜지스터가 턴-온되는 경우, 상기 제1 노드의 전압은, 상기 바이어스 전원의 전압 및 상기 제1 트랜지스터의 문턱 전압의 차이 값인 표시 장치의 화소.
  16. 제12 항에 있어서,
    상기 제1 스캔 신호에 의해 상기 제2 트랜지스터가 턴-온되는 경우, 상기 데이터 라인으로부터 상기 제3 노드로 데이터 신호가 제공되는 표시 장치의 화소.
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