KR20220087316A - 표시장치 및 게이트 구동 회로 - Google Patents

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Abstract

본 발명의 실시예들은 표시장치 및 게이트 구동 회로에 관한 것으로서, m번째 스캔 드라이버(제2 스캔 드라이버)의 Q 노드의 전압에 따라 제어되며, n번째 발광 드라이버의 출력단과 m번째 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 추가 구비함으로써, 게이트 신호의 일종인 발광신호의 라이징 특성 및/또는 폴링 특성을 개선하여 구동 트랜지스터의 문턱전압 보상 성능을 개선시켜주고 화상 품질도 향상시켜주는 효과가 있다.

Description

표시장치 및 게이트 구동 회로{DISPLAY DEVICE AND GATE DRIVING CIRCUIT}
본 발명의 실시예들은 표시장치 및 게이트 구동 회로에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 표시 패널이 직접 발광하는 자발광 디스플레이에 관한 많은 개발이 되고 있다.
종래의 자발광 디스플레이의 경우, 표시패널에 배열된 다수의 서브픽셀 각각은 발광소자 및 발광소자를 구동시키기 위한 구동 트랜지스터, 그리고, 발광소자의 발광여부 또는 발광타이밍을 제어하기 위한 발광 트랜지스터 등을 포함할 수 있다.
각 서브픽셀의 구동 시간이 길어짐에 따라 구동 트랜지스터의 열화가 발생할 수 있으며, 구동 트랜지스터가 열화 되는 경우, 구동 트랜지스터의 문턱전압 또는 이동도가 변하게 된다. 다수의 서브픽셀 각각의 구동 시간 편차에 따라, 다수의 서브픽셀 내 구동 트랜지스터들 간의 열화 정도가 다를 수 있고, 다수의 서브픽셀 내 구동 트랜지스터들 간의 특성치 편차가 발생할 수 있다. 이로 인해, 다수의 서브픽셀의 휘도 편차가 발생하게 되어, 화상 품질 저하로 이어질 수 있다.
이에 따라, 종래에는, 구동 트랜지스터들의 특성치를 센싱하여 특성치 편차를 보상해주는 기술이 개발되고 있다. 이러한 보상에도 불구하고, 여전히, 서브픽셀들 간의 휘도 편차가 발생하는 등의 문제점이 발생하고 있다.
본 출원인은 구동 트랜지스터의 특성치 보상에도 불구하고, 보상이 정확하게 이루어지지 못해 화상 품질이 저하되는 이유로서, 발광소자의 발광여부 또는 발광타이밍을 제어하는 발광 트랜지스터의 온-오프 성능의 저하 또는 편차에 의해 발생될 수 있음을 찾아내고, 이를 방지할 수 있는 표시장치 및 게이트 구동 회로를 제시한다.
이에, 본 발명의 실시예들은 발광소자의 발광여부 또는 발광타이밍을 제어하는 발광 트랜지스터의 온-오프 성능의 저하 또는 편차에 의해 영향을 받지 않고, 내부 보상을 정확하게 수행할 수 있고 화상 품질도 향상시킬 수 있는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들은 게이트 신호의 일종인 발광신호의 라이징 특성 및/또는 폴링 특성을 개선하여 구동 트랜지스터의 문턱전압 보상 성능을 개선시켜주고 화상 품질도 향상시켜주는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들은 게이트 신호의 일종인 발광신호의 라이징 특성 및/또는 폴링 특성을 개선하여 데이터 입력 시간을 늘려주어 서브픽셀의 충전 성능을 향상시켜주어 화상 품질을 향상시켜주는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들은, 다수의 데이터 라인, 다수의 제1 스캔 라인, 다수의 제2 스캔 라인 및 다수의 발광 라인을 포함하고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인으로 데이터 전압들을 출력하는 데이터 구동 회로와, 다수의 제1 스캔 라인으로 제1 스캔신호들을 출력하고, 다수의 제2 스캔 라인으로 제2 스캔신호들을 출력하고, 다수의 발광 라인으로 발광신호들을 출력하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.
다수의 서브픽셀은 다수의 서브픽셀 행을 구성하고, 다수의 서브픽셀 행은 임의의 n번째 서브픽셀 행을 포함할 수 있다.
다수의 제1 스캔 라인은 n번째 서브픽셀 행에 대응되는 n번째 제1 스캔 라인과 n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행에 대응되는 m번째 제1 스캔 라인을 포함하고, 다수의 제2 스캔 라인은 n번째 서브픽셀 행에 대응되는 n번째 제2 스캔 라인과 m번째 서브픽셀 행에 대응되는 m번째 제2 스캔 라인을 포함하고, 다수의 발광 라인은 n번째 서브픽셀 행에 대응되는 n번째 발광 라인과 m번째 서브픽셀 행에 대응되는 m번째 발광 라인을 포함할 수 있다.
게이트 구동 회로는, n번째 제1 스캔 라인으로 n번째 제1 스캔신호를 출력하는 n번째 제1 스캔 드라이버와, n번째 제2 스캔 라인으로 n번째 제2 스캔신호를 출력하는 n번째 제2 스캔 드라이버와, n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버를 포함하는 n번째 게이트 구동 회로와, m번째 제1 스캔 라인으로 m번째 제1 스캔신호를 출력하는 m번째 제1 스캔 드라이버와, m번째 제2 스캔 라인으로 m번째 제2 스캔신호를 출력하는 m번째 제2 스캔 드라이버와, m번째 발광 라인으로 m번째 발광신호를 출력하는 m번째 발광 드라이버를 포함하는 m번째 게이트 구동 회로를 포함할 수 있다.
표시장치는 m번째 제2 스캔 드라이버의 Q 노드의 전압에 따라 제어되며, n번째 발광 드라이버의 출력단과 m번째 제2 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 더 포함할 수 있다.
n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함할 수 있다.
n번째 발광신호에서, 제1 턴-오프 레벨 전압 구간이 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은, m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 될 수 있다.
n번째 발광 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다.
n번째 발광 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 동일한 경우, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 턴-온 레벨 전압 구간이 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, m번째 제2 스캔신호의 폴링 타이밍 또는 라이징 타이밍과 동기화 될 수 있다.
n번째 발광 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 다른 경우, n번째 서브픽셀 행에 포함된 n번째 서브픽셀은 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 턴-온 레벨 전압 구간이 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, m번째 제2 스캔신호의 폴링 타이밍 또는 라이징 타이밍과 동기화 되지 않을 수 있다.
n번째 서브픽셀 행에 포함된 n번째 서브픽셀은, 발광소자와, 발광소자를 구동하는 구동 트랜지스터와, n번째 제1 스캔신호에 의해 제어되며 구동 트랜지스터의 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터와, n번째 제2 스캔신호에 의해 제어되며 구동 트랜지스터의 제2 노드와 초기화 라인 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터와, n번째 발광신호에 제어 되며 구동 트랜지스터의 제3 노드와 구동 라인 간의 전기적인 연결을 제어하는 발광 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 스토리지 캐패시터를 포함할 수 있다. 여기서, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 턴-오프 레벨 전압 구간이 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은, m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 될 수 있다.
동기화 트랜지스터의 타입은 제1 스캔 트랜지스터 및 제2 스캔 트랜지스터 각각의 타입과 동일할 수 있다.
n번째 발광 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함한다. 이와 관련하여, 동기화 트랜지스터의 타입은 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 동일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 N-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 N-타입 트랜지스터인 경우, n번째 발광 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함할 수 있다. 동기화 트랜지스터는 N-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 N-타입 트랜지스터인 경우, m은 (n+1)이고, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, (n+1)번째 제2 스캔신호의 라이징 타이밍과 동기화 될 수 있다. 그리고, n번째 발광신호에서, 제1 하이 레벨 전압 구간이 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호의 폴링 타이밍과 동기화 될 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 P-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 P-타입 트랜지스터인 경우, n번째 발광 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 동기화 트랜지스터는 P-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터 및 발광 트랜지스터가 P-타입 트랜지스터인 경우, m은 (n+1)이고, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은 (n+1)번째 제2 스캔신호의 폴링 타이밍과 동기화 될 수 있다. 그리고, n번째 발광신호에서, 제1 로우 레벨 전압 구간이 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은 (n+1)번째 제2 스캔신호의 라이징 타이밍과 동기화 될 수 있다.
제1 스캔 트랜지스터 및 제2 스캔 트랜지스터가 N-타입 트랜지스터이고, 발광 트랜지스터가 P-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터 및 제2 스캔 트랜지스터가 N-타입 트랜지스터이고, 발광 트랜지스터가 P-타입 트랜지스터인 경우, n번째 발광 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 동기화 트랜지스터는 N-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터 및 제2 스캔 트랜지스터가 N-타입 트랜지스터이고, 발광 트랜지스터가 P-타입 트랜지스터인 경우, m은 n이고, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은 n번째 제2 스캔신호의 폴링 타이밍과 동기화 될 수 있다. n번째 발광신호에서, 제1 로우 레벨 전압 구간이 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, n번째 제2 스캔신호의 라이징 타이밍과 동기화 되지 않을 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터가 P-타입 트랜지스터이고, 발광 트랜지스터가 N-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터가 P-타입 트랜지스터이고, 발광 트랜지스터가 N-타입 트랜지스터인 경우, n번째 발광 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, m번째 제2 스캔 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 동기화 트랜지스터는 P-타입 트랜지스터일 수 있다.
제1 스캔 트랜지스터, 제2 스캔 트랜지스터가 P-타입 트랜지스터이고, 발광 트랜지스터가 N-타입 트랜지스터인 경우, m은 n이고, n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은 n번째 제2 스캔신호의 라이징 타이밍과 동기화 될 수 있다. n번째 발광신호에서, 제1 하이 레벨 전압 구간이 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은 n번째 제2 스캔신호의 폴링 타이밍과 동기화 되지 않을 수 있다.
n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 중, n번째 발광신호가 제1 턴-온 레벨 전압 구간인 기간 동안, 구동 트랜지스터의 제2 노드의 전압은 부스팅 되고, 구동 트랜지스터의 제1 노드와 제2 노드의 전압 차이는 구동 트랜지스터의 문턱전압이 될 수 있다.
본 발명의 실시예들은, 다수의 데이터 라인, 다수의 제1 스캔 라인, 다수의 제2 스캔 라인 및 다수의 발광 라인을 포함하고, 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인으로 데이터 전압들을 출력하는 데이터 구동 회로와, 다수의 제1 스캔 라인으로 제1 스캔신호들을 출력하고, 다수의 제2 스캔 라인으로 제2 스캔신호들을 출력하고, 다수의 발광 라인으로 발광신호들을 출력하는 게이트 구동 회로를 포함하는 표시장치를 제공할 수 있다.
다수의 서브픽셀 각각은, 발광소자와, 발광소자를 구동하는 구동 트랜지스터와, 제1 스캔신호에 의해 제어되며 구동 트랜지스터의 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터와, 제2 스캔신호에 의해 제어되며 구동 트랜지스터의 제2 노드와 초기화 라인 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터와, 발광신호에 제어 되며 구동 트랜지스터의 제3 노드와 구동 라인 간의 전기적인 연결을 제어하는 발광 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함할 수 있다.
다수의 서브픽셀은 다수의 서브픽셀 행을 구성하고, 다수의 서브픽셀 행은 임의의 n번째 서브픽셀 행을 포함할 수 있다.
다수의 제1 스캔 라인은 n번째 서브픽셀 행에 대응되는 n번째 제1 스캔 라인과 n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행에 대응되는 m번째 제1 스캔 라인을 포함하고, 다수의 제2 스캔 라인은 n번째 서브픽셀 행에 대응되는 n번째 제2 스캔 라인과 m번째 서브픽셀 행에 대응되는 m번째 제2 스캔 라인을 포함하고, 다수의 발광 라인은 n번째 서브픽셀 행에 대응되는 n번째 발광 라인과 m번째 서브픽셀 행에 대응되는 m번째 발광 라인을 포함할 수 있다.
n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함할 수 있다.
n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안, n번째 발광신호에서, 제1 턴-오프 레벨 전압 구간이 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은 m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 될 수 있다.
게이트 구동 회로는, n번째 제1 스캔 라인으로 n번째 제1 스캔신호를 출력하는 n번째 제1 스캔 드라이버와, n번째 제2 스캔 라인으로 n번째 제2 스캔신호를 출력하는 n번째 제2 스캔 드라이버와, n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버를 포함하는 n번째 게이트 구동 회로와, m번째 제1 스캔 라인으로 m번째 제1 스캔신호를 출력하는 m번째 제1 스캔 드라이버와, m번째 제2 스캔 라인으로 m번째 제2 스캔신호를 출력하는 m번째 제2 스캔 드라이버와, m번째 발광 라인으로 m번째 발광신호를 출력하는 m번째 발광 드라이버를 포함하는 m번째 게이트 구동 회로를 포함할 수 있다.
표시장치는 m번째 제2 스캔 드라이버의 Q 노드의 전압에 따라 제어되며, n번째 발광 드라이버의 출력단과 m번째 제2 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 더 포함할 수 있다.
동기화 트랜지스터의 타입은 제1 스캔 트랜지스터 및 제2 스캔 트랜지스터 각각의 타입과 동일할 수 있다.
본 발명의 실시예들은, n번째 서브픽셀 행과 대응되는 n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버와, n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행과 대응되는 m번째 스캔 라인으로 m번째 스캔신호를 출력하는 m번째 스캔 드라이버(제2 스캔 드라이버)와, m번째 스캔 드라이버(제2 스캔 드라이버)의 Q 노드의 전압에 따라 제어되며, n번째 발광 드라이버의 출력단과 m번째 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 포함하는 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들에 의하면, 발광소자의 발광여부 또는 발광타이밍을 제어하는 발광 트랜지스터의 온-오프 성능의 저하 또는 편차에 의해 영향을 받지 않고, 내부 보상을 정확하게 수행할 수 있고 화상 품질도 향상시킬 수 있는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 신호의 일종인 발광신호의 라이징 특성 및/또는 폴링 특성을 개선하여 구동 트랜지스터의 문턱전압 보상 성능을 개선시켜주고 화상 품질도 향상시켜주는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 신호의 일종인 발광신호의 라이징 특성 및/또는 폴링 특성을 개선하여 데이터 입력 시간을 늘려주어 서브픽셀의 충전 성능을 향상시켜주어 화상 품질을 향상시켜주는 표시장치 및 게이트 구동 회로를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 시스템 구현 예시이다.
도 3a는 본 발명의 실시예들에 따른 표시패널에서 서브픽셀 행들을 나타낸 도면이다.
도 3b는 본 발명의 실시예들에 따른 표시장치의 게이트 구동 회로이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 보상회로를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치의 보상회로의 구동 타이밍 다이어그램이다.
도 6a는 본 발명의 실시예들에 따른 표시장치의 보상회로의 초기화 기간을 나타낸 도면이다.
도 6b는 본 발명의 실시예들에 따른 표시장치의 보상회로의 샘플링 기간을 나타낸 도면이다.
도 6c는 본 발명의 실시예들에 따른 표시장치의 보상회로의 쓰기 기간을 나타낸 도면이다.
도 6d는 본 발명의 실시예들에 따른 표시장치의 보상회로의 발광 기간을 나타낸 도면이다.
도 7 및 도 8은 본 발명의 실시예들에 따른 게이트 구동 회로를 나타낸 도면들이다.
도 9는 본 발명의 실시예들에 따른 표시장치에서, 보상회로와 게이트 구동 회로의 동작을 설명하기 위한 도면이다.
도 10은 도 4의 보상회로를 변형한 보상회로이다.
도 11은 도 10의 보상회로의 구동 타이밍 다이어그램이다.
도 12는 도 10의 보상회로를 위한 게이트 구동 회로를 나타낸 도면이다.
도 13은 도 4의 보상회로를 변형한 다른 보상회로다.
도 14는 도 13의 보상회로의 구동 타이밍 다이어그램이다.
도 15는 도 13의 보상회로를 위한 게이트 구동 회로를 나타낸 도면이다.
도 16은 도 4의 보상회로를 변형한 또 다른 보상회로이다.
도 17은 도 16의 보상회로의 구동 타이밍 다이어그램이다.
도 18은 도 16의 보상회로를 위한 게이트 구동 회로를 나타낸 도면이다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 표시장치에서, 동기화 트랜지스터를 활용하여 라이징 특성 및 폴링 특성이 개선된 발광신호를 나타낸 도면이다.
도 20은 도 4의 보상회로를 변형한 또 다른 보상회로이다.
도 21은 도 20의 보상회로의 구동 타이밍 다이어그램이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다.
다수의 게이트 라인(GL)은 다수의 제1 스캔 라인(SCL1), 다수의 제2 스캔 라인(SCL2) 및 다수의 발광 라인(EML)을 포함할 수 있다.
표시패널(110)에 배치된 다수의 서브픽셀(SP)은 다수의 서브픽셀 행을 구성할 수 있다. 다수의 서브픽셀 행 각각은 하나의 제1 스캔 라인(SCL1), 하나의 제2 스캔 라인(SCL2) 및 하나의 발광 라인(EML)과 연결될 수 있다.
표시패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비-표시영역(NDA)을 포함할 수 있다. 표시패널(110)에서, 표시영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치되고, 비-표시영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 전압들을 출력할 수 있다.
게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다.
다수의 게이트 라인(GL)은 다수의 제1 스캔 라인(SCL1), 다수의 제2 스캔 라인(SCL2) 및 다수의 발광 라인(EML)을 포함할 수 있다.
따라서, 게이트 구동 회로(130)는 다수의 제1 스캔 라인(SCL1)으로 제1 스캔신호들을 출력하고, 다수의 제2 스캔 라인(SCL2)으로 제2 스캔신호들을 출력하고, 다수의 발광 라인(EML)으로 발광신호들을 출력할 수 있다. 이에 따라, 게이트 구동 회로(130)는 다수의 제1 스캔 라인(SCL1)으로 제1 스캔신호들을 출력하는 제1 스캔 드라이버들과, 다수의 제2 스캔 라인(SCL2)으로 제2 스캔신호들을 출력하는 제2 스캔 드라이버들과, 다수의 발광 라인(EML)으로 발광신호들을 출력하는 발광 드라이버들을 포함할 수 있다.
컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 구동 타이밍 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 구동 타이밍 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 전압 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 구동 타이밍 제어 신호(GCS: Gate Driving Timing Control Signal)를 출력한다.
또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 등을 포함하는 각종 데이터 구동 타이밍 제어 신호(DCS: Data Driving Timing Control Signal)를 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다.
본 발명의 실시예들에 따른 표시장치(100)는, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 발명의 실시예들에 따른 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 발명의 실시예들에 따른 표시장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구현 예시이다.
도 2를 참조하면, 표시패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비-표시영역(NDA)을 포함할 수 있다.
도 2를 참조하면, 데이터 구동 회로(120)가 하나 이상의 소스 드라이버 집적회로(SDIC)를 포함하고 칩 온 필름(COF) 방식으로 구현된 경우, 각 소스 드라이버 집적회로(SDIC)는 표시패널(110)의 비-표시영역(NDA)에 연결된 회로필름(SF) 상에 실장 될 수 있다.
도 2를 참조하면, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입으로 구현될 수 있다. 이 경우, 게이트 구동 회로(130)는 표시패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 도 2와 다르게, COF (Chip On Film) 타입으로 구현될 수도 있다.
표시장치(100)는, 하나 이상의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 회로필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 회로필름(SF)은 일 측이 표시패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는 컨트롤러(140) 및 파워 관리 집적회로(PMIC: Power Management IC, 300) 등이 실장 될 수 있다. 컨트롤러(140)는 표시패널(110)의 구동과 관련한 전반적인 제어 기능을 수행할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 동작을 제어할 수 있다. 파워 관리 집적회로(300)는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 케이블(CBL)을 통해 회로적으로 연결될 수 있다. 여기서, 연결 케이블(CBL)은, 일 예로, 연성 인쇄 회로(FPC: Flexible Printed Circuit), 연성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 발명의 실시예들에 따른 표시장치(100)는 전압 레벨을 조정하기 위한 레벨 쉬프터(Level Shifter)를 더 포함할 수 있다. 예를 들어, 레벨 쉬프터는 컨트롤 인쇄회로기판(CPCB) 또는 소스 인쇄회로기판(SPCB)에 배치될 수 있다. 본 발명의 실시예들에 따른 표시장치(100)에서, 레벨 쉬프터는 게이트 구동에 필요한 신호들을 게이트 구동 회로(130)로 공급할 수 있다. 예를 들어, 레벨 쉬프터는 복수의 클럭 신호를 게이트 구동 회로(130)로 공급할 수 있다. 이에 따라, 게이트 구동 회로(130)는 레벨 쉬프터로부터 입력된 복수의 클럭 신호에 근거하여 다수의 게이트 신호를 다수의 게이트 라인(GL)으로 출력할 수 있다. 여기서, 다수의 게이트 라인(GL)은 기판(SUB)의 표시영역(DA)에 배치된 서브픽셀들(SP)로 다수의 게이트 신호를 전달할 수 있다.
도 3a는 본 발명의 실시예들에 따른 표시패널(110)에서 서브픽셀 행들을 나타낸 도면이다.
도 3a를 참조하면, 표시패널(110)의 표시영역(DA)에 배치된 다수의 서브픽셀(SP)은 다수의 서브픽셀 행을 구성할 수 있다. 다수의 서브픽셀 행은 임의의 n번째 서브픽셀 행(SPR(n))을 포함할 수 있다. 여기서, n은 1 이상의 자연수이다.
다수의 제1 스캔 라인(SCL1)은, n번째 서브픽셀 행(SPR(n))에 대응되는 n번째 제1 스캔 라인(SCL1(n))과 m번째 서브픽셀 행(SPR(m))에 대응되는 m번째 제1 스캔 라인(SCL1(m))을 포함할 수 있다.
다수의 제2 스캔 라인(SCL2)은, n번째 서브픽셀 행(SPR(n))에 대응되는 n번째 제2 스캔 라인(SCL2(n))과 m번째 서브픽셀 행(SPR(m))에 대응되는 m번째 제2 스캔 라인(SCL2(m))을 포함할 수 있다.
다수의 발광 라인(EML)은 n번째 서브픽셀 행(SPR(n))에 대응되는 n번째 발광 라인(EML(n))과 m번째 서브픽셀 행(SPR(m))에 대응되는 m번째 발광 라인(EML(m))을 포함할 수 있다.
n번째 제1 스캔 라인(SCL1(n))은 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 제1 스캔신호(SCAN1(n))를 공급할 수 있다.
n번째 제2 스캔 라인(SCL2(n))은 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 제2 스캔신호(SCAN2(n))를 공급할 수 있다.
n번째 발광 라인(EML(n))은 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 발광신호(EM(n))를 공급할 수 있다.
m번째 제1 스캔 라인(SCL1(m))은 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 제1 스캔신호(SCAN1(m))를 공급할 수 있다.
m번째 제2 스캔 라인(SCL2(m))은 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 제2 스캔신호(SCAN2(m))를 공급할 수 있다.
m번째 발광 라인(SCL2(m))은 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 발광신호(EM(m))를 공급할 수 있다.
여기서, m번째 서브픽셀 행(SPR(m))은 n번째 서브픽셀 행(SPR(n))과 동일할 수도 있고 n번째 서브픽셀 행(SPR(n))과 다른 서브픽셀 행일 수도 있다. 즉, m은 n이거나 n과 다른 수로로서, n+k 또는 n-k (k는 1이상의 자연수)일 수 있다.
만약, m번째 서브픽셀 행(SPR(m))이 n번째 서브픽셀 행(SPR(n))과 다른 서브픽셀 행인 경우, m번째 서브픽셀 행(SPR(m))은 (n+1)번째 서브픽셀 행(SPR(n+1))일 수 있으며, 이뿐만 아니라, 임의의 k (1이상의 자연수)에 대하여, (n+k)번째 서브픽셀 행(SPR(n+k)) 또는 (n-k)번째 서브픽셀 행(SPR(n+k))일 수 있다.
도 3b는 본 발명의 실시예들에 따른 표시장치(100)의 게이트 구동 회로(130)이다.
게이트 구동 회로(130)는 n번째 서브픽셀 행(SPR(n))에 배치된 n번째 서브픽셀(SP(n))과 대응되는 n번째 게이트 구동 회로(310)와, m번째 서브픽셀 행(SPR(m))에 배치된 m번째 서브픽셀(SP(m))과 대응되는 m번째 게이트 구동 회로(320)를 포함할 수 있다.
n번째 게이트 구동 회로(310)는, n번째 제1 스캔 라인(SCL1(n))을 통해 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 제1 스캔신호(SCAN1(n))를 출력하고, n번째 제2 스캔 라인(SCL2(n))을 통해 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 제2 스캔신호(SCAN2(n))를 출력하고, n번째 발광 라인(EML(n))을 통해 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))로 n번째 발광신호(EM(n))를 출력할 수 있다.
n번째 게이트 구동 회로(310)는, n번째 제1 스캔 출력단(Nsc1(n))을 통해 n번째 제1 스캔 라인(SCL1(n))으로 n번째 제1 스캔신호(SCAN1(n))를 출력하는 n번째 제1 스캔 드라이버(311)와, n번째 제2 스캔 출력단(Nsc2(n))을 통해 n번째 제2 스캔 라인(SCL2(n))으로 n번째 제2 스캔신호(SCAN2(n))를 출력하는 n번째 제2 스캔 드라이버(312)와, n번째 발광 출력단(Nem(n))을 통해 n번째 발광 라인(EML(n))으로 n번째 발광신호(EM(n))를 출력하는 n번째 발광 드라이버(313)를 포함할 수 있다.
n번째 제1 스캔 드라이버(311)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
n번째 제2 스캔 드라이버(312)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
n번째 발광 드라이버(313)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
m번째 게이트 구동 회로(320)는, m번째 제1 스캔 라인(SCL1(m))을 통해 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 제1 스캔신호(SCAN1(m))를 출력하고, m번째 제2 스캔 라인(SCL2(m))을 통해 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 제2 스캔신호(SCAN2(m))를 출력하고, m번째 발광 라인(SCL2(m))을 통해 m번째 서브픽셀 행(SPR(m))에 포함된 m번째 서브픽셀(SP(m))로 m번째 발광신호(EM(m))를 출력할 수 있다.
m번째 게이트 구동 회로(320)는, m번째 제1 스캔 출력단(Nsc1(m))을 통해 m번째 제1 스캔 라인(SCL1(m))으로 m번째 제1 스캔신호(SCAN1(m))를 출력하는 m번째 제1 스캔 드라이버(321)와, m번째 제2 스캔 출력단(Nsc2(m))을 통해 m번째 제2 스캔 라인(SCL2(m))으로 m번째 제2 스캔신호(SCAN2(m))를 출력하는 m번째 제2 스캔 드라이버(322)와, m번째 발광 출력단(Nem(m))을 통해 m번째 발광 라인(EML(m))으로 m번째 발광신호(EM(m))를 출력하는 m번째 발광 드라이버(323)를 포함할 수 있다.
m번째 제1 스캔 드라이버(321)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
m번째 제2 스캔 드라이버(322)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
m번째 발광 드라이버(323)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
이하 도면들을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 표시패널(110)에 배치된 각 서브픽셀(SP)은 발광소자(ED), 발광소자(ED)를 구동하는 구동 트랜지스터(DRT) 및 스토리지 캐패시터(Cst) 등을 기본적으로 포함한다.
각 구동 트랜지스터(DRT)는 문턱전압, 이동도 등의 고유한 특성치를 갖는다. 구동 트랜지스터(DRT)는 구동시간이 길어짐에 따라 특성치가 변하게 되어, 구동 트랜지스터(DRT)의 트랜지스터 특성이 변하게 된다. 이에 따라, 구동 트랜지스터(DRT)가 발광소자(ED)로 공급하는 전류가 변하게 되어 발광소자(ED)의 발광 휘도가 변할 수 있다.
그런데, 다수의 서브픽셀(SP)은 구동시간이 서로 다를 수 있다. 이에 따라, 다수의 서브픽셀(SP) 내 구동 트랜지스터들(DRT) 간의 특성치 편차가 발생하게 되고, 이로 인해, 다수의 서브픽셀(SP)의 휘도 편차가 발생하여, 표시패널(110)의 화상 품질이 저하될 수 있다.
따라서, 본 발명의 실시예들에 따른 표시장치(100)는 다수의 서브픽셀(SP) 내 구동 트랜지스터들(DRT) 간의 특성치 편차를 줄여주기 위한 보상 기능을 제공할 수 있다.
본 발명의 실시예들에 따른 표시장치(100)는 보상 기능을 제공하기 위하여 센싱 구성(예: 아날로그 디지털 컨버터 등)이나 연산 구성(예: 보상 값 산출 구성 등)을 별도로 구비하지 않는다. 대신, 본 발명의 실시예들에 따른 표시장치(100)는, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 문턱전압에 관계 없이 해당 서브픽셀(SP)이 발광할 수 있도록 서브픽셀(SP)을 구동하는 방식으로 보상 기능을 제공한다. 이러한 보상 기능을 내부 보상 기능이라고 한다.
이에, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은 내부 보상이 가능하도록 하는 구조로 되어 있다. 이하, 내부 보상이 가능한 서브픽셀(SP)의 등가회로 또는 구조를 보상회로라고도 한다.
아래에서는, 도 4 내지 도 20을 참조하여 본 발명의 실시예들에 따른 보상회로와 그 구동방법을 설명한다.
도 4 내지 도 9를 참조하여, N-타입 트랜지스터 기반의 보상회로 및 그 구동 방법을 설명하고, 도 10 내지 도 12를 참조하여, P-타입 트랜지스터 기반의 보상회로 및 그 구동 방법을 설명하고, 도 13 내지 도 18을 참조하여, N-타입 트랜지스터 및 P-타입 트랜지스터가 혼재된 보상회로 및 그 구동 방법을 설명한다.
도 4, 도 10, 도 13 및 도 16의 보상회로는 트랜지스터 타입만 변형될 뿐, 동일한 기능을 갖고 동일한 방식으로 구동된다. 따라서, 중복된 설명은 생략된다. 그리고, 도 19는 도 4, 도 10, 도 13 및 도 16의 보상회로에 1개의 트랜지스터를 추가한 보상회로이다. 도 19의 보상회로는 트랜지스터 타입만 변형될 뿐, 동일한 기능을 갖고 동일한 방식으로 구동된다. 따라서, 중복된 설명은 생략된다.
도 4 내지 도 20을 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간은 초기화 기간(Tinit), 샘플링 기간(Tsam), 쓰기 기간(Twr) 및 발광 기간(Tem)을 포함할 수 있다.
도 4 내지 도 20을 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함할 수 있다.
n번째 발광신호(EM(n))에서 제1 턴-오프 레벨 전압 구간은 초기화 기간(Tinit)과 대응될 수 있고, n번째 발광신호(EM(n))에서 제1 턴-온 레벨 전압 구간은 샘플링 기간(Tsam)과 대응될 수 있고, n번째 발광신호(EM(n))에서 제2 턴-오프 레벨 전압 구간은 쓰기 기간(Twr)과 대응될 수 있고, n번째 발광신호(EM(n))에서 제2 턴-온 레벨 전압 구간은 발광 기간(Tem)과 대응될 수 있다.
도 5, 도 11, 도 14 및 도 17을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 턴-오프 레벨 전압 구간이 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은 m번째 제2 스캔신호(SCAN2(m))의 라이징 타이밍 또는 폴링 타이밍과 동기화 될 수 있다.
도 4, 도 5, 도 8, 도 10, 도 11 및 도 12를 참조하면, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 m번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 동일한 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 턴-온 레벨 전압 구간이 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, m번째 제2 스캔신호(SCAN2(m))의 폴링 타이밍 또는 라이징 타이밍과 동기화 될 수 있다.
도 13, 도 14, 도 15, 도 16, 도 17 및 도 18을 참조하면, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 m번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 다른 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))은 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 턴-온 레벨 전압 구간이 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, m번째 제2 스캔신호(SCAN2(m))의 폴링 타이밍 또는 라이징 타이밍과 동기화 되지 않을 수 있다.
도 4는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로를 나타낸 도면이다.
도 4는 도 3a에 도시된 n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))의 등가회로인 보상회로이다.
도 4를 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))은, 발광소자(ED)와, 발광소자(ED)를 구동하는 구동 트랜지스터(DRT)와, n번째 제1 스캔신호(SCAN1(n))에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터(SCT1)와, n번째 제2 스캔신호(SCAN2(n))에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 초기화 라인(IVL) 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터(SCT2)와, n번째 발광신호(EM(n))에 제어 되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 간의 전기적인 연결을 제어하는 발광 트랜지스터(EMT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
발광소자(ED)는 픽셀전극(PE)과 공통전극(CE)을 포함하고, 픽셀전극(PE)과 공통전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀전극(PE)은 각 서브픽셀(SP)마다 배치되는 전극이고, 공통전극(CE)은 모든 서브픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀전극(PE)은 애노드 전극이고 공통 전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀전극(PE)은 캐소드 전극이고 공통 전극(CE)은 애노드 전극일 수 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 제1 스캔 트랜지스터(SCT1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 제2 스캔 트랜지스터(SCT2)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동 라인(DVL)과 전기적으로 연결될 수 있다.
제1 스캔 트랜지스터(SCT1)는, 게이트 노드에 전기적으로 연결된 n번째 제1 스캔 라인(SCL1(n))을 통해 공급된 n번째 제1 스캔신호(SCAN1(n))에 따라 온-오프가 제어되, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 전기적인 연결을 제어할 수 있다.
제1 스캔 트랜지스터(SCT1)는, 턴-온 레벨 전압을 갖는 n번째 제1 스캔신호(SCAN1(n))에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 신호(Vdata)를 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 제1 스캔 트랜지스터(SCT1)가 N-타입 트랜지스터인 경우, n번째 제1 스캔신호(SCAN1(n))의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 제1 스캔 트랜지스터(SCT1)가 P-타입 트랜지스터인 경우, n번째 제1 스캔신호(SCAN1(n))의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
제2 스캔 트랜지스터(SCT2)는 게이트 노드에 전기적으로 연결된 n번째 제2 스캔 라인(SCL2(n))을 통해 공급된 n번째 제2 스캔신호(SCAN2(n))에 의해 온-오프가 제어되어, 구동 트랜지스터(DRT)의 제2 노드(N2)와 초기화 라인(IVL) 간의 전기적 연결을 제어할 수 있다.
제2 스캔 트랜지스터(SCT2)는, 턴-온 레벨 전압을 갖는 n번째 제2 스캔신호(SCAN2(n))에 의해 턴-온 되어, 초기화 라인(IVL)에서 공급된 초기화 전압(Vinit)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 전달해줄 수 있다.
여기서, 제2 스캔 트랜지스터(SCT2)가 N-타입 트랜지스터인 경우, n번째 제2 스캔신호(SCAN2(n))의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 제2 스캔 트랜지스터(SCT2)가 P-타입 트랜지스터인 경우, n번째 제2 스캔신호(SCAN2(n))의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
발광 트랜지스터(EMT)는 게이트 노드에 전기적으로 연결된 n번째 발광 라인(EML(n))을 통해 공급된 n번째 발광신호(EM(n))에 의해 온-오프가 제어되어, 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 간의 전기적 연결을 제어할 수 있다.
발광 트랜지스터(EMT)는 턴-온 레벨 전압을 갖는 n번째 발광신호(EM(n))에 의해 턴-온 되어, 구동 라인(DVL)에서 공급된 구동전압(EVDD)을 구동 트랜지스터(DRT)의 제3 노드(N3)에 전달해줄 수 있다.
여기서, 발광 트랜지스터(EMT)가 N-타입 트랜지스터인 경우, n번째 발광신호(EM(n))의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 발광 트랜지스터(EMT)가 P-타입 트랜지스터인 경우, n번째 발광신호(EM(n))의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
구동 트랜지스터(DRT), 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 각각은 N-타입 트랜지스터이거나 P-타입 트랜지스터일 수 있다.
도 4의 보상회로에서, 구동 트랜지스터(DRT), 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 각각은 N-타입인 것을 예로 든다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, n번째 서브픽셀(SP(n))은 발광할 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
도 4에 도시된 n번째 서브픽셀(SP(n))의 구조는 예시들일 뿐, 1개 이상의 트랜지스터를 더 포함하거나 1개 이상의 캐패시터를 더 포함하여 다양하게 변형될 수 있다.
또한, 구동 트랜지스터(DRT), 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 중 적어도 하나는 P-타입 트랜지스터일 수 있다.
일 예로, 도 4와 같이, 구동 트랜지스터(DRT), 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 모두가 N-타입일 수도 있다.
다른 예로, 구동 트랜지스터(DRT), 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 모두가 P-타입일 수도 있다.
또 다른 예로, 구동 트랜지스터(DRT)는 N-타입이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT)가 P타입일 수도 있다.
또 다른 예로, 구동 트랜지스터(DRT)는 N-타입 또는 P-타입이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 중 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 N-타입이고, 발광 트랜지스터(EMT)는 P-타입일 수 있다.
또 다른 예로, 구동 트랜지스터(DRT)는 N-타입 또는 P-타입이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 중 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 P-타입이고, 발광 트랜지스터(EMT)는 N-타입일 수 있다.
도 4를 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))은, 구동 라인(DVL)과 구동 트랜지스터(DRT)의 제2 노드(N2) 사이에 연결된 캐패시터(Cvdd)를 더 포함할 수도 있다.
도 4의 보상회로의 경우, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT) 모두가 N-타입 트랜지스터이다. 따라서, 턴-온 레벨 전압은 하이 레벨 전압으로 기재하기도 하고, 턴-오프 레벨 전압은 로우 레벨 전압으로 기재하기도 한다. 그리고, 도 4의 보상회로 및 그 구동방법의 경우에서는, m은 n+1이다. 따라서, "m번째"는 "(n+1)번째"로 기재하기도 한다.
도 5는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로의 구동 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간은 초기화 기간(Tinit), 샘플링 기간(Tsam), 쓰기 기간(Twr) 및 발광 기간(Tem)을 포함할 수 있다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))는 제1 로우 레벨 전압 구간, 제1 하이 레벨 전압 구간, 제2 로우 레벨 전압 구간 및 제2 하이 레벨 전압 구간을 포함할 수 있다.
n번째 발광신호(EM(n))에서 제1 로우 레벨 전압 구간은 초기화 기간(Tinit)과 대응될 수 있고, n번째 발광신호(EM(n))에서 제1 하이 레벨 전압 구간은 샘플링 기간(Tsam) 과 대응될 수 있고, n번째 발광신호(EM(n))에서 제2 로우 레벨 전압 구간은 쓰기 기간(Twr) 과 대응될 수 있고, n번째 발광신호(EM(n))에서 제2 하이 레벨 전압 구간은 발광 기간(Tem)과 대응될 수 있다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 될 수 있다.
게이트 구동 회로(130)는, 도 4의 보상회로를 위하여, n번째 발광 드라이버(313) 및 (n+1)번째 제2 스캔 드라이버(322)를 포함하는데, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입은 N-타입으로 모두 동일하다.
이러한 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다.
이에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))는 (n+1)번째 제2 스캔신호(SCAN2(n+1))와 동기화 될 수 있다. 즉, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))의 라이징 타이밍과 폴링 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 폴링 타이밍과 동기화 될 수 있다.
아래에서는, 도 6a 내지 도 6d를 참조하여, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))의 구동 기간에 포함되는 초기화 기간(Tinit), 샘플링 기간(Tsam), 쓰기 기간(Twr) 및 발광 기간(Tem)에 대하여 설명한다.
도 6a는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로의 초기화 기간(Tinit)을 나타낸 도면이고, 도 6b는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로의 샘플링 기간(Tsam)을 나타낸 도면이고, 도 6c는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로의 쓰기 기간(Twr)을 나타낸 도면이고, 도 6d는 본 발명의 실시예들에 따른 표시장치(100)의 보상회로의 발광 기간(Tem)을 나타낸 도면이다.
도 6a를 참조하면, 초기화 기간(Tinit) 동안, n번째 발광신호(EM(n))는 로우 레벨 전압을 갖는다. 이에 따라, 발광 트랜지스터(EMT)는 턴-오프 상태를 갖는다.
초기화 기간(Tinit) 동안, n번째 제1 스캔신호(SCAN1(n))는 하이 레벨 전압을 갖는다. 이에 따라, 제1 스캔 트랜지스터(SCT1)는 턴-온 상태가 되어, 데이터 구동 회로(120)에서 출력되어 데이터 라인(DL)에 공급된 기준 전압(Vref)이 턴-온 된 제1 스캔 트랜지스터(SCT1)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된다. 여기서, 기준 전압(Vref)은 초기화 기간(Tinit) 동안 데이터 라인(DL)에 출력되는 데이터 전압이다.
초기화 기간(Tinit) 동안, n번째 제2 스캔신호(SCAN2(n))는 하이 레벨 전압을 갖는다. 이에 따라, 제2 스캔 트랜지스터(SCT2)는 턴-온 상태가 되어, 초기화 라인(IVL)에 공급된 초기화 전압(Vinit)이 턴-온 된 제2 스캔 트랜지스터(SCT2)를 통해 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가된다.
전술한 바에 따라, 초기화 기간(Tinit) 동안, 구동 트랜지스터(drt)의 제1 노드(N1) 및 제2 노드(N2) 각각의 전압이 기준 전압(Vref)과 초기화 전압(Vint)으로 초기화 된다.
도 6b를 참조하면, 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))는 하이 레벨 전압을 갖는다. 이에 따라, 발광 트랜지스터(EMT)는 턴-온 상태가 된다.
샘플링 기간(Tsam) 동안, n번째 제1 스캔신호(SCAN1(n))는 하이 레벨 전압을 유지한다. 이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)는 기준 전압(Vref)이 인가된 상태를 유지한다.
샘플링 기간(Tsam) 동안, n번째 제2 스캔신호(SCAN2(n))는 로우 레벨 전압으로 변한다. 이에 따라, 제2 스캔 트랜지스터(SCT2)는 턴-오프 되고, 이로 인해, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태가 된다.
샘플링 기간(Tsam) 동안, 구동 트랜지스터(DRT)의 제1 노드(N1)는 기준 전압(Vref)이 인가된 상태이고, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태이므로, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 상승하게 된다.
구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상승은, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전압 차이가 구동 트랜지스터(DRT)의 문턱전압(Vth)이 될 때까지 이루어진다.
구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전압 차이가 구동 트랜지스터(DRT)의 문턱전압(Vth)이 되면, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 포화(Saturation) 된다.
구동 트랜지스터(DRT)의 제2 노드(N2)의 포화된 전압은 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압(Vref)과 문턱전압(Vth)만큼 차이가 나는 전압(Vrer-Vth)이다.
전술한 바와 같이, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중, n번째 발광신호(EM(n))가 제1 하이 레벨 전압 구간인 기간 동안, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 부스팅 되고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전압 차이는 구동 트랜지스터(DRT)의 문턱전압이 된다.
도 6c를 참조하면, 쓰기 기간(Twr) 동안, n번째 발광신호(EM(n))는 다시 로우 레벨 전압으로 바뀐다. 이에 따라, 발광 트랜지스터(EMT)는 턴-오프 상태를 갖는다.
쓰기 기간(Twr) 동안, n번째 제1 스캔신호(SCAN1(n))는 하이 레벨 전압을 계속 유지한다. 이에 따라, 제1 스캔 트랜지스터(SCT1)는 턴-온 상태를 계속적으로 유지한다.
쓰기 기간(Twr) 동안, 데이터 구동 회로(120)는 기준 전압(Vref)을 데이터 라인(DL)으로 출력하지 않고, 영상 신호에 해당하는 데이터 전압(Vdata)을 데이터 라인(DL)으로 출력한다.
이에 따라, 데이터 라인(DL)에 출력된 데이터 전압(Vdata)은 턴-온 된 제1 스캔 트랜지스터(SCT1)를 통해 구동 트랜지스터(DRT)의 제1 노드(N1)에 인가된다.
쓰기 기간(Twr) 동안, n번째 제2 스캔신호(SCAN2(n))는 로우 레벨 전압을 유지한다. 이때, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태이다.
따라서, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전압 차이는 샘플링 기간(Tsam)에서의 전압 차이 값(Vth)을 유지하면서, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은, 샘플링 기간(Tsam)에서의 전압 값(Vref-Vth)에서 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압 변동량(Vdata-Vref)만큼 변화하게 된다. 즉, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 Vref-Vth+C*(Vdata-Vref)이 된다.
여기서, C는 캐패시턴스 상수로서, 스토리지 캐패시터(Cst)의 캐패시턴스 값(a)과 구동 캐패시턴스(Cvdd)의 캐패시턴스 값(b)에 의해 결정될 수 있다. 예를 들어, 캐패시턴스 상수 C는 스토리지 캐패시터(Cst)의 캐패시턴스 값(a)을 스토리지 캐패시터(Cst)의 캐패시턴스 값(a)과 구동 캐패시턴스(Cvdd)의 캐패시턴스 값(b)의 합으로 나눈 값(C=a/(a+b))일 수 있다.
도 6d를 참조하면, 발광 기간(Tem) 동안, n번째 발광신호(EM(n))는 다시 하이 레벨 전압으로 바뀐다. 이에 따라, 발광 트랜지스터(EMT)는 턴-온 상태를 갖는다.
발광 기간(Tem) 동안, n번째 제1 스캔신호(SCAN1(n))는 로우 레벨 전압으로 바뀐다. 이에 따라, 제1 스캔 트랜지스터(SCT1)는 턴-오프 된다. 이에 따라, 구동 트랜지스터(DRT)의 제1 노드(N1)는 전기적으로 플로팅 상태이다.
발광 기간(Tem) 동안, n번째 제2 스캔신호(SCAN2(n))는 로우 레벨 전압을 유지한다. 이때, 구동 트랜지스터(DRT)의 제2 노드(N2)는 전기적으로 플로팅 상태이다.
발광 기간(Tem) 동안, 구동 트랜지스터(DRT)는 전류를 발광소자(ED)로 공급하게 되고, 발광소자(ED)는 공급된 전류에 의해 발광하게 된다.
이때, 발광소자(ED)의 픽셀전극(PE)이 갖는 전압(Voled, 이하, 발광소자 전압이라고 함)에 따라, 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압은 이전 상태의 전압 값(Vref-Vth+C*(Vdata-Vref))에서, 발광소자 전압(Voled)만큼 더해진 전압 값(Vref-Vth+C*(Vdata-Vref)+Voled)을 갖는다. 그리고, 구동 트랜지스터(DRT)의 제1 노드(N1)의 전압은 데이터 전압(Vdata)에서 발광소자 전압(Voled)만큼 더해진 전압 값(Vdata+Voled)을 갖는다.
발광소자(ED)에 흐르는 전류(Ioled)는 다음과 같은 수학식 1을 갖게 된다.
Figure pat00001
상기 수학식 1에서, Ioled는 발광소자(ED)에 흐르는 전류이고, k는 구동 트랜지스터(DRT)의 물성적 특성에 의해 결정된 상수이고, Vgs는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)의 전위차이고, Vth는 구동 트랜지스터(DRT)의 문턱전압이고, Vdata는 데이터 전압이고, Vref는 기준 전압이고, Voled는 발광소자 전압이고, C는 캐패시턴스 상수이다.
상기 수학식 1에서, 구동 트랜지스터(DRT)의 문턱전압(Vth)이 제거되어, 발광소자(ED)에 흐르는 전류(Ioled)는 구동 트랜지스터(DRT)의 문턱전압(Vth)의 영향을 받지 않게 된다.
도 7 및 도 8은 본 발명의 실시예들에 따른 게이트 구동 회로(130)를 나타낸 도면들이다. 도 9는 본 발명의 실시예들에 따른 표시장치(100)에서, 보상회로와 게이트 구동 회로(130)의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 도 4의 보상회로를 위한 게이트 구동 회로(130)는 n번째 게이트 구동 회로(310)와 (n+1)번째 게이트 구동 회로(320)를 포함한다.
n번째 게이트 구동 회로(310)는, n번째 제1 스캔 출력단(Nsc1(n))을 통해 n번째 제1 스캔 라인(SCL1(n))으로 n번째 제1 스캔신호(SCAN1(n))를 출력하는 n번째 제1 스캔 드라이버(311)와, n번째 제2 스캔 출력단(Nsc2(n))을 통해 n번째 제2 스캔 라인(SCL2(n))으로 n번째 제2 스캔신호(SCAN2(n))를 출력하는 n번째 제2 스캔 드라이버(312)와, n번째 발광 출력단(Nem(n))을 통해 n번째 발광 라인(EML(n))으로 n번째 발광신호(EM(n))를 출력하는 n번째 발광 드라이버(313)를 포함할 수 있다.
n번째 제1 스캔 드라이버(311)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
n번째 제2 스캔 드라이버(312)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
n번째 발광 드라이버(313)는 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)와, 풀-업 트랜지스터(TEu)의 게이트 노드(Q노드, EM_Q(n)) 및 풀-다운 트랜지스터(TEd)의 게이트 노드(QB노드, EM_QB(n)) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
(n+1)번째 게이트 구동 회로(320)는, (n+1)번째 제1 스캔 출력단(Nsc1(n+1))을 통해 (n+1)번째 제1 스캔 라인(SCL1(n+1))으로 (n+1)번째 제1 스캔신호(SCAN1(n+1))를 출력하는 (n+1)번째 제1 스캔 드라이버(321)와, (n+1)번째 제2 스캔 출력단(Nsc2(n+1))을 통해 (n+1)번째 제2 스캔 라인(SCL2(n+1))으로 (n+1)번째 제2 스캔신호(SCAN2(n+1))를 출력하는 (n+1)번째 제2 스캔 드라이버(322)와, (n+1)번째 발광 출력단(Nem(n+1))을 통해 (n+1)번째 발광 라인(EML(n+1))으로 (n+1)번째 발광신호(EM(n+1))를 출력하는 (n+1)번째 발광 드라이버(323)를 포함할 수 있다.
(n+1)번째 제1 스캔 드라이버(321)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
(n+1)번째 제2 스캔 드라이버(322)는 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)와, 풀-업 트랜지스터(Tu)의 게이트 노드(Q노드, SCAN2_Q(n+1)) 및 풀-다운 트랜지스터(Td)의 게이트 노드(QB노드, SCAN2_QB(n+1)) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
(n+1)번째 발광 드라이버(323)는 풀-업 트랜지스터 및 풀-다운 트랜지스터와, 풀-업 트랜지스터의 게이트 노드(Q노드) 및 풀-다운 트랜지스터의 게이트 노드(QB노드) 각각의 전압을 제어하는 제어회로를 포함할 수 있다.
도 8을 참조하면, 도 4의 보상회로에서 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT)가 N-타입 트랜지스터이므로, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)는 N-타입 트랜지스터이고, (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)는 N-타입 트랜지스터이다.
(n+1)번째 제2 스캔 드라이버(322)에서, 풀-업 트랜지스터(Tu)는 Q노드(SCAN2_Q(n+1))의 전압에 의해 온-오프가 제어되어, 클럭 입력단(Nclksc2(n+1))과 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다. 풀-다운 트랜지스터(Td)는 QB노드(SCAN2_QB(n+1))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(VGL)이 인가되는 노드와 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다.
n번째 발광 드라이버(313)에서, 풀-업 트랜지스터(TEu)는 Q노드(EM_Q(n))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(EMVGH)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다. 풀-다운 트랜지스터(TEd)는 QB노드(EM_QB(n))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(EMVGL)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다.
n번째 발광 드라이버(313)는, 풀-업 트랜지스터(TEu)의 게이트 노드(EM_Q(n))와 소스 노드(Nem(n)) 사이에 연결된 캐패시터(CE)를 더 포함할 수 있다.
도 7 및 도 8을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 동기화 트랜지스터(T_sync)를 더 포함할 수 있다. 동기화 트랜지스터(T_sync)는 (n+1)번째 제2 스캔 드라이버(322)의 Q 노드(SCAN2_Q(n+1))의 전압에 따라 제어되며, n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))과 (n+1)번째 제2 스캔 드라이버(322)의 클럭 입력단(Nclksc2(n+1)) 간의 전기적인 연결을 제어할 수 있다. 여기서, 동기화 트랜지스터(T_sync)는 게이트 구동 회로(130)에 포함되는 구성일 수도 있고, 표시패널(110)에 포함되는 구성일 수도 있다.
도 8을 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서 출력되는 신호(SCAN2_out(n+1))는 (n+1)번째 스캔신호 신호(SCAN2(n+1))와 동일한 신호일 수 있다 n번째 발광 드라이버(313)에서 출력되는 신호(EM_out(n))는 n번째 발광신호(EM(n))와 동일한 신호일 수 있다.
도 8을 참조하면, 동기화 트랜지스터(T_sync)는 N-타입 트랜지스터일 수 있다.
또한, 도 8을 참조하면, 동기화 트랜지스터(T_sync)의 타입은 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 타입과 N-타입으로서 동일할 수 있다.
또한, 도 8을 참조하면, 동기화 트랜지스터(T_sync)의 타입은 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td) 각각의 타입과 N-타입으로서 동일할 수 있다.
도 9를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))의 전압이 1차적으로 라이징 되면, 동기화 스위치(T_sync)는 턴-온 된다. 이때, (n+1)번째 제2 스캔신호(SCAN2(n+1))는 로우 레벨 전압이고, n번째 발광 드라이버(313)의 Q노드(EM_Q(n))는 로우 레벨 전압이다.
따라서, 턴-온 된 동기화 스위치(T_sync)는 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압을 출력 신호(T_sync_out)로서 출력한다. 턴-온 된 동기화 스위치(T_sync)의 출력 신호(T_sync_out)는 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))에 인가된다. 즉, 턴-온 된 동기화 스위치(T_sync)를 통해, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압이 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))으로 출력된다.
n번째 발광 드라이버(313)의 출력 신호(EM_out(n))는, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압이고, 동기화 스위치(T_sync)의 출력 신호(T_sync_out)이며, 초기화 기간(Tinit) 동안의 로우 레벨 전압을 갖는 n번째 발광신호(EM(n))이다.
도 9를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))의 전압이 2차적으로 라이징(부스팅) 되면, 동기화 스위치(T_sync)는 계속 턴-온 상태이다. 이때, (n+1)번째 제2 스캔신호(SCAN2(n+1))는 하이 레벨 전압이고, n번째 발광 드라이버(313)의 Q노드(EM_Q(n))는 하이 레벨 전압이다.
따라서, 동기화 스위치(T_sync)는 (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))의 부스팅 된 높은 전압에 의해 완전하게 턴-온 상태를 유지할 수 있다. 이에 따라, 동기화 스위치(T_sync)는 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 하이 레벨 전압을 출력 신호(T_sync_out)로서 출력한다. 턴-온 된 동기화 스위치(T_sync)의 출력 신호(T_sync_out)는 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))에 인가된다. 즉, 턴-온 된 동기화 스위치(T_sync)를 통해, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 하이 레벨 전압이 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))으로 출력된다.
또한, n번째 발광 드라이버(313)의 Q노드(EM_Q(n))이 하이 레벨 전압이므로, 하이 레벨 게이트 전압(EMVGH)이 풀-업 트랜지스터(TEu)을 통해 n번째 발광 출력단(Nem(n))으로 출력될 수 있다.
n번째 발광 드라이버(313)의 출력 신호(EM_out(n))는, 하이 레벨 게이트 전압(EMVGH)이고, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 하이 레벨 전압이며, 동기화 스위치(T_sync)의 출력 신호(T_sync_out)이며, 샘플링 기간(Tsam) 동안의 하이 레벨 전압을 갖는 n번째 발광신호(EM(n))이다.
전술한 바와 같이, n번째 발광신호(EM(n))가 로우 레벨 전압에서 하이 레벨 전압(EMVGH)으로 라이징 되는 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))가 로우 레벨 전압에서 하이 레벨 전압으로 라이징 되는 타이밍과 동기화될 수 있다.
이때, (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))는 높은 전압으로 부스팅이 되므로, 동기화 스위치(T_sync)를 완전하게 턴-온 시켜주어, n번째 발광신호(EM(n))의 라이징 특성을 매우 향상시켜줄 수 있다.
도 9를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))의 전압은 1차적으로 폴링 되면, 폴링 된 전압도 하이 레벨 전압이므로, 동기화 스위치(T_sync)는 여전히 턴-온 상태를 유지한다.
이때, (n+1)번째 제2 스캔신호(SCAN2(n+1))는 로우 레벨 전압이고, n번째 발광 드라이버(313)의 Q노드(EM_Q(n))는 로우 레벨 전압이고, n번째 발광 드라이버(313)의 QB노드(EM_QB(n))는 하이 레벨 전압이다.
따라서, 턴-온 된 동기화 스위치(T_sync)는 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압을 출력 신호(T_sync_out)로서 출력한다. 턴-온 된 동기화 스위치(T_sync)의 출력 신호(T_sync_out)는 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))에 인가된다. 즉, 턴-온 된 동기화 스위치(T_sync)를 통해, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압이 n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))으로 출력된다.
또한, n번째 발광 드라이버(313)의 QB노드(EM_QB(n))이 하이 레벨 전압이므로, 로우 레벨 게이트 전압(EMVGL)이 풀-다운 트랜지스터(TEd)을 통해 n번째 발광 출력단(Nem(n))으로 출력될 수 있다.
n번째 발광 드라이버(313)의 출력 신호(EM_out(n))는, 로우 레벨 게이트 전압(EMVGL)이고, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 로우 레벨 전압이며, 동기화 스위치(T_sync)의 출력 신호(T_sync_out)이며, 쓰기 기간(Twr) 동안의 로우 레벨 전압을 갖는 n번째 발광신호(EM(n))이다.
전술한 바와 같이, n번째 발광신호(EM(n))가 하이 레벨 전압에서 로우 레벨 전압(EMVGL)으로 폴링 되는 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))가 하이 레벨 전압에서 로우 레벨 전압으로 폴링 되는 타이밍과 동기화될 수 있다.
동기화 트랜지스터(T_sync)를 이용한 전술한 동작에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 될 수 있다. 그리고, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다.
따라서, 샘플링 기간(Tsam)의 시작 타이밍에, n번째 발광신호(EM(n))가 라이징 되는 길이가 짧아질 수 있다. 이에 따라, 내부 보상 시간이 길어질 수 있다.
또한, 샘플링 기간(Tsam)의 종료 타이밍에, n번째 발광신호(EM(n))가 폴링 되는 길이가 짧아질 수 있다. 이에 따라, 영상 신호인 데이터 전압(Vdata)의 입력 시간이 늘어나게 되어 보상율이 높아질 수 있다.
이처럼, (n+1)번째 제2 스캔신호(SCAN2(n+1))와 샘플링 기간(Tsam)에서의 n번째 발광신호(EM(n))의 온-오프 동작 타이밍 서로 동기화 됨으로써, 보상율 향상이 가능해질 수 있다.
도 10은 도 4의 보상회로를 변형한 보상회로이고, 도 11은 도 10의 보상회로의 구동 타이밍 다이어그램이고, 도 12는 도 10의 보상회로를 위한 게이트 구동 회로(130)를 나타낸 도면이다.
도 10의 보상회로는 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2), 발광 트랜지스터(EMT)가 모두 P-타입 트랜지스터이다. 이점에서만, 도 10의 보상회로는 도 4의 보상회로와 다르고 나머지는 동일하다.
도 10을 참조하면, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2), 발광 트랜지스터(EMT)가 모두 P-타입 트랜지스터이므로, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2), 발광 트랜지스터(EMT) 각각의 턴-온 레벨 전압은 로우 레벨 전압이다. 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2), 발광 트랜지스터(EMT) 각각의 턴-오프 레벨 전압은 하이 레벨 전압이다.
따라서, 도 11에 도시된 도 10의 보상회로의 구동 타이밍 다이어그램 또한, 전압 레벨의 변경을 제외하고는, 도 5에 도시된 도 4의 보상회로의 구동 타이밍 다이어그램과 동일하다.
도 11을 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))는 제1 하이 레벨 전압 구간, 제1 로우 레벨 전압 구간, 제2 하이 레벨 전압 구간 및 제2 로우 레벨 전압 구간을 포함한다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간은 초기화 기간(Tinit)과 대응되고, 제1 로우 레벨 전압 구간은 샘플링 기간(Tsam)과 대응되고, 제2 하이 레벨 전압 구간은 쓰기 기간(Twr)과 대응되고, 제2 로우 레벨 전압 구간은 발광 기간(Tem)과 대응된다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, m번째 제2 스캔신호(SCAN2(m))의 폴링 타이밍과 동기화 될 수 있다.
도 10의 보상회로에 적용되는 동기화 방식에서, m은 (n+1)이다. 따라서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다.
도 10의 보상회로에 적용되는 동기화 방식에서, m은 (n+1)이다. 따라서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다.
도 12를 참조하면, 게이트 구동 회로(130)는, 도 10의 보상회로를 위하여, n번째 발광 드라이버(313) 및 (n+1)번째 제2 스캔 드라이버(322)를 포함하는데, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd) 각각의 타입과 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td) 각각의 타입은 P-타입으로 모두 동일하다.
이러한 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 될 수 있다.
이에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))는 (n+1)번째 제2 스캔신호(SCAN2(n+1))와 동일할 수 있다. 즉, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))의 폴링 타이밍 및 라이징 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍 및 라이징 타이밍과 동기화될 수 있다.
도 10 및 도 12를 참조하면, n번째 서브픽셀(SP(n))의 등가회로인 보상회로에서 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 발광 트랜지스터(EMT)가 P-타입 트랜지스터인 경우, n번째 발광 드라이버(313)는 P-타입 트랜지스터인 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)를 포함하고, (n+1)번째 제2 스캔 드라이버(322)는 P-타입 트랜지스터인 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)를 포함할 수 있다.
도 12를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, 풀-업 트랜지스터(Tu)는 Q노드(SCAN2_Q(n+1))의 전압에 의해 온-오프가 제어되어, 클럭 입력단(Nclksc2(n+1))과 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다. 풀-다운 트랜지스터(Td)는 QB노드(SCAN2_QB(n+1))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(VGH)이 인가되는 노드와 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다.
n번째 발광 드라이버(313)에서, 풀-업 트랜지스터(TEu)는 Q노드(EM_Q(n))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(EMVGL)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다. 풀-다운 트랜지스터(TEd)는 QB노드(EM_QB(n))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(EMVGH)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다.
전술한 바와 같이, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))와 (n+1)번째 제2 스캔신호(SCAN2(n+1)) 간의 동기화는, 동기화 트랜지스터(T_sync)에 의해 가능해질 수 있다.
동기화 트랜지스터(T_sync)는 (n+1)번째 제2 스캔 드라이버(322)의 Q 노드(SCAN2_Q(n+1))의 전압에 따라 제어되며, n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))과 (n+1)번째 제2 스캔 드라이버(322)의 클럭 입력단(Nclksc2(n+1)) 간의 전기적인 연결을 제어할 수 있다. 여기서, 동기화 트랜지스터(T_sync)는 게이트 구동 회로(130)에 포함되는 구성일 수도 있고, 표시패널(110)에 포함되는 구성일 수도 있다.
n번째 발광신호(EM(n))와 (n+1)번째 제2 스캔신호(SCAN2(n+1)) 간의 동기화를 가능하게 하는 동기화 트랜지스터(T_sync)의 동작 방식은, 트랜지스터 타입 및 그에 따른 각종 전압 레벨이 변경될 뿐, 도 9를 참조하여 전술한 방식과 동일하다.
도 12를 참조하면, 동기화 트랜지스터(T_sync)는 P-타입 트랜지스터일 수 있다. 동기화 트랜지스터(T_sync)의 타입은 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 타입과 P-타입으로서 동일할 수 있다. 동기화 트랜지스터(T_sync)의 타입은 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td) 각각의 타입과 P-타입으로서 동일하다.
동기화 트랜지스터(T_sync)를 이용한 전술한 동작에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다. 그리고, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 될 수 있다.
따라서, 샘플링 기간(Tsam)의 시작 타이밍에, n번째 발광신호(EM(n))가 라이징 되는 길이가 짧아질 수 있다. 이에 따라, 내부 보상 시간이 길어질 수 있다.
또한, 샘플링 기간(Tsam)의 종료 타이밍에, n번째 발광신호(EM(n))가 폴링 되는 길이가 짧아질 수 있다. 이에 따라, 영상 신호인 데이터 전압(Vdata)의 입력 시간이 늘어나게 되어 보상율이 높아질 수 있다.
이처럼, (n+1)번째 제2 스캔신호(SCAN2(n+1))와 샘플링 기간(Tsam)에서의 n번째 발광신호(EM(n))의 온-오프 동작 타이밍 서로 동기화 됨으로써, 보상율 향상이 가능해질 수 있다.
도 13은 도 4의 보상회로를 변형한 다른 보상회로이고, 도 14는 도 13의 보상회로의 구동 타이밍 다이어그램이고, 도 15는 도 13의 보상회로를 위한 게이트 구동 회로(130)를 나타낸 도면이다.
도 13의 보상회로는 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 N-타입 트랜지스터이고, 발광 트랜지스터(EMT)는 P-타입 트랜지스터이다. 이점에서만, 도 13의 보상회로는 도 4의 보상회로와 다르고 나머지는 동일하다.
도 13을 참조하면, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 N-타입 트랜지스터이므로, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 턴-온 레벨 전압은 하이 레벨 전압이고, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 턴-오프 레벨 전압은 로우 레벨 전압이다.
발광 트랜지스터(EMT)는 P-타입 트랜지스터이므로, 발광 트랜지스터(EMT)의 턴-온 레벨 전압은 로우 레벨 전압이고, 발광 트랜지스터(EMT)의 턴-오프 레벨 전압은 하이 레벨 전압이다.
따라서, 도 14에 도시된 도 13의 보상회로의 구동 타이밍 다이어그램 또한, n번째 발광신호(EM(n))만 P-타입 트랜지스터에 맞게 전압 레벨이 변경될 뿐, 도 5에 도시된 도 4의 보상회로의 구동 타이밍 다이어그램과 동일하다.
도 14를 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))는 제1 하이 레벨 전압 구간, 제1 로우 레벨 전압 구간, 제2 하이 레벨 전압 구간 및 제2 로우 레벨 전압 구간을 포함한다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간은 초기화 기간(Tinit)과 대응되고, 제1 로우 레벨 전압 구간은 샘플링 기간(Tsam)과 대응되고, 제2 하이 레벨 전압 구간은 쓰기 기간(Twr)과 대응되고, 제2 로우 레벨 전압 구간은 발광 기간(Tem)과 대응된다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, m번째 제2 스캔신호(SCAN2(m))의 폴링 타이밍과 동기화 될 수 있다.
도 13의 보상회로에 적용되는 동기화 방식에서, m은 n이다. 따라서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, n번째 제2 스캔신호(SCAN2(n))의 폴링 타이밍과 동기화 될 수 있다. 여기서, n번째 제2 스캔신호(SCAN2(n))의 폴링 타이밍은 n번째 제2 스캔신호(SCAN2(n))의 턴-온 레벨 전압인 하이 레벨 전압에서 턴-오프 레벨 전압인 로우 레벨 전압으로 폴링 되는 타이밍이다.
도 15를 참조하면, 게이트 구동 회로(130)는, 도 13의 보상회로를 위하여, n번째 발광 드라이버(313) 및 (n+1)번째 제2 스캔 드라이버(322)를 포함한다.
n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)는 P-타입 트랜지스터이다. (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)는 N-타입 트랜지스터이다.
이와 같이, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)의 타입과 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)의 타입이 서로 다른 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 되지 않는다.
도 13 및 도 15를 참조하면, n번째 서브픽셀(SP(n))의 등가회로인 보상회로에서 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)가 N-트랜지스터인 경우, (n+1)번째 제2 스캔 드라이버(322)는 N-타입 트랜지스터인 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)를 포함할 수 있다.
n번째 서브픽셀(SP(n))의 등가회로인 보상회로에서 발광 트랜지스터(EMT)가 P-타입 트랜지스터인 경우, n번째 발광 드라이버(313)는 P-타입 트랜지스터인 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)를 포함할 수 있다.
도 15를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, 풀-업 트랜지스터(Tu)는 Q노드(SCAN2_Q(n+1))의 전압에 의해 온-오프가 제어되어, 클럭 입력단(Nclksc2(n+1))과 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다. 풀-다운 트랜지스터(Td)는 QB노드(SCAN2_QB(n+1))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(VGL)이 인가되는 노드와 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다.
n번째 발광 드라이버(313)에서, 풀-업 트랜지스터(TEu)는 Q노드(EM_Q(n))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(EMVGL)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다. 풀-다운 트랜지스터(TEd)는 QB노드(EM_QB(n))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(EMVGH)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다.
전술한 바와 같이, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))의 폴링 타이밍과 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍 간의 동기화는, 동기화 트랜지스터(T_sync)에 의해 가능해질 수 있다.
동기화 트랜지스터(T_sync)는 (n+1)번째 제2 스캔 드라이버(322)의 Q 노드(SCAN2_Q(n+1))의 전압에 따라 제어되며, n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))과 (n+1)번째 제2 스캔 드라이버(322)의 클럭 입력단(Nclksc2(n+1)) 간의 전기적인 연결을 제어할 수 있다. 여기서, 동기화 트랜지스터(T_sync)는 게이트 구동 회로(130)에 포함되는 구성일 수도 있고, 표시패널(110)에 포함되는 구성일 수도 있다.
n번째 발광신호(EM(n))와 (n+1)번째 제2 스캔신호(SCAN2(n+1)) 간의 동기화를 가능하게 하는 동기화 트랜지스터(T_sync)의 동작 방식은, 트랜지스터 타입 및 그에 따른 각종 전압 레벨이 변경될 뿐, 도 9를 참조하여 전술한 방식과 동일하다.
도 15를 참조하면, 동기화 트랜지스터(T_sync)는 N-타입 트랜지스터일 수 있다. 동기화 트랜지스터(T_sync)의 타입은 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 타입과 N-타입으로서 동일할 수 있다. 동기화 트랜지스터(T_sync)의 타입은 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td) 각각의 타입과 N-타입으로서 동일하다.
동기화 트랜지스터(T_sync)를 이용한 전술한 동작에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 될 수 있다.
따라서, 샘플링 기간(Tsam)의 시작 타이밍에, n번째 발광신호(EM(n))가 폴링 되는 길이가 짧아질 수 있다. 이에 따라, 내부 보상 시간이 길어질 수 있다. 이에 따라, 보상율 향상이 가능해질 수 있다.
도 16은 도 4의 보상회로를 변형한 다른 보상회로이고, 도 17는 도 16의 보상회로의 구동 타이밍 다이어그램이고, 도 18는 도 16의 보상회로를 위한 게이트 구동 회로(130)를 나타낸 도면이다.
도 16의 보상회로는 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 P-타입 트랜지스터이고, 발광 트랜지스터(EMT)는 N-타입 트랜지스터이다. 이점에서만, 도 16의 보상회로는 도 4의 보상회로와 다르고 나머지는 동일하다.
도 16을 참조하면, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)는 P-타입 트랜지스터이므로, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 턴-온 레벨 전압은 로우 레벨 전압이고, 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 턴-오프 레벨 전압은 하이 레벨 전압이다.
발광 트랜지스터(EMT)는 N-타입 트랜지스터이므로, 발광 트랜지스터(EMT)의 턴-온 레벨 전압은 하이 레벨 전압이고, 발광 트랜지스터(EMT)의 턴-오프 레벨 전압은 로우 레벨 전압이다.
따라서, 도 17에 도시된 도 16의 보상회로의 구동 타이밍 다이어그램 또한, n번째 제1 스캔신호(SCAN1(n)) 및 n번째 제2 스캔신호(SCAN2(n))만 p-타입 트랜지스터에 맞게 전압 레벨이 변경될 뿐, 도 5에 도시된 도 4의 보상회로의 구동 타이밍 다이어그램과 동일하다.
도 17를 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))는 제1 로우 레벨 전압 구간, 제1 하이 레벨 전압 구간, 제2 로우 레벨 전압 구간 및 제2 하이 레벨 전압 구간을 포함한다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간은 초기화 기간(Tinit)과 대응되고, 제1 하이 레벨 전압 구간은 샘플링 기간(Tsam)과 대응되고, 제2 로우 레벨 전압 구간은 쓰기 기간(Twr)과 대응되고, 제2 하이 레벨 전압 구간은 발광 기간(Tem)과 대응된다.
n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, m번째 제2 스캔신호(SCAN2(m))의 라이징 타이밍과 동기화 될 수 있다.
도 16의 보상회로에 적용되는 동기화 방식에서, m은 n이다. 따라서, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, n번째 제2 스캔신호(SCAN2(n))의 라이징 타이밍과 동기화 될 수 있다. 여기서, n번째 제2 스캔신호(SCAN2(n))의 라이징 타이밍은 n번째 제2 스캔신호(SCAN2(n))의 턴-온 레벨 전압인 로우 레벨 전압에서 턴-오프 레벨 전압인 하이 레벨 전압으로 라이징 되는 타이밍이다.
도 18를 참조하면, 게이트 구동 회로(130)는, 도 16의 보상회로를 위하여, n번째 발광 드라이버(313) 및 (n+1)번째 제2 스캔 드라이버(322)를 포함한다.
n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)는 N-타입 트랜지스터이다. (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)는 P-타입 트랜지스터이다.
이와 같이, n번째 발광 드라이버(313)에 포함된 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)의 타입과 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)의 타입이 서로 다른 경우, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 하이 레벨 전압 구간이 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 폴링 타이밍과 동기화 되지 않는다.
도 16 및 도 18를 참조하면, n번째 서브픽셀(SP(n))의 등가회로인 보상회로에서 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2)가 P-트랜지스터인 경우, (n+1)번째 제2 스캔 드라이버(322)는 P-타입 트랜지스터인 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)를 포함할 수 있다.
n번째 서브픽셀(SP(n))의 등가회로인 보상회로에서 발광 트랜지스터(EMT)가 N-타입 트랜지스터인 경우, n번째 발광 드라이버(313)는 N-타입 트랜지스터인 풀-업 트랜지스터(TEu) 및 풀-다운 트랜지스터(TEd)를 포함할 수 있다.
도 18를 참조하면, (n+1)번째 제2 스캔 드라이버(322)에서, 풀-업 트랜지스터(Tu)는 Q노드(SCAN2_Q(n+1))의 전압에 의해 온-오프가 제어되어, 클럭 입력단(Nclksc2(n+1))과 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다. 풀-다운 트랜지스터(Td)는 QB노드(SCAN2_QB(n+1))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(VGH)이 인가되는 노드와 (n+1)번째 제2 스캔 출력단(Nsc2(n+1)) 간의 연결을 제어한다.
n번째 발광 드라이버(313)에서, 풀-업 트랜지스터(TEu)는 Q노드(EM_Q(n))의 전압에 의해 온-오프가 제어되어, 하이 레벨 게이트 전압(EMVGH)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다. 풀-다운 트랜지스터(TEd)는 QB노드(EM_QB(n))의 전압에 의해 온-오프가 제어되어, 로우 레벨 게이트 전압(EMVGL)이 인가되는 노드와 n번째 발광 출력단(Nem(n)) 간의 연결을 제어한다.
전술한 바와 같이, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 중 샘플링 기간(Tsam) 동안, n번째 발광신호(EM(n))의 라이징 타이밍과 (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍 간의 동기화는, 동기화 트랜지스터(T_sync)에 의해 가능해질 수 있다.
동기화 트랜지스터(T_sync)는 (n+1)번째 제2 스캔 드라이버(322)의 Q 노드(SCAN2_Q(n+1))의 전압에 따라 제어되며, n번째 발광 드라이버(313)의 n번째 발광 출력단(Nem(n))과 (n+1)번째 제2 스캔 드라이버(322)의 클럭 입력단(Nclksc2(n+1)) 간의 전기적인 연결을 제어할 수 있다. 여기서, 동기화 트랜지스터(T_sync)는 게이트 구동 회로(130)에 포함되는 구성일 수도 있고, 표시패널(110)에 포함되는 구성일 수도 있다.
n번째 발광신호(EM(n))와 (n+1)번째 제2 스캔신호(SCAN2(n+1)) 간의 폴링 동기화를 가능하게 하는 동기화 트랜지스터(T_sync)의 동작 방식은, 트랜지스터 타입 및 그에 따른 각종 전압 레벨이 변경될 뿐, 도 9를 참조하여 전술한 방식과 동일하다.
도 18를 참조하면, 동기화 트랜지스터(T_sync)는 P-타입 트랜지스터일 수 있다. 동기화 트랜지스터(T_sync)의 타입은 제1 스캔 트랜지스터(SCT1) 및 제2 스캔 트랜지스터(SCT2) 각각의 타입과 P-타입으로서 동일할 수 있다. 동기화 트랜지스터(T_sync)의 타입은 (n+1)번째 제2 스캔 드라이버(322)에 포함된 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td) 각각의 타입과 P-타입으로서 동일하다.
동기화 트랜지스터(T_sync)를 이용한 전술한 동작에 따라, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))에서, 제1 로우 레벨 전압 구간이 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))의 라이징 타이밍과 동기화 될 수 있다.
따라서, 샘플링 기간(Tsam)의 시작 타이밍에, n번째 발광신호(EM(n))가 라이징 되는 길이가 짧아질 수 있다. 이에 따라, 내부 보상 시간이 길어질 수 있다. 이에 따라, 보상율 향상이 가능해질 수 있다.
전술한 바와 같이, n번째 발광신호(EM(n))가 로우 레벨 전압에서 하이 레벨 전압(EMVGH)으로 라이징 되는 타이밍은, (n+1)번째 제2 스캔신호(SCAN2(n+1))가 로우 레벨 전압에서 하이 레벨 전압으로 라이징 되는 타이밍과 동기화될 수 있다.
이때, (n+1)번째 제2 스캔 드라이버(322)에서, Q노드(SCAN2_Q(n+1))는 높은 전압으로 부스팅이 되므로, 동기화 스위치(T_sync)를 완전하게 턴-온 시켜주어, n번째 발광신호(EM(n))의 라이징 특성을 매우 향상시켜줄 수 있다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 표시장치(100)에서, 동기화 트랜지스터(T_sync)를 활용하여 라이징 특성 및 폴링 특성이 개선된 발광신호(EM(n))를 나타낸 도면이다.
도 19a는 n번째 서브픽셀(SP(n))이 구동되는 기간 내 샘플링 기간(Tsam) 동안, N-타입의 발광 트랜지스터(EMT)의 게이트 노드에 인가되는 n번째 발광신호(EM(n))을 나타낸 도면이다.
도 19b는 n번째 서브픽셀(SP(n))이 구동되는 기간 내 샘플링 기간(Tsam) 동안, P-타입의 발광 트랜지스터(EMT)의 게이트 노드에 인가되는 n번째 발광신호(EM(n))을 나타낸 도면이다.
도 19a 및 도 19b를 참조하면, 동기화 트랜지스터(T_sync)를 활용하여 n번째 발광신호(EM(n))의 라이징 타이밍 및/또는 폴링 타이밍과 m번째 제2 스캔신호(SCAN2(m))의 라이징 타이밍 및/또는 폴링 타이밍을 동기화 시킴으로써, n번째 발광신호(EM(n))의 라이징 길이 및/또는 폴링 길이를 줄여줄 수 있다.
따라서, 샘플링 기간(Tsam)의 시작 타이밍에, n번째 발광신호(EM(n))의 라이징 길이 또는 폴링 길이가 짧아질 수 있다. 이에 따라, 내부 보상 시간이 길어질 수 있다.
또한, 샘플링 기간(Tsam)의 종료 타이밍에, n번째 발광신호(EM(n))의 폴링 길이 또는 라이징 길이가 짧아질 수 있다. 이에 따라, 영상 신호인 데이터 전압(Vdata)의 입력 시간이 늘어나게 되어 보상율이 높아질 수 있다.
이처럼, (n+1)번째 제2 스캔신호(SCAN2(n+1))와 샘플링 기간(Tsam)에서의 n번째 발광신호(EM(n))의 온-오프 동작 타이밍 서로 동기화 됨으로써, 보상율 향상이 가능해질 수 있다.
도 20은 도 4의 보상회로를 변형한 보상회로이다. 도 21은 도 20의 보상회로의 구동 타이밍 다이어그램이다.
도 20을 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))은, 발광소자(ED)와, 발광소자(ED)를 구동하는 구동 트랜지스터(DRT)와, n번째 제1 스캔신호(SCAN1(n))에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터(SCT1)와, n번째 제2 스캔신호(SCAN2(n))에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준 전압(Vref)이 공급되는 기준 라인(RVL) 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터(SCT2)와, m번째 제1 스캔신호(SCAN1(m))에 의해 제어되며 구동 트랜지스터(DRT)의 제2 노드(N2)와 초기화 라인(IVL) 간의 전기적인 연결을 제어하는 제3 스캔 트랜지스터(SCT3)와, n번째 발광신호(EM(n))에 제어 되며 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동 라인(DVL) 간의 전기적인 연결을 제어하는 발광 트랜지스터(EMT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
발광 트랜지스터(EMT)는 P-타입 트랜지스터이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 제3 스캔 트랜지스터(SCT3)는 N-타입 트랜지스터일 수 있다.
발광 트랜지스터(EMT)는 P-타입 트랜지스터이므로, 발광 트랜지스터(EMT)의 턴-온 레벨 전압은 로우 레벨 전압이고, 발광 트랜지스터(EMT)의 턴-오프 레벨 전압은 하이 레벨 전압이다.
제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 제3 스캔 트랜지스터(SCT3)는 N-타입 트랜지스터이므로, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 제3 스캔 트랜지스터(SCT3) 각각의 턴-온 레벨 전압은 하이 레벨 전압이고, 제1 스캔 트랜지스터(SCT1), 제2 스캔 트랜지스터(SCT2) 및 제3 스캔 트랜지스터(SCT3) 각각의 턴-오프 레벨 전압은 로우 레벨 전압이다.
도 21을 참조하면, n번째 서브픽셀 행(SPR(n))에 포함된 n번째 서브픽셀(SP(n))이 구동되는 기간 동안, n번째 발광신호(EM(n))의 라이징 타이밍은 n번째 제1 스캔신호(SCAN1(n))의 라이징 타이밍과 동기화될 수 있다.
이에 따라, 샘플링 기간(Tsam)의 종료 타이밍에, n번째 발광신호(EM(n))의 폴링 길이가 짧아질 수 있다. 이에 따라, 영상 신호인 데이터 전압(Vdata)의 입력 시간이 늘어나게 되어 보상율이 높아질 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 발광소자의 발광여부 또는 발광타이밍을 제어하는 발광 트랜지스터의 온-오프 성능의 저하 또는 편차에 의해 영향을 받지 않고, 내부 보상을 정확하게 수행할 수 있고 화상 품질도 향상시킬 수 있는 표시장치(100) 및 게이트 구동 회로(130)를 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 신호의 일종인 발광신호(EM)의 라이징 특성 및/또는 폴링 특성을 개선하여 구동 트랜지스터(DRT)의 문턱전압 보상 성능을 개선시켜주고 화상 품질도 향상시켜주는 표시장치(100) 및 게이트 구동 회로(130)를 제공할 수 있다.
본 발명의 실시예들에 의하면, 게이트 신호의 일종인 발광신호(EM)의 라이징 특성 및/또는 폴링 특성을 개선하여 데이터 입력 시간을 늘려주어 서브픽셀(SP)의 충전 성능을 향상시켜주어 화상 품질을 향상시켜주는 표시장치(100) 및 게이트 구동 회로(130)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 다수의 데이터 라인, 다수의 제1 스캔 라인, 다수의 제2 스캔 라인 및 다수의 발광 라인을 포함하고, 다수의 서브픽셀을 포함하는 표시패널;
    상기 다수의 데이터 라인으로 데이터 전압들을 출력하는 데이터 구동 회로;
    상기 다수의 제1 스캔 라인으로 제1 스캔신호들을 출력하고, 상기 다수의 제2 스캔 라인으로 제2 스캔신호들을 출력하고, 상기 다수의 발광 라인으로 발광신호들을 출력하는 게이트 구동 회로를 포함하고,
    상기 다수의 서브픽셀은 다수의 서브픽셀 행을 구성하고, 상기 다수의 서브픽셀 행은 임의의 n번째 서브픽셀 행을 포함하고,
    상기 다수의 제1 스캔 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 제1 스캔 라인과 상기 n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행에 대응되는 m번째 제1 스캔 라인을 포함하고, 상기 다수의 제2 스캔 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 제2 스캔 라인과 상기 m번째 서브픽셀 행에 대응되는 m번째 제2 스캔 라인을 포함하고, 상기 다수의 발광 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 발광 라인과 상기 m번째 서브픽셀 행에 대응되는 m번째 발광 라인을 포함하고,
    상기 게이트 구동 회로는,
    상기 n번째 제1 스캔 라인으로 n번째 제1 스캔신호를 출력하는 n번째 제1 스캔 드라이버와, 상기 n번째 제2 스캔 라인으로 n번째 제2 스캔신호를 출력하는 n번째 제2 스캔 드라이버와, 상기 n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버를 포함하는 n번째 게이트 구동 회로;
    상기 m번째 제1 스캔 라인으로 m번째 제1 스캔신호를 출력하는 m번째 제1 스캔 드라이버와, 상기 m번째 제2 스캔 라인으로 m번째 제2 스캔신호를 출력하는 m번째 제2 스캔 드라이버와, 상기 m번째 발광 라인으로 m번째 발광신호를 출력하는 m번째 발광 드라이버를 포함하는 m번째 게이트 구동 회로; 및
    상기 m번째 제2 스캔 드라이버의 Q 노드의 전압에 따라 제어되며, 상기 n번째 발광 드라이버의 출력단과 상기 m번째 제2 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함하고,
    상기 n번째 발광신호에서, 상기 제1 턴-오프 레벨 전압 구간이 상기 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은, 상기 m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 되는 표시장치.
  3. 제2항에 있어서,
    상기 n번째 발광 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고,
    상기 n번째 발광 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 상기 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 동일한 경우,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 턴-온 레벨 전압 구간이 상기 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, 상기 m번째 제2 스캔신호의 폴링 타이밍 또는 라이징 타이밍과 동기화 되는 표시장치.
  4. 제2항에 있어서,
    상기 n번째 발광 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고,
    상기 n번째 발광 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입이 상기 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 다른 경우,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀은 상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 턴-온 레벨 전압 구간이 상기 제2 턴-오프 레벨 전압 구간으로 변경되는 폴링 타이밍 또는 라이징 타이밍은, 상기 m번째 제2 스캔신호의 폴링 타이밍 또는 라이징 타이밍과 동기화 되지 않는 표시장치.
  5. 제1항에 있어서,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀은,
    발광소자와,
    상기 발광소자를 구동하는 구동 트랜지스터와,
    상기 n번째 제1 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터와,
    상기 n번째 제2 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제2 노드와 초기화 라인 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터와,
    상기 n번째 발광신호에 제어 되며 상기 구동 트랜지스터의 제3 노드와 구동 라인 간의 전기적인 연결을 제어하는 발광 트랜지스터와,
    상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 스토리지 캐패시터를 포함하고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함하고,
    상기 n번째 발광신호에서, 상기 제1 턴-오프 레벨 전압 구간이 상기 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은, 상기 m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 되는 표시장치.
  6. 제5항에 있어서,
    상기 동기화 트랜지스터의 타입은 상기 제1 스캔 트랜지스터 및 상기 제2 스캔 트랜지스터 각각의 타입과 동일한 표시장치.
  7. 제5항에 있어서,
    상기 n번째 발광 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고,
    상기 동기화 트랜지스터의 타입은 상기 m번째 제2 스캔 드라이버에 포함된 풀-업 트랜지스터 및 풀-다운 트랜지스터 각각의 타입과 동일한 표시장치.
  8. 제5항에 있어서,
    상기 제1 스캔 트랜지스터, 상기 제2 스캔 트랜지스터 및 상기 발광 트랜지스터가 N-타입 트랜지스터인 경우,
    상기 n번째 발광 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 동기화 트랜지스터는 N-타입 트랜지스터인 표시장치.
  9. 제8항에 있어서,
    상기 m은 (n+1)이고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 로우 레벨 전압 구간이 상기 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, (n+1)번째 제2 스캔신호의 라이징 타이밍과 동기화 되고,
    상기 n번째 발광신호에서, 상기 제1 하이 레벨 전압 구간이 상기 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, 상기 (n+1)번째 제2 스캔신호의 폴링 타이밍과 동기화 되는 표시장치.
  10. 제5항에 있어서,
    상기 제1 스캔 트랜지스터, 상기 제2 스캔 트랜지스터 및 상기 발광 트랜지스터가 P-타입 트랜지스터인 경우,
    상기 n번째 발광 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 동기화 트랜지스터는 P-타입 트랜지스터인 표시장치.
  11. 제10항에 있어서,
    상기 m은 (n+1)이고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 하이 레벨 전압 구간이 상기 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, (n+1)번째 제2 스캔신호의 폴링 타이밍과 동기화 되고,
    상기 n번째 발광신호에서, 상기 제1 로우 레벨 전압 구간이 상기 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, 상기 (n+1)번째 제2 스캔신호의 라이징 타이밍과 동기화 되는 표시장치.
  12. 제5항에 있어서,
    상기 제1 스캔 트랜지스터 및 상기 제2 스캔 트랜지스터가 N-타입 트랜지스터이고, 상기 발광 트랜지스터가 P-타입 트랜지스터인 경우,
    상기 n번째 발광 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 동기화 트랜지스터는 N-타입 트랜지스터인 표시장치.
  13. 제12항에 있어서,
    상기 m은 n이고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 하이 레벨 전압 구간이 상기 제1 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, 상기 n번째 제2 스캔신호의 폴링 타이밍과 동기화 되고,
    상기 n번째 발광신호에서, 상기 제1 로우 레벨 전압 구간이 상기 제2 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, 상기 n번째 제2 스캔신호의 라이징 타이밍과 동기화 되지 않는 표시장치.
  14. 제5항에 있어서,
    상기 제1 스캔 트랜지스터, 상기 제2 스캔 트랜지스터가 P-타입 트랜지스터이고, 상기 발광 트랜지스터가 N-타입 트랜지스터인 경우,
    상기 n번째 발광 드라이버는 N-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 m번째 제2 스캔 드라이버는 P-타입 트랜지스터인 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 상기 동기화 트랜지스터는 P-타입 트랜지스터인 표시장치.
  15. 제14항에 있어서,
    상기 m은 n이고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호에서, 상기 제1 로우 레벨 전압 구간이 상기 제1 하이 레벨 전압 구간으로 변경되는 라이징 타이밍은, 상기 n번째 제2 스캔신호의 라이징 타이밍과 동기화 되고,
    상기 n번째 발광신호에서, 상기 제1 하이 레벨 전압 구간이 상기 제2 로우 레벨 전압 구간으로 변경되는 폴링 타이밍은, 상기 n번째 제2 스캔신호의 폴링 타이밍과 동기화 되지 않는 표시장치.
  16. 제5항에 있어서,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 중, 상기 n번째 발광신호가 상기 제1 턴-온 레벨 전압 구간인 기간 동안,
    상기 구동 트랜지스터의 제2 노드의 전압은 부스팅 되고,
    상기 구동 트랜지스터의 제1 노드와 제2 노드의 전압 차이는 상기 구동 트랜지스터의 문턱전압이 되는 표시장치.
  17. 다수의 데이터 라인, 다수의 제1 스캔 라인, 다수의 제2 스캔 라인 및 다수의 발광 라인을 포함하고, 다수의 서브픽셀을 포함하는 표시패널;
    상기 다수의 데이터 라인으로 데이터 전압들을 출력하는 데이터 구동 회로; 및
    상기 다수의 제1 스캔 라인으로 제1 스캔신호들을 출력하고, 상기 다수의 제2 스캔 라인으로 제2 스캔신호들을 출력하고, 상기 다수의 발광 라인으로 발광신호들을 출력하는 게이트 구동 회로를 포함하고,
    상기 다수의 서브픽셀 각각은, 발광소자와, 상기 발광소자를 구동하는 구동 트랜지스터와, 제1 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제1 노드와 데이터 라인 간의 전기적인 연결을 제어하는 제1 스캔 트랜지스터와, 제2 스캔신호에 의해 제어되며 상기 구동 트랜지스터의 제2 노드와 초기화 라인 간의 전기적인 연결을 제어하는 제2 스캔 트랜지스터와, 발광신호에 제어 되며 상기 구동 트랜지스터의 제3 노드와 구동 라인 간의 전기적인 연결을 제어하는 발광 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 전기적으로 연결된 스토리지 캐패시터를 포함하고,
    상기 다수의 서브픽셀은 다수의 서브픽셀 행을 구성하고, 상기 다수의 서브픽셀 행은 임의의 n번째 서브픽셀 행을 포함하고,
    상기 다수의 제1 스캔 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 제1 스캔 라인과 상기 n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행에 대응되는 m번째 제1 스캔 라인을 포함하고, 상기 다수의 제2 스캔 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 제2 스캔 라인과 상기 m번째 서브픽셀 행에 대응되는 m번째 제2 스캔 라인을 포함하고, 상기 다수의 발광 라인은 상기 n번째 서브픽셀 행에 대응되는 n번째 발광 라인과 상기 m번째 서브픽셀 행에 대응되는 m번째 발광 라인을 포함하고,
    상기 n번째 서브픽셀 행에 포함된 n번째 서브픽셀이 구동되는 기간 동안,
    상기 n번째 발광신호는 제1 턴-오프 레벨 전압 구간, 제1 턴-온 레벨 전압 구간, 제2 턴-오프 레벨 전압 구간 및 제2 턴-온 레벨 전압 구간을 포함하고,
    상기 n번째 발광신호에서, 상기 제1 턴-오프 레벨 전압 구간이 상기 제1 턴-온 레벨 전압 구간으로 변경되는 라이징 타이밍 또는 폴링 타이밍은, 상기 m번째 제2 스캔신호의 라이징 타이밍 또는 폴링 타이밍과 동기화 되는 표시장치.
  18. 제17항에 있어서,
    상기 게이트 구동 회로는,
    상기 n번째 제1 스캔 라인으로 n번째 제1 스캔신호를 출력하는 n번째 제1 스캔 드라이버와, 상기 n번째 제2 스캔 라인으로 n번째 제2 스캔신호를 출력하는 n번째 제2 스캔 드라이버와, 상기 n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버를 포함하는 n번째 게이트 구동 회로;
    상기 m번째 제1 스캔 라인으로 m번째 제1 스캔신호를 출력하는 m번째 제1 스캔 드라이버와, 상기 m번째 제2 스캔 라인으로 m번째 제2 스캔신호를 출력하는 m번째 제2 스캔 드라이버와, 상기 m번째 발광 라인으로 m번째 발광신호를 출력하는 m번째 발광 드라이버를 포함하는 m번째 게이트 구동 회로; 및
    상기 m번째 제2 스캔 드라이버의 Q 노드의 전압에 따라 제어되며, 상기 n번째 발광 드라이버의 출력단과 상기 m번째 제2 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 포함하는 표시장치.
  19. 제18항에 있어서,
    상기 동기화 트랜지스터의 타입은 상기 제1 스캔 트랜지스터 및 상기 제2 스캔 트랜지스터 각각의 타입과 동일한 표시장치.
  20. n번째 서브픽셀 행과 대응되는 n번째 발광 라인으로 n번째 발광신호를 출력하는 n번째 발광 드라이버;
    상기 n번째 서브픽셀 행과 동일하거나 다른 m번째 서브픽셀 행과 대응되는 m번째 스캔 라인으로 m번째 스캔신호를 출력하는 m번째 스캔 드라이버; 및
    상기 m번째 스캔 드라이버의 Q 노드의 전압에 따라 제어되며, 상기 n번째 발광 드라이버의 출력단과 상기 m번째 스캔 드라이버의 클럭 입력단 간의 전기적인 연결을 제어하는 동기화 트랜지스터를 포함하는 게이트 구동 회로.
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KR20150141285A (ko) * 2014-06-09 2015-12-18 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 유기 발광 표시 장치
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KR102439225B1 (ko) * 2015-08-31 2022-09-01 엘지디스플레이 주식회사 유기 발광 표시장치와 그 구동 장치 및 방법
KR102503160B1 (ko) * 2015-09-30 2023-02-24 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20180079087A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
CN109147648A (zh) * 2017-06-16 2019-01-04 昆山国显光电有限公司 像素电路及其驱动方法、显示装置
KR102598383B1 (ko) * 2018-12-10 2023-11-06 엘지디스플레이 주식회사 표시 장치 및 신호 반전 장치

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