KR20220018791A

KR20220018791A - 픽셀 회로와 이를 이용한 표시장치

Info

Publication number: KR20220018791A
Application number: KR1020200099325A
Authority: KR
Inventors: 권기태
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-08-07
Filing date: 2020-08-07
Publication date: 2022-02-15
Also published as: KR102626531B1

Abstract

본 발명은 픽셀 회로와 이를 이용한 표시장치에 관한 것으로, 제1 노드에 연결된 게이트, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동소자; 상기 제2 노드와 제4 노드 사이에 연결된 커패시터; 제1 단계에서 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제3 노드에 연결하는 제1 스위치 소자; 상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 상기 제4 노드에 연결하는 제2 스위치 소자; 상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 초기화 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자; 제2 단계에서 상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압이 인가되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 스위치 소자; 및 제2 단계에서 상기 발광 제어 펄스의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제4 노드에 연결하는 제5 스위치 소자를 포함한다.

Description

픽셀 회로와 이를 이용한 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE USING THE SAME}

본 발명은 발광 소자와 구동 소자를 포함한 픽셀 회로와 이를 이용한 표시장치에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술이 적용될 수 있다.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다.

유기 발광 표시장치의 픽셀들을 구동하기 위하여, 픽셀들에 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 등의 전압이 공통으로 공급될 수 있다. 이하에서, 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS)을 ELVDD와 ELVSS로 칭하기로 한다.

ELVDD가 인가되는 전원 라인의 IR 드롭(drop)에 의해 화면 상의 위치에 따라 그 전압이 달라질 수 있다. 이 경우, 화면 상에서 휘도가 불균일하게 된다.

내부 보상 기술이 적용된 픽셀 회로에서 초기화를 위한 스캔 펄스와, 데이터 기입 및 센싱을 위한 스캔 펄스가 필요할 수 있다. 이 경우, 픽셀 회로에 두 개의 게이트 라인들이 연결되기 때문에 표시패널에서 게이트 라인들의 개수가 증가하여 게이트 라인들의 기생 용량으로 인한 화질 저하 예를 들어 크로스토크(crosstalk) 가 보일 수 있다.

내부 보상 기술이 적용된 픽셀 회로에서 데이터 기입 단계와 센싱 단계가 1 수평 기간 내에서 동시에 실시될 수 있다. 이 경우, 초기화 시간과 센싱 시간이 부족할 수 있다. 초기화 시간이나 센싱 시간이 부족하면, 픽셀 데이터의 목표 전압과 픽셀 회로의 커패시터에 충전된 데이터 전압 사이의 차이가 발생하여 픽셀 데이터의 계조값에 대응하는 목표 휘도로 픽셀들이 발광되지 않는다. 또한, 내부 보상 기술이 적용된 픽셀 회로에 초기화를 위한 스캔 펄스와, 데이터 기입 및 센싱을 위한 스캔 펄스가 중첩되는 경우, 데이터 전압이 변할 때 구동 소자가 턴-오프될 수 있다. 구동 소자가 오프 상태일 때 픽셀 데이터의 데이터 전압이 커패시터에 충전되지 않기 때문에 픽셀 데이터가 픽셀들에 기입되지 않는다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 픽셀 구동 전압(ELVDD)의 전압 강하에 영향을 받지 않고 초기화 시간과 센싱 시간을 충분히 확보할 수 있도록 한 픽셀 회로와 이를 이용한 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 픽셀 회로는 제1 노드에 연결된 게이트, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동소자; 상기 제2 노드와 제4 노드 사이에 연결된 커패시터; 제1 단계에서 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제3 노드에 연결하는 제1 스위치 소자; 상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 상기 제4 노드에 연결하는 제2 스위치 소자; 상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 초기화 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자; 제2 단계에서 상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압이 인가되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 스위치 소자; 및 제2 단계에서 상기 발광 제어 펄스의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제4 노드에 연결하는 제5 스위치 소자를 포함한다.

본 발명의 표시장치는 상기 픽셀 회로를 이용하여 화면 상에 입력 영상을 재현한다.

본 발명은 픽셀 구동 전압(ELVDD)의 전압 강하에 영향을 받지 않고 초기화 시간과 센싱 시간을 충분히 확보할 수 있다.

본 발명은 화면 전체에서 픽셀 데이터의 계조값에 대응하는 휘도가 거의 같기 때문에 화면의 휘도 균일도를 향상시킬 수 있다.

본 발명은 픽셀 데이터의 계조값이 크게 변하는 데이터 패턴에서 픽셀 회로의 응답 속도를 향상시킬 수 있다.

본 발명의 표시장이에서, 게이트 구동부가 차지하는 크기가 감소되기 때문에 표시패널의 베젤이 감소될 수 있음은 물론, 표시패널의 설계 자유도가 향상될 수 있고, 게이트 라인들의 기생 용량으로 기인한 화질 불량이 개선될 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2 및 도 3은 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 픽셀 배치의 다른 예를 보여 주는 도면이다.
도 4는 도 1에 도시된 드라이브 IC 구성을 보여 주는 블록도이다.
도 5는 대화면 표시장치를 개략적으로 보여 주는 도면이다.
도 6은 픽셀 어레이의 일부에서 픽셀 라인들(L1~L4)에 연결된 게이트 라인들을 보여 주는 도면이다.
도 7a 내지 도 7c는 본 발명의 게이트 신호들을 보여 주는 파형도들이다.
도 8은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 10은 도 8에 도시된 픽셀 회로의 제1 단계에서 흐르는 전류를 보여 주는 회로도이다.
도 11은 도 8에 도시된 픽셀 회로의 제2 단계에서 전류를 보여 주는 회로도이다.
도 12는 도 8에 도시된 픽셀 회로의 제1 단계에서 데이터 전압의 변화에 구동 소자의 온 상태가 영향을 받지 않는 예를 보여 주는 도면이다.
도 13은 도 10은 도 8에 도시된 픽셀 회로의 제2 단계에서 발광 소자의 구동 전류가 픽셀 구동 전압의 영향을 받지 않는 원리를 보여 주는 도면이다.
도 14는 도 8에 도시된 픽셀 회로를 적용한 표시패널의 샘플에 대한 휘도 균일도의 시뮬레이션 결과를 보여 주는 도면이다.
도 15는 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 16은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 17은 도 16에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 18은 도 17에 도시된 스캔 펄스와 EM 펄스의 다른 예를 보여 주는 파형도이다.
도 19는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 20은 도 19에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 21은 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, 이하 "VGH"라 함)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, 이하, "VGL"이라 함)일 수 있다. p 채널 트랜지스터의 경우에, VGL이고, 게이트 오프 전압은 VGH일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.

표시패널 구동부는 픽셀들을 내부 보상 기술로 구동하여 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 입력 영상의 픽셀 데이터를 데이터 전압으로 변환하여 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)를 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 하나의 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.

표시패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이(AA)를 포함한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이(AA)에 배치된다.

픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다.

서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압(Vth)을 센싱하여 구동 소자의 게이트 전압을 보상하는 픽셀 회로를 포함할 수 있다.

픽셀들(P)은 다양한 형태로 배치디는 서브 픽셀들을 포함할 수 있다. 예를 들어, 픽셀들(P) 각각은 도 2에 도시된 바와 같이 두 개의 서브 픽셀들로 구성될 수 있다. 이 경우, 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.

리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 3에 도시된 바와 같이 3 원색 즉, R, G 및 B 서브 픽셀들로 구성된다.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 도 2 및 도 3에서, L1 및 L2는 픽셀 라인의 번호를 나타낸다. 게이트 구동부(120)가 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀 데이터가 기입되는 픽셀들을 픽셀 라인 단위로 순차적으로 선택할 수 있다.

표시패널(100)의 기판에는 픽셀 어레이(AA)와 함께 게이트 구동부(120)가 실장될 수 있다. 표시패널(100)의 기판 상에 직접 형성되는 게이트 구동부(120)는 GIP(Gate in panel) 회로로 알려져 있다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤(bezel, BZ) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 더블 피딩 방식에서, 두 개의 게이트 구동부들(120)이 동기되어 하나의 게이트 라인의 양측 끝단에 게이트 신호가 동시에 인가될 수 있다.

게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 타이밍 콘트롤러(303)로부터 발생된 게이트 타이밍 신호(VST, GCLK)에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 스캔 신호, 발광 제어 신호 등을 포함할 수 있다. 이하에서, "발광 제어 신호"를 EM 신호로 칭한다. 스캔 신호는 데이터 전압(Vdata)과 동기되는 게이트 온 전압(VGL)의 스캔 펄스를 포함한다. EM 신호는 스캔 펄스와 동기되는 게이트 오프 전압(VGH)의 EM 펄스를 포함한다.

스캔 펄스가 인가되는 1 픽셀 라인의 픽셀들은 내부 보상 기술이 적용되어 초기화, 센싱, 및 데이터 기입 단계를 거쳐 픽셀 데이터의 계조 값에 대응하는 밝기로 발광한다.

드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들(DL1~DL6)에 데이터 전압을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호(VST, GCLK)를 출력할 수 있다.

드라이브 IC(300)는 도 4에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함할 수 있다. 드라이브 IC(300)는 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다.

타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다. 게이트 타이밍 신호는 스타트 펄스(start pulse, VST), 시프트 클럭(shift clock, GCLK) 등을 포함할 수 있다. 게이트 구동부(120)에 입력되는 스타트 펄스(VST)와 시프트 클럭(GCLK)은 VGL과 VGH 사이에서 스윙한다.

드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다.

데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터(DATA)를 수신하는 수신부와, 수신부를 통해 입력된 입력 영상 신호의 픽셀 데이터(DATA)를 미리 설정된 화질 알고리즘으로 변조하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.

데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 이용하여 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(DATA1~DATA6)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이(AA)의 데이터 라인들(DL1~DL6)에 공급된다.

데이터 구동부(306)의 출력 버퍼들과 데이터 라인들 사이에 다수의 디멀티플렉서들(Demultiplexer)이 배치될 수 있다. 타이밍 콘트롤러(303)는 디멀티플렉서들의 온/오프 타이밍을 제어하기 위한 MUX 제어신호를 발생할 수 있다. 디멀티플렉서들은 타이밍 콘트롤러(303)로부터의 MUX 제어신호에 응답하여 데이터 구동부(306)의 한 채널을 다수의 데이터 라인들에 순차적으로 연결하여 데이터 구동부(306)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들에 시분할 분배함으로써 데이터 구동부(306))의 채널 개수를 줄일 수 있다. 디멀티플렉서들 각각은 MUX 제어신호가 입력되는 제어 노드들을 포함하고, 하나의 입력 노드와 K(K는 둘 이상의 양의 정수) 개의 출력 노드을 포함한 1:K 디멀티플렉서일 수 있다. 디멀티플렉서들은 드라이브 IC(300)에 내장되거나 표시패널(100) 상에 형성될 수 있다.

감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 이용하여 분압하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.

레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호(VST, GCLK)의 로우 레벨 전압(low level voltage)을 VGL로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 VGH로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다. 레벨 시프터(307)는 MUX 제어신호의 로우 레벨 전압을 VGL로 변환하고, MUX 제어신호의 하이 레벨 전압을 VGH로 변환하여 MUX 제어신호 출력 채널을 통해 디멀티플렉서들의 제어 노드들에 공급할 수 있다.

전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA), 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 벅-부스트 컨버터(Buck-boost Converter) 등을 포함할 수 있다.

전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, VGL, VGH, ELVDD, ELVSS, 초기화 전압(Vini, 이하 “Vini”라 함) 등의 직류 전압을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 감마 기준 전압은 데이터 전압의 최대 전압과 최소 전압 사이에서 전압 레벨이 서로 다른 감마 기준 전압들을 포함할 수 있다. 게이트 전압(VGH, VGL)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. ELVDD, ELVSS, 및 Vin 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다. ELVDD는 VGH 보다 낮고 데이터 전압의 최대 전압 보다 높은 전압으로 설정될 수 있다. ELVSS는 VGL 보다 높고 데이터 전압의 최소 전압 보다 낮은 전압으로 설정될 수 있다. Vini는 픽셀 회로의 주요 노드들을 초기화한다. Vini는 발광 소자의 발광을 억제하는 전압으로 설정될 수 있다. 예를 들어, Vini는 ELVSS 이하의 전압으로 설정될 수 있다. 전원부(304)로부터 출력되는 전압의 전압 레벨은 표시패널 특성에 따라 실험적으로 결정될 수 있으므로 위 전압 설정에 한정되지 않는다.

제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다. 레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 구동에 필요한 설정값이다.

제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템, 차량용 디스플레이 시스템 중 어느 하나일 수 있다.

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.

도 5는 대화면 표시장치를 개략적으로 보여 주는 도면이다.

도 5를 참조하면, 대화면 표시장치에서 타이밍 콘트롤러(130)와 레벨 시프터(140)는 별도의 IC 칩들로 구현되어 콘트롤 보드(150) 상에 실장될 수 있다. 레벨 시프터(140)는 소스 보드들(153) 각각에 실장될 수도 있다. 데이터 구동부는 다수의 소스 드라이브 IC들(110a)로 구현되어 연성 회로 기판 예를 들어, COF(Chip on film)(110b) 상에 실장될 수 있다. 소스 드라이브 IC(110a) 각각에는 터치 센서들을 구동하기 위한 터치센서 구동부가 내장될 수 있다.

COF들(110b)의 입력 단자는 소스 보드(153)의 출력 단자에 연결되고, COF들(110b)의 출력 단자들은 데이터 라인들 또는 디멀티플렉서들(112)의 입력 노드에 연결될 수 있다. 콘트롤 보드(150)와 소스 보드들(153)은 PCB(printed circuit board)로 구현될 수 있다.

콘트롤 보드(150)는 가요성 회로 기판 예를 들어, FFC(Flexible Flat Cable, 151)와 커넥터(151a, 151b)를 통해 소스 보드들(153)에 연결될 수 있다.

소스 드라이브 IC(110a)가 실장된 COF들(110b)은 소스 보드(153)와 표시패널(100) 사이에 연결된다. COF들(110b)의 출력 단자들은 이방선 도전 필름(Anisotropic conductive film, ACF)을 통해 표시패널(100)의 입력 패드들에 연결될 수 있다.

도 6은 픽셀 어레이의 일부에서 픽셀 라인들(L1~L4)에 연결된 게이트 라인들을 보여 주는 도면이다.

도 6을 참조하면, 하나의 픽셀 라인에 연결된 게이트 라인은 하나의 스캔 라인과 하나의 EM 라인을 포함한다. 따라서, 픽셀 회로들 각각의 구동에 필요한 게이트 신호는 하나의 스캔 펄스와 하나의 EM 펄스이다.

스캔 펄스(SCAN1~4)는 스캔 라인들(11~14)에 인가된다. EM 펄스(EM1~4)는 EM 라인들(21~24)에 인가된다. 스캔 펄스(SCAN1~4)와 EM 펄스(EM1~4)는 도 7a 내지 도 7c에 도시된 바와 같이 순차적으로 시프트되면서 게이트 라인들(11~14, 21~24)에 인가되고, 앞선 펄스와 시간적으로 중첩된다.

EM 펄스(EM1~4)는 스캔 펄스(SCAN1~4)와 동기된다. EM 펄스(EM1~4)는 스캔 펄스(SCAN1~4)와 동시에 라이징되고, 스캔 펄스(SCAN1~4)와 동시에 폴링될 수 있다. 따라서, EM 펄스(EM1~4)는 스캔 펄스(SCAN1~4)의 전압이 게이트 온 전압(VGL)으로 변할 때 게이트 오프 전압(VGH)으로 변하고, 스캔 펄스(SCAN1~4)의 전압이 게이트 오프 전압(VGH)으로 변할 때 게이트 온 전압(VGH)으로 변할 수 있다.

도 7a 내지 도 7c는 본 발명의 게이트 신호들을 보여 주는 파형도들이다.

도 7a 내지 도 7c를 참조하면, 제N(N은 양의 정수) 스캔 펄스는 시간축 상에서 제N-1의 스캔 펄스와 일부 중첩된다. 스캔 펄스의 펄스폭은 제n(n은 2 이상 10 이하의 양의 정수) 수평 기간으로 설정될 수 있다. 픽셀 회로들 각각은 스캔 펄스의 펄스폭 내에서 초기화, 데이터 기입 및 센싱이 동시에 이루어진다. 스캔 펄스들이 중첩되어 스캔 펄스의 펄스폭 즉, 펄스 지속 시간(pulse duration)이 길어지면 초기화 시간, 데이터 기입 시간, 그리고 구동 소자(DT)의 전기적 특성을 센싱하는 센싱 시간이 충분히 확보될 수 있다.

도 7a에서, 스캔 펄스들(SCAN1~4)과 EM 펄스들(EM1~4) 각각은 2 수평 기간(2H)의 펄스폭으로 발생될 수 있다. 제N 스캔 펄스의 펄스폭은 제N-1 스캔 펄스와 1 수평 기간(1H) 만큼 중첩될 수 있다. 마찬가지로, 제N EM 펄스의 펄스폭은 제N-1 EM 펄스와 1 수평 기간(1H) 만큼 중첩될 수 있다. 1 수평 기간(1H)은 1 프레임 기간에서 입력 영상의 픽셀 데이터가 수신되는 액티브 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다.

제N 스캔 펄스의 펄스폭 내에 제N-1 데이터 전압과 제N 데이터 전압과 동기될 수 있다. 제N 스캔 펄스가 제N 픽셀 회로에 인가되는 동안, 제N-1 데이터 전압과 제N 데이터 전압이 데이터 라인에 순차적으로 인가된다. 제N 픽셀 회로는 제N 픽셀 라인에 배치된 임의의 픽셀 회로이다. 제N-1 데이터 전압은 데이터 라인을 공유하는 픽셀 회로들 중에서 제N-1 픽셀 라인에 배치된 제N-1 픽셀 회로에 기입되는 픽셀 데이터의 데이터 전압이다. 제N 데이터 전압은 제N 픽셀 회로에 기입되는 픽셀 데이터의 데이터 전압이다.

도 7b에서, 스캔 펄스들(SCAN1~4)과 EM 펄스들(EM1~4) 각각은 3 수평 기간(3H)의 펄스폭으로 발생될 수 있다. 제N 스캔 펄스의 펄스폭은 제N-1 스캔 펄스와 2 수평 기간(2H) 만큼 중첩될 수 있다. 마찬가지로, 제N EM 펄스의 펄스폭은 제N-1 EM 펄스와 2 수평 기간(2H) 만큼 중첩될 수 있다.

제N 스캔 펄스의 펄스폭 내에 제N-2 내지 제N 데이터 전압과 동기될 수 있다. 제N 스캔 펄스가 제N 픽셀 회로에 인가되는 동안, 제N-2 데이터 전압, 제N-1 데이터 전압 및 제N 데이터 전압이 데이터 라인에 순차적으로 인가된다. 제N-2 데이터 전압은 데이터 라인을 공유하는 픽셀 라인들 중에서 제N-2 픽셀 라인에 배치된 제N-2 픽셀 회로에 기입되는 픽셀 데이터의 데이터 전압이다.

도 7c에서, 스캔 펄스들(SCAN1~4)과 EM 펄스들(EM1~4) 각각은 4 수평 기간(4H)의 펄스폭으로 발생될 수 있다. 제N 스캔 펄스의 펄스폭은 제N-1 스캔 펄스와 3 수평 기간(3H) 만큼 중첩될 수 있다. 마찬가지로, 제N EM 펄스의 펄스폭은 제N-1 EM 펄스와 3 수평 기간(3H) 만큼 중첩될 수 있다.

제N 스캔 펄스의 펄스폭 내에 제N-3 내지 제N 데이터 전압과 동기될 수 있다. 제N 스캔 펄스가 제N 픽셀 회로에 인가되는 동안, 제N-3 데이터 전압, 제N-2 데이터 전압, 제N-1 데이터 전압 및 제N 데이터 전압이 데이터 라인에 순차적으로 인가된다. 제N-3 데이터 전압은 데이터 라인을 공유하는 픽셀 라인들 중에서 제N-3 픽셀 라인에 배치된 제N-3 픽셀 회로에 기입되는 픽셀 데이터의 데이터 전압이다.

스캔 펄스의 펄스폭과 중첩 시간은 픽셀 회로에서 요구되는 시간만큼 변경될 수 있다.

도 8은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 8 및 도 9를 참조하면, 픽셀 회로는 데이터 라인(30), 스캔 라인(10), EM 라인(20) 등의 신호 배선들에 연결되고, ELVDD 라인(40), Vini 라인(50), ELVSS 라인(60) 등의 전원 라인들에 연결된다.

제N 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)를 구동하는 구동 소자(DT), 제1 내지 제5 스위치 소자들(M1~M5), 커패시터(Cst) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(DT, M1~M5)은 p 채널 트랜지스터로 구현될 수 있다.

발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제3 노드(n3)를 통해 제1 스위치 소자(M1)와 구동 소자(DT)에 연결된다. 발광 소자(OLED)의 캐소드는 ELVSS가 인가되는 ELVSS 라인(60)에 연결된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)로 흐르는 전류양을 조절하여 발광 소자(OLED)를 구동한다.

커패시터(Cst)는 제2 노드(n2)와 제4 노드(n4) 사이에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제1 전극과, 제4 스위치 소자(M4)의 제2 전극, 및 구동 소자(DT)의 제2 전극에 연결된다. 제4 노드(n4)는 커패시터(Cst)의 제2 전극, 제2 스위치 소자(M2)의 제2 전극, 및 제5 스위치 소자(M5)의 제1 전극에 연결된다.

구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제1 스위치 소자(M1)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 제3 노드(n3)에 연결한다. 제1 스위치 소자(M1)가 턴-온될 때 구동 소자(DT)의 게이트와 제2 전극이 연결된다. 따라서, 구동 소자(DT)는 제1 단계(T1)에서 다이오드(Diode)로 동작한다. 제1 스위치 소자(M1)는 스캔 라인(10)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(M2)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 단계(T1)에서 데이터 라인(30)을 제4 노드(n4)에 연결한다. 제2 스위치 소자(M2)가 턴-온(turn-on)될 때 데이터 전압(Vdata)이 제4 노드(n4)를 통해 커패시터(Cst)의 제2 전극에 인가된다. 제2 스위치 소자(M2)는 스캔 라인(10)에 연결된 게이트, 데이터 라인(30)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(M3)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 Vini 라인(50)에 연결한다. 이 때, 제1 스위치 소자(M1)가 제3 스위치 소자(M3)와 함께 동시에 턴-온되기 때문에 제1 및 제3 노드(n1, n3)가 Vini까지 방전된다. 제3 스위치 소자(M3)는 스캔 라인(10)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(50)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(M3)가 턴-온될 때 구동 소자(DT)의 게이트 전압과 발광 소자(OLED)의 애노드 전압이 Vini로 방전된다. 따라서, 제1 단계(T1)에서 구동 소자(DT)가 턴-온된다. 제1 단계(T1)에서 발광 소자(OLED)의 애노드와 캐소드간 전압이 발광 소자(OLED)의 문턱 전압 보다 작기 때문에 발광 소자(OLED)는 발광되지 않는다.

제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 게이트 오프 전압(VGH)에 따라 제1 단계(T1)에서 턴-오프(turn-off)된다. 제4 스위치 소자(M4)는 EM 펄스[EM(N)]의 전압이 게이트 온 전압(VGL)으로 발생되는 제2 단계(T2)에서 턴-온되어 ELVDD 라인(40)을 제2 노드(n2)에 연결한다. 따라서, 제2 단계(T2)에서 구동 소자(DT)의 제1 전극에 ELVDD가 인가되어 발광 소자(OLED)에 전류가 흐를 수 있다. 제4 스위치 소자(M4)는 EM 라인(20)에 연결된 게이트, ELVDD 라인(40)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.

제5 스위치 소자(M5)는 EM 펄스[EM(N)]의 게이트 오프 전압(VGH)에 따라 제1 단계(T1)에서 턴-오프된다. 제5 스위치 소자(M5)는 EM 펄스[EM(N)]의 전압이 게이트 온 전압(VGL)으로 발생되는 제2 단계(T2)에서 턴-온되어 제4 노드(n4)를 제1 노드(n1)에 연결한다. 따라서, 제2 단계(T2)에서 구동 소자(DT)의 게이트에 커패시터(Cst)의 제2 전극이 연결되어 구동 소자(DT)의 게이트에 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 인가될 수 있다. 제5 스위치 소자(M5)는 EM 라인(20)에 연결된 게이트, 제4 노드(n4)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

본 발명의 픽셀 회로는 1 수평 기간(1H)의 시간에 제한을 받지 않고 초기화 시간과 센싱 시간을 1 수평 기간(1H) 보다 큰 시간으로 확보할 수 있다. 그 결과, 본 발명은 화면 전체에서 픽셀 데이터의 계조값에 대응하는 휘도가 거의 같기 때문에 화면의 휘도 균일도를 향상시킬 수 있다. 초기화 시간과 센싱 시간이 충분하면 데이터 전압(Vdata)의 트랜지션(trasition) 폭이 커지더라도 데이터 전압(Vdata)의 타겟 전압 레벨로 픽셀 회로의 커패시터가 충전될 수 있다. 따라서, 본 발명은 픽셀 데이터의 계조값이 크게 변하는 데이터 패턴에서 픽셀 회로의 응답 속도를 향상시킬 수 있다.

픽셀 회로의 구동에 필요한 스캔 라인이 한 개만 필요하기 때문에 게이트 구동부(120)의 시프트 레지스터를 구성하는 스테이지(stage)와 스테이지들에 연결된 배선들의 개수가 감소될 수 있다. 그 결과, 표시패널(10)에서 게이트 구동부(120)가 차지하는 크기가 감소되기 때문에 베젤(BZ)이 감소될 수 있음은 물론, 표시패널(100)의 설계 자유도가 향상될 수 있고, 게이트 라인의 기생 용량으로 기인한 화질 불량이 개선될 수 있다.

이 픽셀 회로는 구동 소자의 게이트와 제1 전극에 ELVDD가 인가되어 발광 소자(OLED)를 구동하는 전류가 ELVDD의 영향을 받지 않기 때문에 ELVDDD의 IR 드롭을 보상할 수 있다.

본 발명의 픽셀 회로는 구동 소자(DT)의 제1 전극 즉, 소스 전극에 연결된 커패시터(Cst)에 데이터 전압(Vdata)을 저장한다. 이 픽셀 회로는 커패시터(Cst)에 충전된 데이터 전압(Vdata)을 이용하여 제1 단계(T1)에서 데이터를 기입함과 동시에, 구동 소자(DT)의 문턱 전압(Vth)을 센싱하기 때문에 1 수평 기간(1H)에 제한 없이 초기화 시간과 센싱 시간을 증가시킬 수 있다. 제1 단계(T1)에 필요한 시간은 스캔 펄스 SCAN(N)의 펄스폭과 중첩 시간에 따라 결정된다. 스캔 펄스[SCAN(N)]의 펄스폭이 제N-1 및 제N 데이터 전압과 시간적으로 중첩되는 2 수평 기간(2H)이면 제1 단계(T1)로 설정된 시간은 2 수평 기간이다. 스캔 펄스[SCAN(N)]의 펄스폭이 제N-2, 제N-1, 및 제N 데이터 전압과 중첩되는 3 수평 기간(2H)이면 제1 단계(T1)로 설정된 시간은 3 수평 기간이다.

도 9 내지 도 11을 결부하여 픽셀 회로의 제1 단계 동작과 제2 단계 동작을 설명하기로 한다. 도 9에서, 데이터 전압(Vdata)에 표시된 “N-2”는 제N-2 데이터 전압, “N-1”은 제N-1 데이터 전압, 그리고 “N”은 제N 데이터 전압을 각각 나타낸다. 도 9에서 DRG는 제1 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압이다. DRS는 제2 노드(n2)의 전압 즉, 구동 소자(DT)의 소스 전압이다. 도 10 및 도 11에서, 화살표는 픽셀 회로에 흐르는 전류를 나타낸다.

도 9 및 도 10을 참조하면, 픽셀 회로의 초기화, 데이터 기입, 및 센싱이 제1 단계(T1)에서 동시에 실시된다. 제1 단계(T1)에서 제1 내지 제3 스위치 소자들(M1, M2, M3)이 스캔 펄스[SCAN(N)]에 응답하여 턴-온된다. 제4 및 제5 스위치 소자들(M4, M5)은 제1 단계(T1)에서 턴-오프된다. 제1 단계(T1)에서, 제1 및 제3 노드들(n1, n3)이 방전되어 이 노드들(n1, n3)의 전압이 Vini로 초기화된다. 이 때, 구동 소자(DT)의 게이트 전압이 낮아져 구동 소자(DT)가 턴-온된다. 제2 노드(n1)는 제1 노드(n1)의 전압(DRG)에 의해 Vini-Vth가 될 때까지 방전된다. Vth는 구동 소자(DT)의 문턱 전압이다.

제1 단계(T1)에서 데이터 전압(Vdata)이 제4 노드(n4)를 통해 커패시터(Cst)의 제1 전극에 데이터 전압(Vdata)이 인가된다. 이 때, 커패시터(Cst)의 제2 전극은 제2 노드(n2)의 전압(DRS)인 Vini-Vth이다. 따라서, 제1 단계(T1)에서 커패시터(Cst)는 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata-Vini-Vth)이 충전된다.

제1 단계(T1)가 2 수평 기간(2H) 이상으로 충분히 길기 때문에 픽셀 회로의 초기화와 센싱에 필요한 시간이 충분히 확보될 수 있다.

도 9 및 도 11을 참조하면, 픽셀 회로는 제2 단계(T2)에서 픽셀 데이터의 계조값에 대응하는 밝기로 발광된다. 제2 단계(T2)에서 제1 내지 제3 스위치 소자들(M1, M2, M3)는 스캔 펄스[SCAN(N)]의 전압이 게이트 오프 전압(VGH)으로 반전되기 때문에 턴-오프된다. 제4 및 제5 스위치 소자들(M4, M5)은 제2 단계(T2)에서 EM 펄스[EM(N)]의 전압이 게이트 온 전압(VGL)으로 반전되어 턴-온된다. 제2 단계(T2)에서, 제2 노드(n2)에 ELVDD가 인가되고 제1 노드(n1)가 제4 노드(n4)에 연결된다. 커패시터(Cst)를 통한 커플링(Couping)에 의해 제1 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압은 제2 단계(T2)에서 DRG = ELVDD + Vdata - Vini + Vth로 된다. 제1 노드(n1)와 제2 노드(n2)의 전압차인 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 의해 구동 소자(DT)의 채널을 통해 흐르는 전류량이 결정되고, 이 전류에 의해 발광 소자(OLED)가 발광된다. 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 제2 단계(T2)에서 Vgs = Vdata - Vini + Vth이다.

도 12는 도 8에 도시된 픽셀 회로의 제1 단계에서 데이터 전압의 변화에 구동 소자의 온 상태가 영향을 받지 않는 예를 보여 주는 도면이다. 도 12의 아래의 회로도에서 “G”는 구동 소자(DT)의 게이트 전극, “S”는 구동 소자(DT)의 소스 전극, “D”는 구동 소자(DT)의 드레인 전극을 각각 나타낸다.

도 12를 참조하면, 제1 단계(T1)는 스캔 펄스의 펄스폭이 2 수평 기간(2H)일 때 제N 스캔 펄스[SCAN(N)]의 펄스폭 내에 제N-1 데이터 전압과 제N 데이터 전압이 제N 픽셀 회로에 인가된다. 데이터 전압이 블랙 계조 전압(B)에서 화이트 계조 전압(W)으로 변할 때 데이터 전압의 변화가 크다. 이 경우, 종래 기술의 픽셀 회로에서 구동 소자(DT)가 데이터 기입 및 센싱 단계에서 턴-오프될 수 있다. 이에 비하여, 본 발명의 픽셀 회로는 데이터 전압(Vdata)이 구동 소자(DT)에 데이터 전압이 직접 인가되지 않기 때문에 데이터 전압(Vdata)의 변화가 구동 소자(DT)의 턴-온 상태에 영향을 주지 않는다.

제1 단계(T1)는 제N-1 데이터 전압이 제N 픽셀 회로에 인가되는 제1 기간(①)과, 제N 데이터 전압이 제N 픽셀 회로에 인가되는 제2 기간(②)으로 나뉘어질 수 있다. 데이터 전압이 블랙 계조 전압(B)으로부터 화이트 계조 전압(W)으로 변할 때, 구동 소자(DT)의 게이트 전압과 소스 전압이 변하지 않는다. 따라서, 본 발명은 제1 단계(T1)에서 데이터 전압의 변화에 따라 구동 소자(DT)의 게이트-소스간 전압(Vgs)이 변하지 않는다. 그 결과, 본 발명은 스캔 펄스[SCAN(N)]의 펄스폭을 픽셀 데이터의 계조값에 따라 변하는 둘 이상의 데이터 전압과 시간적으로 중첩시켜 충분히 길게 하여 구동 소자가 턴-온 상태를 유지하는 동안 초기화 시간과 센싱 시간을 충분히 확보할 수 있다.

PCB의 배선 저항, 표시패널의 콘택 저항(Contact resistance)저항, 표시패널의 전원 배선 저항 등에 의해 ELVDD는 IR 드롭(drop)이 발생할 수 있다. 본 발명은 제2 단계(T2)에서 ELVDD 라인(40)과 커패시터(Cst)의 커플링을 이용하여 구동 소자(DT)의 게이트에 연결된 제1 노드(n1)에 구동 소자(DT)의 문턱 전압(Vth)을 전달한다. ELVDD의 IR 드롭으로 인한 전압 변화량을 “α”라 할 때, 도 13에 도시된 바와 같이 구동 소자(DT)의 게이트 전압은 DRG = ELVDD - α + Vdata - Vini + Vth이고, 구동 소자(DT)의 소스 전압은 DRS = ELVDDD - α이므로 구동 소자(DT)의 게이트-소스간에 ELVDD - α가 상쇄되어 Vgs는 Vgs = Vdata - Vini + Vth 이다. 그 결과, 픽셀 회로의 제2 단계(T2)에서 구동 소자(DT)를 통해 흐르는 전류는 ELVDD의 IR 드롭에 영향을 받지 않는다.

도 14는 도 8에 도시된 픽셀 회로를 적용한 표시패널의 샘플에 대한 휘도 균일도의 실험 결과를 보여 주는 도면이다. 도 14의 상단 그래프에서 횡축은 샘플링 시간(μs)이다. 종축은 휘도 균일도(%)이다. 이 실험은 데이터 전압을 420 nit의 감마 전압으로 설정하고, 화면 상에 미리 설정된 9 개 위치에서 측정된 최소 휘도를 최대 휘도로 나눈 비율을 바탕으로 휘도 균일도를 측정하였다.

샘플링 시간은 구동 소자(DT)의 문턱 전압을 센싱하는 시간이다. 실험 결과, 샘플링 시간이 높을수록 화면 전체에서 휘도 균일도는 높아진다. 예를 들어, 샘플링 시간이 1.6 μs일 때 휘도 균일도는 79.2(%)이고 샘플링 시간이 3.88 μs일 때 휘도 균일도는 90.5(%)로 상승한다. 본 발명은 스캔 펄스의 펄스폭을 2 수평 기간 이상 늘려 픽셀 회로의 초기화와 센싱 시간을 충분히 확보할 수 있으므로 휘도 균일도를 향상시킬 수 있다.

도 15는 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 15에 도시된 픽셀 회로에 인가되는 구동 신호는 도 9와 같다. 도 15에서 전술한 제1 실시예의 픽셀 회로와 실질적으로 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.

도 9 및 도 15를 참조하면, 이 실시예는 구동 소자(DT)의 게이트를 초기화하기 위한 제1 초기화 전압(Vini1)과, 발광 소자(OLED)의 애노드를 초기화하기 위한 제2 초기화 전압(Vini2)을 분리한다. Vini1과 Vini2는 ELVSS 이하의 전압으로 설정되고, 서로 같거나 다른 전압으로 설정될 수 있다. 전술한 제1 실시예의 경우, 구동 소자(DT)의 게이트-소스간 전압에 의해 Vini이 결정되고, ELVDD와 ELVSS의 전압은 그 Vini에 의해 결정된다. 이에 비하여, 제2 실시예는 제1 단계(T1)에서 Vini1은 ELVDD와 ELVSS로부터 분리되어 이 전압들(ELVDD, ELVSS)에 영향을 주지 않는다. Vini2는 제1 단계(T1)에서 턴-오프된 제8 스위치 소자(M5)에 의해 데이터 전압(Vdata)과 분리되어 데이터 전압(Vdata)의 동적 범위(dynamic range)에 의해 영향을 받지 않는다. 따라서, 제2 실시예는 Vini2를 적절히 조절하여 ELVDD와 ELVSS의 전압을 원하는 전압으로 조절하기가 용이한 장점이 있다.

이 픽셀 회로는 제6 및 제7 스위치 소자들(M6 및 M7)을 더 포함한다. 제3 스위치 소자(M3)는 Vini와 제1 노드(n1) 사이의 전류 경로를 스위칭한다. 이 픽셀 회로를 구성하는 구동 소자(DT)와 스위치 소자들(DT, M1~M7)은 p 채널 트랜지스터로 구현될 수 있다.

발광 소자(OLED)의 애노드는 제5 노드(n5)를 통해 제6 및 제7 스위치 소자들(M6, M7)에 연결된다.

제3 스위치 소자(M3)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 Vini 라인(51)에 연결한다. 이 때, 제1 스위치 소자(M1)가 제3 스위치 소자(M3)와 함께 동시에 턴-온되기 때문에 제1 및 제3 노드(n1, n3)가 Vini1까지 방전된다. 제3 스위치 소자(M3)는 스캔 라인(10)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(51)에 연결된 제2 전극을 포함한다.

제6 스위치 소자(M6)는 제1 단계(T1)에서 EM 펄스[EM(N)]의 게이트 오프 전압(VGH)에 따라 턴-오프되어 제3 노드(n3)와 제5 노드(n5) 사이의 전류 패스를 차단한다. 제6 스위치 소자(M6)는 EM 펄스[EM(N)]의 전압이 게이트 온 전압(VGL)으로 반전되는 제2 단계(T2)에서 턴-온되어 제3 노드(n3)를 제5 노드(n5)에 연결한다. 제6 스위치 소자(M6)는 EM 라인(20)에 연결된 게이트, 제3 노드(n3)에 연결된 제1 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.

제7 스위치 소자(M7)는 제1 단계(T1)에서 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제5 노드(n5)를 Vini 라인(52)에 연결한다. 제7 스위치 소자(M7)는 스캔 라인(10)에 연결된 게이트, 제5 노드(n5)에 연결된 제1 전극, 및 Vini 라인(52)에 연결된 제2 전극을 포함한다.

Vini1과 Vini2가 같은 전압으로 설정되면 Vini 라인들(51, 52)은 분리되지 않고 하나의 노드에 연결된 전원 라인으로 구현될 수 있다.

도 16은 본 발명의 제3 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 17은 도 16에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 전술한 제1 실시예의 픽셀 회로와 실질적으로 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.

도 16 및 도 17을 참조하면, 제N 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)를 구동하는 구동 소자(DT), 제1 내지 제5 스위치 소자들(NM1, NM2, NM3, M4, M5), 커패시터(Cst) 등을 포함한다. 구동 소자(DT)와 제4 및 제5 스위치 소자들(DT, M4, M5)은 p 채널 트랜지스터로 구현될 수 있다. 제1, 제2 및 제3 스위치 소자들(NM1, NM2, NM3)은 n 채널 Oxide 트랜지스터로 구현될 수 있다. 제1, 제2 및 제3 스위치 소자들(NM1, NM2, NM3)은 스캔 펄스의 펄스폭 기간을 제외한 1 프레임 기간의 대부분에 오프 상태를 유지한다. 이러한 스위치 소자들(NM1, NM2, NM3)이 n 채널 Oxide 트랜지스터로 구현되면 긴 오프 기간 동안 누설 전류를 줄일 수 있다. 이 경우, 스캔 펄스[SCAN(N)]의 게이트 온 전압은 게이트 하이 전압(VGH)으로 설정된다.

제1 스위치 소자(NM1)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 제3 노드(n3)에 연결한다. 제1 스위치 소자(NM1)는 스캔 라인(10)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(NM2)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 데이터 라인(30)을 제4 노드(n4)에 연결한다. 제2 스위치 소자(NM2)는 스캔 라인(10)에 연결된 게이트, 데이터 라인(30)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(NM3)는 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 Vini 라인(50)에 연결한다. 제3 스위치 소자(NM3)는 스캔 라인(10)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(50)에 연결된 제2 전극을 포함한다.

전술한 픽셀 회로에 관한 실시예들에서, 스캔 펄스[SCAN(N)]와 EM 펄스[EM(N)]의 타이밍은 도 8과 같이 제어될 수 있다. 제1 단계(T1)에서 데이터 전압(Vdata)이 픽셀 회로에 인가될 때 제1 및 제4 노드들(n1, n4)이 단락(short circuit)되지 않도록 그리고 제2 노드(n2)와 ELVDD 라인(40)이 단락되지 않도록 제어할 필요가 있다. 이를 위하여, 도 18에 도시된 바와 같이 EM 펄스[EM(N)]가 게이트 오프 전압(VGH)으로 라이징(rising)된 후 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL 또는 VGH)로 라이징될 수 있다. 또한, 스캔 펄스[SCAN(N)]가 게이트 오프 전압(VGH 또는 VGL)로 변한 후에, EM 펄스[EM(N)]가 게이트 온 전압(VGL)으로 변할 수 있다. 도 18에서, "Δt1"은 EM 펄스[EM(N)]와 스캔 펄스[SCAN(N)] 간의 라이징 지연 시간이다. "Δt2"는 EM 펄스[EM(N)]와 스캔 펄스[SCAN(N)] 간의 폴링 지연 시간이다.

도 19는 본 발명의 제4 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 20은 도 19에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 19 및 도 20을 참조하면, 구동 소자(DT)와 제4 및 제5 스위치 소자들(DT, M4, M5)은 p 채널 트랜지스터로 구현될 수 있다. 이 실시예에서, 제1, 제2 및 제3 스위치 소자들(NM1, NM2, NM3)은 전술한 도 16의 실시예와 같이 n 채널 Oxide 트랜지스터로 구현될 수 있다. 이 경우, 스캔 펄스[SCAN(N)]의 게이트 온 전압은 게이트 하이 전압(VGH)으로 설정된다. 제4 및 제5 스위치 소자들(M4, M5)은 p 채널 트랜지스터이기 때문에 게이트 오프 전압(VGH)이 게이트 하이 전압(VGH)이다. 이를 이용하여 픽셀 회로에 인가되는 게이트 신호는 도 20과 같이 하나의 게이트 펄스[GATE(N)]로 더 단순하게 될 수 있다.

제1 스위치 소자(NM1)는 게이트 펄스[GATE(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 제3 노드(n3)에 연결한다. 제1 스위치 소자(NM1)는 게이트 라인(70)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(NM2)는 게이트 펄스[GATE(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 데이터 라인(30)을 제4 노드(n4)에 연결한다. 제2 스위치 소자(NM2)는 게이트 라인(70)에 연결된 게이트, 데이터 라인(30)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(NM3)는 게이트 펄스[GATE(N)]의 게이트 온 전압(VGH)에 따라 턴-온되어 제1 단계(T1)에서 제1 노드(n1)를 Vini 라인(50)에 연결한다. 제3 스위치 소자(NM3)는 게이트 라인(70)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(50)에 연결된 제2 전극을 포함한다.

제4 스위치 소자(M4)는 게이트 펄스[GATE(N)]의 게이트 오프 전압(VGH)에 따라 제1 단계(T1)에서 턴-오프된다. 제4 스위치 소자(M4)는 게이트 펄스[GATE(N)]의 전압이 게이트 온 전압(VGL)으로 발생되는 제2 단계(T2)에서 턴-온되어 ELVDD 라인(40)을 제2 노드(n2)에 연결한다. 제4 스위치 소자(M4)는 게이트 라인(70)에 연결된 게이트, ELVDD 라인(40)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.

제5 스위치 소자(M5)는 게이트 펄스[GATE(N)]의 게이트 오프 전압(VGH)에 따라 제1 단계(T1)에서 턴-오프된다. 제5 스위치 소자(M5)는 게이트 펄스[GATE(N)]의 전압이 게이트 온 전압(VGL)으로 발생되는 제2 단계(T2)에서 턴-온되어 제4 노드(n4)를 제1 노드(n1)에 연결한다. 제5 스위치 소자(M5)는 게이트 라인(70)에 연결된 게이트, 제4 노드(n4)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

이 실시예는 제2 실시예(도 15)에 적용될 수 있다. 이 경우, 도 15에서 제1, 제2, 제3, 및 제7 스위치 소자들(M1, M2, M3, M7)은 n 채널 트랜지스터로 구현될 수 있다. 구동 소자(DT), 제4 스위치 소자(M4), 제5 스위치 소자(M5) 및 제6 스위치 소자들(M6)은 p 채널 트랜지스터로 구현될 수 있다. 이와 같이 픽셀 회로가 n 채널 트랜지스터들과 p 채널 트랜지스터들을 포함할 때, 스캔 펄스의 게이트 온 전압은 VGH이고 게이트 오프 전압이 VGL일 수 있다. EM 펄스의 게이트 온 전압은 VGL이고, EM 펄스의 게이트 온 전압이 VGH일 수 있다.

도 21은 본 발명의 제5 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.

도 20 및 도 21을 참조하면, 구동 소자(DT)와 제4, 제5 및 제6 스위치 소자들(DT, M4, M5, M6)은 p 채널 트랜지스터로 구현될 수 있다. 이 실시예에서, 제1, 제2, 제3 및 제7 스위치 소자들(NM1, NM2, NM3, NM7)은 n 채널 Oxide 트랜지스터로 구현될 수 있다.

제1 스위치 소자(NM1)는 게이트 라인(70)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제2 스위치 소자(NM2)는 게이트 라인(70)에 연결된 게이트, 데이터 라인(30)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. 제3 스위치 소자(NM3)는 게이트 라인(70)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(51)에 연결된 제2 전극을 포함한다. 제4 스위치 소자(M4)는 게이트 라인(70)에 연결된 게이트, ELVDD 라인(40)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. 제5 스위치 소자(M5)는 게이트 라인(70)에 연결된 게이트, 제4 노드(n4)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제6 스위치 소자(M6)는 게이트 라인(70)에 연결된 게이트, 제3 노드(n3)에 연결된 제1 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다. 제7 스위치 소자(NM7)는 게이트 라인(70)에 연결된 게이트, 제5 노드(n5)에 연결된 제1 전극, 및 Vini 라인(52)에 연결된 제2 전극을 포함한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 OLED: 발광 소자
M1~M7, NM~NM3, NM7: 스위치 소자 DT : 구동 소자
Cst: 커패시터

Claims

제1 노드에 연결된 게이트, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동소자;
상기 제2 노드와 제4 노드 사이에 연결된 커패시터;
제1 단계에서 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제3 노드에 연결하는 제1 스위치 소자;
상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 상기 제4 노드에 연결하는 제2 스위치 소자;
상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 초기화 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
상기 제1 단계에서 발광 제어 신호의 게이트 오프 전압에 따라 턴-오프된 후, 제2 단계에서 상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압이 인가되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 스위치 소자; 및
상기 제1 단계에서 상기 발광 제어 신호의 게이트 오프 전압에 따라 턴-오프된 후, 상기 제2 단계에서 상기 발광 제어 펄스의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제4 노드에 연결하는 제5 스위치 소자를 포함하는 픽셀 회로.
제 1 항에 있어서,
상기 스캔 신호는,
n(n은 2 이상 10 이하의 양의 정수) 수평 기간의 펄스폭 기간 동안 상기 게이트 온 전압으로 발생되는 제N(N은 양의 정수) 스캔 펄스를 포함하고,
상기 제N 스캔 펄스는 제N-1 스캔 펄스와 시간적으로 중첩되는 픽셀 회로.
제 2 항에 있어서,
상기 제N 스캔 펄스는 제N-1 픽셀 데이터와 제N 픽셀 데이터와 시간적으로 중첩되는 픽셀 회로.
제 3 항에 있어서,
상기 발광 제어 신호는,
상기 제N 스캔 펄스와 동기되고, 상기 n 수평 기간의 펄스폭 기간 동안 상기 게이트 온 전압으로 발생되는 제N 발광 제어 펄스를 포함하고,
상기 제N 발광 제어 펄스는 제N-1 발광 제어 펄스와 시간적으로 중첩되는 픽셀 회로.
제 1 항에 있어서,
상기 픽셀 구동 전압을 ELVDD, 상기 데이터 전압을 Vdata, 상기 초기화 전압을 Vini, 상기 구동 소자의 문턱 전압을 Vth라 할 때,
상기 제1 단계에서 상기 제1 노드의 전압이 Vini에 도달하고, 상기 제2 노드의 전압이 Vini - Vth에 도달하고,
상기 제2 단계에서 상기 제1 노드의 전압이 ELVDD + Vdata - Vini + Vth상기 초기화 전압에 도달하고, 상기 제2 노드의 전압이 ELVDD 인 픽셀 회로.
제 1 항에 있어서,
상기 발광 소자의 애노드가 상기 제3 노드에 연결되는 픽셀 회로.
제 1 항에 있어서,
상기 제1, 제2 및 제3 스위치 소자들 각각이 n 채널 트랜지스터이고,
상기 구동 소자, 상기 제4 스위치 소자 및 상기 제5 스위치 소자들 각각이 p 채널 트랜지스터이고,
상기 스캔 신호의 게이트 온 전압이 게이트 하이 전압이고 상기 스캔 신호의 게이트 오프 전압이 상기 게이트 하이 전압 보다 낮은 게이트 로우 전압이며,
상기 발광 제어 신호의 게이트 온 전압이 상기 게이트 로우 전압이고, 상기 발광 제어 신호의 게이트 온 전압이 상기 게이트 하이 전압인 픽셀 회로.
제 1 항에 있어서,
상기 제1 단계에서 상기 발광 제어 신호의 게이트 오프 전압에 따라 턴-오프된 후, 상기 제2 단계에서 상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제6 스위치 소자; 및
상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 제2 초기화 전압이 인가되는 제2 전원 라인을 상기 제5 노드에 연결하는 제7 스위치 소자를 더 포함하고,
상기 발광 소자의 애노드가 상기 제5 노드에 연결되는 픽셀 회로.
제 8 항에 있어서,
상기 제1, 제2, 제3, 및 제7 스위치 소자들 각각이 n 채널 트랜지스터이고,
상기 구동 소자, 상기 제4 스위치 소자, 상기 제5 스위치 소자 및 상기 제6 스위치 소자들 각각이 p 채널 트랜지스터이고,
상기 스캔 신호의 게이트 온 전압이 게이트 하이 전압이고 상기 스캔 신호의 게이트 오프 전압이 상기 게이트 하이 전압 보다 낮은 게이트 로우 전압이며,
상기 발광 제어 신호의 게이트 온 전압이 상기 게이트 로우 전압이고, 상기 발광 제어 신호의 게이트 오프 전압이 상기 게이트 하이 전압인 픽셀 회로.
제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 발광 제어 신호의 펄스가 상기 게이트 오프 전압으로 라이징된 후에 상기 스캔 신호의 펄스가 상기 게이트 온 전압으로 라이징되고,
상기 스캔 신호가 상기 게이트 오프 전압으로 변한 후에 상기 발광 제어 신호의 펄스가 상기 게이트 온 전압으로 변하는 픽셀 회로.
제1 노드에 연결된 게이트, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동소자;
상기 제2 노드와 제4 노드 사이에 연결된 커패시터;
제1 단계에서 게이트 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제3 노드에 연결하는 제1 스위치 소자;
상기 제1 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 상기 제4 노드에 연결하는 제2 스위치 소자;
상기 제1 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 초기화 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
상기 제1 단계에서 상기 게이트 신호의 게이트 오프 전압에 따라 턴-오프된 후, 제2 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압이 인가되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 스위치 소자;
상기 제1 단계에서 상기 게이트 신호의 게이트 오프 전압에 따라 턴-오프된 후, 상기 제2 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제4 노드에 연결하는 제5 스위치 소자를 포함하는 픽셀 회로.
제 11 항에 있어서,
상기 발광 소자의 애노드가 상기 제3 노드에 연결되는 픽셀 회로.
제 11 항에 있어서,
상기 제1, 제2 및 제3 스위치 소자들 각각이 n 채널 트랜지스터이고,
상기 구동 소자, 상기 제4 스위치 소자 및 상기 제5 스위치 소자들 각각이 p 채널 트랜지스터인 픽셀 회로.
제 11 항에 있어서,
상기 제1 단계에서 상기 게이트 신호의 게이트 오프 전압에 따라 턴-오프된 후, 상기 제2 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제6 스위치 소자; 및
상기 제1 단계에서 상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 제2 초기화 전압이 인가되는 제2 전원 라인을 상기 제5 노드에 연결하는 제7 스위치 소자를 더 포함하고,
상기 발광 소자의 애노드가 상기 제5 노드에 연결되는 픽셀 회로.
제 14 항에 있어서,
상기 제1, 제2, 제3, 및 제7 스위치 소자들 각각이 n 채널 트랜지스터이고,
상기 구동 소자, 상기 제4 스위치 소자, 상기 제5 스위치 소자 및 상기 제6 스위치 소자들 각각이 p 채널 트랜지스터이고,
상기 스캔 신호의 게이트 온 전압이 게이트 하이 전압이고 상기 스캔 신호의 게이트 오프 전압이 상기 게이트 하이 전압 보다 낮은 게이트 로우 전압이며,
상기 발광 제어 신호의 게이트 온 전압이 상기 게이트 로우 전압이고, 상기 발광 제어 신호의 게이트 오프 전압이 상기 게이트 하이 전압인 픽셀 회로.
제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 발광 제어 신호의 펄스가 상기 게이트 오프 전압으로 라이징된 후에 상기 스캔 신호의 펄스가 상기 게이트 온 전압으로 라이징되고,
상기 스캔 신호가 상기 게이트 오프 전압으로 변한 후에 상기 발광 제어 신호의 펄스가 상기 게이트 온 전압으로 변하는 픽셀 회로.
복수의 데이터 라인들과 복수의 게이트 라인들을 포함하고, 픽셀 회로를 각각 포함하는 복수의 픽셀들을 포함한 표시패널;
상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들 중에서 스캔 라인들에 상기 데이터 전압에 동기되는 스캔 신호를 순차적으로 공급하고, EM 라인들에 발광 제어 신호를 순차적으로 공급하는 게이트 구동부를 포함하고,
상기 픽셀 회로는,
제1 노드에 연결된 게이트, 제2 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하여 발광 소자에 전류를 공급하는 구동소자;
상기 제2 노드와 제4 노드 사이에 연결된 커패시터;
제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제3 노드에 연결하는 제1 스위치 소자;
상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 상기 제4 노드에 연결하는 제2 스위치 소자;
상기 제1 단계에서 상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 초기화 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
상기 제1 단계에서 상기 발광 제어 신호의 게이트 오프 전압에 따라 턴-오프된 후, 제2 단계에서 상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 픽셀 구동 전압이 인가되는 제2 전원 라인을 상기 제2 노드에 연결하는 제4 스위치 소자; 및
상기 제1 단계에서 상기 발광 제어 신호의 게이트 오프 전압에 따라 턴-오프된 후, 상기 제2 단계에서 상기 발광 제어 펄스의 게이트 온 전압에 따라 턴-온되어 상기 제1 노드를 상기 제4 노드에 연결하는 제5 스위치 소자를 포함하는 표시장치.
제 17 항에 있어서,
상기 스캔 신호는,
n(n은 2 이상 10 이하의 양의 정수) 수평 기간의 펄스폭 기간 동안 상기 게이트 온 전압으로 발생되는 제N(N은 양의 정수) 스캔 펄스를 포함하고,
상기 제N 스캔 펄스는 제N-1 스캔 펄스와 시간적으로 중첩되는 표시장치.
제 18 항에 있어서,
상기 제N 스캔 펄스는 제N-1 픽셀 데이터와 제N 픽셀 데이터와 시간적으로 중첩되는 표시장치.
제 19 항에 있어서,
상기 발광 제어 신호는,
상기 제N 스캔 펄스와 동기되고, 상기 n 수평 기간의 펄스폭 기간 동안 상기 게이트 온 전압으로 발생되는 제N 발광 제어 펄스를 포함하고,
상기 제N 발광 제어 펄스는 제N-1 발광 제어 펄스와 시간적으로 중첩되는 표시장치.