KR20210019902A

KR20210019902A - 표시장치와 그 구동 방법

Info

Publication number: KR20210019902A
Application number: KR1020190099125A
Authority: KR
Inventors: 권기태; 박용화; 장종욱
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-08-13
Filing date: 2019-08-13
Publication date: 2021-02-23

Abstract

표시장치와 그 구동 방법이 개시된다. 이 표시장치는 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 픽셀들에 연결된 전원 라인의 IR 드롭(drop)과 게이트 구동부에 연결된 클럭 배선에 입력되는 시프트 클럭의 RC 딜레이(Delay)로 인한 킥백(kickback) 편차를 보상하는 표시장치와 그 구동 방법에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.

플렉시블 디스플레이는 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 표시장치(foldable display), 슬라이더블 디스플레이(slidable display) 등으로 구현될 수 있다. 이러한 플렉시블 표시장치는 스마트폰과 태블릿 PC와 같은 모바일 기기뿐만 아니라 TV, 자동차 디스플레이, 웨어러블 기기 등에 적용될 수 있고 그 응용 분야가 확대되고 있다.

유기 발광 표시장치의 픽셀들은 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다.

구동 소자는 트랜지스터(transistor)로 구현될 수 있다. 유기 발광 표시장치의 화면 전체의 화질을 균일하게 하기 위하여, 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 한다. 그러나, 표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특 성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다.

외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.

유기 발광 표시장치의 픽셀들을 구동하기 위하여, 픽셀들에 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS) 등의 전압이 공통으로 공급될 수 있다. 이하에서, 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(ELVSS)을 ELVDD와 ELVSS로 칭하기로 한다.

ELVDD는 ELVDD가 인가되는 전원 라인의 IR 드롭(drop)에 의해 화면 상의 위치에 따라 그 전압이 달라질 수 있다. ELVDD가 변할 때 OLED를 구동하는 구동 소자의 게이트 소스간 전압(Vgs)과 드레인-소스간 전류(Vds)가 달라져 화면 위치에 따라 화질이 저하될 수 있다.

화면 위치에 따른 픽셀들의 화질은 게이트 구동부로부터 출력되는 게이트 신호의 킥백(kickback) 편차로 인하여 저하될 수 있다. 게이트 구동부는 시프트 클럭을 입력 받아 게이트 신호를 발생한다. 표시패널 상에 형성된 클럭 배선을 통해 게이트 구동부에 시프트 클럭이 입력된다. 그런데, 클럭 배선의 RC 딜레이(delay)에 따라 화면 위치에 따라 구동 소자의 게이트에 인가되는 전압의 킥백 편차가 달라질 수 있다. 또한, 내부 보상 기술이 적용된 회로에서 클럭 배선의 RC 딜레이가 큰 위치의 픽셀에서 센싱 단계가 감소될 수 있다. 픽셀들 간에 센싱 단계가 달라지면 구동 소자의 문턱 전압이 정확하게 센싱되지 않는다.

ELVDD가 인가되는 전원 라인의 IR 드롭 편차와 게이트 신호가 인가되는 클럭 배선의 RC 딜레이 편차로 인하여, 화면의 위치에 따라 휘도 차이가 발생하고 색좌표가 변하는 현상이 보일 수 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 화질을 향상시킬 수 있는 표시장치와 그 구동 방법을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치되고, 상기 픽셀들에 픽셀 구동 전압을 공급하는 전원 배선과, 시프트 클럭이 공급되는 클럭 배선을 포함한 표시패널; 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부; 상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다.

상기 표시장치의 구동 방법은 상기 데이터 구동부를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 상기 데이터 전압을 픽셀 어레이의 데이터 라인들에 공급하는 단계; 상기 게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계; 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계; 상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀 구동 전압을 공급하는 단계; 및 상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함한다.

본 발명은 ELVDD를 픽셀 어레이의 라인별로 차등 적용하고 또한, 픽셀 데이터의 계조별로 차등 적용함으로써 화면 상의 모든 픽셀들에서 휘도를 균일하게 하고 이상적인 색좌표를 구현하여 화질을 향상시킬 수 있다.

나아가, 본 발명은 ELVDD를 매 픽셀 라인마다 픽셀 데이터의 계조마다 가변하여 화질을 정밀하게 제어할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 도 1에 도시된 드라이브 IC 구성을 보여 주는 블록도이다.
도 5는 게이트 구동부에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다.
도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다.
도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.
도 8은 본 명세서의 실시예에 따른 게이트 구동부에서 하나의 스테이지 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다.
도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다.
도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 19a 내지 도 19c는 본 발명의 실시예에 따른 ELVDD 게인을 보여 주는 도면들이다.
도 20은 본 발명의 실시예에 따른 ELVDD 게인 발생 장치를 보여 주는 도면이다.
도 21은 룩업 테이블 데이터로 설정된 ELVDD 게인의 일 예를 보여 주는 도면이다.
도 22는 세 개의 샘플에서 ELVDD의 전압을 본 발명의 ELVDD 게인으로 차등 적용할 때 화면의 9 개 위치에서 계조별로 측정된 델타 E 색차(최대값)을 측정한 실험 결과를 보여 주는 도면이다.
도 23은 도 22의 색차 측정 위치를 화면 상에서 보여 주는 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 MOSFET (metal-oxide-semiconductor field effect transistor) 또는 n 채널 MOSFET 구조의 트랜지스터로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, 이하 "VGH"라 함)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, 이하, "VGL"이라 함)일 수 있다. p 채널 트랜지스터의 경우에, VGL이고, 게이트 오프 전압은 VGH일 수 있다.

본 발명의 픽셀들 각각은 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자, 및 상기 스캔 신호의 펄스에 의해 정의된 센싱 단계에 상기 구동 소자의 문턱 전압을 센싱하여 커패시터에 공급하는 내부 보상 회로를 포함한다. 내부 보상 회로는 구동 소자의 게이트에 연결된 커패시터와, 커패시터와 구동 소자 및 발광 소자를 연결하는 하나 이상의 스위치 소자를 포함한다. 내부 보상 회로는 도 11 및 도 12에 도시된 커패시터와 다수의 스위치 소자들을 포함할 수 있다.

본원 발명자들의 실험 결과에 따르면, 유기 발광 표시장치에서 픽셀 데이터의 계조 별로 휘도 변동을 초래하는 IR 드롭의 영향도가 달라진다. 상위 계조(또는 고계조)의 경우, 픽셀 회로에 흐르는 전류양이 크기 때문에 ELVDD 배선의 IR 드롭 양이 크고 드라이브 IC로부터 멀수록 IR 드롭 양이 커 진다. 따라서, 상위 계조에서 ELVDD가 인가되는 전원 라인의 IR 드롭양 편차가 휘도 불균일과 색좌표 틀어짐을 초래할 수 이다. 하위 계조(또는 저계조)의 경우, 픽셀 회로에 흐르는 전류양이 작기 때문에, IR 드롭 양이 작아 ELVDD 배선의 IR 드롭양은 화질에 거의 영향을 끼치지 않는다.

본원 발명자들의 실험 결과에 따르면, 하위 계조의 경우에 클럭 배선의 RC 딜레이로 인한 구동 소자의 게이트 전압에 영향을 주는 킥백 편차로 인한 구동 소자의 게이트 전압 편차가 휘도와 색좌표에 악영향을 끼친다.

본 발명은 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다. 이 구동 장치는 룩업 테이블 데이터로 미리 설정된 ELVDD 게인을 바탕으로 ELVDD 배선의 IR 드롭 편차와, 화면 위치에 따라 달라지는 클럭 배선의 RC 딜레이 편차를 화면의 픽셀 라인별, 픽셀 데이터의 계조별로 보상한다. 실시예에서 구동 장치는 드라이브 IC로 예시된다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동부(120, 300)를 포함한다.

표시패널 구동부(120, 300)는 입력 영상의 픽셀 데이터를 화면의 픽셀들에 기입하여 화면 상에 영상을 표시한다. 표시패널 구동부(120, 300)는 표시패널(100)의 게이트 라인들(GL1~GL2)에 게이트 신호를 공급하는 게이트 구동부(120), 픽셀 데이터를 데이터 신호의 전압(이하, "데이터 전압"이라 함)으로 변환하여 활성화된 데이터 출력 채널들을 통해 데이터 라인들에 공급하는 데이터 구동부(306), 및 데이터 구동부(306)와 게이트 구동부(120)의 동작 타이밍을 제어하는 타이밍 콘트롤러(303)을 포함한다. 데이터 구동부(306)와 타이밍 콘트롤러(303)는 하나의 드라이브 IC(Integrated Circuit, 300)에 집적될 수 있다.

표시패널(100)의 화면은 데이터 라인들(DL1~DL6), 데이터 라인들(DL1~DL6)과 교차되는 게이트 라인들(GL1, GL2), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이(AA)를 포함한다. 픽셀들(P)은 데이터 라인들(DL1~DL6)과 게이트 라인들(GL1, GL2)에 의해 정의된 매트릭스 형태로 픽셀 어레이(AA)에 배치된다.

픽셀들(P) 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀이 더 포함될 수 있다. 이하에서, 픽셀은 서브 픽셀로 해석될 수 있다.

서브 픽셀들 각각은 구동 소자의 전기적 특성 예를 들어, 문턱 전압을 센싱하여 구동 소자의 게이트 전압을 보상하는 내부 보상 회로를 포함할 수 있다.

픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.

리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.

픽셀 어레이(AA)의 해상도가 n*m 일 때, 픽셀 어레이(AA)는 n 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 m 개의 픽셀 라인들을 포함한다. 픽셀 컬럼은 Y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 X축 방향을 따라 배치된 픽셀들을 포함한다. 도 2 및 도 3에서, #1, #2는 픽셀 라인의 번호를 나타낸다. 1 수평 기간(1H)은 1 프레임 기간을 m 개의 픽셀 라인 개수로 나눈 시간이다. 게이트 구동부(120)가 게이트 신호를 제1 픽셀 라인부터 제m 픽셀 라인까지 순차적으로 출력하여 픽셀들을 라인 단위로 프로그레시브 스캔(progressive scan)할 수 있다. 1 픽셀 라인의 픽셀들은 1 수평 기간 내에서 초기화, 센싱, 및 데이터 기입으로 동작할 수 있다.

표시패널(100)의 픽셀 어레이(AA)는 유리 기판, 금속 기판, 플라스틱 기판 상에 형성될 수 있다. 플라스틱 OLED 패널의 경우, 플라스틱 기판 상에 픽셀 어레이(AA)가 형성되어 플렉시블 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA) 위에 터치 센서 어레이가 형성될 수 있다.

백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이(AA)가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.

표시패널(100)의 기판에는 픽셀 어레이(AA)와 함께 게이트 구동부(120)가 실장될 수 있다. 표시패널(100)의 기판 상에 직접 형성되는 게이트 구동부(120)는 GIP(Gate in panel) 회로로 알려져 있다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤(bezel) 중 일측 베젤에 배치되어 게이트 라인들(GL1, GL2)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 경우, 도 1에서 두 개의 게이트 구동부(120) 중 하나가 필요 없다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL1, GL2)에 더블 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다. 이 더블 피딩 방식에서, 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다.

게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 드라이브 IC(300)로부터 공급되는 게이트 타이밍 신호에 따라 구동되어 게이트 라인들(GL1, GL2)에 게이트 신호(GATE1, GATE2)를 순차적으로 공급한다. 시프트 레지스터는 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 게이트 신호(GATE1, GATE2)를 게이트 라인들(GL1, GL2)에 순차적으로 공급할 수 있다. 게이트 신호(GATE1, GATE2)는 도 11 및 도 12에 도시된 스캔 신호[SCAN1, SCAN2, SCAN(N-1), SCAN(N)], 발광 제어 신호[EM, EM(N)] 등을 포함할 수 있다. 이하에서, "발광 제어 신호"를 EM 신호로 칭한다.

드라이브 IC(300)는 데이터 출력 채널들을 통해 데이터 라인들(DL1~DL6)에 연결되어 데이터 라인들(DL1~DL6)에 데이터 전압을 공급한다. 드라이브 IC(300)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호를 출력할 수 있다.

드라이브 IC(300)는 도 4에 도시된 바와 같이 호스트 시스템(200), 제1 메모리(301), 및 표시패널(100)에 연결될 수 있다. 드라이브 IC(300)는 데이터 수신 및 연산부(308), 타이밍 콘트롤러(303), 및 데이터 구동부(306)를 포함할 수 있다. 드라이브 IC(300)는 감마 보상 전압 발생부(305), 전원부(304), 제2 메모리(302), 레벨 시프터(Level shifter, 307) 등을 더 포함할 수 있다.

타이밍 콘트롤러(303)는 호스트 시스템(200)으로부터 수신되는 입력 영상의 픽셀 데이터를 데이터 구동부(306)에 제공한다. 타이밍 콘트롤러(303)는 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 신호와, 데이터 구동부(306)를 제어하기 위한 소스 타이밍 신호를 발생하여 게이트 구동부(120)와 데이터 구동부(306)의 동작 타이밍을 제어할 수 있다.

드라이브 IC(300)는 타이밍 콘트롤러(303)와 레벨 시프터(307)를 통해 게이트 구동부(120)를 구동하기 위한 게이트 타이밍 신호들을 발생할 수 있다. 게이트 타이밍 신호는 스타트 펄스(start pulse, VST), 시프트 클럭(shift clock, GCLK) 등의 게이트 타이밍 신호와, VGL 및 VGH 등의 게이트 전압을 포함한다. 게이트 구동부(120)에 입력되는 스타트 펄스(VST)와 시프트 클럭(GCLK)은 VGL과 VGH 사이에서 트랜지션(transition)된다.

데이터 수신 및 연산부(308)는 호스트 시스템(200)으로부터 디지털 신호로 입력된 픽셀 데이터(DATA In)를 수신하는 수신부와, 수신부를 통해 입력된 입력 영상 신호의 픽셀 데이터(DATA In)를 미리 설정된 화질 알고리즘으로 변조하여 화질을 향상시키는 데이터 연산부를 포함한다. 데이터 연산부는 압축된 픽셀 데이터를 디코딩(Decoding)하여 복원하는 데이터 복원부와, 미리 설정된 광학 보상값을 픽셀 데이터에 더하는 광학 보상부 등을 포함할 수 있다. 광학 보상값은 제조 공정에서 촬영된 카메라 영상을 바탕으로 측정된 화면의 휘도를 바탕으로 픽셀 데이터 각각의 휘도를 보정하기 위한 값으로 설정될 수 있다.

데이터 구동부(306)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 “DAC”라 함)를 이용하여 타이밍 콘트롤러(303)로부터 수신된 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(DATA1~DATA6)을 출력한다. 데이터 구동부(306)로부터 출력된 데이터 전압은 드라이브 IC(300)의 데이터 채널에 연결된 출력 버퍼를 통해 픽셀 어레이(AA)의 데이터 라인들(DL1~DL6)에 공급된다.

감마 보상 전압 발생부(305)는 전원부(304)로부터의 감마 기준 전압을 분압 회로를 이용하여 분압하여 계조별 감마 보상 전압을 발생한다. 감마 보상 전압은 픽셀 데이터의 계조별 전압이다. 감마 보상 전압 발생부(305)로부터 출력된 감마 보상 전압은 데이터 구동부(306)에 제공된다.

레벨 시프터(307)는 타이밍 콘트롤러(303)로부터 수신된 게이트 타이밍 신호의 로우 레벨 전압(low level voltage)을 VGL로 변환하고, 게이트 타이밍 신호의 하이 레벨 전압(high level voltage)을 VGH로 변환한다. 레벨 시프터(307)는 게이트 타이밍 신호 출력 채널들을 통해 게이트 타이밍 신호와 게이트 전압(VGH, VGL)을 출력하여 게이트 구동부(120)에 공급한다.

전원부(304)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA), 게이트 구동부(120), 및 드라이브 IC(300)의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 벅-부스트 컨버터(Buck-boost Converter) 등을 포함할 수 있다. 전원부(304)는 도 20에 도시된 DAC(510)를 포함할 수 있다.

전원부(304)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, VGL, VGH, ELVDD, ELVSS, 초기화 전압(Vini/Vref) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(305)에 공급된다. 게이트 전압(VGH, VGL)은 레벨 시프터(307)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vin, Vref) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.

게이트 전압은 VGH = 8V, VGL = -7V로, 픽셀 전원은 VDD = 4.6V, VSS = -2 ~ -3V, Vini(또는 Vref) = -3 ~ -4V로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다.

초기화 전압(Vini/Vref)는 픽셀들(P)의 초기화 단계(Ti)에서 픽셀 회로의 주요 노드들을 초기화한다. 초기화 전압(Vini/Vref)는 ELVDD 보다 낮고 발광 소자(OLED)의 문턱 전압 보다 낮은 직류 전압으로 설정되어 픽셀 회로의 초기화 단계(Ti)와 센싱 단계(Ts)에서 발광 소자(OLED)의 발광을 억제한다.

제2 메모리(302)는 드라이브 IC(300)에 전원이 입력될 때 제1 메모리(301)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 보상값은 광학 보상값을 포함할 수 있다.레지스터 설정 데이터는 데이터 구동부(306), 타이밍 콘트롤러(303), 감마 보상 전압 발생부(305) 등의 구동에 필요한 설정값이다. 도 20에 도시된 룩업 테이블(Look-up table, LUT)은 제1 메모리(301)에 저장되어 드라이브 IC(300)에 전원이 입력될 때 제2 메모리(302)로 로딩될 수 있다.

제1 메모리(301)는 플래시 메모리(Flash memory)를 포함할 수 있다. 제2 메모리(302)는 SRAM(Static RAM)을 포함할 수 있다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템, 차량용 디스플레이 시스템 중 어느 하나일 수 있다.

모바일 시스템에서 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 호스트 시스템(200)은 MIPI(Mobile Industry Processor Interface)를 통해 드라이브 IC(300)에 입력 영상의 픽셀 데이터를 전송할 수 있다. 호스트 시스템(200)은 가요성 인쇄 회로 예를 들면, FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(300)에 연결될 수 있다.

도 5는 게이트 구동부(120)에서 시프트 레지스터의 회로 구성을 개략적으로 보여 주는 도면이다. 도 6a 및 도 6b는 패스 게이트 회로와 에지 트리거 회로를 개략적으로 보여 주는 도면들이다. 도 7은 도 6에 도시된 제n 스테이지의 Q 노드 전압, QB 노드 전압 및 출력 전압을 보여 주는 파형도이다.

도 5를 참조하면, 게이트 구동부(120)의 시프트 레지스터는 종속적으로 연결된 스테이지들[ST(n-1)~ST(n+2)]을 포함한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR1~CAR4)를 스타트 펄스로서 입력 받고 시프트 클럭(GCLK1~GCLK4)의 라이징 에지에 동기하여 출력[Gout(n-1))~Gout(n+2)]을 발생한다. 시프트 클럭(GCLK1~GCLK4)은 클럭 배선들(51)을 통해 스테이지들[ST(n-1)~ST(n+2)]에 입력된다. 시프트 레지스터의 출력 신호[Gout(n-1))~Gout(n+2)]는 도 11 및 도 12에 도시된 게이트 신호[SCAN1, SCAN1, SCAN(N-1), SCAN(N), EM, EM(N)]일 수 있다.

시프트 레지스터의 스테이지들 각각은 도 6a와 같은 패스 게이트(pass-gate) 회로 또는 도 6b와 같은 에지 트리거(Edge trigger) 회로로 구현될 수 있다.

패스 게이트 회로의 경우, 도 6a에 도시된 바와 같이 Q 노드의 전압에 따라 온/오프되는 풀업 트랜지스터(Tup)에 시프트 클럭(GCLK)이 입력된다. 에지 트리거 회로의 경우, 도 6b에 도시된 바와 같이 풀업 트랜지스터(Tup)에 게이트 온 전압(VGL)이 공급되고 스타트 펄스(VST)와 시프트 클럭(GCLK1~GCLK4)이 입력된다. 풀다운 트랜지스터(Tdn)는 QB 노드의 전압에 따라 턴-온/오프(turn-on/off)된다.

패스 게이트 회로에서, Q 노드는 스타트 펄스에 따라 게이트 온 전압(VGL)으로 변한 상태에서 플로팅(floating)된다. Q 노드가 플로팅된 상태에서 시프트 클럭(GCLK)이 풀업 트랜지스터(Tup)에 인가될 때, 부트스트래핑(bootstrapping)에 의해 Q 노드 전압이 도 7에 도시된 게이트 온 전압(VGL) 보다 큰 2VGL으로 변하여 풀업 트랜지스터(Tup)가 턴-온된다. 이 때, 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다.

에지 트리거 회로는 클럭(GCLK)의 에지에 동기되어 스타트 펄스의 전압으로 출력 신호[Gout(n)]의 전압이 변하기 때문에 스타트 펄스의 위상과 동일한 파형으로 출력 신호[Gout(n)]를 발생한다. 스타트 펄스 파형을 변경하면, 그에 따라 출력 신호의 파형도 변경된다. 에지 트리거 회로에서 입력 신호는 출력 신호와 오버랩(overlap)될 수 있다.

도 8은 본 명세서의 실시예에 따른 게이트 구동부(120)에서 하나의 스테이지 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 회로의 입출력 파형을 보여 주는 파형도이다. 게이트 구동부(120)의 회로는 도 8에 도시된 회로에 한정되지 않는다.

도 8 및 도 9를 참조하면, 게이트 구동부(120)는 다수의 트랜지스터들(M1~M8)과, 다수의 커패시터(CQ, CQB)를 포함한다.

제1 트랜지스터(M1a, M1b)는 제2 시프트 클럭(GCLK2)이 공급되는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VST 노드에 인가되는 신호의 전압을 Q' 노드에 인가한다. 스타트 펄스(VST) 또는 이전 스테이지로부터의 캐리 신호가 VST 노드에 공급된다. Q' 노드와 Q 노드는 제1 트랜지스터(M1a, M1b)로부터 인가되는 게이트 온 전압(VGL)으로 충전된다. 제8 트랜지스터(M8)가 온 상태일 때, Q 노드는 Q' 노드에 연결된다.

제1 트랜지스터(M1a, M1b)는 누설 전류를 줄이기 위하여 듀얼 게이트(dual gate) 구조로 연결된 두 개의 트랜지스터들(M1a, M1b)로 구성될 수 있다. 제1a 트랜지스터(M1a)는 제2 GCLK 노드에 연결된 게이트, VST 노드에 연결된 제1 전극, 및 제1b 트랜지스터(M1b)에 연결된 제2 전극을 포함한다. 제1b 트랜지스터(M1b)는 제2 GCLK 노드에 연결된 게이트, 제1a 트랜지스터(M1a)의 제2 전극에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.

제2 트랜지스터(M2)는 제1 시프트 클럭(GCLK1)이 인가되는 제1 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. 제3 트랜지스터(M3)는 QB 노드의 게이트 온 전압(VGL)에 따라 턴-온된다. QB 노드의 전압이 게이트 온 전압(VGL)이고, 제1 GCLK 노드의 전압이 게이트 온 전압(VGL)일 때 제2 및 제3 트랜지스터들(M2, M3)이 턴-온된다. 이 때, Q 노드와 Q' 노드가 VGH 노드에 연결되어 Q 노드와 Q' 노드의 전압은 게이트 오프 전압(VGH)으로 충전된다. VGH 노드에 게이트 오프 전압(VGH)이 공급된다. 제2 트랜지스터(M2)는 제1 GCLK 노드에 연결된 게이트, Q' 노드에 연결된 제1 전극, 및 제3 트랜지스터(M3)의 제1 전극에 연결된 제2 전극을 포함한다. 제3 트랜지스터(M3)는 QB 노드에 연결된 게이트, 제2 트랜지스터(M2)의 제2 전극에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.

제4 트랜지스터(M4)는 제2 GCLK 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 VGL 노드를 QB 노드에 연결하여 QB 노드의 전압을 VGL로 방전시킨다. VGL 노드에 게이트 온 전압(VGL)이 공급된다. 제4 트랜지스터(M4)는 제2 GCLK 노드에 연결된 게이트, VGL 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다.

제5 트랜지스터(M5)는 Q' 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 GCLK 노드를 QB 노드에 연결한다. 제5 트랜지스터(M5)는 Q' 노드에 연결된 게이트, 제2 GCLK 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(M4)의 게이트 전압이 게이트 온 전압(VGL)이고 제3 트랜지스터(M3)의 게이트 전압이 게이트 오프 전압(VGL)일 때 VGL 노드와 QB 노드가 단락(short)될 수 있다. 이 경우, 제5 트랜지스터(M5)가 턴-온되어 제4 트랜지스터(M4)의 게이트 노드를 VGH 노드에 연결하여 제4 트랜지스터(M4)를 턴-오프시킴으로써 VGL 노드와 QB 노드가 단락되는 현상을 방지한다.

제6 트랜지스터(M6)는 Q 노드의 전압이 부트스트래핑에 의해 게이트 온 전압(VGL) 보다 더 낮은 전압(2VGL)으로 변할 때 턴-온되어 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변하게 하는 풀업 트랜지스터이다. 제6 트랜지스터(M6)는 Q 노드에 연결된 게이트, 제1 GCLK 노드에 연결된 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 출력 노드는 픽셀들에 연결된 게이트 라인에 연결된다.

제7 트랜지스터(M7)는 QB 노드의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 출력 신호[Gout(n)]의 전압을 게이트 오프 전압(VGH)으로 변하게 하는 풀다운 트랜지스터이다. 제7 트랜지스터(M7)는 QB 노드에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.

제8 트랜지스터(M8)는 VGL 노드의 게이트 온 전압(VGL)에 따라 턴-온되어 Q' 노드를 Q 노드에 연결한다. 제8 트랜지스터(M8)는 VGL 노드에 연결된 게이트, Q' 노드에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. 제8 트랜지스터(M8)는 Q' 노드의 전압이 VGL이고, Q 노드의 전압이 2VGL일 때 턴-오프되어 Q' 노드와 Q 노드를 분리한다.

제1 커패시터(CQ)는 Q 노드와 출력 노드 사이에 형성된다. 제1 커패시터(CQ)는 Q 노드의 부트스트래핑을 위한 커패시터이다. 제1 커패시터(CQ)는 출력 노드와 Q 노드를 커패시터 커플링으로 연결하여 출력 노드의 전압이 시프트 클럭(GCLK)의 게이트 온 전압(VGL)으로 충전될 때 Q 노드가 2VGL로 충전되도록 Q 노드를 부스팅한다. 제2 커패시터(CQB)는 QB 노드와 VGH 노드 사이에 형성된다. 제2 커패시터(CQB)는 제7 트랜지스터(M7)가 턴-온될 때 QB 노드의 전압을 게이트 오프 전압(VGH)으로 유지한다.

제2 시프트 클럭(GCLK2)은 제1 시프트 클럭(GCLK1)에 대하여 역위상의 클럭으로 발생될 수 있다.

제2 시프트 클럭(GCLK2)과 Q' 노드의 전압이 게이트 온 전압(VGL)일 때 제4 및 제5 트랜지스터(M4, M5)가 턴-온되어 QB 노드의 전압이 게이트 온 전압(VGL)이다.

Q 노드가 게이트 온 전압(VGL)으로 충전된 상태에서, 제1 시프트 클럭(GCLK1)이 게이트 온 전압(VGL)으로 변할 때, Q 노드의 전압(Q)이 2VGL로 변하여 풀업 트랜지스터(M6)가 턴-온되어 출력 신호[Gout(n)]의 전압이 게이트 온 전압(VGL)으로 변한다. 이어서, 제2 시프트 클럭(GCLK2)이 게이트 온 전압(VGL)으로 변하면, QB 노드의 전압이 게이트 온 전압(VGL)으로 변하고, Q 노드, QB 노드 및 출력 노드의 전압이 게이트 오프 전압(VGH)으로 변한다.

도 10은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.

도 10을 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있고 내부 보상 회로가 포함될 수 있다.

제1 회로부(10)는 픽셀 구동 전압(ELVDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 ELVDD로부터 공급되는 전류를 발광 소자(EL)에 제공하여 전류를 빛으로 전환한다. 제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다.

픽셀 회로는 도 11 및 도 12와 같은 픽셀 회로로 구현될 수 있다.

도 11 및 도 12는 도 10에 도시된 픽셀 회로를 상세히 보여 주는 회로도들이다. 도 11 및 도 12에 도시된 픽셀 회로들은 제N 픽셀 라인에 속한 임의의 서브 픽셀 회로이다. 이 픽셀 회로들은 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다.

표시패널은 도 11 및 도 12에 도시된 바와 같이 ELVDD를 픽셀들(P)에 공급하기 위한 ELVDD 배선(61), ELVSS를 픽셀들(P)에 공급하기 위한 ELVSS 배선(62), 및 픽셀 회로를 초기화하기 위한 초기화 전압(Vref, Vini)을 픽셀들(P)에 공급하기 위한 Vini/Vref 배선(63)을 포함할 수 있다. 전원 라인들(61, 62, 63)은 전원부(304)의 출력 채널들에 연결된다.

도 11을 참조하면, 본 발명의 제1 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T1~T5, DT), 커패시터(Cst) 등을 포함한다.

트랜지스터들(T1~T5, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T1~T5, DT)은 스위치 소자들(T1, T5)과, 구동 소자(DT)를 포함한다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. OLED의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 ELVSS 배선(62)에 연결된다. 구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)로 흐르는 전류양을 조절하여 발광 소자(EL)를 구동한다. 발광 소자(EL)로 흐르는 전류는 제4 스위치 소자(T4)에 의해 스위칭될 수 있다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 제1 노드(n1)는 제1 스위치 소자(T1)의 제2 전극, 제3 스위치 소자(T3)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 및 제2 스위치 소자(T2)의 제1 전극에 연결된다. 커패시터(Cst)에 센싱된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다.

제1 스위치 소자(T1)는 제2 스캔 신호(SCAN2)에 응답하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제2 게이트 라인(122)에 연결된 게이트, 데이터 라인(131)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제2 스캔 신호(SCAN2)는 제2 게이트 라인(122)을 통해 픽셀들(P)에 공급된다. 제2 스캔 신호(SCAN2)는 게이트 온 전압(VGL)의 펄스로 발생된다. 제2 스캔 신호(SCAN2)의 펄스는 센싱 단계(Ts)을 정의한다. 제2 스캔 신호(SCAN2)의 펄스폭은 대략 1 수평 기간(1H)으로 설정될 수 있다. 제2 스캔 신호(SCAN2)는 제1 스캔 신호(SCAN1) 보다 늦게 게이트 온 전압(VGL)으로 변하고, 제1 스캔 신호(SCAN1)와 동시에 게이트 오프 전압(VGH)으로 변한다. 제2 스캔 신호(SCAN2)의 펄스폭은 제1 스캔 신호(SCAN1)의 그 것 보다 작게 설정된다. 초기화 단계(Ti)과 발광 단계(Tem) 동안, 제2 스캔 신호(SCAN2)의 전압은 게이트 오프 전압(VGH)을 유지한다.

제2 스위치 소자(T2)는 제1 스캔 신호(SCAN1)에 응답하여 구동 소자(DT)의 게이트와 구동 소자(DT)의 제2 전극을 연결하여 구동 소자(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 소자(T2)는 제1 게이트 라인(121)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제1 스캔 신호(SCAN1)는 제1 게이트 라인(121)을 통해 픽셀들(P)에 공급된다. 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생될 수 있다. 제1 스캔 신호(SCAN1)의 펄스는 초기화 단계(Ti)과 센싱 단계(Ts)을 정의한다. 발광 단계(Tem) 동안, 제1 스캔 신호(SCAN1)의 전압은 게이트 오프 전압(VGH)을 유지한다.

제3 스위치 소자(T3)는 EM 신호[EM(N)]에 응답하여 소정의 기준 전압(Vref)을 제1 노드(n1)에 공급한다. 기준 전압(Vref)은 Vini/Vref 배선(63)을 통해 픽셀들(P)에 공급된다. 제3 스위치 소자(T3)는 제3 게이트 라인(123)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 Vini/Vref 배선(63)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 발광 소자(EL)의 온/오프(on/off) 시간을 정의한다.

EM 신호[EM(N)]의 펄스는 센싱 단계(Ts) 동안 제1 노드(n1)와 Vini/Vref 배선(63) 사이의 전류 패스(current path)를 차단하고, 발광 소자(EL)의 전류 패스를 차단하기 위하여 게이트 오프 전압(VGH)로 발생될 수 있다. EM 신호[EM(N)]는 제2 스캔 신호(SCAN2)가 게이트 온 전압(VGL)으로 반전될 때 게이트 오프 전압(VGH)으로 반전되고, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 게이트 오프 전압(VGH)으로 반전된 후에 게이트 온 전압(VGL)으로 반전될 수 있다. 하위 계조 또는 저계조의 휘도를 정밀하게 표현하기 위하여, EM 신호[EM(N)]는 발광 단계(Tem) 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙(swing)할 수 있다.

제4 스위치 소자(T4)는 EM 신호[EM(N)]에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(123)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(T5)는 제1 스캔 신호(SCAN1)의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 단계(Ti)과 센싱 단계(Ts) 동안 제4 노드(n4)에 기준 전압(Vref)을 공급한다. 초기화 단계(Ti)과 센싱 단계(Ts) 동안, 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제5 스위치 소자(T5)는 제1 게이트 라인(121)에 연결된 게이트, Vini/Vref 배선(63)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, ELVDD 배선(61)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 픽셀 구동 전압(ELVDD)은 ELVDD 배선(61)을 통해 픽셀들(P)에 공급된다.

도 12를 참조하면, 본 발명의 제2 실시예에 따른 픽셀 회로는 발광 소자(EL)와, 다수의 트랜지스터들(T11~T16, DT), 커패시터(Cst) 등을 포함한다.

트랜지스터들(T11~T16, DT)은 p 채널 트랜지스터로 구현될 수 있다. 트랜지스터들(T11~T16, DT)은 스위치 소자들(T11~T16)과, 구동 소자(DT)를 포함한다.

이 픽셀 회로에 인가되는 게이트 신호는 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)]를 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다.

커패시터(Cst)는 제1 노드(n11)와 제2 노드(n12) 사이에 연결된다. 픽셀 구동 전압(ELVDD)은 ELVDD 배선(61)을 통해 픽셀 회로에 공급된다. 제1 노드(n11)는 ELVDD 배선(61), 제3 스위치 소자(T13)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다.

제2 노드(n12)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제1 전극, 및 제5 스위치 소자(T15)의 제1 전극에 연결된다.

제1 스위치 소자(T11)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T11)는 제2 게이트 라인(125)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(125)을 통해 픽셀들(P)에 공급된다. 제3 노드(n13)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(T11)의 제2 전극, 및 제4 스위치 소자(T14)의 제1 전극에 연결된다.

제2 스위치 소자(T12)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압(Vdata)을 구동 소자(DT)의 제1 전극에 인가한다. 제2 스위치 소자(T12)는 제2 게이트 라인(125)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 데이터 라인(131)에 연결된 제2 전극을 포함한다. 제5 노드(n15)는 구동 소자(DT)의 제1 전극, 제2 스위치 소자(T12)의 제1 전극, 및 제3 스위치 소자(T13)의 제2 전극에 연결된다.

제3 스위치 소자(T13)는 EM 신호[EM(N)]에 응답하여 픽셀 구동 전압(ELVDD)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(T13)는 제3 게이트 라인(126)에 연결된 게이트, ELVDD 배선(61)에 연결된 제1 전극, 및 제5 노드(n15)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제3 게이트 라인(126)을 통해 픽셀들(P)에 공급된다.

제4 스위치 소자(T14)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 구동 소자(DT)의 제2 전극을 발광 소자(EL)의 애노드에 연결한다. 제4 스위치 소자(T14)의 게이트는 제3 게이트 라인(126)에 연결된다. 제4 스위치 소자(T14)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 소자(T14)의 제2 전극은 제4 노드(n14)에 연결된다. 제4 노드(n14)는 발광 소자(EL)의 애노드, 제4 스위치 소자(T14)의 제2 전극, 및 제6 스위치 소자(T16)의 제2 전극에 연결된다.

제5 스위치 소자(T15)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n12)를 Vini/Vref 배선(63)에 연결하여 초기화 단계(Ti) 동안 커패시터(Cst)와 구동 소자(DT)의 게이트를 초기화한다. 제5 스위치 소자(T15)는 제1 게이트 라인(124)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 Vini/Vref 배선(63)에 연결된 제2 전극을 포함한다.

제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(124)을 통해 픽셀들(P)에 공급된다. 초기화 전압(Vini)은 Vini/Vref 배선(63)을 통해 픽셀들(P)에 공급된다.

제6 스위치 소자(T16)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 단계(Ti) 동안 Vini/Vref 배선(63)을 발광 소자(EL)의 애노드에 연결한다. 초기화 단계(Ti) 동안 발광 소자(EL)의 애노드 전압이 제6 스위치 소자(T16)를 통해 초기화 전압(Vini)으로 방전된다. 이 때, 발광 소자(EL)는 애노드와 캐소드간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제6 스위치 소자(T16)는 제1 게이트 라인(124)에 연결된 게이트, Vini/Vref 배선(63)에 연결된 제1 전극, 및 제4 노드(n14)에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n12)에 연결된 게이트, 제5 노드(n15)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다.

도 13a 내지 도 15b는 도 11에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 13a는 초기화 단계(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 14a는 센싱 단계(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 15a는 발광 단계(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 13a, 도 14a 및 도 15a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 13b, 도 14b 및 도 15b는 도 11에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다.

도 13a 및 도 13b를 참조하면, 초기화 단계(Ti)에 제1 스캔 신호(SCAN1)와 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제2 내지 제5 스위치 소자들(T2~T5)이 초기화 단계(Ti)에 턴-온되어 제1 노드(n1), 제2 노드(n2) 및 제4 노드(n4)의 전압이 기준 전압(Vref)으로 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 초기화된다.

도 14a 및 도 14b를 참조하면, 센싱 단계(Ts)에 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)의 전압이 게이트 온 전압(VGL)이다. 제1, 제2 및 제5 스위치 소자들(T1, T2, T5)이 센싱 단계(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제1 노드(n1)에 인가되고, 제2 노드(n2)의 전압이 VDD+Vth으로 변한다. 그 결과, 센싱 단계(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n2)에 충전된다. 커패시터(Cst)에 센싱 단계(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다.

도 15a 및 도 15b를 참조하면, 발광 단계(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T3, T4)이 발광 단계(Tem)에 턴-온된다. 이 때, 제1 노드(n1)의 전압은 기준 전압(Vref)으로 변하고, 제2 노드(n2)의 전압은 Vref-Vdata+VDD+Vth로 변한다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.

발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 단계(Tem) 동안 Vgs = Vref-Vdata+Vth이다.

도 16a 내지 도 18b는 도 12에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 16a는 초기화 단계(Ti)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 17a는 센싱 단계(Ts)에 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 18a는 발광 단계(Tem) 동안 픽셀 회로에 흐르는 전류 패스를 보여 주는 도면이다. 도 16a, 도 17a 및 도 18a에서 흐리게 보이는 트랜지스터는 오프 상태의 트랜지스터이다. 도 16b, 도 17b 및 도 18b는 도 12에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다.

도 16a 및 도 16b를 참조하면, 초기화 단계(Ti)에 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이다. 제4 및 제5 스위치 소자들(T14, T15)이 초기화 단계(Ti)에 턴-온되어 제2 및 제4 노드(n12, n14)의 전압이 초기화 전압(Vini)으로 방전된다. 그 결과, 초기화 단계(Ti)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 초기화 전압(Vini)으로 초기화된다.

도 17a 및 도 17b를 참조하면, 센싱 단계(Ts)에 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)이다. 제1 및 제2 스위치 소자들(T11, T12)이 센싱 단계(Ts)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제5 노드(n15)에 인가되고, 제2 노드(n12)의 전압이 Vdata+Vth으로 변한다. 그 결과, 센싱 단계(Ts)에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 제2 노드(n12)에 충전된다. 커패시터(Cst)에 센싱 단계(Ts) 동안 구동 소자(DT)의 문턱 전압(Vth)이 보상된 데이터 전압(Vdata)이 충전된다.

도 18a 및 도 18b를 참조하면, 발광 단계(Tem)에 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T13, T14)이 발광 단계(Tem)에 턴-온된다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.

발광 소자(EL)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vge)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vge)은 발광 단계(Tem) 동안 Vgs = Vdata+Vth-VDD이다.

본 발명은 ELVDD 배선(61)의 IR 드롭 편차와, 화면 위치에 따라 달라지는 클럭 배선(51)의 RC 딜레이 편차를 EVDD 전압을 가변하여 동시에 최소화한다. 본 발명은 화면 위치에 따라, 그리고 픽셀 데이터의 계조에 따라 EVDD의 게인을 차등적으로 적용한다. EVDD 전압의 급격한 변동은 휘도 단차가 시인될 수 있다. 이를 고려하여 본 발명은 화질 평가 실험을 기반으로 화면 전체에서 휘도 불균일과 색좌표 변화가 없는 조건 하에서 ELVDD의 게인을 픽셀 라인 단위로 미세하게 가변하고 적절한 보상 범위 내에서 가변한다. 예를 들어, 모바일 시스템, 웨어러블 시스템, 차량용 디스플레이 시스템 등에서 ELVDD 전압은 2mV 이내에서 픽셀 라인별로 차등 적용될 수 있다.

픽셀 어레이의 저항(R)에 따라 ELVDD 배선의 IR 드롭양이 달라진다. ELVDD의 IR 드롭양은 픽셀 어레이에 흐르는 전류(I)에 따라 달라진다.

ELVDD는 드라이브 IC(300)로부터 멀어질수록 ELVDD 배선(61)의 저항이 커져 ELVDD의 IR 드롭양이 커진다. 반면에, ELVDD는 드라이브 IC(300)로부터 가까울수록 ELVDD 배선(61)의 저항이 작아져 ELVDD의 IR 드롭양이 작아진다.

픽셀 데이터의 계조가 클수록 픽셀 회로의 발광 소자에 흐르는 전류가 높아져 ELVDD의 IR 드롭양이 커진다. 반면에, 픽셀 데이터의 계조가 작을수록 픽셀 회로의 발광 소자에 흐르는 전류가 높아져 ELVDD의 IR 드롭양이 작아진다. 최소 계조에서 발광 소자에 전류가 흐르지 않아 발광 소자가 발생되지 않기 때문에 IR 드롭양의 편차가 무시될 수 있다. 최소 계조는 계조 0(zero) 또는 블랙 계조로 해석될 수 있다. 따라서, 본 발명은 도 19a 내지 도 19c와 같이 ELVDD의 게인을 화면 위치에 따라 그리고 픽셀 데이터의 계조에 따라 다르게 차등 적용한다.

시프트 클럭은 클럭 배선(51)을 통해 게이트 구동부(120)에 입력된다. 클럭 배선의 RC 딜레이는 클럭 배선(51)의 저항과 기생 용량의 차이에 따라 편차가 발생한다. 한편, 클럭 배선(51)은 게이트 구동부(120)를 사이에 두고 픽셀 회로들과 분리되기 때문에 픽셀 데이터의 계조에 거의 영향을 받지 않는다. 따라서, 본 발명은 도 19a 내지 도 19c와 같이 화면 위치에 따른 클럭 배선의 RC 딜레이 편차를 보상하기 위하여 픽셀 데이터의 모든 계조에 ELVDD의 게인을 화면 위치에 따라 차등 적용한다.

본 발명은 화면 전체에서 ELVDD 배선(61)의 IR 드롭 편차를 보상하기 위한 제1 ELVDD 게인을 픽셀 데이터의 각 계조에서 구하고, 화면 전체에서 클럭 배선(51)의 RC 딜레이 IR 편차를 보상하기 위한 제2 ELVDD 게인을 구한다. 그리고 본 발명은 제1 ELVDD 게인과 제2 ELVDD 게인이 곱해진 결과로 최종 ELVDD 게인을 구하여 픽셀 라인별로 차등 적용함으로써 화면 전체에서 휘도를 균일하게 하고 색좌표를 화면 전체에서 이상적으로 표현할 수 있다.

도 19a 내지 도 19c는 본 발명의 실시예에 따른 ELVDD 게인을 보여 주는 도면들이다. 도 19a 내지 도 19c에서 가로축은 픽셀 라인 번호이고, 세로축은 ELVDD 게인이다. 이하에서, 제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인으로 가정한다. 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인으로 가정한다.

도 19a는 픽셀 데이터의 최대 계조에 적용되는 제1 ELVDD 게인(GAIN255), 제2 ELVDD 게인(GCLK255), 및 상위 계조의 최종 ELVDD 게인(GAIN255)을 나타낸다.

도 19a를 참조하면, 상위 계조의 제1 ELVDD 게인(IR255)은 픽셀 데이터의 상위 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 상위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 상위 계조는 최대 계조 255(255G)를 포함한다. 최대 계조 255(255G)는 화이트 계조와 같은 의미로 해석될 수 있다.

ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다. 상위 계조의 경우, 클럭 배선(51)의 RC 딜레이 편차 보다 ELVDD 배선(61)의 IR 드롭양 편차가 화질에 더 큰 악영향을 끼친다.

최대 계조 255(255G)의 경우에, ELVDD 배선(ELVDD)의 IR 드롭양 편차가 최대이고, 상대적으로 클럭 배선(51)의 RC 딜레이 편차는 작다. 최대 계조의 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 크고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 작아진다.

제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다. 최대 계조의 제1 ELVDD 게인(IR255)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다.

클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 킥백 전압이 작아져 구동 소자(DT)의 게이트 전압이 작아 휘도가 밝아지고 색좌표가 변동될 수 있다. 반면에, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)에서 상대적으로 큰 킥백 전압으로 인하여 구동 소자(DT)의 게이트 전압이 높아져 상대적으로 휘도가 낮아질 수 있다.

최대 계조의 제2 ELVDD 게인(GCLK255)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다.

최대 계조의 제2 ELVDD 게인(GCLK255)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 낮고, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 커진다. 최대 계조의 제2 ELVDD 게인(GCLK255)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다. 클럭 배선(51)의 RC 딜레이 편차는 픽셀 데이터의 모든 계조에서 비슷한다. 따라서, 제2 ELVDD 게인(GCLK255)는 도 19a 내지 도 19c와 같이 동일하게 적용될 수 있다.

최대 계조의 최종 ELVDD 게인(GAIN255)은 ELVDD 배선(61)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차를 동시에 보상한다. 최대 계조에서 ELVDD 배선(61)의 IR 드롭양 편차가 최대이고, 상대적으로 클럭 배선(51)의 RC 딜레이의 영향이 작다. 최대 계조의 최종 ELVDD 게인(GAIN255)은 드라이브 IC(300)와 가까운 위치의 제2160 픽셀 라인(2160)으로부터 멀어질수록 커지고 가장 먼 제1 픽셀 라인(1)에서 가장 큰 값이다. 최대 계조의 최종 ELVDD 게인(GAIN255)을 포함한 상위 계조의 최종 ELVDD 게인은 픽셀 데이터의 계조가 상위 계조일 때 드라이브 IC(300)와 가까운 위치의 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 크게 한다.

최대 계조의 최종 ELVDD 게인(GAIN255)은 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다.

최대 계조에서 EVDD 배선(61)에 인가되는 ELVDD 전압은 최대 계조의 최종 ELVDD 게인(GAIN255)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변하여 매 픽셀 라인마다 전압이 변경될 수 있다.

도 19b는 픽셀 데이터의 중간 계조에 적용되는 제1 ELVDD 게인(GAIN127), 제2 ELVDD 게인(GCLK127), 및 중간 계조의 최종 ELVDD 게인(GAIN127)을 나타낸다.

도 19b를 참조하면, 중간 계조의 제1 ELVDD 게인(IR127)은 픽셀 데이터의 중간 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 상위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 계조 127(127G)는 중간 계조 또는 그레이(gray) 계조이다.

ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR127)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다. 중간 계조의 경우, 클럭 배선(51)의 RC 딜레이 편차 보다 ELVDD 배선(61)의 IR 드롭양 편차가 화질에 더 큰 악영향을 끼친다.

중간 계조(127G)의 경우에, ELVDD 배선(ELVDD)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차가 비슷한 수준이다. 중간 계조의 제1 ELVDD 게인(IR127)은 ELVDD 배선(61)의 IR 드롭양이 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 크고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 작아진다. 중간 계조의 제1 ELVDD 게인(IR127)의 최대값은 최대 계조의 제1 ELVDD 게인(IR255)의 최대값 보다 작다. 중간 계조의 제1 ELVDD 게인(IR127)의 최소값은 상위 계조의 제1 ELVDD 게인(IR255)의 최소값 보다 크다.

제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다. 중간 계조의 제1 ELVDD 게인(IR127)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 크고 드라이브 IC(300)로부터 먼 위치에서 기울기가 작아지는 비선형 커브일 수 있다.

중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다.

중간 계조의 제2 ELVDD 게인(GCLK127)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 낮고, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 높아진다. 중간 계조의 제2 ELVDD 게인(GCLK127)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다.

중간 계조의 최종 ELVDD 게인(GAIN127)은 ELVDD 배선(61)의 IR 드롭양 편차와 클럭 배선(51)의 RC 딜레이 편차를 동시에 보상한다. 중간 계조의 최종 ELVDD 게인(GAIN127)은 픽셀 어레이(AA)의 중앙부 픽셀 라인에서 가장 크고, 드라이브 IC(300)와 가까운 위치의 제2160 픽셀 라인(2160)과 먼 위치의 제1 픽셀 라인(1)으로 갈수록 작아진다. 중간 계조의 최종 ELVDD 게인(GAIN127)을 포함한 중간 계조들의 최종 ELVDD 게인은 픽셀 데이터의 계조가 중간 계조 범위에 포함될 때 픽셀 어레이(AA)의 중간 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 작게 한다.

중간 계조의 최종 ELVDD 게인(GAIN127)은 드라이브 IC(300)와 가까운 위치와 먼 위치에서 기울기가 크고 픽셀 어레이(AA)의 중앙 위치로 갈수록 기울기가 감소되는 비선형 커브일 수 있다.

중간 계조에서 EVDD 배선(61)에 인가되는 ELVDD 전압은 중간 계조의 최종 ELVDD 게인(GAIN127)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변하여 매 픽셀 라인마다 전압이 변경될 수 있다.

도 19c는 픽셀 데이터의 최소 계조에 적용되는 제1 ELVDD 게인(GAIN0), 제2 ELVDD 게인(GCLK0), 및 하위 계조의 최종 ELVDD 게인(GAIN0)을 나타낸다.

도 19c를 참조하면, 하위 계조의 제1 ELVDD 게인(IR0)은 픽셀 데이터의 하위 계조에서 ELVDD 배선(61)의 IR 드롭 보상만 적용할 때 하위 계조에서 화면의 모든 위치에서 균일하게 하는 픽셀 라인별 ELVDD의 최적 게인이다. 하위 계조는 최소 계조 0(0G)를 포함한다. 최소 계조(0G)는 블랙 계조와 같은 의미로 해석될 수 있다.

ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에 인가되는 ELVDD는 전압이 낮아진다. 반면에, ELVDD 배선(61)의 IR 드롭양이 상대적으로 작은 픽셀들에 인가되는 ELVDD는 전압 강하양이 작기 때문에 상대적으로 높다. 제1 ELVDD 게인(IR255)은 ELVDD 배선(61)의 IR 드롭양이 큰 픽셀들에서 ELVDD를 높이고, ELVDD 배선(61)의 드롭양이 작은 픽셀들에서 낮춘다.

최소 계조(0G)의 경우, 픽셀에 전류가 흐르지 않기 때문에 ELVDD 배선(61)의 IR 드롭이 없다. 따라서, 최소 계조(0G)의 제1 ELVDD 게인(IR255)은 픽셀 어레이(AA)의 모든 위치에서 동일한 값이다.

제1 픽셀 라인(1)은 드라이브 IC(300)로부터 가장 먼 픽셀 라인이고, 제2160 픽셀 라인(2160)은 드라이브 IC(300)로부터 가장 가까운 픽셀 라인이다.

최소 계조의 경우, 클럭 배선(61)의 RC 딜레이 편차가 화질에 더 큰 악영향을 끼친다. 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 킥백 전압이 작아져 구동 소자(DT)의 게이트 전압이 작아 휘도가 밝아지고 색좌표가 변동될 수 있다. 반면에, 클럭 배선(51)의 RC 딜레이가 가장 작은 위치의 제2160 픽셀 라인(2160)에서 상대적으로 큰 킥백 전압으로 인하여 구동 소자(DT)의 게이트 전압이 높아져 상대적으로 휘도가 낮아질 수 있다.

최소 계조의 제2 ELVDD 게인(GCLK0)은 클럭 배선(51)의 RC 딜레이가 큰 픽셀들의 높은 휘도를 낮추기 위하여 ELVDD 전압을 낮춘다. 반면에, 최소 계조의 클럭 배선(51)의 RC 딜레이가 작은 픽셀들의 낮은 휘도를 높이기 위하여 ELVDD 전압을 높인다.

최소 계조의 제2 ELVDD 게인(GCLK0)은 클럭 배선(51)의 RC 딜레이가 가장 큰 위치의 제1 픽셀 라인(1)에서 가장 작고, ELVDD 배선(61)의 IR 드롭양이 가장 작은 위치의 제2160 픽셀 라인(2160)으로 갈수록 높아진다.

최소 계조의 제2 ELVDD 게인(GCLK0)의 커브는 드라이브 IC(300)와 가까운 위치에서 기울기가 작고 드라이브 IC(300)로부터 먼 위치에서 기울기가 커지는 비선형 커브일 수 있다.

최소 계조의 최종 ELVDD 게인은 클럭 배선(51)의 RC 딜레이 편차를 보상한다. 최소 계조의 최종 ELVDD 게인(GAIN0)은 최소 계조의 제2 ELVDD 게인(GCLK0)과 실질적으로 동일하게 설정될 수 있다. 최소 계조의 최종 ELVDD 게인(GAIN0)을 포함한 하위 계조의 최종 ELVDD 게인은 픽셀 데이터의 계조가 하위 계조일 때 드라이브 IC(300)와 가까운 위치의 픽셀 라인으로부터 멀어질수록 ELVDD의 전압을 작게 한다.

최소 계조의 ELVDD 전압은 최소 계조의 최종 ELVDD 게인(GAIN0)에 비례하여 그 전압에 결정된다. EVDD 전압은 화면의 스캔 방향을 따라 시프트되는 게이트 신호 예를 들어 스캔 신호에 동기되어 1 픽셀 라인 단위로 변한다.

EVDD 전압은 1 픽셀 라인에 배치된 모든 픽셀들에 공통으로 인가된다. EVDD 전압의 게인은 1 픽셀 라인의 대표 계조에 따라 선택될 수 있다. 1 픽셀 라인의 대표 계조가 상위 계조일 때 도 20과] 같은 룩업 테이블(LUT)로부터 상위 계조의 최종 ELVDD 게인이 선택된다. 1 픽셀 라인의 대표 계조는 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 등으로 선택될 수 있다. 1 픽셀 라인의 대표 계조는 픽셀 데이터의 계조와 같은 256 개로 나뉘어질 수 있다. 따라서, 최종 ELVDD 게인은 픽셀 데이터의 계조별로 설정될 수 있다.

도 20은 본 발명의 실시예에 따른 ELVDD 게인 발생 장치를 보여 주는 도면이다.

도 20을 참조하면, ELVDD 게인 발생 장치는 룩업 테이블(500)과 DAC(510)를 포함한다.

룩업 테이블(500)은 호스트 시스템(200)으로부터 입력되는 픽셀 데이터의 계조에 따라 계조별 ELVDD 게인을 선택한다. 예를 들어, 룩업 테이블(500)은 입력 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력한다. 그리고 룩업 테이블(500)은 입력 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력한다.

DAC(510)는 룩업 테이블(500)로부터 출력된 최종 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 ELVDD를 출력한다. DAC(510)는 ELVDD 배선(61)을 통해 픽셀 어레이의 픽셀 회로들에 공급된다. DAC(510)로부터 출력되는 ELVDD는 스캔 신호에 동기되어 매 픽셀 라인마다 전압이 가변된다.

도 21은 룩업 테이블 데이터로 설정된 ELVDD 게인의 일 예를 보여 주는 도면이다.

도 21을 참조하면, 룩업 테이블들(255G LUT, 127G LUT, 0G LUT) 각각은 픽셀 라인별로 구분되고 또한 계조별로 구분된 최종 ELVDD 게인이 설정된다.

도 21에서 "Vertical Count"는 픽셀 라인 번호이다. 도 21에서, 룩업 테이블들(255G LUT, 127G LUT, 0G LUT)은 제1 룩업 테이블(255G LUT), 제2 룩업 테이블(127G LUT), 및 제3 룩업 테이블(0G LUT)을 포함하나, 그 사이의 룩업 테이블들은 생략되어 있다. 룩업 테이블들(255G LUT, 127G LUT, 0G LUT)은 픽셀 데이터의 계조별로 설정된다.

제1 룩업 테이블(255G LUT)은 최대 계조의 ELVDD 게인(255GAIN)이 설정된다. 제2 룩업 테이블(127G LUT)은 중간 계조의 ELVDD 게인(127GAIN)이 설정된다. 제1 룩업 테이블(0G LUT)은 최소 계조의 ELVDD 게인(0GAIN)이 설정된다.

최대 계조의 ELVDD 게인(255GAIN)와 중간 계조의 ELVDD 게인(127GAIN) 사이의 계조 값들과, 중간 계조의 ELVDD 게인(127GAIN)과 최소 계조의 ELVDD 게인(0GAIN)은 보간(Interpolation) 방법을 통해 산출되어 룩업 데이터블 데이터로 설정될 수 있다.

최상위 계조(255G)의 ELVDD 게인(255GAIN), 중간 계조의 ELVDD 게인(127GAIN), 및 최소 계조의 ELVDD 게인(0GAIN)은 휘도와 색좌표 측정을 통해 최적 게인 값으로 결정될 수 있다. 이렇게 측정된 세 개의 계조를 기준 계조로 하여 그 사이의 계조값들은 보간 방법으로 산출될 수 있다. 더욱 정밀한 ELVDD 게인값을 도출하기 위하여, 휘도와 색좌표 측정을 통해 최적 게인 값으로 결정되는 기준 계조 수를 세 개 이상으로 늘리는 것도 가능하다.

보간 방법의 예로는, 기준 계조의 ELVDD 게인값을 토대로 추세선을 도출하는 방법과, 단순 선형 보간 방법으로 ELVDD 게인을 도출하는 방법이 이용될 수 있다.

도 22는 세 개의 샘플에서 ELVDD의 전압을 본 발명의 ELVDD 게인으로 차등 적용할 때 화면의 9 개 위치에서 계조별로 측정된 델타 E 색차(최대값)을 측정한 실험 결과를 보여 주는 도면이다. 도 23은 도 22의 색차 측정 위치를 화면 상에서 보여 주는 도면이다.

도 22 및 도 23을 참조하면, 화면 상에서 9 개 위치(P1~P9) 각각에서 색차가 측정된 후 중앙 위치(P5)의 측정값과, 나머지 8 개 위치(P1~P4, P6-P9) 각각의 차이값이 델타 E 색차값(ΔE)이 측정되었다. 모든 측정 위치에서 델타 E 색차값(ΔE)은 6 미만의 기준 조건을 만족하였다.

본 발명의 표시장치와 그 구동 방법의 실시예들은 다음과 같이 설명될 수 있다.

본 발명의 표시장치의 실시예들은 다음과 같다.

제1 실시예: 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치되고, 상기 픽셀들에 픽셀 구동 전압을 공급하는 전원 배선과, 시프트 클럭이 공급되는 클럭 배선을 포함한 표시패널; 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부; 상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함한다.

제2 실시예: 상기 구동 장치는 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이고, 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮춘다. 상기 구동 장치는 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮춘다.

제3 실시예: 상기 구동 장치는 상기 표시패널의 매 픽셀 라인마다 상기 픽셀 구동 전압의 전압 레벨을 변경한다.

제4 실시예: 상기 구동 장치는 상기 픽셀 데이터를 입력 받아 상기 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력하는 룩업 테이블; 및 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 출력하는 디지털-아날로그 변환기를 더 포함한다.

제5 실시예: 상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이다. 상기 1 픽셀 라인의 대표 계조는 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나이다.

제6 실시예: 상기 상위 계조의 최종 ELVDD 게인은 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는다.

제7 실시예: 상기 중간 계조의 최종 ELVDD 게인은 상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는다.

제8 실시예: 상기 하위 계조의 최종 ELVDD 게인은 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이진다.

상기 표시장치의 구동 방법의 실시예들은 다음과 같다.

제1 실시예: 상기 구동 방법은 데이터 구동부를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 상기 데이터 전압을 픽셀 어레이의 데이터 라인들에 공급하는 단계; 게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계; 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계; 상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀 구동 전압을 공급하는 단계; 및 상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함한다.

제2 실시예: 상기 픽셀 구동 전압을 가변하는 단계는 미리 설정된 픽셀 구동 전압의 게인을 바탕으로 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이는 단계; 상기 픽셀 데이터의 게인을 바탕으로 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계; 및 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계를 포함한다.

제3 실시예: 상기 구동 방법은 상기 픽셀 구동 전압을 픽셀 어레이의 매 픽셀 라인마다 변경하는 단계를 더 포함한다.

제4 실시예: 상기 구동 방법은 상위 계조의 최종 ELVDD 게인, 중간 계조의 최종 ELVDD 게인, 및 하위 계조의 최종 ELVDD 게인을 포함한 계조별 ELVDD 게인을 룩업 테이블에 설정하는 단계; 픽셀 데이터를 상기 룩업 테이블에 입력하는 단계; 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 룩업 테이블로부터 상기 상위 계조의 최종 ELVDD 게인이 출력되는 단계; 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 룩업 테이블로부터 상기 중간 계조의 최종 ELVDD 게인이 출력되는 단계; 상기 픽셀 데이터의 계조가 하위 계조일 때 상기 룩업 테이블로부터 상기 하위 계조의 최종 ELVDD 게인이 출력되는 단계; 및 디지털-아날로그 변환기를 이용하여 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 발생하는 단계를 더 포함한다.

제9 실시예: 상기 구동 방법은 상기 상위 계조와 상기 중간 계조의 사이의 계조들에 대한 최종 ELVDD 게인값과, 상기 중간 계조와 상기 하위 계조의 사이의 계조들에 대한 최종 ELVDD 게인값을 보간 방법으로 산출하여 상기 룩업 테이블에 설정하는 단계를 더 포함한다.

전술한 본 발명은, 프로그램이 기록된 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 매체는, 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 매체의 예로는, HDD(Hard Disk Drive), SSD(Solid State Disk), SDD(Silicon Disk Drive), ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 200 : 호스트 시스템
300 : 드라이브 IC 303 : 타이밍 콘트롤러
304 : 전원부 306 : 데이터 구동부
307 : 레벨 시프터 500 : 룩업 테이블
510: 디지털-아날로그 변환기(DAC)

Claims

데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 배치되고, 상기 픽셀들에 픽셀 구동 전압을 공급하는 전원 배선과, 시프트 클럭이 공급되는 클럭 배선을 포함한 표시패널;
픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력하는 데이터 구동부;
상기 표시패널 상에 형성되어 상기 클럭 배선을 통해 입력되는 시프트 클럭에 따라 상기 게이트 라인들에 스캔 신호를 공급하는 게이트 구동부; 및
픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하고, 상기 데이터 전압을 데이터 라인들에 데이터 전압을 공급하고, 상기 시프트 클럭을 상기 클럭 배선에 공급하며, 상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 구동 장치를 포함하는 표시장치.
제 1 항에 있어서,
상기 구동 장치는,
상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이고,
상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추며,
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 표시장치.
제 1 항에 있어서,
상기 구동 장치는,
상기 표시패널의 매 픽셀 라인마다 상기 픽셀 구동 전압의 전압 레벨을 변경하는 표시장치.
제 1 항에 있어서,
상기 구동 장치는,
상기 픽셀 데이터를 입력 받아 상기 픽셀 데이터의 계조가 상위 계조일 때 상위 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 중간 계조일 때 중간 계조의 최종 ELVDD 게인을 출력하고, 상기 픽셀 데이터의 계조가 하위 계조일 때 하위 계조의 최종 ELVDD 게인을 출력하는 룩업 테이블; 및
상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 출력하는 디지털-아날로그 변환기를 더 포함하는 표시장치.
제 4 항에 있어서,
상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이고,
상기 1 픽셀 라인의 대표 계조는,
1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나인 표시장치.
제 5 항에 있어서,
상기 상위 계조의 최종 ELVDD 게인은,
상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는 표시장치.
제 6 항에 있어서,
상기 중간 계조의 최종 ELVDD 게인은,
상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는 표시장치.
제 7 항에 있어서,
상기 하위 계조의 최종 ELVDD 게인은,
상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이지는 표시장치.
데이터 구동부를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생하여 상기 데이터 전압을 픽셀 어레이의 데이터 라인들에 공급하는 단계;
게이트 구동부를 이용하여 상기 픽셀 어레이의 게이트 라인들에 스캔 신호를 공급하는 단계;
상기 픽셀 어레이의 픽셀 라인별로 상기 픽셀 구동 전압을 가변하고 상기 픽셀 데이터의 계조별로 상기 픽셀 구동 전압을 가변하는 단계;
상기 픽셀 어레이의 픽셀들에 연결된 전원 배선에 상기 픽셀 구동 전압을 공급하는 단계; 및
상기 게이트 구동부에 연결된 클럭 배선에 시프트 클럭을 공급하는 단계를 포함하는 표시장치의 구동 방법.
제 9 항에 있어서,
상기 픽셀 구동 전압을 가변하는 단계는.
미리 설정된 픽셀 구동 전압의 게인을 바탕으로 상기 픽셀 데이터의 계조가 상위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 높이는 단계;
상기 픽셀 데이터의 게인을 바탕으로 상기 픽셀 데이터의 계조가 중간 계조일 때 상기 픽셀 어레이의 중간 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계; 및
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 상기 픽셀 구동 전압을 낮추는 단계를 포함하는 표시장치의 구동 방법.
제 10 항에 있어서,
상기 픽셀 구동 전압을 픽셀 어레이의 매 픽셀 라인마다 변경하는 단계를 더 포함하는 표시장치의 구동 방법.
제 10 항에 있어서,
상위 계조의 최종 ELVDD 게인, 중간 계조의 최종 ELVDD 게인, 및 하위 계조의 최종 ELVDD 게인을 포함한 계조별 ELVDD 게인을 룩업 테이블에 설정하는 단계;
픽셀 데이터를 상기 룩업 테이블에 입력하는 단계;
상기 픽셀 데이터의 계조가 상위 계조일 때 상기 룩업 테이블로부터 상기 상위 계조의 최종 ELVDD 게인이 출력되는 단계;
상기 픽셀 데이터의 계조가 중간 계조일 때 상기 룩업 테이블로부터 상기 중간 계조의 최종 ELVDD 게인이 출력되는 단계;
상기 픽셀 데이터의 계조가 하위 계조일 때 상기 룩업 테이블로부터 상기 하위 계조의 최종 ELVDD 게인이 출력되는 단계; 및
디지털-아날로그 변환기를 이용하여 상기 룩업 테이블로부터 출력된 ELVDD 게인의 디지털 데이터를 아날로그 전압으로 변환하여 상기 픽셀 구동 전압을 발생하는 단계를 더 포함하는 표시장치의 구동 방법.
제 10 항에 있어서,
상기 픽셀 데이터의 계조는 1 픽셀 라인의 대표 계조이고,
상기 1 픽셀 라인의 대표 계조는,
1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터를 합산한 값과, 1 픽셀 라인의 서브 픽셀들에 기입되는 픽셀 데이터의 평균 값 중 어느 하나인 표시장치의 구동 방법.
제 12 항에 있어서,
상기 상위 계조의 최종 ELVDD 게인은,
상기 구동 장치와 가까운 위치의 픽셀 라인으로부터 멀어질수록 높아져 상기 구동 장치로부터 가장 먼 픽셀 라인에서 가장 큰 값을 갖는 표시장치의 구동 방법.
제 14 항에 있어서,
상기 중간 계조의 최종 ELVDD 게인은,
상기 픽셀 어레이의 중간 픽셀 라인에서 가장 크고 상기 중간 픽셀 라인으로부터 멀어질수록 작은 값을 갖는 표시장치의 구동 방법.
제 15 항에 있어서,
상기 하위 계조의 최종 ELVDD 게인은,
상기 구동 장치로부터 가장 먼 위치의 픽셀 라인에서 가장 작은 값을 가지며, 상기 구동 장치로부터 가장 먼 위치의 픽셀 라인으로부터 멀어질수록 높이지는 표시장치의 구동 방법.
제 12 항에 있어서,
상기 상위 계조와 상기 중간 계조의 사이의 계조들에 대한 최종 ELVDD 게인값과, 상기 중간 계조와 상기 하위 계조의 사이의 계조들에 대한 최종 ELVDD 게인값을 보간 방법으로 산출하여 상기 룩업 테이블에 설정하는 단계를 더 포함하는 표시장치의 구동 방법.