CN113793570A - 移位寄存器、扫描驱动电路及显示装置 - Google Patents

Abstract

本公开实施例公开了一种移位寄存器、扫描驱动电路及显示装置，涉及显示技术领域，用于避免显示画面出现闪烁现象。移位寄存器包括：第一输入电路、第二输入电路、第一控制电路、第一输出电路和第二输出电路。第一输入电路与第一信号端、第一时钟信号端及第一节点电连接。第二输入电路与第二信号端、第三信号端、第二电压信号端、第四信号端及第二节点电连接。第一输出电路与第一节点、第一电压信号端及输出信号端电连接。第二输出电路至少与第二节点、第二电压信号端及输出信号端电连接。移位寄存器的输出信号端与像素驱动电路的控制晶体管的栅极电连接，以提供使能信号。本公开实施例提供的移位寄存器、扫描驱动电路及显示装置用于图像显示。

Description

移位寄存器、扫描驱动电路及显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器、扫描驱动电路及显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称为OLED)，因具有自发光、驱动电压低、发光效率高、响应速度快以及可柔性显示等优点，已在显示领域得到广泛应用。

发明内容

本公开实施例的目的在于提供一种移位寄存器、扫描驱动电路及显示装置，用于提高动态画面响应时间，减少动态画面拖影。

为达到上述目的，本公开实施例提供了如下技术方案：

一方面，本公开实施例提供了一种移位寄存器。所述移位寄存器包括：第一输入电路，第二输入电路，第一控制电路，第一输出电路，第二输出电路。所述第一输入电路与第一信号端、第一时钟信号端及第一节点电连接。所述第一输入电路被配置为，在所述第一时钟信号端传输的第一时钟信号的控制下，将在所述第一信号端处接收的第一信号传输至所述第一节点。所述第二输入电路与第二信号端、第三信号端、第二电压信号端、第四信号端及第二节点电连接。所述第二输入电路被配置为，在所述第二信号端所传输的第二信号的控制下，将在所述第三信号端处接收的第三信号传输至所述第二节点，在所述第四信号端的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二节点；所述第二信号端和所述第三信号端均包括第一电压信号端和所述第一时钟信号端中的一者。所述第一控制电路与所述第一节点、所述第二节点及所述第二电压信号端电连接。所述第一控制电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号传输至所述第一节点。所述第一输出电路与所述第一节点、所述第一电压信号端及输出信号端电连接。所述第一输出电路被配置为，在所述第一节点的电压的控制下，将所述第一电压信号传输至所述输出信号端。所述第二输出电路至少与所述第二节点、所述第二电压信号端及所述输出信号端电连接。所述第二输出电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号传输至所述输出信号端。

由此，本公开的一些实施例所提供的的移位寄存器，通过设置第一输入电路、第二输入电路、第一控制电路、第一输出电路及第二输出电路，并将各电路与相应的信号端电连接，可以利用各电路和各信号端之间的相互配合，使得第一输出电路和第二输出电路在不同的时间段内导通，使得第一输出电路所输出的第一电压信号和第二输出电路所输出的第二电压信号配合形成高电平和低电平交替的输出信号，该输出信号的波形与显示装置中像素驱动电路所需的使能信号的波形相同，这样可以利用多个移位寄存器，向显示装置中的不同的像素驱动电路提供使能信号，实现对应不同子像素的显示驱动。采用上述移位寄存器对子像素进行显示驱动，在一帧显示阶段中，可以使发光阶段和插黑阶段交替进行，可以使发光器件在一帧显示过程中，交替发光和停止发光，从而可以减少一帧显示阶段中发光器件的发光时长，增强动态画面响应时间，并且实现了时间间隔较短、频率较高的插黑，从而可以避免黑画面被人眼捕捉到，进而避免显示画面出现闪烁现象。

在一些示例中，所述第一输入电路包括：第一晶体管；所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。

在一些示例中，所述第二输入电路包括：第二晶体管和第三晶体管；所述第二晶体管的栅极与所述第二信号端电连接，所述第二晶体管的第一极与所述第三信号端电连接，所述第二晶体管的第二极与所述第二节点电连接；所述第三晶体管的栅极与所述第四信号端电连接，所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述第二节点电连接。

在一些示例中，所述第二输入电路还包括：第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一极与所述第三信号端电连接，所述第四晶体管的第二极与第二节点电连接；所述第二晶体管的第二极还与所述第三节点电连接，并通过所述第四晶体管与所述第二节点电连接；所述第五晶体管的栅极与所述第四信号端电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述第三节点电连接。

在一些示例中，所述第一信号端为第一电压信号端，所述第四信号端为第一级联信号端。或，所述第一信号端为所述第一级联信号端，所述第四信号端为所述第一节点。

在一些示例中，所述移位寄存器还包括第二控制电路；所述第二控制电路与所述第一级联信号端、第三电压信号端、第四电压信号端、第二级联信号端及第四节点电连接。所述第二控制电路被配置为，在所述第三电压信号端所传输的第三电压信号的控制下，将所述第一级联信号端所传输的第一级联信号传输至所述第四节点，或，在所述第四电压信号端所传输的第四电压信号的控制下，将所述第二级联信号端所传输的第二级联信号传输至所述第四节点。其中，所述第三电压信号和所述第四电压信号互为反相信号。在所述第一信号端为第一级联信号端、所述第四信号端为所述第一节点的情况下，所述第一输入电路还与所述第四节点电连接，并通过所述第二控制电路与所述第一级联信号端电连接。在所述第一信号端为所述第一电压信号端、所述第四信号端为第一级联信号端的情况下，所述第二输入电路还与所述第四节点电连接，并通过所述第二控制电路与所述第一级联信号端电连接。

在一些示例中，所述第二控制电路包括：第六晶体管和第七晶体管。所述第六晶体管的栅极与第三电压信号端电连接，所述第六晶体管的第一极与所述第一级联信号端电连接，所述第六晶体管的第二极与所述第四节点电连接。所述第七晶体管的栅极与第四电压信号端电连接，所述第七晶体管的第一极与所述第二级联信号端电连接，所述第七晶体管的第二极与所述第四节点电连接。在所述第一信号端为第一级联信号端、所述第四信号端为所述第一节点、且所述第一输入电路包括第一晶体管的情况下，所述第一晶体管的第一极还与所述第四节点电连接，并通过所述第六晶体管与所述第一级联信号端电连接。在所述第一信号端为第一电压信号端，所述第四信号端为所述第一级联信号端、且所述第二输入电路包括第三晶体管的情况下，所述第三晶体管的栅极还与所述第四节点电连接，并通过所述第六晶体管与所述第一级联信号端电连接。

在一些示例中，所述第一控制电路包括：第八晶体管。所述第八晶体管的栅极与所述第二节点电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述第一节点电连接。所述第一输出电路包括：第九晶体管和第一电容器；所述第九晶体管的栅极与所述第一节点电连接，所述第九晶体管的第一极与所述第一电压信号端电连接，所述第九晶体管的第二极与所述输出信号端电连接。所述第一电容器的第一极与所述第一节点电连接，所述第一电容器的第二极与所述输出信号端电连接。所述第二输出电路包括：第十晶体管和第二电容器。所述第十晶体管的栅极与所述第二节点电连接，所述第十晶体管的第一极与所述第二电压信号端电连接，所述第十晶体管的第二极与所述第一输出信号端电连接。所述第二电容器的第一极与所述第二节点电连接，所述第二电容器的第二极与所述第二电压信号端电连接。在所述第二输出电路还与第二时钟信号端电连接的情况下，所述第二电容器的第二极与所述第二电压信号端或所述第二时钟信号端电连接。

在一些示例中，在所述第一信号端为第一电压信号端，所述第四信号端为第一级联信号端的情况下，所述移位寄存器还包括：第三控制电路。所述第三控制电路与第五节点、第二时钟信号端及所述第一节点电连接；所述第二控制电路被配置为，在所述第五节点的电压及所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二时钟信号传输至所述第一节点。其中，所述第一输入电路还与所述第五节点电连接，并通过所述第三控制电路与所述第一节点电连接；所述第一输入电路被配置为，在所述第一时钟信号的控制下，将所述第一信号传输至所述第五节点。

在一些示例中，所述第二控制电路包括：第十一晶体管、第十二晶体管和第三电容器。所述第十一晶体管的栅极与所述第五节点电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与第六节点电连接。所述第十二晶体管的栅极与所述第二时钟信号端电连接，所述第十二晶体管的第一极与所述第六节点电连接，所述第十二晶体管的第二极与所述第一节点电连接。所述第三电容器的第一极与所述第五节点电连接，所述第三电容器的第二极与所述第六节点电连接。在所述第一输入电路包括第一晶体管的情况下，所述第一晶体管的第二极与所述第五节点电连接，并依次通过所述第十一晶体管和所述第十二晶体管与所述第一节点电连接。

在一些示例中，所述移位寄存器还包括：第四控制电路。所述第四控制电路与所述第五节点、所述第二电压信号端、所述第二时钟信号端及所述第二节点电连接。所述第四控制电路被配置为，在所述第五节点的电压和所述第二时钟信号的控制下，将所述第二电压信号传输至所述第二节点。

在一些示例中，所述第四控制电路包括：第十三晶体管和第十四晶体管。所述第十三晶体管的栅极与所述第五节点电连接，所述第十三晶体管的第一极与所述第二电压信号端电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接。所述第十四晶体管的栅极与所述第二时钟信号端电连接，所述第十四晶体管的第二极与所述第二节点电连接。

在一些示例中，所述移位寄存器还包括：第五控制电路。所述第五控制电路与所述第二电压信号端和所述第一时钟信号端中的一者、所述第二节点及所述第五节点电连接。所述第五控制电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号或所述第一时钟信号传输至所述第五节点。

在一些示例中，所述第五控制电路包括：第十五晶体管。所述第十五晶体管的栅极与所述第二节点电连接，所述第十五晶体管的第一极与所述第二电压信号端和所述第一时钟信号端中的一者电连接，所述第十五晶体管的第二极与所述第五节点电连接。

在一些示例中，所述移位寄存器还包括：第一开关电路。所述第一开关电路与所述第二节点、第七节点及所述第一时钟信号端电连接。所述第一开关电路被配置为，在所述第一时钟信号的控制下，将来自所述第七节点的信号传输至所述第二节点。所述第二输入电路还与所述第七节点电连接，并通过所述第一开关电路与所述第二节点电连接。

在一些示例中，所述第一开关电路包括：第十六晶体管。所述第十六晶体管的栅极与所述第一时钟信号端电连接，所述第十六晶体管的第一极与所述第七节点电连接，所述第十六晶体管的第二极与所述第二节点电连接。在所述第二输入电路包括所述第二晶体管和所述第三晶体管的情况下，所述第二晶体管的第二极与所述第七节点电连接，并通过所述第十六晶体管与所述第二节点电连接，所述第三晶体管的第二极与所述第七节点电连接，并通过所述第十六晶体管与所述第二节点电连接。

在一些示例中，所述移位寄存器还包括：第三输入电路和第六控制电路。所述第三输入电路与所述第三信号端、所述第二电压信号端、所述第五电压信号端、所述第四信号端及第八节点电连接。所述第三输入电路被配置为，在所述第五电压信号端所传输的第五电压信号的控制下，将所述第三信号传输至所述第八节点，或，在所述第二信号的控制下，将所述第二电压信号传输至所述第八节点。所述第三信号端包括所述第一电压信号端、所述第一时钟信号端和所述第五电压信号端中的一者。所述第六控制电路与所述第八节点、所述第一节点及所述第二电压信号端电连接。所述第六控制电路被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述第一节点。所述第二输出电路还与所述第八节点电连接。所述第二输出电路还被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述输出信号端。其中，所述第二信号端还包括第六电压信号端。在所述第二信号端为所述第六电压信号端的情况下，所述第二输入电路还被配置为，在所述第六电压信号端传输的第六电压信号的控制下，将所述第三信号传输至所述第八节点。所述第五电压信号和所述第六电压信号互为反相信号。

在一些示例中，所述第三输入电路包括：第十七晶体管和第十八晶体管。所述第十七晶体管的栅极与所述第五电压信号端电连接，所述第十七晶体管的第一极与所述第三信号端电连接，所述第十七晶体管的第二极与所述第八节点电连接。所述第十八晶体管的栅极与所述第四信号端电连接，所述第十八晶体管的第一极与所述第二电压信号端电连接，所述第十八晶体管的第二极与所述第八节点电连接。所述第六控制电路包括：第十九晶体管。所述第十九晶体管的栅极与所述第八节点电连接，所述第十九晶体管的第一极与所述第二电压信号端电连接，所述第十九晶体管的第二极与所述第一节点电连接。所述第二输出电路还包括：第二十晶体管。所述第二十晶体管的栅极与所述第八节点电连接，所述第二十晶体管的第一极与所述第二电压信号端电连接，所述第二十晶体管的第二极与所述输出信号端电连接。

在一些示例中，所述第三输入电路还包括：第二十一晶体管和第二十二晶体管。所述第二十一晶体管的栅极与第九节点电连接，所述第二十一晶体管的第一极与所述第三信号端电连接，所述第二十一晶体管的第二极与所述第八节点电连接。所述第二十二晶体管的栅极与第四信号端电连接，所述第二十二晶体管的第一极与所述第二电压信号端电连接，所述第二十二晶体管的第二极与所述第九节点电连接。其中，所述第十七晶体管的第二极还与所述第九节点电连接，通过所述第二十一晶体管与所述第八节点电连接。

在一些示例中，所述移位寄存器还包括第七控制电路、第八控制电路和第二开关电路中的至少一者。所述第七控制电路与所述第五节点、所述第二电压信号端、第二时钟信号端及所述第八节点电连接。所述第七控制电路被配置为，在所述第五节点的电压和所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二电压信号传输至所述第八节点。所述第八控制电路与所述第八节点、所述第四节点及所述第二电压信号端电连接。所述第八控制电路被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述第五节点。所述第二开关电路与所述第一时钟信号端、第十节点及所述第八节点电连接；所述第二开关电路被配置为，在所述第一时钟信的控制下，将所述第十节点的信号传输至所述第八节点。所述第三输入电路还与所述第十节点电连接，并通过所述第二开关电路与所述第八节点电连接。

在一些示例中，所述第七控制电路包括：第二十三晶体管和第二十四晶体管。所述第二十三晶体管的栅极与所述第五节点电连接，所述第二十三晶体管的第一极与所述第二电压信号端电连接，所述第二十三晶体管的第二极与所述第二十四晶体管的第一极电连接。所述第二十四晶体管的栅极与所述第二时钟信号端电连接，所述第二十四晶体管的第二极与所述第八节点电连接。所述第八控制电路包括：第二十五晶体管。所述第二十五晶体管的栅极与所述第八节点电连接，所述第二十五晶体管的第一极与所述第二电压信号端电连接，所述第二十五晶体管的第二极与所述第五节点电连接。所述第二开关电路包括：第二十七晶体管。所述第二十七晶体管的栅极与所述第一时钟信号端电连接，所述第二十七晶体管的第一极与所述第十节点电连接，所述第二十七晶体管的第二极与所述第八节点电连接。在所述第三输入电路包括所述第十七晶体管和所述第十八晶体管的情况下，所述第十七晶体管的第二极与所述第十节点电连接，并通过所述第二十七晶体管与所述第八节点电连接，所述第十八晶体管的第二极与所述第十节点电连接，并通过所述第二十七晶体管与所述第八节点电连接。

在一些示例中，所述移位寄存器还包括：第一防漏电电路。所述第一防漏电电路与所述第一节点和所述输出信号端中的一者、所述第一电压信号端及第一防漏电节点电连接。所述第一防漏电电路被配置为，在所述第一节点的电压或所述输出信号端传输的输出信号的控制下，将所述第一电压信号传输至所述第一防漏电节点。其中，所述第一控制电路还与所述第一防漏电节点电连接。所述第二输出电路还与所述第一防漏电节点电连接。在所述移位寄存器还包括所述第六控制电路的情况下，所述第六控制电路还与所述第一防漏电节点电连接。

在一些示例中，所述第一防漏电电路包括：第二十六晶体管。所述第二十六晶体管的栅极与所述第一节点和所述输出信号端中的一者电连接，所述第二十六晶体管的第一极与所述第一电压信号端电连接，所述第二十六晶体管的第二极与所述第一防漏电节点电连接。所述第八晶体管包括：第一子晶体管和第二子晶体管。所述第一子晶体管的栅极与所述第二节点电连接，所述第一子晶体管的第一极与所述第二电压信号端电连接，所述第一子晶体管的第二极与所述第一防漏电节点电连接。所述第二子晶体管的栅极与所述第二节点电连接，所述第二子晶体管的第一极与所述第一防漏电节点电连接，所述第二子晶体管的第二极与所述第一节点电连接。所述第十晶体管包括：第三子晶体管和第四子晶体管。所述第三子晶体管的栅极与所述第二节点电连接，所述第三子晶体管的第一极与所述第二电压信号端电连接，所述第三子晶体管的第二极与所述第一防漏电节点电连接。所述第四子晶体管的栅极与所述第二节点电连接，所述第四子晶体管的第一极与所述第一防漏电节点电连接，所述第四子晶体管的第二极与所述输出信号端电连接。在所述第六控制电路包括所述第十九晶体管的情况下，所述第十九晶体管包括：第五子晶体管和第六子晶体管。所述第五子晶体管的栅极与所述第八节点电连接，所述第五子晶体管的第一极与所述第二电压信号端电连接，所述第五子晶体管的第二极与所述第一防漏电节点电连接。所述第六子晶体管的栅极与所述第八节点电连接，所述第六子晶体管的第一极与所述第一防漏电节点电连接，所述第六子晶体管的第二极与所述第一节点电连接。在所述第二输出电路还包括第二十晶体管的情况下，所述第二十晶体管包括：第七子晶体管和第八子晶体管。所述第七子晶体管的栅极与所述第八节点电连接，所述第七子晶体管的第一极与所述第二电压信号端电连接，所述第七子晶体管的第二极与所述第一防漏电节点电连接。所述第八子晶体管的栅极与所述第八节点电连接，所述第八子晶体管的第一极与所述第一防漏电节点电连接，所述第八子晶体管的第二极与所述输出信号端电连接。

在一些示例中，在所述移位寄存器还包括所述第三控制电路的情况下，所述第三控制电路还与所述第一防漏电节点电连接。

在一些示例中，在所述第三控制电路包括第十一晶体管和第十二晶体管的情况下，所述第十一晶体管包括：第九子晶体管和第十子晶体管。和/或，所述第十二晶体管包括：第十一子晶体管和第十二子晶体管。所述第九子晶体管的栅极与所述第四节点电连接，所述第九子晶体管的第一极与所述第五节点电连接，所述第九子晶体管的第二极与所述第一防漏电节点电连接。所述第十子晶体管的栅极与所述第四节点电连接，所述第十子晶体管的第一极与所述第一防漏电节点电连接，所述第十子晶体管的第二极与所述第二时钟信号端电连接。所述第十一子晶体管的栅极与所述第二时钟信号端电连接，所述第十一子晶体管的第一极与所述第五节点电连接，所述第十一子晶体管的第二极与所述第一防漏电节点电连接。所述第十二子晶体管的栅极与所述第二时钟信号端电连接，所述第十二子晶体管的第一极与所述第一防漏电节点电连接，所述第十二子晶体管的第二极与所述第一节点电连接。

在一些示例中，在所述移位寄存器还包括所述第五控制电路的情况下，所述第五控制电路还与所述第一防漏电节点电连接。在所述移位寄存器还包括所述第八控制电路的情况下，所述第八控制电路还与所述第一防漏电节点电连接。或，所述移位寄存器还包括：第二防漏电电路。所述第二防漏电电路与所述第五节点、所述第一电压信号端、第二防漏电节点电连接。所述第二防漏电电路被配置为，在所述第五节点的电压的控制下，将所述第一电压信号传输至所述第二防漏电节点。所述第五控制电路还与所述第二防漏电节点电连接。所述第八控制电路还与所述第二防漏电节点电连接。

在一些示例中，在所述第五控制电路还与所述第一防漏电节点电连接的情况下，所述第十五晶体管包括：第十三子晶体管和第十四子晶体管。在所述第八控制电路还与所述第一防漏电节点电连接的情况下，所述第二十五晶体管包括：第十五子晶体管和第十六子晶体管。所述第十三子晶体管的栅极与所述第二节点电连接，所述第十三子晶体管的第一极与所述第二电压信号端电连接，所述第十三子晶体管的第二极与所述第一防漏电节点电连接。所述第十四子晶体管的栅极与所述第二节点电连接，所述第十四子晶体管的第一极与所述第一防漏电节点电连接，所述第十四子晶体管的第二极与所述第五节点电连接。所述第十五子晶体管的栅极与所述第八节点电连接，所述第十五子晶体管的第一极与所述第二电压信号端电连接，所述第十五子晶体管的第二极与所述第一防漏电节点电连接。所述第十六子晶体管的栅极与所述第八节点电连接，所述第十六子晶体管的第一极与所述第一防漏电节点电连接，所述第十六子晶体管的第二极与所述第五节点电连接。在所述第五控制电路还与所述第二防漏电节点电连接的情况下，所述第十五晶体管包括：第十七子晶体管和第十八子晶体管。在所述第八控制电路还与所述第二防漏电节点电连接的情况下，所述第二十五晶体管包括：第十九子晶体管和第二十子晶体管。所述第十七子晶体管的栅极与所述第二节点电连接，所述第十七子晶体管的第一极与所述第二电压信号端电连接，所述第十七子晶体管的第二极与所述第二防漏电节点电连接。所述第十八子晶体管的栅极与所述第二节点电连接，所述第十八子晶体管的第一极与所述第二防漏电节点电连接，所述第十八子晶体管的第二极与所述第五节点电连接。所述第十九子晶体管的栅极与所述第八节点电连接，所述第十九子晶体管的第一极与所述第二电压信号端电连接，所述第十九子晶体管的第二极与所述第二防漏电节点电连接。所述第二十子晶体管的栅极与所述第八节点电连接，所述第二十子晶体管的第一极与所述第二防漏电节点电连接，所述第二十子晶体管的第二极与所述第五节点电连接。

另一方面，提供一种扫描驱动电路，所述扫描驱动电路包括上述一些实施例中所述的多个移位寄存器。

上述扫描驱动电路所包括的移位寄存器，具有与上述一些实施例中提供的移位寄存器相同的结构和有益技术效果，在此不再赘述。

又一方面，提供一种显示装置，所述显示装置包括上述一些实施例中所述的扫描驱动电路及多个像素驱动电路。其中，所述像素驱动电路包括：开关晶体管、感测晶体管、驱动晶体管、控制晶体管以及存储电容器。所述扫描驱动电路中的移位寄存器与所述控制晶体管的栅极电连接，以提供使能信号。

上述显示装置所包括的扫描驱动电路具有与上述一些实施例中提供的扫描驱动电路相同的结构和有益技术效果，在此不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸的限制。

图1为根据本公开一些实施例中的一种显示装置的结构图；

图2为根据本公开一些实施例中的另一种显示装置的结构图；

图3为根据本公开一些实施例中的一种子像素的结构图；

图4为根据本公开一些实施例中的一种对应于图3所示的子像素的工作时序图；

图5为根据本公开一些实施例中的一种移位寄存器的结构图；

图6为根据本公开一些实施例中的一种移位寄存器的电路图；

图7为根据本公开一些实施例中的另一种移位寄存器的电路图；

图8为根据本公开一些实施例中的另一种移位寄存器的结构图；

图9为根据本公开一些实施例中的又一种移位寄存器的电路图；

图10为根据本公开一些实施例中的又一种移位寄存器的结构图；

图11为根据本公开一些实施例中的又一种移位寄存器的电路图；

图12为根据本公开一些实施例中的又一种移位寄存器的结构图；

图13为根据本公开一些实施例中的又一种移位寄存器的电路图；

图14为根据本公开一些实施例中的又一种移位寄存器的结构图；

图15为根据本公开一些实施例中的又一种移位寄存器的电路图；

图16为根据本公开一些实施例中的又一种移位寄存器的结构图；

图17为根据本公开一些实施例中的又一种移位寄存器的电路图；

图18为根据本公开一些实施例中的又一种移位寄存器的电路图；

图19为根据本公开一些实施例中的又一种移位寄存器的结构图；

图20为根据本公开一些实施例中的又一种移位寄存器的电路图；

图21为根据本公开一些实施例中的又一种移位寄存器的结构图；

图22为根据本公开一些实施例中的又一种移位寄存器的电路图；

图23为根据本公开一些实施例中的又一种移位寄存器的结构图；

图24为根据本公开一些实施例中的又一种移位寄存器的电路图；

图25为根据本公开一些实施例中的又一种移位寄存器的电路图；

图26为根据本公开一些实施例中的一种扫描驱动电路的结构图；

图27为根据本公开一些实施例中的一种对应于图26所示的扫描驱动电路的一种工作时序图；

图28为根据本公开一些实施例中的另一种扫描驱动电路的结构图；

图29为根据本公开一些实施例中的一种对应于图28所示的扫描驱动电路的一种工作时序图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

在一些实施例中，移位寄存器所采用的各晶体管的第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开的实施例提供的电路中，“节点”并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

下面，在本公开的实施例提供的电路中，以晶体管均为N型晶体管为例进行说明。

目前，在显示领域，例如OLED显示中，动态画面切换的过程中会发生图像拖影的现象，虽然相关技术中的一些像素驱动电路可以通过插黑的方式，改善该现象，但是由于相关技术中的像素驱动电路中，很难实现时间间隔较短、频率较高的插黑，因此，对图像拖影现象的改善效果有限，而且容易导致人眼可以捕捉到插黑画面，从而造成显示画面的闪烁。

基于此，本公开的一些实施例提供了一种显示装置1000，如图1所示，显示装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PersonalDigital Assistant，简称PDA)、手持式或便携式计算机、全球定位系统(GlobalPositioning System，简称GPS)接收器/导航器、相机、动态图像专家组(Moving PictureExperts Group 4，简称MP4)视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

在一些示例中，如图2所示，显示装置1000可以包括：衬底200，以及设置在该衬底200的一侧的多个子像素P、多条栅线GL及多条数据线DL。

上述衬底200的类型包括多种，可以根据实际需要选择设置。

示例性的，衬底200可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。

示例性的，衬底200可以为柔性衬底。该柔性衬底例如可以为PET(Polyethyleneterephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate twoformic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。

在一些示例中，如图2所示，显示装置1000具有显示区A，以及设置在显示区A旁侧的边框区B。其中，“旁侧”指的是显示区A的一侧、两侧、三侧或者周侧等，也即，边框区B可以位于显示区A的一侧、两侧或三侧，或者，边框区B可以围绕显示区A设置。

在一些示例中，如图2所示，上述多个子像素P、多条栅线GL及多条数据线DL可以位于显示区A内，且该多条栅线GL可以沿第一方向X延伸，该多条数据线DL可以沿第二方向Y延伸。

此处，第一方向X和第二方向Y相互交叉。第一方向X和第二方向Y之间的夹角可以根据实际需要选择设置。示例性的，第一方向X和第二方向Y之间的夹角可以为85°、88°、90°、92°或95°等。

在一些示例中，如图3所示，上述多个子像素P中，每个子像素P可以包括像素驱动电路300及与该像素驱动电路300电连接的发光器件L。

示例性的，上述多个子像素P可以呈阵列状排布，也即，该多个子像素P例如可以沿第一方向X排列为多排，并沿第二方向Y排列为多排。其中，可以将沿第一方向X排列成一排的子像素P称为同一行子像素P，将沿第二方向Y排列成一排的子像素P称为同一列子像素P。同一行子像素P中的多个像素驱动电路300可以与至少一条栅线GL电连接，同一列子像素P中的多个像素驱动电路300可以与一条数据线DL电连接。其中，与同一行子像素P中的多个像素驱动电路300电连接的栅线GL的数量，可以根据像素驱动电路300的结构设置。本公开以同一行子像素P中的多个像素驱动电路300与一条栅线GL电连接为例进行说明。

当然，如图2所示，根据像素驱动电路300的结构的不同，显示装置1000还可以包括：设置在衬底200的一侧、且沿第一方向X延伸的多条使能信号线EL。

示例性的，一条使能信号线EL可以与同一行子像素P中的多个像素驱动电路300电连接。

在显示装置1000进行显示的过程中，子像素P可以接收来自相应栅线GL的扫描信号、来自相应数据线DL的数据信号及来自相应使能信号线EL的使能信号，形成驱动电压，以驱动该子像素P中的发光器件L进行发光。多个子像素P相互配合，便可以使得显示装置1000进行图像显示。

在一些示例中，如图3所示，像素驱动电路300包括：开关晶体管M1、驱动晶体管M2、感测晶体管M3、控制晶体管M4以及存储电容器C。

例如，如图3所示，开关晶体管M1的栅极与第一扫描信号端G1电连接，开关晶体管M1的第一极与数据信号端DATA电连接，开关晶体管M1的第二极与数据节点G电连接。其中，开关晶体管M1被配置为，在第一扫描信号端G1传输的第一扫描信号的控制下，将在数据信号端DATA处接收的数据信号传输至数据节点G。

例如，如图3所示，控制晶体管M4的栅极与使能信号端EM电连接，控制晶体管M4的第一极与第七电压信号端ELVDD电连接，控制晶体管M4的第二极与驱动晶体管M2的第一极电连接。其中，控制晶体管M4被配置为，在使能信号端EM所传输的使能信号的控制下，将在第七电压信号端ELVDD处接收的第七电压信号传输至驱动晶体管M2的第一极。

例如，如图3所示，驱动晶体管M2的栅极与数据节点G电连接，驱动晶体管M2的第一极与控制晶体管M4的第二极电连接，驱动晶体管M2的第二极与感测节点S电连接。其中，驱动晶体管M2被配置为，在数据节点G的电压的控制下导通，接收并传输第七电压信号至感测节点S。

例如，如图3所示，存储电容器C的第一极与数据节点G电连接，存储电容器C的第二极与感测节点S电连接。其中，开关晶体管M1在对数据节点G进行充电的过程中，同时对存储电容器C进行充电。

例如，如图3所示，感测晶体管M3的栅极与第二扫描信号端G2电连接，感测晶体管M3的第一极与感测信号端SENSE电连接，感测晶体管M3的第二极与感测节点S电连接。感测晶体管M3被配置为，在第二扫描信号端G2传输的第二扫描信号的控制下，检测感测节点S的电特性，以实现外部补偿。该电特性例如包括驱动晶体管M2的阈值电压和/或载流子迁移率。

此处，感测信号端SENSE可以提供复位信号或获取感测信号，其中，复位信号用于对感测节点S进行复位，获取感测信号例如用于获取驱动晶体管M2的阈值电压。

示例性的，发光器件L可以为OLED发光器件。

例如，如图3所示，发光器件L的阳极与感测节点S电连接，发光器件L的阴极与第八电压信号端ELVSS电连接。发光器件L被配置为，在来自感测节点S处的第七电压信号和第八电压信号端ELVSS传输的第八电压信号的相互配合下，进行发光。

在一帧显示阶段中，像素驱动电路300的工作过程例如可以包括消隐阶段和驱动阶段，消隐阶段例如可以用于获取驱动晶体管M2的阈值电压，此处不对消隐阶段的具体工作过程进行过多介绍。如图4所示，上述驱动阶段例如可以包括：复位与数据写入阶段t1以及交替重复进行的发光阶段t2和插黑阶段t3。

如图4所示，复位与数据写入阶段t1，可以分为复位阶段①和数据写入阶段②。

在复位阶段①中，第一扫描信号为高电平，使能信号为高电平，第二扫描信号为高电平，数据信号为低电平。

此时，开关晶体管M1在第一扫描信号的控制下导通，将数据信号传输至数据节点G，对数据节点G进行复位。

在数据写入阶段②中，第一扫描信号为高电平，使能信号为高电平，第二扫描信号为高电平，数据信号为高电平。

此时，开关晶体管M1在第一扫描信号的控制下导通，将数据信号传输至数据节点G，使数据节点G处于高电平，并对存储电容器C进行充电。控制晶体管M4在使能信号的控制下导通，将第七电压信号传输至驱动晶体管M2的第一极。

在发光阶段t2中，第一扫描信号为低电平，使能信号为高电平，第二扫描信号为低电平。

此时，开关晶体管M1在第一扫描信号为高电平的情况下关闭，从而存储电容器C开始放电，使数据节点G的电位维持在较高的电位。控制晶体管M4在使能信号的控制下导通，将第七电压信号传输至驱动晶体管M2的第一极。驱动晶体管M2在数据节点G的控制下导通，将第七电压信号传输至感测节点S，使感测节点S的电位被抬升，由于存储电容器C的自举作用，使得数据节点G的电位被进一步抬升，并维持一段时间的高电平。这样一来，根据来自感测节点S处的第七电压信号和第八电压信号端ELVSS传输的第八电压信号，驱动发光器件L发光。

在插黑阶段t3中，第一扫描信号为低电平，使能信号为低电平，第二扫描信号为低电平。

此时，控制晶体管M4在使能信号的控制下关闭，使第七电压信号不能传输至驱动晶体管M2的第一极，进而不能传递至发光器件L的阳极，从而使发光器件L停止发光。

通过在一帧显示阶段中，使发光阶段t2和插黑阶段t3交替进行，可以使发光器件L在一帧显示过程中，交替发光和停止发光，从而可以减少一帧显示阶段中发光器件L的发光时长，增强动态画面响应时间，并且实现了时间间隔较短、频率较高的插黑，从而可以避免黑画面被人眼捕捉到，进而避免显示画面出现闪烁现象。

在一些示例中，显示装置1000还包括：扫描驱动电路400。扫描驱动电路400与上述多个子像素P、栅线GL、数据线DL及使能信号线EL可以位于衬底200的同一侧。

在一些示例中，如图26和图28所示，扫描驱动电路400包括多个移位寄存器100。移位寄存器100与像素驱动电路300的控制晶体管M4的栅极电连接，以提供使能信号。

下面结合图5和图6对移位寄存器100的结构进行说明。

在一些示例中，如图5和图6所示，移位寄存器100包括：第一输入电路10、第二输入电路20、第一控制电路30、第一输出电路40及第二输出电路50。

示例性的，如图5和图6所示，第一输入电路10与第一信号端S1、第一时钟信号端CKA及第一节点N1电连接。第一输入电路10被配置为，在第一时钟信号端CKA传输的第一时钟信号的控制下，将在第一信号端S1处接收的第一信号传输至第一节点N1。

例如，在第一时钟信号为高电平的情况下，第一输入电路10可以在第一时钟信号的控制下，接收并传输第一信号至第一节点N1。

示例性的，如图5和图6所示，第二输入电路20与第二信号端S2、第三信号端S3、第二电压信号端VGL、第四信号端S4及第二节点N2电连接。第二输入电路20被配置为，在第二信号端S2所传输的第二信号的控制下，将在第三信号端S3处接收的第三信号传输至第二节点N2，在第四信号端S4的控制下，将在第二电压信号端VGL处接收的第二电压信号传输至第二节点N2。第二信号端S2和第三信号端S3均包括第一电压信号端VGH和第一时钟信号端CKA中的一者。

此处，第二信号端S2和第三信号端S3可以为相同的信号端，例如第二信号端S2和第三信号端S3均可以为第一电压信号端VGH，或者，第二信号端S2和第三信号端S3均可以为第一时钟信号端CKA。第二信号端S2和第三信号端S3也可以为不同的信号端，例如，第二信号端S2为第一电压信号端VGH，第三信号端S3为第一时钟信号端CKA，或者，第二信号端S2为第一时钟信号端CKA，第三信号端S3为第一电压信号端VGH。

例如，在第二信号为高电平的情况下，第二输入电路20可以在第二信号的控制下，接收并传输第三信号至第二节点N2，在第四信号为高电平的情况下，第二输入电路20可以在第四信号的控制下，接收并传输第二电压信号至第二节点N2。

需要说明的是，在第二信号为高电平且在第四信号为高电平的情况下，第二节点N2的电压由第二电压信号控制。

示例性的，如图5和图6所示，第一控制电路30与第一节点N1、第二节点N2及第二电压信号端VGL电连接。第一控制电路30被配置为，在第二节点N2的电压的控制下，将第二电压信号传输至第一节点N1。

例如，在第二节点N2的电压为高电平的情况下，第一控制电路30可以在第二节点N2的电压的控制下，接收并传输第二电压信号至第一节点N1。

这样可以在第二输入电路20导通，并向第二节点N2传输高电平时，使第一控制电路30导通，将第二电压信号传输至第一节点N1，使第一节点N1的电平为低电平，从而避免第一输出电路40导通。

示例性的，如图5和图6所示，第一输出电路40与第一节点N1、第一电压信号端VGH及输出信号端OUT<N>电连接。第一输出电路40被配置为，在第一节点N1的电压的控制下，将第一电压信号传输至输出信号端OUT<N>。

例如，在第一节点N1的电压为高电平的情况下，第一输出电路40可以在第一节点N1的电压的控制下，接收并传输第一电压信号至输出信号端OUT<N>。

示例性的，如图5和图6所示，第二输出电路50至少与第二节点N2、第二电压信号端VGL及输出信号端OUT<N>电连接。第二输出电路50被配置为，在第二节点N2的电压的控制下，将第二电压信号传输至所述输出信号端OUT<N>。

例如，在第二节点N2的电压为高电平的情况下，第二输出电路50可以在第二节点N2的电压的控制下，接收并传输第二电压信号至输出信号端OUT<N>。

需要说明的是，第一电压信号端VGH例如可以为直流高电压信号端，此时，第一电压信号可以为直流高电平信号。第二电压信号端VGL例如可以为直流低电压信号端，此时，第二电压信号可以为直流低电平信号。

需要说明的是，本文中提及的“高电平”和“低电平”仅是相对而言的，并未限定高电平信号的电压值与0V之间的大小关系，也未限定低电平信号的电压值与0V之间的大小关系。

示例性的，移位寄存器100的输出信号端OUT<N>与控制晶体管M4的栅极电连接，以提供使能信号。

下面对移位寄存器100的一些工作过程进行示意性说明。

例如，在第一输入电路10导通且传输至第一节点N1处的信号为高电平的情况下，第一输出电路40可以在第一节点N1的控制下导通，将第一电压信号(高电平信号)传输至输出信号端OUT<N>。

又如，在第二输入电路20导通且传输至第二节点N2的信号为高电平的情况下，第二输出电路50可以在第二节点N2的控制下导通，将第二电压信号(低电平信号)传输至输出信号端OUT<N>；与此同时，第一控制电路30也在第二节点N2的控制下导通，将第二电压信号传输至第一节点N1，使第一节点N1处的信号为低电平状态，从而保证第一输出电路40不会在第一节点N1的控制下导通，处于关闭状态。

因此，本申请中的移位寄存器100可以单独输出第一电压信号(高电平信号)，也可以单独输出第二电压信号(低电平信号)，从而可以通过与各信号端的相互配合，控制移位寄存器100中的第一输出电路40和第二输出电路50分别在不同的时间段内导通，得到所需要的波形，例如该波形可以为，持续的高电平、持续的低电平、一段时间的低电平后接一段时间的高电平或一段时间的高电平后接一段时间的低电平等。

由此，本公开的一些实施例所提供的的移位寄存器100，通过设置第一输入电路10、第二输入电路20、第一控制电路30、第一输出电路40及第二输出电路50，并将各电路与相应的信号端电连接，可以利用各电路和各信号端之间的相互配合，使得第一输出电路40和第二输出电路50在不同的时间段内导通，使得第一输出电路40所输出的第一电压信号和第二输出电路50所输出的第二电压信号配合形成高电平和低电平交替的输出信号，该输出信号的波形与显示装置1000中像素驱动电路300所需的使能信号EM的波形相同，这样可以利用多个移位寄存器100，向显示装置1000中的不同的像素驱动电路300提供使能信号EM，实现对应不同子像素P的显示驱动。采用上述移位寄存器100对子像素P进行显示驱动，在一帧显示阶段中，可以使发光阶段t2和插黑阶段t3交替进行，可以使发光器件L在一帧显示过程中，交替发光和停止发光，从而可以减少一帧显示阶段中发光器件L的发光时长，增强动态画面响应时间，并且实现了时间间隔较短、频率较高的插黑，从而可以避免黑画面被人眼捕捉到，进而避免显示画面出现闪烁现象。

下面结合图6和图7，对移位寄存器100所包括的第一输入电路10、第二输入电路20、第一控制电路30、第一输出电路40及第二输出电路50的结构进行示意性说明。

在一些示例中，如图6所示，第一输入电路10包括：第一晶体管T1。第一晶体管T1的栅极与第一时钟信号端CKA电连接，第一晶体管T1的第一极与第一信号端S1电连接，第一晶体管T1的第二极与第一节点N1电连接。

例如，在第一时钟信号的电平为高电平的情况下，第一晶体管T1可以在第一时钟信号的控制下导通，接收并传输第一信号至第一节点N1，对第一节点N1进行充电。

在一些示例中，如图6所示，第二输入电路20包括：第二晶体管T2和第三晶体管T3。

第二晶体管T2的栅极与第二信号端S2电连接，第二晶体管T2的第一极与第三信号端S3电连接，第二晶体管T2的第二极与第二节点N2电连接。

例如，在第二信号的电平为高电平的情况下，第二晶体管T2可以在第二信号的控制下导通，接收并传输第三信号至第二节点N2，对第二节点N2进行充电。

第三晶体管T3的栅极与第四信号端S4电连接，第三晶体管T3的第一极与第二电压信号端VGL电连接，第三晶体管T3的第二极与第二节点N2电连接。

例如，在第四信号的电平为高电平的情况下，第三晶体管T3可以在第四信号的控制下导通，接收并传输第二电压信号至第二节点N2。

需要说明的是，第三晶体管T3的宽长比大于第二晶体管T2的宽长比。这样在第三晶体管T3导通的情况下，可以确保第二节点N2的电压是由第三晶体管T3所传输的第二电压信号控制的。也即，在第三晶体管T3导通的情况下，无论第二晶体管T2是否导通，均可以确保第二节点N2的电压为低电平，有利于避免第二节点N2的电压受到第二晶体管T2所传输的第三信号的影响，保证第二节点N2的电压的稳定性。

在一些示例中，如图7所示，第二输入电路20还包括：第四晶体管T4和第五晶体管T5。

第四晶体管T4的栅极与第三节点N3电连接，第四晶体管T4的第一极与第三信号端S3电连接，第四晶体管T4的第二极与第二节点N2电连接。第二晶体管T2的第二极还与第三节点N3电连接，并通过第四晶体管T4与第二节点N2电连接。

例如，此时，在第二信号的电平为高电平的情况下，第二晶体管T2可以在第二信号的控制下导通，接收并传输第三信号至第三节点N3。在第三节点N3的电压为高电平的情况下，第四晶体管T4可以在第三节点的电压的控制下导通，接收并传输第三信号至第二节点N2。

第五晶体管T5的栅极与第四信号端S4电连接，第五晶体管T5的第一极与第二电压信号端VGL电连接，第五晶体管T5的第二极与第三节点N3电连接。

例如，在第四信号的电平为高电平的情况下，第五晶体管T5可以在第四信号的控制下导通，接收并传输第二电压信号至第三节点N3。

本公开对于第一信号端S1和第四信号端S4的设置方式，具有多种选择，可以根据实际需要进行选择设置。

在一些示例中，第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>，或，第一信号端S1为第一级联信号端OUT<N-1>，第四信号端S4为第一节点N1。

在一些示例中，如图8～图11所示，移位寄存器100还包括第二控制电路60。第二控制电路60与第一级联信号端OUT<N-1>、第三电压信号端V3、第四电压信号端V4、第二级联信号端OUT<N+1>及第四节点N4电连接。第二控制电路60被配置为，在第三电压信号端V3所传输的第三电压信号的控制下，将第一级联信号端OUT<N-1>所传输的第一级联信号传输至第四节点N4，或，在第四电压信号端V4所传输的第四电压信号的控制下，将第二级联信号端OUT<N+1>所传输的第二级联信号传输至第四节点N4。

例如，在第三电压信号为高电平的情况下，第二控制电路60可以在第三电压信号的控制下，接收并传输第一级联信号至第四节点N4。或，在第四电压信号为高电平的情况下，第二控制电路60可以在第四电压信号的控制下，接收并传输第二级联信号至第四节点N4。

需要说明的是，在扫描驱动电路400中的多个移位寄存器100中，将第N个移位寄存器的输出信号端表示为OUT<N>，第N-1个移位寄存器的输出信号端表示为第一级联信号端OUT<N-1>，第N+1个移位寄存器的输出信号端表示为第二级联信号端OUT<N+1>。

其中，第三电压信号和第四电压信号互为反相信号。

也就是说，在第三电压信号的电平为高电平的情况下，第四电压信号的电平为低电平；在第三电压信号的电平为低电平的情况下，第四电压信号的电平为高电平。这样可以保证第二控制电路60只能将第一级联信号端OUT<N-1>和第二级联信号端OUT<N+1>中的其中一者传输至第四节点N4。

需要说明的是，在实际应用中，用户可能会调整显示装置1000的观看状态，例如处于横屏观看状态或竖屏观看状态，在这两种状态下，显示装置1000在显示动态画面时，同样需要调整扫描驱动电路400的扫描顺序，以适应横屏观看状态或竖屏观看状态，通过设置第二控制电路，可以向第四节点N4传输第一级联信号或第二级联信号，从而可以根据用户不同的观看状态，来调整扫描驱动电路400的扫描顺序，进而保证显示装置1000可以正常显示画面。

本公开中，第二控制电路60的具体设置位置可以有多种选择，例如与第一信号端S1和第四信号端S4的具体设置方式相关。

如图8和图9所示，在第一信号端S1为第一级联信号端OUT<N-1>、第四信号端S4为第一节点N1的情况下，第一输入电路10还与第四节点N4电连接，并通过第二控制电路60与第一级联信号端OUT<N-1>电连接。

如图10和图11所示，在第一信号端S1为第一电压信号端VGH、第四信号端为第一级联信号端OUT<N-1>的情况下，第二输入电路20还与第四节点N4电连接，并通过第二控制电路60与第一级联信号端OUT<N-1>电连接。

在一些示例中，如图9和图11所示，第二控制电路60包括：第六晶体管T6和第七晶体管T7。

第六晶体管T6的栅极与第三电压信号端V3电连接，第六晶体管T6的第一极与第一级联信号端OUT<N-1>电连接，第六晶体管T6的第二极与第四节点N4电连接。

例如，在第三电压信号的电平为高电平的情况下，第六晶体管T6可以在第三电压信号的控制下导通，接收并传输第一级联信号至第四节点N4。

第七晶体管T7的栅极与第四电压信号端V4电连接，第七晶体管T7的第一极与第二级联信号端OUT<N+1>电连接，第七晶体管T7的第二极与第四节点N4电连接。

例如，在第四电压信号的电平为高电平的情况下，第七晶体管T7可以在第四电压信号的控制下导通，接收并传输第二级联信号至第四节点N4。

如图8和图9所示，在第一信号端S1为第一级联信号端OUT<N-1>、第四信号端S4为第一节点N1、且第一输入电路10包括第一晶体管T1的情况下，第一晶体管T1的第一极还与第四节点N4电连接，并通过第六晶体管T6与第一级联信号端OUT<N-1>电连接。

如图10和图11所示，在第一信号端S1为第一电压信号端VGH、第四信号端为第一级联信号端OUT<N-1>、且第二输入电路20包括第三晶体管T3的情况下，第三晶体管T3的栅极还与第四节点N4电连接，并通过第六晶体管T6与第一级联信号端OUT<N-1>电连接。

在一些示例中，如图8所示，第一控制电路30包括：第八晶体管T8。第八晶体管T8的栅极与第二节点N2电连接，第八晶体管T8的第一极与第二电压信号端VGL电连接，第八晶体管的第二极与第一节点N1电连接。

例如，在第二节点N2的电平为高电平的情况下，第八晶体管T8可以在第二节点N2的电压的控制下导通，接收并传输第二电压信号至第一节点N1。

在一些示例中，如图8所示，第一输出电路40包括：第九晶体管T9和第一电容器C1。

第九晶体管T9的栅极与第一节点N1电连接，第九晶体管T9的第一极与第一电压信号端VGH电连接，第九晶体管T9的第二极与输出信号端OUT<N>电连接。第一电容器C1的第一极与第一节点N1电连接，第一电容器C1的第二极与输出信号端OUT<N>电连接。

例如，在第一节点N1的电平为高电平的情况下，第九晶体管T9可以在第一节点N1的电压的控制下导通，接收并传输第一电压信号至输出信号端OUT<N>。

可以理解的是，在第一输入电路10中的第一晶体管T1将第一信号传输至第一节点N1的过程中，还会对第一电容器C1进行充电。在第一晶体管T1关断的情况下，第一电容器C1可以进行放电，将第一节点N1的电压维持为第一信号的电压值，使得第九晶体管T9保持导通状态。

在一些示例中，如图6所示，第二输出电路50包括：第十晶体管T10和第二电容器C2。

第十晶体管T10的栅极与第二节点N2电连接，第十晶体管T10的第一极与第二电压信号端VGL电连接，第十晶体管T10的第二极与输出信号端OUT<N>电连接。第二电容器C2的第一极与第二节点N2电连接，第二电容器C2的第二极与第二电压信号端VGL电连接。

例如，在第二节点N2的电平为高电平的情况下，第十晶体管T10可以在第二节点N2的电压的控制下导通，接收并传输第二电压信号至输出信号端OUT<N>。

可以理解的是，在第二输入电路20中的第二晶体管T2将第一电压信号传输至第二节点N2的过程中，还会对第二电容器C2进行充电。在第二晶体管T2关断的情况下，第二电容器C2可以进行放电，将第二节点N2的电压维持为第一电压信号的电压值，使得第十晶体管T10保持导通状态。

在一些示例中，如图12和图13所示，在第二输出电路50还与第二时钟信号端CKB电连接的情况下，第二电容器C2的第二极与第二电压信号端VGL或第二时钟信号端CKB电连接。

结合图26所示的时序图可知，第二时钟信号端CKB的信号波形为高电平和低电平交替，在第二电容器C2的第二极与第二时钟信号端CKB电连接的情况下，当第二时钟信号端CKB的电平由低电平跳变至高电平时，第二电容器C2的第二极的电位被抬升，由于电容的耦合自举作用，使得第二电容器C2的第一极的电位相应被抬升，第二电容器C2的第一极与第二节点N2电连接，因此，可以提高第二节点N2的电位，进而使得上述第十晶体管T10打开的更加充分，保证可以将第二电压信号传输至输出信号端OUT<N>。

在一些示例中，如图14和图15所示，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，移位寄存器100还包括：第三控制电路70。

第三控制电路70与第五节点N5、第二时钟信号端CKB及第一节点N1电连接。第二控制电路70被配置为，在第五节点N5的电压及第二时钟信号端CKB所传输的第二时钟信号的控制下，将第二时钟信号传输至所述第一节点N1。此时，第一输入电路10还与第五节点N5电连接，并通过第三控制电路70与第一节点N1电连接。

例如，第一输入电路10可以将第一电压信号传输至第五节点N5，使得第五节点的电压为高电平。此时，在第二时钟信号的电平均为高电平的情况下，第三控制电路70可以在第五节点N5的电压和第二时钟信号的控制下，接收并传输第二时钟信号至第一节点N1。

在一些示例中，如图15所示，第三控制电路包括：第十一晶体管T11、第十二晶体管T12和第三电容器C3。

第十一晶体管T11的栅极与第五节点N5电连接，第十一晶体管T11的第一极与第二时钟信号端CKB电连接，第十一晶体管T11的第二极与第六节点N6电连接。第三电容器C3的第一极与第五节点N5电连接，第三电容器C3的第二极与第六节点N6电连接。

此时，在第一输入电路10包括第一晶体管T1的情况下，第一晶体管T1的第二极与第五节点N5电连接，并依次通过第十一晶体管T11和第十二晶体管T12与第一节点电连接。可以理解的是，在第一晶体管T1开启的情况下，第一晶体管T1首先将第一电压信号传输至第五节点N5，对第五节点N5进行充电。

例如，在第五节点N5的电平为高电平的情况下，第十一晶体管T11可以在第五节点N5的电压的控制下导通，接收并传输第二时钟信号至第六节点N6。

可以理解的是，在第一输入电路10中的第一晶体管T1将第一电压信号传输至第五节点N5的过程中，还会对第三电容器C3进行充电。在第一晶体管T1关断的情况下，第三电容器C3可以进行放电，将第一节点N1的电压维持为第一电压信号的电压值，使得第十一晶体管T11保持导通状态。

第十二晶体管T12的栅极与第二时钟信号端CKB电连接，第十二晶体管T12的第一极与第六节点N6电连接，第十二晶体管T12的第二极与第一节点N1电连接。

例如，在第二时钟信号的电平为高电平的情况下，第十二晶体管T12可以在第二时钟信号的控制下导通，接收并传输第六节点N6处的信号至第一节点N1。

在一些示例中，如图14和图15所示，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，移位寄存器100还包括：第四控制电路80。

第四控制电路80与第五节点N5、第二电压信号端VGL、第二时钟信号端CKB及第二节点N2电连接。第四控制电路80被配置为，在第五节点N5的电压和第二时钟信号的控制下，将第二电压信号传输至第二节点N2。

例如，在第五节点N5的电平和第二时钟信号的电平均为高电平的情况下，第四控制电路80可以在第五节点N5的电压和第二时钟信号的控制下，接收并传输第二电压信号至第二节点N2。

这样可以在第一输入电路10导通并输入高电平信号，且第二时钟信号的电平为高电平时，第四控制电路80导通，将第二电压信号传输至第二节点N2，从而可以保证第二节点N2的电平为低电平，进而避免第二输出电路50导通。

在一些示例中，如图15所示，第四控制电路80包括：第十三晶体管T13和第十四晶体管T14。

第十三晶体管T13的栅极与第五节点N5电连接，第十三晶体管T13的第一极与第二电压信号端VGL电连接，第十三晶体管T13的第二极与第十四晶体管T14的第一极电连接。第十四晶体管T14的栅极与第二时钟信号端CKB电连接，第十四晶体管T14的第二极与第二节点N2电连接。

例如，在第五节点N5的电平为高电平的情况下，第十三晶体管T13可以在第五节点N5的电压的控制下导通，接收并传输第二电压信号至第十四晶体管T14的第一极；在第二时钟信号的电平为高电平的情况下，第十四晶体管T14可以在第二时钟信号的控制下导通，接收并传输在第十四晶体管T14的第一极处接收的第二电压信号至第二节点N2。

在一些示例中，如图14和图15所示，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，移位寄存器100还包括：第五控制电路90。

第五控制电路90与第二电压信号端VGL和第一时钟信号端CKA中的一者、第二节点N2及第五节点N5电连接。第五控制电路90被配置为，在第二节点N2的电压的控制下，将第二电压信号或第一时钟信号传输至第五节点N5。

例如，在第二节点N2的电平为高电平的情况下，第五控制电路90可以在第二节点N2的电压的控制下，接收并传输第二电压信号或第一时钟信号至第五节点N5。

这样可以在第二输入电路20导通并向第二节点N2输入高电平时，使第五控制电路90导通，将第二电压信号或处于低电平状态的第一时钟信号传输至第五节点N5，从而保证第五节点N5的电平为低电平，第三控制电路70不会导通，进而避免第一输出电路40导通。

在一些示例中，如图15所示，第五控制电路90包括：第十五晶体管T15。第十五晶体管T15的栅极与第二节点N2电连接，第十五晶体管T15的第一极与第二电压信号端VGL和第一时钟信号端CKA中的一者电连接，第十五晶体管T15的第二极与第五节点N5电连接。

例如，在第二节点N2的电平为高电平的情况下，第十五晶体管T15可以在第二节点N2的电压的控制下导通，接收并传输第二电压信号或第一时钟信号至第五节点N5。

在一些示例中，如图14和图15所示，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，移位寄存器100还包括：第一开关电路21。

第一开关电路21与第二节点N2、第七节点N7及第一时钟信号端CKA电连接；第一开关电路21被配置为，在第一时钟信号的控制下，将来自第七节点N7的信号传输至第二节点N2。此时，第二输入电路20还与第七节点N7电连接，并通过第一开关电路21与第二节点N2电连接。

例如，在第一时钟信号的电平为高电平的情况下，第一开关电路21可以在第一时钟信号的电压的控制下，接收并传输第七节点N7的信号(例如可以为第三信号或第二电压信号)至第二节点N2。

在一些示例中，如图15所示，第一开关电路21包括：第十六晶体管T16。第十六晶体管T16的栅极与第一时钟信号端CKA电连接，第十六晶体管T16的第一极与第七节点N7电连接，第十六晶体管T16的第二极与第二节点N2电连接。

例如，在第一时钟信号的电平为高电平的情况下，第十六晶体管T16可以在第一时钟信号的控制下导通，接收并传输第七节点N7的信号至第二节点N2。

此时，在第二输入电路20包括第二晶体管T2和第三晶体管T3的情况下，第二晶体管T2的第二极与第七节点N7电连接，并通过第十六晶体管T16与第二节点N2电连接，第三晶体管T3的第二极与第七节点N7电连接，并通过第十六晶体管T16与第二节点N2电连接。

在一些示例中，如图16～图18所示，移位寄存器100还包括：第三输入电路20’和第六控制电路30’。

第三输入电路20’与第三信号端S3、第五电压信号端V5、第四信号端S4及第八节点N8电连接。第三输入电路20’被配置为，在第五电压信号端V5所传输的第五电压信号的控制下，将第三信号传输至第八节点N8，或，在第二信号的控制下，将第二电压信号传输至第八节点N8。第三信号端S3包括第一电压信号端VGH、第一时钟信号端CKA和第五电压信号端V5中的一者。

例如，在第五电压信号的电平为高电平的情况下，第三输入电路20’可以在第五电压信号的控制下，接收并传输第三信号至第八节点N8；或者，在第二信号的电平为高电平的情况下，第三输入电路20’可以在第二信号的控制下，接收并传输第二电压信号至第八节点N8。

第六控制电路30’与第八节点N8、第一节点N1及第二电压信号端VGL电连接。第六控制电路30’被配置为，在第八节点N8的电压的控制下，将第二电压信号传输至第一节点N1。

此时，第二输出电路50还与第八节点N8电连接，第二输出电路50还被配置为，在第八节点N8的电压的控制下，将第二电压信号传输至输出信号端OUT<N>。

例如，在第八节点N8的电平为高电平的情况下，第二输出电路50可以在第八节点N8的电压的控制下，接收并传输第二电压信号至输出信号端OUT<N>。

这样可以在第三输入电路20’导通，并向第八节点N8传输高电平时，使第六控制电路30’导通，将第二电压信号传输至第一节点N1，使第一节点N1的电平为低电平，从而避免第一输出电路40导通。

示例性的，第二信号端S2还包括第六电压信号端V6。在第二信号端为第六电压信号端V6的情况下，第二输入电路20还被配置为，在第六电压信号端V6传输的第六电压信号的控制下，将第三信号传输至第二节点N2。

例如，在第六电压信号的电平为高电平的情况下，第二输入电路20可以在第六电压信号的控制下，接收并传输第三信号至第二节点N2。

此时，第五电压信号和第六电压信号互为反相信号。这样可以保证在第二输入电路20和第三输入电路20’中，同一时间，仅有其中一者可以导通并传输第三信号，也就是说，第二输入电路20和第三输入电路20’可以分时间交替进行工作，从而缓解持续工作对电路造成的负荷。

在一些示例中，如图17所示，第三输入电路20’包括：第十七晶体管T17和第十八晶体管T18。

第十七晶体管T17的栅极与第五电压信号端V5电连接，第十七晶体管T17的第一极与第三信号端S3电连接，第十七晶体管T17的第二极与第八节点N8电连接。

例如，在第五电压信号的电平为高电平的情况下，第十七晶体管T17可以在第五电压信号的控制下导通，接收并传输第三信号至第八节点N8，对第八节点N8进行充电。

第十八晶体管T18的栅极与第二信号端S2电连接，第十八晶体管T18的第一极与第二电压信号端VGL电连接，第十八晶体管T18的第二极与第八节点N8电连接。

例如，在第二信号的电平为高电平的情况下，第十八晶体管T18可以在第二信号的控制下导通，接收并传输第二电压信号至第八节点N8，对第八节点N8进行充电。

需要说明的是，第十八晶体管T18的宽长比大于第十七晶体管T17的宽长比。这样在第十八晶体管T18导通的情况下，可以确保第八节点N8的电压是由第十八晶体管T18所传输的第二电压信号控制的。也即，在第十八晶体管T18导通的情况下，无论第十七晶体管T17是否导通，均可以确保第八节点N8的电压为低电平，有利于避免第八节点N8的电压受到第十七晶体管T17所传输的第三信号的影响，保证第二节点N2的电压的稳定性。

示例性的，如图18所示，第三输入电路20’还包括：第二十一晶体管T21和第二十二晶体管T22。

第二十一晶体管T21的栅极与第九节点N9电连接，第二十一晶体管T21的第一极与第三信号端S3电连接，第二十一晶体管T21的第二极与第八节点N8电连接。

例如，在第九节点N9的电平为高电平的情况下，第二十一晶体管T21可以在第九节点N9的控制下导通，接收并传输第三信号至第八节点N8。

第二十二晶体管T22的栅极与第四信号端S4电连接，第二十二晶体管T22的第一极与第二电压信号端VGL电连接，第二十二晶体管T22的第二极与第八节点N8电连接。

例如，在第四信号的电平为高电平的情况下，第二十二晶体管T22可以在第四信号的控制下导通，接收并传输第二电压信号至第八节点N8。

此时，第十七晶体管T17的第二极还与第九节点N9电连接，通过第二十一晶体管T21与第八节点N8电连接。

在一些示例中，如图17和图18所示，第六控制电路30’包括：第十九晶体管T19。

第十九晶体管T19的栅极与第八节点N8电连接，第十九晶体管T19的第一极与第二电压信号端VGL电连接，第十九晶体管T19的第二极与第一节点N1电连接。

例如，在第八节点N8的电平为高电平的情况下，第十九晶体管T19可以在第八节点N8的控制下导通，接收并传输第二电压信号至第一节点N1。

在一些示例中，如图17和图18所示，第二输出电路50还包括：第二十晶体管T20。

第二十晶体管T20的栅极与第八节点N8电连接，第二十晶体管T20的第一极与第二电压信号端VGL电连接，第二十晶体管T20的第二极与输出信号端OUT<N>电连接。

例如，在第八节点N8的电平为高电平的情况下，第二十晶体管T20可以在第八节点N8的控制下导通，接收并传输第二电压信号至输出信号端OUT<N>。

在一些示例中，如图19和图20所示，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，移位寄存器100还包括：第七控制电路80’、第八控制电路90’和第二开关电路21’。

第七控制电路80’与第五节点N5、第二电压信号端VGL、第二时钟信号端CKB及第八节点N8电连接。第七控制电路80’被配置为，在第五节点N5的电压和第二时钟信号端CKB所传输的第二时钟信号的控制下，将第二电压信号传输至第八节点N8。

例如，在第五节点N5和第二时钟信号的电平均为高电平的情况下，第七控制电路80’在第五节点N5和第二时钟信号的控制下，接收并传输第二电压信号至第八节点N8。

这样可以在第一输入电路10导通并输入高电平信号时，使第七控制电路80’导通，将第二电压信号传输至第八节点N8，从而可以保证第八节点N8的电平为低电平，进而避免第三输出电路20’导通。

第八控制电路90’与第八节点N8、第五节点N5及第二电压信号端VGL电连接。第八控制电路90’被配置为，在第八节点N8的电压的控制下，将第二电压信号传输至第五节点N5。

例如，在第八节点N8的电平均为高电平的情况下，第八控制电路90’在第八节点N8的控制下，接收并传输第二电压信号至第五节点N5。

这样可以在第三输入电路20’导通并向第八节点N8输入高电平时，使第八控制电路90’导通，将第二电压信号传输至第五节点N5，从而保证第五节点N5的电平为低电平，第三控制电路70不会导通，进而避免第一输出电路40导通。

第二开关电路21’与第一时钟信号端CKA、第十节点N10及第八节点N8电连接。第二开关电路21’被配置为，在第一时钟信号端CKA所传输的第一时钟信号的控制下，将第十节点N10的信号传输至第八节点N8。

例如，在第一时钟信号为高电平的情况下，第二开关电路21’在第一时钟信号的控制下，接收并传输第三输入电路30’所传输的信号至第八节点N8。

此时，第三输入电路20’还与第十节点N10电连接，并通过第二开关电路21’与第八节点N8电连接。

在一些示例中，如图20所示，第七控制电路80’包括：第二十三晶体管T23和第二十四晶体管T24。

第二十三晶体管T23的栅极与第五节点N5电连接，所述第二十三晶体管T23的第一极与第二电压信号端VGL电连接，第二十三晶体管T23的第二极与第二十四晶体管T24的第一极电连接。

例如，在第五节点N5的电平为高电平的情况下，第二十三晶体管T23在第五节点N5的控制下导通，接收并传输第二电压信号至第二十四晶体管T24的第一极。

第二十四晶体管T24的栅极与第二时钟信号端CKB电连接，所述第二十四晶体管T24的第二极与第八节点电N8连接。

例如，在第二时钟信号的电平为高电平的情况下，第二十四晶体管T24在第二时钟信号的控制下导通，接收并传输在第二十四晶体管T24的第一极处接收的第二电压信号至第八节点电N8。

在一些示例中，如图20所示，第八控制电路90’包括：第二十五晶体管T25。

第二十五晶体管T25的栅极与第八节点N8电连接，第二十五晶体管T25的第一极与第二电压信号端VGL电连接，第二十五晶体管T25的第二极与第五节点N5电连接。

例如，在第八节点N8的电平为高电平的情况下，第二十五晶体管T25在第八节点N8的控制下导通，接收并传输第二电压信号至第五节点N5。

在一些示例中，如图20所示，第二开关电路21’包括：第二十七晶体管T27。

第二十七晶体管T27的栅极与第一时钟信号端CKA电连接，第二十七晶体管T27的第一极与第十节点N10电连接，第二十七晶体管T27的第二极与第八节点N8电连接。

例如，在第一时钟信号的电平为高电平的情况下，第二十七晶体管T27在第一时钟信号的控制下导通，接收并传输第十节点N10处的信号至第八节点N8。

此时，在第三输入电路20’包括第十七晶体管T17和第十八晶体管T18的情况下，第十七晶体管T17的第二极与第十节点N10电连接，并通过第二十七晶体管T27与第八节点N8电连接，第十八晶体管T18的第二极与第十节点N10电连接，并通过第二十七晶体管T27与第八节点N8电连接。

在一些示例中，如图21所示，移位寄存器100还包括：第一防漏电电路110。

第一防漏电电路110与第一节点N1和输出信号端OUT<N>中的一者、第一电压信号端VGH及第一防漏电节点OFF1电连接。第一防漏电电路110被配置为，在第一节点N1的电压或输出信号端OUT<N>传输的输出信号的控制下，将第一电压信号传输至第一防漏电节点OFF1。

例如，在第一节点N1或输出信号的电平为高电平的情况下，第一防漏电电路110在第一节点N1或输出信号的控制下，接收并传输第一电压信号至第一防漏电节点OFF1。

基于此，如图21所示，第一控制电路30还与第一防漏电节点OFF1电连接。这样在第一节点N1或输出信号的电压为高电平的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，使得第一防漏电节点OFF1的电压升高，减小第一防漏电节点OFF1和第一节点N1之间的压差，避免第一节点N1通过第一控制电路30漏电。

如图21所示，第二输出电路50还与第一防漏电节点OFF1电连接。这样在第一节点N1或输出信号的电压为高电平的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，使得第一防漏电节点OFF1的电压升高，减小第一防漏电节点OFF1和输出信号端OUT<N>之间的压差，避免输出信号端OUT<N>通过第二输出电路50漏电。

如图23所示，在移位寄存器100还包括第六控制电路30’的情况下，第六控制电路30’还与第一防漏电节点电连接。这样在第一节点N1或输出信号的电压为高电平的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，使得第一防漏电节点OFF1的电压升高，减小第一防漏电节点OFF1和第一节点N1之间的压差，避免输出信号端OUT<N>通过第六控制电路30’漏电。

在一些示例中，如图22所示，第一防漏电电路110包括：第二十六晶体管T26。

第二十六晶体管T26的栅极与第一节点N1或第一输出信号端OUT<N>电连接，第二十六晶体管T26的第一极与第一电压信号端VGH电连接，第二十六晶体管T26的第二极与第一防漏电节点OFF1电连接。

例如，在第一节点N1或输出信号的电平为高电平的情况下，第二十六晶体管T26在第一节点N1或输出信号的控制下导通，接收并传输第一电压信号至第一防漏电节点OFF1。

在一些示例中，如图22所示，在第一控制电路30还与第一防漏电节点OFF1电连接的情况下，第八晶体管T8包括：第一子晶体管T8a和第二子晶体管T8b。

第一子晶体管T8a的栅极与第二节点N2电连接，第一子晶体管T8a的第一极与第二电压信号端VGL电连接，第一子晶体管T8a的第二极与第一防漏电节点OFF1电连接。第二子晶体管T8b的栅极与第二节点N2电连接，第二子晶体管T8b的第一极与第一防漏电节点OFF1电连接，第二子晶体管T8b的第二极与第一节点N1电连接。

例如，在第二节点N2的电平为高电平的情况下，第一子晶体管T8a和第二子晶体管T8b可以在第二节点N2的控制下同时导通，第一子晶体管T8a可以接收并传输第二电压信号至第一防漏电节点OFF1，第二子晶体管T8b可以将来自第一防漏电节点OFF1的第二电压信号传输至第一节点N1，将第一节点N1的电压下拉为低电平。

此处，在第一节点N1的电压为高电平、且第一控制电路30处于为工作的状态的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，减小第一防漏电节点OFF1和第一节点N1之间的压差，并使得第一子晶体管T8a的栅极与第二极之间的压差小于零，确保第一子晶体管T8a被完全或较为完全地截止。这样可以避免第一节点N1通过第一控制电路30漏电，使得第一节点N1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图22所示，在第二输出电路50还与第一防漏电节点OFF1电连接的情况下，第十晶体管T10包括：第三子晶体管T10a和第四子晶体管T10b。

第三子晶体管T10a的栅极与第二节点N2电连接，第三子晶体管T10a的第一极与第二电压信号端VGL电连接，第三子晶体管T10a的第二极与第一防漏电节点OFF1电连接。第四子晶体管T10b的栅极与第二节点N2电连接，第四子晶体管T10b的第一极与第一防漏电节点OFF1电连接，所述第四子晶体管T10b的第二极与输出信号端OUT<N>电连接。

例如，在第二节点N2的电平为高电平的情况下，第三子晶体管T10a和第四子晶体管T10b可以在第二节点N2的控制下同时导通，第三子晶体管T10a可以接收并传输第二电压信号至第一防漏电节点OFF1，第四子晶体管T10b可以将来自第一防漏电节点OFF1的第二电压信号传输至输出信号端OUT<N>，将输出信号端OUT<N>的电压下拉为低电平。

此处，在第一节点N1的电压为高电平、且第二输出电路50处于为工作的状态的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，减小第一防漏电节点OFF1和输出信号端OUT<N>之间的压差，并使得第三子晶体管T10a的栅极与第二极之间的压差小于零，确保第三子晶体管T10a被完全或较为完全地截止。这样可以避免输出信号端OUT<N>通过第二输出电路50漏电，使得输出信号端OUT<N>能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图24所示，在第六控制电路30’包括第十九晶体管T19的情况下，第十九晶体管T19包括：第五子晶体管T19a和第六子晶体管T19b。

第五子晶体管T19a的栅极与第八节点N8电连接，第五子晶体管T19a的第一极与第二电压信号端VGL电连接，第五子晶体管T19a的第二极与第一防漏电节点OFF1电连接；第六子晶体管T19b的栅极与第八节点N8电连接，第六子晶体管T19b的第一极与第一防漏电节点OFF1电连接，第六子晶体管T19b的第二极与第一节点N1电连接。

例如，在第八节点N8的电平为高电平的情况下，第五子晶体管T19a和第六子晶体管T19b可以在第八节点N8的控制下同时导通，第五子晶体管T19a可以接收并传输第二电压信号至第一防漏电节点OFF1，第六子晶体管T19b可以将来自第一防漏电节点OFF1的第二电压信号传输至第一节点N1，将第一节点N1的电压下拉为低电平。

此处，在第一节点N1的电压为高电平、且第六控制电路30’处于为工作的状态的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，减小第一防漏电节点OFF1和第一节点N1之间的压差，并使得第五子晶体管T19a的栅极与第二极之间的压差小于零，确保第五子晶体管T19a被完全或较为完全地截止。这样可以避免第一节点N1通过第六控制电路30’漏电，使得第一节点N1能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图23所示，在第二输出电路50还包括第二十晶体管T20的情况下，第二十晶体管T20包括：第七子晶体管T20a和第八子晶体管T20b。

第七子晶体管T20a的栅极与第八节点N8电连接，第七子晶体管T20a的第一极与第二电压信号端VGL电连接，第七子晶体管T20a的第二极与所述第一防漏电节点OFF1电连接。第八子晶体管T20b的栅极与第八节点N8电连接，第八子晶体管T20b的第一极与第一防漏电节点OFF1电连接，第八子晶体管T20b的第二极与输出信号端OUT<N>电连接。

例如，在第八节点N8的电平为高电平的情况下，第七子晶体管T20a和第八子晶体管T20b可以在第八节点N8的控制下同时导通，第七子晶体管T20a可以接收并传输第二电压信号至第一防漏电节点OFF1，第八子晶体管T20b可以将来自第一防漏电节点OFF1的第二电压信号传输至输出信号端OUT<N>，将输出信号端OUT<N>的电压下拉为低电平。

此处，在第一节点N1的电压为高电平、且第二输出电路50处于为工作的状态的情况下，第一防漏电电路110可以将第一电压信号传输至第一防漏电节点OFF1，减小第一防漏电节点OFF1和输出信号端OUT<N>之间的压差，并使得第七子晶体管T20a的栅极与第二极之间的压差小于零，确保第七子晶体管T20a被完全或较为完全地截止。这样可以避免输出信号端OUT<N>通过第二输出电路50漏电，使得输出信号端OUT<N>能够保持在一个较高的、较为稳定的电压。

在一些示例中，如图24所示，在移位寄存器100还包括第三控制电路70的情况下，第三控制电路70还与第一防漏电节点OFF1电连接。

示例性的，在第三控制电路70包括第十一晶体管T11和第十二晶体管T12的情况下，第十一晶体管T11包括：第九子晶体管T11a和第十子晶体管T11b；和/或，第十二晶体管T12包括：第十一子晶体管T12a和第十二子晶体管T12b。

示例性的，第九子晶体管T11a的栅极与第五节点N5电连接，第九子晶体管T11a的第一极与第二时钟信号端CKB电连接，第九子晶体管T11a的第二极与第一防漏电节点OFF1电连接。第十子晶体管T11b的栅极与第五节点N5电连接，第十子晶体管T11b的第一极与第一防漏电节点OFF1电连接，第十子晶体管T11b的第二极与第六节点N6电连接。

例如，在第五节点N5的电平为高电平的情况下，第九子晶体管T11a和第十子晶体管T11b可以在第五节点N5的控制下同时导通，第九子晶体管T11a可以接收并传输第二时钟信号至第一防漏电节点OFF1，第十子晶体管T11b可以将来自第一防漏电节点OFF1的第二时钟信号传输至第六节点N6。

此处第一防漏电节点OFF1的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

示例性的，第十一子晶体管T12a的栅极与第二时钟信号端CKB电连接，第十一子晶体管T12a的第一极与第六节点N6电连接，第十一子晶体管T12a的第二极与第一防漏电节点OFF1电连接。第十二子晶体管T12b的栅极与第二时钟信号端CKB电连接，第十二子晶体管T12b的第一极与第一防漏电节点OFF1电连接，第十二子晶体管T12b的第二极与第一节点N1电连接。

例如，在第二时钟信号的电平为高电平的情况下，第十一子晶体管T12a和第十二子晶体管T12b可以在第二时钟信号的控制下同时导通，第十一子晶体管T12a可以接收并传输第六节点N6处的第二时钟信号至第一防漏电节点OFF1，第十二子晶体管T12b可以将来自第一防漏电节点OFF1的第二时钟信号传输至第一节点N1。

此处第一防漏电节点OFF1的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

本公开对于第五控制电路90的防漏电具有多种设置方式，可以根据实际需要进行选择设置。

在一种示例中，如图24所示，在移位寄存器100还包括第五控制电路90的情况下，第五控制电路90还与第一防漏电节点OFF1电连接。在移位寄存器100还包括第八控制电路90’的情况下，第八控制电路90’还与第一防漏电节点OFF1电连接；

在另一种示例中，如图25所示，移位寄存器100还包括：第二防漏电电路120。第二防漏电电路120与第五节点N5、第一电压信号端VGH、第二防漏电节点OFF2电连接；第二防漏电电路120被配置为，在第五节点N5的电压的控制下，将第一电压信号传输至第二防漏电节点OFF2。

例如，在第五节点N5的电压为高电平的情况下，第二防漏电电路120可以在第五节点N5的控制下，接收并传输第一电压信号至第二防漏电节点OFF2。

示例性的，在移位寄存器100还包括第五控制电路90的情况下，第五控制电路90还与第二防漏电节点OFF2电连接。在移位寄存器100还包括第八控制电路90’的情况下，第八控制电路90’还与第二防漏电节点OFF2电连接。

在一些示例中，如图24所示，在第五控制电路90还与第一防漏电节点OFF1电连接的情况下，第十五晶体管T15包括：第十三子晶体管T15a和第十四子晶体管T15b。

第十三子晶体管T15a的栅极与第二节点N2电连接，第十三子晶体管T15a的第一极与第二电压信号端VGL电连接，第十三子晶体管T15a的第二极与第一防漏电节点OFF1电连接。第十四子晶体管T15b的栅极与第二节点N2电连接，第十四子晶体管T15b的第一极与第一防漏电节点OFF1电连接，第十四子晶体管T15b的第二极与第五节点N5电连接。

例如，在第二节点N2的电平为高电平的情况下，第十三子晶体管T15a和第十四子晶体管T15b可以在第二节点N2的控制下同时导通，第十三子晶体管T15a可以接收并传输第二电压信号至第一防漏电节点OFF1，第十四子晶体管T15b可以将来自第一防漏电节点OFF1的第二电压信号传输至第五节点N5。

此处第一防漏电节点OFF1的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

在一些示例中，如图24所示，在第八控制电路90’还与第一防漏电节点OFF1电连接的情况下，第二十五晶体管T25包括：第十五子晶体管T25a和第十六子晶体管T25b。

第十五子晶体管T25a的栅极与第八节点N8电连接，第十五子晶体管T25a的第一极与第二电压信号端VGL电连接，第十五子晶体管T25a的第二极与所述第一防漏电节点OFF1电连接。第十六子晶体管T25b的栅极与第八节点N8电连接，第十六子晶体管T25b的第一极与第一防漏电节点OFF1电连接，第十六子晶体管T25b的第二极与第五节点N5电连接。

例如，在第八节点N8的电平为高电平的情况下，第十五子晶体管T25a和第十六子晶体管T25b可以在第八节点N8的控制下同时导通，第十五子晶体管T25a可以接收并传输第二电压信号至第一防漏电节点OFF1，第十六子晶体管T25b可以将来自第一防漏电节点OFF1的第二电压信号传输至第五节点N5。

此处第一防漏电节点OFF1的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

在一些示例中，如图25所示，在第五控制电路90还与第二防漏电节点OFF2电连接的情况下，第十五晶体管T15包括：第十七子晶体管T15c和第十八子晶体管T15d。

第十七子晶体管T15c的栅极与第二节点N2电连接，第十七子晶体管T15c的第一极与第二电压信号端VGL电连接，第十七子晶体管T15c的第二极与第二防漏电节点OFF2电连接。第十八子晶体管T15d的栅极与第二节点N2电连接，第十八子晶体管T15d的第一极与第二防漏电节点OFF2电连接，第十八子晶体管T15d的第二极与第五节点N5电连接。

例如，在第二节点N2的电平为高电平的情况下，第十七子晶体管T15c和第十八子晶体管T15d可以在第二节点N2的控制下同时导通，第十七子晶体管T15c可以接收并传输第二电压信号至第二防漏电节点OFF2，第十八子晶体管T15d可以将来自第二防漏电节点OFF2的第二电压信号传输至第五节点N5。

此处第二防漏电节点OFF2的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

在一些示例中，如图25所示，在第八控制电路90’还与第二防漏电节点OFF2电连接的情况下，第二十五晶体管T25包括：第十九子晶体管T25c和第二十子晶体管T25d。

第十九子晶体管T25c的栅极与第八节点N8电连接，第十九子晶体管T25c的第一极与第二电压信号端VGL电连接，第十九子晶体管T25c的第二极与第二防漏电节点OFF2电连接。第二十子晶体管T25d的栅极与第八节点N8电连接，第二十子晶体管T25d的第一极与第二防漏电节点OFF2电连接，第二十子晶体管T25d的第二极与第五节点N5电连接。

例如，在第八节点N8的电平为高电平的情况下，第十九子晶体管T25c和第二十子晶体管T25d可以在第八节点N8的控制下同时导通，第十九子晶体管T25c可以接收并传输第二电压信号至第二防漏电节点OFF2，第二十子晶体管T25d可以将来自第二防漏电节点OFF2的第二电压信号传输至第五节点N5。

此处第二防漏电节点OFF2的有益效果与上述一些实施例中第一防漏电节点OFF1的有益相关相同，此处不再赘述。

本公开的一些实施例所提供的扫描驱动电路400中，包括多个移位寄存器100。该多个移位寄存器100的级联关系包括多种，可以根据实际需要选择设置。

如图26和图28所示，多个移位寄存器100中，除最后一个移位寄存器100外，第N个移位寄存器100的输出信号端OUT<N>与第N+1个移位寄存器100电连接。其中，N为正整数。也即，第N个移位寄存器100所输出的输出信号，可以作为第N+1个移位寄存器100的输入信号。

需要说明的是，图26和图28中的OUT<1>、OUT<2>、OUT<3>、OUT<4>、OUT<N-1>、OUT<N>分别表示扫描驱动电路400中第一个移位寄存器100的输出信号端、第二个移位寄存器100的输出信号端、第三个移位寄存器100的输出信号端、第四个移位寄存器100的输出信号端、第N-1个移位寄存器100的输出信号端及第N个移位寄存器100的输出信号端。

示例性的，如图26和图28所示，扫描驱动电路400包括第一时钟信号线CLA和第二时钟信号线CLB。

本公开对于移位寄存器100和上述两条时钟信号线之间的连接关系可以有多种设置方式，可以根据移位寄存器100的结构选择设置。

在一些示例中，在第一信号端S1为第一级联信号端OUT<N-1>，第四信号端S4为第一节点N1的情况下，如图26所示，第一时钟信号线CLA可以与第2N-1个移位寄存器100的第一时钟信号端CKA电连接，第二时钟信号线CLB可以与第2N个移位寄存器100的第一时钟信号端CKA电连接。

在另一些示例中，在第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>的情况下，如图28所示，每个移位寄存器100同时与第一时钟信号线CLA和第二时钟信号线CLB电连接，其中，第一时钟信号线CLA与第2N-1个移位寄存器100的第一时钟信号端CKA电连接，第一时钟信号线CLA与第2N个移位寄存器100的第二时钟信号端CKB电连接，第二时钟信号线CLB与第2N-1个移位寄存器100的第二时钟信号端CKB电连接，第二时钟信号线CLB与第2N个移位寄存器100的第一时钟信号端CKA电连接。

示例性的，如图26和图28所示，扫描驱动电路400还可以包括：起始信号线STL。

例如，扫描驱动电路400中的第一个移位寄存器与起始信号线STL电连接，以将起始信号线STL所传输的起始信号作为输入信号。

上述扫描驱动电路400所包括的移位寄存器100，具有与上述一些实施例中提供的移位寄存器100相同的结构和有益技术效果，在此不再赘述。

下面根据移位寄存器100的不同结构，分别对移位寄存器100的工作过程进行更具体的说明。

在一些示例中，第一信号端S1为第一级联信号端OUT<N-1>，第四信号端S4为第一节点N1。下面结合图6所示的结构、图27所示的时序图、并以第二信号端S2为第一时钟信号端CKA，第三信号端S3为第一电压信号端VGH为例，对移位寄存器100的工作过程进行示意性说明。

其中，图27中，OUT<N-1>表示第N-1个移位寄存器100的输出信号端所输出的信号，OUT<N>表示第N个移位寄存器100的输出信号端所输出的信号，OUT<N+1>表示第N+1个移位寄存器100的输出信号端所输出的信号。

如图27所示，移位寄存器100的工作过程包括：第一阶段C、第二阶段D、第三阶段E和第四阶段F。

在第一阶段C中，第一时钟信号线CLA传输的第一时钟信号的电平分为两个阶段，分别为高电平阶段和低电平阶段。

在第一时钟信号处于高电平阶段时，第一级联信号处于低电平阶段，此时，响应于第一时钟信号，第一晶体管T1导通，将低电平的第一级联信号传输至第一节点N1，并对第一电容器C1进行充电。此时，第九晶体管T9在第一节点N1的电压的控制下关闭。

响应于第一时钟信号，第二晶体管T2导通，将在第一电压信号端VGH处接收的第一电压信号传输至第二节点N2，并对第二电容器C2进行充电。在第二节点N2的电压的控制下，第十晶体管T10导通，将在第二电压信号端VGL处接收的第二电压信号传输至输出信号端OUT<N>。

在第一时钟信号处于低电平阶段时，响应于第一时钟信号，第一晶体管T1和第二晶体管T2均关闭，第一电容器C1开始放电，使得第一节点N1的电压维持为低电平，因此第三晶体管T3在第一节点N1的控制下关闭。此时，第二电容器C2开始放电，从而使得第二节点N2的电压维持为高电平，第十晶体管T10在第二节点N2的电压的控制下保持导通状态，将第二电压信号传输至输出信号端OUT<N>。

因此，在第一阶段C中，第一节点N1的电压始终维持在低电平状态，从而第九晶体管T9始终处于关闭状态；第二节点N2的电压始终维持在高电平状态，从而第十晶体管T10始终处于导通状态，进而输出信号端OUT<N>持续输出低电平的第二电压信号。

需要说明的是，由于第二节点N2的电压在第一阶段C保持高电平状态，响应于第二节点N2的高电平信号，第八晶体管T8始终保持导通状态，将第二电压信号传输至第一节点N1，从而进一步保证第一节点N1的电压处于低电平状态。

在第二阶段D中，第一时钟信号的电平分为两个阶段，分别为高电平阶段和低电平阶段。第一级联信号的电平为高电平。

在第一时钟信号处于高电平阶段时，响应于第一时钟信号，第一晶体管T1导通，将第一级联信号传输至第一节点N1，并对第一电容器C1进行充电；在第一节点N1的电压的控制下，第九晶体管T9导通，将第一电压信号传输至输出信号端OUT<N>。

响应于第一时钟信号，第二晶体管T2导通，同时，第三晶体管T3在第一节点N1的电压的控制下导通。由于第二晶体管T2的宽长比小于第三晶体管T3的宽长比，因此，第二节点N2的电压便由第三晶体管T3所传输的第二电压信号控制，使第二节点N2的电压为低电平，进而使得第十晶体管T10在第二节点N2的电压的控制下关闭。

在第一时钟信号处于低电平阶段时，响应于第一时钟信号，第一晶体管T1和第二晶体管T2均关闭，此时，第一电容器C1开始放电，使第一节点N1维持高电平状态。一方面，第三晶体管T3在第一节点N1的电压的控制下保持导通状态，持续传输第二电压信号至第二节点N2，使第二节点N2继续处于低电平状态，从而保证第十晶体管T10继续处于关闭状态；另一方面，第九晶体管T9在第一节点N1的电压的控制下保持导通状态，继续将第一电压信号传输至输出信号端OUT<N>。

因此，在第二阶段D中，第一节点N1的电平始终维持在高电平状态，从而第九晶体管T9始终处于导通状态，第二节点N2的电平始终维持在低电平状态，从而第十晶体管始终处于关闭状态，进而输出信号端OUT<N>输出高电平的第一电压信号。

在第三阶段E中，第一时钟信号的电平分为多个交替的低电平阶段和高电平阶段。

在第一时钟信号的电平处于任一高电平阶段时，第一级联信号的电平均为高电平。相应的，在第一时钟信号的电平处于任一高电平阶段中，移位寄存器100中各晶体管的工作过程可以参照第二阶段D中相应的工作过程，在第一时钟信号的电平处于任一低电平阶段中，移位寄存器100中各晶体管的工作过程可以参照第二阶段D中相应的工作过程。

因此，在第三阶段E中，第一节点N1始终处于高电平状态，从而第九晶体管T9始终处于开启状态，第二节点N2的电平始终维持在低电平状态，从而第十晶体管始终处于关闭状态，进而输出信号端OUT<N>持续输出高电平的第一电压信号。

在第四阶段F中，第一级联信号的电平为低电平，第一时钟信号的电平分为两个阶段，分别为高电平阶段和低电平阶段。

在第一时钟信号的电平为高电平时，响应于第一时钟信号，第一晶体管T1和第二晶体管T2均开启，第一晶体管T1将低电平的第一级联信号传输至第一节点N1，对第一电容器C1进行充电，并使第九晶体管T9关闭。第二晶体管T2将第一电压信号传输至第二节点N2，并对第二电容器C2进行充电。第十晶体管T10在第二节点N2的电压的控制下导通，将第二电压信号传输至输出信号端OUT<N>。

在第一时钟信号的电平为低电平时，响应于第一时钟信号，第一晶体管T1和第二晶体管T2均关闭，第一电容器C1开始放电，第一节点N1的电平维持为低电平状态，第九晶体管T9在第一节点N1的电压的控制下仍然关闭。此时，第二电容器C2开始放电，使第二节点N2维持高电平状态，从而第十晶体管T10在第二节点N2的电压的控制下导通，将第二电压信号传输至输出信号端OUT<N>。

因此，在第四阶段F中，第一节点N1的电压始终维持在低电平状态，从而第九晶体管T9始终处于关闭状态；第二节点N2的电压始终维持在高电平状态，从而第十晶体管T10始终处于导通状态，进而输出信号端OUT<N>输出低电平的第二电压信号。

因此，基于本示例中的移位寄存器100的驱动方法，移位寄存器100所输出的波形为高电平和低电平依次交替的波形，也即和图4中所示的显示装置1000中的像素驱动电路300所需的使能信号EM的波形相同。也就是说，采用上述移位寄存器100，能够得到显示装置1000中像素驱动电路300所需的使能信号EM。

在另一种示例中，第一信号端S1为第一电压信号端VGH，第四信号端S4为第一级联信号端OUT<N-1>。结合图15所示的结构、图29所示的时序图，并以第二信号端S2为第一时钟信号端CKA，第三信号端S3为第一电压信号端VGH为例，对移位寄存器100的工作过程进行示意性说明。

示例性的，以图15所示的结构中，第一时钟信号端CKA与第一时钟信号线CLA电连接、第二时钟信号端CKB与第二时钟信号线CLB电连接，且第十五晶体管T15的第一极与第二电压信号端VGL电连接为例进行说明。

如图29所示，移位寄存器100的工作过程包括：第一阶段H、第二阶段I、第三阶段J及第四阶段K。

在第一阶段H中，第一时钟信号线CLA传输的第一时钟信号的电平分为两个阶段，分别为高电平阶段和低电平阶段。第一级联信号的电平为高电平。第二时钟信号线CLB传输的第二时钟信号的电平为低电平。

在第一时钟信号处于高电平阶段时，响应于第一时钟信号，第一晶体管T1导通，将第一电压信号传输至第五节点N5，并对第三电容器C3进行充电。在第五节点N5的电压的控制下，第十一晶体管T11导通，将第二时钟信号传输至第六节点N6。由于第十二晶体管T12在第二时钟信号的控制下关闭，因此，第六节点N6的信号无法传输至第一节点N1。第一节点N1的电压维持为上一阶段的电压，也即低电平。

响应于第一时钟信号，第二晶体管T2导通，同时，第三晶体管T3在高电平的第一级联信号的控制下导通。由于第二晶体管T2的宽长比小于第三晶体管T3的宽长比，因此，第七节点N7的电压便由第三晶体管T3所传输的第二电压信号控制，使第七节点N7的电压为低电平。第十六晶体管T16在第一时钟信号的控制下导通，将第七节点N7处的第二电压信号传输至第二节点N2，使第二节点N2的电压为低电平。

在第一时钟信号处于低电平阶段时，第二时钟信号仍然为低电平，因此，第六节点N6的信号仍然无法传输至第一节点N1，第一节点N1的电压维持为上一阶段的电压，也即低电平。第十六晶体管T16在第一时钟信号的控制下关闭，因此无法将第七节点N7处的信号传输至第二节点N2，第二节点N2的电压维持为上一阶段的电压，也即低电平。

因此，在第一阶段H中，第一节点N1的电压始终维持在低电平状态，从而第九晶体管T9始终处于关闭状态；第二节点N2的电压始终维持在低电平状态，从而第十晶体管T10始终处于关闭状态，进而输出信号端OUT<N>的电压维持为上一阶段的电压，也即低电平。

在第二阶段I中，第一时钟信号线CLA传输的第一时钟信号的电平为低电平。第一级联信号的电平为高电平。第二时钟信号线CLB传输的第二时钟信号的电平分为两个阶段，分别为高电平阶段和低电平阶段。

在第二时钟信号的电平处于高电平阶段时，第一晶体管T1在第一时钟信号的控制下关闭，第三电容器C3仍然处于放电状态，使第五节点N5的电压维持为高电平。第十一晶体管T11在第五节点N5的电压的控制下导通，将第二时钟信号传输至第六节点N6。第十二晶体管T12在第二时钟信号的控制下导通，将第六节点N6处的第二时钟信号传输至第一节点N1，使第一节点N1的电压为高电平，并对第一电容器C1进行充电。

需要说明的是，在第二时钟信号传输至第六节点N6时，第六节点N6的电位被抬升，由于第三电容器C3的自举作用，第五节点N5的电位被进一步抬升，从而可以使第十一晶体管T11打开的更加充分。

第十六晶体管T16在低电平的第一时钟信号的控制下关闭，因此无法将第七节点N7处的信号传输至第二节点N2，同时，第十三晶体管T13在第五节点N5的电压的控制下导通，第十四晶体管T14在第二时钟信号的控制下导通，将低电平的第二电压信号传输至第二节点N2，使第二节点N2的电压维持低电平。

在第二时钟信号的电平处于低电平阶段时，第十二晶体管T12在第二时钟信号的控制下关闭，第一电容器C1开始放电，使第一节点N1的电压保持高电平。

而由于第十六晶体管T16仍然在第一时钟信号的控制下关闭，第二节点N2的电压维持为上一阶段的电压，也即低电平。

因此，在第二阶段I中，第一节点N1始终处于高电平状态，从而第九晶体管T9始终处于开启状态，第二节点N2的电平始终维持在低电平状态，从而第十晶体管始终处于关闭状态，进而输出信号端OUT<N>输出高电平的第一电压信号。

在第三阶段J中，第一时钟信号的电平分为多个交替的高电平阶段和低电平阶段。第二时钟信号的电平分为多个交替的低电平阶段和高电平阶段。

在第二时钟信号的电平处于任一高电平阶段时，第一时钟信号的电平均为低电平。相应的，在第二时钟信号的电平处于任一高电平阶段中，移位寄存器100中各晶体管的工作过程可以参照第二阶段I中相应的工作过程，在第二时钟信号的电平处于任一低电平阶段中，移位寄存器100中各晶体管的工作过程可以参照第二阶段I中相应的工作过程。

因此，在第三阶段J中，第一节点N1始终处于高电平状态，从而第九晶体管T9始终处于开启状态，第二节点N2的电平始终维持在低电平状态，从而第十晶体管始终处于关闭状态，进而输出信号端OUT<N>持续输出高电平的第一电压信号。

在第四阶段K中，第一级联信号的电平为低电平。第一时钟信号的电平分为多个交替的高电平和低电平阶段。第二时钟信号的电平分为多个交替的低电平阶段和高电平阶段。

需要说明的是，由于第一级联信号的电平时钟保持低电平状态，第三晶体管T3在第一级联信号的控制下始终保持关闭状态。

在第一时钟信号的电平处于第一个高电平阶段时，第二晶体管T2和第十六晶体管T16在第一时钟信号的控制下均导通，将高电平的第一电压信号传输至第二节点N2，使第二节点N2的电压为高电平，并对第二电容器C2进行充电。此时，第十五晶体管T15在第二节点N2的电压的控制下导通，将第二电压信号传输至第五节点N5，使得第五节点N5的电压被拉低为低电平，第十八晶体管T18在第二节点N2的电压的控制下导通，将第二电压信号传输至第一节点N1，使得第一节点N1的电压被拉低为低电平。

在第一时钟信号的电平处于第一个低电平阶段时，第十六晶体管T16在第一时钟信号的控制下关闭，第二电容器C2开始放电，使第二节点N2的电压仍然维持为高电平，从而第十五晶体管T15在第二节点N2的电压的控制下保持导通状态，持续将第五节点N5的电压拉低为低电平，第十八晶体管T18在第二节点N2的电压的控制下保持导通状态，持续将第一节点N1的电压拉低为低电平。

因此，在第四阶段K中，不管第一时钟信号的电平处于高电平阶段还是低电平阶段，第二节点N2的电压始终保持高电平，从而使得第五节点N5的电压和第一节点N1的电压持续被拉低为低电平。

因此，在第四阶段K中，第一节点N1的电压始终维持在低电平状态，从而第九晶体管T9始终处于关闭状态；第二节点N2的电压始终维持在高电平状态，从而第十晶体管T10始终处于导通状态，进而输出信号端OUT<N>输出低电平的第二电压信号。

因此，基于本示例中的移位寄存器100的驱动方法，移位寄存器100所输出的的波形为高电平和低电平依次交替的波形，也即和图4中所示的显示装置1000中的像素驱动电路300所需的使能信号EM的波形相同。也就是说，采用上述移位寄存器100，能够得到显示装置1000中像素驱动电路300所需的使能信号EM。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (29)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：

第一输入电路，与第一信号端、第一时钟信号端及第一节点电连接；所述第一输入电路被配置为，在所述第一时钟信号端传输的第一时钟信号的控制下，将在所述第一信号端处接收的第一信号传输至所述第一节点；

第二输入电路，与第二信号端、第三信号端、第二电压信号端、第四信号端及第二节点电连接；所述第二输入电路被配置为，在所述第二信号端所传输的第二信号的控制下，将在所述第三信号端处接收的第三信号传输至所述第二节点，在所述第四信号端的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二节点；所述第二信号端和所述第三信号端均包括第一电压信号端和所述第一时钟信号端中的一者；

第一控制电路，与所述第一节点、所述第二节点及所述第二电压信号端电连接；所述第一控制电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号传输至所述第一节点；

第一输出电路，与所述第一节点、所述第一电压信号端及输出信号端电连接；所述第一输出电路被配置为，在所述第一节点的电压的控制下，将所述第一电压信号传输至所述输出信号端；以及，

第二输出电路，至少与所述第二节点、所述第二电压信号端及所述输出信号端电连接；所述第二输出电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号传输至所述输出信号端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入电路包括：第一晶体管；

所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入电路包括：第二晶体管和第三晶体管；

所述第二晶体管的栅极与所述第二信号端电连接，所述第二晶体管的第一极与所述第三信号端电连接，所述第二晶体管的第二极与所述第二节点电连接；

所述第三晶体管的栅极与所述第四信号端电连接，所述第三晶体管的第一极与所述第二电压信号端电连接，所述第三晶体管的第二极与所述第二节点电连接。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第二输入电路还包括：第四晶体管和第五晶体管；

所述第四晶体管的栅极与所述第三节点电连接，所述第四晶体管的第一极与所述第三信号端电连接，所述第四晶体管的第二极与第二节点电连接；

所述第二晶体管的第二极还与所述第三节点电连接，并通过所述第四晶体管与所述第二节点电连接；

所述第五晶体管的栅极与所述第四信号端电连接，所述第五晶体管的第一极与所述第二电压信号端电连接，所述第五晶体管的第二极与所述第三节点电连接。

5.根据权利要求1～4中任一项所述的移位寄存器，其特征在于，所述第一信号端为第一电压信号端，所述第四信号端为第一级联信号端；

或，

所述第一信号端为所述第一级联信号端，所述第四信号端为所述第一节点。

6.根据权利要求5所述的移位寄存器，其特征在于，所述移位寄存器还包括第二控制电路；

所述第二控制电路与所述第一级联信号端、第三电压信号端、第四电压信号端、第二级联信号端及第四节点电连接；所述第二控制电路被配置为，在所述第三电压信号端所传输的第三电压信号的控制下，将所述第一级联信号端所传输的第一级联信号传输至所述第四节点，或，在所述第四电压信号端所传输的第四电压信号的控制下，将所述第二级联信号端所传输的第二级联信号传输至所述第四节点；

其中，所述第三电压信号和所述第四电压信号互为反相信号；

在所述第一信号端为第一级联信号端、所述第四信号端为所述第一节点的情况下，所述第一输入电路还与所述第四节点电连接，并通过所述第二控制电路与所述第一级联信号端电连接；

在所述第一信号端为所述第一电压信号端、所述第四信号端为第一级联信号端的情况下，所述第二输入电路还与所述第四节点电连接，并通过所述第二控制电路与所述第一级联信号端电连接。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第二控制电路包括：第六晶体管和第七晶体管；

所述第六晶体管的栅极与第三电压信号端电连接，所述第六晶体管的第一极与所述第一级联信号端电连接，所述第六晶体管的第二极与所述第四节点电连接；

所述第七晶体管的栅极与第四电压信号端电连接，所述第七晶体管的第一极与所述第二级联信号端电连接，所述第七晶体管的第二极与所述第四节点电连接；

在所述第一信号端为第一级联信号端、所述第四信号端为所述第一节点、且所述第一输入电路包括第一晶体管的情况下，

所述第一晶体管的第一极还与所述第四节点电连接，并通过所述第六晶体管与所述第一级联信号端电连接；

在所述第一信号端为第一电压信号端，所述第四信号端为所述第一级联信号端、且所述第二输入电路包括第三晶体管的情况下，

所述第三晶体管的栅极还与所述第四节点电连接，并通过所述第六晶体管与所述第一级联信号端电连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制电路包括：第八晶体管；

所述第八晶体管的栅极与所述第二节点电连接，所述第八晶体管的第一极与所述第二电压信号端电连接，所述第八晶体管的第二极与所述第一节点电连接；

所述第一输出电路包括：第九晶体管和第一电容器；

所述第九晶体管的栅极与所述第一节点电连接，所述第九晶体管的第一极与所述第一电压信号端电连接，所述第九晶体管的第二极与所述输出信号端电连接；

所述第一电容器的第一极与所述第一节点电连接，所述第一电容器的第二极与所述输出信号端电连接；

所述第二输出电路包括：第十晶体管和第二电容器；

所述第十晶体管的栅极与所述第二节点电连接，所述第十晶体管的第一极与所述第二电压信号端电连接，所述第十晶体管的第二极与所述输出信号端电连接；

所述第二电容器的第一极与所述第二节点电连接，所述第二电容器的第二极与所述第二电压信号端电连接；

在所述第二输出电路还与第二时钟信号端电连接的情况下，所述第二电容器的第二极与所述第二电压信号端或所述第二时钟信号端电连接。

9.根据权利要求5所述的移位寄存器，其特征在于，在所述第一信号端为第一电压信号端，所述第四信号端为第一级联信号端的情况下，所述移位寄存器还包括：第三控制电路；

所述第三控制电路与第五节点、第二时钟信号端及所述第一节点电连接；所述第三控制电路被配置为，在所述第五节点的电压及所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二时钟信号传输至所述第一节点；

其中，所述第一输入电路还与所述第五节点电连接，并通过所述第三控制电路与所述第一节点电连接；所述第一输入电路被配置为，在所述第一时钟信号的控制下，将所述第一信号传输至所述第五节点。

10.根据权利要求9所述的移位寄存器，其特征在于，所述第三控制电路包括：第十一晶体管、第十二晶体管和第三电容器；

所述第十一晶体管的栅极与所述第五节点电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与第六节点电连接；

所述第十二晶体管的栅极与所述第二时钟信号端电连接，所述第十二晶体管的第一极与所述第六节点电连接，所述第十二晶体管的第二极与所述第一节点电连接；

所述第三电容器的第一极与所述第五节点电连接，所述第三电容器的第二极与所述第六节点电连接；

在所述第一输入电路包括第一晶体管的情况下，所述第一晶体管的第二极与所述第五节点电连接，并依次通过所述第十一晶体管和所述第十二晶体管与所述第一节点电连接。

11.根据权利要求9所述的移位寄存器，其特征在于，所述移位寄存器还包括：第四控制电路；

所述第四控制电路与所述第五节点、所述第二电压信号端、所述第二时钟信号端及所述第二节点电连接；所述第四控制电路被配置为，在所述第五节点的电压和所述第二时钟信号的控制下，将所述第二电压信号传输至所述第二节点。

12.根据权利要求11所述的移位寄存器，其特征在于，所述第四控制电路包括：第十三晶体管和第十四晶体管；

所述第十三晶体管的栅极与所述第五节点电连接，所述第十三晶体管的第一极与所述第二电压信号端电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接；

所述第十四晶体管的栅极与所述第二时钟信号端电连接，所述第十四晶体管的第二极与所述第二节点电连接。

13.根据权利要求9所述的移位寄存器，其特征在于，所述移位寄存器还包括：第五控制电路；

所述第五控制电路与所述第二电压信号端和所述第一时钟信号端中的一者、所述第二节点及所述第五节点电连接；所述第五控制电路被配置为，在所述第二节点的电压的控制下，将所述第二电压信号或所述第一时钟信号传输至所述第五节点。

14.根据权利要求13所述的移位寄存器，其特征在于，所述第五控制电路包括：第十五晶体管；

所述第十五晶体管的栅极与所述第二节点电连接，所述第十五晶体管的第一极与所述第二电压信号端和所述第一时钟信号端中的一者电连接，所述第十五晶体管的第二极与所述第五节点电连接。

15.根据权利要求9所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一开关电路；

所述第一开关电路与所述第二节点、第七节点及所述第一时钟信号端电连接；所述第一开关电路被配置为，在所述第一时钟信号的控制下，将来自所述第七节点的信号传输至所述第二节点；

所述第二输入电路还与所述第七节点电连接，并通过所述第一开关电路与所述第二节点电连接。

16.根据权利要求15所述的移位寄存器，其特征在于，所述第一开关电路包括：第十六晶体管；

所述第十六晶体管的栅极与所述第一时钟信号端电连接，所述第十六晶体管的第一极与所述第七节点电连接，所述第十六晶体管的第二极与所述第二节点电连接；

在所述第二输入电路包括所述第二晶体管和所述第三晶体管的情况下，所述第二晶体管的第二极与所述第七节点电连接，并通过所述第十六晶体管与所述第二节点电连接，所述第三晶体管的第二极与所述第七节点电连接，并通过所述第十六晶体管与所述第二节点电连接。

17.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第三输入电路和第六控制电路；

所述第三输入电路与所述第三信号端、所述第二电压信号端、所述第五电压信号端、所述第四信号端及第八节点电连接；所述第三输入电路被配置为，在所述第五电压信号端所传输的第五电压信号的控制下，将所述第三信号传输至所述第八节点，或，在所述第二信号的控制下，将所述第二电压信号传输至所述第八节点；所述第三信号端包括所述第一电压信号端、所述第一时钟信号端和所述第五电压信号端中的一者；

所述第六控制电路与所述第八节点、所述第一节点及所述第二电压信号端电连接；所述第六控制电路被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述第一节点；

所述第二输出电路还与所述第八节点电连接；所述第二输出电路还被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述输出信号端；

其中，所述第二信号端还包括第六电压信号端；

在所述第二信号端为所述第六电压信号端的情况下，所述第二输入电路还被配置为，在所述第六电压信号端传输的第六电压信号的控制下，将所述第三信号传输至所述第八节点；

所述第五电压信号和所述第六电压信号互为反相信号。

18.根据权利要求17所述的移位寄存器，其特征在于，所述第三输入电路包括：第十七晶体管和第十八晶体管；

所述第十七晶体管的栅极与所述第五电压信号端电连接，所述第十七晶体管的第一极与所述第三信号端电连接，所述第十七晶体管的第二极与所述第八节点电连接；

所述第十八晶体管的栅极与所述第四信号端电连接，所述第十八晶体管的第一极与所述第二电压信号端电连接，所述第十八晶体管的第二极与所述第八节点电连接；

所述第六控制电路包括：第十九晶体管；

所述第十九晶体管的栅极与所述第八节点电连接，所述第十九晶体管的第一极与所述第二电压信号端电连接，所述第十九晶体管的第二极与所述第一节点电连接；

所述第二输出电路还包括：第二十晶体管；

所述第二十晶体管的栅极与所述第八节点电连接，所述第二十晶体管的第一极与所述第二电压信号端电连接，所述第二十晶体管的第二极与所述输出信号端电连接。

19.根据权利要求18所述的移位寄存器，其特征在于，所述第三输入电路还包括：第二十一晶体管和第二十二晶体管；

所述第二十一晶体管的栅极与第九节点电连接，所述第二十一晶体管的第一极与所述第三信号端电连接，所述第二十一晶体管的第二极与所述第八节点电连接；

所述第二十二晶体管的栅极与所述第四信号端电连接，所述第二十二晶体管的第一极与所述第二电压信号端电连接，所述第二十二晶体管的第二极与所述第九节点电连接；

其中，所述第十七晶体管的第二极还与所述第九节点电连接，通过所述第二十一晶体管与所述第八节点电连接。

20.根据权利要求17所述的移位寄存器，其特征在于，所述移位寄存器还包括第七控制电路、第八控制电路和第二开关电路中的至少一者；

所述第七控制电路与所述第五节点、所述第二电压信号端、第二时钟信号端及所述第八节点电连接；所述第七控制电路被配置为，在所述第五节点的电压和所述第二时钟信号端所传输的第二时钟信号的控制下，将所述第二电压信号传输至所述第八节点；

所述第八控制电路与所述第八节点、所述第五节点及所述第二电压信号端电连接；所述第八控制电路被配置为，在所述第八节点的电压的控制下，将所述第二电压信号传输至所述第五节点；

所述第二开关电路与所述第一时钟信号端、第十节点及所述第八节点电连接；所述第二开关电路被配置为，在所述第一时钟信的控制下，将所述第十节点的信号传输至所述第八节点；

所述第三输入电路还与所述第十节点电连接，并通过所述第二开关电路与所述第八节点电连接。

21.根据权利要求20所述的移位寄存器，其特征在于，

所述第七控制电路包括：第二十三晶体管和第二十四晶体管；

所述第二十三晶体管的栅极与所述第五节点电连接，所述第二十三晶体管的第一极与所述第二电压信号端电连接，所述第二十三晶体管的第二极与所述第二十四晶体管的第一极电连接；

所述第二十四晶体管的栅极与所述第二时钟信号端电连接，所述第二十四晶体管的第二极与所述第八节点电连接；

所述第八控制电路包括：第二十五晶体管；

所述第二十五晶体管的栅极与所述第八节点电连接，所述第二十五晶体管的第一极与所述第二电压信号端电连接，所述第二十五晶体管的第二极与所述第五节点电连接；

所述第二开关电路包括：第二十七晶体管；

所述第二十七晶体管的栅极与所述第一时钟信号端电连接，所述第二十七晶体管的第一极与所述第十节点电连接，所述第二十七晶体管的第二极与所述第八节点电连接；

在所述第三输入电路包括所述第十七晶体管和所述第十八晶体管的情况下，所述第十七晶体管的第二极与所述第十节点电连接，并通过所述第二十七晶体管与所述第八节点电连接，所述第十八晶体管的第二极与所述第十节点电连接，并通过所述第二十七晶体管与所述第八节点电连接。

22.根据权利要求8～17中任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一防漏电电路；

所述第一防漏电电路与所述第一节点和所述输出信号端中的一者、所述第一电压信号端及第一防漏电节点电连接；所述第一防漏电电路被配置为，在所述第一节点的电压或所述输出信号端传输的输出信号的控制下，将所述第一电压信号传输至所述第一防漏电节点；

其中，所述第一控制电路还与所述第一防漏电节点电连接；

所述第二输出电路还与所述第一防漏电节点电连接；

在所述移位寄存器还包括所述第六控制电路的情况下，所述第六控制电路还与所述第一防漏电节点电连接。

23.根据权利要求22所述的移位寄存器，其特征在于，所述第一防漏电电路包括：第二十六晶体管；

所述第二十六晶体管的栅极与所述第一节点和所述输出信号端中的一者电连接，所述第二十六晶体管的第一极与所述第一电压信号端电连接，所述第二十六晶体管的第二极与所述第一防漏电节点电连接；

所述第八晶体管包括：第一子晶体管和第二子晶体管；

所述第一子晶体管的栅极与所述第二节点电连接，所述第一子晶体管的第一极与所述第二电压信号端电连接，所述第一子晶体管的第二极与所述第一防漏电节点电连接；

所述第二子晶体管的栅极与所述第二节点电连接，所述第二子晶体管的第一极与所述第一防漏电节点电连接，所述第二子晶体管的第二极与所述第一节点电连接；

所述第十晶体管包括：第三子晶体管和第四子晶体管；

所述第三子晶体管的栅极与所述第二节点电连接，所述第三子晶体管的第一极与所述第二电压信号端电连接，所述第三子晶体管的第二极与所述第一防漏电节点电连接；

所述第四子晶体管的栅极与所述第二节点电连接，所述第四子晶体管的第一极与所述第一防漏电节点电连接，所述第四子晶体管的第二极与所述输出信号端电连接；

在所述第六控制电路包括所述第十九晶体管的情况下，所述第十九晶体管包括：第五子晶体管和第六子晶体管；

所述第五子晶体管的栅极与所述第八节点电连接，所述第五子晶体管的第一极与所述第二电压信号端电连接，所述第五子晶体管的第二极与所述第一防漏电节点电连接；

所述第六子晶体管的栅极与所述第八节点电连接，所述第六子晶体管的第一极与所述第一防漏电节点电连接，所述第六子晶体管的第二极与所述第一节点电连接；

在所述第二输出电路还包括第二十晶体管的情况下，所述第二十晶体管包括：第七子晶体管和第八子晶体管；

所述第七子晶体管的栅极与所述第八节点电连接，所述第七子晶体管的第一极与所述第二电压信号端电连接，所述第七子晶体管的第二极与所述第一防漏电节点电连接；

所述第八子晶体管的栅极与所述第八节点电连接，所述第八子晶体管的第一极与所述第一防漏电节点电连接，所述第八子晶体管的第二极与所述输出信号端电连接。

24.根据权利要求23所述的移位寄存器，其特征在于，在所述移位寄存器还包括所述第三控制电路的情况下，所述第三控制电路还与所述第一防漏电节点电连接。

25.根据权利要求23所述的移位寄存器，其特征在于，在所述第三控制电路包括第十一晶体管和第十二晶体管的情况下，

所述第十一晶体管包括：第九子晶体管和第十子晶体管；

和/或，

所述第十二晶体管包括：第十一子晶体管和第十二子晶体管；

所述第九子晶体管的栅极与所述第五节点电连接，所述第九子晶体管的第一极与所述所述第二时钟信号端电连接，所述第九子晶体管的第二极与所述第一防漏电节点电连接；

所述第十子晶体管的栅极与所述第五节点电连接，所述第十子晶体管的第一极与所述第一防漏电节点电连接，所述第十子晶体管的第二极与所述第六节点电连接；

所述第十一子晶体管的栅极与所述第二时钟信号端电连接，所述第十一子晶体管的第一极与所述第六节点电连接，所述第十一子晶体管的第二极与所述第一防漏电节点电连接；

所述第十二子晶体管的栅极与所述第二时钟信号端电连接，所述第十二子晶体管的第一极与所述第一防漏电节点电连接，所述第十二子晶体管的第二极与所述第一节点电连接。

26.根据权利要求23所述的移位寄存器，其特征在于，在所述移位寄存器还包括所述第五控制电路的情况下，

所述第五控制电路还与所述第一防漏电节点电连接；在所述移位寄存器还包括所述第八控制电路的情况下，所述第八控制电路还与所述第一防漏电节点电连接；

或，

所述移位寄存器还包括：第二防漏电电路；

所述第二防漏电电路与所述第五节点、所述第一电压信号端、第二防漏电节点电连接；所述第二防漏电电路被配置为，在所述第五节点的电压的控制下，将所述第一电压信号传输至所述第二防漏电节点；

所述第五控制电路还与所述第二防漏电节点电连接；所述第八控制电路还与所述第二防漏电节点电连接。

27.根据权利要求26所述的移位寄存器，其特征在于，在所述第五控制电路还与所述第一防漏电节点电连接的情况下，所述第十五晶体管包括：第十三子晶体管和第十四子晶体管；在所述第八控制电路还与所述第一防漏电节点电连接的情况下，所述第二十五晶体管包括：第十五子晶体管和第十六子晶体管；

所述第十三子晶体管的栅极与所述第二节点电连接，所述第十三子晶体管的第一极与所述第二电压信号端电连接，所述第十三子晶体管的第二极与所述第一防漏电节点电连接；

所述第十四子晶体管的栅极与所述第二节点电连接，所述第十四子晶体管的第一极与所述第一防漏电节点电连接，所述第十四子晶体管的第二极与所述第五节点电连接；

所述第十五子晶体管的栅极与所述第八节点电连接，所述第十五子晶体管的第一极与所述第二电压信号端电连接，所述第十五子晶体管的第二极与所述第一防漏电节点电连接；

所述第十六子晶体管的栅极与所述第八节点电连接，所述第十六子晶体管的第一极与所述第一防漏电节点电连接，所述第十六子晶体管的第二极与所述第五节点电连接；

在所述第五控制电路还与所述第二防漏电节点电连接的情况下，所述第十五晶体管包括：第十七子晶体管和第十八子晶体管；在所述第八控制电路还与所述第二防漏电节点电连接的情况下，所述第二十五晶体管包括：第十九子晶体管和第二十子晶体管；

所述第十七子晶体管的栅极与所述第二节点电连接，所述第十七子晶体管的第一极与所述第二电压信号端电连接，所述第十七子晶体管的第二极与所述第二防漏电节点电连接；

所述第十八子晶体管的栅极与所述第二节点电连接，所述第十八子晶体管的第一极与所述第二防漏电节点电连接，所述第十八子晶体管的第二极与所述第五节点电连接；

所述第十九子晶体管的栅极与所述第八节点电连接，所述第十九子晶体管的第一极与所述第二电压信号端电连接，所述第十九子晶体管的第二极与所述第二防漏电节点电连接；

所述第二十子晶体管的栅极与所述第八节点电连接，所述第二十子晶体管的第一极与所述第二防漏电节点电连接，所述第二十子晶体管的第二极与所述第五节点电连接。

28.一种扫描驱动电路，其特征在于，所述扫描驱动电路包括：多个如权利要求1～27中任一项所述的移位寄存器。

29.一种显示装置，其特征在于，所述显示装置包括：如权利要求28所述的扫描驱动电路及多个像素驱动电路；

其中，所述像素驱动电路包括：开关晶体管、感测晶体管、驱动晶体管、控制晶体管及存储电容器；

所述扫描驱动电路中的移位寄存器与所述控制晶体管的栅极电连接，以提供使能信号。

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