CN109935185A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路。消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到上拉节点，并对消隐输入电路自身进行补偿；显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点；输出电路配置为将复合输出信号输出至输出端；下拉电路配置为对上拉节点和输出端进行降噪；第一下拉控制电路配置为对下拉节点的电平进行控制。该移位寄存器单元可改善消隐输入电路对上拉节点上拉时的阈值电压损失，避免影响上拉节点的电位。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置

技术领域

本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。

背景技术

在显示技术领域，例如液晶显示面板或有机发光二极管(Organic LightEmitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(GateIC)中。在IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。

发明内容

本公开至少一个实施例提供一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路；其中，所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路包括第一节点和第二节点，以及还包括：充电子电路，配置为响应于所述消隐控制信号将所述消隐输入信号输入到所述第一节点；补偿子电路，配置为存储所述充电子电路输入的所述消隐输入信号，并响应于第一时钟信号对所述第一节点的电平进行补偿，以及对所述第二节点的电平进行耦合控制；隔离子电路，配置为在所述第二节点的电平的控制下，将所述消隐上拉信号输入到所述上拉节点。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路还包括下拉子电路，所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述第二节点的电平进行下拉。

例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极配置为和随机信号端连接以接收随机信号作为所述消隐控制信号，所述第一晶体管的第一极配置为和消隐输入信号端连接以接收所述消隐输入信号，所述第一晶体管的第二极配置为和所述第一节点连接；所述补偿子电路包括第二晶体管和第一电容，所述第二晶体管的栅极配置为和所述第一节点连接，所述第二晶体管的第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第二极配置为和所述第二节点连接，所述第一电容的第一极配置为和所述第一节点连接，所述第一电容的第二极配置为和所述第二节点连接；所述隔离子电路包括第三晶体管，所述第三晶体管的栅极配置为和所述第二节点连接，所述第三晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述消隐上拉信号，所述第三晶体管的第二极配置为和所述上拉节点连接；所述下拉子电路包括第四晶体管，所述第四晶体管的栅极配置为和所述下拉节点连接，所述第四晶体管的第一极配置为和所述第二节点连接，所述第四晶体管的第二极配置为和第二电压端连接以接收第二电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述显示上拉信号，所述第五晶体管的第二极配置为和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括至少一个移位信号输出端和至少一个像素扫描信号输出端。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第六晶体管、第七晶体管和第二电容；所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和第二时钟信号端连接以接收第二时钟信号作为所述复合输出信号，所述第六晶体管的第二极配置为和所述移位信号输出端连接；所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述第二时钟信号端连接以接收所述第二时钟信号作为所述复合输出信号，所述第七晶体管的第二极配置为和所述像素扫描信号输出端连接；所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第七晶体管的第二极连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第八晶体管、第九晶体管和第十晶体管；所述第八晶体管的栅极配置为和所述下拉节点连接，所述第八晶体管的第一极配置为和所述上拉节点连接，所述第八晶体管的第二极配置为和第三电压端连接以接收第三电压；所述第九晶体管的栅极配置为和所述下拉节点连接，所述第九晶体管的第一极配置为和所述移位信号输出端连接，所述第九晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压；所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述像素扫描信号输出端连接，所述第十晶体管的第二极配置为和第四电压端连接以接收第四电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的栅极和第一极连接且配置为和第五电压端连接以接收第五电压，所述第十一晶体管的第二极配置为和所述下拉节点连接；所述第十二晶体管的栅极和第一极连接且配置为和第六电压端连接以接收第六电压，所述第十二晶体管的第二极配置为和所述下拉节点连接；所述第十三晶体管的栅极配置为和所述上拉节点连接，所述第十三晶体管的第一极配置为和所述下拉节点连接，所述第十三晶体管的第二极配置为和第三电压端连接以接收第三电压。

例如，在本公开一实施例提供的移位寄存器单元还包括消隐复位电路，其中，所述消隐复位电路配置为响应于消隐复位信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐复位电路包括第十四晶体管；所述第十四晶体管的栅极配置为和消隐复位信号端连接以接收所述消隐复位信号，所述第十四晶体管的第一极配置为和所述上拉节点连接，所述第十四晶体管的第二极配置为和第三电压端连接以接收第三电压。

例如，在本公开一实施例提供的移位寄存器单元还包括显示复位电路，其中，所述显示复位电路配置为响应于显示复位信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示复位电路包括第十五晶体管；所述第十五晶体管的栅极配置为和显示复位信号端连接以接收所述显示复位信号，所述第十五晶体管的第一极配置为和所述上拉节点连接，所述第十五晶体管的第二极配置为和第三电压端连接以接收第三电压。

例如，在本公开一实施例提供的移位寄存器单元还包括第二下拉控制电路，其中，所述第二下拉控制电路配置为响应于第一时钟信号或所述显示输入信号对所述下拉节点的电平进行控制。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第十六晶体管的第一极配置为和所述下拉节点连接，所述第十六晶体管的第二极配置为接收第三电压端的第三电压；所述第十七晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第十七晶体管的第一极配置为和所述下拉节点连接，所述第十七晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压。

本公开至少一个实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。

例如，在本公开一实施例提供的栅极驱动电路中，每四级移位寄存器单元共用同一充电子电路、同一补偿子电路和同一下拉子电路，第4n-3级移位寄存器单元的随机信号端和随机信号线连接，第4n-3级移位寄存器单元的第一时钟信号端和第一时钟线连接，n为大于0的整数。

例如，在本公开一实施例提供的栅极驱动电路包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线，其中，第4n-3级移位寄存器单元的第二时钟信号端和所述第一子时钟信号线连接；第4n-2级移位寄存器单元的第二时钟信号端和所述第二子时钟信号线连接；第4n-1级移位寄存器单元的第二时钟信号端和所述第三子时钟信号线连接；第4n级移位寄存器单元的第二时钟信号端和所述第四子时钟信号线连接；n为大于0的整数。

例如，在本公开一实施例提供的栅极驱动电路中，第n+1级移位寄存器单元的消隐输入信号端和第n级移位寄存器单元的移位信号输出端连接；第n+2级移位寄存器单元的显示输入信号端和第n级移位寄存器单元的移位信号输出端连接；第n级移位寄存器单元的显示复位信号端和第n+3级移位寄存器单元的移位信号输出端连接；n为大于0的整数。

本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的移位寄存器单元或本公开任一实施例所述的栅极驱动电路。

本公开至少一个实施例还提供一种如本公开任一实施例所述的移位寄存器单元的驱动方法，包括用于处理一帧图像的显示时段和消隐时段，其中，所述显示时段包括：第一上拉阶段，所述显示输入电路响应于所述显示输入信号将所述显示上拉信号输入到所述上拉节点；第一输出阶段，所述输出电路在所述上拉节点的电平的控制下，将所述复合输出信号输出至所述输出端；所述消隐时段包括：第二上拉阶段，所述消隐输入电路根据所述消隐输入信号和所述消隐控制信号将所述消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；第二输出阶段，所述输出电路在所述上拉节点的电平的控制下，将所述复合输出信号输出至所述输出端。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例提供的一种移位寄存器单元的示意框图；

图2为本公开一实施例提供的一种移位寄存器单元的消隐输入电路的示意框图；

图3为本公开一实施例提供的另一种移位寄存器单元的消隐输入电路的示意框图；

图4为本公开一实施例提供的另一种移位寄存器单元的示意框图；

图5为本公开一实施例提供的另一种移位寄存器单元的示意框图；

图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图；

图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图；

图8为图5中所示的移位寄存器单元的另一种具体实现示例的电路图；

图9A-9C为本公开一实施例提供的一种移位寄存器单元的消隐输入电路的具体实现示例的电路图；

图10为本公开一实施例提供的一种移位寄存器单元的显示输入电路的具体实现示例的电路图；

图11为本公开一实施例提供的一种移位寄存器单元的第二下拉控制电路的具体实现示例的电路图；

图12为本公开一实施例提供的一种移位寄存器单元的信号时序图；

图13为本公开一实施例提供的另一种移位寄存器单元的信号时序图；

图14为本公开一实施例提供的一种栅极驱动电路的示意框图；

图15A-15C为图14中所示的栅极驱动电路中相邻的四级移位寄存器单元的消隐输入电路的具体实现示例的电路图；

图16为本公开一实施例提供的一种栅极驱动电路的信号时序图；以及

图17为本公开一实施例提供的一种显示装置的示意框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在通常的OLED显示面板中，需要通过补偿技术来提高显示质量。在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号(即显示输出信号)，在一帧的消隐时段提供用于感测晶体管的感测驱动信号(即消隐输出信号)。

在OLED显示面板中，栅极驱动电路的移位寄存器单元一般包括检测单元(senseunit)、显示单元(scan unit)和输出两者复合脉冲的连接单元(或门电路或Hiz电路)。利用包括上述三个部分的电路结构，移位寄存器单元可以输出具有不同宽度和时序的两个波形组成的复合波形的输出脉冲，从而为扫描晶体管和感测晶体管分别提供显示输出信号和消隐输出信号。但是，上述移位寄存器单元的电路结构复杂，且尺寸较大，不利于实现高分辨率和窄边框，也不利于减小芯片面积以降低成本。

为了进一步减小移位寄存器单元以及包括移位寄存器单元的栅极驱动电路的尺寸，例如，可以将检测单元、显示单元和连接单元整合，使一帧画面的消隐时段的消隐输出信号和显示时段的显示输出信号通过同一个输出电路输出，从而简化电路结构。然而，在整合后的电路中，在消隐时段中对上拉节点进行上拉时，由于该功能由多个晶体管组成的电路实现，因此存在较大的阈值电压损失，从而影响上拉节点的电位，例如使上拉节点的电位无法达到预定的高电位，进而影响消隐输出信号的输出。并且，栅极驱动电路一般采用顺序扫描的方式进行外部补偿，但是长时间的逐行补偿会带来一些问题，例如，显示过程中会有一条逐行移动的扫描线、由于补偿时间的差异导致不同区域的亮度差异大等。

本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元的电路结构简单，可以改善消隐时段中消隐输入电路对上拉节点进行上拉时的阈值电压损失，避免影响上拉节点的电位，从而提高消隐输出信号的准确性。

下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。

本公开至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路。所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

图1为本公开一实施例提供的一种移位寄存器单元的示意框图。参考图1，该移位寄存器单元10包括消隐输入电路100、显示输入电路200、输出电路300、上拉节点Q、下拉节点QB、下拉电路400和第一下拉控制电路500。多个该移位寄存器单元10可以级联构建本公开一实施例提供的栅极驱动电路。

消隐输入电路100配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到上拉节点Q，并对消隐输入电路100自身进行补偿。例如，消隐输入电路100与消隐输入信号端STU1、消隐控制信号端Bcon、消隐上拉信号端Bla_up和上拉节点Q电连接。例如，消隐输入电路100还包括第一节点N1和第二节点N2(图1中未示出)，消隐输入电路100响应于消隐输入信号端STU1提供的消隐输入信号和消隐控制信号端Bcon提供的消隐控制信号对第一节点N1充电，并对第一节点N1的电平进行补偿，以及对第二节点N2的电平进行耦合控制，从而在第二节点N2的电平的控制下将消隐上拉信号端Bla_up提供的消隐上拉信号输入到上拉节点Q，以对上拉节点Q进行充电并使其为高电平。

需要说明的是，在本公开的实施例中，在移位寄存器单元10中设置消隐输入电路100是为了实现在一帧的消隐时段中可以输出消隐输出信号。消隐输入电路100中的“消隐”仅是表示该电路和消隐时段有关，而并不限定该电路仅工作在消隐时段中，以下各实施例与此相同，不再赘述。例如，消隐输入电路100在显示时段对第一节点N1充电，并使第一节点N1的高电平保持至消隐时段；消隐输入电路100在消隐时段对第一节点N1的电平进行补偿，并对第二节点N2的电平进行耦合控制，以及对上拉节点Q充电以使其为高电平。

例如，消隐输入电路100可以实现为多个晶体管，在对上拉节点Q充电的过程中，通过对第一节点N1的电平进行补偿以及对第二节点N2的电平进行耦合控制，可以补偿多个晶体管产生的阈值电压损失，使第二节点N2的电平达到预定值(例如，预定的高电平)，从而在第二节点N2的电平的控制下使上拉节点Q的电平也达到预定值(例如，预定的高电平)，以避免阈值电压的损失影响上拉节点Q的电平。

例如，可以采用随机信号作为消隐控制信号。例如，随机信号由另行设置的随机信号发生电路(例如FPGA)提供。当多个移位寄存器单元10级联为栅极驱动电路时，提供给该栅极驱动电路的随机信号不是逐行扫描的时序，而是随机的或按照其他规律的时序，从而实现随机检测功能，即在任意帧对任意行的像素电路进行补偿检测。因此，当该栅极驱动电路在随机信号的控制下输出消隐输出信号以对像素电路进行外部补偿时，可以通过随机检测的功能消除出现在屏幕中的扫描线以及亮度偏差。显示输入电路200配置为响应于显示输入信号在显示时段将显示上拉信号输入到上拉节点Q。例如，显示输入电路200与显示输入信号端STU2、显示上拉信号端Dis_up和上拉节点Q电连接，配置为在显示输入信号端STU2提供的显示输入信号的控制下导通，使显示上拉信号端Dis_up和上拉节点Q电连接，从而使显示上拉信号端Dis_up提供的显示上拉信号输入到上拉节点Q，将上拉节点Q上拉为高电平。

输出电路300配置为在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OP。例如，输出电路300与上拉节点Q、复合输出信号端Com和输出端OP电连接，配置为在上拉节点Q的电平的控制下导通，使复合输出信号端Com提供的复合输出信号输出至输出端OP。例如，输出端OP的输出信号可以包括显示输出信号和消隐输出信号，其中显示输出信号和消隐输出信号可以是具有不同宽度和时序的相互独立的两个波形。例如，在显示时段，输出电路300在上拉节点Q的电平的控制下经由输出端OP输出显示输出信号，以驱动像素单元中的扫描晶体管，从而进行显示；在消隐时段，输出电路300在上拉节点Q的电平的控制下经由输出端OP输出消隐输出信号，以驱动像素单元中的感测晶体管，从而进行补偿检测。

下拉电路400配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端OP进行降噪。例如，下拉电路400与下拉节点QB、上拉节点Q和输出端OP连接，配置为在下拉节点QB的电平的控制下，使上拉节点Q和输出端OP与另行提供的电压端(例如，低电压端)电连接，从而将上拉节点Q和输出端OP下拉为非工作电平(例如，低电平)，以实现降噪。

第一下拉控制电路500配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。例如，第一下拉控制电路500与上拉节点Q和下拉节点QB电连接，配置为当上拉节点Q为高电平时将下拉节点QB下拉为低电平，当上拉节点Q为低电平时将下拉节点QB上拉为高电平。例如，第一下拉控制电路500可以为反相电路。图2为本公开一实施例提供的一种移位寄存器单元的消隐输入电路的示意框图。参考图2，消隐输入电路100包括第一节点N1和第二节点N2，以及还包括充电子电路110、补偿子电路120和隔离子电路130。

充电子电路110配置为响应于消隐控制信号将消隐输入信号输入到第一节点N1。例如，充电子电路110与消隐输入信号端STU1、消隐控制信号端Bcon和第一节点N1连接，配置为在消隐控制信号端Bcon提供的消隐控制信号的控制下导通，使消隐输入信号端STU1和第一节点N1电连接，从而将消隐输入信号输入到第一节点N1。例如，在一个示例中，充电子电路110在消隐控制信号的控制下导通，消隐输入信号此时为高电平，从而对第一节点N1充电，将第一节点N1上拉为高电平。

补偿子电路120配置为存储充电子电路110输入的消隐输入信号，并响应于第一时钟信号对第一节点N1的电平进行补偿，以及对第二节点N2的电平进行耦合控制。例如，补偿子电路120与第一节点N1、第二节点N2和第一时钟信号端CLKA连接，配置为存储写入到第一节点N1的消隐输入信号，并在第一时钟信号端CLKA提供的第一时钟信号的电平改变(例如，从低电平变为高电平)时，对第一节点N1的电平进行补偿(例如，将第一节点N1的电平进一步拉高至第一电平)，从而对第二节点N2的电平进行耦合控制。例如，补偿子电路120在第一节点N1的第一电平的控制下充分导通，使第一时钟信号被充分写入第二节点N2。例如，在一个示例中，由于第一时钟信号被充分写入第二节点N2，因此第二节点N2的电平等于第一时钟信号此时的高电平，即第二节点N2的电平达到预定值。当然，本公开的实施例不限于此，第二节点N2的电平也可以略小于第一时钟信号的高电平，只要能够控制隔离子电路130导通或充分导通即可。

隔离子电路130配置为在第二节点N2的电平的控制下，将消隐上拉信号输入到上拉节点Q。例如，隔离子电路130与第二节点N2、上拉节点Q和消隐上拉信号端Bla_up连接，配置为在第二节点N2的电平的控制下导通，使消隐上拉信号端Bla_up和上拉节点Q电连接，从而将消隐上拉信号端Bla_up提供的消隐上拉信号输入到上拉节点Q。例如，在一个示例中，隔离子电路130在第二节点N2的电平的控制下导通，消隐上拉信号此时为高电平，从而对上拉节点Q充电，将上拉节点Q上拉为高电平。例如，在补偿子电路120的作用下，第二节点N2的电平达到预定值，从而使隔离子电路130充分导通，使消隐上拉信号的高电平充分写入到上拉节点Q，进而使上拉节点Q的电平达到预定值。

通过上述方式，可以改善消隐时段中消隐输入电路100对上拉节点Q进行上拉时的阈值电压损失，避免影响上拉节点Q的电位，从而提高消隐输出信号的准确性。

图3为本公开一实施例提供的另一种移位寄存器单元的消隐输入电路的示意框图。参考图3，该实施例中消隐输入电路100还包括下拉子电路140，其他结构与图2中所示的消隐输入电路100基本相同。下拉子电路140配置为在下拉节点QB的电平的控制下，对第二节点N2的电平进行下拉。例如，下拉子电路140与第二节点N2和下拉节点QB连接，配置为在下拉节点QB的电平的控制下导通，使第二节点N2与另行提供的电压端(例如，低电压端)电连接，从而将第二节点N2下拉为低电平。需要说明的是，本公开的实施例中，下拉子电路140不局限于与下拉节点QB连接，也可以与另行提供的时钟信号端或其他适用的信号端连接，从而在时钟信号或其他适用的信号的控制下对第二节点N2进行下拉。

通过设置下拉子电路140，可以确保第二节点N2在需要为低电平时一直保持为低电平，从而确保隔离子电路130关闭，避免消隐上拉信号对上拉节点Q产生影响。例如，在一个示例中，在显示时段，通过下拉子电路140对第二节点N2进行下拉，以避免消隐上拉信号影响上拉节点Q的电位，从而实现正常的显示功能。

需要说明的是，本公开的实施例中，消隐输入电路100可以包括任意适用的子电路，不局限于上述充电子电路110、补偿子电路120、隔离子电路130和下拉子电路140，只要能实现相应功能即可。

图4为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图4，该实施例中移位寄存器单元10还包括消隐复位电路600和显示复位电路700，其他结构与图1所示的移位寄存器单元10基本相同。

消隐复位电路600配置为响应于消隐复位信号对上拉节点Q进行复位。例如，消隐复位电路600与消隐复位信号端TRST和上拉节点Q连接，配置为在消隐复位信号端TRST提供的消隐复位信号的控制下导通，使上拉节点Q与另行提供的电压端(例如，低电压端)电连接，从而对上拉节点Q复位。例如，在消隐时段，当输出电路300完成信号输出后，通过消隐复位电路600对上拉节点Q复位。需要说明的是，在本公开的实施例中，消隐复位电路600中的“消隐”仅是表示该电路和消隐时段有关，而并不限定该电路仅工作在消隐时段中，以下各实施例与此相同，不再赘述。

显示复位电路700配置为响应于显示复位信号对上拉节点Q进行复位。例如，显示复位电路700与显示复位信号端STD和上拉节点Q连接，配置为在显示复位信号端STD提供的显示复位信号的控制下导通，使上拉节点Q与另行提供的电压端(例如，低电压端)电连接，从而对上拉节点Q复位。例如，在显示时段，当输出电路300完成信号输出后，通过显示复位电路700对上拉节点Q复位。

图5为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图5，该实施例中移位寄存器单元10还包括第二下拉控制电路800，其他结构与图4所示的移位寄存器单元10基本相同。第二下拉控制电路800配置为响应于第一时钟信号或显示输入信号对下拉节点QB的电平进行控制。例如，第二下拉控制电路800与第一时钟信号端CLKA、显示输入信号端STU2和下拉节点QB连接，配置为在第一时钟信号端CLKA提供的第一时钟信号或显示输入信号端STU2提供的显示输入信号的控制下导通，使下拉节点QB与另行提供的电压端(例如，低电压端)电连接，从而将下拉节点QB下拉为低电平。

例如，在消隐时段，第二下拉控制电路800响应于第一时钟信号对下拉节点QB进行下拉；在显示时段，第二下拉控制电路800响应于显示输入信号对下拉节点QB进行下拉。当然，本公开的实施例不限于此，第二下拉控制电路800也可以仅在消隐时段或仅在显示时段对下拉节点QB进行下拉。通过设置第二下拉控制电路800，可以确保下拉节点QB处于低电平，有助于消隐输入电路100或显示输入电路200将高电平写入上拉节点Q，使上拉节点Q的电平达到预定值，因此可防止晶体管阈值电压漂移后影响输出信号，增强了电路的信赖性。

图6为图4中所示的移位寄存器单元的一种具体实现示例的电路图。在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。

参考图6，该移位寄存器单元10包括第一至第十五晶体管M1-M15，以及还包括第一电容C1和第二电容C2。

消隐输入电路100包括充电子电路110、补偿子电路120、隔离子电路130和下拉子电路140。充电子电路110可以实现为第一晶体管M1。第一晶体管M1的栅极配置为和随机信号端OE连接以接收随机信号(这里，将随机信号端OE作为前述的消隐控制信号端Bcon，将随机信号作为前述的消隐控制信号)，第一晶体管M1的第一极配置为和消隐输入信号端STU1连接以接收消隐输入信号，第一晶体管M1的第二极配置为和第一节点N1连接。当随机信号为有效电平(例如，高电平)时，第一晶体管M1导通，从而将消隐输入信号写入第一节点N1。例如，此时消隐输入信号为高电平，以对第一节点N1充电。

补偿子电路120可以实现为第二晶体管M2和第一电容C1。第二晶体管M2的栅极配置为和第一节点N1连接，第二晶体管M2的第一极配置为和第一时钟信号端CLKA连接以接收第一时钟信号，第二晶体管M2的第二极配置为和第二节点N2连接。第一电容C1的第一极配置为和第一节点N1连接，第一电容C1的第二极配置为和第二节点N2连接。当消隐输入信号被写入到第一节点N1后，第一节点N1被充电至高电平，第一电容C1存储该高电平并将第一节点N1维持在高电平，以在后续阶段使用。并且，第二晶体管M2导通，将第一时钟信号写入第二节点N2。当第一时钟信号由低电平变为高电平时，由于第一电容C1的自举作用，第一节点N1的电平被进一步抬升至第一电平，使第二晶体管M2充分导通，从而使第一时钟信号的高电平充分写入第二节点N2，以使第二节点N2的电平达到预定值，例如等于第一时钟信号的高电平。

隔离子电路130可以实现为第三晶体管M3。第三晶体管M3的栅极配置为和第二节点N2连接，第三晶体管M3的第一极配置为和第一电压端VDD连接以接收第一电压(这里，第一电压端VDD相当于消隐上拉信号端Bla_up，将第一电压作为消隐上拉信号)，第三晶体管M3的第二极配置为和上拉节点Q连接。当第二节点N2为高电平(例如，该高电平达到预定值)时，第三晶体管M3充分或近似充分导通，将第一电压写入上拉节点Q，从而使上拉节点Q的电平为高电平。

下拉子电路140可以实现为第四晶体管M4。第四晶体管M4的栅极配置为和下拉节点QB连接，第四晶体管M4的第一极配置为和第二节点N2连接，第四晶体管M4的第二极配置为和第二电压端VGL2连接以接收第二电压。当下拉节点QB为高电平时，第四晶体管M4导通，将第二节点N2下拉为低电平，从而确保第三晶体管M3截止，以避免在显示时段中消隐上拉信号(例如，第一电压端VDD的第一电压)对上拉节点Q产生影响。

例如，第一电压端VDD配置为提供直流高电平信号，将该直流高电平信号称为第一电压；第二电压端VGL2配置为提供直流低电平信号，例如接地，将该直流低电平信号称为第二电压。以下各实施例与此相同，不再赘述。

显示输入电路200可以实现为第五晶体管M5。第五晶体管M5的栅极配置为和显示输入信号端STU2连接以接收显示输入信号，第五晶体管M5的第一极配置为和第一电压端VDD连接以接收第一电压(这里，第一电压端VDD相当于显示上拉信号端Dis_up，将第一电压作为显示上拉信号)，第五晶体管M5的第二极配置为和上拉节点Q连接。当显示输入信号为有效电平(例如，高电平)时，第五晶体管M5导通，从而将第一电压写入上拉节点Q，使上拉节点Q为高电平。

例如，在一个示例中，输出电路300的输出端OP包括至少一个移位信号输出端CR和至少一个像素扫描信号输出端Out，以提高该移位寄存器单元10的驱动能力。例如，移位信号输出端CR用于为下一级移位寄存器单元10提供消隐输入信号，像素扫描信号输出端Out用于为像素电路提供驱动信号。移位信号输出端CR和像素扫描信号输出端Out的输出信号相同。

输出电路300可以实现为第六晶体管M6、第七晶体管M7和第二电容C2。第六晶体管M6的栅极配置为和上拉节点Q连接，第六晶体管M6的第一极配置为和第二时钟信号端CLKB连接以接收第二时钟信号(这里，第二时钟信号端CLKB相当于复合输出信号端Com，将第二时钟信号作为复合输出信号)，第六晶体管M6的第二极配置为和移位信号输出端CR连接。第七晶体管M7的栅极配置为和上拉节点Q连接，第七晶体管M7的第一极配置为和第二时钟信号端CLKB连接以接收第二时钟信号作为复合输出信号，第七晶体管M7的第二极配置为和像素扫描信号输出端Out连接。第二电容C2的第一极配置为和上拉节点Q连接，第二电容C2的第二极配置为和第六晶体管M6的第二极连接。当然，本公开的实施例不限于此，例如，在另一个示例中，第二电容C2的第二极也可以和第七晶体管M7的第二极连接。当上拉节点Q为有效电平(例如，高电平)时，第六晶体管M6和第七晶体管M7均导通，从而分别将第二时钟信号输出到移位信号输出端CR和像素扫描信号输出端Out。

下拉电路400可以实现为第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极配置为和下拉节点QB连接，第八晶体管M8的第一极配置为和上拉节点Q连接，第八晶体管M8的第二极配置为和第三电压端VGL1连接以接收第三电压。第九晶体管M9的栅极配置为和下拉节点QB连接，第九晶体管M9的第一极配置为和移位信号输出端CR连接，第九晶体管M9的第二极配置为和第三电压端VGL1连接以接收第三电压。第十晶体管M10的栅极配置为和下拉节点QB连接，第十晶体管M10的第一极配置为和像素扫描信号输出端Out连接，第十晶体管M10的第二极配置为和第四电压端连接以接收第四电压(这里，将第二电压端VGL2作为第四电压端，将第二电压作为第四电压)。

例如，第三电压端VGL1配置为提供直流低电平信号，例如接地，将该直流低电平信号称为第三电压，以下各实施例与此相同，不再赘述。例如，在一个示例中，第三电压端VGL1的第三电压低于第二电压端VGL2的第二电压；在另一个示例中，第三电压端VGL1的第三电压等于第二电压端VGL2的第二电压。第三电压和第二电压可以相同也可以不同，这可以根据实际需求而定。

当下拉节点QB为有效电平(例如，高电平)时，第八晶体管M8、第九晶体管M9和第十晶体管M10均导通，使上拉节点Q和移位信号输出端CR与第三电压端VGL1电连接，使像素扫描信号输出端Out与第二电压端VGL2电连接，从而对上拉节点Q、移位信号输出端CR和像素扫描信号输出端Out降噪。需要说明的是，本公开的实施例中，当移位信号输出端CR和/或像素扫描信号输出端Out为多个时，下拉电路400也相应地包括多个与移位信号输出端CR和/或像素扫描信号输出端Out对应连接的晶体管，以对多个移位信号输出端CR和/或像素扫描信号输出端Out进行降噪。

第一下拉控制电路500可以实现为第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十一晶体管M11的栅极和第一极连接且配置为和第五电压端VDD_A连接以接收第五电压，第十一晶体管M11的第二极配置为和下拉节点QB连接。第十二晶体管M12的栅极和第一极连接且配置为和第六电压端VDD_B连接以接收第六电压，第十二晶体管M12的第二极配置为和下拉节点QB连接。第十三晶体管M13的栅极配置为和上拉节点Q连接，第十三晶体管M13的第一极配置为和下拉节点QB连接，第十三晶体管M13的第二极配置为和第三电压端VGL1连接以接收第三电压。

例如，在一个示例中，第五电压端VDD_A和第六电压端VDD_B配置为交替提供直流高电平信号，从而使第十一晶体管M11和第十二晶体管M12交替导通，以避免晶体管长期导通引起的性能漂移。例如，当第五电压端VDD_A提供高电平信号时，第六电压端VDD_B提供低电平信号，此时第十一晶体管M11导通，第十二晶体管M12截止；当第六电压端VDD_B提供高电平信号时，第五电压端VDD_A提供低电平信号，此时第十二晶体管M12导通，第十一晶体管M11截止。例如，将第五电压端VDD_A提供的信号称为第五电压，将第六电压端VDD_B提供的信号称为第六电压，以下各实施例与此相同，不再赘述。

当上拉节点Q为有效电平(例如，高电平)时，第十三晶体管M13导通，通过设计第十三晶体管M13与导通的第十一晶体管M11或第十二晶体管M12的沟道宽长比，可以将下拉节点QB下拉为低电平。当上拉节点Q为低电平时，第十三晶体管M13截止，此时，导通的第十一晶体管M11或第十二晶体管M12将第五电压端VDD_A或第六电压端VDD_B提供的高电平信号写入下拉节点QB，以将下拉节点QB上拉至高电平。

消隐复位电路600可以实现为第十四晶体管M14。第十四晶体管M14的栅极配置为和消隐复位信号端TRST连接以接收消隐复位信号，第十四晶体管M14的第一极配置为和上拉节点Q连接，第十四晶体管M14的第二极配置为和第三电压端VGL1连接以接收第三电压。例如，在消隐时段，当消隐复位信号为有效电平(例如，高电平)时，第十四晶体管M14导通，使上拉节点Q与第三电压端VGL1电连接，从而对上拉节点Q复位。

显示复位电路700可以实现为第十五晶体管M15。第十五晶体管M15的栅极配置为和显示复位信号端STD连接以接收显示复位信号，第十五晶体管M15的第一极配置为和上拉节点Q连接，第十五晶体管M15的第二极配置为和第三电压端VGL1连接以接收第三电压。例如，在显示时段，当显示复位信号为有效电平(例如，高电平)时，第十五晶体管M15导通，使上拉节点Q与第三电压端VGL1电连接，从而对上拉节点Q复位。

图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图。参考图7，该移位寄存器单元10包括第一至第十七晶体管M1-M17，以及还包括第一电容C1和第二电容C2。第一至第十五晶体管M1-M15、第一电容C1和第二电容C2的连接关系与图6所示的移位寄存器单元10基本相同，此处不再赘述。

第二下拉控制电路800可以实现为第十六晶体管M16和第十七晶体管M17。第十六晶体管M16的栅极配置为和第一时钟信号端CLKA连接以接收第一时钟信号，第十六晶体管M16的第一极配置为和下拉节点QB连接，第十六晶体管M16的第二极配置和第三电压端VGL1连接以接收第三电压。第十七晶体管M17的栅极配置为和显示输入信号端STU2连接以接收显示输入信号，第十七晶体管M17的第一极配置为和下拉节点QB连接，第十七晶体管M17的第二极配置为和第三电压端VGL1连接以接收第三电压。在消隐时段，当第一时钟信号为有效电平(例如，高电平)时，第十六晶体管M16导通，使下拉节点QB与第三电压端VGL1电连接，从而将下拉节点QB下拉为低电平。在显示时段，当显示输入信号为有效电平(例如，高电平)时，第十七晶体管M17导通，使下拉节点QB与第三电压端VGL1电连接，从而将下拉节点QB下拉为低电平。

需要说明的是，本公开的实施例中，消隐输入电路100、显示输入电路200、输出电路300、下拉电路400、第一下拉控制电路500、消隐复位电路600、显示复位电路700和第二下拉控制电路800的具体实现方式不局限于上面描述的方式，可以为任意适用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。

图8为图5中所示的移位寄存器单元的另一种具体实现示例的电路图。参考图8，该实施例的移位寄存器单元10包括多个防漏电电路、2个下拉节点(第一下拉节点QB_A和第二下拉节点QB_B)、2个像素扫描信号输出端(第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2)，其他结构与图7中所示的移位寄存器单元10基本相同。

在图7所示的移位寄存器单元10中，可以利用第一电容C1维持第一节点N1的高电平，利用第二电容C2维持上拉节点Q的高电平，此时，存在一些晶体管其第一极连接上拉节点Q和/或第一节点N1，第二极连接低电平的信号线。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的现象，从而使得该电路对上拉节点Q和/或第一节点N1的高电平的维持效果变差。因此，图8所示的移位寄存器单元10增加了多个防漏电电路，以改善对上拉节点Q和/或第一节点N1的高电平的维持效果。

例如，参考图8，第一防漏电电路可以实现为第一防漏电晶体管M1_b和第二防漏电晶体管M1_c，配置为在第一节点N1为高电平时，防止第一节点N1处的电荷经由第一晶体管M1漏电到消隐输入信号端STU1。第一防漏电晶体管M1_b的栅极连接到第一晶体管M1的栅极(随机信号端OE)，第一极连接到第一晶体管M1的第二极，第二极连接到第一节点N1。第二防漏电晶体管M1_c的栅极连接到第一节点N1，第一极连接到第一电压端VDD，第二极连接到第一防漏电晶体管M1_b的第一极。

当第一节点N1为高电平时，第二防漏电晶体管M1_c在第一节点N1的控制下导通，并将第一电压(高电压)写入到第一防漏电晶体管M1_b的第一极，从而使第一防漏电晶体管M1_b的第一极和第二极都处于高电平的状态，以防止第一节点N1处的电荷通过第一防漏电晶体管M1_b漏电。此时，由于第一晶体管M1的栅极与第一防漏电晶体管M1_b的栅极连接，因此第一防漏电晶体管M1_b和第一晶体管M1的结合可以实现与前述的第一晶体管M1相同的功能，并同时具有防漏电的效果。

类似地，对于连接到上拉节点Q的第八晶体管M8、第十四晶体管M14、第十五晶体管M15和第二十二晶体管M22，也可以采用与前述原理相同的防漏电电路以实现防漏电的效果。例如，第二防漏电电路可以实现为第三防漏电晶体管M8_b、第四防漏电晶体管M14_b、第五防漏电晶体管M15_b、第六防漏电晶体管22_b和第七防漏电晶体管M23。第二防漏电电路的连接方式与前述第一防漏电电路类似，此处不再赘述。

当上拉节点Q为高电平时，第七防漏电晶体管M23导通，使防漏电节点OFF为高电平，从而使第三防漏电晶体管M8_b、第四防漏电晶体管M14_b、第五防漏电晶体管M15_b、第六防漏电晶体管M22_b各自的第一极和第二极都处于高电平状态，以防止上拉节点Q处的电荷漏电。此时，第八晶体管M8、第十四晶体管M14、第十五晶体管M15和第二十二晶体管M22与第二防漏电电路的结合可以实现与前述的第八晶体管M8、第十四晶体管M14、第十五晶体管M15相同的功能，且具有防漏电效果。

需要说明的是，本领域技术人员可以理解，根据本公开的实施例提供的具有防漏电功能的电路的实施例，可以根据实际情况选择移位寄存器单元10中的一个或多个晶体管增加防漏电的电路结构。图8仅示出了包括防漏电电路的一种示例性的电路结构，而不构成对本公开实施例的限制。

如图8所示，该移位寄存器单元10包括2个下拉节点，即第一下拉节点QB_A和第二下拉节点QB_B。相应地，第十一晶体管M11和第十三晶体管M13共同控制第一下拉节点QB_A的电平，第十二晶体管M12和第二十四晶体管M24共同控制第二下拉节点QB_B的电平。由于第五电压端VDD_A和第六电压端VDD_B交替提供高电平信号，因此当上拉节点Q为低电平时，第一下拉节点QB_A和第二下拉节点QB_B交替为高电平；当上拉节点Q为高电平时，第一下拉节点QB_A和第二下拉节点QB_B均为低电平。通过这种方式，可以防止晶体管的阈值电压漂移。关于上述2个下拉节点的电路连接方式和相关工作原理可以参考常规的双下拉节点移位寄存器单元，此处不再赘述。

相应地，第二下拉控制电路800也实现为两组晶体管，第二十五晶体管M25、第二十六晶体管M26和第二十七晶体管M27为一组，第十六晶体管M16、第十七晶体管M17和第二十八晶体管M28为另一组，上述两组晶体管分别与第一下拉节点QB_A和第二下拉节点QB_B连接，以分别对第一下拉节点QB_A和第二下拉节点QB_B进行下拉。例如，第十六晶体管M16和第二十八晶体管M28串联在第二下拉节点QB_B和第三电压端VGL1之间，第十六晶体管M16的栅极和第一时钟信号端CLKA连接，第二十八晶体管M28的栅极和第一节点N1连接。

当第一时钟信号和第一节点N1均为有效电平(例如，高电平)时，第十六晶体管M16和第二十八晶体管M28均导通，从而将第二下拉节点QB_B下拉为低电平。第二下拉控制电路800对第一下拉节点QB_A的下拉控制方式与第二下拉节点QB_B类似，此处不再赘述。例如，在多个移位寄存器单元10级联的情形下，上述方式可以使进行输出的移位寄存器单元10的第一下拉节点QB_A和第二下拉节点QB_B被拉低，而其他级移位寄存器单元10的第一下拉节点QB_A和第二下拉节点QB_B不会被拉低，以避免其他级移位寄存器单元10的移位信号输出端CR、第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2处于浮置状态，从而减小输出信号的噪声。

该移位寄存器单元10包括2个像素扫描信号输出端，即第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2。第一像素扫描信号输出端Out1的连接方式与前述的像素扫描信号输出端Out类似。第二像素扫描信号输出端Out2与第二十晶体管M20的第二极连接，第二十晶体管M20的栅极与上拉节点Q连接，第二十晶体管M20的第一极与第三时钟信号端CLKC连接。第三电容C3连接在第二十晶体管M20的栅极与第二极之间。

当上拉节点Q为高电平时，第七晶体管M7和第二十晶体管M20导通，第二时钟信号端CLKB的第二时钟信号输出到第一像素扫描信号输出端Out1，第三时钟信号端CLKC的第三时钟信号输出到第二像素扫描信号输出端Out2。例如，在一个示例中，第二时钟信号端CLKB和第三时钟信号端CLKC提供的时钟信号相同，因此第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2输出的信号相同，以进一步提高驱动能力。例如，在另一个示例中，第二时钟信号端CLKB和第三时钟信号端CLKC提供的信号不同，从而使得第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2输出的信号不同，以便为像素单元提供多种驱动信号。

相应地，为了对第二像素扫描信号输出端Out2进行下拉降噪，需要设置2个晶体管M21_a和M21_b，且其栅极分别与第一下拉节点QB_A和第二下拉节点QB_B连接。同样地，晶体管M9和M18的栅极分别与第一下拉节点QB_A和第二下拉节点QB_B连接，以对移位信号输出端CR进行下拉降噪。晶体管M10和M19的栅极分别与第一下拉节点QB_A和第二下拉节点QB_B连接，以对第一像素扫描信号输出端Out1进行下拉降噪。相应地，晶体管M4_a和M4_b的栅极分别与第一下拉节点QB_A和第二下拉节点QB_B连接，以对第二节点N2进行下拉控制。

图9A-9C为本公开一实施例提供的一种移位寄存器单元的消隐输入电路的具体实现示例的电路图。参考图9A，该消隐输入电路100具有防漏电电路，以防止第一节点N1漏电，防漏电电路的工作原理与前述的防漏电电路类似，此处不再赘述。与图7所示的实施例不同，在该示例中，第四晶体管M4的栅极配置为和第四时钟信号端CLKD连接以接收第四时钟信号，并在第四时钟信号的控制下对第二节点N2进行下拉。需要说明的是，本公开的实施例不限于此，第四晶体管M4的栅极可以连接到下拉节点QB、第四时钟信号端CLKD或其他适用的信号端，只要能控制第四晶体管M4导通并对第二节点N2进行下拉即可。参考图9B，与图9A所示的消隐输入电路100相比，该示例中的第四晶体管M4的栅极的控制方式不同。通过晶体管M4_1和M4_2构成的电路结构，当第四时钟信号端CLKD提供高电平时，第四晶体管M4的栅极为高电平，第四晶体管M4导通，从而对第二节点N2进行下拉。参考图9C，与图9A所示的消隐输入电路100相比，该示例中的消隐输入电路100还包括针对第三晶体管M3的防漏电电路，以防止上拉节点Q漏电，防漏电电路的工作原理与前述的防漏电电路类似，此处不再赘述。并且，在该示例中，第三晶体管M3的第一极与第五时钟信号端CLKE连接，以接收第五时钟信号作为消隐上拉信号。

图10为本公开一实施例提供的一种移位寄存器单元的显示输入电路的具体实现示例的电路图。参考图10(1)，在一个示例中，第五晶体管M5的栅极与第一极连接，且配置为和显示输入信号端STU2连接。参考图10(2)，与图10(1)所示的连接方式相比，该示例增加了防漏电电路，以防止上拉节点Q漏电。参考图10(3)，与图6所示的移位寄存器单元10中的显示输入电路200相比，在第五晶体管M5和上拉节点Q之间串联了二极管连接方式的晶体管M5_b，也可以起到防漏电的作用。

图11为本公开一实施例提供的一种移位寄存器单元的第二下拉控制电路的具体实现示例的电路图。参考图11(1)，与图8所示的移位寄存器单元10中的第二下拉控制电路800相比，在该示例中，省略了图8中的第二十六晶体管M26和第二十八晶体管M28。该示例的第二下拉控制电路800可以实现相应功能，且简化了电路结构。参考图11(2)，与图11(1)所示的电路相比，在该示例中，省略了晶体管M25和M16，因此该示例中的第二下拉控制电路800仅在显示时段响应于显示输入信号端STU2提供的显示输入信号的对第一下拉节点QB_A和第二下拉节点QB_B进行下拉，而在消隐时段不进行下拉，从而在简化电路结构的同时不影响显示效果。

需要说明的是，本公开的实施例中，第一电容C1、第二电容C2和第三电容C3可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1、第二电容C2和第三电容C3也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。第一电容C1、第二电容C2和第三电容C3的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储相应的电平即可。

需要注意的是，在本公开的各个实施例的说明中，第一节点N1、第二节点N2、上拉节点Q、下拉节点QB、第一下拉节点QB_A、第二下拉节点QB_B和防漏电节点OFF并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。

另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。

在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。

图12为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图12所示的信号时序图，对图6所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。

在图12中以及下面的描述中，1F表示栅极驱动电路显示一帧画面过程中移位寄存器单元10工作的时序，DS表示一帧的显示时段，BL表示一帧的消隐时段。STU1、STU2、TRST、OE、VDD_A、VDD_B、CLKA、CLKB、Out、CR等既用于表示相应的信号端，也用于表示相应的信号。以下各实施例与此相同，不再赘述。

在初始阶段0(图中未示出)，随机信号OE和消隐复位信号TRST均为高电平。第一晶体管M1导通，此时消隐输入信号STU1为低电平，从而对第一节点N1进行复位。第十四晶体管M14导通，从而对上拉节点Q进行复位。例如，当多个移位寄存器单元10级联时，该阶段可以对多个移位寄存器单元10的第一节点N1和上拉节点Q进行全局复位。

在显示时段DS，在第一阶段1，显示输入信号STU2和第六电压VDD_B为高电平。第五晶体管M5导通，将上拉节点Q上拉为高电平。第六晶体管M6和第七晶体管M7在上拉节点Q的控制下导通，将第二时钟信号CLKB输出至移位信号输出端CR和像素扫描信号输出端Out。由于此时第二时钟信号CLKB为低电平，因此移位信号输出端CR和像素扫描信号输出端Out均输出低电平。第十三晶体管M13导通，第十二晶体管M12导通，由于第十三晶体管M13和第十二晶体管M12的分压作用，使下拉节点QB为低电平。

在第二阶段2，随机信号OE和消隐输入信号STU1为高电平，第一晶体管M1导通，将第一节点N1上拉至高电平，并被第一电容C1存储。第二晶体管M2在第一节点N1的控制下导通，将第一时钟信号CLKA写入第二节点N2。由于此时第一时钟信号CLKA为低电平，因此第二节点N2也为低电平，从而使第三晶体管M3截止。在该阶段中，第一电容C1存储了第一节点N1的高电平信号并保持到一帧的显示时段结束，以用于在消隐时段使用。上拉节点Q保持为高电平，第六晶体管M6和第七晶体管M7保持导通，并保持输出低电平信号。

在第三阶段3，第二时钟信号CLKB由低电平变为高电平，由于第二电容C2的自举作用，上拉节点Q的电位进一步升高，第六晶体管M6和第七晶体管M7充分导通，第二时钟信号CLKB的高电平输出至移位信号输出端CR和像素扫描信号输出端Out。

在第四阶段4，第二时钟信号CLKB变为低电平，由于第二电容C2的自举作用，上拉节点Q的电位有所降低但仍然保持高电平，第六晶体管M6和第七晶体管M7保持导通，第二时钟信号CLKB的低电平输出至移位信号输出端CR和像素扫描信号输出端Out以完成输出信号的复位。

在第五阶段5，显示复位信号STD(图中未示出)为高电平，第十五晶体管M15导通，从而对上拉节点Q进行复位，使上拉节点Q变为低电平。第六晶体管M6和第七晶体管M7截止。第十三晶体管M13截止，下拉节点QB被导通的第十二晶体管M12上拉为高电平。第八晶体管M8在下拉节点QB的高电平的作用下导通，以进一步对上拉节点Q降噪。第九晶体管M9和第十晶体管M10也在下拉节点QB的高电平的作用下导通，从而对移位信号输出端CR和像素扫描信号输出端Out降噪。第四晶体管M4在下拉节点QB的高电平的作用下导通，从而对第二节点N2进行下拉，以确保第三晶体管M3截止。在显示时段DS的后续阶段中，下拉节点QB保持为高电平，第四晶体管M4保持导通，从而使第三晶体管M3保持截止，以避免通过第三晶体管M3向上拉节点Q写入噪声。

在上述各个阶段，第三晶体管M3由于第二节点N2一直保持低电平而处于截止状态，从而隔离了第一电压端VDD和上拉节点Q，以避免第一电压影响上拉节点Q的电平，进而影响显示时段的输出信号。上拉节点Q的电平呈塔状波形，移位信号输出端CR的输出信号的上拉和复位都通过第六晶体管M6实现，像素扫描信号输出端Out的输出信号的上拉和复位都通过第七晶体管M7实现，第九晶体管M9和第十晶体管M10对移位信号输出端CR和像素扫描信号输出端Out的输出信号起辅助下拉的作用，因此可以减小第九晶体管M9和第十晶体管M10的体积，有利于减小电路版图的面积。

在消隐时段BL，在第六阶段6，第一节点N1保持在显示时段写入的高电平，第二晶体管M2保持导通。第一时钟信号CLKA变为高电平，由于第一电容C1的自举作用，第一节点N1的电平进一步升高至第一电平，例如，第一电平高于第一电压VDD。因此，在显示时段中对第一节点N1充电时由于第一晶体管M1而损失的阈值电压被补偿。第一节点N1的高电平使得第二晶体管M2充分导通，第一时钟信号CLKA的高电平充分写入第二节点N2，例如，使得第二节点N2的电平等于第一时钟信号CLKA的高电平。第三晶体管M3在第二节点N2的高电平的控制下导通，将上拉节点Q上拉为高电平。第六晶体管M6和第七晶体管M7导通，将第二时钟信号CLKB输出至移位信号输出端CR和像素扫描信号输出端Out。此时第二时钟信号CLKB为低电平，因此移位信号输出端CR和像素扫描信号输出端Out均输出低电平。第十三晶体管M13导通，第十二晶体管M12导通，由于第十三晶体管M13和第十二晶体管M12的分压作用，使下拉节点QB为低电平。

在第七阶段7，第一时钟信号CLKA变为低电平，第三晶体管M3截止，使得上拉节点Q不会通过第三晶体管M3漏电。第六晶体管M6和第七晶体管M7保持导通。第二时钟信号CLKB变为高电平，由于第二电容C2的自举作用，上拉节点Q的电位进一步升高，第六晶体管M6和第七晶体管M7充分导通，第二时钟信号CLKB的高电平输出至移位信号输出端CR和像素扫描信号输出端Out。

在第八阶段8，第二时钟信号CLKB变为低电平，由于第二电容C2的自举作用，上拉节点Q的电位有所降低但仍然保持高电平，第六晶体管M6和第七晶体管M7保持导通，第二时钟信号CLKB的低电平输出至移位信号输出端CR和像素扫描信号输出端Out以完成输出信号的复位。

在第九阶段9(消隐时段BL的末段)，消隐复位信号TRST和随机信号OE为高电平，第十四晶体管M14和第一晶体管M1导通，从而对上拉节点Q和第一节点N1复位。这样可以使第一节点N1保持为高电平的时间较短，以降低与第一节点N1连接的晶体管阈值电压漂移(例如正漂)的风险，有助于提高该电路的信赖性。

在该实施例中，消隐输入电路100可以对第一节点N1的电平进行补偿，以补偿在对第一节点N1充电过程中产生的阈值电压损失，并对第二节点N2的电平进行耦合控制，使第二节点N2的电平达到预定值(例如，等于或略小于第一时钟信号CLKA的高电平)，从而在第二节点N2的电平的控制下使上拉节点Q的电平也达到预定值(例如，等于或略小于第一电压VDD)，以避免阈值电压的损失影响上拉节点Q的电平，进而提高消隐输出信号的准确性。通过仿真可知，将各个晶体管的阈值电压设置为+10V，将第一时钟信号CLKA的高电平设置为+24V，则图6所示的移位寄存器单元10的第二节点N2的电平可以达到+24V，即等于第一时钟信号CLKA的高电平。第一节点N1的电平在第一电容C1的自举作用下可以升高至+35V以上。

图13为本公开一实施例提供的另一种移位寄存器单元的信号时序图。例如，在该实施例中，移位寄存器单元10的消隐输入电路100实现为图9A所示的电路结构，移位寄存器单元10的其他结构与图6所示的移位寄存器单元10基本相同。第四晶体管M4的栅极与第四时钟信号端CLKD连接以接收第四时钟信号。例如，在图13中以及下文的说明中，CLKD既用于表示第四时钟信号端，也用于表示第四时钟信号。如图13所示，在显示时段DS，第四时钟信号CLKD一直保持为高电平，第四晶体管M4保持导通，从而对第二节点N2持续下拉，以确保第三晶体管M3在显示时段处于截止状态。在消隐时段，第四时钟信号CLKD变为低电平，第四晶体管M4截止。因此，第二节点N2可以在第一时钟信号CLKA的作用下被拉高，使第三晶体管M3导通，从而将上拉节点Q上拉为高电平。该移位寄存器单元10在图13所示的时序下的工作原理与上文描述的工作原理基本相同，此处不再赘述。

本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。该栅极驱动电路的电路结构简单，可以改善消隐时段中消隐输入电路对上拉节点进行上拉时的阈值电压损失，避免影响上拉节点的电位，从而提高消隐输出信号的准确性。

图14为本公开一实施例提供的一种栅极驱动电路的示意框图。参考图14，该栅极驱动电路20包括多个级联的移位寄存器单元(A1、A2、A3、A4等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。

例如，在一个示例中，每四级移位寄存器单元共用同一充电子电路110、同一补偿子电路120和同一下拉子电路140，以简化电路结构，有利于实现窄边框。例如，当移位寄存器单元实现为图8所示的电路时，每四级移位寄存器单元共用晶体管M1、M1_b、M1_c、M2、M4_a、M4_b和第一电容C1，而每一级移位寄存器单元各自具有第三晶体管M3(隔离子电路130)，且第二节点N2连接到该四级移位寄存器单元中的每一个第三晶体管M3的栅极。在消隐时段，当第二节点N2为高电平时，该四级移位寄存器单元同时输出消隐输出信号，即同时进行补偿检测。

例如，参考图14和图15A，第一级移位寄存器单元A1包括晶体管M1、M1_b、M1_c、M2、M4_a、M4_b和第一电容C1，以及还包括第三晶体管M3<n>。第二至第四级移位寄存器单元A2-A4分别包括第三晶体管M3<n+1>、M3<n+2>和M3<n+3>，且栅极均连接到第一级移位寄存器单元A1中的第二节点N2。当第二节点N2为高电平时，上述4个移位寄存器单元A1-A4中的第三晶体管M3<n>、M3<n+1>、M3<n+2>和M3<n+3>均导通，从而将上述4个移位寄存器单元A1-A4中的上拉节点Q<n>、Q<n+1>、Q<n+2>和Q<n+3>均上拉至高电平，以进一步输出消隐输出信号。

图15B为共用情形下的另一种实现示例的电路图，充电子电路110、补偿子电路120和下拉子电路140实现为图9A所示的电路结构，其他部分与图15A所示的电路基本相同，此处不再赘述。图15C为共用情形下的再一种实现示例的电路图，与图15B的示例相比，各级移位寄存器单元的隔离子电路130增加了防漏电电路，以防止上拉节点Q<n>、Q<n+1>、Q<n+2>和Q<n+3>漏电。并且，各级移位寄存器单元的第三晶体管M3<n>、M3<n+1>、M3<n+2>和M3<n+3>的第一极均与第五时钟信号端CLKE连接，以接收第五时钟信号作为消隐上拉信号。

需要说明的是，本公开的实施例中，共用同一充电子电路110、同一补偿子电路120和同一下拉子电路140的移位寄存器单元的数量不受限制，可以为任意个数，上文以4个为例进行说明，但这并不构成对本公开的限制。并且，共用上述子电路的多个移位寄存器单元可以是相邻的，也可以是不相邻的，本公开的实施例对此不作限制。

在图14所示的栅极驱动电路20中，每四级移位寄存器单元共用同一充电子电路110、同一补偿子电路120和同一下拉子电路140，且各个共用的子电路设置在第4n-3级移位寄存器单元中，n为大于0的整数。各个移位寄存器单元采用如图8所示的电路结构。该栅极驱动电路20的具体级联关系如下。

例如，每个移位寄存器单元具有消隐输入信号端STU1、显示输入信号端STU2、显示复位信号端STD、移位信号输出端CR、第一像素扫描信号输出端Out1、第二像素扫描信号输出端Out2、消隐复位信号端TRST、第二时钟信号端CLKB和第三时钟信号端CLKC等。第4n-3级移位寄存器单元还具有随机信号端OE和第一时钟信号端CLKA。例如，第4n-3级移位寄存器单元的随机信号端OE和随机信号线OE_1连接，第4n-3级移位寄存器单元的第一时钟信号端CLKA和第一时钟线CLKA_1连接。每一级移位寄存器单元的消隐复位信号端TRST和消隐复位线TRST_1连接。

除第一级以外，第n+1级移位寄存器单元的消隐输入信号端STU1和第n级移位寄存器单元的移位信号输出端CR连接。除第一级和第二级以外，第n+2级移位寄存器单元的显示输入信号端STU2和第n级移位寄存器单元的移位信号输出端CR连接。除最后三级以外，第n级移位寄存器单元的显示复位信号端STD和第n+3级移位寄存器单元的移位信号输出端CR连接。例如，第一级移位寄存器单元A1的消隐输入信号端STU1和显示输入信号端STU2与触发信号线STU连接，第二级移位寄存器单元A2的显示输入信号端STU2也与触发信号线STU连接。最后三级移位寄存器单元的显示复位信号端STD与另行提供的复位信号线连接。每个移位寄存器单元的第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2与对应行的像素单元连接，以向该行像素单元输出驱动信号。

例如，该栅极驱动电路20还包括第一子时钟信号线CLKB_1、第二子时钟信号线线CLKB_2、第三子时钟信号线线CLKB_3和第四子时钟信号线线CLKB_4，各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。第4n-3级移位寄存器单元的第二时钟信号端CLKB和第一子时钟信号线CLKB_1连接，第4n-2级移位寄存器单元的第二时钟信号端CLKB和第二子时钟信号线CLKB_2连接，第4n-1级移位寄存器单元的第二时钟信号端CLKB和第三子时钟信号线CLKB_3连接，第4n级移位寄存器单元的第二时钟信号端CLKB和第四子时钟信号线CLKB_4连接。

例如，该栅极驱动电路20还包括第五子时钟信号线CLKC_1、第六子时钟信号线线CLKC_2、第七子时钟信号线线CLKC_3和第八子时钟信号线线CLKC_4，各级移位寄存器单元与上述各子时钟信号线的连接方式如下并以此类推。第4n-3级移位寄存器单元的第三时钟信号端CLKC和第五子时钟信号线CLKC_1连接，第4n-2级移位寄存器单元的第三时钟信号端CLKC和第六子时钟信号线CLKC_2连接，第4n-1级移位寄存器单元的第三时钟信号端CLKC和第七子时钟信号线CLKC_3连接，第4n级移位寄存器单元的第三时钟信号端CLKC和第八子时钟信号线CLKC_4连接。

例如，该栅极驱动电路20还可以包括时序控制器T-CON，时序控制器T-CON例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器T-CON还可以配置为提供触发信号和复位信号。需要说明的是，时序控制器T-CON提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。在不同的示例中，根据不同的配置，还可以提供更多的时钟信号。例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号。

例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的第一像素扫描信号输出端Out1和第二像素扫描信号输出端Out2可以配置为依序和多行栅线连接，以用于输出驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。

图16为本公开一实施例提供的一种栅极驱动电路的信号时序图，该信号时序图为图14中所示的栅极驱动电路20的时序。栅极驱动电路20的工作原理可参考本公开的实施例中对于移位寄存器单元10的相应描述，这里不再赘述。

参考图16，第三、第四级移位寄存器单元A3、A4的第二像素扫描信号输出端Out2的输出信号Out2<3>和Out2<4>在一帧的显示时段内的波形与第一像素扫描信号输出端Out1的输出信号Out1<3>和Out1<4>的波形相同，在各帧的消隐时段内依次移位且与第一像素扫描信号输出端Out1的输出信号Out1<3>和Out1<4>的波形不同，以满足多种应用需求。

例如，第一子时钟信号CLKB_1、第二子时钟信号CLKB_2、第三子时钟信号CLKB_3和第四子时钟信号CLKB_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。第三、第四级移位寄存器单元A3、A4的第一像素扫描信号输出端Out1的输出信号Out1<3>和Out1<4>在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。该栅极驱动电路20在显示时段内的输出信号有重叠，因此可以实现预充电功能，可缩短像素电路的充电时间，有利于实现高刷新率。第五至第八子时钟信号CLKC_1-CLKC_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位，因此可以使第二像素扫描信号输出端Out2在显示时段的输出信号也具有重叠部分。

需要说明的是，本公开的实施例中，栅极驱动电路20不局限于图14中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，各级移位寄存器单元的第一像素扫描信号输出端Out1或第二像素扫描信号输出端Out2的输出信号在显示时段内的波形重叠部分也会相应变化，例如重叠33％或0％(即不重叠)，以满足多种应用需求。

本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的移位寄存器单元或本公开任一实施例所述的栅极驱动电路。该显示装置中的移位寄存器单元或栅极驱动电路的电路结构简单，可以改善消隐时段中消隐输入电路对上拉节点进行上拉时的阈值电压损失，避免影响上拉节点的电位，从而提高消隐输出信号的准确性。

图17为本公开一实施例提供的一种显示装置的示意框图。参考图17，显示装置30包括栅极驱动电路20，栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为OLED显示面板、OLED电视、OLED显示器等，也可以为电子书、手机、平板电脑、笔记本电脑、数码相框、导航仪等任意具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。

例如，在一个示例中，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括根据多条扫描线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器3010用于驱动多条扫描线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。

例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元10的像素扫描信号输出端Out与多条扫描线GL对应连接。多条扫描线GL与排列为多行的像素单元P对应连接。在显示时段内，栅极驱动电路20中的各级移位寄存器单元10的像素扫描信号输出端Out依序输出信号到多条扫描线GL，以使显示面板3000中的多行像素单元P实现逐行扫描；在消隐时段内，栅极驱动电路20中的各级移位寄存器单元10的像素扫描信号输出端Out随机输出信号到一条或多条扫描线GL，以使显示面板3000中的一行或多行像素单元P实现补偿检测。例如，栅极驱动器3010可以实现为半导体芯片，也可以集成在显示面板3000中以构成GOA电路。

例如，数据驱动器3030使用参考伽玛电压根据源自定时控制器3020的多个数据控制信号DCS将从定时控制器3020输入的数字图像数据RGB转换成数据信号。数据驱动器3030向多条数据线DL提供转换的数据信号。例如，数据驱动器3030可以实现为半导体芯片。

例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。

该显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元，多个该移位寄存器单元可以级联构成栅极驱动电路，该栅极驱动电路用于驱动显示面板显示至少一帧画面。通过该驱动方法，可以改善消隐时段中消隐输入电路对上拉节点进行上拉时的阈值电压损失，避免影响上拉节点的电位，从而提高消隐输出信号的准确性。

例如，在一个示例中，该移位寄存器单元10的驱动方法包括用于处理一帧图像的显示时段和消隐时段，显示时段包括第一上拉阶段和第一输出阶段，消隐时段包括第二上拉阶段和第二输出阶段。在上述各个阶段，该移位寄存器单元10的驱动方法包括如下操作：

显示时段包括：

第一上拉阶段，显示输入电路200响应于显示输入信号将显示上拉信号输入到上拉节点Q；

第一输出阶段，输出电路300在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OP；

消隐时段包括：

第二上拉阶段，消隐输入电路100根据消隐输入信号和消隐控制信号将消隐上拉信号输入到上拉节点Q，并对消隐输入电路100自身进行补偿；

第二输出阶段，输出电路300在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OP。

需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。

有以下几点需要说明：

(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路、上拉节点、下拉节点、下拉电路和第一下拉控制电路；其中，

所述消隐输入电路配置为根据消隐输入信号和消隐控制信号在消隐时段将消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；

所述显示输入电路配置为响应于显示输入信号在显示时段将显示上拉信号输入到所述上拉节点；

所述输出电路配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；

所述下拉电路配置为在所述下拉节点的电平的控制下，对所述上拉节点和所述输出端进行降噪；

所述第一下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制。

2.根据权利要求1所述的移位寄存器单元，其中，所述消隐输入电路包括第一节点和第二节点，以及还包括：

充电子电路，配置为响应于所述消隐控制信号将所述消隐输入信号输入到所述第一节点；

补偿子电路，配置为存储所述充电子电路输入的所述消隐输入信号，并响应于第一时钟信号对所述第一节点的电平进行补偿，以及对所述第二节点的电平进行耦合控制；

隔离子电路，配置为在所述第二节点的电平的控制下，将所述消隐上拉信号输入到所述上拉节点。

3.根据权利要求2所述的移位寄存器单元，其中，所述消隐输入电路还包括下拉子电路，

所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述第二节点的电平进行下拉。

4.根据权利要求3所述的移位寄存器单元，其中，

所述充电子电路包括第一晶体管，所述第一晶体管的栅极配置为和随机信号端连接以接收随机信号作为所述消隐控制信号，所述第一晶体管的第一极配置为和消隐输入信号端连接以接收所述消隐输入信号，所述第一晶体管的第二极配置为和所述第一节点连接；

所述补偿子电路包括第二晶体管和第一电容，所述第二晶体管的栅极配置为和所述第一节点连接，所述第二晶体管的第一极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第二晶体管的第二极配置为和所述第二节点连接，所述第一电容的第一极配置为和所述第一节点连接，所述第一电容的第二极配置为和所述第二节点连接；

所述隔离子电路包括第三晶体管，所述第三晶体管的栅极配置为和所述第二节点连接，所述第三晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述消隐上拉信号，所述第三晶体管的第二极配置为和所述上拉节点连接；

所述下拉子电路包括第四晶体管，所述第四晶体管的栅极配置为和所述下拉节点连接，所述第四晶体管的第一极配置为和所述第二节点连接，所述第四晶体管的第二极配置为和第二电压端连接以接收第二电压。

5.根据权利要求1-4任一所述的移位寄存器单元，其中，所述显示输入电路包括第五晶体管；

所述第五晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极配置为和第一电压端连接以接收第一电压作为所述显示上拉信号，所述第五晶体管的第二极配置为和所述上拉节点连接。

6.根据权利要求1-4任一所述的移位寄存器单元，其中，所述输出电路包括至少一个移位信号输出端和至少一个像素扫描信号输出端。

7.根据权利要求6所述的移位寄存器单元，其中，所述输出电路包括第六晶体管、第七晶体管和第二电容；

所述第六晶体管的栅极配置为和所述上拉节点连接，所述第六晶体管的第一极配置为和第二时钟信号端连接以接收第二时钟信号作为所述复合输出信号，所述第六晶体管的第二极配置为和所述移位信号输出端连接；

所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和所述第二时钟信号端连接以接收所述第二时钟信号作为所述复合输出信号，所述第七晶体管的第二极配置为和所述像素扫描信号输出端连接；

所述第二电容的第一极配置为和所述上拉节点连接，所述第二电容的第二极配置为和所述第六晶体管的第二极或所述第七晶体管的第二极连接。

8.根据权利要求6所述的移位寄存器单元，其中，所述下拉电路包括第八晶体管、第九晶体管和第十晶体管；

所述第八晶体管的栅极配置为和所述下拉节点连接，所述第八晶体管的第一极配置为和所述上拉节点连接，所述第八晶体管的第二极配置为和第三电压端连接以接收第三电压；

所述第九晶体管的栅极配置为和所述下拉节点连接，所述第九晶体管的第一极配置为和所述移位信号输出端连接，所述第九晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压；

所述第十晶体管的栅极配置为和所述下拉节点连接，所述第十晶体管的第一极配置为和所述像素扫描信号输出端连接，所述第十晶体管的第二极配置为和第四电压端连接以接收第四电压。

9.根据权利要求1-4任一所述的移位寄存器单元，其中，所述第一下拉控制电路包括第十一晶体管、第十二晶体管和第十三晶体管；

所述第十一晶体管的栅极和第一极连接且配置为和第五电压端连接以接收第五电压，所述第十一晶体管的第二极配置为和所述下拉节点连接；

所述第十二晶体管的栅极和第一极连接且配置为和第六电压端连接以接收第六电压，所述第十二晶体管的第二极配置为和所述下拉节点连接；

所述第十三晶体管的栅极配置为和所述上拉节点连接，所述第十三晶体管的第一极配置为和所述下拉节点连接，所述第十三晶体管的第二极配置为和第三电压端连接以接收第三电压。

10.根据权利要求1-4任一所述的移位寄存器单元，还包括消隐复位电路，

其中，所述消隐复位电路配置为响应于消隐复位信号对所述上拉节点进行复位。

11.根据权利要求10所述的移位寄存器单元，其中，所述消隐复位电路包括第十四晶体管；

所述第十四晶体管的栅极配置为和消隐复位信号端连接以接收所述消隐复位信号，所述第十四晶体管的第一极配置为和所述上拉节点连接，所述第十四晶体管的第二极配置为和第三电压端连接以接收第三电压。

12.根据权利要求1-4任一所述的移位寄存器单元，还包括显示复位电路，

其中，所述显示复位电路配置为响应于显示复位信号对所述上拉节点进行复位。

13.根据权利要求12所述的移位寄存器单元，其中，所述显示复位电路包括第十五晶体管；

所述第十五晶体管的栅极配置为和显示复位信号端连接以接收所述显示复位信号，所述第十五晶体管的第一极配置为和所述上拉节点连接，所述第十五晶体管的第二极配置为和第三电压端连接以接收第三电压。

14.根据权利要求1-4任一所述的移位寄存器单元，还包括第二下拉控制电路，

其中，所述第二下拉控制电路配置为响应于第一时钟信号或所述显示输入信号对所述下拉节点的电平进行控制。

15.根据权利要求14所述的移位寄存器单元，其中，所述第二下拉控制电路包括第十六晶体管和第十七晶体管；

所述第十六晶体管的栅极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第十六晶体管的第一极配置为和所述下拉节点连接，所述第十六晶体管的第二极配置为接收第三电压端的第三电压；

所述第十七晶体管的栅极配置为和显示输入信号端连接以接收所述显示输入信号，所述第十七晶体管的第一极配置为和所述下拉节点连接，所述第十七晶体管的第二极配置为和所述第三电压端连接以接收所述第三电压。

16.一种栅极驱动电路，包括如权利要求1-15任一所述的移位寄存器单元。

17.根据权利要求16所述的栅极驱动电路，其中，每四级移位寄存器单元共用同一充电子电路、同一补偿子电路和同一下拉子电路，

第4n-3级移位寄存器单元的随机信号端和随机信号线连接，第4n-3级移位寄存器单元的第一时钟信号端和第一时钟线连接，n为大于0的整数。

18.根据权利要求16所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线，其中，

第4n-3级移位寄存器单元的第二时钟信号端和所述第一子时钟信号线连接；

第4n-2级移位寄存器单元的第二时钟信号端和所述第二子时钟信号线连接；

第4n-1级移位寄存器单元的第二时钟信号端和所述第三子时钟信号线连接；

第4n级移位寄存器单元的第二时钟信号端和所述第四子时钟信号线连接；

n为大于0的整数。

19.根据权利要求16所述的栅极驱动电路，其中，

第n+1级移位寄存器单元的消隐输入信号端和第n级移位寄存器单元的移位信号输出端连接；

第n+2级移位寄存器单元的显示输入信号端和第n级移位寄存器单元的移位信号输出端连接；

第n级移位寄存器单元的显示复位信号端和第n+3级移位寄存器单元的移位信号输出端连接；

n为大于0的整数。

20.一种显示装置，包括如权利要求1-15任一所述的移位寄存器单元或权利要求16-19任一所述的栅极驱动电路。

21.一种如权利要求1所述的移位寄存器单元的驱动方法，包括用于处理一帧图像的显示时段和消隐时段，其中，

所述显示时段包括：

第一上拉阶段，所述显示输入电路响应于所述显示输入信号将所述显示上拉信号输入到所述上拉节点；

第一输出阶段，所述输出电路在所述上拉节点的电平的控制下，将所述复合输出信号输出至所述输出端；

所述消隐时段包括：

第二上拉阶段，所述消隐输入电路根据所述消隐输入信号和所述消隐控制信号将所述消隐上拉信号输入到所述上拉节点，并对所述消隐输入电路自身进行补偿；

第二输出阶段，所述输出电路在所述上拉节点的电平的控制下，将所述复合输出信号输出至所述输出端。