KR20220090115A - 게이트 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동부는, 회로 소자들이 배치되고, 서로 이격하여 배치된 복수 개의 회로부들 및 상기 회로부들 사이에 배치되고, 외부 광을 투과시키는 복수 개의 투명부들을 포함하되, 상기 복수 개의 회로부들 각각은, 동일한 기능을 수행하는 적어도 하나의 회로 블록들을 포함할 수 있다.

Description

게이트 구동부 및 이를 포함하는 표시 장치{Gate driver and Display Device including the same}
본 발명은 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것으로, 보다 자세하게는 투명부를 갖는 게이트 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 화상을 표시한다. 유기 발광 표시 장치는 자발광 방식의 표시 장치로, 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되기 때문에 차세대 디스플레이로 각광받고 있다.
유기 발광 표시 장치는 장치 내부의 트랜지스터나 발광 소자를 투명한 형태로 만들어 주거나, 회로 영역과 투과 영역을 분리시킴으로써 투명 표시 장치로 형성할 수 있다. 그러나 기존의 투명 표시 장치는, 베젤과 같은 비표시 영역이 존재하기 때문에, 투명 이미지의 시감 특성이 저하될 수 있다.
본 발명은 투명 표시 장치에 있어서, 표시 영역과 비표시 영역 간의 시각적 이질감이 최소화된 표시 장치를 제공한다.
일 실시 예에 따른 게이트 구동부는, 회로 소자들이 배치되고, 서로 이격하여 배치된 복수 개의 회로부들 및 상기 회로부들 사이에 배치되고, 외부 광을 투과시키는 복수 개의 투명부들을 포함하되, 상기 복수 개의 회로부들 각각은,
동일한 기능을 수행하는 적어도 하나의 회로 블록들을 포함할 수 있다.
상기 복수의 회로부들은, 제1 방향으로 연장되고, 회로 소자들이 배치되는 제1 연장부 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 회로부들 사이를 연결하는 제2 배선들이 배치되는 제2 연장부를 포함할 수 있다.
상기 제1 연장부의 상기 제2 방향으로의 폭은, 상기 제2 연장부의 상기 제1 방향으로의 폭 보다 클 수 있다.
상기 회로부들 각각으로 글로벌 신호들을 인가하는 복수의 제1 배선들을 더 포함하고, 상기 글로벌 신호들은, 스캔 클럭 신호, 캐리 클럭 신호, 스타트 신호, 리셋 신호, 센싱 선택 신호, 제1 전원, 제2 전원 및 제3 전원 중 적어도 하나를 포함할 수 있다.
상기 복수의 회로부들은, 화소 센싱을 위해 상기 화소들로 제공되는 제2 게이트 신호의 출력을 제어하는 제1 회로부, 상기 게이트 구동부에 배치되는 Q 노드의 전압을 설정하는 제2 회로부, 해당 스테이지의 이후에 배치된 다른 스테이지로 제공되는 캐리 신호의 출력을 제어하는 제3 회로부, 상기 해당 스테이지의 이전에 배치된 다른 스테이지로부터 수신되는 상기 캐리 신호에 응답하여, 상기 Q 노드 및 상기 게이트 구동부에 배치되는 QB 노드의 전압을 리셋하는 제4 회로부, 상기 Q 노드 및 상기 QB 노드로 인가되는 신호를 인버팅하여 출력하는 제5 회로부, 상기 QB 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 다운 트랜지스터를 통해 게이트 오프 전압의 제1 게이트 신호를 출력하는 제6 회로부 및 상기 Q 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 업 트랜지스터를 통해 게이트 온 전압의 상기 제1 게이트 신호를 출력하는 제7 회로부를 포함할 수 있다.
상기 제1 회로부는, 상기 게이트 구동부의 일측 가장자리에 인접하게 배치될 수 있다.
상기 제4 회로부는, 상기 캐리 신호를 출력하는 상기 제3 회로부에 인접하게 배치될 수 있다.
상기 제6 회로부 및 상기 제7 회로부는, 상기 게이트 구동부의 타측 가장자리에 인접하게 배치될 수 있다.
상기 제7 회로부는, 서로 이격하여 배치된 복수 개의 서브 회로부들 및 상기 서브 회로부들 사이에 배치된 상기 투명부들을 포함하고, 상기 복수 개의 서브 회로부들은, 각각이 상기 풀업 트랜지스터의 부분으로 구성되는 제1 서브 회로부들 및 상기 풀업 트랜지스터로 상기 스캔 클럭 신호를 인가하는 상기 제1 배선들이 배치되는 제2 서브 회로부들을 포함할 수 있다.
상기 제1 내지 제7 회로부 중 적어도 일부는, 회로부의 동작을 위해 필요한 로컬 신호들을 직접 생성하도록 구성되고, 상기 로컬 신호들은, 상기 풀업 트랜지스터의 턴 온 및 턴 오프를 제어하기 위한 Q 노드 신호, 상기 풀 다운 트랜지스터의 턴 온 및 턴 오프를 제어하기 위한 QB 노드 신호, 상기 캐리 신호, 상기 제1 및 제2 게이트 신호들, 화소 센싱을 위해 상기 Q 노드 및 상기 QB 노드를 충전 및 방전하기 위한 M_o 신호 중 적어도 하나를 포함할 수 있다.
상기 회로부들은, 기판, 상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층, 상기 평탄화층 상에 배치되는 더미 반사층, 상기 더미 반사층을 커버하는 봉지층을 포함하되, 상기 더미 반사층은, 반사형 전극으로 구성될 수 있다.
상기 회로부들은, 기판, 상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층, 상기 평탄화층 상에 형성된 봉지층, 상기 봉지층의 상부에 배치되는 커버 기판 및 상기 봉지층과 상기 커버 기판 사이에 배치되는 더미 컬러 필터를 더 포함하되, 상기 더미 컬러 필터는, 색제를 포함하는 감광성 수지로 구성될 수 있다.
일 실시 예에 따른 표시 장치는, 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널 및 상기 비표시 영역에 배치되고, 게이트 신호를 게이트 라인을 통해 상기 화소들로 인가하는 게이트 구동부를 포함하되, 상기 표시 영역 및 상기 비표시 영역 각각은, 회로 소자들이 배치되고 서로 이격하여 배치되는 회로부들 및 상기 회로부들에 사이에 배치되고, 외부 광을 투과시키는 투명부들을 포함할 수 있다.
상기 회로부들은, 제1 방향으로 연장되고, 회로 소자들이 배치되는 제1 연장부 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 회로부들 사이를 연결하는 제2 배선들이 배치되는 제2 연장부를 포함하되, 상기 제1 연장부의 상기 제2 방향으로의 폭은, 상기 제2 연장부의 상기 제1 방향으로의 폭 보다 클 수 있다.
상기 게이트 구동부는, 화소 센싱을 위해 상기 화소들로 제공되는 제2 게이트 신호의 출력을 제어하는 제1 회로부, 상기 게이트 구동부에 배치되는 Q 노드의 전압을 설정하는 제2 회로부, 해당 스테이지의 이후에 배치된 다른 스테이지로 제공되는 캐리 신호의 출력을 제어하는 제3 회로부, 상기 해당 스테이지의 이전에 배치된 다른 스테이지로부터 수신되는 상기 캐리 신호에 응답하여, 상기 Q 노드 및 상기 게이트 구동부에 배치되는 QB 노드의 전압을 리셋하는 제4 회로부, 상기 Q 노드 및 상기 QB 노드로 인가되는 신호를 인버팅하여 출력하는 제5 회로부, 상기 QB 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 다운 트랜지스터를 통해 게이트 오프 전압의 제1 게이트 신호를 출력하는 제6 회로부 및 상기 Q 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 업 트랜지스터를 통해 게이트 온 전압의 상기 제1 게이트 신호를 출력하는 제7 회로부를 포함할 수 있다.
상기 제1 회로부는, 상기 비표시 영역에서 상기 표시 패널의 가장자리에 인접하게 배치되고, 상기 제6 회로부 및 상기 제7 회로부는, 상기 표시 영역에 인접하게 배치될 수 있다.
상기 제4 회로부는, 상기 캐리 신호를 출력하는 상기 제3 회로부에 인접하게 배치될 수 있다.
상기 제7 회로부는, 서로 이격하여 배치된 복수 개의 서브 회로부들 및 상기 서브 회로부들 사이에 배치된 상기 투명부들을 포함하고, 상기 복수 개의 서브 회로부들은, 각각이 상기 풀업 트랜지스터의 부분으로 구성되는 제1 서브 회로부들 및 상기 풀업 트랜지스터로 상기 스캔 클럭 신호를 인가하는 상기 제1 배선들이 배치되는 제2 서브 회로부들을 포함할 수 있다.
상기 표시 영역에서 상기 회로부들은, 기판, 상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층, 상기 평탄화층 상에 배치되고, 애노드 전극, 캐소드 전극 및 상기 애노드 전극과 상기 캐소드 전극 사이에 배치된 발광층을 포함하는 발광 소자들이 구비된 발광 소자층, 상기 발광 소자층을 커버하는 봉지층, 상기 봉지층의 상부에 배치되는 커버 기판 및 상기 봉지층과 커버 기판 사이에 배치되는 컬러 필터를 포함하고, 상기 비표시 영역에서 상기 회로부들은, 상기 기판, 상기 회로 소자층, 상기 평탄화층, 상기 평탄화층 상에 배치되는 더미 반사층 및 상기 더미 반사층을 커버하는 상기 봉지층을 포함하되, 상기 더미 반사층은 상기 애노드 전극과 동일한 재료로 구성될 수 있다.
상기 표시 영역에서 상기 회로부들은, 기판, 상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층, 상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층, 상기 평탄화층 상에 배치되고, 애노드 전극, 캐소드 전극 및 상기 애노드 전극과 상기 캐소드 전극 사이에 배치된 발광층을 포함하는 발광 소자들이 구비된 발광 소자층, 상기 발광 소자층을 커버하는 봉지층, 상기 봉지층의 상부에 배치되는 커버 기판 및 상기 봉지층과 커버 기판 사이에 배치되는 컬러 필터를 포함하고, 상기 비표시 영역에서 상기 회로부들은, 상기 기판, 상기 회로 소자층, 상기 평탄화층, 상기 평탄화층 상에 배치되는 상기 봉지층, 상기 봉지층의 상부에 배치되는 상기 커버 기판 및 상기 봉지층과 커버 기판 사이에 배치되는 더미 컬러 필터를 포함하되, 상기 더미 컬러 필터는 상기 컬러 필터와 동일한 재료로 구성될 수 있다.
상기 화소들은, R, G, B 화소들을 포함하고, 상기 게이트 구동부의 상기 회로부들은, 상기 R, G, B 화소들과 동일한 크기 및 모양을 가질 수 있다.
상기 표시 영역에 배치되는 투명부들과 상기 비표시 영역에 배치되는 투명부들은 동일한 형상을 가질 수 있다.
실시 예들에 따른 표시 장치는, 비표시 영역에 배치되는 게이트 구동부를 표시 영역과 동일하게 회로부 및 투명부로 구성하여, 표시 영역과 비표시 영역 사이의 시각적 이질감을 최소화할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 표시 장치의 개략적인 사시도이다.
도 3은 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 4는 도 1에 도시된 게이트 구동부를 개략적으로 나타낸 도면이다.
도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 회로도이다.
도 6은 도 2에 도시된 A 영역의 일 실시 예에 따른 확대도이다.
도 7은 도 2에 도시된 A 영역의 다른 실시 예에 따른 확대도이다.
도 8은 도 7에 도시된 회로부의 확대도이다.
도 9는 도 8에 도시된 스테이지를 구성하는 회로부들을 개략적으로 나타낸 블록도이다.
도 10은 제1 풀업 트랜지스터의 일 예를 개략적으로 나타낸 도면이다.
도 11은 표시 영역의 일 실시 예에 따른 단면도이다.
도 12는 비표시 영역의 일 실시 예에 따른 단면도이다.
도 13은 도 12의 더미 반사 패턴 및 더미 컬러 필터의 배치 상태를 나타낸 평면도이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성하고, 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들)(SL1~SLm)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압(예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS))을 생성하고, 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다. 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수 있다.
도 2는 도 1에 도시된 표시 장치의 개략적인 사시도이다.
표시 장치(1)는 다양한 형태로 구현될 수 있다. 예를 들어, 표시 장치(1)는 직사각형의 판상으로 구현될 수 있다.
표시 패널(50)은 표시 영역(AA) 및 비표시 영역(NAA)을 포함한다. 표시 영역(AA)은 화소(PX)들이 배치되는 영역으로, 활성 영역으로 명명될 수 있다. 비표시 영역(NAA)은 표시 영역(AA)의 주변에 배치될 수 있다.
비표시 영역(NAA)에는 화소(PX)를 구동하기 위한 구동부로써, 예를 들어 게이트 구동부(20)가 마련될 수 있다. 게이트 구동부(20)는 도 2에 도시된 것과 같이 표시 패널(50)의 비표시 영역(NAA)에 게이트 인 패널 방식으로 형성될 수 있다.
비표시 영역(NAA)에는 복수의 패드(미도시)들이 마련될 수 있다. 패드들은 절연층에 의해 덮이지 않고 표시 패널(50)의 외부로 노출되어, 데이터 구동부(30) 및 회로 보드(70) 등과 전기적으로 연결될 수 있다.
연성 필름(60)은 일단이 표시 패널(50)의 패드 영역(PA)에 부착되고 타단이 회로 보드(70)에 부착되어, 표시 패널(50)과 회로 보드(70)를 전기적으로 연결할 수 있다. 연성 필름(60)은 패드 영역(PA)에 형성된 패드들과 회로 보드(70)의 배선들을 전기적으로 연결하기 위한 복수의 배선들을 포함할 수 있다.
회로 보드(70)는 인쇄 회로 보드(printed circuit board) 또는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있다. 회로 보드(70)는 집적 회로 형태로 실장된 타이밍 제어부(10) 및 전원 공급부(40)를 포함할 수 있다.
도 3은 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 3은 i번째 게이트 라인들(GL1i, GL2i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 3을 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 드레인 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 소스 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 발광 소자(LD)의 제1 전극에 인가되는 전압의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 드레인 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 소스 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극(예를 들어, 드레인 전극)은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 소스 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED일 수 있다.
도 4는 도 1에 도시된 게이트 구동부를 개략적으로 나타낸 도면이고, 도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 회로도이다.
도 4를 참조하면, 게이트 구동부(20)는 복수의 스테이지들(ST1~STn)을 포함한다. 스테이지들(ST1~STn)은 게이트 구동부(20)에 글로벌 신호로서 인가되는 스캔 클럭 신호(SCLK), 캐리 클럭 신호(CCLK), 스타트 신호(Vst)/이전 스테이지의 캐리 신호, 리셋 신호(RST), 센싱 선택 신호(LSP), 제1 전원(Vdd), 제2 전원(Vdd_even/Vdd_odd) 및 제3 전원(Vss)을 각각 입력받기 위한 복수의 입력 단자들을 포함한다. 또한, 스테이지들(ST1~STn)은 제1 게이트 라인들(GL11~GL1n) 중 어느 하나 및 제2 게이트 라인들(GL21~S2i) 중 어느 하나에 각각 접속되는 복수의 출력 단자들을 포함한다. 이러한 스테이지들(ST1~STn)은 입력되는 글로벌 신호들 및 스테이지들(ST1~STn) 내부에서 생성되는 로컬 신호들에 응답하여 제1 게이트 라인들(GL11~GL1n)로 제1 게이트 신호(GS11~GS1n)를 공급하고, 제2 게이트 라인들(GL21~GL2n)로 제2 게이트 신호(GS21~GS2n)를 공급할 수 있다.
스테이지들(ST1~STn)은 스캔 클럭 신호(SCLK) 및 캐리 클럭 신호(CCLK)를 공급받는다. 스캔 클럭 신호(SCLK) 및 캐리 클럭 신호(CCLK)는 하나의 신호로 도시되지만, 각각이 복수 개의 클럭 신호들로 구성될 수 있다. 예를 들어, 스캔 클럭 신호(SCLK)는 제1 내지 제i 스캔 클럭 신호들로 구성되고, 캐리 클럭 신호(CCLK)는 제1 내지 제i 캐리 클럭 신호들로 구성될 수 있다.
스캔 클럭 신호(SCLK)들 및 캐리 클럭 신호(CCLK)들은 하이 전압 및 로우 전압을 반복하는 구형파 신호일 수 있다. 여기서, 하이 전압 기간은 게이트 신호의 폭에 대응하며, 화소(PX)의 회로 구조 및 구동 방식에 대응하여 다양하게 설정될 수 있다.
다양한 실시 예들에서, 스캔 클럭 신호(SCLK)들은 동일한 주기를 가지며, 위상이 쉬프트된 신호로 설정될 수 있다. 예를 들어, 제1 내지 제i 스캔 클럭 신호들은 이전 스캔 클럭 신호보다 1/i 주기만큼 위상이 쉬프트된 형태의 신호들일 수 있다. 유사하게, 캐리 클럭 신호(CCLK)들은 동일한 주기를 가지며, 위상이 쉬프트된 신호로 설정될 수 있다. 예를 들어, 제1 내지 제i 캐리 클럭 신호들은 이전 캐리 클럭 신호보다 1/i 주기만큼 위상이 쉬프트된 형태의 신호들일 수 있다. 다양한 실시 예들에서, 캐리 클럭 신호(CCLK)들은 대응되는 캐리 클럭 신호(SCLK)들에 각각 동기화된 신호일 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다.
도 5를 참조하면, 각각의 스테이지(ST)는 풀업 트랜지스터들(Tup1, Tup2, Tup3)과 풀업 트랜지스터들(Tup1, Tup2, Tup3)의 동작 상태를 제어하기 위한 제어 회로(CC)를 포함할 수 있다. 제1 풀업 트랜지스터(Tup1)의 게이트는 Q 노드(Q)에 연결되며, Q 노드(Q)가 게이트 온 전압으로 설정될 때 턴 온되어, 게이트 온 레벨의 스캔 클럭 신호(SCLK)를 제1 게이트 라인들(G11~G1n)에 제1 게이트 신호로서 출력할 수 있다. 제2 풀업 트랜지스터(Tup2)의 게이트는 Q 노드(Q)에 연결되며, Q 노드(Q)가 게이트 온 전압으로 설정될 때 턴 온되어, 게이트 온 레벨의 스캔 클럭 신호(SCLK)를 제2 게이트 라인들(G21~G2n)에 제2 게이트 신호로서 출력할 수 있다. 제3 풀업 트랜지스터(Tup3)는 게이트로 인가되는 전압에 따라 턴 온되어, 게이트 온 레벨의 캐리 클럭 신호(CCLK)를 캐리 신호(CR)로서 출력할 수 있다.
스테이지들(ST1~STn)은 스타트 신호(Vst) 또는 이전 스테이지에서 출력되는 캐리 신호(CR)를 수신할 수 있다. 제1 스테이지(ST1)의 입력 단자로 스타트 신호(Vst)가 입력되고, 제1 스테이지(ST1) 이외의 스테이지들에 이전 스테이지의 캐리 신호(CR)가 입력될 수 있다. 여기서 캐리 신호(CR)는 해당 스테이지의 이전에 배치된 스테이지들 중 어느 하나로부터 출력되는 캐리 신호(CR)일 수 있다. 게이트 온 레벨의 스타트 신호(Vst) 또는 이전 스테이지의 캐리 신호(CR)가 스테이지들(ST1~STn)에 공급됨으로써, 제1 게이트 신호들(GS11~GS1n, GS21~GS2n)의 생성 및 출력 타이밍이 제어될 수 있다.
스테이지들(ST1~STn)은 리셋 신호(RST)를 공급받을 수 있다. 리셋 신호(RESET)는 한 프레임 내의 리셋 기간 동안 스테이지들(ST1~STn)로 공급되어, 도 5에 도시된 Q 노드(Q) 및 QB 노드(QB)의 전압을 초기화할 수 있다. 일 실시 예에서, 리셋 신호(RST)에 의해 Q 노드(Q)는 충전되고 QB 노드(QB)는 방전될 수 있다. 일 실시 예에서, 리셋 기간은 한 프레임 내의 수직 블랭크 기간 내에 포함될 수 있으며, 특히 센싱 기간 이후에 배치될 수 있다.
스테이지들(ST1~STn)은 센싱 선택 신호(LSP)를 수신할 수 있다. 센싱 선택 신호(LSP)는 한 프레임 내의 센싱 기간에 제2 게이트 신호(GS21~GS2n)의 출력을 제어하기 위한 신호이다. 게이트 온 레벨의 센싱 선택 신호(LSP)를 수신한 스테이지만이 센싱 기간 동안 제2 게이트 신호(GS21~GS2n)를 출력하도록 제어될 수 있다. 센싱 기간 동안 제2 게이트 신호(GS21~GS2n)를 인가받은 화소(PX)들에 대하여 구동 트랜지스터(TD)의 이동도, 문턱 전압 및 발광 소자(LD)의 전류 특성 등이 센싱될 수 있다. 일 실시 예에서, 센싱 기간은 한 프레임 내의 수직 블랭크 기간 내에 포함될 수 있다.
제1 전원(Vdd)은 Q 노드(Q)를 충전하기 위해 인가되는 전압으로, Q 노드(Q)에 전기적으로 연결될 수 있다. 이러한 제1 전원(Vdd)은 Q 노드(Q)에 연결된 풀업 트랜지스터들(Tup1, Tup2, Tup3)을 턴 온 시키기 위해 충분한 게이트 온 레벨로 설정될 수 있다.
제2 전원(Vdd_even/Vdd_odd)은 QB 노드(QB)를 충전하기 위해 인가되는 전압으로, QB 노드(QB)에 전기적으로 연결될 수 있다. 이러한 제2 전원(Vdd_even/Vdd_odd)은 QB 노드(QB)에 연결된 풀다운 트랜지스터들(Tdown1, Tdown2, Tdown3)을 턴 온 시키기 위해 충분한 게이트 온 레벨로 설정될 수 있다.
제3 전원(Vss)은 스테이지들(ST1~STn)을 그라운드시키고, 게이트 오프 레벨의 게이트 신호들(GS11~GS1n, GS21~GS2n) 및 캐리 신호(CR)를 생성하기 위한 전압일 수 있다.
도 5를 참조하면, 스테이지들(ST1~STn)은 풀다운 트랜지스터들(Tdown1, Tdown2, Tdown3)과 풀다운 트랜지스터들(Tdown1, Tdown2, Tdown3)의 동작 상태를 제어하기 위한 제어 회로(CC)를 포함할 수 있다. 을 포함할 수 있다. 제1 풀다운 트랜지스터(Tdown1)의 게이트는 QB 노드(QB)에 연결되며, QB 노드(QB)가 게이트 온 전압으로 설정될 때 턴 온되어, 게이트 오프 레벨의 제3 전원(Vss)을 제1 게이트 라인들(G11~G1n)에 제1 게이트 신호로서 출력할 수 있다. 제2 풀다운 트랜지스터(Tdown2)의 게이트는 QB 노드(QB)에 연결되며, QB 노드(QB)가 게이트 온 전압으로 설정될 때 턴 온되어, 게이트 오프 레벨의 제3 전원(Vss)을 제2 게이트 라인들(G21~G2n)에 제2 게이트 신호로서 출력할 수 있다. 제3 풀업 트랜지스터(Tdown3)는 게이트로 인가되는 전압에 따라 턴 온되어, 게이트 오프 레벨의 제3 전원(Vss)을 캐리 신호(CR)로서 출력할 수 있다.
도 4 및 도 5에서는 스테이지들(ST1~ST1n)이 모두 하나의 제3 전원(Vss)에 연결되는 것으로 도시된다. 그러나 본 실시 예는 이로써 한정되지 않으며, 스테이지들(ST1~ST1n)이 복수 개의 저전위 전원에 연결될 수 있다. 예를 들어, 게이트 구동부(20)를 구성하는 회로 소자들과 화소(PX)를 구성하는 회로 소자들의 특성 및 표시 장치(1)의 전력 소비 등을 고려하여, 제1 및 제2 풀다운 트랜지스터들(Tdown1, Tdown2)과 제3 풀다운 트랜지스터(Tdown3)가 상이한 저전위 전원에 연결될 수 있다.
한편, 다양한 실시 예들에서, 도 5에 도시된 스테이지들(ST1~STn)은 서로 이격된 복수 개의 회로부들로 구성될 수 있다. 이하에서, 스테이지의 구체적인 실시 예들을 설명한다.
도 6은 도 2에 도시된 A 영역의 일 실시 예에 따른 확대도이다. 도 7은 도 2에 도시된 A 영역의 다른 실시 예에 따른 확대도이다.
도 6 및 도 7을 참조하면, 일 실시 예에 따른 표시 패널(50)은 표시 영역(AA) 및 비표시 영역(NAA)을 포함한다. 표시 영역(AA)과 비표시 영역(NAA)은 각각 회로부(CA)와 투명부(TA)를 포함한다. 투명부(TA)와 회로부(CA)는 서로 인접하고 별도의 물리적 구분없이 연속적으로 배치될 수 있다.
표시 영역(AA)과 비표시 영역(NAA)에서 회로부(CA)들 및 투명부(TA)들은 대체로 동일한 크기와 형태를 가지며, 동일하게 배열될 수 있다. 그에 따라, 표시 영역(AA)과 비표시 영역(NAA)은 동일한 시감을 가질 수 있고, 표시 장치(1)는 투명 표시 장치로써의 기능을 효과적으로 수행할 수 있다.
여기서, '동일'이란, 공정 마진을 고려한 편차를 포함한다. 예를 들어, 표시 영역(AA)과 비표시 영역(NAA)에서, 회로부(CA)들 및 투명부(TA)들은, 일편측에서 수 um 내의 크기 변화(공정 마진)를 포함할 수 있다. 예를들면, 표시 영역(AA)의 투명부(TA)의 일편측에 대해 비표시 영역(NAA)의 투명부(TA)의 일편측은 5um 범위 내에서 좌/우, 상/하로 더 크거나 더 작게 배치될 수 있다. 또한 표시 영역(AA)의 회로부(CA)의 일편측에 대해 비표시 영역(NAA)의 회로부(CA)의 일편측은 5um 범위 내에서 좌/우, 상/하로 더 크거나 더 작게 배치될 수 있다. 이하의 실시 예들에서도 동일하다.
표시 영역(AA)에서 회로부(CA)에는 화소(PX)를 구성하는 적어도 하나의 회로 소자들, 회로 소자들에 연결된 발광 소자 및 이들 사이를 연결하는 배선들이 배치될 수 있다. 일 실시 예에서, 하나의 회로부(CA)에는 하나의 단위 화소(PXU)가 배치될 수 있다. 단위 화소(PXU)는 예를 들어, 적색, 녹색, 청색 및 백색으로 각각 발광하는 화소(PX)들의 전부 또는 일부로 구성될 수 있다. 일 실시 예에서, 회로부(CA)들에 상이한 색상 조합의 단위 화소(PXU)들이 배치될 수 있다.
비표시 영역(NAA)에서 회로부(CA)에는 화소(PX)를 구동하기 위한 회로 소자들이 배치될 수 있다. 예를 들어, 비표시 영역(NAA)에서 회로부(CA)에는 게이트 구동부(20)를 구성하는 회로 소자들이 배치될 수 있다. 상술한 바와 같이, 표시 영역(AA)과 비표시 영역(NAA)에서 회로부(CA)는 대체로 유사한 크기와 형태를 갖는다. 일반적으로 게이트 구동부(20)를 구성하는 게이트 구동부는 단위 화소(PXU)보다 많은 수의 회로 소자를 포함하며, 더 큰 면적을 갖는다. 따라서, 표시 영역(AA)과 비표시 영역(NAA)에서 회로부(CA)의 크기 및 형태를 대체로 동일하게 형성하기 위해, 하나의 스테이지(ST)는 복수 개의 회로부(CA)들에 걸쳐 구현될 수 있다. 이때, 회로부(CA)들은 사이에 투명부(TA)를 두고 서로 이격될 수 있다.
도 6의 실시 예에서 회로부(CA)는 직사각형을 갖는다. 도 7의 실시 예에서 회로부(CA)는 십자형 또는 바람개비형을 갖는다. 이러한 실시 예에서, 적색, 녹색 청색 및 백색의 화소들(R, G, B, W)은 도 6의 일 단위 화소(PXU)에 예시적으로 도시된 것처럼 상부에서 하부로 순차 배열될 수 있다. 또는, 적색, 녹색 청색 및 백색의 화소들(R, G, B, W)은 도 7의 일 단위 화소(PXU)에 예시적으로 도시된 것처럼 배열될 수 있으나, 본 실시 예가 이로써 한정되지 않는다.
또한, 본 실시 예에서, 회로부(CA)의 형태 및 회로부(CA)에 배치되는 화소(PX)들의 배열 상태는 다양하게 변형될 수 있다. 이하에서는, 회로부(CA)가 십자형 또는 바람개비형을 갖는 표시 패널(50)을 예로 들어 실시 예들을 설명한다.
투명부(TA)는 회로부(CA)가 아닌 나머지 영역으로, 상술한 회로 소자들 및 발광 소자가 배치되지 않은 영역이다. 투명부(TA)는 투광성을 가지며, 입사되는 광을 투과시키기 위해 투명 또는 반투명으로 형성될 수 있다. 이를 위해, 투명부(TA)에 적층되는 레이어들은 투명 또는 반투명 성질의 물질들이 사용될 수 있다. 표시 영역(AA)이 회로부(CA) 및 투명부(TA)를 구비함에 따라, 표시 패널(50)은 영상이 표시될 뿐만 아니라 표시 패널(50) 반대편의 배경 이미지를 볼 수 있는 투명 표시 장치로 구현된다.
도 8은 도 7에 도시된 회로부의 확대도이다. 도 8에 도시된 회로부(CA)는 표시 영역(AA) 또는 비표시 영역(NAA)에 배치되는 회로부(CA)일 수 있다.
도 8을 참조하면, 일 실시 예에 따른 회로부(CA)는 십자 형태를 가질 수 있다. 구체적으로, 회로부(CA)는 제1 방향(DR1)으로 연장된 제1 연장부(A) 및 제1 방향(DR1)에 대체로 수직한 제2 방향(DR2)으로 연장되고, 제1 연장부(A)와 교차하는 제2 연장부(B)를 포함할 수 있다. 제1 연장부(A)와 제2 연장부(B)가 교차되는 영역에 교차부(C)가 형성된다.
표시 영역(AA)에서 제1 연장부(A)에는 적어도 하나의 화소(PX)를 구성하는 회로 소자들이 배치될 수 있다. 회로 소자들은 트랜지스터 및 커패시터 등을 포함할 수 있다. 또한, 표시 영역(AA)에서 제2 연장부(B)에는 회로 소자들을 서로 연결하고, 회로 소자들로 신호를 인가하기 위한 배선들이 배치될 수 있다. 일반적으로 배선들은 회로 소자들보다 적은 면적을 차지하므로, 제1 연장부(A)의 폭(W1)은 제2 연장부(B)의 폭(W2)보다 크다. 이와 같이, 제1 연장부(A)에 넓은 면적을 갖는 회로 소자들을 배치하고, 제2 연장부(B)에 면적이 작은 배선들을 배치함으로써, 회로부(CA) 주변의 투명부(TA) 면적이 더욱 확보되고, 표시 패널(50)의 투명도가 증가할 수 있다.
비표시 영역(NAA)에서 제1 연장부(A)에는 스테이지(ST)의 일부를 구성하는 회로 소자들이 배치될 수 있다. 이때, 하나의 제1 연장부(A)에는 스테이지(ST)를 구성하는 회로 소자들 중에서 동일한 기능을 수행하는 회로 소자들이 배치되어, 회로 블록을 구성할 수 있다. 하나의 제1 연장부(A)에는 복수 개의 회로 블록들이 배치될 수 있다.
비표시 영역(NAA)에서 제1 연장부(A)에는 스테이지(ST)로 글로벌 신호를 인가하기 위한 제1 배선들이 더 배치될 수 있다. 글로벌 신호들은 후술되는 로컬 신호들보다 그 종류 및 개수가 많고, 비표시 영역(NAA)에 배치되는 회로부(CA)들 각각에 독립적으로 인가되어야 한다. 따라서, 글로벌 신호를 인가하기 위한 제1 배선들은 그 개수가 많으므로, 상대적으로 면적이 넓은 제1 연장부(A)에 배치된다.
비표시 영역(NAA)에서 제2 연장부(B)에는 회로부(CA)들 사이에서 로컬 신호들을 송수신하기 위한 제2 배선들이 배치될 수 있다. 로컬 신호들은 각각의 회로 블록들에서 생성되는 신호로써, 도 5에 도시된 풀업 트랜지스터들(Tup1, Tup2, Tup3)들의 턴 온/턴 오프를 제어하기 위한 Q 노드 신호, 풀다운 트랜지스터들(Tdown1, Tdown2, Tdown3)의 턴 온/턴 오프를 제어하기 위한 QB 노드 신호, 제1 및 제2 게이트 신호, 캐리 신호, 화소 센싱을 위해 Q 노드(Q) 및 QB 노드(QB)를 충/방전하기 위한 M_o 신호 등을 포함할 수 있다. 로컬 신호들은 제2 연장부(B)에 배치되는 제2 배선들을 통해 이격된 다른 회로 블록들로 전달되거나, 스테이지(ST)의 외부로 출력될 수 있다.
로컬 신호들은 대체로 글로벌 신호들보다 그 개수 및 종류가 적다. 따라서, 글로벌 신호들을 위한 제1 배선들을 제1 연장부(A)에 배치하고, 로컬 신호들을 위한 제2 배선들을 제2 연장부(B)에 배치함으로써, 제2 연장부(B)의 폭(W2)을 제1 연장부(A)의 폭(W1)보다 좁게 구성할 수 있다.
이와 같이, 표시 영역(AA)에서 제1 연장부(A)와 제2 연장부(B) 사이의 면적 비는 비표시 영역(NAA)에서의 제1 연장부(A)와 제2 연장부(B) 사이의 면적 비와 대체로 동일하게 구성된다. 그에 따라, 표시 영역(AA)과 비표시 영역(NAA)은 동일한 시감을 가질 수 있다.
교차부(C)에서는 제1 연장부(A)에서 제1 방향(DR1)으로 연장된 제1 배선들과, 제2 연장부(B)에서 제2 방향(DR2)으로 연장된 제2 배선들이 서로 교차될 수 있다. 이때, 제1 배선들과 제2 배선들 사이에 적어도 하나의 절연증이 배치되어, 제1 배선들과 제2 배선들 사이를 절연시킬 수 있다. 또는, 제1 배선들과 제2 배선들은 교차부(C)에 형성되는 컨택홀들을 통해 전기적으로 연결될 수 있다.
도 9는 도 8에 도시된 스테이지를 구성하는 회로부들을 개략적으로 나타낸 블록도이다. 도 10은 제1 풀업 트랜지스터의 일 예를 개략적으로 나타낸 도면이다.
도 9 및 도 10을 참조하면, 일 실시 예에서, 하나의 스테이지(ST)는 복수 개의 회로부들(CA1~CA7)에 걸쳐 구현될 수 있다. 각각의 회로부(CA)에는 동일하거나 유사한 기능을 수행하는 회로 소자들의 집합인 회로 블록들(CB1~CB14)을 포함할 수 있다. 유사한 기능을 수행하는 회로 블록들을 하나의 회로부(CA) 내에 배치함으로써, 회로부(CA)들 사이를 연결하는 제2 배선들의 개수가 감소될 수 있다. 제2 배선들의 개수를 감소시키기 위해, 각각의 회로부(CA)는, 회로부(CA)의 동작을 위해 필요한 로컬 신호를 직접 생성하도록 구성될 수 있다. 다양한 실시 예들에서, 회로부(CA)들 사이를 연결하는 제2 배선의 개수는 3~4개일 수 있으나, 본 실시 예가 이로써 한정되지 않는다.
제1 회로부(CA1)는 화소 센싱을 위한 제2 게이트 신호들(GS21~GS2n)의 출력을 제어할 수 있다. 예를 들어, 제1 회로부(CA1)는 한 프레임 내의 센싱 기간 동안 제2 게이트 신호들(GS21~GS2n)을 제2 게이트 라인들(GL21~GL2n)로 출력할 수 있다.
일 실시 예에서, 제1 회로부(CA1)는 화소 센싱 시에 Q 노드(Q)를 충/방전하기 위한 M_o 신호를 생성하는 제1 회로 블록(CB1), 화소 센싱 시에 QB 노드(QB)를 리셋하는 제2 회로 블록(CB2) 및 화소 센싱 시에 Q 노드(Q)를 충전하는 제3 회로 블록(CB3)을 포함할 수 있다. 제1 회로 블록(CB1)은 센싱 선택 신호(LSP) 및 이전 스테이지의 캐리 신호(CR)에 응답하여 M_o 신호를 출력할 수 있다. 제2 회로 블록(CB2)은 제1 회로 블록(CB1)에서 출력되는 M_o 신호, 이전 스테이지의 캐리 신호(CR), 리셋 신호(RST)에 응답하여 QB 노드(QB)를 게이트 오프 전압으로 설정할 수 있다. 제3 회로 블록(CB3)은 리셋 신호(RST)에 응답하여 Q 노드(Q)를 게이트 온 전압으로 설정할 수 있다.
일 실시 예에서, 제1 회로부(CA1)는 게이트 구동부(20)의 동작 시에 발생하는 전압 변동으로부터 전기적 영향을 최소로 받기 위해 스테이지(ST)의 일측 가장자리, 즉 비표시 영역(NAA)의 최외곽에 배치될 수 있다. 최외곽에 배치됨에 따라 제1 회로부(CA1) 내에 커패시터의 형성이 보다 용이할 수 있다.
제2 회로부(CA2)는 Q 노드(Q)의 전압을 설정한다. 제2 회로부(CA2)의 Q 노드(Q) 전압 설정에 의해 게이트 신호(GS21~GS2n)의 출력이 제어될 수 있다. 제2 회로부(CA2)는 게이트 신호(GS21~GS2n)가 출력될 스테이지(ST)의 Q 노드(Q)를 충전하는 제4 회로 블록(CB4)을 포함할 수 있다. 제4 회로 블록(CB4)은 이전 스테이지의 캐리 신호(CR)에 응답하여 Q 노드(Q)를 게이트 온 전압 또는 게이트 오프 전압으로 설정할 수 있다.
제3 회로부(CA3)는 캐리 신호(CR)의 출력을 제어할 수 있다. 일 실시 예에서, 제3 회로부(CA3)는 제3 풀업 트랜지스터(Tup3)의 턴 온/턴 오프를 제어하는 제5 회로 블록(CB5) 및 제3 풀다운 트랜지스터(Tdown3)의 턴 온/턴 오프를 제어하는 제6 회로 블록(CB6)을 포함할 수 있다.
제5 회로 블록(CB5)은 캐리 클럭 신호(CCLK)에 응답하여 제3 풀업 트랜지스터(Tup3)의 턴 온/턴 오프를 제어할 수 있다. 제3 풀업 트랜지스터(Tup3)가 턴 온될 때, 게이트 온 전압의 캐리 신호가 출력될 수 있다.
제6 회로 블록(CB6)은 제2 전원(Vdd_even/Vdd_odd)에 기초하여 제3 풀다운 트랜지스터(Tdown3)의 턴 온/턴 오프를 제어할 수 있다. 제3 풀다운 트랜지스터(Tdown3)가 턴 온될 때, 게이트 오프 전압의 캐리 신호가 출력될 수 있다.
제4 회로부(CA4)는 Q 노드(Q) 및 QB 노드(QB)의 전압을 리셋할 수 있다. 한 프레임의 수직 블랭크 기간에, 제4 회로부(CA4)에 의해 Q 노드(Q)가 게이트 로우 전압으로, QB 노드(QB)가 게이트 온 전압으로 리셋될 수 있다.
일 실시 예에서, 제4 회로부(CA4)는 Q 노드(Q) 전압을 리셋하는 제7 및 제8 회로 블록들(CB7, CB8), QB 노드(QB) 전압을 리셋하는 제9 및 제10 회로 블록들(CB9, CB10)을 포함할 수 있다.
제7 회로 블록(CB7) 및 제8 회로 블록(CB8)은 이전 스테이지의 캐리 신호에 따라, 제2 전원(Vdd_even/Vdd_odd) 및 제3 전원(Vss)을 이용하여 Q 노드(Q)를 게이트 오프 전압으로 리셋할 수 있다. 제9 회로 블록(CB9) 및 제10 회로 블록(CB10)은 제2 전원(Vdd_even/Vdd_odd) 및 제3 전원(Vss)을 이용하여 QB 노드(QB)를 게이트 온 전압으로 리셋할 수 있다.
일 실시 예에서, 제4 회로부(CA4)는 이전 스테이지의 캐리 신호를 입력받으므로, 캐리 신호(CR)를 출력하는 제3 회로부(CA3)에 인접하게 배치될 수 있다. 도 9에서는 제4 회로부(CA4)가 제3 회로부(CA3)의 우측에 배치되는 것으로 도시되지만, 제4 회로부(CA4)는 제3 회로부(CA3)의 좌측에 배치될 수도 있다. 이와 같이, 캐리 신호(CR)를 출력하는 제3 회로부(CA3)와 제3 회로부(CA3)로부터 출력되는 캐리 신호(CR)에 따라 동작하는 제4 회로부(CA4)가 서로 인접하게 배치됨으로써, 제2 배선의 개수 및 길이를 감소시킬 수 있다.
제5 회로부(CA5)는 인버터 동작을 수행할 수 있다. 제5 회로부(CA5)는 Q 노드(Q) 및 QB 노드(QB)의 전압을 인버팅시킨 신호를 출력하는 제11 회로 블록(CB11)을 포함할 수 있다. 이러한 제5 회로부(CA5)는 제1 회로부(CA1)를 제외하고, Q 노드(Q) 및 QB 노드(QB)의 전압을 설정/리셋하는 임의의 다른 회로부에 인접하게 배치될 수 있다. 즉, 제5 회로부(CA5)는 제1 회로부(CA1)와 제6 회로부(CA6) 사이에서 어느 위치에나 배치될 수 있다. 도 9에서는 제5 회로부(CA5)가 제4 회로부(CA4)와 제6 회로부(CA6) 사이에 배치되는 것으로 도시되지만, 본 실시 예는 이로써 한정되지 않고, 제5 회로부(CA5)의 배치는 상대적으로 자유로울 수 있다.
제6 회로부(CA6)는 제12 및 제13 회로 블록(CB12, CB13)을 포함할 수 있다. 제12 및 제13 회로 블록(CB12, CB13)은 적어도 하나의 제1 풀다운 트랜지스터(Tdown1)를 포함하고, QB 노드(QB)의 전압에 응답하여 제1 게이트 라인들(GL11~GL1n)로 게이트 오프 전압의 제1 게이트 신호들(GS11~GS1n, GS21~GS2n)을 출력할 수 있다.
제7 회로부(CA7)는 제14 회로 블록(CB14)을 포함할 수 있다. 제14 회로 블록(CB14)은 적어도 하나의 제1 풀업 트랜지스터(Tup1)를 포함하고, Q 노드(Q)의 전압에 응답하여 제1 게이트 라인들(GL11~GL1n)로 게이트 온 전압의 제1 게이트 신호들(GS11~GS1n, GS21~GS2n)을 출력할 수 있다.
일반적으로, 제1 풀업 트랜지스터(Tup1)는 게이트 구동부(20)를 구성하는 트랜지스터들 중 가장 큰 면적을 가지므로, 복수 개의 서브 회로부들로 구성될 수 있다. 예를 들어, 제1 풀업 트랜지스터(Tup1)는 도 11에 도시된 것과 같이 복수 개의 서브 회로부들(CA7-1, CA7-2)로 구성될 수 있다. 복수 개의 서브 회로부들(CA7-1, CA7-2) 각각은 제1 풀업 트랜지스터(Tup1)의 부분으로 구성될 수 있다. 제1 풀업 트랜지스터(Tup1)는 스캔 클럭 신호(SCLK)에 연결되므로, 제1 풀업 트랜지스터(Tup1)가 복수 개의 서브 회로부들(CA7-1, CA7-2)로 구성될 때, 스캔 클럭 신호(SCLK)를 제1 풀업 트랜지스터(Tup1)로 인가하는 배선의 길이가 길어질 수 있다. 배선 길이가 길어지면 도 8에 도시된 제2 연장부(B)의 면적이 커지므로, 표시 패널(50)의 투명도가 감소하고, 표시 영역(AA)과 비표시 영역(NAA) 사이의 시각적 이질감이 커질 수 있다. 이러한 문제를 방지하기 위해, 제1 풀업 트랜지스터(Tup1)를 구성하는 복수 개의 서브 회로부들(CA7-1, CA7-2)에 인접하게 스캔 클럭 신호 배선만으로 구성되는 제8 서브 회로부들(CA8-1, CA8-2)이 배치될 수 있다. 제1 풀업 트랜지스터(Tup1)를 구성하는 복수 개의 서브 회로부들(CA7-1, CA7-2)과 스캔 클럭 신호 배선만으로 구성되는 제8 서브 회로부들(CA8-1, CA8-2)은 제2 방향(DR2)을 따라 교대로 배치될 수 있다. 이러한 구조를 통해, 제1 풀업 트랜지스터(Tup1)를 위한 충분한 회로 면적인 확보되고, 스캔 클럭 신호(SCLK) 배선의 임피던스를 최소화하며, 제2 연장부(B)의 면적 증가를 방지하여 표시 패널(50)의 투명도를 확보할 수 있다.
게이트 구동부(20) 내부로 연장되는 제1 게이트 라인들(GL11~GL1n)의 길이를 최소화하기 위해 게이트 구동부의 타측 가장자리, 즉 제6 회로부(CA6) 및 제7 회로부(CA7)는 표시 영역(AA)에 가장 인접하게 배치될 수 있다.
도 9에서는 게이트 구동부(20)가 7개의 회로부들(CA1~CA7)로 구성되는 예가 도시된다. 그러나 본 실시 예는 이로써 한정되지 않으며, 게이트 구동부(20)는 7개보다 많거나 적은 수의 회로부들로 구성될 수 있다. 또한, 각각의 회로부(CA1~CA7)는 도시된 것보다 더 많거나 적은 수의 회로 블록으로 구성될 수도 있다.
도 11은 표시 영역의 일 실시 예에 따른 단면도이다. 도 11을 참조하면, 표시 영역(AA)에서, 표시 패널(50)은 회로부(CA)와 투명부(TA)를 포함한다. 회로부(CA)에는 화소(PX)들이 배치되고, 투명부(TA)는 투명한 절연층만이 배치되어 입사되는 광을 투과시킨다.
회로부(CA)는 예를 들어, 기판(100), 기판(100) 상에 배치되는 회로 소자층(CEL) 및 발광 소자층(LDL)을 포함할 수 있다.
회로 소자층(CEL)에는 화소(PX)를 구성하는 회로 소자들로써, 적어도 하나의 트랜지스터, 커패시터 및 배선들이 배치될 수 있다. 회로 소자를 구성하는 전극들 사이에는 투명한 절연층이 배치되어 전극들 사이를 전기적으로 절연시킬 수 있다. 회로 소자는 패시베이션층 및/또는 오버코트층으로 커버되어, 이물로부터 보호될 수 있다. 또한, 회로 소자들의 상부면 요철은 오버코트층(평탄화층)에 의해 커버되어, 요철에 의한 외부광의 난반사가 방지될 수 있다.
발광 소자층(LDL)에는 발광 소자가 배치된다. 발광 소자는 애노드 전극, 발광층 및 캐소드 전극을 포함한다. 표시 패널(50)이 전면 발광형인 경우, 애노드 전극은 반사형 전극이고 캐소드 전극은 투과형 전극일 수 있다. 그러나 표시 패널(50)이 후면 발광형인 경우, 애노드 전극이 투과형 전극이고 캐소드 전극이 반사형 전극일 수 있다. 이하에서는 표시 패널(50)이 전면 발광형인 경우를 예로 들어 실시 예들을 설명한다.
회로 소자 및 발광 소자는 봉지층(PAC)에 의해 커버될 수 있다. 봉지층(PAC)은 외부의 수분이 회로 소자 및 발광 소자로 침투하는 것을 방지하는 역할을 한다. 봉지층(PAC)은 무기 절연물로 이루어질 수도 있고, 무기 절연물과 유기 절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
봉지층(PAC)의 상부에는 커버 기판(200)이 형성될 수 있다. 커버 기판(200)은 접착제 등을 통해 봉지층(PAC) 상에 접착될 수 있다.
봉지층(PAC)과 커버 기판(200) 사이에는 컬러 필터(CF)가 더 형성될 수 있다. 컬러 필터(CF)는 발광 소자에 중첩하여 배치될 수 있다. 컬러 필터(CF)는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 소자에서 생성되어 컬러 필터(CF)를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화이트 색상을 표시하는 화소(PX)에 대하여 컬러 필터(CF)는 생략될 수 있다. 컬러 필터(CF)들 사이는 블랙 매트릭스(BM)가 형성되어, 발광 영역들 사이의 빛샘 현상을 방지할 수 있다.
도 12는 비표시 영역의 일 실시 예에 따른 단면도이고, 도 13은 도 12의 더미 반사 패턴 및 더미 컬러 필터의 배치 상태를 나타낸 평면도이다.
도 12를 참조하면, 비표시 영역(NAA)에서, 표시 패널(50)은 회로부(CA)와 투명부(TA)를 포함한다. 회로부(CA)에는 게이트 구동부(20)의 회로 블록(CB)들이 배치되고, 투명부(TA)는 투명한 절연층만이 배치되어 입사되는 광을 투과시킨다.
다양한 실시 예들에서, 비표시 영역(NAA)은 표시 영역(AA)과 대체로 유사한 적층 구조를 갖는다. 즉, 비표시 영역(NAA)에 배치되는 회로 블록(CB)은 화소(PX)와 유사한 적층 구조로 형성될 수 있다. 예를 들어, 게이트 구동부(20)는 발광 동작을 하지 않으므로 컬러 필터(CF) 및 애노드 전극이 필요하지 않지만, 표시 영역(AA)과의 시각적 유사성을 제공하기 위해 더미 컬러 필터(CF') 및 더미 반사 패턴(ANO')을 포함할 수 있다. 이하에서 게이트 구동부(20)의 단면도를 참조하여 구체적인 구조를 설명한다.
회로부(CA)는 예를 들어, 기판(100) 및 기판(100) 상에 배치되는 회로 소자층(CEL)을 포함할 수 있다. 회로 소자층(CEL)에는 회로 블록(CB)을 구성하는 회로 소자들로써, 적어도 하나의 트랜지스터, 커패시터 및 배선들이 배치될 수 있다. 회로 소자를 구성하는 전극들 사이에는 투명한 절연층이 배치되어 전극들 사이를 전기적으로 절연시킬 수 있다. 회로 소자는 패시베이션층 및/또는 오버코트층으로 커버되어, 이물로부터 보호될 수 있다. 또한, 오버코트층은 회로 소자들의 상부 표면에 형성되는 요철을 평탄화하는 평탄화층으로서, 회로 소자들의 요철에 의해 외부광이 난반사되어 표시 영역(AA)과의 시감 특성이 달라지는 것을 방지할 수 있다.
회로 소자층(CEL) 상에는 더미 반사 패턴(ANO')이 형성될 수 있다. 더미 반사 패턴(ANO')은 표시 영역(AA)에 배치된 애노드 전극과 동일한 재료로 구성될 수 있다. 예를 들어, 더미 반사 패턴(ANO')은 반사형 전극으로 구성될 수 있다. 일 실시 예에서, 더미 반사 패턴(ANO')은 반사층으로 구성되고, 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금과 같은 금속 물질로 이루어질 수 있다.
회로부(CA) 내에서 더미 반사 패턴(ANO')의 평면상의 배치는, 화소(PX)내에서 애노드 전극의 배치와 대응할 수 있다. 또한, 더미 반사 패턴(ANO')은 애노드 전극과 동일 또는 유사한 형태를 가질 수 있으나, 이로써 한정되지 않는다. 더미 반사 패턴(ANO')은 애노드 전극과 동일한 한 번의 공정으로 형성될 수 있으나, 이로써 한정되지 않는다.
일 실시 예에서, 주변 소자들과의 커플링에 의한 간섭 발생을 방지하기 위해, 더미 반사 패턴(ANO')에 특정한 DC 전원이 인가될 수 있다. 예를 들어, DC 전원은 제3 전원(Vss)일 수 있으나, 이로써 한정되지 않는다. 다른 실시 예에서, 더미 반사 패턴(ANO')에는 전원이 인가되지 않고 플로팅될 수 있다.
더미 반사 패턴(ANO')은 외부광을 반사시킬 수 있다. 이러한 더미 반사 패턴(ANO')에 의해 화소(PX)들이 배치되는 표시 영역(AA)과 게이트 구동부(20)가 배치되는 비표시 영역(NAA)이 대체로 동일한 반사율을 가질 수 있고, 이들 사이의 시각적 유사성이 향상될 수 있다.
더미 반사 패턴(ANO')은 봉지층(PAC)에 의해 커버될 수 있다.
봉지층(PAC)의 상부에는 커버 기판(200)이 형성될 수 있다. 커버 기판(200)은 접착제 등을 통해 봉지층(PAC) 상에 접착될 수 있다.
봉지층(PAC)과 커버 기판(200) 사이에는 더미 컬러 필터(CF')가 더 형성될 수 있다. 더미 컬러 필터(CF')는 더미 반사 패턴(ANO')에 중첩하여 배치될 수 있다. 더미 컬러 필터(CF')는 컬러 필터(CF)와 동일한 재료로 구성될 수 있고, 예를 들어 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 더미 컬러 필터(CF')들 사이는 블랙 매트릭스(BM)가 형성되어, 발광 영역들 사이의 빛샘 현상을 방지할 수 있다.
회로부(CA) 내에서 더미 컬러 필터(CF')의 평면상의 배치는, 화소(PX)내에서 컬러 필터(CF)의 배치와 대응할 수 있다. 예를 들어, 표시 영역(AA)에서 레드, 그린, 블루, 화이트 색상의 화소(PX)들이 십자 형태로 배열되는 경우, 비표시 영역(NAA)에도 레드, 그린, 블루 색상의 더미 컬러 필터(CF')가 십자 형태로 배열될 수 있다. 화이트 색상의 화소(PX)에 대응하는 위치에서는, 더미 컬러 필터(CF')가 생략될 수 있다.
또한, 더미 컬러 필터(CF’)는 컬러 필터(CF)와 동일 또는 유사한 형태를 가질 수 있으나, 이로써 한정되지 않는다. 더미 컬러 필터(CF’)는 컬러 필터(CF)와 동일한 한 번의 공정으로 형성될 수 있으나, 이로써 한정되지 않는다.
이러한 더미 컬러 필터(CF')에 의해 화소(PX)들이 배치되는 표시 영역(AA)과 게이트 구동부(20)가 배치되는 비표시 영역(NAA)이 대체로 동일한 시감을 가질 수 있고, 이들 사이의 시각적 유사성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것
이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 패널
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (22)

  1. 회로 소자들이 배치되고, 서로 이격하여 배치된 복수 개의 회로부들; 및
    상기 회로부들 사이에 배치되고, 외부 광을 투과시키는 복수 개의 투명부들을 포함하되,
    상기 복수 개의 회로부들 각각은,
    동일한 기능을 수행하는 적어도 하나의 회로 블록들을 포함하는, 게이트 구동부.
  2. 제1항에 있어서, 상기 복수의 회로부들은,
    제1 방향으로 연장되고, 회로 소자들이 배치되는 제1 연장부; 및
    상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 회로부들 사이를 연결하는 제2 배선들이 배치되는 제2 연장부를 포함하는, 게이트 구동부.
  3. 제2항에 있어서,
    상기 제1 연장부의 상기 제2 방향으로의 폭은, 상기 제2 연장부의 상기 제1 방향으로의 폭 보다 큰, 게이트 구동부.
  4. 제3항에 있어서,
    상기 회로부들 각각으로 글로벌 신호들을 인가하는 복수의 제1 배선들을 더 포함하고,
    상기 글로벌 신호들은,
    스캔 클럭 신호, 캐리 클럭 신호, 스타트 신호, 리셋 신호, 센싱 선택 신호, 제1 전원, 제2 전원 및 제3 전원 중 적어도 하나를 포함하는, 게이트 구동부.
  5. 제4항에 있어서, 상기 복수의 회로부들은,
    화소 센싱을 위해 화소들로 제공되는 제2 게이트 신호의 출력을 제어하는 제1 회로부;
    상기 게이트 구동부에 배치되는 Q 노드의 전압을 설정하는 제2 회로부;
    해당 스테이지의 이후에 배치된 다른 스테이지로 제공되는 캐리 신호의 출력을 제어하는 제3 회로부;
    상기 해당 스테이지의 이전에 배치된 다른 스테이지로부터 수신되는 상기 캐리 신호에 응답하여, 상기 Q 노드 및 상기 게이트 구동부에 배치되는 QB 노드의 전압을 리셋하는 제4 회로부;
    상기 Q 노드 및 상기 QB 노드로 인가되는 신호를 인버팅하여 출력하는 제5 회로부;
    상기 QB 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 다운 트랜지스터를 통해 게이트 오프 전압의 제1 게이트 신호를 출력하는 제6 회로부; 및
    상기 Q 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 업 트랜지스터를 통해 게이트 온 전압의 상기 제1 게이트 신호를 출력하는 제7 회로부를 포함하는, 게이트 구동부.
  6. 제5항에 있어서, 상기 제1 회로부는,
    상기 게이트 구동부의 일측 가장자리에 인접하게 배치되는, 게이트 구동부.
  7. 제5항에 있어서, 상기 제4 회로부는,
    상기 캐리 신호를 출력하는 상기 제3 회로부에 인접하게 배치되는, 게이트 구동부.
  8. 제5항에 있어서, 상기 제6 회로부 및 상기 제7 회로부는,
    상기 게이트 구동부의 타측 가장자리에 인접하게 배치되는, 게이트 구동부.
  9. 제5항에 있어서, 상기 제7 회로부는,
    서로 이격하여 배치된 복수 개의 서브 회로부들; 및
    상기 서브 회로부들 사이에 배치된 상기 투명부들을 포함하고,
    상기 복수 개의 서브 회로부들은,
    각각이 풀업 트랜지스터의 부분으로 구성되는 제1 서브 회로부들; 및
    상기 풀업 트랜지스터로 상기 스캔 클럭 신호를 인가하는 상기 제1 배선들이 배치되는 제2 서브 회로부들을 포함하는, 게이트 구동부.
  10. 제9항에 있어서, 상기 제1 내지 제7 회로부 중 적어도 일부는,
    회로부의 동작을 위해 필요한 로컬 신호들을 직접 생성하도록 구성되고,
    상기 로컬 신호들은,
    상기 풀업 트랜지스터의 턴 온 및 턴 오프를 제어하기 위한 Q 노드 신호, 상기 풀 다운 트랜지스터의 턴 온 및 턴 오프를 제어하기 위한 QB 노드 신호, 상기 캐리 신호, 상기 제1 및 제2 게이트 신호들, 화소 센싱을 위해 상기 Q 노드 및 상기 QB 노드를 충전 및 방전하기 위한 M_o 신호 중 적어도 하나를 포함하는, 게이트 구동부.
  11. 제1항에 있어서, 상기 회로부들은,
    기판;
    상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층;
    상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층;
    상기 평탄화층 상에 배치되는 더미 반사층;
    상기 더미 반사층을 커버하는 봉지층을 포함하되,
    상기 더미 반사층은,
    반사형 전극으로 구성되는, 게이트 구동부.
  12. 제1항에 있어서, 상기 회로부들은,
    기판;
    상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층;
    상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층;
    상기 평탄화층 상에 형성된 봉지층;
    상기 봉지층의 상부에 배치되는 커버 기판; 및
    상기 봉지층과 상기 커버 기판 사이에 배치되는 더미 컬러 필터를 더 포함하되,
    상기 더미 컬러 필터는,
    색제를 포함하는 감광성 수지로 구성되는, 게이트 구동부.
  13. 화소들이 배치되는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널; 및
    상기 비표시 영역에 배치되고, 게이트 신호를 게이트 라인을 통해 상기 화소들로 인가하는 게이트 구동부를 포함하되,
    상기 표시 영역 및 상기 비표시 영역 각각은,
    회로 소자들이 배치되고 서로 이격하여 배치되는 회로부들; 및
    상기 회로부들에 사이에 배치되고, 외부 광을 투과시키는 투명부들을 포함하는, 표시 장치.
  14. 제13항에 있어서, 상기 회로부들은,
    제1 방향으로 연장되고, 회로 소자들이 배치되는 제1 연장부; 및
    상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 회로부들 사이를 연결하는 제2 배선들이 배치되는 제2 연장부를 포함하되,
    상기 제1 연장부의 상기 제2 방향으로의 폭은, 상기 제2 연장부의 상기 제1 방향으로의 폭 보다 큰, 표시 장치.
  15. 제13항에 있어서, 상기 게이트 구동부는,
    화소 센싱을 위해 상기 화소들로 제공되는 제2 게이트 신호의 출력을 제어하는 제1 회로부;
    상기 게이트 구동부에 배치되는 Q 노드의 전압을 설정하는 제2 회로부;
    해당 스테이지의 이후에 배치된 다른 스테이지로 제공되는 캐리 신호의 출력을 제어하는 제3 회로부;
    상기 해당 스테이지의 이전에 배치된 다른 스테이지로부터 수신되는 상기 캐리 신호에 응답하여, 상기 Q 노드 및 상기 게이트 구동부에 배치되는 QB 노드의 전압을 리셋하는 제4 회로부;
    상기 Q 노드 및 상기 QB 노드로 인가되는 신호를 인버팅하여 출력하는 제5 회로부;
    상기 QB 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 다운 트랜지스터를 통해 게이트 오프 전압의 제1 게이트 신호를 출력하는 제6 회로부; 및
    상기 Q 노드의 전압에 응답하여 턴 온되는 적어도 하나의 풀 업 트랜지스터를 통해 게이트 온 전압의 상기 제1 게이트 신호를 출력하는 제7 회로부를 포함하는, 표시 장치.
  16. 제15항에 있어서, 상기 제1 회로부는,
    상기 비표시 영역에서 상기 표시 패널의 가장자리에 인접하게 배치되고,
    상기 제6 회로부 및 상기 제7 회로부는,
    상기 표시 영역에 인접하게 배치되는, 표시 장치.
  17. 제15항에 있어서, 상기 제4 회로부는,
    상기 캐리 신호를 출력하는 상기 제3 회로부에 인접하게 배치되는, 표시 장치.
  18. 제15항에 있어서, 상기 제7 회로부는,
    서로 이격하여 배치된 복수 개의 서브 회로부들; 및
    상기 서브 회로부들 사이에 배치된 상기 투명부들을 포함하고,
    상기 복수 개의 서브 회로부들은,
    각각이 풀업 트랜지스터의 부분으로 구성되는 제1 서브 회로부들; 및
    상기 풀업 트랜지스터로 스캔 클럭 신호를 인가하는 상기 제1 배선들이 배치되는 제2 서브 회로부들을 포함하는, 표시 장치.
  19. 제13항에 있어서, 상기 표시 영역에서 상기 회로부들은,
    기판;
    상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층;
    상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층;
    상기 평탄화층 상에 배치되고, 애노드 전극, 캐소드 전극 및 상기 애노드 전극과 상기 캐소드 전극 사이에 배치된 발광층을 포함하는 발광 소자들이 구비된 발광 소자층;
    상기 발광 소자층을 커버하는 봉지층;
    상기 봉지층의 상부에 배치되는 커버 기판; 및
    상기 봉지층과 커버 기판 사이에 배치되는 컬러 필터를 포함하고,
    상기 비표시 영역에서 상기 회로부들은,
    상기 기판;
    상기 회로 소자층;
    상기 평탄화층;
    상기 평탄화층 상에 배치되는 더미 반사층; 및
    상기 더미 반사층을 커버하는 상기 봉지층을 포함하되,
    상기 더미 반사층은 상기 애노드 전극과 동일한 재료로 구성되는, 표시 장치.
  20. 제13항에 있어서, 상기 표시 영역에서 상기 회로부들은,
    기판;
    상기 기판 상에 배치되고, 상기 회로 소자들이 배치되는 회로 소자층;
    상기 회로 소자층에 배치된 상기 회로 소자들을 커버하는 평탄화층;
    상기 평탄화층 상에 배치되고, 애노드 전극, 캐소드 전극 및 상기 애노드 전극과 상기 캐소드 전극 사이에 배치된 발광층을 포함하는 발광 소자들이 구비된 발광 소자층;
    상기 발광 소자층을 커버하는 봉지층;
    상기 봉지층의 상부에 배치되는 커버 기판; 및
    상기 봉지층과 커버 기판 사이에 배치되는 컬러 필터를 포함하고,
    상기 비표시 영역에서 상기 회로부들은,
    상기 기판;
    상기 회로 소자층;
    상기 평탄화층;
    상기 평탄화층 상에 배치되는 상기 봉지층;
    상기 커버 기판; 및
    상기 봉지층과 상기 커버 기판 사이에 배치되는 더미 컬러 필터를 을 포함하되,
    상기 더미 컬러 필터는 상기 컬러 필터와 동일한 재료로 구성되는, 표시 장치.
  21. 제13항에 있어서, 상기 화소들은,
    R, G, B 화소들을 포함하고,
    상기 게이트 구동부의 상기 회로부들은,
    상기 R, G, B 화소들과 동일한 크기 및 모양을 갖는, 표시 장치.
  22. 제13항에 있어서,
    상기 표시 영역에 배치되는 투명부들과 상기 비표시 영역에 배치되는 투명부들은 동일한 형상을 갖는, 표시 장치.
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