JP6705469B2 - 電気光学装置、電子機器 - Google Patents

Description

本発明は、電気光学装置、電子機器に関する。

電気光学装置として、画素にスイッチング素子としてのトランジスターを備えたアクティブ駆動型の液晶装置が挙げられる。アクティブ駆動型の液晶装置では、上記トランジスターが設けられる一方の基板と、画素の開口部を規定するブラックマトリクス（ＢＭ）と呼ばれる遮光部を有する他方の基板とを位置精度よく対向配置して貼り合せるために、熱硬化型のシール材に替えて光硬化型のシール材を用いることがある。光硬化型のシール材を充分に硬化させるためには、一対の基板の両側から光を照射することが望ましい。ところが、上記一方の基板のシール材が配置されるシール領域には、上記トランジスターの駆動に係る配線などの遮光膜があり、入射する光が当該遮光膜により遮光され、シール材の硬化を阻害するおそれがある。

そこで、例えば、特許文献１には、２枚の基板に挟まれた光硬化型のシール材の直上または直下のいずれかにある遮光膜にスリットを設けて光を透過させる液晶表示素子が提案されている。上記特許文献１によれば、シール材を確実に光硬化させる観点から、遮光膜の幅を１５０μｍ以下、開口幅を５μｍ以上とすることが好ましいとされている。

また、例えば、特許文献２には、第１基板の画像表示領域の周辺に位置する周辺領域に設けられ、各種信号を画素部に供給する駆動回路部と、シール領域に重なるように延びる延在部を含み、電源電位を駆動回路部に供給する駆動電源線と、層間絶縁膜を介して上記延在部と重なる配線部を含み、所定の電位を対向電極に供給する対向電極電位線と、を備えた電気光学装置が開示されている。上記特許文献２によれば、シール領域には光硬化性樹脂が配置されてシール部を構成し、第１基板側から光硬化樹脂に光を照射するために、シール領域における上記延在部及び上記配線部のそれぞれに隙間を設けることが示されている。

特開２０００−８９２３５号公報 特開２００７−４１３４６号公報

上記特許文献１や上記特許文献２では、光硬化型のシール材が配置されるシール領域の幅について、具体的な数値が示されてはいないが、電気光学装置としての液晶表示素子の信頼性品質を論ずる上で、シール領域の幅は重要な要素である。シール材が配置されるシール領域の幅が狭くなれば一対の基板の接着強度に影響すると共に、シール材で囲まれた液晶層に外部から水分などが浸入し易くなる。したがって、シール領域について所定の幅を確保する必要が生ずる。一方で、上記特許文献２に示されているように、画像表示領域の外側である周辺領域には、シール材だけでなく駆動回路部などが配置されることから、所定の幅のシール領域を含むように周辺領域を確保すると、電気光学装置を小型化することが難しくなるという課題があった。

本願の電気光学装置は、光硬化型のシール材を介して対向して配置された第１基板と第２基板との間に電気光学素子が設けられた電気光学装置であって、少なくとも第２基板は透光性であって、第１基板のシール材が配置されるシール領域に、間隔をおいて配置された複数の遮光パターンを有し、第１基板上において、電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層は、平面視で複数の遮光パターンのうち少なくとも１つの遮光パターンと重なって配置されていることを特徴とする。

上記の電気光学装置において、第１基板及び第２基板は透光性であって、半導体層は、第１基板上に島状に設けられた遮光層と、複数の遮光パターンのうちの１つの遮光パターンとの間に配置されていることが好ましい。

上記の電気光学装置において、トランジスターは、半導体層が並列接続された２つのトランジスターを含むとしてもよい。

また、上記の電気光学装置において、並列接続された２つトランジスターの一方の半導体層は、第１基板上において、複数の遮光パターンのうち隣り合う２つの遮光パターンのうちの一方と平面視で重なって配置され、並列接続された２つトランジスターの他方の半導体層は、第１基板上において、隣り合う２つの遮光パターンのうちの他方と平面視で重なって配置されていることが好ましい。

上記の電気光学装置において、複数の遮光パターンのうち少なくとも１つの遮光パターンは、電源配線であることを特徴とする。

上記の電気光学装置において、電気光学素子は、液晶素子であって、第１基板において画素ごとに設けられた画素電極と、第２基板に設けられ、共通電位が与えられる共通電極と、を有し、複数の遮光パターンのうち少なくとも１つの遮光パターンは、共通電位配線であるとしてもよい。

本願の電子機器は、上記の電気光学装置を備えたことを特徴とする。

第１実施形態の液晶装置の構成を示す概略平面図。 図１に示すＨ−Ｈ’線に沿う第１実施形態の液晶装置の構造を示す概略断面図。 第１実施形態の液晶装置の電気的な構成を示す回路図。 第１実施形態の液晶装置における画素回路の構成を示す等価回路図。 第１ラッチ回路の構成を示す回路図。 シール領域における第１ラッチ回路の各構成の配置を示す平面図。 図６のＡ−Ａ’線に沿った第１ラッチ回路の構造を示す断面図。 シフトレジスタの構成を示す回路図。 シール領域におけるシフトレジスタの各構成の配置を示す平面図。 図９のＢ−Ｂ’線に沿ったシフトレジスタの構造を示す断面図。 素子基板と対向基板との間に配置されたシール材を硬化させる工程を示す概略断面図。 第２実施形態のシール領域における第１ラッチ回路の各構成の配置を示す平面図。 図１２のＣ−Ｃ’線に沿った第１ラッチ回路の構造を示す断面図。 第３実施形態の電子機器としての投射型表示装置の構成を示す概略図。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、説明する部分が認識可能な程度の大きさとなるように、適宜拡大または縮小して表示している。

（第１実施形態）
＜電気光学装置＞
本実施形態の電気光学装置について、薄膜トランジスター（Thin Film Transistor；ＴＦＴ）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する投射型表示装置（プロジェクター）の光変調手段（ライトバルブ）として好適に用いることができるものである。

まず、本実施形態の電気光学装置としての液晶装置の基本的な構成について、図１〜図４を参照して説明する。図１は第１実施形態の液晶装置の構成を示す概略平面図、図２は図１に示すＨ−Ｈ’線に沿う第１実施形態の液晶装置の構造を示す概略断面図、図３は第１実施形態の液晶装置の電気的な構成を示す回路図、図４は、第１実施形態の液晶装置における画素回路の構成を示す等価回路図である。

図１及び図２に示すように、本実施形態の液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０とを有する。素子基板１０の基材１０ｓ及び対向基板２０の基材２０ｓは、それぞれ透明な例えば石英基板やガラス基板が用いられている。液晶層５０は、本発明における電気光学素子の一例の液晶素子である。

素子基板１０は対向基板２０よりも大きく、両基板は、対向基板２０の外縁に沿って配置されたシール材４０を介して間隔を置いて貼り合わされている。シール材４０によって封止された間隔に液晶層５０を構築する方法としては、例えば、額縁状に配置されたシール材４０の内側に液晶を滴下して、減圧下で素子基板１０と対向基板２０とを貼り合わせるＯＤＦ（One Drop Fill）法などが挙げられる。

本実施形態において、シール材４０は、光（紫外線）硬化型のエポキシ樹脂などの接着剤が採用されている。シール材４０には、一対の基板の上記間隔を一定に保持するためのスペーサー（図示省略）が混入されている。

シール材４０の内側には、マトリックス状に配列した複数の画素Ｐを含む表示領域Ｅ１が設けられている。また、シール材４０と表示領域Ｅ１との間の周辺領域Ｅ２に表示領域Ｅ１を取り囲んで見切り部２１が設けられている。見切り部２１は、例えば遮光性の金属あるいは金属酸化物などからなる。見切り部２１が配置される周辺領域Ｅ２を囲み、設計上においてシール材４０が配置される領域をシール領域Ｅ３と呼ぶ。なお、表示領域Ｅ１には、表示に寄与する画素Ｐの他に、複数のダミー画素が含まれていてもよい。同様に周辺領域Ｅ２には複数のダミー画素が含まれていてもよい。

対向基板２０から外側にはみ出した素子基板１０の部分には、複数の外部接続用端子１０４が配列した端子部１０ａが設けられている。端子部１０ａには、外部駆動回路との電気的な接続を図るためのフレキシブル回路基板（図示省略）が実装される。

以降、素子基板１０の端子部１０ａにおいて外部接続用端子１０４が配列した方向をＸ方向とし、同一面内でＸ方向に直交する方向をＹ方向とする。また、Ｘ方向及びＹ方向に直交し、素子基板１０側から対向基板２０側に向かう方向をＺ方向とする。また、Ｚ方向の反対方向、すなわち、対向基板２０側から素子基板１０側に向って見ることを「平面視」あるいは「平面的に」と言う。本実施形態では、画素Ｐは、表示領域Ｅ１においてＸ方向とＹ方向とにマトリックス状に配置されている。

図２に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた透光性の画素電極１５及びスイッチング素子である薄膜トランジスター（以降、ＴＦＴと呼称する）３０と、信号配線と、これらを覆う配向膜１８とが形成されている。また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。素子基板１０は、透光性の基材１０ｓと、基材１０ｓ上に形成された画素電極１５、ＴＦＴ３０、信号配線、配向膜１８を含むものである。なお、基材１０ｓが、本発明における第１基板の一例である。

素子基板１０に対向配置される対向基板２０は、透光性の基材２０ｓと、基材２０ｓ上に形成された見切り部２１と、これを覆うように成膜された平坦化層２２と、平坦化層２２を覆い、少なくとも表示領域Ｅ１に亘って設けられ、共通電極として機能する対向電極２３と、対向電極２３を覆う配向膜２４とを含むものである。なお、基材２０ｓが、本発明における第２基板の一例である。

見切り部２１は、図１に示すように表示領域Ｅ１を取り囲んで設けられている。これにより対向基板２０側から不必要な迷光が表示領域Ｅ１に入射しないように遮蔽して、表示領域Ｅ１の表示における高いコントラストを確保している。

平坦化層２２は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部２１を覆うように設けられている。このような平坦化層２２の形成方法としては、例えばプラズマＣＶＤ法などを用いて成膜する方法が挙げられる。

対向電極２３は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、平坦化層２２を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部１０６に電気的に接続されている。上下導通部１０６は、素子基板１０側の配線に電気的に接続している。

画素電極１５を覆う配向膜１８及び対向電極２３を覆う配向膜２４は、液晶装置１００の光学設計に基づいて選定される。配向膜１８，２４は、例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子を所定の方向に略水平配向させる有機配向膜や、気相成長法を用いてＳｉＯｘ（酸化シリコン）などの無機材料を成膜して、負の誘電異方性を有する液晶分子を膜面に対して略垂直配向させる無機配向膜が挙げられる。

このような液晶装置１００は透過型であって、電圧無印加状態で画素Ｐの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Ｐの透過率が最小となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、素子基板１０と対向基板２０とを含む液晶パネル１１０の光の入射側と射出側とにそれぞれ偏光素子が配置されて用いられる。なお、素子基板１０と対向基板２０とのうち、光が入射する側の基板に、入射した光を有効に利用して画素Ｐに導くための、例えば、マイクロレンズなどの光学素子を設けてもよい。

図３に示すように、本実施形態の液晶装置１００は、例えば、フルハイビジョン（ＦＨＤ）規格であって、表示領域Ｅ１において、横方向（Ｘ方向）に少なくとも１９２０個、縦方向（Ｙ方向）に少なくとも１０８０個の画素Ｐを備えている。画素Ｐは、図４に示すように、Ｘ方向に延在する走査線３と、Ｙ方向に延在するデータ線６及び容量線７との交差部に対応して配置されている。画素Ｐには、画素電極１５と、ＴＦＴ３０と、保持容量１６と、を含む画素回路が設けられている。ＴＦＴ３０のゲートには走査線３が接続され、ＴＦＴ３０のソースにはデータ線６が接続され、ＴＦＴ３０のドレインには画素電極１５が接続されている。ＴＦＴ３０のドレインと容量線７との間に保持容量１６が接続されている。なお、固定電位が与えられる容量線７は、Ｙ方向に延在することに限定されず、Ｘ方向に延在していてもよい。

図３に戻り、素子基板１０には、端子部１０ａと表示領域Ｅ１との間にデータ線駆動回路１０１が設けられている。また、Ｘ方向において向かい合う一対の辺部と表示領域Ｅ１との間に、走査線駆動回路１０２が設けられている。また、Ｙ方向において端子部１０ａと対向する側の辺部に沿ったシール材４０（シール領域Ｅ３）と表示領域Ｅ１との間に検査回路１０３が設けられている。データ線駆動回路１０１及び走査線駆動回路１０２は、画素回路の駆動制御に係る駆動回路としての周辺回路である。検査回路１０３は、データ線６の短絡、断線検査、または画素Ｐの各種欠陥検査を行う周辺回路である。

本実施形態において、データ線駆動回路１０１は、Ｙ方向に端子部１０ａから表示領域Ｅ１に向って順に配置された第１ラッチ回路１０１Ａ、第２ラッチ回路１０１Ｂ、電圧選択回路１０１Ｃを含んで構成されている。走査線駆動回路１０２は、Ｘ方向に向かい合う一対の辺部から表示領域Ｅ１に向って順に配置されたシフトレジスタ１０２Ａ、出力制御回路１０２Ｂを含んで構成されている。なお、出力制御回路１０２Ｂはバッファを含んでいる。

データ線駆動回路１０１には、複数（１９２０本）のデータ線６が接続される。走査線駆動回路１０２には、複数（１０８０本）の走査線３が接続される。データ線駆動回路１０１及び走査線駆動回路１０２のそれぞれには、各種の駆動信号及び電源電位ＶＤＤ，ＶＳＳが外部接続用端子１０４を経由して入力される。また、素子基板１０の端子部１０ａにおいて、複数の外部接続用端子１０４のうち、Ｘ方向の両端に位置する外部接続用端子１０４は、上下導通部１０６に接続されており、共通電位（ＬＣＣＯＭ）が入力される。前述したように、対向基板２０の対向電極２３は上下導通部１０６に接続されていることから、対向電極２３には上下導通部１０６を介して共通電位（ＬＣＣＯＭ）が印加される。素子基板１０には、四隅に設けられた上下導通部１０６を電気的に接続させるための共通電位配線１０７が設けられている。

走査線駆動回路１０２のシフトレジスタ１０２Ａは、クロック信号ＣＬＫ，ＣＬＫＢによって駆動され、スタートパルスＤＹが入力されると、複数の走査線３（Ｇ１，Ｇ２・・・Ｇ１０７９，Ｇ１０８０）に対して、制御信号を順次転送する動作を行う。制御信号は、走査線３に接続された画素回路のＴＦＴ３０のＯＮ（選択）／ＯＦＦ（非選択）に係る信号である。また、出力制御回路１０２Ｂは出力制御信号ＥＮＢＹ１〜１０の１０個の信号によって表示領域Ｅ１の走査を可能としており、複数の走査線３（Ｇ１，Ｇ２・・・Ｇ１０７９，Ｇ１０８０）を適時選択する。以上の構成により液晶装置１００は１フレームを１０個のサブフレームに分割し、重み付された時分割駆動が可能となっている。

データ線駆動回路１０１の第１ラッチ回路１０１Ａは、デマルチプレクス駆動され、デジタル信号であるビデオ信号ＶＩＤ１〜ＶＩＤ２４０を第１ラッチ信号ＳＥＬ１〜８によって第１ラッチ回路１０１Ａに格納する。第１ラッチ回路１０１Ａの後段には第２ラッチ回路１０１Ｂが接続され、第２ラッチ信号ＬＡＴ２によって第１ラッチ回路１０１Ａに格納された論理状態を一斉に第２ラッチ回路１０１Ｂに転送する。第２ラッチ回路１０１Ｂの後段には電圧選択回路１０１Ｃが接続されている。電圧選択回路１０１Ｃは第２ラッチ回路１０１Ｂに格納された論理状態と、画素Ｐへ書き込みする時のサブフレームの極性を指示する極性信号ＰＯＬとに従って電圧Ｖ１，Ｖ２，Ｖ３のいずれかを複数のデータ線６（Ｓ１，Ｓ２・・・Ｓ１９１９，Ｓ１９２０）に出力する。液晶装置１００が前述したようにノーマリーブラックモードであって、共通電位（ＬＣＣＯＭ）を７Ｖとするならば、例えば、Ｖ１は正極性の白表示用電圧であり１２Ｖである。Ｖ２は両極性共用の黒表示用電圧であり、７Ｖである。Ｖ３は負極性の白表示用電圧であり２Ｖである。つまり、液晶装置１００は、共通電位（ＬＣＣＯＭ）を基準として正極性の電位と負極性の電位との間で電位が変化する交流駆動によって表示が行われる。

本実施形態において、周辺回路であるデータ線駆動回路１０１、走査線駆動回路１０２、検査回路１０３は、平面視で見切り部２１と重なるように配置される。また、これらの周辺回路のうち、第１ラッチ回路１０１Ａは平面視でシール領域Ｅ３と重なって配置されている。また、シフトレジスタ１０２Ａもまた、平面視でシール領域Ｅ３と重なって配置されている。したがって、これらの周辺回路のすべてを見切り部２１と重なるように、見切り部２１を拡張する場合と比べて、素子基板１０におけるＸ方向及びＹ方向の長さが短くなっている。

第１ラッチ回路１０１Ａ及びシフトレジスタ１０２Ａを光硬化型のシール材４０が配置されるシール領域Ｅ３に配置することは、シール材４０に光を照射して硬化させる処理に影響を及ぼす。そこで、本実施形態では、シール材４０の硬化に影響を及ぼさないように、第１ラッチ回路１０１Ａ及びシフトレジスタ１０２Ａの構成と配置とを工夫している。以降、それぞれの回路について、図を参照して説明する。

＜第１ラッチ回路の構成と配置＞
図５は第１ラッチ回路の構成を示す回路図、図６はシール領域における第１ラッチ回路の各構成の配置を示す平面図、図７は図６のＡ−Ａ’線に沿った第１ラッチ回路の構造を示す断面図である。なお、図５は、１本のデータ線６に対応したラッチ回路ユニット（単位）の構成を示すものである。つまり、第１ラッチ回路１０１Ａは、１９２０個のラッチ回路ユニット１０１ＡＵを含んで構成されている。

図５に示すように、本実施形態における第１ラッチ回路１０１Ａのラッチ回路ユニット１０１ＡＵは、２つのアナログスイッチ（ＡＳＷ）１２１，１２２と、２つのインバーター（ＩＮＶ）１２３，１２４とを含んで構成されている。２つのＡＳＷ１２１，１２２のそれぞれは、例えば、Ｎ型トランジスターとＰ型トランジスターとによりなるトランスファゲート（トランスミッションゲート）である。２つのＩＮＶ１２３，１２４のそれぞれも、例えば、Ｎ型トランジスターとＰ型トランジスターとにより構成されている。ＩＮＶ１２３とＩＮＶ１２４とが電気的に直列接続されて記憶素子として機能するものである。

図６に示すように、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれは、見切り部２１が配置される周辺領域Ｅ２よりも外側のシール領域Ｅ３において、Ｘ方向に延在する島状に配置され、且つＹ方向において互いに間隔を置いて配置されている。また、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層１３１が配置されている。また、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれに対して、その前面側に平面視で重なるように遮光パターン１３７が配置されている。なお、図６では、遮光パターン１３７について、下層の構成が分かるように外形を破線で示している。本実施形態において、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３のそれぞれと平面視で重なる遮光パターン１３７には、電源電位であるＶＳＳが供給され、ＩＮＶ１２４と平面視で重なる遮光パターン１３７には、電源電位であるＶＤＤが供給される。つまり、遮光パターン１３７は電源配線である。

Ｙ方向においてＡＳＷ１２１よりも外側に、Ｘ方向に延在する２つの信号線１２６ａ，１２６ｂがＹ方向に間隔を置いて配置されている。信号線１２６ａにはラッチ信号ＬＡＴが供給され、信号線１２６ｂには反転ラッチ信号ＬＡＴＢが供給される。ラッチ信号ＬＡＴは、前述した第１ラッチ回路１０１Ａにおける第１ラッチ信号ＳＥＬ１〜８に相当するものである。詳細には、第１ラッチ信号ＳＥＬ１〜８は、それぞれバッファリングされると同時に反転信号が生成され、ラッチ信号ＬＡＴと反転ラッチ信号ＬＡＴＢとになる。

ラッチ信号ＬＡＴが供給される信号線１２６ａは、Ｙ方向に延在する連結配線１２７ａによってＡＳＷ１２１におけるＮ型トランジスター１２１Ｎのゲートと、ＡＳＷ１２２におけるＰ型トランジスター１２２Ｐのゲートとに接続されている。また、反転ラッチ信号ＬＡＴＢが供給される信号線１２６ｂは、Ｙ方向に延在する連結配線１２７ｂによってＡＳＷ１２１におけるＰ型トランジスター１２１Ｐのゲートと、ＡＳＷ１２２におけるＮ型トランジスター１２２Ｎのゲートとに接続されている。

連結配線１２７ａと連結配線１２７ｂとの間でＹ方向に延在し、前述したビデオ信号ＶＩＤ１〜ＶＩＤ２４０のいずれかが供給される入力配線１２５は、連結配線１３５ａを介してＡＳＷ１２１のＮ型トランジスター１２１Ｎ及びＰ型トランジスター１２１Ｐの入力側に接続されている。ＡＳＷ１２１のＮ型トランジスター１２１Ｎ及びＰ型トランジスター１２１Ｐの出力は、Ｙ方向に延在する連結配線１３５ｂを介してＡＳＷ１２２のＮ型トランジスター１２２Ｎ及びＰ型トランジスター１２２Ｐの入力側に接続される。また、ＡＳＷ１２１の出力は、連結配線１３５ｂに接続された連結配線１２７ｃを介してＩＮＶ１２３のＮ型トランジスター１２３Ｎ及びＰ型トランジスター１２３Ｐのゲートに接続されている。ＩＮＶ１２３のＮ型トランジスター１２３Ｎ及びＰ型トランジスター１２３Ｐの出力は、連結配線１３５ｄと連結配線１２７ｄとを介してＩＮＶ１２４のＮ型トランジスター１２４Ｎ及びＰ型トランジスター１２４Ｐのゲートに接続されている。ＡＳＷ１２２のＮ型トランジスター１２２Ｎ及びＰ型トランジスター１２２Ｐの入力と、ＩＮＶ１２４のＮ型トランジスター１２４Ｎ及びＰ型トランジスター１２４Ｐの出力とが連結配線１３５ｃによって接続され、さらに連結配線１３５ｃは出力配線１２９に接続されている。なお、本実施形態では、連結配線１３５ｃと出力配線１２９とが同一配線層において一体に形成されている。

ＩＮＶ１２３のＰ型トランジスター１２３Ｐと、ＩＮＶ１２４のＰ型トランジスター１２４Ｐとに接続された連結配線１３５ｅは、Ｐ型トランジスター１２４Ｐ側に設けられたコンタクトホールＣＮＴ５によって、電源電位ＶＤＤが供給される遮光パターン１３７に接続されている。また、ＩＮＶ１２３のＮ型トランジスター１２３Ｎと、ＩＮＶ１２４のＮ型トランジスター１２４Ｎとに接続された連結配線１３５ｆは、Ｎ型トランジスター１２３Ｎ側に設けられたコンタクトホールＣＮＴ６によって、電源電位ＶＳＳが供給される遮光パターン１３７に接続されている。

このようなラッチ回路ユニット１０１ＡＵによれば、ラッチ信号ＬＡＴと反転ラッチＬＡＴＢとによって、入力配線１２５に入力されたビデオ信号ＶＩＤ１〜ＶＩＤ２４０のいずれかがラッチ回路ユニット１０１ＡＵに格納される。そして、データ線駆動回路１０１に入力される第２ラッチ信号ＬＡＴ２によって、ラッチ回路ユニット１０１ＡＵに格納されたビデオ信号が後段の第２ラッチ回路１０１Ｂに出力される。

なお、図６において、同じパターンでハッチングされた配線は、基材１０ｓ上において同一の配線層に形成されている。具体的には、入力配線１２５、連結配線１２７ａ，１２７ｂ，１２７ｃ，１２７ｄは同一の配線層である。また、信号線１２６ａ，１２６ｂ、連結配線１３５ａ，１３５ｂ，１３５ｃ，１３５ｄ，１３５ｅ，１３５ｆ、出力配線１２９は同一の配線層である。

次に、ラッチ回路ユニット１０１ＡＵの配線構造について、ＡＳＷ１２１を例に挙げて説明する。図６のＡ−Ａ’線はＡＳＷ１２１をＸ方向に横断する線分であり、図７は素子基板１０の基材１０ｓ上におけるＡＳＷ１２１の配線構造を示す断面図である。

図７に示すように、透光性の基材１０ｓ上には、まず遮光層１３１が形成される。本実施形態の遮光層１３１は、この後に形成されるＮ型やＰ型のトランジスターの半導体層を、１０００℃以上の高温処理で形成する関係から、例えば、Ｔｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗ、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、遮光層１３１は、基材１０ｓ側から入射する光を遮光すると共に、基材１０ｓと反対側から入射した光をトランジスターの半導体層側に反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では遮光層１３１はタングステンシリサイド（ＷＳｉ）を用いて形成されている。遮光層１３１の膜厚は例えば１５０ｎｍである。なお、遮光層１３１はフォトリソグラフィー法により上述したように、平面視でＡＳＷ１２１と重なるように島状に形成される。

遮光層１３１を覆うように第１絶縁膜１３２が形成される。第１絶縁膜１３２は、意図的に不純物が導入されていない、例えば酸化シリコン膜（None−doped Silicate Glass；ＮＳＧ膜）や窒化シリコン膜（Ｓｉ_xＮ_y膜）を用いて形成される。第１絶縁膜１３２の形成方法としては、モノシラン（ＳｉＨ₄）、２塩化シラン（ＳｉＣｌ₂Ｈ₂）、ＴＥＯＳ（テトラエトキシシラン）、アンモニアなどの処理ガスを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第１絶縁膜１３２の膜厚は例えば２００ｎｍである。

次に、第１絶縁膜１３２上に、Ｎ型トランジスター１２１Ｎの半導体層１２１Ｎａと、Ｐ型トランジスター１２１Ｐの半導体層１２１Ｐａが形成される。半導体層１２１Ｎａ及び半導体層１２１Ｐａは、例えば減圧ＣＶＤ法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、Ｎ型の不純物イオンが選択的に注入されて、ソース領域１２１Ｎｓ、低濃度ソース領域１２１Ｎｅ、チャネル領域１２１Ｎｃ、低濃度ドレイン領域１２１Ｎｆ、ドレイン領域１２１Ｎｄが形成されて、半導体層１２１Ｎａが構成されている。また、ポリシリコン膜に、Ｐ型の不純物イオンが選択的に注入されて、ドレイン領域１２１Ｐｄ、チャネル領域１２１Ｐｃ、ソース領域１２１Ｐｓが形成されて、半導体層１２１Ｐａが構成されている。各半導体層１２１Ｎａ，１２１Ｐａの膜厚は例えば５０ｎｍである。

次に、半導体層１２１Ｎａ及び半導体層１２１Ｐａを覆うゲート絶縁膜１３３が形成される。ゲート絶縁膜１３３は例えばシリコンの半導体膜を熱酸化して得られた第１酸化シリコン膜と、減圧ＣＶＤ法を用い７００℃から９００℃の高温条件で形成された第２酸化シリコン膜との二層構造となっている。ゲート絶縁膜１３３の膜厚は例えば７５ｎｍである。

次に、ゲート絶縁膜１３３上において、半導体層１２１Ｎａのチャネル領域１２１Ｎｃに対向する位置にゲート電極１２１Ｎｇが形成される。また、半導体層１２１Ｐａのチャネル領域１２１Ｐｃに対向する位置にゲート電極１２１Ｐｇが形成される。ゲート電極１２１Ｎｇ，１２１Ｐｇは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、ゲート電極１２１Ｎｇ，１２１Ｐｇは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧ＣＶＤ法で燐（Ｐ）がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が１×１０¹⁹個／ｃｍ³以上の濃度で含まれるように形成したものである。ゲート電極１２１Ｎｇ，１２１Ｐｇの膜厚は例えば１５０ｎｍである。なお、ポリシリコン膜にドープされる原子は燐（Ｐ）に限定されない。

また、本実施形態では、連結配線１２７ａ（図６参照）の一部がゲート電極１２１Ｎｇとして機能するものであり、連結配線１２７ｂ（図６参照）の一部がゲート電極１２１Ｐｇとして機能するものである。

次に、ゲート絶縁膜１３３及びゲート電極１２１Ｎｇ，１２１Ｐｇを覆う第２絶縁膜１３４が形成される。第２絶縁膜１３４は、前述したＮＳＧ膜、あるいは燐（Ｐ）を含むＰＳＧ（Phospho Silicate Glass）膜、硼素を含むＢＳＧ（Boro Silicate Glass）膜、硼素（Ｂ）と燐（Ｐ）とが含まれるＢＰＳＧ（Boro−phospho Silicate Glass）膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、２塩化シラン、ＴＥＯＳ、ＴＥＢ（トリエチルボレート）、ＴＭＰＯ（トリメチルホスフェート）などを用いた常圧ＣＶＤ法、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法などを挙げることができる。第２絶縁膜１３４の膜厚は例えば３００ｎｍである。

第２絶縁膜１３４及びゲート絶縁膜１３３を貫通して、半導体層１２１Ｎａのソース領域１２１Ｎｓ、ドレイン領域１２１Ｎｄ、及び半導体層１２１Ｐａのドレイン領域１２１Ｐｄ、ソース領域１２１Ｐｓに至る、合計４つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第２絶縁膜１３４上に導電膜を成膜しパターニングすることによって、コンタクトホールＣＮＴ１と、コンタクトホールＣＮＴ１を介してソース領域１２１Ｎｓに電気的に繋がる連結配線１３５ａが形成される。また、連結配線１３５ａはコンタクトホールＣＮＴ４を介して半導体層１２１Ｐａのソース領域１２１Ｐｓにも接続されている。また、コンタクトホールＣＮＴ２を介して半導体層１２１Ｎａのドレイン領域１２１Ｎｄに電気的に繋がると共に、コンタクトホールＣＮＴ３を介して半導体層１２１Ｐａのドレイン領域１２１Ｐｄに電気的に繋がる連結配線１３５ｂが形成される。このような連結配線１３５ａ，１３５ｂ、コンタクトホールＣＮＴ１，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４をなす導電膜としては、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。連結配線１３５ａ，１３５ｂを含む配線層の厚みは例えば５００ｎｍである。該配線層に符号１３５を付与し、第１配線層１３５と呼ぶ。

次に、第１配線層１３５を覆う第３絶縁膜１３６を形成する。第３絶縁膜１３６もまた、第２絶縁膜１３４と同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第３絶縁膜１３６の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばＣＭＰ処理などの平坦化処理が施される。平坦化処理後の第３絶縁膜１３６の平均膜厚は例えば３００ｎｍである。

次に、第３絶縁膜１３６上に、複数の遮光パターン１３７が形成される。遮光パターン１３７は、上述した第１配線層１３５と同様に、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。遮光パターン１３７の膜厚は例えば５００ｎｍである。複数の遮光パターン１３７が形成される配線層を総称して、第２配線層１３７と呼ぶこともある。

＜シフトレジスタの構成と配置＞
図８はシフトレジスタの構成を示す回路図、図９はシール領域におけるシフトレジスタの各構成の配置を示す平面図、図１０は図９のＢ−Ｂ’線に沿ったシフトレジスタの構造を示す断面図である。なお、図８は、１本の走査線３に対応したシフトレジスタユニット（単位）の構成を示すものである。つまり、シフトレジスタ１０２Ａは、１０８０個のシフトレジスタユニットを含んで構成されている。

図８に示すように、本実施形態のシフトレジスタ１０２Ａのシフトレジスタユニット１０２ＡＵは、２つのＮ型トランジスター１４１，１４２と、２つのインバーター（ＩＮＶ）１４３，１４４とを含んで構成されている。２つのＩＮＶ１４３，１４４のそれぞれは、例えば、Ｐ型トランジスターとＮ型トランジスターとにより構成されている。ＩＮＶ１４３とＩＮＶ１４４とが電気的に直列接続されて記憶素子として機能するものである。シフトレジスタ１０２Ａのうち、第１段のシフトレジスタユニット１０２ＡＵのＩＮにはスタートパルスＤＹが結線される。第１段のシフトレジスタユニット１０２ＡＵのＯＵＴは第２段のシフトレジスタユニット１０２ＡＵのＩＮに結線される。シフトレジスタ１０２Ａの初段の構成を図８に示すシフトレジスタユニット１０２ＡＵとした場合、第２段の構成は図８に示すシフトレジスタユニット１０２ＡＵにおいてクロック信号ＣＬＫとその反転信号ＣＬＫＢを入れ替えて結線した構成となる。以降同様にクロック信号を入れ替えながらシフトレジスタユニット１０２ＡＵが多数接続されてシフトレジスタ１０２Ａを構成する。

図９に示すように、２つのＮ型トランジスター１４１，１４２、ＩＮＶ１４３、ＩＮＶ１４４のそれぞれは、見切り部２１が配置される周辺領域Ｅ２よりも外側のシール領域Ｅ３において、Ｙ方向に延在する島状に配置され、且つＸ方向において互いに間隔を置いて配置されている。また、２つのＮ型トランジスター１４１，１４２、ＩＮＶ１４３、ＩＮＶ１４４のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層１５１が配置されている。また、２つのＮ型トランジスター１４１，１４２、ＩＮＶ１４３、ＩＮＶ１４４のそれぞれに対して、その前面側に平面視で重なるように遮光パターン１５３が配置されている。なお、図９では、遮光パターン１５３について、下層の構成が分かるように外形を破線で示している。本実施形態において、２つのＮ型トランジスター１４１，１４２、ＩＮＶ１４３のそれぞれと平面視で重なる遮光パターン１５３には、電源電位であるＶＳＳが供給され、ＩＮＶ１４４と平面視で重なる遮光パターン１５３には、電源電位であるＶＤＤが供給される。つまり、遮光パターン１５３は電源配線である。

Ｘ方向において２つのＮ型トランジスター１４１，１４２よりも外側に、Ｙ方向に延在する２つの信号線１４５ａ，１４５ｂがＸ方向に間隔を置いて配置されている。信号線１４５ａにはクロック信号ＣＬＫが供給され、信号線１４５ｂには反転クロック信号ＣＬＫＢが供給される。

クロック信号ＣＬＫが供給される信号線１４５ａは、Ｘ方向に延在する連結配線１４６ａを介してＮ型トランジスター１４１のゲートに接続されている。反転クロック信号ＣＬＫＢが供給される信号線１４５ｂは、同じくＸ方向に延在する連結配線１４６ｂを介してＮ型トランジスター１４２のゲートに接続されている。Ｎ型トランジスター１４１の入力側には入力配線１５２ａが接続されている。Ｎ型トランジスター１４１の出力側とＮ型トランジスター１４２の出力側には連結配線１５２ｂが接続されている。

ＩＮＶ１４３は、Ｎ型トランジスター１４３ＮとＰ型トランジスター１４３Ｐとにより構成されている。Ｎ型トランジスター１４３Ｎのゲートと、Ｐ型トランジスター１４３Ｐのゲートとは、連結配線１４６ｃを介して接続されている。連結配線１４６ｃは、Ｎ型トランジスター１４１の出力側に繋がる連結配線１５２ｂと電気的に接続されている。連結配線１５２ｂは連結配線１４６ａに重なるように配置して連結配線１４６ｃに接続している。このようにすると各配線によるパターン面積率が下がり、裏面からの紫外光（ＵＶ光）の透過に好適となる。ＩＮＶ１４３のＮ型トランジスター１４３Ｎの出力側とＰ型トランジスター１４３Ｐの出力側とに連結配線１５２ｄが接続されている。

ＩＮＶ１４４は、Ｎ型トランジスター１４４ＮとＰ型トランジスター１４４Ｐとにより構成されている。Ｎ型トランジスター１４４Ｎのゲートと、Ｐ型トランジスター１４４Ｐのゲートとは、連結配線１４６ｄを介して接続されている。連結配線１４６ｄは、ＩＮＶ１４３のＮ型トランジスター１４３Ｎの出力側に繋がる連結配線１５２ｄと電気的に接続されている。連結配線１５２ｄは連結配線１４６ｃに重なるように配置して連結配線１４６ｄに接続している。このようにすると各配線によるパターン面積率が下がり、裏面からのＵＶ光の透過に好適となる。ＩＮＶ１４４のＮ型トランジスター１４４Ｎの出力側とＰ型トランジスター１４４Ｐの出力側とに連結配線１５２ｃが接続されている。連結配線１５２ｃは、Ｎ型トランジスター１４２の入力（ＯＵＴ）側にも電気的に接続されている。なお、連結配線１５２ｃは出力配線としても機能するものである。

ＩＮＶ１４３のＰ型トランジスター１４３Ｐと、ＩＮＶ１４４のＰ型トランジスター１４４Ｐとに接続された連結配線１５２ｅは、Ｐ型トランジスター１４４Ｐ側に設けられたコンタクトホールＣＮＴ１５によって、電源電位ＶＤＤが供給される遮光パターン１５３に接続されている。また、ＩＮＶ１４３のＮ型トランジスター１４３Ｎと、ＩＮＶ１４４のＮ型トランジスター１４４Ｎとに接続された連結配線１５２ｆは、Ｎ型トランジスター１４３Ｎ側に設けられたコンタクトホールＣＮＴ１６によって、電源電位ＶＳＳが供給される遮光パターン１５３に接続されている。

このようなシフトレジスタユニット１０２ＡＵによれば、Ｎ型トランジスター１４１には、入力配線１５２ａを経由して、前述した画素回路におけるＴＦＴ３０のスイッチング制御に係る制御信号が供給される。走査線駆動回路１０２にスタートパルスＤＹが入力されると、クロック信号ＣＬＫと反転クロック信号ＣＬＫＢとにより２つのＮ型トランジスター１４１，１４２がスイッチング制御され、上記制御信号がＩＮＶ１４３，１４４と連結配線１５２ｃとを経由して、後段の出力制御回路１０２Ｂに出力される。

なお、図９において、同じパターンでハッチングされた配線は、基材１０ｓ上において同一の配線層に形成されている。具体的には、連結配線１４６ａ，１４６ｂ，１４６ｃ，１４６ｄは同一の配線層である。また、信号線１４５ａ，１４５ｂ、入力配線１５２ａ、連結配線１５２ｂ，１５２ｃ，１５２ｄ，１５２ｅ，１５２ｆは同一の配線層である。

次に、シフトレジスタユニット１０２ＡＵの配線構造について、ＩＮＶ１４４を例に挙げて説明する。図９のＢ−Ｂ’線はＩＮＶ１４４をＹ方向に横断する線分であり、図１０は素子基板１０の基材１０ｓ上におけるＩＮＶ１４４の配線構造を示す断面図である。なお、先に説明したラッチ回路ユニット１０１ＡＵと同じ構成には同じ符号を付して詳細な説明は省略する。

図１０に示すように、透光性の基材１０ｓ上には、まず遮光層１５１が形成される。遮光層１５１は、前述したラッチ回路ユニット１０１ＡＵにおける遮光層１３１と同じ高融点金属材料が用いられ、本実施形態では、低反射性のタングステンシリサイド（ＷＳｉ）により形成されている。遮光層１５１の膜厚は、遮光層１３１の膜厚と同じく例えば１５０ｎｍである。なお、遮光層１５１はフォトリソグラフィー法により上述したように、平面視でＩＮＶ１４４と重なるように島状に形成される。

遮光層１５１を覆うように第１絶縁膜１３２が形成される。第１絶縁膜１３２は、意図的に不純物が導入されていない、例えばＮＳＧ膜や窒化シリコン膜（Ｓｉ_xＮ_y膜）を用いて形成される。第１絶縁膜１３２の膜厚は例えば２００ｎｍである。

第１絶縁膜１３２上に、ＩＮＶ１４４における、Ｎ型トランジスター１４４Ｎの半導体層１４４Ｎａと、Ｐ型トランジスター１４４Ｐの半導体層１４４Ｐａが形成される。半導体層１４４Ｎａは、ポリシリコン膜にＮ型の不純物イオンが選択的に注入されてなる、ドレイン領域１４４Ｎｄ、低濃度ドレイン領域１４４Ｎｅ、チャネル領域１４４Ｎｃ、低濃度ソース領域１４４Ｎｆ、ソース領域１４４Ｎｓを含んでいる。半導体層１４４Ｐａは、ポリシリコン膜にＰ型の不純物イオンが選択的に注入されてなる、ドレイン領域１４４Ｐｄ、チャネル領域１４４Ｐｃ、ソース領域１４４Ｐｓを含んでいる。各半導体層１４４Ｎａ，１４４Ｐａの膜厚は例えば５０ｎｍである。

次に、半導体層１４４Ｎａ及び半導体層１４４Ｐａを覆うゲート絶縁膜１３３が形成される。ゲート絶縁膜１３３は、前述したように、第１酸化シリコン膜と第２酸化シリコン膜との二層構造となっており、その膜厚は例えば７５ｎｍである。

次に、ゲート絶縁膜１３３上において、半導体層１４４Ｎａのチャネル領域１４４Ｎｃに対向する位置にゲート電極１４４Ｎｇが形成される。また、半導体層１４４Ｐａのチャネル領域１４４Ｐｃに対向する位置にゲート電極１４４Ｐｇが形成される。本実施形態では、ゲート電極１４４Ｎｇ，１４４Ｐｇは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。各ゲート電極１４４Ｎｇ，１４４Ｐｇの膜厚は例えば１５０ｎｍである。

また、本実施形態では、連結配線１４６ｄ（図９参照）の一部が、ゲート電極１４４Ｎｇ及びゲート電極１４４Ｐｇとして機能するものである。

次に、ゲート絶縁膜１３３及びゲート電極１４４Ｎｇ，１４４Ｐｇを覆う第２絶縁膜１３４が形成される。第２絶縁膜１３４は、前述したＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第２絶縁膜１３４の膜厚は例えば３００ｎｍである。

第２絶縁膜１３４及びゲート絶縁膜１３３を貫通して、半導体層１４４Ｎａのソース領域１４４Ｎｓ、ドレイン領域１４４Ｎｄ、及び半導体層１４４Ｐａのドレイン領域１４４Ｐｄ、ソース領域１４４Ｐｓに至る、合計４つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第２絶縁膜１３４上に導電膜を成膜しパターニングすることによって、コンタクトホールＣＮＴ１１と、コンタクトホールＣＮＴ１１を介して半導体層１４４Ｎａのソース領域１４４Ｎｓに電気的に繋がる連結配線１５２ｆが形成される。また、コンタクトホールＣＮＴ１２を介して半導体層１４４Ｎａのドレイン領域１４４Ｎｄに電気的に繋がると共に、コンタクトホールＣＮＴ１３を介して半導体層１４４Ｐａのドレイン領域１４４Ｐｄに電気的に繋がる連結配線１５２ｃが形成される。また、コンタクトホールＣＮＴ１４と、コンタクトホールＣＮＴ１４を介して半導体層１４４Ｐａのソース領域１４４Ｐｓに電気的に繋がる連結配線１５２ｅが形成される。このような連結配線１５２ｃ，１５２ｅ，１５２ｆ、コンタクトホールＣＮＴ１１，ＣＮＴ１２，ＣＮＴ１３，ＣＮＴ１４をなす導電膜としては、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。連結配線１５２ｃ，１５２ｅ，１５２ｆを含む配線層の厚みは例えば５００ｎｍである。該配線層は、前述した第１配線層１３５と同層である。

次に、連結配線１５２ｃ，１５２ｅ，１５２ｆを覆う第３絶縁膜１３６を形成する。第３絶縁膜１３６もまた、第２絶縁膜１３４と同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第３絶縁膜１３６の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばＣＭＰ処理などの平坦化処理が施される。平坦化処理後の第３絶縁膜１３６の平均膜厚は例えば３００ｎｍである。

次に、第３絶縁膜１３６上に、遮光パターン１５３が形成される。遮光パターン１５３は、連結配線１５２ｃ，１５２ｅ，１５２ｆと同様に、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。遮光パターン１５３の膜厚は例えば５００ｎｍである。遮光パターン１５３は、前述したラッチ回路ユニット１０１ＡＵにおける第２配線層１３７と同層に形成される。

このようにして、基材１０ｓ上には、第１ラッチ回路１０１Ａを含むデータ線駆動回路１０１、シフトレジスタ１０２Ａを含む走査線駆動回路１０２、検査回路１０３が形成される。また、これらの周辺回路に接続される画素回路や外部接続用端子１０４が形成される。

図１１は素子基板と対向基板との間に配置されたシール材を硬化させる工程を示す概略断面図である。詳しくは、図１１は、シール領域Ｅ３に上述したラッチ回路ユニット１０１ＡＵが配置された部分のＹ方向に沿った断面を示すものである。

画素回路や周辺回路が形成された素子基板１０のシール領域Ｅ３に光硬化型の接着剤を額縁状に塗布する。額縁状に塗布された接着剤の内側に、減圧下で所定量の液晶を滴下して、素子基板１０と対向基板２０とを貼り合せる。圧力を掛けて貼り合わせることで、接着剤はシール領域Ｅ３内に広がる。接着剤には前述したように、スペーサ（図１１では図示を省略）が含まれているため、素子基板１０と対向基板２０とは、図１１に示すように所定の間隔を置いて対向配置される。このときの所定の間隔すなわち接着剤の厚みは、例えば１．５μｍ〜３．０μｍである。

図１１に示すように、対向配置された素子基板１０及び対向基板２０に対して、表示領域に不要に紫外線（ＵＶ光）が入射しないようにマスク６０を両側に配置する。マスク６０は、表示領域Ｅ１と見切り部２１が配置された周辺領域Ｅ２とに跨って配置される。そして、素子基板１０側と対向基板２０側の双方からＵＶ光を照射して光硬化型の接着剤を硬化させてシール材４０とする。

対向基板２０のシール領域Ｅ３には、透明導電膜からなる対向電極２３が配置されているが、基材２０ｓ及び対向電極２３は紫外線（ＵＶ光）を透過するため、対向基板２０側から照射されたＵＶ光は遮られることなく接着剤に届く。

一方、素子基板１０のシール領域Ｅ３には、上述したように、ラッチ回路ユニット１０１ＡＵが配置されている。ラッチ回路ユニット１０１ＡＵを構成する、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４は、Ｙ方向に間隔を置いて配置されている。また、Ｎ型及びＰ型トランジスターにより構成される、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれは、基材１０ｓ上において、遮光層１３１と遮光パターン１３７との間に配置されている。つまり、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれは、遮光層１３１と遮光パターン１３７とにより遮光されている。

Ｙ方向における遮光層１３１（遮光パターン１３７）の幅をＬとし、隣り合う遮光層１３１（遮光パターン１３７）の間隔をＳとすると、本実施形態では、Ｌ：Ｓ＝１：１となっている。したがって、素子基板１０側から照射されたＵＶ光は、透光性の基材１０ｓと、隣り合う遮光層１３１（遮光パターン１３７）の間隔Ｓとを透過して、接着剤に届く。また、素子基板１０側と対向基板２０側の双方からＵＶ光を照射しても、遮光層１３１と遮光パターン１３７とによって遮光されるため、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれにはＵＶ光が入射しない。つまり、ラッチ回路ユニット１０１ＡＵによってＵＶ光の一部が遮光されたとしても、十分な光量のＵＶ光を入射させて光硬化型の接着剤を硬化させる。その一方で、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれを構成するＮ型トランジスターやＰ型トランジスターの半導体層にはＵＶ光が入射しないので、ＵＶ光の照射による、これらのトランジスターの電気特性の低下が防止される。

なお、図１１では、ラッチ回路ユニット１０１ＡＵが配置されたシール領域Ｅ３におけるシール材４０の光硬化の状態を示したが、シフトレジスタユニット１０２ＡＵが配置されたシール領域Ｅ３におけるシール材４０の光硬化の状態も同様である。具体的には、素子基板１０の基材１０ｓ上において、シフトレジスタユニット１０２ＡＵを構成する、２つのＮ型トランジスター１４１，１４２、ＩＮＶ１４３、ＩＮＶ１４４のそれぞれは、島状に設けられた遮光層１５１と、遮光パターン１５３との間に配置されている。Ｘ方向における遮光層１５１（遮光パターン１５３）の幅をＬとし、隣り合う遮光層１５１（遮光パターン１５３）の間隔をＳとすると、本実施形態では、Ｌ：Ｓ＝１：１となっている。光硬化型の接着剤の厚みを、上述したように例えば１．５μｍ〜３．０μｍとすると、接着剤の光硬化を促進する観点から間隔Ｓは幅Ｌと同じもしくは幅Ｌよりも大きいことが好ましく、間隔Ｓは少なくとも５μｍ以上であることが好ましい。また、周辺回路におけるトランジスターや各種の配線を配置する観点から幅Ｌもまた少なくとも５μｍ以上であることが好ましい。

上記第１実施形態の液晶装置１００によれば、以下の効果が得られる。
（１）素子基板１０のシール材４０が配置されるシール領域Ｅ３に画素回路の駆動に係る周辺回路の一部（第１ラッチ回路１０１Ａ、シフトレジスタ１０２Ａ）が配置されている。したがって、所定の幅のシール領域Ｅ３を確保した上で、これらの周辺回路の一部を見切り部２１が配置される周辺領域Ｅ２に配置する場合に比べて、素子基板１０及び対向基板２０の外形をＸ方向とＹ方向とにおいて小さくすることができる。

（２）素子基板１０と対向基板２０とは光硬化型のシール材４０によって貼り合される。シール領域Ｅ３に配置される上記周辺回路の一部を構成するＮ型あるいはＰ型トランジスターの半導体層は、基材１０ｓ上において、Ｘ方向またはＹ方向に間隔Ｓを置いて配置された遮光層１３１（遮光層１５１）及び遮光パターン１３７（遮光パターン１５３）の間に配置されている。したがって、シール材４０の光硬化に際して紫外線（ＵＶ光）を素子基板１０側から入射させても、ＵＶ光は基材１０ｓと間隔Ｓとを透過することから、シール材４０を十分に硬化させることができる。また、ＵＶ光を素子基板１０側と対向基板２０側の双方から入射させても、上記周辺回路の一部を構成するＮ型あるいはＰ型トランジスターの半導体層にはＵＶ光が入射しない。つまり、シール材４０の光硬化に係るＵＶ光の照射による、これらのトランジスターの電気特性の低下を防止することができる。

（第２実施形態）
次に、第２実施形態の電気光学装置について、第１実施形態と同様に液晶装置を例に挙げ、図１２及び図１３を参照して説明する。第２実施形態の電気光学装置としての液晶装置は、第１実施形態の液晶装置１００に対して、シール領域Ｅ３に配置される周辺回路の一部を構成するトランジスターの配置を異ならせたものである。

図１２は、第２実施形態のシール領域における第１ラッチ回路の各構成の配置を示す平面図、図１３は図１２のＣ−Ｃ’線に沿った第１ラッチ回路の構造を示す断面図である。なお、図１２は、１本のデータ線６に対応したラッチ回路ユニット（単位）における各構成の配置を示すものである。第２実施形態の液晶装置において、上記第１実施形態の液晶装置１００と同じ構成には同じ符号を付して詳細な説明は省略する。

第２実施形態の液晶装置２００は、光硬化型のシール材４０によって素子基板１０Ｂと対向基板２０とを間隔を置いて貼り合わせ、該間隔に充填された液晶を含む液晶層５０を含むものである。素子基板１０Ｂのシール領域Ｅ３には、上記第１実施形態の液晶装置１００における素子基板１０と同様に、第１ラッチ回路１０１Ａと、シフトレジスタ１０２Ａとが配置されている。第１ラッチ回路１０１Ａにおけるラッチ回路ユニット１０１ＡＵの回路図は、上記第１実施形態の図５に示したものと基本的に同じである。つまり、図５に示したように、ラッチ回路ユニット１０１ＡＵは、２つのアナログスイッチ（ＡＳＷ）１２１，１２２と、２つのインバーター（ＩＮＶ）１２３，１２４とを含んで構成されている。２つのＡＳＷ１２１，１２２のそれぞれは、例えば、Ｎ型トランジスターとＰ型トランジスターとによりなるトランスファゲート（トランスミッションゲート）である。２つのＩＮＶ１２３，１２４のそれぞれも、例えば、Ｐ型トランジスターとＮ型トランジスターとにより構成されている。ＩＮＶ１２３とＩＮＶ１２４とが電気的に直列接続されて記憶素子として機能するものである。ただし、第２実施形態では、ＩＮＶ１２４におけるトランジスターの半導体層の配置を異ならせている。

具体的には、図１２に示すように、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれは、見切り部２１が配置される周辺領域Ｅ２よりも外側のシール領域Ｅ３において、Ｘ方向に延在する島状に配置され、且つＹ方向において互いに間隔を置いて配置されている。また、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層１３１が配置されている。また、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３、ＩＮＶ１２４のそれぞれに対して、その前面側に平面視で重なるように遮光パターン１３７が配置されている。なお、図１２においても、遮光パターン１３７について、下層の構成が分かるように外形を破線で示している。ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３のそれぞれと平面視で重なる遮光パターン１３７には、電源電位であるＶＳＳが供給され、ＩＮＶ１２４と平面視で重なる遮光パターン１３７には、電源電位であるＶＤＤが供給される。つまり、遮光パターン１３７は電源配線である。

Ｙ方向においてＡＳＷ１２１よりも外側に、Ｘ方向に延在する２つの信号線１２６ａ，１２６ｂがＹ方向に間隔を置いて配置されている。信号線１２６ａにはラッチ信号ＬＡＴが供給され、信号線１２６ｂには反転ラッチ信号ＬＡＴＢが供給される。

２つの信号線１２６ａ，１２６ｂと、ＡＳＷ１２１、ＡＳＷ１２２、ＩＮＶ１２３との電気的な接続に係る入力配線１２５、連結配線１２７ａ，１２７ｂ，１２７ｃ、連結配線１３５ａ，１３５ｂの配置は、上記第１実施形態において説明した内容と同じである。

本実施形態において、ＩＮＶ１２４は、隣り合う遮光パターン１３７の下方（下層）に配置された、Ｎ型トランジスター１２４Ｎ１、Ｐ型トランジスター１２４Ｐ１、Ｎ型トランジスター１２４Ｎ２、Ｐ型トランジスター１２４Ｐ２を含んで構成されている。Ｎ型トランジスター１２４Ｎ１及びＰ型トランジスター１２４Ｐ１は、Ｘ方向に沿って配置されると共に、ＩＮＶ１２３に対してＹ方向に間隔を置いて隣り合って配置されている。Ｎ型トランジスター１２４Ｎ２及びＰ型トランジスター１２４Ｐ２は、Ｘ方向に沿って配置されると共に、Ｎ型トランジスター１２４Ｎ１及びＰ型トランジスター１２４Ｐ１に対してＹ方向に間隔を置いて隣り合って配置されている。

ＩＮＶ１２３のＮ型トランジスター１２３Ｎ及びＰ型トランジスター１２３Ｐの出力は、連結配線１３５ｄと連結配線１２７ｅとを介してＩＮＶ１２４のＮ型トランジスター１２４Ｎ１及びＮ型トランジスター１２４Ｎ２のゲートに接続されている。また、連結配線１２７ｅは、Ｐ型トランジスター１２４Ｐ１及びＰ型トランジスター１２４Ｐ２のゲートに接続されている。ＡＳＷ１２２のＮ型トランジスター１２２Ｎ及びＰ型トランジスター１２２Ｐの入力と、ＩＮＶ１２４の２つのＮ型トランジスター１２４Ｎ１，１２４Ｎ２及び２つのＰ型トランジスター１２４Ｐ１，１２４Ｐ２の出力とが連結配線１３５ｇによって接続され、連結配線１３５ｇは出力配線として機能している。

ＩＮＶ１２３のＰ型トランジスター１２３Ｐと、ＩＮＶ１２４の２つのＰ型トランジスター１２４Ｐ１，１２４Ｐ２とに接続された連結配線１３５ｅは、Ｐ型トランジスター１２４Ｐ１側に設けられたコンタクトホールＣＮＴ５によって、ＶＤＤが供給される遮光パターン１３７に接続されている。また、ＩＮＶ１２３のＮ型トランジスター１２３Ｎと、ＩＮＶ１２４の２つのＮ型トランジスター１２４Ｎ１，１２４Ｎ２とに接続された連結配線１３５ｆは、Ｎ型トランジスター１２３Ｎ側に設けられたコンタクトホールＣＮＴ６によって、ＶＳＳが供給される遮光パターン１３７に接続されている。

つまり、ＩＮＶ１２４を構成する２つのＮ型トランジスター１２４Ｎ１，１２４Ｎ２は電気的に並列接続され、互いにゲート、ソース、ドレインを共用している。言い換えれば、２つのＮ型トランジスター１２４Ｎ１，１２４Ｎ２により１つのＮ型トランジスター１２４Ｎが構成され、半導体層が分割された状態となっている。分割された半導体層は、隣り合う遮光パターン１３７の下方に配置されている。同様に、ＩＮＶ１２４を構成する２つのＰ型トランジスター１２４Ｐ１，１２４Ｐ２は電気的に並列接続され、互いにゲート、ソース、ドレインを共用している。言い換えれば、２つのＰ型トランジスター１２４Ｐ１，１２４Ｐ２により１つのＰ型トランジスター１２４Ｐが構成され、半導体層が分割された状態となっている。分割された半導体層は、隣り合う遮光パターン１３７の下方に配置されている。

次に、ＩＮＶ１２４の配線構造について、Ｎ型トランジスター１２４Ｎ２及びＰ型トランジスター１２４Ｐ２を例に挙げて、図１３を参照して説明する。なお、図１２のＣ−Ｃ’線は、Ｎ型トランジスター１２４Ｎ２及びＰ型トランジスター１２４Ｐ２をＸ方向に横断する線分である。

図１３に示すように、素子基板１０Ｂの基材１０ｓ上には、まず、高融点金属材料である例えばタングステンシリサイド（ＷＳｉ）からなる遮光層１３１が島状に形成される。遮光層１３１の膜厚は例えば１５０ｎｍである。遮光層１３１を覆って例えばＮＳＧ膜からなる第１絶縁膜１３２が形成される。第１絶縁膜１３２の膜厚は例えば２００ｎｍである。第１絶縁膜１３２上に、ＩＮＶ１２４における、Ｎ型トランジスター１２４Ｎ２の半導体層１２４Ｎ２ａと、Ｐ型トランジスター１２４Ｐ２の半導体層１２４Ｐ２ａが形成される。半導体層１２４Ｎ２ａは、ポリシリコン膜にＮ型の不純物イオンが選択的に注入されてなる、ドレイン領域１２４Ｎ２ｄ、低濃度ドレイン領域１２４Ｎ２ｅ、チャネル領域１２４Ｎ２ｃ、低濃度ソース領域１２４Ｎ２ｆ、ソース領域１２４Ｎ２ｓを含んでいる。半導体層１２４Ｐ２ａは、ポリシリコン膜にＰ型の不純物イオンが選択的に注入されてなる、ドレイン領域１２４Ｐ２ｄ、チャネル領域１２４Ｐ２ｃ、ソース領域１２４Ｐ２ｓを含んでいる。各半導体層１２４Ｎ２ａ，１２４Ｐ２ａの膜厚は例えば５０ｎｍである。

次に、半導体層１２４Ｎ２ａ及び半導体層１２４Ｐ２ａを覆うゲート絶縁膜１３３が形成される。ゲート絶縁膜１３３上において、半導体層１２４Ｎ２ａのチャネル領域１２４Ｎ２ｃに対向する位置にゲート電極１２４Ｎ２ｇが形成される。また、半導体層１２４Ｐ２ａのチャネル領域１２４Ｐ２ｃに対向する位置にゲート電極１２４Ｐ２ｇが形成される。本実施形態では、ゲート電極１２４Ｎ２ｇ，１２４Ｐ２ｇは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。各ゲート電極１２４Ｎ２ｇ，１２４Ｐ２ｇの膜厚は例えば１５０ｎｍである。

また、本実施形態では、連結配線１２７ｅ（図１２参照）の一部が、ゲート電極１２４Ｎ２ｇ及びゲート電極１２４Ｐ２ｇとして機能するものである。

次に、ゲート絶縁膜１３３及びゲート電極１２４Ｎ２ｇ，１２４Ｐ２ｇを覆う第２絶縁膜１３４が形成される。第２絶縁膜１３４は、前述したＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。第２絶縁膜１３４の膜厚は例えば３００ｎｍである。

第２絶縁膜１３４及びゲート絶縁膜１３３を貫通して、半導体層１２４Ｎ２ａのソース領域１２４Ｎ２ｓ、ドレイン領域１２４Ｎ２ｄ、及び半導体層１２４Ｐ２ａのドレイン領域１２４Ｐ２ｄ、ソース領域１２４Ｐ２ｓに至る、合計４つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第２絶縁膜１３４上に導電膜を成膜しパターニングすることによって、コンタクトホールＣＮＴ７と、コンタクトホールＣＮＴ７を介して半導体層１２４Ｎ２ａのソース領域１２４Ｎ２ｓに電気的に繋がる連結配線１３５ｆが形成される。また、コンタクトホールＣＮＴ８を介して半導体層１２４Ｎ２ａのドレイン領域１２４Ｎ２ｄに電気的に繋がると共に、コンタクトホールＣＮＴ９を介して半導体層１２４Ｐ２ａのドレイン領域１２４Ｐ２ｄに電気的に繋がる連結配線１３５ｇが形成される。また、コンタクトホールＣＮＴ１０と、コンタクトホールＣＮＴ１０を介して半導体層１２４Ｐ２ａのソース領域１２４Ｐ２ｓに電気的に繋がる連結配線１３５ｅが形成される。このような連結配線１３５ｅ，１３５ｆ，１３５ｇ、コンタクトホールＣＮＴ７，ＣＮＴ８，ＣＮＴ９，ＣＮＴ１０をなす導電膜としては、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。連結配線１３５ｅ，１３５ｆ，１３５ｇを含む第１配線層１３５の厚みは例えば５００ｎｍである。

次に、連結配線１３５ｅ，１３５ｆ，１３５ｇを覆う第３絶縁膜１３６を形成する。第３絶縁膜１３６もまた、第２絶縁膜１３４と同様に、ＮＳＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜などのシリコン系酸化膜を用いて形成される。形成された第３絶縁膜１３６の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばＣＭＰ処理などの平坦化処理が施される。平坦化処理後の第３絶縁膜１３６の平均膜厚は例えば３００ｎｍである。

次に、第３絶縁膜１３６上に、遮光パターン１３７が形成される。遮光パターン１３７は、連結配線１３５ｅ，１３５ｆ，１３５ｇと同様に、例えば低抵抗金属であるＡｌ（アルミニウム）や、Ｔｉ（チタン）あるいはＴｉＮ（窒化チタン）からなる層を含む多層構造が挙げられる。遮光パターン１３７の膜厚は例えば５００ｎｍである。

上記第２実施形態の液晶装置２００における素子基板１０Ｂの構成によれば、上記第１実施形態の液晶装置１００における効果（１）及び（２）と同様な効果を奏する。また、ＩＮＶ１２４を構成するＮ型トランジスター１２４Ｎ及びＰ型トランジスター１２４Ｐの半導体層をいずれも分割して、遮光パターン１３７の下方（下層）に配置する構成とした。したがって、当該半導体層を分割していない上記第１実施形態に比べてＩＮＶ１２４の駆動能力が大きい回路を構成できる。図１２ではＩＮＶ１２４に適用しているが、同様にしてアナログスイッチ（ＡＳＷ）１２１，１２２、ＩＮＶ１２３に適用する構成としてもよい。これによって、例えば、高速駆動に対応した第１ラッチ回路１０１Ａを実現できる。

なお、遮光パターン１３７の下方（下層）に配置されるトランジスターの半導体層を分割する構成は、第１ラッチ回路１０１Ａ（ラッチ回路ユニット１０１ＡＵ）だけでなく、シフトレジスタ１０２Ａ（シフトレジスタユニット１０２ＡＵ）においても適用可能である。すなわち、シフトレジスタユニット１０２ＡＵの遮光パターン１５３の下方（下層）に配置されるトランジスターの半導体層を分割して配置しても、同様な効果を奏する。

上記第１実施形態の液晶装置１００及び上記第２実施形態の液晶装置２００において、素子基板１０（素子基板１０Ｂ）のシール領域Ｅ３に配置される周辺回路の一部は、第１ラッチ回路１０１Ａ及びシフトレジスタ１０２Ａの両方であることに限定されず、いずれか一方の回路であってもよい。これによって、素子基板１０（素子基板１０Ｂ）の外形うち、Ｘ方向またはＹ方向の長さを小さくすることができる。素子基板１０（素子基板１０Ｂ）の外形が小さくなれば、対向基板２０の外形もまた小さくすることができる。

素子基板１０（素子基板１０Ｂ）の外形を小さくするという観点では、シール領域Ｅ３に周辺回路の一部に含まれる少なくとも１つのトランジスターの半導体層を、間隔を置いて配置された複数の遮光パターンのうちの１つの遮光パターンと平面視で重なるように配置すればよい。言い換えれば、周辺回路の一部をシール領域Ｅ３に配置することにより、所定の幅のシール領域Ｅ３を確保しつつ、複数の遮光パターンの下方（下層）に配置されたトランジスターの数に対応して、周辺回路が配置される周辺領域Ｅ２の幅を小さくすることができる。

上記第１実施形態の液晶装置１００及び上記第２実施形態の液晶装置２００は、後述する投射型表示装置のライトバルブ（光変調手段）として好適に用いられるマイクロディスプレイである。したがって、素子基板１０（素子基板１０Ｂ）は、マザー基板に複数レイアウトされた状態で製造される。表示領域Ｅ１の大きさが同じであっても、素子基板１０（素子基板１０Ｂ）の外形が小さくなれば、マザー基板にレイアウト可能な素子基板１０（素子基板１０Ｂ）の数が増えることになり、製造における生産性が向上して、液晶装置１００（液晶装置２００）のコストを低減できる。

（第３実施形態）
＜電子機器＞
次に、本実施形態の液晶装置が適用された電子機器について、投射型表示装置を例に挙げ、図１４を参照して説明する。図１４は第３実施形態の電子機器としての投射型表示装置の構成を示す概略図である。

図１４に示すように、本実施形態の電子機器としての投射型表示装置１０００は、システム光軸Ｌｓに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投写され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上述した上記第１実施形態の液晶装置１００が適用されたものである。液晶パネル１１０の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０として、上記液晶装置１００が用いられているので、優れた表示品質とコストパフォーマンスとを有する投射型表示装置１０００を提供することができる。なお、液晶ライトバルブ１２１０，１２２０，１２３０として、上記第２実施形態の液晶装置２００を用いても同様な効果が得られる。また、光源は白色光源であることに限定されず、赤色光（Ｒ）、緑色光（Ｇ）、青色光（Ｂ）に対応した、ＬＥＤやレーザー光源を用いてもよい。

本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。

（変形例１）素子基板１０（素子基板１０Ｂ）の基材１０ｓと、対向基板２０の基材２０ｓのうち、少なくとも基材２０ｓが透光性を有する構成であれば、対向基板２０側から紫外線（ＵＶ光）を入射させて光硬化型のシール材４０を硬化させることが可能である。その場合も、素子基板１０（素子基板１０Ｂ）のシール領域Ｅ３において周辺回路の一部を配置することで、素子基板１０（素子基板１０Ｂ）の外形を小さくすることができる。また、上記周辺回路の一部を構成するトランジスターを遮光パターンの下方（下層）に配置することで、該トランジスターの半導体層に入射する紫外線（ＵＶ光）を遮光パターンによって遮光することができる。

（変形例２）上記第２実施形態に示したように、シール領域Ｅ３に配置される周辺回路の一部を構成するトランジスターの半導体層を分割して配置する構成は、隣り合う遮光パターンの下方（下層）に配置することに限定されず、例えば、１つの遮光パターンの下方に分割された半導体層の全てまたは一部を配置する構成としてもよい。これによれば、複数の遮光パターンの数を減らして、複数の遮光パターンが配列するＸ方向またはＹ方向における素子基板の長さを小さくすることが可能となる。

（変形例３）複数の遮光パターン１３７（遮光パターン１５３）は、すべて電源配線であることに限定されず、そのうちの１つが電源配線であればよい。また、複数の遮光パターン１３７（遮光パターン１５３）のうちの少なくとも１つは、対向基板２０の共通電極である対向電極２３に共通電位（ＬＣＣＯＭ）を供給するための共通電位配線１０７（図３参照）であってもよい。その場合、画素Ｐの駆動に必要な共通電位の安定化を強化でき、表示品位を向上できる。また高速駆動する場合には高速信号系の駆動負荷となる寄生容量を小さくするために、遮光パターンを連続した配線状ではなく、フローティングの分断した島状に形成してもよい。例えば第１実施形態の図６において、第１ラッチ回路ユニット１０１ＡＵのアナログスイッチ１２１，１２２に重なる遮光パターン１３７は高速駆動するラッチ信号ＬＡＴまたは反転ラッチ信号ＬＡＴＢと強く容量結合する。ここで遮光パターン１３７を電源電位ＶＳＳに接続しない構成とし、半導体層ごとに島状に分断してフローティングとすると高速駆動により好適な構成となる。

（変形例４）本発明を適用可能な電気光学装置は、透過型の液晶装置１００，２００に限定されず、反射型の液晶装置にも適用することができる。また、液晶装置に限定されず、例えば、画素に発光素子と発光素子の駆動に係る画素回路とを備えたアクティブ駆動型の発光装置などにも適用することができる。

（変形例５）上記実施形態の液晶装置１００，２００を適用可能な電子機器は、上記第３実施形態の投射型表示装置１０００に限定されない。例えば、液晶装置として画素に着色層を有するカラーフィルターを備える構成とすることで、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディスプレイ）、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として好適に用いることができる。

以下に、上記実施形態から導き出される内容を記載する。

本願の電気光学装置は、光硬化型のシール材を介して対向して配置された第１基板と第２基板との間に電気光学素子が設けられた電気光学装置であって、少なくとも第２基板は透光性であって、第１基板のシール材が配置されるシール領域に、間隔をおいて配置された複数の遮光パターンを有し、第１基板上において、電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層は、平面視で複数の遮光パターンのうち少なくとも１つの遮光パターンと重なって配置されていることを特徴とする。

本願によれば、光硬化型のシール材が配置されるシール領域について所定の幅を確保したとしても、電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層をシール領域に配置し、電気光学装置においてシール領域を含めた額縁領域を従来よりも小さくすることができる。また、該半導体層は、第１基板において、間隔をおいて配置された複数の遮光パターンのうち少なくとも１つの遮光パターンと平面視で重なるように配置されることから、遮光パターンによって光硬化型のシール材を硬化させる光が該半導体層に入射することを防ぐことができる。つまり、光の入射によって半導体層の物性が変化してトランジスターの特性が低下することが防がれる。すなわち、光硬化型のシール材が採用されたとしても、電気光学素子の駆動回路に係る少なくとも１つのトランジスターの半導体層をシール領域に配置して、小型化を実現可能な電気光学装置を提供できる。

上記の電気光学装置において、第１基板及び第２基板は透光性であって、半導体層は、第１基板上に島状に設けられた遮光層と、複数の遮光パターンのうちの１つの遮光パターンとの間に配置されていることが好ましい。
この構成によれば、第１基板及び第２基板の双方から、光硬化型のシール材を硬化させる光を入射させたとしても、遮光層と遮光パターンとによって、該半導体層に入射する光を遮光することができる。

上記の電気光学装置において、トランジスターは、半導体層が並列接続された２つのトランジスターを含むとしてもよい。
この構成によれば、駆動能力の大きな駆動回路を構成できる。言い換えれば、高速駆動が要求されるデジタル回路に対応可能な半導体層を有するトランジスターを備えた小型な電気光学装置を実現できる。

また、上記の電気光学装置において、並列接続された２つトランジスターの一方の半導体層は、第１基板上において、複数の遮光パターンのうち隣り合う２つの遮光パターンのうちの一方と平面視で重なって配置され、並列接続された２つトランジスターの他方の半導体層は、第１基板上において、隣り合う２つの遮光パターンのうちの他方と平面視で重なって配置されていることが好ましい。
この構成によれば、隣り合う遮光パターンによって並列接続された半導体層のそれぞれに入射する光を遮光できる。

上記の電気光学装置において、複数の遮光パターンのうち少なくとも１つの遮光パターンは、電源配線であることを特徴とする。
この構成によれば、電源配線によって、トランジスターの半導体層に入射する光を遮光できる。且つ駆動回路に必要な電力を供給できる。

上記の電気光学装置において、電気光学素子は、液晶素子であって、第１基板において画素ごとに設けられた画素電極と、第２基板に設けられ、共通電位が与えられる共通電極と、を有し、複数の遮光パターンのうち少なくとも１つの遮光パターンは、共通電位配線であるとしてもよい。
この構成によれば、共通電位配線によって、トランジスターの半導体層に入射する光を遮光できる。且つ画素の駆動に必要な共通電位の安定化を強化することができる。

本願の電子機器は、上記の電気光学装置を備えたことを特徴とする。
本願によれば、電気光学装置の小型化を図り、優れたコストパフォーマンスを有する電子機器を提供できる。

１０ｓ…第１基板としての基材、１５…画素電極、２０ｓ…第２基板としての基材、２３…共通電極としての対向電極、４０…光硬化型のシール材、５０…電気光学素子としての液晶素子である液晶層、１００，２００…電気光学装置としての液晶装置、１０１…駆動回路としてのデータ線駆動回路、１０２…駆動回路としての走査線駆動回路、１０７…共通電位配線、１０００…電子機器としての投射型表示装置、Ｅ３…シール領域、Ｐ…画素。

Claims (7)

1. 光硬化型のシール材を介して対向して配置された第１基板と第２基板との間に電気光学素子が設けられた電気光学装置であって、
   前記第１基板上において、前記第１基板の前記シール材が配置されるシール領域に、間隔をおいて配置された複数の遮光パターンと、前記電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層と、を有し、
   前記第２基板は透光性であり、
   前記半導体層のチャネル領域及びゲート電極は、前記第１基板と前記複数の遮光パターンの間に設けられ、平面視で前記複数の遮光パターンのうち少なくとも１つの遮光パターンと重なって遮光されている、電気光学装置。
2. 前記第１基板は透光性であって、
   前記半導体層の前記チャネル領域は、前記第１基板上に島状に設けられた遮光層と、前記複数の遮光パターンのうちの１つの遮光パターンとの間に配置されている、請求項１に記載の電気光学装置。
3. 前記トランジスターは、前記半導体層が並列接続された２つのトランジスターを含む、請求項１または２に記載の電気光学装置。
4. 前記並列接続された２つトランジスターの一方の半導体層は、前記第１基板上において、前記複数の遮光パターンのうち隣り合う２つの遮光パターンのうちの一方と平面視で重なって配置され、
   前記並列接続された２つトランジスターの他方の半導体層は、前記第１基板上において、前記隣り合う２つの遮光パターンのうちの他方と平面視で重なって配置されている、請求項３に記載の電気光学装置。
5. 前記複数の遮光パターンのうち少なくとも１つの遮光パターンは、前記駆動回路の電源配線である、請求項１乃至４のいずれか一項に記載の電気光学装置。
6. 前記電気光学素子は、液晶素子であって、
   前記第１基板において画素ごとに設けられた画素電極と、
   前記第２基板に設けられ、共通電位が与えられる共通電極と、を有し、
   前記複数の遮光パターンのうち少なくとも１つの遮光パターンは、共通電位配線である、請求項１乃至４のいずれか一項に記載の電気光学装置。
7. 請求項１乃至６のいずれか一項に記載の電気光学装置を備えた、電子機器。
   

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