以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各図においては、説明する部分が認識可能な程度の大きさとなるように、適宜拡大または縮小して表示している。
(第1実施形態)
<電気光学装置>
本実施形態の電気光学装置について、薄膜トランジスター(Thin Film Transistor;TFT)を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、後述する投射型表示装置(プロジェクター)の光変調手段(ライトバルブ)として好適に用いることができるものである。
まず、本実施形態の電気光学装置としての液晶装置の基本的な構成について、図1〜図4を参照して説明する。図1は第1実施形態の液晶装置の構成を示す概略平面図、図2は図1に示すH−H’線に沿う第1実施形態の液晶装置の構造を示す概略断面図、図3は第1実施形態の液晶装置の電気的な構成を示す回路図、図4は、第1実施形態の液晶装置における画素回路の構成を示す等価回路図である。
図1及び図2に示すように、本実施形態の液晶装置100は、対向配置された素子基板10及び対向基板20と、これら一対の基板によって挟持された液晶層50とを有する。素子基板10の基材10s及び対向基板20の基材20sは、それぞれ透明な例えば石英基板やガラス基板が用いられている。液晶層50は、本発明における電気光学素子の一例の液晶素子である。
素子基板10は対向基板20よりも大きく、両基板は、対向基板20の外縁に沿って配置されたシール材40を介して間隔を置いて貼り合わされている。シール材40によって封止された間隔に液晶層50を構築する方法としては、例えば、額縁状に配置されたシール材40の内側に液晶を滴下して、減圧下で素子基板10と対向基板20とを貼り合わせるODF(One Drop Fill)法などが挙げられる。
本実施形態において、シール材40は、光(紫外線)硬化型のエポキシ樹脂などの接着剤が採用されている。シール材40には、一対の基板の上記間隔を一定に保持するためのスペーサー(図示省略)が混入されている。
シール材40の内側には、マトリックス状に配列した複数の画素Pを含む表示領域E1が設けられている。また、シール材40と表示領域E1との間の周辺領域E2に表示領域E1を取り囲んで見切り部21が設けられている。見切り部21は、例えば遮光性の金属あるいは金属酸化物などからなる。見切り部21が配置される周辺領域E2を囲み、設計上においてシール材40が配置される領域をシール領域E3と呼ぶ。なお、表示領域E1には、表示に寄与する画素Pの他に、複数のダミー画素が含まれていてもよい。同様に周辺領域E2には複数のダミー画素が含まれていてもよい。
対向基板20から外側にはみ出した素子基板10の部分には、複数の外部接続用端子104が配列した端子部10aが設けられている。端子部10aには、外部駆動回路との電気的な接続を図るためのフレキシブル回路基板(図示省略)が実装される。
以降、素子基板10の端子部10aにおいて外部接続用端子104が配列した方向をX方向とし、同一面内でX方向に直交する方向をY方向とする。また、X方向及びY方向に直交し、素子基板10側から対向基板20側に向かう方向をZ方向とする。また、Z方向の反対方向、すなわち、対向基板20側から素子基板10側に向って見ることを「平面視」あるいは「平面的に」と言う。本実施形態では、画素Pは、表示領域E1においてX方向とY方向とにマトリックス状に配置されている。
図2に示すように、素子基板10の液晶層50側の表面には、画素Pごとに設けられた透光性の画素電極15及びスイッチング素子である薄膜トランジスター(以降、TFTと呼称する)30と、信号配線と、これらを覆う配向膜18とが形成されている。また、TFT30における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。素子基板10は、透光性の基材10sと、基材10s上に形成された画素電極15、TFT30、信号配線、配向膜18を含むものである。なお、基材10sが、本発明における第1基板の一例である。
素子基板10に対向配置される対向基板20は、透光性の基材20sと、基材20s上に形成された見切り部21と、これを覆うように成膜された平坦化層22と、平坦化層22を覆い、少なくとも表示領域E1に亘って設けられ、共通電極として機能する対向電極23と、対向電極23を覆う配向膜24とを含むものである。なお、基材20sが、本発明における第2基板の一例である。
見切り部21は、図1に示すように表示領域E1を取り囲んで設けられている。これにより対向基板20側から不必要な迷光が表示領域E1に入射しないように遮蔽して、表示領域E1の表示における高いコントラストを確保している。
平坦化層22は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して見切り部21を覆うように設けられている。このような平坦化層22の形成方法としては、例えばプラズマCVD法などを用いて成膜する方法が挙げられる。
対向電極23は、例えばITO(Indium Tin Oxide)などの透明導電膜からなり、平坦化層22を覆うと共に、図1に示すように対向基板20の四隅に設けられた上下導通部106に電気的に接続されている。上下導通部106は、素子基板10側の配線に電気的に接続している。
画素電極15を覆う配向膜18及び対向電極23を覆う配向膜24は、液晶装置100の光学設計に基づいて選定される。配向膜18,24は、例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子を所定の方向に略水平配向させる有機配向膜や、気相成長法を用いてSiOx(酸化シリコン)などの無機材料を成膜して、負の誘電異方性を有する液晶分子を膜面に対して略垂直配向させる無機配向膜が挙げられる。
このような液晶装置100は透過型であって、電圧無印加状態で画素Pの透過率が最大となるノーマリーホワイトモードや、電圧無印加状態で画素Pの透過率が最小となるノーマリーブラックモードの光学設計が採用される。光学設計に応じて、素子基板10と対向基板20とを含む液晶パネル110の光の入射側と射出側とにそれぞれ偏光素子が配置されて用いられる。なお、素子基板10と対向基板20とのうち、光が入射する側の基板に、入射した光を有効に利用して画素Pに導くための、例えば、マイクロレンズなどの光学素子を設けてもよい。
図3に示すように、本実施形態の液晶装置100は、例えば、フルハイビジョン(FHD)規格であって、表示領域E1において、横方向(X方向)に少なくとも1920個、縦方向(Y方向)に少なくとも1080個の画素Pを備えている。画素Pは、図4に示すように、X方向に延在する走査線3と、Y方向に延在するデータ線6及び容量線7との交差部に対応して配置されている。画素Pには、画素電極15と、TFT30と、保持容量16と、を含む画素回路が設けられている。TFT30のゲートには走査線3が接続され、TFT30のソースにはデータ線6が接続され、TFT30のドレインには画素電極15が接続されている。TFT30のドレインと容量線7との間に保持容量16が接続されている。なお、固定電位が与えられる容量線7は、Y方向に延在することに限定されず、X方向に延在していてもよい。
図3に戻り、素子基板10には、端子部10aと表示領域E1との間にデータ線駆動回路101が設けられている。また、X方向において向かい合う一対の辺部と表示領域E1との間に、走査線駆動回路102が設けられている。また、Y方向において端子部10aと対向する側の辺部に沿ったシール材40(シール領域E3)と表示領域E1との間に検査回路103が設けられている。データ線駆動回路101及び走査線駆動回路102は、画素回路の駆動制御に係る駆動回路としての周辺回路である。検査回路103は、データ線6の短絡、断線検査、または画素Pの各種欠陥検査を行う周辺回路である。
本実施形態において、データ線駆動回路101は、Y方向に端子部10aから表示領域E1に向って順に配置された第1ラッチ回路101A、第2ラッチ回路101B、電圧選択回路101Cを含んで構成されている。走査線駆動回路102は、X方向に向かい合う一対の辺部から表示領域E1に向って順に配置されたシフトレジスタ102A、出力制御回路102Bを含んで構成されている。なお、出力制御回路102Bはバッファを含んでいる。
データ線駆動回路101には、複数(1920本)のデータ線6が接続される。走査線駆動回路102には、複数(1080本)の走査線3が接続される。データ線駆動回路101及び走査線駆動回路102のそれぞれには、各種の駆動信号及び電源電位VDD,VSSが外部接続用端子104を経由して入力される。また、素子基板10の端子部10aにおいて、複数の外部接続用端子104のうち、X方向の両端に位置する外部接続用端子104は、上下導通部106に接続されており、共通電位(LCCOM)が入力される。前述したように、対向基板20の対向電極23は上下導通部106に接続されていることから、対向電極23には上下導通部106を介して共通電位(LCCOM)が印加される。素子基板10には、四隅に設けられた上下導通部106を電気的に接続させるための共通電位配線107が設けられている。
走査線駆動回路102のシフトレジスタ102Aは、クロック信号CLK,CLKBによって駆動され、スタートパルスDYが入力されると、複数の走査線3(G1,G2・・・G1079,G1080)に対して、制御信号を順次転送する動作を行う。制御信号は、走査線3に接続された画素回路のTFT30のON(選択)/OFF(非選択)に係る信号である。また、出力制御回路102Bは出力制御信号ENBY1〜10の10個の信号によって表示領域E1の走査を可能としており、複数の走査線3(G1,G2・・・G1079,G1080)を適時選択する。以上の構成により液晶装置100は1フレームを10個のサブフレームに分割し、重み付された時分割駆動が可能となっている。
データ線駆動回路101の第1ラッチ回路101Aは、デマルチプレクス駆動され、デジタル信号であるビデオ信号VID1〜VID240を第1ラッチ信号SEL1〜8によって第1ラッチ回路101Aに格納する。第1ラッチ回路101Aの後段には第2ラッチ回路101Bが接続され、第2ラッチ信号LAT2によって第1ラッチ回路101Aに格納された論理状態を一斉に第2ラッチ回路101Bに転送する。第2ラッチ回路101Bの後段には電圧選択回路101Cが接続されている。電圧選択回路101Cは第2ラッチ回路101Bに格納された論理状態と、画素Pへ書き込みする時のサブフレームの極性を指示する極性信号POLとに従って電圧V1,V2,V3のいずれかを複数のデータ線6(S1,S2・・・S1919,S1920)に出力する。液晶装置100が前述したようにノーマリーブラックモードであって、共通電位(LCCOM)を7Vとするならば、例えば、V1は正極性の白表示用電圧であり12Vである。V2は両極性共用の黒表示用電圧であり、7Vである。V3は負極性の白表示用電圧であり2Vである。つまり、液晶装置100は、共通電位(LCCOM)を基準として正極性の電位と負極性の電位との間で電位が変化する交流駆動によって表示が行われる。
本実施形態において、周辺回路であるデータ線駆動回路101、走査線駆動回路102、検査回路103は、平面視で見切り部21と重なるように配置される。また、これらの周辺回路のうち、第1ラッチ回路101Aは平面視でシール領域E3と重なって配置されている。また、シフトレジスタ102Aもまた、平面視でシール領域E3と重なって配置されている。したがって、これらの周辺回路のすべてを見切り部21と重なるように、見切り部21を拡張する場合と比べて、素子基板10におけるX方向及びY方向の長さが短くなっている。
第1ラッチ回路101A及びシフトレジスタ102Aを光硬化型のシール材40が配置されるシール領域E3に配置することは、シール材40に光を照射して硬化させる処理に影響を及ぼす。そこで、本実施形態では、シール材40の硬化に影響を及ぼさないように、第1ラッチ回路101A及びシフトレジスタ102Aの構成と配置とを工夫している。以降、それぞれの回路について、図を参照して説明する。
<第1ラッチ回路の構成と配置>
図5は第1ラッチ回路の構成を示す回路図、図6はシール領域における第1ラッチ回路の各構成の配置を示す平面図、図7は図6のA−A’線に沿った第1ラッチ回路の構造を示す断面図である。なお、図5は、1本のデータ線6に対応したラッチ回路ユニット(単位)の構成を示すものである。つまり、第1ラッチ回路101Aは、1920個のラッチ回路ユニット101AUを含んで構成されている。
図5に示すように、本実施形態における第1ラッチ回路101Aのラッチ回路ユニット101AUは、2つのアナログスイッチ(ASW)121,122と、2つのインバーター(INV)123,124とを含んで構成されている。2つのASW121,122のそれぞれは、例えば、N型トランジスターとP型トランジスターとによりなるトランスファゲート(トランスミッションゲート)である。2つのINV123,124のそれぞれも、例えば、N型トランジスターとP型トランジスターとにより構成されている。INV123とINV124とが電気的に直列接続されて記憶素子として機能するものである。
図6に示すように、ASW121、ASW122、INV123、INV124のそれぞれは、見切り部21が配置される周辺領域E2よりも外側のシール領域E3において、X方向に延在する島状に配置され、且つY方向において互いに間隔を置いて配置されている。また、ASW121、ASW122、INV123、INV124のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層131が配置されている。また、ASW121、ASW122、INV123、INV124のそれぞれに対して、その前面側に平面視で重なるように遮光パターン137が配置されている。なお、図6では、遮光パターン137について、下層の構成が分かるように外形を破線で示している。本実施形態において、ASW121、ASW122、INV123のそれぞれと平面視で重なる遮光パターン137には、電源電位であるVSSが供給され、INV124と平面視で重なる遮光パターン137には、電源電位であるVDDが供給される。つまり、遮光パターン137は電源配線である。
Y方向においてASW121よりも外側に、X方向に延在する2つの信号線126a,126bがY方向に間隔を置いて配置されている。信号線126aにはラッチ信号LATが供給され、信号線126bには反転ラッチ信号LATBが供給される。ラッチ信号LATは、前述した第1ラッチ回路101Aにおける第1ラッチ信号SEL1〜8に相当するものである。詳細には、第1ラッチ信号SEL1〜8は、それぞれバッファリングされると同時に反転信号が生成され、ラッチ信号LATと反転ラッチ信号LATBとになる。
ラッチ信号LATが供給される信号線126aは、Y方向に延在する連結配線127aによってASW121におけるN型トランジスター121Nのゲートと、ASW122におけるP型トランジスター122Pのゲートとに接続されている。また、反転ラッチ信号LATBが供給される信号線126bは、Y方向に延在する連結配線127bによってASW121におけるP型トランジスター121Pのゲートと、ASW122におけるN型トランジスター122Nのゲートとに接続されている。
連結配線127aと連結配線127bとの間でY方向に延在し、前述したビデオ信号VID1〜VID240のいずれかが供給される入力配線125は、連結配線135aを介してASW121のN型トランジスター121N及びP型トランジスター121Pの入力側に接続されている。ASW121のN型トランジスター121N及びP型トランジスター121Pの出力は、Y方向に延在する連結配線135bを介してASW122のN型トランジスター122N及びP型トランジスター122Pの入力側に接続される。また、ASW121の出力は、連結配線135bに接続された連結配線127cを介してINV123のN型トランジスター123N及びP型トランジスター123Pのゲートに接続されている。INV123のN型トランジスター123N及びP型トランジスター123Pの出力は、連結配線135dと連結配線127dとを介してINV124のN型トランジスター124N及びP型トランジスター124Pのゲートに接続されている。ASW122のN型トランジスター122N及びP型トランジスター122Pの入力と、INV124のN型トランジスター124N及びP型トランジスター124Pの出力とが連結配線135cによって接続され、さらに連結配線135cは出力配線129に接続されている。なお、本実施形態では、連結配線135cと出力配線129とが同一配線層において一体に形成されている。
INV123のP型トランジスター123Pと、INV124のP型トランジスター124Pとに接続された連結配線135eは、P型トランジスター124P側に設けられたコンタクトホールCNT5によって、電源電位VDDが供給される遮光パターン137に接続されている。また、INV123のN型トランジスター123Nと、INV124のN型トランジスター124Nとに接続された連結配線135fは、N型トランジスター123N側に設けられたコンタクトホールCNT6によって、電源電位VSSが供給される遮光パターン137に接続されている。
このようなラッチ回路ユニット101AUによれば、ラッチ信号LATと反転ラッチLATBとによって、入力配線125に入力されたビデオ信号VID1〜VID240のいずれかがラッチ回路ユニット101AUに格納される。そして、データ線駆動回路101に入力される第2ラッチ信号LAT2によって、ラッチ回路ユニット101AUに格納されたビデオ信号が後段の第2ラッチ回路101Bに出力される。
なお、図6において、同じパターンでハッチングされた配線は、基材10s上において同一の配線層に形成されている。具体的には、入力配線125、連結配線127a,127b,127c,127dは同一の配線層である。また、信号線126a,126b、連結配線135a,135b,135c,135d,135e,135f、出力配線129は同一の配線層である。
次に、ラッチ回路ユニット101AUの配線構造について、ASW121を例に挙げて説明する。図6のA−A’線はASW121をX方向に横断する線分であり、図7は素子基板10の基材10s上におけるASW121の配線構造を示す断面図である。
図7に示すように、透光性の基材10s上には、まず遮光層131が形成される。本実施形態の遮光層131は、この後に形成されるN型やP型のトランジスターの半導体層を、1000℃以上の高温処理で形成する関係から、例えば、Ti、Cr、Mo、Ta、W、などの高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、これらを積層したもの、あるいは導電性のポリシリコンなどを用いて形成される。特に、遮光層131は、基材10s側から入射する光を遮光すると共に、基材10sと反対側から入射した光をトランジスターの半導体層側に反射させないという観点から、遮光性を有する金属シリサイドを用いて形成することが好ましく、本実施形態では遮光層131はタングステンシリサイド(WSi)を用いて形成されている。遮光層131の膜厚は例えば150nmである。なお、遮光層131はフォトリソグラフィー法により上述したように、平面視でASW121と重なるように島状に形成される。
遮光層131を覆うように第1絶縁膜132が形成される。第1絶縁膜132は、意図的に不純物が導入されていない、例えば酸化シリコン膜(None−doped Silicate Glass;NSG膜)や窒化シリコン膜(SixNy膜)を用いて形成される。第1絶縁膜132の形成方法としては、モノシラン(SiH4)、2塩化シラン(SiCl2H2)、TEOS(テトラエトキシシラン)、アンモニアなどの処理ガスを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第1絶縁膜132の膜厚は例えば200nmである。
次に、第1絶縁膜132上に、N型トランジスター121Nの半導体層121Naと、P型トランジスター121Pの半導体層121Paが形成される。半導体層121Na及び半導体層121Paは、例えば減圧CVD法などで堆積させた非晶質シリコン膜に結晶化が施されたポリシリコン膜からなる。ポリシリコン膜に、N型の不純物イオンが選択的に注入されて、ソース領域121Ns、低濃度ソース領域121Ne、チャネル領域121Nc、低濃度ドレイン領域121Nf、ドレイン領域121Ndが形成されて、半導体層121Naが構成されている。また、ポリシリコン膜に、P型の不純物イオンが選択的に注入されて、ドレイン領域121Pd、チャネル領域121Pc、ソース領域121Psが形成されて、半導体層121Paが構成されている。各半導体層121Na,121Paの膜厚は例えば50nmである。
次に、半導体層121Na及び半導体層121Paを覆うゲート絶縁膜133が形成される。ゲート絶縁膜133は例えばシリコンの半導体膜を熱酸化して得られた第1酸化シリコン膜と、減圧CVD法を用い700℃から900℃の高温条件で形成された第2酸化シリコン膜との二層構造となっている。ゲート絶縁膜133の膜厚は例えば75nmである。
次に、ゲート絶縁膜133上において、半導体層121Naのチャネル領域121Ncに対向する位置にゲート電極121Ngが形成される。また、半導体層121Paのチャネル領域121Pcに対向する位置にゲート電極121Pgが形成される。ゲート電極121Ng,121Pgは、導電性のポリシリコン膜、金属シリサイド膜、金属膜あるいは金属化合物膜などを用いて形成される。本実施形態では、ゲート電極121Ng,121Pgは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。導電性のポリシリコン膜は、減圧CVD法で燐(P)がドープされたポリシリコン膜を堆積させた後に、燐拡散処理を行い、ポリシリコン膜中に燐原子が1×1019個/cm3以上の濃度で含まれるように形成したものである。ゲート電極121Ng,121Pgの膜厚は例えば150nmである。なお、ポリシリコン膜にドープされる原子は燐(P)に限定されない。
また、本実施形態では、連結配線127a(図6参照)の一部がゲート電極121Ngとして機能するものであり、連結配線127b(図6参照)の一部がゲート電極121Pgとして機能するものである。
次に、ゲート絶縁膜133及びゲート電極121Ng,121Pgを覆う第2絶縁膜134が形成される。第2絶縁膜134は、前述したNSG膜、あるいは燐(P)を含むPSG(Phospho Silicate Glass)膜、硼素を含むBSG(Boro Silicate Glass)膜、硼素(B)と燐(P)とが含まれるBPSG(Boro−phospho Silicate Glass)膜などのシリコン系酸化膜を用いて形成される。これらのシリコン系酸化膜の形成方法としては、モノシラン、2塩化シラン、TEOS、TEB(トリエチルボレート)、TMPO(トリメチルホスフェート)などを用いた常圧CVD法、減圧CVD法、あるいはプラズマCVD法などを挙げることができる。第2絶縁膜134の膜厚は例えば300nmである。
第2絶縁膜134及びゲート絶縁膜133を貫通して、半導体層121Naのソース領域121Ns、ドレイン領域121Nd、及び半導体層121Paのドレイン領域121Pd、ソース領域121Psに至る、合計4つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第2絶縁膜134上に導電膜を成膜しパターニングすることによって、コンタクトホールCNT1と、コンタクトホールCNT1を介してソース領域121Nsに電気的に繋がる連結配線135aが形成される。また、連結配線135aはコンタクトホールCNT4を介して半導体層121Paのソース領域121Psにも接続されている。また、コンタクトホールCNT2を介して半導体層121Naのドレイン領域121Ndに電気的に繋がると共に、コンタクトホールCNT3を介して半導体層121Paのドレイン領域121Pdに電気的に繋がる連結配線135bが形成される。このような連結配線135a,135b、コンタクトホールCNT1,CNT2,CNT3,CNT4をなす導電膜としては、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。連結配線135a,135bを含む配線層の厚みは例えば500nmである。該配線層に符号135を付与し、第1配線層135と呼ぶ。
次に、第1配線層135を覆う第3絶縁膜136を形成する。第3絶縁膜136もまた、第2絶縁膜134と同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第3絶縁膜136の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばCMP処理などの平坦化処理が施される。平坦化処理後の第3絶縁膜136の平均膜厚は例えば300nmである。
次に、第3絶縁膜136上に、複数の遮光パターン137が形成される。遮光パターン137は、上述した第1配線層135と同様に、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。遮光パターン137の膜厚は例えば500nmである。複数の遮光パターン137が形成される配線層を総称して、第2配線層137と呼ぶこともある。
<シフトレジスタの構成と配置>
図8はシフトレジスタの構成を示す回路図、図9はシール領域におけるシフトレジスタの各構成の配置を示す平面図、図10は図9のB−B’線に沿ったシフトレジスタの構造を示す断面図である。なお、図8は、1本の走査線3に対応したシフトレジスタユニット(単位)の構成を示すものである。つまり、シフトレジスタ102Aは、1080個のシフトレジスタユニットを含んで構成されている。
図8に示すように、本実施形態のシフトレジスタ102Aのシフトレジスタユニット102AUは、2つのN型トランジスター141,142と、2つのインバーター(INV)143,144とを含んで構成されている。2つのINV143,144のそれぞれは、例えば、P型トランジスターとN型トランジスターとにより構成されている。INV143とINV144とが電気的に直列接続されて記憶素子として機能するものである。シフトレジスタ102Aのうち、第1段のシフトレジスタユニット102AUのINにはスタートパルスDYが結線される。第1段のシフトレジスタユニット102AUのOUTは第2段のシフトレジスタユニット102AUのINに結線される。シフトレジスタ102Aの初段の構成を図8に示すシフトレジスタユニット102AUとした場合、第2段の構成は図8に示すシフトレジスタユニット102AUにおいてクロック信号CLKとその反転信号CLKBを入れ替えて結線した構成となる。以降同様にクロック信号を入れ替えながらシフトレジスタユニット102AUが多数接続されてシフトレジスタ102Aを構成する。
図9に示すように、2つのN型トランジスター141,142、INV143、INV144のそれぞれは、見切り部21が配置される周辺領域E2よりも外側のシール領域E3において、Y方向に延在する島状に配置され、且つX方向において互いに間隔を置いて配置されている。また、2つのN型トランジスター141,142、INV143、INV144のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層151が配置されている。また、2つのN型トランジスター141,142、INV143、INV144のそれぞれに対して、その前面側に平面視で重なるように遮光パターン153が配置されている。なお、図9では、遮光パターン153について、下層の構成が分かるように外形を破線で示している。本実施形態において、2つのN型トランジスター141,142、INV143のそれぞれと平面視で重なる遮光パターン153には、電源電位であるVSSが供給され、INV144と平面視で重なる遮光パターン153には、電源電位であるVDDが供給される。つまり、遮光パターン153は電源配線である。
X方向において2つのN型トランジスター141,142よりも外側に、Y方向に延在する2つの信号線145a,145bがX方向に間隔を置いて配置されている。信号線145aにはクロック信号CLKが供給され、信号線145bには反転クロック信号CLKBが供給される。
クロック信号CLKが供給される信号線145aは、X方向に延在する連結配線146aを介してN型トランジスター141のゲートに接続されている。反転クロック信号CLKBが供給される信号線145bは、同じくX方向に延在する連結配線146bを介してN型トランジスター142のゲートに接続されている。N型トランジスター141の入力側には入力配線152aが接続されている。N型トランジスター141の出力側とN型トランジスター142の出力側には連結配線152bが接続されている。
INV143は、N型トランジスター143NとP型トランジスター143Pとにより構成されている。N型トランジスター143Nのゲートと、P型トランジスター143Pのゲートとは、連結配線146cを介して接続されている。連結配線146cは、N型トランジスター141の出力側に繋がる連結配線152bと電気的に接続されている。連結配線152bは連結配線146aに重なるように配置して連結配線146cに接続している。このようにすると各配線によるパターン面積率が下がり、裏面からの紫外光(UV光)の透過に好適となる。INV143のN型トランジスター143Nの出力側とP型トランジスター143Pの出力側とに連結配線152dが接続されている。
INV144は、N型トランジスター144NとP型トランジスター144Pとにより構成されている。N型トランジスター144Nのゲートと、P型トランジスター144Pのゲートとは、連結配線146dを介して接続されている。連結配線146dは、INV143のN型トランジスター143Nの出力側に繋がる連結配線152dと電気的に接続されている。連結配線152dは連結配線146cに重なるように配置して連結配線146dに接続している。このようにすると各配線によるパターン面積率が下がり、裏面からのUV光の透過に好適となる。INV144のN型トランジスター144Nの出力側とP型トランジスター144Pの出力側とに連結配線152cが接続されている。連結配線152cは、N型トランジスター142の入力(OUT)側にも電気的に接続されている。なお、連結配線152cは出力配線としても機能するものである。
INV143のP型トランジスター143Pと、INV144のP型トランジスター144Pとに接続された連結配線152eは、P型トランジスター144P側に設けられたコンタクトホールCNT15によって、電源電位VDDが供給される遮光パターン153に接続されている。また、INV143のN型トランジスター143Nと、INV144のN型トランジスター144Nとに接続された連結配線152fは、N型トランジスター143N側に設けられたコンタクトホールCNT16によって、電源電位VSSが供給される遮光パターン153に接続されている。
このようなシフトレジスタユニット102AUによれば、N型トランジスター141には、入力配線152aを経由して、前述した画素回路におけるTFT30のスイッチング制御に係る制御信号が供給される。走査線駆動回路102にスタートパルスDYが入力されると、クロック信号CLKと反転クロック信号CLKBとにより2つのN型トランジスター141,142がスイッチング制御され、上記制御信号がINV143,144と連結配線152cとを経由して、後段の出力制御回路102Bに出力される。
なお、図9において、同じパターンでハッチングされた配線は、基材10s上において同一の配線層に形成されている。具体的には、連結配線146a,146b,146c,146dは同一の配線層である。また、信号線145a,145b、入力配線152a、連結配線152b,152c,152d,152e,152fは同一の配線層である。
次に、シフトレジスタユニット102AUの配線構造について、INV144を例に挙げて説明する。図9のB−B’線はINV144をY方向に横断する線分であり、図10は素子基板10の基材10s上におけるINV144の配線構造を示す断面図である。なお、先に説明したラッチ回路ユニット101AUと同じ構成には同じ符号を付して詳細な説明は省略する。
図10に示すように、透光性の基材10s上には、まず遮光層151が形成される。遮光層151は、前述したラッチ回路ユニット101AUにおける遮光層131と同じ高融点金属材料が用いられ、本実施形態では、低反射性のタングステンシリサイド(WSi)により形成されている。遮光層151の膜厚は、遮光層131の膜厚と同じく例えば150nmである。なお、遮光層151はフォトリソグラフィー法により上述したように、平面視でINV144と重なるように島状に形成される。
遮光層151を覆うように第1絶縁膜132が形成される。第1絶縁膜132は、意図的に不純物が導入されていない、例えばNSG膜や窒化シリコン膜(SixNy膜)を用いて形成される。第1絶縁膜132の膜厚は例えば200nmである。
第1絶縁膜132上に、INV144における、N型トランジスター144Nの半導体層144Naと、P型トランジスター144Pの半導体層144Paが形成される。半導体層144Naは、ポリシリコン膜にN型の不純物イオンが選択的に注入されてなる、ドレイン領域144Nd、低濃度ドレイン領域144Ne、チャネル領域144Nc、低濃度ソース領域144Nf、ソース領域144Nsを含んでいる。半導体層144Paは、ポリシリコン膜にP型の不純物イオンが選択的に注入されてなる、ドレイン領域144Pd、チャネル領域144Pc、ソース領域144Psを含んでいる。各半導体層144Na,144Paの膜厚は例えば50nmである。
次に、半導体層144Na及び半導体層144Paを覆うゲート絶縁膜133が形成される。ゲート絶縁膜133は、前述したように、第1酸化シリコン膜と第2酸化シリコン膜との二層構造となっており、その膜厚は例えば75nmである。
次に、ゲート絶縁膜133上において、半導体層144Naのチャネル領域144Ncに対向する位置にゲート電極144Ngが形成される。また、半導体層144Paのチャネル領域144Pcに対向する位置にゲート電極144Pgが形成される。本実施形態では、ゲート電極144Ng,144Pgは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。各ゲート電極144Ng,144Pgの膜厚は例えば150nmである。
また、本実施形態では、連結配線146d(図9参照)の一部が、ゲート電極144Ng及びゲート電極144Pgとして機能するものである。
次に、ゲート絶縁膜133及びゲート電極144Ng,144Pgを覆う第2絶縁膜134が形成される。第2絶縁膜134は、前述したNSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。第2絶縁膜134の膜厚は例えば300nmである。
第2絶縁膜134及びゲート絶縁膜133を貫通して、半導体層144Naのソース領域144Ns、ドレイン領域144Nd、及び半導体層144Paのドレイン領域144Pd、ソース領域144Psに至る、合計4つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第2絶縁膜134上に導電膜を成膜しパターニングすることによって、コンタクトホールCNT11と、コンタクトホールCNT11を介して半導体層144Naのソース領域144Nsに電気的に繋がる連結配線152fが形成される。また、コンタクトホールCNT12を介して半導体層144Naのドレイン領域144Ndに電気的に繋がると共に、コンタクトホールCNT13を介して半導体層144Paのドレイン領域144Pdに電気的に繋がる連結配線152cが形成される。また、コンタクトホールCNT14と、コンタクトホールCNT14を介して半導体層144Paのソース領域144Psに電気的に繋がる連結配線152eが形成される。このような連結配線152c,152e,152f、コンタクトホールCNT11,CNT12,CNT13,CNT14をなす導電膜としては、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。連結配線152c,152e,152fを含む配線層の厚みは例えば500nmである。該配線層は、前述した第1配線層135と同層である。
次に、連結配線152c,152e,152fを覆う第3絶縁膜136を形成する。第3絶縁膜136もまた、第2絶縁膜134と同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第3絶縁膜136の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばCMP処理などの平坦化処理が施される。平坦化処理後の第3絶縁膜136の平均膜厚は例えば300nmである。
次に、第3絶縁膜136上に、遮光パターン153が形成される。遮光パターン153は、連結配線152c,152e,152fと同様に、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。遮光パターン153の膜厚は例えば500nmである。遮光パターン153は、前述したラッチ回路ユニット101AUにおける第2配線層137と同層に形成される。
このようにして、基材10s上には、第1ラッチ回路101Aを含むデータ線駆動回路101、シフトレジスタ102Aを含む走査線駆動回路102、検査回路103が形成される。また、これらの周辺回路に接続される画素回路や外部接続用端子104が形成される。
図11は素子基板と対向基板との間に配置されたシール材を硬化させる工程を示す概略断面図である。詳しくは、図11は、シール領域E3に上述したラッチ回路ユニット101AUが配置された部分のY方向に沿った断面を示すものである。
画素回路や周辺回路が形成された素子基板10のシール領域E3に光硬化型の接着剤を額縁状に塗布する。額縁状に塗布された接着剤の内側に、減圧下で所定量の液晶を滴下して、素子基板10と対向基板20とを貼り合せる。圧力を掛けて貼り合わせることで、接着剤はシール領域E3内に広がる。接着剤には前述したように、スペーサ(図11では図示を省略)が含まれているため、素子基板10と対向基板20とは、図11に示すように所定の間隔を置いて対向配置される。このときの所定の間隔すなわち接着剤の厚みは、例えば1.5μm〜3.0μmである。
図11に示すように、対向配置された素子基板10及び対向基板20に対して、表示領域に不要に紫外線(UV光)が入射しないようにマスク60を両側に配置する。マスク60は、表示領域E1と見切り部21が配置された周辺領域E2とに跨って配置される。そして、素子基板10側と対向基板20側の双方からUV光を照射して光硬化型の接着剤を硬化させてシール材40とする。
対向基板20のシール領域E3には、透明導電膜からなる対向電極23が配置されているが、基材20s及び対向電極23は紫外線(UV光)を透過するため、対向基板20側から照射されたUV光は遮られることなく接着剤に届く。
一方、素子基板10のシール領域E3には、上述したように、ラッチ回路ユニット101AUが配置されている。ラッチ回路ユニット101AUを構成する、ASW121、ASW122、INV123、INV124は、Y方向に間隔を置いて配置されている。また、N型及びP型トランジスターにより構成される、ASW121、ASW122、INV123、INV124のそれぞれは、基材10s上において、遮光層131と遮光パターン137との間に配置されている。つまり、ASW121、ASW122、INV123、INV124のそれぞれは、遮光層131と遮光パターン137とにより遮光されている。
Y方向における遮光層131(遮光パターン137)の幅をLとし、隣り合う遮光層131(遮光パターン137)の間隔をSとすると、本実施形態では、L:S=1:1となっている。したがって、素子基板10側から照射されたUV光は、透光性の基材10sと、隣り合う遮光層131(遮光パターン137)の間隔Sとを透過して、接着剤に届く。また、素子基板10側と対向基板20側の双方からUV光を照射しても、遮光層131と遮光パターン137とによって遮光されるため、ASW121、ASW122、INV123、INV124のそれぞれにはUV光が入射しない。つまり、ラッチ回路ユニット101AUによってUV光の一部が遮光されたとしても、十分な光量のUV光を入射させて光硬化型の接着剤を硬化させる。その一方で、ASW121、ASW122、INV123、INV124のそれぞれを構成するN型トランジスターやP型トランジスターの半導体層にはUV光が入射しないので、UV光の照射による、これらのトランジスターの電気特性の低下が防止される。
なお、図11では、ラッチ回路ユニット101AUが配置されたシール領域E3におけるシール材40の光硬化の状態を示したが、シフトレジスタユニット102AUが配置されたシール領域E3におけるシール材40の光硬化の状態も同様である。具体的には、素子基板10の基材10s上において、シフトレジスタユニット102AUを構成する、2つのN型トランジスター141,142、INV143、INV144のそれぞれは、島状に設けられた遮光層151と、遮光パターン153との間に配置されている。X方向における遮光層151(遮光パターン153)の幅をLとし、隣り合う遮光層151(遮光パターン153)の間隔をSとすると、本実施形態では、L:S=1:1となっている。光硬化型の接着剤の厚みを、上述したように例えば1.5μm〜3.0μmとすると、接着剤の光硬化を促進する観点から間隔Sは幅Lと同じもしくは幅Lよりも大きいことが好ましく、間隔Sは少なくとも5μm以上であることが好ましい。また、周辺回路におけるトランジスターや各種の配線を配置する観点から幅Lもまた少なくとも5μm以上であることが好ましい。
上記第1実施形態の液晶装置100によれば、以下の効果が得られる。
(1)素子基板10のシール材40が配置されるシール領域E3に画素回路の駆動に係る周辺回路の一部(第1ラッチ回路101A、シフトレジスタ102A)が配置されている。したがって、所定の幅のシール領域E3を確保した上で、これらの周辺回路の一部を見切り部21が配置される周辺領域E2に配置する場合に比べて、素子基板10及び対向基板20の外形をX方向とY方向とにおいて小さくすることができる。
(2)素子基板10と対向基板20とは光硬化型のシール材40によって貼り合される。シール領域E3に配置される上記周辺回路の一部を構成するN型あるいはP型トランジスターの半導体層は、基材10s上において、X方向またはY方向に間隔Sを置いて配置された遮光層131(遮光層151)及び遮光パターン137(遮光パターン153)の間に配置されている。したがって、シール材40の光硬化に際して紫外線(UV光)を素子基板10側から入射させても、UV光は基材10sと間隔Sとを透過することから、シール材40を十分に硬化させることができる。また、UV光を素子基板10側と対向基板20側の双方から入射させても、上記周辺回路の一部を構成するN型あるいはP型トランジスターの半導体層にはUV光が入射しない。つまり、シール材40の光硬化に係るUV光の照射による、これらのトランジスターの電気特性の低下を防止することができる。
(第2実施形態)
次に、第2実施形態の電気光学装置について、第1実施形態と同様に液晶装置を例に挙げ、図12及び図13を参照して説明する。第2実施形態の電気光学装置としての液晶装置は、第1実施形態の液晶装置100に対して、シール領域E3に配置される周辺回路の一部を構成するトランジスターの配置を異ならせたものである。
図12は、第2実施形態のシール領域における第1ラッチ回路の各構成の配置を示す平面図、図13は図12のC−C’線に沿った第1ラッチ回路の構造を示す断面図である。なお、図12は、1本のデータ線6に対応したラッチ回路ユニット(単位)における各構成の配置を示すものである。第2実施形態の液晶装置において、上記第1実施形態の液晶装置100と同じ構成には同じ符号を付して詳細な説明は省略する。
第2実施形態の液晶装置200は、光硬化型のシール材40によって素子基板10Bと対向基板20とを間隔を置いて貼り合わせ、該間隔に充填された液晶を含む液晶層50を含むものである。素子基板10Bのシール領域E3には、上記第1実施形態の液晶装置100における素子基板10と同様に、第1ラッチ回路101Aと、シフトレジスタ102Aとが配置されている。第1ラッチ回路101Aにおけるラッチ回路ユニット101AUの回路図は、上記第1実施形態の図5に示したものと基本的に同じである。つまり、図5に示したように、ラッチ回路ユニット101AUは、2つのアナログスイッチ(ASW)121,122と、2つのインバーター(INV)123,124とを含んで構成されている。2つのASW121,122のそれぞれは、例えば、N型トランジスターとP型トランジスターとによりなるトランスファゲート(トランスミッションゲート)である。2つのINV123,124のそれぞれも、例えば、P型トランジスターとN型トランジスターとにより構成されている。INV123とINV124とが電気的に直列接続されて記憶素子として機能するものである。ただし、第2実施形態では、INV124におけるトランジスターの半導体層の配置を異ならせている。
具体的には、図12に示すように、ASW121、ASW122、INV123、INV124のそれぞれは、見切り部21が配置される周辺領域E2よりも外側のシール領域E3において、X方向に延在する島状に配置され、且つY方向において互いに間隔を置いて配置されている。また、ASW121、ASW122、INV123、INV124のそれぞれに対して、その背面側に平面視で重なるように島状の遮光層131が配置されている。また、ASW121、ASW122、INV123、INV124のそれぞれに対して、その前面側に平面視で重なるように遮光パターン137が配置されている。なお、図12においても、遮光パターン137について、下層の構成が分かるように外形を破線で示している。ASW121、ASW122、INV123のそれぞれと平面視で重なる遮光パターン137には、電源電位であるVSSが供給され、INV124と平面視で重なる遮光パターン137には、電源電位であるVDDが供給される。つまり、遮光パターン137は電源配線である。
Y方向においてASW121よりも外側に、X方向に延在する2つの信号線126a,126bがY方向に間隔を置いて配置されている。信号線126aにはラッチ信号LATが供給され、信号線126bには反転ラッチ信号LATBが供給される。
2つの信号線126a,126bと、ASW121、ASW122、INV123との電気的な接続に係る入力配線125、連結配線127a,127b,127c、連結配線135a,135bの配置は、上記第1実施形態において説明した内容と同じである。
本実施形態において、INV124は、隣り合う遮光パターン137の下方(下層)に配置された、N型トランジスター124N1、P型トランジスター124P1、N型トランジスター124N2、P型トランジスター124P2を含んで構成されている。N型トランジスター124N1及びP型トランジスター124P1は、X方向に沿って配置されると共に、INV123に対してY方向に間隔を置いて隣り合って配置されている。N型トランジスター124N2及びP型トランジスター124P2は、X方向に沿って配置されると共に、N型トランジスター124N1及びP型トランジスター124P1に対してY方向に間隔を置いて隣り合って配置されている。
INV123のN型トランジスター123N及びP型トランジスター123Pの出力は、連結配線135dと連結配線127eとを介してINV124のN型トランジスター124N1及びN型トランジスター124N2のゲートに接続されている。また、連結配線127eは、P型トランジスター124P1及びP型トランジスター124P2のゲートに接続されている。ASW122のN型トランジスター122N及びP型トランジスター122Pの入力と、INV124の2つのN型トランジスター124N1,124N2及び2つのP型トランジスター124P1,124P2の出力とが連結配線135gによって接続され、連結配線135gは出力配線として機能している。
INV123のP型トランジスター123Pと、INV124の2つのP型トランジスター124P1,124P2とに接続された連結配線135eは、P型トランジスター124P1側に設けられたコンタクトホールCNT5によって、VDDが供給される遮光パターン137に接続されている。また、INV123のN型トランジスター123Nと、INV124の2つのN型トランジスター124N1,124N2とに接続された連結配線135fは、N型トランジスター123N側に設けられたコンタクトホールCNT6によって、VSSが供給される遮光パターン137に接続されている。
つまり、INV124を構成する2つのN型トランジスター124N1,124N2は電気的に並列接続され、互いにゲート、ソース、ドレインを共用している。言い換えれば、2つのN型トランジスター124N1,124N2により1つのN型トランジスター124Nが構成され、半導体層が分割された状態となっている。分割された半導体層は、隣り合う遮光パターン137の下方に配置されている。同様に、INV124を構成する2つのP型トランジスター124P1,124P2は電気的に並列接続され、互いにゲート、ソース、ドレインを共用している。言い換えれば、2つのP型トランジスター124P1,124P2により1つのP型トランジスター124Pが構成され、半導体層が分割された状態となっている。分割された半導体層は、隣り合う遮光パターン137の下方に配置されている。
次に、INV124の配線構造について、N型トランジスター124N2及びP型トランジスター124P2を例に挙げて、図13を参照して説明する。なお、図12のC−C’線は、N型トランジスター124N2及びP型トランジスター124P2をX方向に横断する線分である。
図13に示すように、素子基板10Bの基材10s上には、まず、高融点金属材料である例えばタングステンシリサイド(WSi)からなる遮光層131が島状に形成される。遮光層131の膜厚は例えば150nmである。遮光層131を覆って例えばNSG膜からなる第1絶縁膜132が形成される。第1絶縁膜132の膜厚は例えば200nmである。第1絶縁膜132上に、INV124における、N型トランジスター124N2の半導体層124N2aと、P型トランジスター124P2の半導体層124P2aが形成される。半導体層124N2aは、ポリシリコン膜にN型の不純物イオンが選択的に注入されてなる、ドレイン領域124N2d、低濃度ドレイン領域124N2e、チャネル領域124N2c、低濃度ソース領域124N2f、ソース領域124N2sを含んでいる。半導体層124P2aは、ポリシリコン膜にP型の不純物イオンが選択的に注入されてなる、ドレイン領域124P2d、チャネル領域124P2c、ソース領域124P2sを含んでいる。各半導体層124N2a,124P2aの膜厚は例えば50nmである。
次に、半導体層124N2a及び半導体層124P2aを覆うゲート絶縁膜133が形成される。ゲート絶縁膜133上において、半導体層124N2aのチャネル領域124N2cに対向する位置にゲート電極124N2gが形成される。また、半導体層124P2aのチャネル領域124P2cに対向する位置にゲート電極124P2gが形成される。本実施形態では、ゲート電極124N2g,124P2gは、導電性のポリシリコン膜とタングステンシリサイド膜との二層構造となっている。各ゲート電極124N2g,124P2gの膜厚は例えば150nmである。
また、本実施形態では、連結配線127e(図12参照)の一部が、ゲート電極124N2g及びゲート電極124P2gとして機能するものである。
次に、ゲート絶縁膜133及びゲート電極124N2g,124P2gを覆う第2絶縁膜134が形成される。第2絶縁膜134は、前述したNSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。第2絶縁膜134の膜厚は例えば300nmである。
第2絶縁膜134及びゲート絶縁膜133を貫通して、半導体層124N2aのソース領域124N2s、ドレイン領域124N2d、及び半導体層124P2aのドレイン領域124P2d、ソース領域124P2sに至る、合計4つの貫通孔が形成される。これらの貫通孔の少なくとも内壁を被覆、あるいは貫通孔を埋めるようにして、第2絶縁膜134上に導電膜を成膜しパターニングすることによって、コンタクトホールCNT7と、コンタクトホールCNT7を介して半導体層124N2aのソース領域124N2sに電気的に繋がる連結配線135fが形成される。また、コンタクトホールCNT8を介して半導体層124N2aのドレイン領域124N2dに電気的に繋がると共に、コンタクトホールCNT9を介して半導体層124P2aのドレイン領域124P2dに電気的に繋がる連結配線135gが形成される。また、コンタクトホールCNT10と、コンタクトホールCNT10を介して半導体層124P2aのソース領域124P2sに電気的に繋がる連結配線135eが形成される。このような連結配線135e,135f,135g、コンタクトホールCNT7,CNT8,CNT9,CNT10をなす導電膜としては、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。連結配線135e,135f,135gを含む第1配線層135の厚みは例えば500nmである。
次に、連結配線135e,135f,135gを覆う第3絶縁膜136を形成する。第3絶縁膜136もまた、第2絶縁膜134と同様に、NSG膜、PSG膜、BSG膜、BPSG膜などのシリコン系酸化膜を用いて形成される。形成された第3絶縁膜136の表面は、下層の配線層の影響を受けて凹凸が生ずることから、例えばCMP処理などの平坦化処理が施される。平坦化処理後の第3絶縁膜136の平均膜厚は例えば300nmである。
次に、第3絶縁膜136上に、遮光パターン137が形成される。遮光パターン137は、連結配線135e,135f,135gと同様に、例えば低抵抗金属であるAl(アルミニウム)や、Ti(チタン)あるいはTiN(窒化チタン)からなる層を含む多層構造が挙げられる。遮光パターン137の膜厚は例えば500nmである。
上記第2実施形態の液晶装置200における素子基板10Bの構成によれば、上記第1実施形態の液晶装置100における効果(1)及び(2)と同様な効果を奏する。また、INV124を構成するN型トランジスター124N及びP型トランジスター124Pの半導体層をいずれも分割して、遮光パターン137の下方(下層)に配置する構成とした。したがって、当該半導体層を分割していない上記第1実施形態に比べてINV124の駆動能力が大きい回路を構成できる。図12ではINV124に適用しているが、同様にしてアナログスイッチ(ASW)121,122、INV123に適用する構成としてもよい。これによって、例えば、高速駆動に対応した第1ラッチ回路101Aを実現できる。
なお、遮光パターン137の下方(下層)に配置されるトランジスターの半導体層を分割する構成は、第1ラッチ回路101A(ラッチ回路ユニット101AU)だけでなく、シフトレジスタ102A(シフトレジスタユニット102AU)においても適用可能である。すなわち、シフトレジスタユニット102AUの遮光パターン153の下方(下層)に配置されるトランジスターの半導体層を分割して配置しても、同様な効果を奏する。
上記第1実施形態の液晶装置100及び上記第2実施形態の液晶装置200において、素子基板10(素子基板10B)のシール領域E3に配置される周辺回路の一部は、第1ラッチ回路101A及びシフトレジスタ102Aの両方であることに限定されず、いずれか一方の回路であってもよい。これによって、素子基板10(素子基板10B)の外形うち、X方向またはY方向の長さを小さくすることができる。素子基板10(素子基板10B)の外形が小さくなれば、対向基板20の外形もまた小さくすることができる。
素子基板10(素子基板10B)の外形を小さくするという観点では、シール領域E3に周辺回路の一部に含まれる少なくとも1つのトランジスターの半導体層を、間隔を置いて配置された複数の遮光パターンのうちの1つの遮光パターンと平面視で重なるように配置すればよい。言い換えれば、周辺回路の一部をシール領域E3に配置することにより、所定の幅のシール領域E3を確保しつつ、複数の遮光パターンの下方(下層)に配置されたトランジスターの数に対応して、周辺回路が配置される周辺領域E2の幅を小さくすることができる。
上記第1実施形態の液晶装置100及び上記第2実施形態の液晶装置200は、後述する投射型表示装置のライトバルブ(光変調手段)として好適に用いられるマイクロディスプレイである。したがって、素子基板10(素子基板10B)は、マザー基板に複数レイアウトされた状態で製造される。表示領域E1の大きさが同じであっても、素子基板10(素子基板10B)の外形が小さくなれば、マザー基板にレイアウト可能な素子基板10(素子基板10B)の数が増えることになり、製造における生産性が向上して、液晶装置100(液晶装置200)のコストを低減できる。
(第3実施形態)
<電子機器>
次に、本実施形態の液晶装置が適用された電子機器について、投射型表示装置を例に挙げ、図14を参照して説明する。図14は第3実施形態の電子機器としての投射型表示装置の構成を示す概略図である。
図14に示すように、本実施形態の電子機器としての投射型表示装置1000は、システム光軸Lsに沿って配置された偏光照明装置1100と、光分離素子としての2つのダイクロイックミラー1104,1105と、3つの反射ミラー1106,1107,1108と、5つのリレーレンズ1201,1202,1203,1204,1205と、3つの光変調手段としての透過型の液晶ライトバルブ1210,1220,1230と、光合成素子としてのクロスダイクロイックプリズム1206と、投射レンズ1207とを備えている。
偏光照明装置1100は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット1101と、インテグレーターレンズ1102と、偏光変換素子1103とから概略構成されている。
ダイクロイックミラー1104は、偏光照明装置1100から射出された偏光光束のうち、赤色光(R)を反射させ、緑色光(G)と青色光(B)とを透過させる。もう1つのダイクロイックミラー1105は、ダイクロイックミラー1104を透過した緑色光(G)を反射させ、青色光(B)を透過させる。
ダイクロイックミラー1104で反射した赤色光(R)は、反射ミラー1106で反射した後にリレーレンズ1205を経由して液晶ライトバルブ1210に入射する。
ダイクロイックミラー1105で反射した緑色光(G)は、リレーレンズ1204を経由して液晶ライトバルブ1220に入射する。
ダイクロイックミラー1105を透過した青色光(B)は、3つのリレーレンズ1201,1202,1203と2つの反射ミラー1107,1108とからなる導光系を経由して液晶ライトバルブ1230に入射する。
液晶ライトバルブ1210,1220,1230は、クロスダイクロイックプリズム1206の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ1210,1220,1230に入射した色光は、映像情報(映像信号)に基づいて変調されクロスダイクロイックプリズム1206に向けて射出される。このプリズムは、4つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって3つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ1207によってスクリーン1300上に投写され、画像が拡大されて表示される。
液晶ライトバルブ1210は、上述した上記第1実施形態の液晶装置100が適用されたものである。液晶パネル110の色光の入射側と射出側とにクロスニコルに配置された一対の偏光素子が隙間を置いて配置されている。他の液晶ライトバルブ1220,1230も同様である。
このような投射型表示装置1000によれば、液晶ライトバルブ1210,1220,1230として、上記液晶装置100が用いられているので、優れた表示品質とコストパフォーマンスとを有する投射型表示装置1000を提供することができる。なお、液晶ライトバルブ1210,1220,1230として、上記第2実施形態の液晶装置200を用いても同様な効果が得られる。また、光源は白色光源であることに限定されず、赤色光(R)、緑色光(G)、青色光(B)に対応した、LEDやレーザー光源を用いてもよい。
本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。変形例を以下に述べる。
(変形例1)素子基板10(素子基板10B)の基材10sと、対向基板20の基材20sのうち、少なくとも基材20sが透光性を有する構成であれば、対向基板20側から紫外線(UV光)を入射させて光硬化型のシール材40を硬化させることが可能である。その場合も、素子基板10(素子基板10B)のシール領域E3において周辺回路の一部を配置することで、素子基板10(素子基板10B)の外形を小さくすることができる。また、上記周辺回路の一部を構成するトランジスターを遮光パターンの下方(下層)に配置することで、該トランジスターの半導体層に入射する紫外線(UV光)を遮光パターンによって遮光することができる。
(変形例2)上記第2実施形態に示したように、シール領域E3に配置される周辺回路の一部を構成するトランジスターの半導体層を分割して配置する構成は、隣り合う遮光パターンの下方(下層)に配置することに限定されず、例えば、1つの遮光パターンの下方に分割された半導体層の全てまたは一部を配置する構成としてもよい。これによれば、複数の遮光パターンの数を減らして、複数の遮光パターンが配列するX方向またはY方向における素子基板の長さを小さくすることが可能となる。
(変形例3)複数の遮光パターン137(遮光パターン153)は、すべて電源配線であることに限定されず、そのうちの1つが電源配線であればよい。また、複数の遮光パターン137(遮光パターン153)のうちの少なくとも1つは、対向基板20の共通電極である対向電極23に共通電位(LCCOM)を供給するための共通電位配線107(図3参照)であってもよい。その場合、画素Pの駆動に必要な共通電位の安定化を強化でき、表示品位を向上できる。また高速駆動する場合には高速信号系の駆動負荷となる寄生容量を小さくするために、遮光パターンを連続した配線状ではなく、フローティングの分断した島状に形成してもよい。例えば第1実施形態の図6において、第1ラッチ回路ユニット101AUのアナログスイッチ121,122に重なる遮光パターン137は高速駆動するラッチ信号LATまたは反転ラッチ信号LATBと強く容量結合する。ここで遮光パターン137を電源電位VSSに接続しない構成とし、半導体層ごとに島状に分断してフローティングとすると高速駆動により好適な構成となる。
(変形例4)本発明を適用可能な電気光学装置は、透過型の液晶装置100,200に限定されず、反射型の液晶装置にも適用することができる。また、液晶装置に限定されず、例えば、画素に発光素子と発光素子の駆動に係る画素回路とを備えたアクティブ駆動型の発光装置などにも適用することができる。
(変形例5)上記実施形態の液晶装置100,200を適用可能な電子機器は、上記第3実施形態の投射型表示装置1000に限定されない。例えば、液晶装置として画素に着色層を有するカラーフィルターを備える構成とすることで、投射型のHUD(ヘッドアップディスプレイ)や直視型のHMD(ヘッドマウントディスプレイ)、電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、POSなどの情報端末機器の表示部として好適に用いることができる。
以下に、上記実施形態から導き出される内容を記載する。
本願の電気光学装置は、光硬化型のシール材を介して対向して配置された第1基板と第2基板との間に電気光学素子が設けられた電気光学装置であって、少なくとも第2基板は透光性であって、第1基板のシール材が配置されるシール領域に、間隔をおいて配置された複数の遮光パターンを有し、第1基板上において、電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層は、平面視で複数の遮光パターンのうち少なくとも1つの遮光パターンと重なって配置されていることを特徴とする。
本願によれば、光硬化型のシール材が配置されるシール領域について所定の幅を確保したとしても、電気光学素子を駆動するための駆動回路に含まれるトランジスターの半導体層をシール領域に配置し、電気光学装置においてシール領域を含めた額縁領域を従来よりも小さくすることができる。また、該半導体層は、第1基板において、間隔をおいて配置された複数の遮光パターンのうち少なくとも1つの遮光パターンと平面視で重なるように配置されることから、遮光パターンによって光硬化型のシール材を硬化させる光が該半導体層に入射することを防ぐことができる。つまり、光の入射によって半導体層の物性が変化してトランジスターの特性が低下することが防がれる。すなわち、光硬化型のシール材が採用されたとしても、電気光学素子の駆動回路に係る少なくとも1つのトランジスターの半導体層をシール領域に配置して、小型化を実現可能な電気光学装置を提供できる。
上記の電気光学装置において、第1基板及び第2基板は透光性であって、半導体層は、第1基板上に島状に設けられた遮光層と、複数の遮光パターンのうちの1つの遮光パターンとの間に配置されていることが好ましい。
この構成によれば、第1基板及び第2基板の双方から、光硬化型のシール材を硬化させる光を入射させたとしても、遮光層と遮光パターンとによって、該半導体層に入射する光を遮光することができる。
上記の電気光学装置において、トランジスターは、半導体層が並列接続された2つのトランジスターを含むとしてもよい。
この構成によれば、駆動能力の大きな駆動回路を構成できる。言い換えれば、高速駆動が要求されるデジタル回路に対応可能な半導体層を有するトランジスターを備えた小型な電気光学装置を実現できる。
また、上記の電気光学装置において、並列接続された2つトランジスターの一方の半導体層は、第1基板上において、複数の遮光パターンのうち隣り合う2つの遮光パターンのうちの一方と平面視で重なって配置され、並列接続された2つトランジスターの他方の半導体層は、第1基板上において、隣り合う2つの遮光パターンのうちの他方と平面視で重なって配置されていることが好ましい。
この構成によれば、隣り合う遮光パターンによって並列接続された半導体層のそれぞれに入射する光を遮光できる。
上記の電気光学装置において、複数の遮光パターンのうち少なくとも1つの遮光パターンは、電源配線であることを特徴とする。
この構成によれば、電源配線によって、トランジスターの半導体層に入射する光を遮光できる。且つ駆動回路に必要な電力を供給できる。
上記の電気光学装置において、電気光学素子は、液晶素子であって、第1基板において画素ごとに設けられた画素電極と、第2基板に設けられ、共通電位が与えられる共通電極と、を有し、複数の遮光パターンのうち少なくとも1つの遮光パターンは、共通電位配線であるとしてもよい。
この構成によれば、共通電位配線によって、トランジスターの半導体層に入射する光を遮光できる。且つ画素の駆動に必要な共通電位の安定化を強化することができる。
本願の電子機器は、上記の電気光学装置を備えたことを特徴とする。
本願によれば、電気光学装置の小型化を図り、優れたコストパフォーマンスを有する電子機器を提供できる。