KR20240120328A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20240120328A
KR20240120328A KR1020230012882A KR20230012882A KR20240120328A KR 20240120328 A KR20240120328 A KR 20240120328A KR 1020230012882 A KR1020230012882 A KR 1020230012882A KR 20230012882 A KR20230012882 A KR 20230012882A KR 20240120328 A KR20240120328 A KR 20240120328A
Authority
KR
South Korea
Prior art keywords
gate
panel unit
link
electrically connected
wire
Prior art date
Application number
KR1020230012882A
Other languages
English (en)
Inventor
이병현
장훈
하용민
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020230012882A priority Critical patent/KR20240120328A/ko
Priority to US18/420,452 priority patent/US20240257717A1/en
Priority to CN202410097094.2A priority patent/CN118430422A/zh
Publication of KR20240120328A publication Critical patent/KR20240120328A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/02—Composition of display devices
    • G09G2300/026—Video wall, i.e. juxtaposition of a plurality of screens to create a display screen of bigger dimensions
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10106—Light emitting diode [LED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 명세서의 실시예에 따른 표시 장치는, 화소가 포함되는 패널 유닛과는 별개의 패널 유닛에 GIP 회로부를 배치하기 때문에, GIP 회로부에 의해서 화소가 포함되는 패널 유닛의 투과부 면적이 저하되는 것을 감소시킬 수 있으므로, 투명 표시 장치의 투과율을 향상시킬 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것으로, 보다 상세하게는 링크 배선이 배치된 배선 기판 상에 복수의 패널 유닛을 결합하는 표시 장치에 관한 것이다.
표시 장치는 텔레비전, 모니터, 스마트 폰, 태블릿 PC, 노트북, 웨어러블 기기 등 매우 다양한 형태로 구현될 수 있다.
표시 장치 가운데 발광형 표시 장치는 발광 소자 또는 광원을 표시 장치에 내장하고, 내장된 자체 발광 소자 또는 광원에서 발생하는 빛을 사용하여 정보를 표시할 수 있다.
자체 발광 소자를 포함하는 표시 장치는 광원을 내장하는 표시 장치보다 얇게 구현될 수 있고, 유연하여 접고 구부리거나 말 수 있는 표시 장치로 구현할 수 있는 장점이 있다.
자체 발광 소자가 내장된 표시 장치는, 예를 들어, 발광층으로 유기물을 포함하는 유기 발광 표시장치(OLED; Organic Light Emitting Diode Display) 또는 발광층으로 무기물을 포함하는 마이크로 엘이디 표시 장치(Micro LED; Micro Light Emitting Diode Display)등을 포함할 수 있다.
이 중에서 마이크로 엘이디 표시 장치는 수분과 산소에 강한 무기물을 발광층으로 사용하기 때문에, 유기물을 발광층으로 사용하는 것 대비하여 신뢰성이 우수하여 수명이 길다.
또한 마이크로 엘이디 표시 장치의 마이크로 엘이디 소자는 점등 속도가 빠를 뿐만 아니라, 소비 전력이 적고 고휘도의 영상을 표시할 수 있기 때문에, 초대형 화면 적용에 유리한 장점이 있다.
표시 장치는 표시 패널의 화소를 구동하는 게이트 드라이버, 데이터 드라이버, 및 타이밍 컨트롤러 등을 포함할 수 있다.
이 경우 게이트 드라이버는 복수의 게이트 IC(Integrated Circuit)로 구성되어 표시 패널과 접속될 수 있다.
최근에는 게이트 드라이버를 직접 표시 패널 상에 형성하는 게이트-인-패널(Gate In Panel; GIP) 방식이 널리 사용되고 있다.
게이트-인-패널 방식의 경우 표시 패널 상에 화소 어레이 및 박막 트랜지스터 어레이와 함께, 박막 트랜지스터들로 구성된 GIP 회로부들과 GIP 회로부에 클럭(CLK) 신호를 공급하기 위한 복수의 제어 신호 배선들이 함께 형성될 수 있다.
GIP 회로부들과 각종 GIP 신호 배선들의 경우 화소 어레이를 포함하는 표시 영역의 외곽부인 비표시 영역의 일측 또는 양측에 배치될 수 있다.
하지만 이와 같은 게이트-인-패널 방식이 복수의 표시 패널을 타일링 방식으로 합착하는 타일링 표시 장치에 적용되는 경우, 비표시 영역에 위치하는 GIP 회로부들과 GIP 신호 배선들로 인하여 타일링 표시 패널들 사이의 경계부가 잘 관찰되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, GIP 회로부들을 비표시 영역이 아닌 화소 어레이가 배치된 표시 영역의 내부에 분산 배치하는 게이트-인-어레이(Gate In Array; GIA) 방식을 사용할 수도 있다.
하지만 이와 같은 게이트-인-어레이 방식이 투과부를 포함하는 투명 표시 장치에 적용되는 경우, 표시 영역에 배치된 복수의 GIP 회로부들로 인하여 투과부의 면적이 감소하게 되어 투명 표시 장치의 투명도가 감소하는 문제점이 발생할 수 있다.
이에 본 명세서의 발명자들은 GIP 회로부에 의해서 타일링 표시 패널들 사이의 경계부가 잘 관찰되고 투과부의 면적이 감소되는 문제점을 해결할 수 있는 표시 장치를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 투과율이 향상된 투명 표시 장치를 제공하는 것이다.
또한 본 명세서의 실시예에 따른 해결 과제는 표시 영역의 면적을 증대시킬 수 있는 표시 장치를 제공하는 것이다.
또한 본 명세서의 실시예에 따른 해결 과제는 베젤 영역을 최소화하여 실질적으로 패널 유닛들 간의 경계가 시인되지 않는 타일링 표시 장치를 제공하는 것이다.
또한 본 명세서의 실시예에 따른 해결 과제는 대형 화면을 용이하게 구현할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 복수의 패널 유닛들이 타일링되는 배선 기판의 생산 비용을 절감할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 화소 게이트 링크 배선이 배치된 배선 기판, 복수의 GIP 회로부를 포함하고, 배선 기판 상에 배치되어 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제1 패널 유닛, 및 복수의 화소를 포함하고, 배선 기판 상에 배치되어 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제2 패널 유닛을 포함하고, 제1 패널 유닛에서 출력되는 게이트 신호는 화소 게이트 링크 배선을 경유하여 제2 패널 유닛으로 전달된다.
또한 본 명세서의 다른 실시예에 따른 표시 장치는, 복수의 제1 게이트 링크 배선과 복수의 제2 게이트 링크 배선이 배치된 배선 기판, 배선 기판의 일측에 배치되어, 복수의 제1 게이트 링크 배선에 게이트 제어 신호를 전달하는 회로 필름, 일측이 제1 게이트 링크 배선과 전기적으로 연결되고 타측이 제2 게이트 링크 배선과 전기적으로 연결되도록, 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛, 및 제2 게이트 링크 배선과 전기적으로 연결되도록 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛을 포함한다.
또한 본 명세서의 다른 실시예에 따른 표시 장치는, 복수의 게이트 링크 배선이 배치된 배선 기판, 게이트 링크 배선과 전기적으로 연결되도록 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛, 제1 패널 유닛의 일측에 연결되어, 제1 패널 유닛에 게이트 제어 신호를 전달하는 회로 필름, 및 게이트 링크 배선과 전기적으로 연결되도록 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛을 포함한다.
본 명세서의 실시예에 따르면, 화소가 포함되는 패널 유닛과는 별개의 패널 유닛에 GIP 회로부를 배치하기 때문에, GIP 회로부에 의해서 화소가 포함되는 패널 유닛의 투과부 면적이 저하되는 것을 감소시킬 수 있으므로, 투명 표시 장치의 투과율을 향상시킬 수 있다.
또한 본 명세서의 실시예에 따르면, 복수의 링크 배선을 포함하는 배선 기판 상에 복수의 신호 배선을 포함하는 복수의 패널 유닛을 배치하되, 링크 배선과 신호 배선이 서로 중첩되도록 배치할 수 있으므로, 투명 표시 장치의 투과율을 향상시킬 수 있다.
또한 본 명세서의 실시예에 따르면, 화소가 포함되는 패널 유닛과는 별개의 패널 유닛에 GIP 회로부를 배치하기 때문에, 화소가 포함되는 패널 유닛의 표시 영역의 면적을 상대적으로 증대시킬 수 있으므로, 고효율과 고휘도의 표시 장치를 통해서 저전력 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따르면, 화소가 포함되는 패널 유닛과는 별개의 패널 유닛에 GIP 회로부를 배치하기 때문에, 화소가 포함되는 패널 유닛의 비표시 영역의 면적을 상대적으로 감소시킬 수 있으므로, 화소가 포함되는 각 패널 유닛의 베젤 영역을 최소화하여 실질적으로 패널 유닛들 간의 경계가 잘 시인되지 않는 타일링 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따르면, 배선 기판 상에 복수의 패널 유닛을 타일링 결합할 수 있으므로, 다양한 크기와 형태의 대형 화면을 갖는 표시 장치를 자유롭고 용이하게 구현할 수 있는 효과가 있다.
또한 본 명세서의 실시예에 따르면, 배선 기판에는 별도의 회로부를 형성하지 않고 배선들만을 형성할 수 있기 때문에, 배선 기판의 생산 비용을 저감할 뿐만 아니라 공정 최적화에 대한 효과도 얻을 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 명세서의 실시예에 따른 배선 기판의 개략적인 평면도이다.
도 3과 도 4는 각각 본 명세서의 실시예에 따른 제1 패널 유닛 및 제2 패널 유닛의 개략적인 평면도이다.
도 5는 본 명세서의 실시예에 따른 하나의 제1 패널 유닛과 하나의 제2 패널 유닛이 배치되는 영역에 대응되는 배선 기판의 일부 영역을 확대한 평면도이다.
도 6과 도 7은 각각 본 명세서의 실시예에 따른 하나의 제1 패널 유닛과 하나의 제2 패널 유닛의 확대된 평면도이다.
도 8은 본 명세서의 실시예에 따른 배선 기판 상에 제1 패널 유닛과 제2 패널 유닛이 결합된 상태에서, 게이트 신호를 전달하는 배선들을 도시한 단면도이다.
도 9는 본 명세서의 실시예에 따른 배선 기판 상에 제1 패널 유닛과 제2 패널 유닛이 결합된 상태에서, 데이터 신호를 전달하는 배선들을 도시한 단면도이다.
도 10은 본 명세서의 다른 실시예에 따른 하나의 제1 패널 유닛과 하나의 제2 패널 유닛이 배치되는 영역에 대응되는 배선 기판의 일부 영역을 확대한 평면도이다.
도 11과 도 12는 각각 본 명세서의 다른 실시예에 따른 하나의 제1 패널 유닛과 하나의 제2 패널 유닛의 확대된 평면도이다.
도 13은 본 명세서의 다른 실시예에 따른 배선 기판 상에 제1 패널 유닛과 제2 패널 유닛이 결합된 상태에서, 게이트 신호를 전달하는 배선들을 도시한 단면도이다.
도 14는 본 명세서의 다른 실시예에 따른 배선 기판 상에 제1 패널 유닛과 제2 패널 유닛이 결합된 상태에서, 데이터 신호를 전달하는 배선들을 도시한 단면도이다.
도 15는 본 명세서의 일 실시예에 따른 패널 유닛과 배선 기판이 접속 부재를 통해서 연결된 것을 도시한 상세 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '∼만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '∼상에', '∼상부에', '∼하부에', '∼옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '∼후에', '∼에 이어서', '∼다음에', '∼전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는, 도 1 내지 도 14를 참조하여 본 명세서의 실시예에 따른 표시 장치에 대해서 자세히 설명하도록 한다.
도 1은 본 명세서의 실시예에 따른 표시 장치(1)의 개략적인 평면도이고, 도 2는 배선 기판(10)의 개략적인 평면도이며, 도 3과 도 4는 각각 제1 패널 유닛(21)과 제2 패널 유닛(22)의 개략적인 평면도이다.
복수의 링크 배선(LL)들이 포함된 배선 기판(10) 상에는 복수의 신호 배선(SL)들을 포함하는 패널 유닛(20)들이 타일링 방식으로 결합될 수 있다.
패널 유닛(20)은 제1 패널 유닛(21)과 제2 패널 유닛(22)을 포함할 수 있다.
배선 기판(10)은 복수의 링크 배선(LL)들을 지지하는 제1 기판(100)을 포함할 수 있다.
제1 기판(100)은 절연 기판일 수 있으며, 예를 들어 유리 또는 투명 플라스틱 재질로 구성되어 투명 표시 장치를 구현할 수 있다.
제1 기판(100)의 일측 또는 양측에는 하나 이상의 회로 필름(30)들이 배치되어, 복수의 링크 배선(LL)들과 전기적으로 연결될 수 있다.
회로 필름(30)은 연성 회로 필름일 수 있으며, 각각의 회로 필름(30) 상에는 칩 온 필름(Chip on Film; COF) 방식으로 데이터 드라이버(32)가 배치될 수 있지만, 이에 한정되는 것은 아니다.
제1 기판(100)과 연결되는 회로 필름(30)의 일측의 반대편인 타측에는 하나 이상의 인쇄 회로 기판(34)들이 전기적으로 연결될 수 있다.
인쇄 회로 기판(34)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPCB)일 수 있다.
예를 들어, 인쇄 회로 기판(34)은 소스 인쇄 회로 기판과 제어 인쇄 회로 기판을 포함할 수 있다.
이 경우 소스 인쇄 회로 기판과 제어 인쇄 회로 기판은 플랫 플렉서블 케이블(Flat Flexible Cable; FFC)로 서로 연결될 수 있지만 이에 한정되는 것은 아니다.
인쇄 회로 기판(34)에는 전원 관리 회로, 타이밍 컨트롤러, 레벨 쉬프터 등이 배치될 수 있다.
전원 관리 회로는 외부로부터 공급받은 입력 전압을 이용하여 표시 장치(1)의 모든 회로 구성에 필요한 각종 구동 전압들을 생성하여 출력할 수 있다.
타이밍 컨트롤러는 외부 호스트 시스템으로부터 영상 데이터 및 입력 타이밍 제어 신호들을 공급받아, 데이터 드라이버(32)에 복수의 데이터 제어 신호, 영상 데이터를 공급하고, 게이트 드라이버에 복수의 게이트 제어 신호를 공급할 수 있다.
데이터 드라이버(32)는 타이밍 컨트롤러로부터 복수의 데이터 제어 신호 및 영상 데이터를 공급받아, 데이터 신호로 변환하여 데이터 신호 배선에 데이터 전압을 공급할 수 있다.
게이트 드라이버는 타이밍 컨트롤러로부터 레벨 쉬프터를 통해 복수의 게이트 제어 신호를 공급받아, 게이트 신호(스캔 신호)로 변환하여 게이트 신호 배선에 게이트 전압, 예를 들어 스캔 전압을 공급할 수 있다.
이 경우 게이트 드라이버에 인가되는 게이트 제어 신호는, 클럭(CLK) 제어 신호, 스타트(VST) 제어 신호, 리셋(RST) 제어 신호 등을 포함할 수 있다.
게이트 드라이버는 제1 패널 유닛(21)에 게이트-인-패널(Gate In Panel; GIP) 방식으로 실장될 수 있다.
이하에서는 게이트 드라이버를 GIP 회로부(GIPC)로 명명하여 설명하도록 한다.
이와 같이 생성되는 각종 다양한 전압 및 신호들은 회로 필름(30)을 통해서 배선 기판(10)의 링크 배선(LL)들로 전달될 수 있다.
복수의 링크 배선(LL)들은 일 방향을 따라서 서로 이격되어 정렬 배치될 수 있다.
예를 들어, 복수의 링크 배선(LL)들은 복수의 고전위 전압 링크 배선, 복수의 저전위 전압 링크 배선, 복수의 데이터 링크 배선(DLL), 복수의 기준 전압 링크 배선, 및 복수의 게이트 링크 배선(GLL) 등을 포함할 수 있다.
배선 기판(10) 상에 배치된 복수의 링크 배선(LL)들은 각각 패널 유닛(20) 상에 배치된 복수의 신호 배선(SL)들과 전기적으로 연결될 수 있다.
예를 들어, 복수의 신호 배선(SL)들은 복수의 고전위 전압 신호 배선, 복수의 저전위 전압 신호 배선, 복수의 데이터 신호 배선(DSL), 복수의 기준 전압 신호 배선, 및 복수의 게이트 신호 배선(GSL) 등을 포함할 수 있다.
이와 같이 링크 배선(LL)을 통해서 전달되는 각종 전압과 신호들은 신호 배선(SL)을 통해서 GIP 회로부(GIPC) 및 화소(P)에 공급될 수 있다.
복수의 신호 배선(SL)들을 포함하는 복수의 패널 유닛(20)들은 모듈 형식으로 구비되어, 배선 기판(10) 상에 타일 형태로 결합되는 타일링 방식으로 결합됨으로써, 타일링 표시 장치를 구현할 수 있다.
앞서 설명한 바와 같이, 복수의 패널 유닛(20)들은 복수의 제1 패널 유닛(21)과 복수의 제2 패널 유닛(22)을 포함할 수 있다.
제1 패널 유닛(21)은 GIP 회로부(GIPC)를 포함하는 GIP 패널 유닛일 수 있다.
제1 패널 유닛(21)은 제1 베이스 기판(210) 상에 배치된 복수의 GIP 회로부(GIPC)들과, GIP 회로부(GIPC)들에 게이트 제어 신호를 전달하는 복수의 제1 게이트 신호 배선(GSL1)을 포함할 수 있다.
또한 제1 패널 유닛(21)에는 다른 실시예에 따라, 제1 게이트 신호 배선(GSL1)뿐만 아니라 데이터 신호 배선도 배치될 수 있으며, 이에 대해서는 후술하도록 한다.
즉 제1 패널 유닛(21)은 GIP 회로부(GIPC)와 제1 게이트 신호 배선(GSL1)들을 포함하며, 화소 어레이와 관련된 구성 부품들을 포함하지 않아 표시 영역을 포함하지 않을 수 있다.
제1 패널 유닛(21)은 하나 이상이 배치될 수 있다.
예를 들어, 하나의 큰 사이즈의 제1 패널 유닛(21)을 형성하여, 제1 패널 유닛(21)을 배선 기판(10)의 일측 또는 양측에 배치할 수 있다.
또한 상대적으로 작은 사이즈의 복수의 제1 패널 유닛(21)들을 형성하여, 복수의 제1 패널 유닛(21)들을 배선 기판(10)의 일측 또는 양측을 따라 매트릭스 형태로 배열할 수도 있다.
이 경우 복수의 제1 패널 유닛(21)들은 복수의 회로 필름(30)이 배치된 방향을 따라서 복수의 회로 필름(30)과 인접한 행 방향을 따라서 배열될 수 있다.
제2 패널 유닛(22)은 복수의 화소(P)들을 포함하는 표시 패널 유닛일 수 있다.
제2 패널 유닛(22)은 제2 베이스 기판(220) 상에 배치된 복수의 화소(P)들과, 복수의 화소(P)들에 각각 게이트 신호와 데이터 신호를 인가하는 복수의 제2 게이트 신호 배선(GSL2)과 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
복수의 화소(P)는 각각 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3)는 각각 서로 다른 색상으로 구현될 수 있다.
예를 들어, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 각각 적색(R)을 구현하는 적색 서브 화소, 녹색(G)을 구현하는 녹색 서브 화소 및 청색(B)을 구현하는 청색 서브 화소일 수 있으나 이에 한정되지 않는다.
예를 들어, 복수의 화소(P)는 백색(W)을 구현하는 백색 서브 화소를 더 포함할 수 있다.
복수의 서브 화소(SP1, SP2, SP3) 각각은 발광 영역 및 회로 영역을 포함할 수 있다.
발광 영역에는 발광 소자들이 배치될 수 있다.
예를 들어, 발광 소자는 마이크로 엘이디(Micro LED) 소자일 수 있지만, 이에 한정되는 것은 아니다.
또한 마이크로 엘이디 소자는 수직형 마이크로 엘이디 소자 또는 수평형 마이크로 엘이디일 수 있으며, 플립칩 형상의 마이크로 엘이디 소자 또는 나노로드 형상의 마이크로 엘이디 소자일 수도 있다.
회로 영역은 발광 영역 이외의 나머지 영역일 수 있으며, 복수의 발광 소자들을 구동하기 위한 구동 회로가 배치될 수 있으며, 일례로 박막 트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함하는 구동 회로 등이 배치될 수 있다.
한편, 복수의 화소(P)에는 투과 영역인 투과부가 추가로 배치되어, 표시 장치(1)는 투명 표시 장치로 구현될 수도 있다.
제2 패널 유닛(22)은 하나 이상이 배치될 수 있다.
예를 들어, 하나의 큰 사이즈의 제2 패널 유닛(22)을 형성하여, 제2 패널 유닛(22)을 배선 기판(10) 상에 배치할 수 있다.
또한 상대적으로 작은 사이즈의 복수의 제2 패널 유닛(22)들을 형성할 수 있다.
이 경우, 복수의 제2 패널 유닛(22)들은 배선 기판(10) 상에 복수의 행과 복수의 열 방향을 따라서 매트릭스 형태로 배열되도록 배치되어, 배선 기판(10)과 결합될 수 있다.
이와 같이 배선 기판(10) 상에 배치되는 제1 패널 유닛(21)은 회로 필름(30)과 제2 패널 유닛(22) 사이에 배치되어, 회로 필름(30)과 연결된 데이터 드라이버(32) 또는 인쇄 회로 기판(34)으로부터 인가되는 각종 신호들 중 적어도 일부를 제1 패널 유닛(21)이 먼저 인가받을 수 있다.
제1 패널 유닛(21)에 인가된 각종 신호들 중 적어도 일부는 배선 기판(10) 상에 배치된 복수의 링크 배선(LL)들을 경유하여 제2 패널 유닛(22)으로 전달될 수 있다.
이와 같이 본 명세서의 실시예에 따른 표시 장치(1)는, 복수의 화소(P)를 포함하는 제2 패널 유닛(22)과는 별개의 제1 패널 유닛(21)에 GIP 회로부(GIPC)를 배치할 수 있다.
이에 따라 표시 패널 유닛인 제2 패널 유닛(22)이 GIP 회로부(GIPC)에 의해서 투과부 면적이 저하되는 것을 감소시킬 수 있으므로, 투과율이 향상된 투명 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 복수의 링크 배선(LL)을 포함하는 배선 기판(10) 상에 복수의 신호 배선(SL)을 포함하는 제1 패널 유닛(21)과 제2 패널 유닛(22)을 결합할 수 있다.
이에 따라, 링크 배선(LL)과 신호 배선(SL)이 서로 중첩되도록 배치할 수 있으므로, 링크 배선(LL)과 신호 배선(SL)에 의해서 투과부 면적이 저하되는 것을 감소시킬 수 있으므로, 투과율이 향상된 투명 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 복수의 화소(P)를 포함하는 제2 패널 유닛(22)과는 별개의 제1 패널 유닛(21)에 GIP 회로부(GIPC)를 배치할 수 있으므로, 표시 패널 유닛인 제2 패널 유닛(22)에서의 표시 영역의 면적을 상대적으로 증대시킬 수 있다.
이에 따라, 본 명세서의 실시예에 따른 표시 장치(1)는, 증대된 표시 영역의 면적을 가질 수 있으므로, 고효율과 고휘도의 표시 장치를 통해서 저전력 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 복수의 화소(P)를 포함하는 제2 패널 유닛(22)과는 별개의 제1 패널 유닛(21)에 GIP 회로부(GIPC)를 배치할 수 있으므로, 표시 패널 유닛인 제2 패널 유닛(22)에서의 비표시 영역의 면적을 상대적으로 감소시킬 수 있다.
이에 따라, 본 명세서의 실시예에 따른 표시 장치(1)는, 표시 패널 유닛인 제2 패널 유닛(22)의 베젤 영역을 최소화하여 실질적으로 제2 패널 유닛(22)들 간의 경계가 잘 시인되지 않는 타일링 표시 장치를 구현할 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 하나의 제2 패널 유닛(22)의 최외곽 발광 소자와 이에 인접하는 다른 하나의 제2 패널 유닛(22)의 최외곽 발광 소자 사이의 간격을 하나의 제2 패널 유닛(22) 내에서의 발광 소자 사이의 간격과 동일하게 구현할 수 있다.
이에 따라, 본 명세서의 실시예에 따른 표시 장치(1)는, 비표시 영역을 최소화할 수 있으며, 더 나아가 실질적으로 베젤 영역이 존재하지 않는 제로 베젤 타일링 표시 장치로의 구현이 가능할 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 배선 기판(10)에는 별도의 회로부 또는 발광 소자를 형성하지 않고 링크 배선(LL)들만을 형성할 수 있으므로 상대적으로 많은 시간과 비용이 들어가는 복잡한 공정을 거치지 않고 배선 기판(10)을 형성할 수 있다.
이에 따라, 본 명세서의 실시예에 따른 표시 장치(1)는, 배선 기판(10)의 생산 비용 및 생산 시간을 저감할 뿐만 아니라 공정 최적화에 대한 효과도 얻을 수 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 배선 기판(10) 상에 복수의 제1 패널 유닛(21)과 복수의 제2 패널 유닛(22)을 타일링 결합할 수 있으므로, 결합되는 제1 패널 유닛(21)과 제2 패널 유닛(22)의 개수 및 배열 형태의 변화를 통해서 다양한 크기와 형태의 화면을 갖는 표시 장치(1)를 자유롭게 구현할 수 있다.
특히 제1 패널 유닛(21)과 제2 패널 유닛(22)의 개수를 자유롭게 늘릴 수 있기 때문에, 대형 사이즈의 화면을 보다 용이하게 구현할 수 있는 장점이 있다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 복수의 제1 패널 유닛(21)과 복수의 제2 패널 유닛(22)을 배선 기판(10) 상에 배치하므로, 제1 패널 유닛(21)과 제2 패널 유닛(22)이 배선 기판(10)으로부터 자유롭게 탈부착될 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 표시 장치(1)는, 특정 제1 패널 유닛(21)과 제2 패널 유닛(22)에 불량이 발생하는 경우, 배선 기판(10)으로부터 불량이 발생한 제1 패널 유닛(21) 또는 제2 패널 유닛(22)만을 분리하여 교체할 수 있으므로, 보다 용이하고 빠른 리페어 공정이 가능하다.
또한 본 명세서의 실시예에 따른 표시 장치(1)는, 배선 기판(10) 상에 배치되는 복수의 링크 배선(LL)이 제1 패널 유닛(21)과 제2 패널 유닛(22)에 배치되는 신호 배선(SL)의 보조 배선으로 기능할 수 있다.
복수의 링크 배선(LL)은 제1 패널 유닛(21)과 제2 패널 유닛(22)에 배치되는 복수의 신호 배선(SL)과 상하 방향으로 중첩되도록 병렬로 위치하여 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(1)는 복수의 신호 배선(SL)의 저항을 낮출 수 있으므로, RC 지연과 같은 신호 지연과 전압 강하에 의한 휘도 균일도 저하가 감소될 수 있어, 저전력 및 고휘도 표시 장치로 구현될 수 있다.
이하에서는 도 5 내지 도 9를 참조하며 본 명세서의 일 실시예에 따른 표시 장치(1)의 연결 관계에 대해서 더욱 자세히 설명하도록 한다.
배선 기판(10)에는 복수의 게이트 링크 배선(GLL)이 배치될 수 있다.
복수의 게이트 링크 배선(GLL)은 복수의 제1 게이트 링크 배선(GLL1) 및 복수의 제2 게이트 링크 배선(GLL2)을 포함할 수 있다.
제1 게이트 링크 배선(GLL1)과 제2 게이트 링크 배선(GLL2)은 물리적으로 서로 분리된 별개의 링크 배선(LL)으로 형성될 수 있다.
다만 제1 게이트 링크 배선(GLL1)과 제2 게이트 링크 배선(GLL2)은 제1 패널 유닛(21)을 통해서 서로 전기적으로 연결될 수 있다.
따라서 제1 패널 유닛(21)의 일측은 제1 게이트 링크 배선(GLL1)과 전기적으로 연결되고, 제1 패널 유닛(21)의 타측은 제2 게이트 링크 배선(GLL2)과 전기적으로 연결될 수 있다.
본 명세서에서 제1 게이트 링크 배선(GLL1)은 GIP 게이트 링크 배선으로 명명될 수 있고, 제2 게이트 링크 배선(GLL2)은 화소 게이트 링크 배선으로 명명될 수 있다.
배선 기판(10)의 일측에 배치된 회로 필름(30)은 복수의 제1 게이트 링크 배선(GLL1)의 일측과 전기적으로 연결되어, 복수의 제1 게이트 링크 배선(GLL1)으로 게이트 제어 신호를 전달할 수 있다.
회로 필름(30)으로부터 게이트 제어 신호를 인가받은 제1 게이트 링크 배선(GLL1)은 제1 패널 유닛(21)의 일측과 전기적으로 연결되어, 제1 패널 유닛(21)으로 게이트 제어 신호를 전달할 수 있다.
제1 패널 유닛(21)은 복수의 GIP 회로부(GIPC), 및 복수의 GIP 회로부(GIPC)에 게이트 제어 신호를 전달하는 제1 게이트 신호 배선(GSL1)을 포함할 수 있다.
제1 게이트 신호 배선(GSL1)은, 제1 게이트 신호 입력 배선(GSIL1)과 제1 게이트 신호 출력 배선(GSOL1)을 포함할 수 있다.
제1 게이트 신호 입력 배선(GSIL1)은, 일측이 제1 게이트 링크 배선(GLL1)과 전기적으로 연결되고, 타측이 GIP 회로부(GIPC)와 전기적으로 연결될 수 있다.
복수의 제1 게이트 신호 입력 배선(GSIL1)은, 복수의 클럭 신호 입력 배선(GSIL11), 스타트 신호 입력 배선(GSIL12), 및 리셋 신호 입력 배선(GSIL13)을 포함할 수 있다.
클럭 신호 입력 배선(GSIL11)은 각각의 GIP 회로부(GIPC)와 전기적으로 연결되어 클럭 신호(CLK)를 인가할 수 있다.
스타트 신호 입력 배선(GSIL12)은 일 끝단에 위치하는 GIP 회로부(GIPC)와 전기적으로 연결되어 스타트 신호(VST)를 인가하고, 리셋 신호 입력 배선(GSIL13)은 타 끝단에 위치하는 GIP 회로부(GIPC)와 전기적으로 연결되어 리셋 신호(RST)를 인가할 수 있다.
제1 게이트 신호 출력 배선(GSOL1)은 일측이 GIP 회로부(GIPC)와 전기적으로 연결되고 타측이 제2 게이트 링크 배선(GLL2)과 전기적으로 연결될 수 있다.
제1 게이트 신호 입력 배선(GSIL1)을 통해서 게이트 제어 신호를 전달받은 GIP 회로부(GIPC)는 게이트 제어 신호를 게이트 신호로 전환하고, 순차적으로 게이트 신호를 출력할 수 있다.
이와 같이 GIP 회로부(GIPC)로부터 순차적으로 출력되는 게이트 신호는 제1 게이트 신호 출력 배선(GSOL1)을 통해서 배선 기판(10)의 제2 게이트 링크 배선(GLL2)으로 전달될 수 있다.
제2 게이트 링크 배선(GLL2)은 제2 패널 유닛(22)의 일측과 전기적으로 연결되어, 제2 패널 유닛(22)에 게이트 신호를 전달할 수 있다.
제2 패널 유닛(22)은 복수의 화소(P), 및 제2 게이트 링크 배선(GLL2)으로부터 전달되는 게이트 신호를 복수의 화소(P)에 전달하는 복수의 제2 게이트 신호 배선(GSL2)을 포함할 수 있다.
또한 제2 패널 유닛(22)은 복수의 화소(P)에 데이터 신호를 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
복수의 데이터 신호 배선(DSL)은 제1 방향으로 연장되도록 배열되고, 복수의 제2 게이트 신호 배선(GSL2)은 제2 방향으로 연장되도록 배열되어, 서로 교차하는 영역에서 복수의 화소(P)들이 정의될 수 있다.
이 경우 정의되는 복수의 화소(P)들은 각각 서브 화소에 대응될 수 있다.
이와 같이 회로 필름(30)을 통해서 전달되는 게이트 제어 신호는 배선 기판(10)에 배치된 제1 게이트 링크 배선(GLL1), 제1 패널 유닛(21)에 배치된 제1 게이트 신호 입력 배선을 통해서 GIP 회로부(GIPC)로 인가될 수 있다.
그리고 GIP 회로부(GIPC)에서 순차적으로 출력되는 게이트 신호는 제1 게이트 신호 출력 배선, 배선 기판(10)에 배치된 제2 게이트 링크 배선(GLL2), 및 제2 패널 유닛(22)에 배치된 제2 게이트 신호 배선(GSL2)을 통해서 각각의 화소(P)에 인가될 수 있다.
이와 같이 게이트 제어 신호와 게이트 신호를 전달하는 각각의 배선들은 접속 부재(300)에 의해서 서로 전기적으로 연결될 수 있다.
접속 부재(300)는 도전 물질로 구성될 수 있다.
예를 들어, 접속 부재(300)는 금속층, 도전성 잉크 또는 은 페이스트(Paste)와 같은 도전성 페이스트(Paste)로 형성될 수 있지만, 이에 한정되는 것은 아니다.
예를 들어, 제1 게이트 링크 배선(GLL1)과 제1 게이트 신호 입력 배선(GSIL1) 사이, 제1 게이트 신호 출력 배선(GSOL1)과 제2 게이트 링크 배선(GLL2) 사이, 및 제2 게이트 링크 배선(GLL2)과 제2 게이트 신호 배선(GSL2) 사이에는 각각 접속 부재(300)가 배치될 수 있다.
이 경우 제1 게이트 링크 배선(GLL1)에는 제1 게이트 입력 링크 컨택부(GILC1)가 형성되고, 제1 게이트 신호 입력 배선(GSIL1)에는 제1 게이트 입력 신호 컨택부(GISC1)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
또한 제1 게이트 신호 출력 배선(GSOL1)에는 제1 게이트 출력 신호 컨택부(GOSC1)가 형성되고, 제2 게이트 링크 배선(GLL2)에는 제2 게이트 출력 링크 컨택부(GOLC2)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
또한 제2 게이트 링크 배선(GLL2)에는 제2 게이트 입력 링크 컨택부(GILC2)가 형성되고, 제2 게이트 신호 배선(GSL2)에는 제2 게이트 입력 신호 컨택부(GISC2)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
도 5와 도 7에서 제2 게이트 입력 링크 컨택부(GILC2)와 제2 게이트 입력 신호 컨택부(GISC2)는 순차적으로 배열되는 것으로 도시하였지만 이에 한정되는 것은 아니며 화상 품의를 위하여 랜덤하게 배치될 수도 있다.
상기와 같이 각각의 링크 배선(LL)들 및 신호 배선(SL)들에 형성되는 컨택부들은, 각각의 링크 배선(LL)들 및 신호 배선(SL)들의 일부 영역을 의미할 수 있지만 이에 한정되는 것은 아니며, 각각의 링크 배선(LL)들 및 신호 배선(SL)들과 전기적으로 연결되는 별도의 연결 전극의 형태일 수도 있다.
또한 게이트 관련 신호 배선들 및 데이터 관련 신호 배선들의 개수는 표시 장치(1)의 해상도에 따라 조절될 수 있으며, 이에 따라 상기 배선들에 형성되는 컨택부들도 변동될 수 있다.
한편 배선 기판(10)에는 복수의 데이터 링크 배선(DLL)이 배치될 수 있다.
배선 기판(10)의 일측에 배치된 회로 필름(30)은 복수의 데이터 링크 배선(DLL)의 일측과 전기적으로 연결되어, 복수의 데이터 링크 배선(DLL)으로 데이터 신호를 전달할 수 있다.
회로 필름(30)으로부터 데이터 신호를 인가받은 데이터 링크 배선(DLL)은 제2 패널 유닛(22)의 일측과 전기적으로 연결되어, 제2 패널 유닛(22)으로 데이터 신호를 전달할 수 있다.
제2 패널 유닛(22)은 복수의 화소(P), 및 데이터 링크 배선(DLL)으로부터 전달되는 데이터 신호를 복수의 화소(P)에 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
또한 제2 패널 유닛(22)은 복수의 화소(P)에 데이터 신호를 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
이와 같이 회로 필름(30)을 통해서 전달되는 데이터 신호는 배선 기판(10)에 배치된 데이터 링크 배선(DLL)과 제2 패널 유닛(22)에 배치된 데이터 신호 배선(DSL)을 통해서 각각의 화소(P)에 인가될 수 있다.
데이터 신호를 전달하는 각각의 배선들은 접속 부재(300)에 의해서 서로 전기적으로 연결될 수 있다.
예를 들어, 데이터 링크 배선(DLL)과 데이터 신호 배선(DSL) 사이에는 접속 부재(300)가 배치될 수 있다.
이 경우 데이터 링크 배선(DLL)에는 데이터 입력 링크 컨택부(DILC)가 형성되고, 데이터 신호 배선(DSL)에는 데이터 입력 신호 컨택부(DISC)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
상기와 같이 각각의 링크 배선(LL)들 및 신호 배선(SL)들에 형성되는 컨택부들은, 각각의 링크 배선(LL)들 및 신호 배선(SL)들의 일부 영역을 의미할 수 있지만 이에 한정되는 것은 아니며, 각각의 링크 배선(LL)들 및 신호 배선(SL)들과 전기적으로 연결되는 별도의 연결 전극의 형태일 수도 있다.
아울러 도면에는 도시하지 않았지만, 배선 기판(10) 상에 배치되는 제1 패널 유닛(21)과 제2 패널 유닛(22)은 광학 레진층(미도시)에 의해서 배선 기판(10) 상에 합착되어 고정될 수 있다.
또한 광학 레진층(미도시)은 배선 기판()과 제1 패널 유닛(21) 및 제2 패널 유닛(22) 사이의 공간 및 제1 패널 유닛(21)과 제2 패널 유닛(22) 사이의 공간을 채워주는 충진재 역할도 할 수 있다.
예를 들어, 광학 레진층(미도시)은 광학 투명 수지(Optical Clear Resin; OCR)를 포함할 수 있지만 이에 한정되는 것은 아니다.
이하에서는 도 10 내지 도 13을 참조하며 본 명세서의 다른 일 실시예에 따른 표시 장치(1)의 연결 관계에 대해서 더욱 자세히 설명하도록 한다.
배선 기판(10)에는 복수의 게이트 링크 배선(GLL)이 배치될 수 있다.
배선 기판(10) 상에는 복수의 제1 패널 유닛(21)이 배치되며, 복수의 게이트 링크 배선(GLL)의 일측은 복수의 제1 패널 유닛(21)과 전기적으로 연결될 수 있다.
제1 패널 유닛(21)의 일측에는 회로 필름(30)이 연결되도록 배치되어, 제1 패널 유닛(21)에 직접 게이트 제어 신호를 전달할 수 있다.
즉 회로 필름(30)이 배선 기판(10)에 연결되어 배치되는 것이 아니라, 제1 패널 유닛(21)에 연결되어 배치되기 때문에, 제1 패널 유닛(21)에 인가되는 게이트 제어 신호는 배선 기판(10)을 통하지 않고 바로 제1 패널 유닛(21)으로 인가될 수 있다.
제1 패널 유닛(21)은 복수의 GIP 회로부(GIPC), 및 복수의 GIP 회로부(GIPC)에 게이트 제어 신호를 전달하는 제1 게이트 신호 배선(GSL1)을 포함할 수 있다.
제1 게이트 신호 배선(GSL1)은, 제1 게이트 신호 입력 배선(GSIL1)과 제1 게이트 신호 출력 배선(GSOL1)을 포함할 수 있다.
제1 게이트 신호 입력 배선(GSIL1)은, 일측이 회로 필름(30)과 전기적으로 연결되고, 타측이 GIP 회로부(GIPC)와 전기적으로 연결될 수 있다.
복수의 제1 게이트 신호 입력 배선(GSIL1)은, 복수의 클럭 신호 입력 배선(GSIL11), 스타트 신호 입력 배선(GSIL12), 및 리셋 신호 입력 배선(GSIL13)을 포함할 수 있다.
클럭 신호 입력 배선(GSIL11)은 각각의 GIP 회로부(GIPC)와 전기적으로 연결되어 클럭 신호(CLK)를 인가할 수 있다.
스타트 신호 입력 배선(GSIL12)은 일 끝단에 위치하는 GIP 회로부(GIPC)와 전기적으로 연결되어 스타트 신호(VST)를 인가하고, 리셋 신호 입력 배선(GSIL13)은 타 끝단에 위치하는 GIP 회로부(GIPC)와 전기적으로 연결되어 리셋 신호(RST)를 인가할 수 있다.
제1 게이트 신호 출력 배선(GSOL1)은 일측이 GIP 회로부(GIPC)와 전기적으로 연결되고 타측이 게이트 링크 배선(GLL)과 전기적으로 연결될 수 있다.
제1 게이트 신호 입력 배선(GSIL1)을 통해서 게이트 제어 신호를 전달받은 GIP 회로부(GIPC)는 게이트 제어 신호를 게이트 신호로 전환하고, 순차적으로 게이트 신호를 출력할 수 있다.
이와 같이 GIP 회로부(GIPC)로부터 순차적으로 출력되는 게이트 신호는 제1 게이트 신호 출력 배선(GSOL1)을 통해서 배선 기판(10)의 게이트 링크 배선(GLL)으로 전달될 수 있다.
게이트 링크 배선(GLL)은 제2 패널 유닛(22)의 일측과 전기적으로 연결되어, 제2 패널 유닛(22)에 게이트 신호를 전달할 수 있다.
제2 패널 유닛(22)은 복수의 화소(P), 및 게이트 링크 배선(GLL)으로부터 전달되는 게이트 신호를 복수의 화소(P)에 전달하는 복수의 제2 게이트 신호 배선(GSL2)을 포함할 수 있다.
또한 제2 패널 유닛(22)은 복수의 화소(P)에 데이터 신호를 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
복수의 데이터 신호 배선(DSL)은 제1 방향으로 연장되도록 배열되고, 복수의 제2 게이트 신호 배선(GSL2)은 제2 방향으로 연장되도록 배열되어, 서로 교차하는 영역에서 복수의 화소(P)들이 정의될 수 있다.
이 경우 정의되는 복수의 화소(P)들은 각각 서브 화소에 대응될 수 있다.
이와 같이 회로 필름(30)을 통해서 전달되는 게이트 제어 신호는 제1 패널 유닛(21)에 배치된 제1 게이트 신호 입력 배선을 통해서 GIP 회로부(GIPC)로 인가될 수 있다.
그리고 GIP 회로부(GIPC)에서 순차적으로 출력되는 게이트 신호는 제1 게이트 신호 출력 배선(GSOL1), 배선 기판(10)에 배치된 게이트 링크 배선(GLL), 및 제2 패널 유닛(22)에 배치된 제2 게이트 신호 배선(GSL2)을 통해서 각각의 화소(P)에 인가될 수 있다.
이와 같이 게이트 제어 신호와 게이트 신호를 전달하는 각각의 배선들은 접속 부재(300)에 의해서 서로 전기적으로 연결될 수 있다.
예를 들어, 제1 게이트 신호 출력 배선(GSOL1)과 게이트 링크 배선(GLL) 사이, 및 게이트 링크 배선(GLL)과 제2 게이트 신호 배선(GSL2) 사이에는 각각 접속 부재(300)가 배치될 수 있다.
또한 제1 게이트 신호 출력 배선(GSOL1)에는 제1 게이트 출력 신호 컨택부(GOSC1)가 형성되고, 게이트 링크 배선(GLL)에는 게이트 출력 링크 컨택부(GOLC)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
또한 게이트 링크 배선(GLL)에는 게이트 입력 링크 컨택부(GILC)가 형성되고, 제2 게이트 신호 배선(GSL2)에는 제2 게이트 입력 신호 컨택부(GISC2)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
도 10과 도 12에서 게이트 입력 링크 컨택부(GILC)와 제2 게이트 입력 신호 컨택부(GISC2)는 순차적으로 배열되는 것으로 도시하였지만 이에 한정되는 것은 아니며 화상 품의를 위하여 랜덤하게 배치될 수도 있다.
상기와 같이 각각의 링크 배선(LL)들 및 신호 배선(SL)들에 형성되는 컨택부들은, 각각의 링크 배선(LL)들 및 신호 배선(SL)들의 일부 영역을 의미할 수 있지만 이에 한정되는 것은 아니며, 각각의 링크 배선(LL)들 및 신호 배선(SL)들과 전기적으로 연결되는 별도의 연결 전극의 형태일 수도 있다.
또한 게이트 관련 신호 배선들 및 데이터 관련 신호 배선들의 개수는 표시 장치(1)의 해상도에 따라 조절될 수 있으며, 이에 따라 상기 배선들에 형성되는 컨택부들도 변동될 수 있다.
한편 배선 기판(10)에는 복수의 데이터 링크 배선(DLL)이 배치될 수 있다.
제1 패널 유닛(21)의 일측에는 회로 필름(30)이 연결되도록 배치되어, 제1 패널 유닛(21)에 직접 데이터 신호를 전달할 수 있다.
즉 회로 필름(30)이 배선 기판(10)에 연결되어 배치되는 것이 아니라, 제1 패널 유닛(21)에 연결되어 배치되기 때문에, 제1 패널 유닛(21)에 인가되는 데이터 신호는 제1 패널 유닛(21)을 거쳐 배선 기판(10)으로 인가될 수 있다.
제1 패널 유닛(21)의 일측에 배치된 회로 필름(30)은 제1 패널 유닛(21)에 배치된 복수의 데이터 신호 입력 배선(DSIL)의 일측과 전기적으로 연결되어, 데이터 신호를 전달할 수 있다.
회로 필름(30)으로부터 데이터 신호를 인가받은 데이터 신호 입력 배선(DSIL)의 타측은 배선 기판(10)에 배치된 데이터 링크 배선(DLL)과 전기적으로 연결되어, 데이터 링크 배선(DLL)으로 데이터 신호를 인가할 수 있다.
데이터 링크 배선(DLL)은 제2 패널 유닛(22)의 일측과 전기적으로 연결되어, 제2 패널 유닛(22)으로 데이터 신호를 전달할 수 있다.
제2 패널 유닛(22)은 복수의 화소(P), 및 데이터 링크 배선(DLL)으로부터 전달되는 데이터 신호를 복수의 화소(P)에 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
또한 제2 패널 유닛(22)은 복수의 화소(P)에 데이터 신호를 전달하는 복수의 데이터 신호 배선(DSL)을 포함할 수 있다.
이와 같이 회로 필름(30)을 통해서 전달되는 데이터 신호는 제1 패널 유닛(21)에 배치된 데이터 신호 입력 배선(DSIL), 배선 기판(10)에 배치된 데이터 링크 배선(DLL), 및 제2 패널 유닛(22)에 배치된 데이터 신호 배선(DSL)을 통해서 각각의 화소(P)에 인가될 수 있다.
데이터 신호를 전달하는 각각의 배선들은 접속 부재(300)에 의해서 서로 전기적으로 연결될 수 있다.
예를 들어, 데이터 신호 입력 배선(DSIL)과 데이터 링크 배선(DLL)의 사이 및, 데이터 링크 배선(DLL)과 데이터 신호 배선(DSL) 사이에는 접속 부재(300)가 배치될 수 있다.
이 경우 데이터 신호 입력 배선(DSIL)에는 데이터 출력 신호 컨택부(DOSC)가 형성되고, 데이터 링크 배선(DLL)에는 데이터 출력 링크 컨택부(DOLC)가 형성될 수 있다.
또한 데이터 링크 배선(DLL)에는 데이터 입력 링크 컨택부(DILC)가 형성되고, 데이터 신호 배선(DSL)에는 데이터 입력 신호 컨택부(DISC)가 형성되어 접속 부재(300)에 의해서 전기적으로 연결될 수 있다.
상기와 같이 각각의 링크 배선(LL)들 및 신호 배선(SL)들에 형성되는 컨택부들은, 각각의 링크 배선(LL)들 및 신호 배선(SL)들의 일부 영역을 의미할 수 있지만 이에 한정되는 것은 아니며, 각각의 링크 배선(LL)들 및 신호 배선(SL)들과 전기적으로 연결되는 별도의 연결 전극의 형태일 수도 있다.
도 15는 본 명세서의 일 실시예에 따른 패널 유닛(20)과 배선 기판(10)이 접속 부재를 통해서 연결된 것을 도시한 상세 단면도이다.
도 9를 참조하면, 배선 기판(10)과 패널 유닛(20)은, 배선 기판(10)과 패널 유닛(20) 사이에 배치되는 광학 레진층(OCR)에 의해서 서로 합착되며, 복수의 접속 부재(300)를 통해서 서로 전기적으로 연결될 수 있다.
예를 들어, 광학 레진층(OCR)은 광학 투명 수지(Optical Clear Resin; OCR)를 포함할 수 있다.
이하에서는 패널 유닛(20)에 대해서 먼저 설명하고, 다음으로 배선 기판(10)에 대해서 설명하도록 한다.
패널 유닛(20)은 제2 기판(200)과, 상기 제2 기판(200) 상에 배치된 박막 트랜지스터(TFT), 스토리지 커패시터(Cst), 및 각종 배선들 등을 포함할 수 있다.
제2 기판(200)은 유리 또는 플라스틱을 포함하는 투명한 재질로 이루어질 수 있다.
제2 기판(200) 상에는 광차단층(LS)이 배치되어, 제2 기판(200)의 하부로부터 박막 트랜지스터(TFT)의 액티브층(ACT)으로 입사하는 광을 차단하여 누설 전류를 감소시킬 수 있다.
광차단층(LS) 상에는 버퍼층(BUF)이 배치되어, 제2 기판(200)을 통한 불순물 또는 수분의 침투를 방지할 수 있다.
버퍼층(BUF) 상에는 박막 트랜지스터(TFT)가 배치될 수 있다.
박막 트랜지스터(TFT)는 발광 소자(ED)를 구동시키는 구동 신호를 제공하는 구동 박막 트랜지스터일 수 있다.
박막 트랜지스터(TFT)는 반도체층(ACT), 제1 소스드레인 전극(SD1), 제2 소스드레인 전극(SD2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)과 게이트 전극(GE) 사이에는 게이트 절연층(GI)이 배치될 수 있다.
액티브층(ACT)과 게이트 전극(GE) 상에는 층간 절연층(ILD)이 배치되며, 층간 절연층(ILD)은 액티브층(ACT)의 소스 영역과 드레인 영역을 노출시키는 한 쌍의 컨택홀을 포함할 수 있다.
층간 절연층(ILD) 상에는 제1 소스드레인 전극(SD1)과 제2 소스드레인 전극(SD2)이 배치되어, 상기 한 쌍의 컨택홀을 통해서 액티브층(ACT)과 전기적으로 연결될 수 있다.
제1 소스드레인 전극(SD1)은 드레인 전극이고, 제2 소스드레인 전극(SD2)은 소스 전극일 수 있다.
패널 유닛(20)에 형성되는 신호 배선(SL)인 제1 데이터 신호 배선(DL1_SL), 제2 데이터 신호 배선(DL2_SL), 및 제3 데이터 신호 배선(DL3_SL)은 제1 소스드레인 전극(SD1) 및 제2 소스드레인 전극(SD2)과 동일한 층에 동일한 물질로 형성될 수 있으며, 제1 소스드레인 전극(SD1) 및 제2 소스드레인 전극(SD2)과 서로 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)로부터 이격하여 배치되며, 제1 스토리지 커패시터(Cst1)와 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
스토리지 커패시터(Cst)는 한 프레임동안 발광 소자(ED)가 계속해서 동일한 상태를 유지하도록 전압을 저장할 수 있다.
제1 스토리지 커패시터(Cst1)는 제1 커패시터 전극(ST1)과 제2 커패시터 전극(ST2) 사이에 형성되며, 제2 스토리지 커패시터(Cst2)는 제2 커패시터 전극(ST2)과 제2 커패시터 전극(ST2) 사이에 형성될 수 있다.
제1 커패시터 전극(ST1)은 광차단층(LS)과 일체로 이루어질 수 있다.
제1 커패시터 전극(ST1) 상에는 제2 커패시터 전극(ST2)이 배치되며, 제2 커패시터 전극(ST2)은 게이트 전극(GE)과 동일한 물질로 형성될 수 있다.
제1 커패시터 전극(ST1)과 제2 커패시터 전극(ST2) 사이에는 버퍼층(BUF)과 게이트 절연층(GI)이 배치되어 제1 스토리지 커패시터(Cst1)를 형성하는 유전체층이 될 수 있다.
제3 커패시터 전극(ST3)은 제2 소스드레인 전극(SD2)과 일체로 이루어질 수 있다.
제2 소스드레인 전극(SD2)은 버퍼층(BUF)과 층간 절연층(ILD)에 형성된 컨택홀을 통해서 광차단층(LS)과 전기적으로 연결될 수 있다.
제2 커패시터 전극(ST2)과 제3 커패시터 전극(ST3) 사이에는 층간 절연층(ILD)이 배치되어 제2 스토리지 커패시터(Cst2)를 형성하는 유전체층이 될 수 있다.
박막 트랜지스터(TFT)를 덮도록 제1 패시베이션층(PAS1)이 형성될 수 있다.
제1 패시베이션층(PAS1)은 박막 트랜지스터(TFT)로 불순물 또는 수분의 침투를 방지하는 역할을 할 수 있다.
제1 패시베이션층(PAS1) 상에는 제1 오버 코트층(OC1)이 형성될 수 있다.
제1 오버 코트층(OC1)은 제1 평탄화층일 수 있으며, 박막 트랜지스터(TFT) 등의 하부 배선에 의한 단차를 감소시켜, 표면을 평평하게 하는 역할을 할 수 있다.
제1 오버 코트층(OC1)은 감광성 화합물(Photoactive Compound; PAC)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
제1 오버 코트층(OC1)과 제1 패시베이션층(PAS1)에는 제1 소스드레인 전극(SD1)과 제2 소스드레인 전극(SD2)의 표면 일부를 노출시키는 한 쌍의 비아홀 또는 한 쌍의 컨택홀이 형성될 수 있다.
제1 오버 코트층(OC1) 상에는 절연 물질을 포함하는 제2 패시베이션층(PAS2)이 배치되고, 제2 패시베이션층(PAS2)은 상기 제1 오버 코트층(OC1)과 제1 패시베이션층(PAS1)을 관통하여 형성되는 한 쌍의 비아홀의 내부 측면까지 연장되어 형성될 수 있다.
다만 제2 패시베이션층(PAS2)은 제1 소스드레인 전극(SD1)과 제2 소스드레인 전극(SD2)의 표면 일부를 노출시키는 패턴으로 형성될 수 있다.
제2 패시베이션층(PAS2) 상에는 상기 한 쌍의 비아홀을 통해서 각각, 제1 소스드레인 전극(SD1)과 전기적으로 연결되도록 형성되는 제1 소스드레인 연결 전극(NE1) 및 제2 소스드레인 전극(SD2)과 전기적으로 연결되도록 형성되는 제2 소스드레인 연결 전극(NE2)이 배치될 수 있다.
제1 소스드레인 전극(SD1)과 제1 소스 드레인 연결 전극(NE1)은 서로의 용어가 바뀌어서 명명될 수 있으며, 마찬가지로 제2 소스드레인 전극(SD2)과 제2 소스 드레인 연결 전극(NE2)도 서로의 용어가 바뀌어서 명명될 수 있다.
제2 패시베이션층(PAS2) 상에는 발광 소자(ED)가 배치될 수 있다.
본 명세서에서는 발광 소자(ED)가 자가 조립 방식으로 패널 유닛(20) 상에 직접 합착되는 것을 일 실시예로 설명하지만, 이에 한정되는 것은 아니다.
이 경우 패널 유닛(20)은 제1 발광 소자(ED1)를 자가 조립 방식으로 고정시킬 수 있는 자가 조립 기판으로 기능할 수 있으며, 패널 유닛(20)에는 자가 조립 구조가 형성될 수 있다.
제2 패시베이션층(PAS2) 상에는 제1 조립 전극(AE1), 제2 조립 전극(AE2), 클래드 전극(CDE), 제1 배선전극(CE1), 및 접착층(AD)이 형성될 수 있다.
제1 조립 전극(AE1) 및 제2 조립 전극(AE2)은 상호 이격하여 배치되며, 자가 조립 공정을 통해 조립된 복수의 발광 소자(ED) 각각에 대응할 수 있다.
조립 전극(AE1, AE2)은 인듐-주석-산화물(ITO)을 포함하는 투명 전극 물질을 포함할 수 있다.
제1 조립 전극(AE1) 및 제2 조립 전극(AE2)은 자가 조립 공정에서 전압이 인가되면 전기장을 생성하여, 제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 사이에 형성되는 조립 공간 내로 이동한 발광 소자(ED)를 안정적으로 고정시킬 수 있다.
제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 상에는 클래드 전극층(CDE)이 형성되며, 클래드 전극층(CDE)은 제1 조립 전극(AE1) 및 제2 조립 전극(AE2)을 덮도록 배치될 수 있다.
제1 조립 전극(AE1) 및 제2 조립 전극(AE2)은 제1 소스드레인 연결 전극(NE1) 및 제2 소스드레인 연결 전극(NE2)과 동일한 층에 동일한 물질로 형성될 수 있다.
제1 소스드레인 연결 전극(NE1) 및 제2 소스드레인 연결 전극(NE2) 상에도 클래드 전극층(CDE)이 형성되며, 클래드 전극층(CDE)은 제1 소스드레인 연결 전극(NE1) 및 제2 소스드레인 연결 전극(NE2)을 덮도록 배치될 수 있다.
클래드 전극층(CDE)은 유체 내에서 진행되는 자가 조립 공정에서 제1 조립 전극(AE1), 제2 조립 전극(AE2)의 부식을 방지하며, 제1 발광 소자(ED1)의 조립을 위한 전기장의 형성이 용이하게 이루어질 수 있도록 할 수 있다.
클래드 전극층(CDE)은 구리(Cu)를 포함할 수 있다.
제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 상에 각각 형성되는 한 쌍의 클래드 전극층(CDE) 사이의 간격은 제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 사이의 간격보다 작게 형성될 수 있다.
이에 따라 제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 사이에 형성되는 조립 공간 내에 배치되는 발광 소자(ED)의 조립 위치를 보다 정밀하게 고정할 수 있다.
클래드 전극층(CDE) 상에는 제3 패시베이션층(PAS3)이 배치될 수 있다.
제3 패시베이션층(PAS3)은 클래드 전극층(CDE)의 상부의 일부 영역을 덮고, 나머지 영역은 제2 기판(200)의 전면을 덮도록 형성될 수 있다.
제3 패시베이션층(PAS3)은 제1 조립 전극(AE1) 및 제2 조립 전극(AE2) 사이에 형성되는 조립 공간에 대응되는 영역이 노출되도록 형성될 수 있다.
이와 같이 형성되는 조립 공간은 발광 소자(ED)가 결합되는 위치를 지정할 수 있다.
조립 공간에 대응되는 클래드 전극층(CDE)상에는 접착층(AD)이 배치될 수 있으며, 접착층(AD)은 발광 소자(ED)를 접착 고정시키는 역할을 할 수 있다.
접착층(AD)은 열 경화 물질 또는 광 경화 물질로 이루어질 수 있으나, 이에 한정되지 않는다.
접착층(AD) 상에는 발광 소자(ED)가 배치될 수 있다.
본 명세서에서는 발광 소자(ED)가 수직형 마이크로 엘이디(Micro LED)인 것을 일 실시예로 설명하지만 이에 한정되는 것은 아니다.
발광 소자(ED)는 반도체 구조물(NSS), 제1 전극(E1) 및 제2 전극(E2)을 포함할 수 있다.
발광 소자(ED)의 제1 전극(E1)은 캐소드 전극이고, 제2 전극(E2)은 애노드 전극일 수 있다.
반도체 구조물(NSS)은 질화물 반도체 구조물일 수 있으며, 제1 반도체층, 제1 반도체층의 일측 상에 배치된 활성층 및 제2 반도체층을 포함할 수 있다.
제1 전극(E1)은 활성층이 위치하지 않은 제1 반도체층의 일면에 배치되고, 제2 전극(E2)은 활성층이 위치하지 않은 제2 반도체층의 일면에 배치될 수 있다.
예를 들어, 제1 전극(E1)은 제1 반도체층의 일면으로부터 제1 반도체층의 측면 일부까지 연장하도록 형성될 수 있다.
제1 반도체층은 활성층에 전자를 공급하기 위한 층으로, 제1 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다.
예를 들어, 제1 도전형 불순물은 N형 불순물을 포함할 수 있다.
활성층은 다중 양자 우물(MQW; Multi Quantum Well) 구조를 포함할 수 있다. 제2 반도체층은 활성층에 정공을 주입하기 위한 층으로, 제2 도전형 불순물을 포함하는 질화물 반도체를 포함할 수 있다.
예를 들어, 제2 도전형 불순물은 P형 불순물을 포함할 수 있다.
발광 소자(ED)의 적어도 일부 외측 표면을 덮도록 보호층 패턴(PT)이 형성될 수 있다.
보호층 패턴(PT)은 반도체 구조물(NSS)을 형성하기 위해 진행하는 건식 식각 공정에서 반도체 구조물(NSS)의 측면부에 발생할 수 있는 손상을 방지하여 소자의 특성을 보완하는 역할을 할 수 있다.
발광 소자(ED)는 활성층이 배치된 제1 반도체층의 일 면과 대향하는 타 면이 접착층(AD)과 접촉하여 고정될 수 있다.
발광 소자(ED)의 측면에는 제1 전극(E1)을 감싸도록 배치되는 제1 배선 전극(CE1)이 형성되어, 제1 전극(E1)과 접촉하여 전기적으로 연결될 수 있다.
제1 배선 전극(CE1)의 일측은 클래드 전극층(CDE)을 덮도록 형성되어, 클래드 전극층(CDE)과 접촉하여 전기적으로 연결될 수 있다.
또한 제1 발광 소자(ED1) 상에는 제2 배선 전극(CE2)이 형성되어, 제2 전극(E1)과 접촉하여 전기적으로 연결될 수 있다.
제1 발광 소자(ED1)를 덮도록 제2 오버 코트층(OC2)이 형성될 수 있다.
제2 오버 코트층(OC2)은 제2 평탄화층일 수 있으며, 발광 소자(ED) 등의 하부 배선에 의한 단차를 감소시켜, 표면을 평평하게 하는 역할을 할 수 있다.
제2 오버 코트층(OC2)은 감광성 화합물(Photoactive Compound; PAC)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
제2 오버 코트층(OC2) 상에는 제1 배선 연결 전극(LCE1) 및 제2 배선 전극(CE2)이 형성될 수 있다.
제1 배선 연결 전극(LCE1)과 제2 배선 전극(CE2)은 동일한 층에 동일한 물질로 형성될 수 있다.
제2 오버 코트층(OC2)에는 제1 소스드레인 연결 전극(NE1) 및 제2 소스드레인 연결 전극(NE2)상의 클래드 전극층(CDE)의 일부 표면이 노출되도록 제2 오버 코트층(OC2)과 제3 패시베이션층(PAS3)을 관통하는 한 쌍의 컨택홀이 형성될 수 있다.
또한 제2 오버 코트층(OC2)은 발광 소자(ED)의 제2 전극(E2)의 적어도 일부 표면이 노출되도록 형성될 수 있다.
이에 따라 제1 배선 연결 전극(LCE1)은 상기 컨택홀을 통해서 외부로 노출되는 클래드 전극층(CDE)을 통해 제1 소스드레인 연결 전극(NE1)과 전기적으로 연결되고, 제2 배선 전극(CE2)은 상기 컨택홀을 통해서 외부로 노출되는 클래드 전극층(CDE)을 통해 제2 소스드레인 연결 전극(NE2)과 전기적으로 연결될 수 있다.
이 경우, 일측이 제2 소스드레인 연결 전극(NE2)과 전기적으로 연결되는 제2 배선 전극(CE2)은 제2 전극(E2)과도 전기적으로 연결되도록 제1 발광 소자(ED1) 상부를 덮도록 배치될 수 있다.
따라서 제2 배선 전극(CE2)은 제1 애노드 전극인 제2 전극(E2)과 전기적으로 연결되는, 제1 애노드 연결 전극으로 명명될 수 있다.
이와 같이 제2 배선 전극(CE2)이 박막 트랜지스터(TFT)의 제2 소스드레인 전극(SD2)과, 제1 발광 소자(ED1)의 제1 애노드 전극인 제2 전극(E2)을 전기적으로 연결함에 따라, 박막 트랜지스터(TFT)의 구동 신호는 발광 소자(ED)의 애노드 전극으로 인가될 수 있다.
한편 배선 기판(10)은 제1 기판(100)과, 상기 제1 기판(100) 상에 배치된 각종 링크 배선(LL)들을 포함할 수 있다.
제1 기판(100)은 유리 또는 플라스틱을 포함하는 투명한 재질로 이루어질 수 있다.
링크 배선(LL) 상에는 클래드 전극층(CDE)이 링크 배선(LL)을 덮도록 형성될 수 있다.
링크 배선(LL) 상에는 패시베이션층(PAS)이 형성되며, 패시베이션층(PAS)과 오버 코트층(OC)이 형성될 수 있다.
오버 코트층(OC) 상에는 제2 배선 연결 전극(LCE2)이 형성될 수 있다.
오버 코트층(OC)에는 링크 배선(LL) 상의 클래드 전극층(CDE)의 일부 표면이 노출되도록 오버 코트층(OC)과 패시베이션층(PAS)을 관통하는 컨택홀이 형성될 수 있다.
이에 따라 제2 배선 연결 전극(LCE2)은 상기 컨택홀을 통해서 외부로 노출되는 클래드 전극층(CDE)을 통해 링크 배선(LL)과 전기적으로 연결될 수 있다.
이와 같이 형성된 배선 기판(10)은 광학 레진층(OCR)을 사이에 두고 패널 유닛(20)에 합착될 수 있으며, 복수의 접속 부재(300)에 의해서 배선 기판(10)과 패널 유닛(20)은 전기적으로 연결될 수 있다.
이상과 같이 설명한 본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 화소 게이트 링크 배선이 배치된 배선 기판, 복수의 GIP 회로부를 포함하고, 상기 배선 기판 상에 배치되어 상기 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제1 패널 유닛, 및 복수의 화소를 포함하고, 상기 배선 기판 상에 배치되어 상기 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제2 패널 유닛을 포함하고, 상기 제1 패널 유닛에서 출력되는 게이트 신호는 상기 화소 게이트 링크 배선을 경유하여 상기 제2 패널 유닛으로 전달된다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛과 상기 제2 패널 유닛은 각각 상기 배선 기판 상에 타일링 결합될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 배선 기판의 일측에 연결된 회로 필름, 및 상기 배선 기판에 배치되어 상기 회로 필름으로부터 게이트 제어 신호를 전달받는 복수의 GIP 게이트 링크 배선을 더 포함하고, 상기 GIP 게이트 링크 배선은 상기 제1 패널 유닛과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 배선 기판에 배치되어 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 링크 배선을 더 포함하고, 상기 데이터 링크 배선은 상기 제2 패널 유닛과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛의 일측에 연결된 회로 필름, 및 상기 제1 패널 유닛에 배치되어 상기 회로 필름으로부터 게이트 제어 신호를 전달받는 복수의 제1 게이트 신호 입력 배선을 더 포함하고, 상기 제1 게이트 신호 입력 배선은 상기 GIP 회로부에 상기 게이트 제어 신호를 전달할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛에 배치되어 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 신호 입력 배선, 및 상기 배선 기판에 배치되어 상기 제2 패널 유닛과 전기적으로 연결되는 복수의 데이터 링크 배선을 더 포함하고, 상기 데이터 신호 입력 배선은 상기 데이터 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 제1 게이트 링크 배선과 복수의 제2 게이트 링크 배선이 배치된 배선 기판, 상기 배선 기판의 일측에 배치되어, 상기 복수의 제1 게이트 링크 배선에 게이트 제어 신호를 전달하는 회로 필름, 일측이 상기 제1 게이트 링크 배선과 전기적으로 연결되고 타측이 상기 제2 게이트 링크 배선과 전기적으로 연결되도록, 상기 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛, 및 상기 제2 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛을 포함한다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛은, 복수의 GIP 회로부, 및 상기 복수의 GIP 회로부에 상기 게이트 제어 신호를 전달하는 복수의 제1 게이트 신호 배선을 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 게이트 신호 배선은, 제1 게이트 신호 입력 배선과 제1 게이트 신호 출력 배선을 포함하고, 상기 제1 게이트 신호 입력 배선은, 일측이 상기 GIP 회로부와 전기적으로 연결되고, 타측이 상기 제1 게이트 링크 배선과 전기적으로 연결되며, 상기 제1 게이트 신호 출력 배선은 일측이 상기 GIP 회로부와 전기적으로 연결되고 타측이 상기 제2 게이트 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제2 패널 유닛은, 복수의 화소, 및 상기 화소에 게이트 신호를 전달하는 복수의 제2 게이트 신호 배선을 포함하고, 상기 제2 게이트 신호 배선은 상기 제2 게이트 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 배선 기판에는 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 링크 배선이 배치되고, 상기 제2 패널 유닛은 상기 화소에 데이터 신호를 인가하는 복수의 데이터 신호 배선을 더 포함하며, 상기 데이터 신호 배선은 상기 데이터 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛은 상기 회로 필름과 상기 제2 패널 유닛 사이에 배치될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛과 상기 제1 게이트 링크 배선 사이, 및 상기 제1 패널 유닛과 상기 제2 게이트 링크 배선 사이에는 각각 접속 부재가 배치되어, 상기 제1 패널 유닛을 상기 제1 게이트 링크 배선 및 상기 제2 게이트 링크 배선과 전기적으로 연결시킬 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 복수의 게이트 링크 배선이 배치된 배선 기판, 상기 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛, 상기 제1 패널 유닛의 일측에 연결되어, 상기 제1 패널 유닛에 게이트 제어 신호를 전달하는 회로 필름, 및 상기 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛을 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛은, 복수의 GIP 회로부, 및 상기 복수의 GIP 회로부에 상기 게이트 제어 신호를 전달하는 복수의 제1 게이트 신호 배선을 포함할 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 게이트 신호 배선은, 제1 게이트 신호 입력 배선과 제1 게이트 신호 출력 배선을 포함하고, 상기 제1 게이트 신호 입력 배선은, 일측이 상기 GIP 회로부와 전기적으로 연결되고, 타측이 상기 회로 필름과 전기적으로 연결되며, 상기 제1 게이트 신호 출력 배선은 일측이 상기 GIP 회로부와 전기적으로 연결되고 타측이 상기 게이트 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제2 패널 유닛은, 복수의 화소, 및 상기 화소에 게이트 신호를 인가하는 복수의 제2 게이트 신호 배선을 포함하고, 상기 제2 게이트 신호 배선은 상기 게이트 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛은 상기 회로 필름으로부터 데이터 신호를 전달받는 데이터 신호 입력 배선을 더 포함하고, 상기 배선 기판에는 상기 데이터 신호 입력 배선과 전기적으로 연결되는 복수의 데이터 링크 배선이 배치되며, 상기 제2 표시 패널은 상기 화소에 데이터 신호를 인가하는 복수의 데이터 신호 배선을 더 포함하고, 상기 데이터 신호 배선은 상기 데이터 링크 배선과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛은 상기 회로 필름과 상기 제2 패널 유닛 사이에 배치될 수 있다.
본 명세서의 일 실시예에 따르면, 상기 제1 패널 유닛과 상기 게이트 링크 배선 사이에는 접속 부재가 배치되어, 상기 제1 패널 유닛을 상기 게이트 링크 배선과 전기적으로 연결시킬 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 배선 기판
20: 패널 유닛
21: 제1 패널 유닛
22: 제2 패널 유닛
LL: 링크 배선
SL: 신호 배선
30: 회로 필름
32: 데이터 드라이버
34: 인쇄 회로 기판
100: 제1 기판
GLL: 게이트 링크 배선
GLL1: 제1 게이트 링크 배선, GIP 게이트 링크 배선
GLL2: 제2 게이트 링크 배선, 화소 게이트 링크 배선
DLL: 데이터 링크 배선
GIPC: GIP 회로부
GSL1: 제1 게이트 신호 배선
GSIL1: 제1 게이트 신호 입력 배선
GSIL11: 클럭 신호 입력 배선
GSIL12: 스타트 신호 입력 배선
GSIL13: 리셋 신호 입력 배선
GSOL1: 제1 게이트 신호 출력 배선
DSIL: 데이터 신호 입력 배선
210: 제1 베이스 기판
220: 제2 베이스 기판
GSL2: 제2 게이트 신호 배선
DSL: 데이터 신호 배선
GILC1: 제1 게이트 입력 링크 컨택부
GISC1: 제1 게이트 입력 신호 컨택부
GOSC1: 제1 게이트 출력 신호 컨택부
GOLC2: 제2 게이트 출력 링크 컨택부
GOLC: 게이트 출력 링크 컨택부
GISC2: 제2 게이트 입력 신호 컨택부
GILC2: 제2 게이트 입력 링크 컨택부
GILC: 게이트 입력 링크 컨택부
DILC: 데이터 입력 링크 컨택부
DISC: 데이터 입력 신호 컨택부
DOLC: 데이터 출력 링크 컨택부
DOSC: 데이터 출력 신호 컨택부
300: 접속 부재

Claims (20)

  1. 복수의 화소 게이트 링크 배선이 배치된 배선 기판;
    복수의 GIP 회로부를 포함하고, 상기 배선 기판 상에 배치되어 상기 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제1 패널 유닛; 및
    복수의 화소를 포함하고, 상기 배선 기판 상에 배치되어 상기 화소 게이트 링크 배선과 전기적으로 연결되는 하나 이상의 제2 패널 유닛; 을 포함하고,
    상기 제1 패널 유닛에서 출력되는 게이트 신호는 상기 화소 게이트 링크 배선을 경유하여 상기 제2 패널 유닛으로 전달되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 패널 유닛과 상기 제2 패널 유닛은 각각 상기 배선 기판 상에 타일링 결합되는, 표시 장치.
  3. 제1항에 있어서,
    상기 배선 기판의 일측에 연결된 회로 필름; 및
    상기 배선 기판에 배치되어 상기 회로 필름으로부터 게이트 제어 신호를 전달받는 복수의 GIP 게이트 링크 배선; 을 더 포함하고,
    상기 GIP 게이트 링크 배선은 상기 제1 패널 유닛과 전기적으로 연결되는, 표시 장치.
  4. 제3항에 있어서,
    상기 배선 기판에 배치되어 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 링크 배선을 더 포함하고,
    상기 데이터 링크 배선은 상기 제2 패널 유닛과 전기적으로 연결되는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 패널 유닛의 일측에 연결된 회로 필름; 및
    상기 제1 패널 유닛에 배치되어 상기 회로 필름으로부터 게이트 제어 신호를 전달받는 복수의 제1 게이트 신호 입력 배선; 을 더 포함하고,
    상기 제1 게이트 신호 입력 배선은 상기 GIP 회로부에 상기 게이트 제어 신호를 전달하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 패널 유닛에 배치되어 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 신호 입력 배선; 및
    상기 배선 기판에 배치되어 상기 제2 패널 유닛과 전기적으로 연결되는 복수의 데이터 링크 배선; 을 더 포함하고,
    상기 데이터 신호 입력 배선은 상기 데이터 링크 배선과 전기적으로 연결되는, 표시 장치.
  7. 복수의 제1 게이트 링크 배선과 복수의 제2 게이트 링크 배선이 배치된 배선 기판;
    상기 배선 기판의 일측에 배치되어, 상기 복수의 제1 게이트 링크 배선에 게이트 제어 신호를 전달하는 회로 필름;
    일측이 상기 제1 게이트 링크 배선과 전기적으로 연결되고 타측이 상기 제2 게이트 링크 배선과 전기적으로 연결되도록, 상기 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛; 및
    상기 제2 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛; 을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제1 패널 유닛은,
    복수의 GIP 회로부; 및
    상기 복수의 GIP 회로부에 상기 게이트 제어 신호를 전달하는 복수의 제1 게이트 신호 배선; 을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 게이트 신호 배선은, 제1 게이트 신호 입력 배선과 제1 게이트 신호 출력 배선을 포함하고,
    상기 제1 게이트 신호 입력 배선은, 일측이 상기 GIP 회로부와 전기적으로 연결되고, 타측이 상기 제1 게이트 링크 배선과 전기적으로 연결되며,
    상기 제1 게이트 신호 출력 배선은 일측이 상기 GIP 회로부와 전기적으로 연결되고 타측이 상기 제2 게이트 링크 배선과 전기적으로 연결되는, 표시 장치.
  10. 제7항에 있어서,
    상기 제2 패널 유닛은,
    복수의 화소; 및
    상기 화소에 게이트 신호를 전달하는 복수의 제2 게이트 신호 배선; 을 포함하고,
    상기 제2 게이트 신호 배선은 상기 제2 게이트 링크 배선과 전기적으로 연결되는, 표시 장치.
  11. 제10항에 있어서,
    상기 배선 기판에는 상기 회로 필름으로부터 데이터 신호를 전달받는 복수의 데이터 링크 배선이 배치되고,
    상기 제2 패널 유닛은 상기 화소에 데이터 신호를 인가하는 복수의 데이터 신호 배선을 더 포함하며,
    상기 데이터 신호 배선은 상기 데이터 링크 배선과 전기적으로 연결되는, 표시 장치.
  12. 제7항에 있어서,
    상기 제1 패널 유닛은 상기 회로 필름과 상기 제2 패널 유닛 사이에 배치되는, 표시 장치.
  13. 제7항에 있어서,
    상기 제1 패널 유닛과 상기 제1 게이트 링크 배선 사이, 및 상기 제1 패널 유닛과 상기 제2 게이트 링크 배선 사이에는 각각 접속 부재가 배치되어,
    상기 제1 패널 유닛을 상기 제1 게이트 링크 배선 및 상기 제2 게이트 링크 배선과 전기적으로 연결시키는, 표시 장치.
  14. 복수의 게이트 링크 배선이 배치된 배선 기판;
    상기 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제1 패널 유닛;
    상기 제1 패널 유닛의 일측에 연결되어, 상기 제1 패널 유닛에 게이트 제어 신호를 전달하는 회로 필름; 및
    상기 게이트 링크 배선과 전기적으로 연결되도록 상기 배선 기판 상에 배치된 하나 이상의 제2 패널 유닛; 을 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제1 패널 유닛은,
    복수의 GIP 회로부; 및
    상기 복수의 GIP 회로부에 상기 게이트 제어 신호를 전달하는 복수의 제1 게이트 신호 배선; 을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1 게이트 신호 배선은, 제1 게이트 신호 입력 배선과 제1 게이트 신호 출력 배선을 포함하고,
    상기 제1 게이트 신호 입력 배선은, 일측이 상기 GIP 회로부와 전기적으로 연결되고, 타측이 상기 회로 필름과 전기적으로 연결되며,
    상기 제1 게이트 신호 출력 배선은 일측이 상기 GIP 회로부와 전기적으로 연결되고 타측이 상기 게이트 링크 배선과 전기적으로 연결되는, 표시 장치.
  17. 제14항에 있어서,
    상기 제2 패널 유닛은,
    복수의 화소; 및
    상기 화소에 게이트 신호를 인가하는 복수의 제2 게이트 신호 배선; 을 포함하고,
    상기 제2 게이트 신호 배선은 상기 게이트 링크 배선과 전기적으로 연결되는, 표시 장치.
  18. 제17항에 있어서,
    상기 제1 패널 유닛은 상기 회로 필름으로부터 데이터 신호를 전달받는 데이터 신호 입력 배선을 더 포함하고,
    상기 배선 기판에는 상기 데이터 신호 입력 배선과 전기적으로 연결되는 복수의 데이터 링크 배선이 배치되며,
    상기 제2 표시 패널은 상기 화소에 데이터 신호를 인가하는 복수의 데이터 신호 배선을 더 포함하고,
    상기 데이터 신호 배선은 상기 데이터 링크 배선과 전기적으로 연결되는, 표시 장치.
  19. 제14항에 있어서,
    상기 제1 패널 유닛은 상기 회로 필름과 상기 제2 패널 유닛 사이에 배치되는, 표시 장치.
  20. 제14항에 있어서,
    상기 제1 패널 유닛과 상기 게이트 링크 배선 사이에는 접속 부재가 배치되어,
    상기 제1 패널 유닛을 상기 게이트 링크 배선과 전기적으로 연결시키는, 표시 장치.
KR1020230012882A 2023-01-31 2023-01-31 표시 장치 KR20240120328A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020230012882A KR20240120328A (ko) 2023-01-31 2023-01-31 표시 장치
US18/420,452 US20240257717A1 (en) 2023-01-31 2024-01-23 Display Apparatus
CN202410097094.2A CN118430422A (zh) 2023-01-31 2024-01-24 显示设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020230012882A KR20240120328A (ko) 2023-01-31 2023-01-31 표시 장치

Publications (1)

Publication Number Publication Date
KR20240120328A true KR20240120328A (ko) 2024-08-07

Family

ID=91963751

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230012882A KR20240120328A (ko) 2023-01-31 2023-01-31 표시 장치

Country Status (3)

Country Link
US (1) US20240257717A1 (ko)
KR (1) KR20240120328A (ko)
CN (1) CN118430422A (ko)

Also Published As

Publication number Publication date
US20240257717A1 (en) 2024-08-01
CN118430422A (zh) 2024-08-02

Similar Documents

Publication Publication Date Title
EP3331019B1 (en) Display device
CN110911443B (zh) 平铺显示装置
TWI776103B (zh) 顯示面板
KR102686331B1 (ko) 발광 다이오드 표시 장치 및 이를 이용한 멀티 스크린 표시 장치
KR20170024197A (ko) 투명표시장치
KR20170023300A (ko) 투명표시패널 및 이를 포함하는 투명표시장치
TWI795688B (zh) 透明顯示面板
US11800763B2 (en) Display device
US20240258329A1 (en) Display apparatus
US20240256206A1 (en) Display apparatus
CN111668264A (zh) 显示单元、显示装置和制造显示单元的方法
KR20180062522A (ko) 플렉서블 표시장치
KR20240120328A (ko) 표시 장치
KR20240117884A (ko) 표시 장치
KR20240120329A (ko) 표시 장치
KR20190080281A (ko) 표시장치
WO2023201693A1 (zh) 显示基板和显示装置
US20240284736A1 (en) Display panel, method for manufacturing the same, and display device comprising the same
GB2627364A (en) Display device
US20230209929A1 (en) Display Device
TW202433444A (zh) 顯示裝置
KR20240119757A (ko) 발광 표시장치
KR20240120550A (ko) 표시장치
KR20240100925A (ko) 플렉서블 표시 패널 및 그의 제조 방법
JP2022098890A (ja) マルチディスプレイ