KR101688074B1 - 표시기판 및 이의 제조방법 - Google Patents

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Abstract

표시기판 및 이의 제조방법에서, 상기 표시 기판은 베이스 기판, 제1 절연층, 화소부 및 회로부를 포함한다. 상기 베이스 기판은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 제1 절연층은 상기 베이스 기판상에 형성된다. 상기 화소부는 상기 표시 영역에 배치되며 상기 제1 절연층이 형성된 상기 베이스 기판 상부에 투명한 도전 물질로 형성된 화소 전극을 포함한다. 상기 회로부는 상기 주변 영역에 배치되어 상기 화소부를 구동하고, 상기 제1 절연층이 형성된 상기 베이스 기판 상에 형성되며 다결정 실리콘층을 포함하는 제1 채널층, 상기 제1 채널층 상에 서로 이격되며 형성된 제1 소스 전극 및 제1 드레인 전극, 및 상기 제1 소스 전극 및 제1 드레인 전극 상부에 상기 제1 채널층에 대응하도록 상기 투명한 도전 물질로 형성된 제1 게이트 전극을 포함하는 회로 트랜지스터를 포함한다. 따라서, 상기 제1 게이트 전극을 통해 제1 채널층의 프론트 채널 부분에 다결정 실리콘층을 형성함으로써 회로부 박막 트랜지스터의 구동 특성을 향상시킬 수 있다.

Description

표시기판 및 이의 제조방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시기판 및 이의 제조방법에 관한 것이다. 보다 상세하게는 구동 특성을 향상시키기 위한 표시기판 및 이의 제조방법에 관한 것이다.
일반적으로, 액정 표시장치는 액정표시패널과 상기 액정표시패널에 구동신호를 인가하는 구동부를 포함한다. 상기 액정표시장치의 경박단소화를 위해 어레이 기판에 게이트 구동회로를 직접 형성하는 기술이 사용되고 있다. 즉, 상기 어레이 기판의 표시영역에 박막 트랜지스터를 형성하는 공정을 이용하여 동시에 상기 표시영역을 둘러싸는 주변영역에 게이트 구동회로용 박막 트랜지스터를 직접 형성한다. 상기 박막 트랜지스터로 아몰퍼스 실리콘 박막 트랜지스터를 채용해 왔으나, 최근에는 고화질의 표시품질이 요구됨에 따라 동작속도가 빠른 다결정 실리콘 박막 트랜지스터를 많이 채용하고 있다.
상기 다결정 실리콘 박막 트랜지스터에서 다결정 실리콘 박막을 형성하는 방법은 다결정 실리콘 박막을 직접 기판 상에 형성하는 방법과, 아몰퍼스 실리콘 박막을 기판 상에 형성시킨 후 상기 아몰퍼스 실리콘 박막을 레이저빔에 의해 열처리하여 다결정 실리콘 박막을 형성하는 방법 등이 있다.
상기 레이저빔에 의한 열처리 방법에서, 상기 레이저빔이 상기 기판 상에 조사되면, 상기 아몰퍼스 실리콘 박막은 액체 상태로 용융된다. 상기 용융된 실리콘은 핵을 중심으로 성장하여 우수한 결정성을 갖는 복수의 그레인(grain)들 형태로 재배열되고, 그로 인해 상기 아몰퍼스 실리콘 박막은 보다 높은 전기이동도를 갖는 다결정 실리콘 박막으로 변경된다.
그러나 상기 레이저빔이 기판상부로부터 조사됨에 따라, 상대적으로 기판과 인접한 부분의 아몰퍼스 실리콘 박막의 결정화도가 감소하여 온전류의 감소등의 특성문제를 유발한다. 이의 해결을 위하여 레이저빔의 파워를 증가시키거나 아몰퍼스 실리콘 박막의 두께를 감소시키는 방법도 있으나, 이 경우 게이트 라인의 손상 또는 식각공정시 마진의 문제가 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 구동 특성을 향상시키기 위한 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판과, 상기 베이스 기판상에 형성된 제1 절연층과, 상기 표시 영역에 배치되며, 상기 제1 절연층이 형성된 상기 베이스 기판 상부에 투명한 도전 물질로 형성된 화소 전극을 포함하는 화소부와, 상기 주변 영역에 배치되어 상기 화소부를 구동하고, 상기 제1 절연층이 형성된 상기 베이스 기판 상에 형성되며 다결정 실리콘층을 포함하는 제1 채널층, 상기 제1 채널층 상에 서로 이격되며 형성된 제1 소스 전극 및 제1 드레인 전극, 및 상기 제1 소스 전극 및 제1 드레인 전극 상부에 상기 제1 채널층에 대응하도록 상기 투명한 도전 물질로 형성된 제1 게이트 전극을 포함하는 회로 트랜지스터를 포함하는 회로부를 포함한다.
본 발명의 실시예에서, 상기 투명한 도전 물질은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)를 포함할 수 있다.
본 발명의 실시예에서, 상기 화소부는 게이트 배선과 데이터 배선에 연결된 화소 트랜지스터를 더 포함하고, 상기 화소 트랜지스터는 상기 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 실시예에서, 상기 화소 트랜지스터는 상기 게이트 배선과 연결되며 상기 베이스 기판과 상기 제1 절연층 사이에 형성된 제2 게이트 전극, 상기 제1 절연층 상에 배치되어 비정질 실리콘을 포함하는 제2 채널층 및 상기 제2 채널층 상에 서로 이격되며 형성된 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
본 발명의 실시예에서, 상기 회로 트랜지스터는 상기 제1 게이트 전극에 대응되도록, 상기 제1 절연층과 상기 베이스 기판 사이에 형성된 제3 게이트 전극을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제3 게이트 전극은 금속물질을 포함할 수 있다.
본 발명의 실시예에서, 상기 회로부는 상기 게이트 배선에 게이트 신호를 제공하는 게이트 구동회로일 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 상기 제1 채널층의 상기 제1 게이트 전극과 인접한 부분에 형성될 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 상기 제1 채널층의 전체 영역에 형성될 수 있다.
본 발명의 실시예에서, 상기 베이스 기판은 투명한 재질을 포함할 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 양 끝단으로부터 중앙부로결정이 성장하여 형성될 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판상에 제1 절연층 및 비정질 실리콘을 포함하는 반도체층을 형성한다. 포토 패턴을 이용하여 상기 주변영역에 회로 금속 패턴 및 상기 표시영역에 화소 금속패턴을 형성한다. 상기 회로 금속패턴을 패터닝하여 제1 채널층, 제1 소스 전극 및 제1 드레인 전극을 형성한다. 상기 제1 소스 전극 및 상기 제1 드레인 전극의 상부, 및 상기 화소 금속패턴의 상부에 투명한 도전물질로 형성된 제1 게이트 전극 및 화소전극을 각각 형성한다. 상기 제1 채널층을 노광하여 다결정 실리콘층을 형성한다.
본 발명의 실시예에서, 상기 다결정 실리콘층을 형성하는 단계는, 상기 베이스 기판의 상부에서 광을 조사하는 프론트(Front) 노광 방식을 이용할 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 상기 프론트(Front) 노광 방식에 의해 상기 제1 채널층의 상기 제1 게이트 전극과 인접한 부분에 형성될 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층을 형성하는 단계는, 상기 프론트(Front) 노광 방식과, 상기 베이스 기판의 하부에 반사판을 배치하여 상기 베이스 기판의 상부에서 조사된 광이 상기 반사판에 의해 반사되어 상기 베이스 기판의 하부로부터 반사광이 조사되는 백(Back) 노광 방식을 동시에 이용할 수 있다.
본 발명의 실시예에서, 상기 베이스 기판은 투명한 재질을 포함할 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 상기 프론트(Front) 노광 방식 및 백(Back) 노광 방식에 의해 상기 제1 채널층의 전체 영역에 형성될 수 있다.
본 발명의 실시예에서, 상기 다결정 실리콘층은 상기 제1 채널층 내에서 양 끝단으로부터 중앙부로 결정이 성장하여 형성될 수 있다.
본 발명의 실시예에서, 상기 회로금속 패턴을 패터닝하는 단계에서, 상기 화소 금속패턴을 패터닝하여 제2 채널층 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 절연층 및 반도체층을 형성하는 단계 이전에, 상기 제1 게이트 전극과 대응되도록, 상기 베이스 기판상에 제3 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 표시기판 및 이의 제조방법에 의하면, 투명한 도전 물질을 포함하는 게이트 전극을 소스 전극 및 드레인 전극의 상부에 탑게이트 형태로 형성하고, 베이스 기판의 상부에서 광을 조사하는 탑 노광 방식을 수행함에 따라, 상기 게이트 전극을 통해 채널부의 프론트 채널 부분에 다결정 실리콘층을 형성함으로써 회로부 박막 트랜지스터의 구동 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 단위 스테이지의 회로도이다.
도 3a는 도 1에 도시된 화소 트랜지스터의 평면도이다.
도 3b는 도 2에 도시된 회로 트랜지스터의 평면도이다.
도 4는 도 1에 도시된 표시 기판의 단면도이다.
도 5a 내지 도 5f는 도 4에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 표시 기판의 단면도이다.
도 7a 내지 도 7c는 도 6에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예 3에 따른 표시기판의 회로 트랜지스터의 평면도이다.
도 9는 본 발명의 실시예 3에 도시된 표시기판의 단면도이다.
도 10a 내지 도 10f 는 도 9에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 소스 구동회로(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 기판(100A) 및 대향 기판(100B)을 포함한다.
상기 표시 기판(100A)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)으로 이루어진다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 데이터 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 데이터 배선(DL)에 전기적으로 연결된 화소 트랜지스터(TRP)와, 상기 화소 트랜지스터(TRP)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다. 상기 액정 커패시터(CLC)에는 공통 전압(Vcom)이 인가되고, 상기 스토리지 커패시터(CST)에는 스토리지 전압(Vst)이 인가된다. 상기 화소 트랜지스터(TRP)는 바텀 게이트 구조(Bottom Gate Structure)이고, 비정질 실리콘층을 포함한다.
상기 게이트 구동회로(200)는 복수의 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCm-1, SRCm, SRCm+1)(m은 자연수)을 포함한다. 예를 들면, 제m-1 스테이지(SRCm-1)는 제m-1 게이트 배선(Gm-1)에 연결되고, 제m 스테이지(SRCm)는 제m 게이트 배선(Gm)에 연결되고, 제m+1 스테이지(SRCm+1)는 제m+1 게이트 배선(Gm+1)에 연결된다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선(GL)의 일단부에 대응하는 상기 표시 기판(100A)의 상기 주변 영역(PA)에 직접 형성된다. 상기 게이트 구동회로(200)는 다결정 실리콘층을 포함하는 회로 트랜지스터를 포함한다.
상기 소스 구동회로(400)는 상기 데이터 배선(DL)에 데이터 전압을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있고, 또한 상기 소스 구동칩(410)이 상기 표시 패널(100)의 상기 주변 영역(PA)에 직접 형성될 수 있다.
도 2는 도 1에 도시된 단위 스테이지의 회로도이다.
도 1 및 도 2를 참조하면, 제m 스테이지(SRCm)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 방전부(250), 제1 풀다운부(261), 제2 풀다운부(262) 스위칭부(270), 제1 유지부(281), 제2 유지부(282), 제3 유지부(283), 제4 유지부(284) 및 캐리부(290)를 포함한다.
상기 버퍼부(210)는 제4 트랜지스터(TR4)를 포함하고, 제어부와 입력부가 제1 입력 단자(IN1)와 연결되고 출력부가 Q 노드(Q)와 연결된다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다. 상기 버퍼부(210)는 이전 스테이지의 신호인 제m-1 캐리 신호(CRm-1)의 하이 전압이 수신되면, 상기 충전부(220)는 상기 하이 전압에 대응하는 제1 전압(V1)을 충전한다.
상기 풀업부(230)는 제1 트랜지스터(TR1)를 포함하고, 제어부가 상기 Q 노드(Q)에 연결되고, 입력부가 제1 클럭 단자(CT1)와 연결되고, 출력부가 출력 노드(O)에 연결된다. 상기 풀업부(230)의 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다. 상기 충전부(220)의 일단은 상기 Q 노드(Q)와 연결되고, 타단은 상기 출력 노드(O)와 연결되는 커패시터(C1)이다. 상기 풀업부(230)의 제어부에 상기 부스팅 전압(VBT)이 인가되는 프레임 중 m 번째 구간 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압을 제m 게이트 신호(Gm)의 하이 전압으로 출력한다.
상기 방전부(250)는 제9 트랜지스터(TR9)를 포함하고, 제어부가 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 방전부(250)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)의 하이 전압이 수신되면 상기 Q 노드(Q)의 전압을 전압 단자(VT)에 인가되는 로우 전압(VSS)으로 방전시킨다.
상기 제1 풀다운부(261)는 제6 트랜지스터(TR6)를 포함하고, 제어부가 리셋단자(RE)에 연결되고, 입력부가 상기 Q 노드(Q)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제1 풀다운부(261)는 상기 리셋 단자(RE)에 하이 전압이 인가되면 상기 Q 노드(Q)의 전압을 전압 단자(VT)에 인가되는 로우 전압(VSS)으로 풀다운시킨다.
상기 제2 풀다운부(262)는 제2 트랜지스터(TR2)를 포함하고, 제어부가 상기 제2 입력 단자(IN2)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제2 풀다운부(262)는 상기 제2 입력 단자(IN2)에 제m+1 게이트 신호(Gm+1)의 하이 전압이 수신되면 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 풀다운시킨다.
상기 스위칭부(270)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)를 포함한다. 상기 스위칭부(270)는 상기 Q 노드(Q)에 하이 전압이 인가되는 프레임의 (m-1) 및 (m)번째 구간 동안에, N 노드(N)를 상기 로우 전압(VSS)으로 방전시킨다.
상기 스위칭부(270)는 상기 Q 노드(Q)에 로우 전압이 인가되는 프레임의 나머지 구간 동안에 상기 N 노드(N)에는 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 노드 신호가 인가된다. 상기 노드 신호에 응답하여 상기 제2 유지부(282)가 동작한다.
상기 제1 유지부(281)는 제10 트랜지스터(TR10)를 포함하고, 제어부는 상기 제1 클럭 단자(CT1)에 연결되고 입력부가 상기 Q 노드(Q)에 연결되고 출력부가 상기 출력 노드(O)에 연결된다. 상기 제1 유지부(281)는 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압이 수신되면 상기 Q 노드(Q)의 전압을 상기 로우 전압(VSS)으로 유지시킨다.
상기 제2 유지부(282)는 제3 트랜지스터(TR3)를 포함하고, 제어부는 상기 N 노드(N)에 연결되고 입력부는 상기 출력 노드(O)에 연결되고 출력부는 상기 전압 단자(VT)에 연결된다. 상기 제2 유지부(282)는 상기 N 노드(N)에 하이 전압이 수신되면 상기 출력 노드(O)를 상기 로우 전압(VSS)으로 유지시킨다.
상기 제3 유지부(283)는 제11 트랜지스터(TR11)를 포함하고, 제어부는 상기 제2 클럭 단자(CK2)에 연결되고 입력부는 상기 Q 노드(Q)에 연결되고 출력부는 상기 제1 입력 단자(IT1)에 연결된다. 상기 제3 유지부(283)는 상기 제2 클럭 단자(CK2)에 하이 전압이 수신되면 상기 Q 노드(Q)를 상기 클럭 신호에 반전된 반전 클럭 신호(CKB)의 로우 전압으로 유지시킨다.
상기 제4 유지부(284)는 제5 트랜지스터(TR5)를 포함하고, 제어부는 상기 제2 클럭 단자(CK2)에 연결되고 입력부는 상기 출력 노드(Q)에 연결되고 출력부는 상기 전압 단자(VT)에 연결된다. 상기 제4 유지부(284)는 상기 제2 클럭 단자(CK2)에 하이 전압이 수신되면 상기 출력 노드(O)를 상기 로우 전압(VSS)으로 유지시킨다. 상기 제1 내지 제4 유지부들(281, 282, 283, 284)은 한 프레임 중 제m 구간을 제외한 나머지 구간동인 상기 출력 노드(O), 즉 상기 출력 단자(OUT)에 출력되는 제m 게이트 신호(Gm)를 로우 전압(VSS)으로 유지시킨다.
상기 캐리부(290)는 제15 트랜지스터(TR15)를 포함하고, 제어부는 상기 Q 노드(Q)에 연결되고, 입력부는 상기 제1 클럭 단자(CK1)에 연결되고 출력부는 캐리 단자(CR)에 연결된다. 상기 캐리부(290)는 상기 Q 노드(Q)에 하이 전압이 수신되면 상기 캐리 단자(CR)에 하이 전압의 제m 캐리 신호(CRm)를 출력한다.
도 3a는 도 2에 도시된 회로 트랜지스터의 평면도이다. 도 3b는 도 1에 도시된 화소 트랜지스터의 평면도이다. 도 4는 도 1에 도시된 표시 기판의 단면도이다.
도 1, 도 3a 및 도 4를 참조하면, 상기 표시 기판(100A)은 상기 표시 영역(DA) 및 주변 영역(PA)을 가지는 베이스 기판(101)을 포함한다. 상기 베이스 기판(101)의 상기 주변 영역(PA)에는 상기 게이트 구동회로(200)가 배치된다. 상기 게이트 구동회로(200)는 복수의 트랜지스터들(TR1, TR2,..., TR15)로 이루어진 제m 스테이지(SRCm)를 포함한다. 이하에서는 상기 게이트 구동회로(200)를 구성하는 트랜지스터를 회로 트랜지스터(TRC)로 명칭하여 설명한다.
상기 회로 트랜지스터(TRC)는 제1 소스 전극(SEC), 제1 드레인 전극(DEC), 제1 채널부(CHC), 및 제1 게이트 전극(GEC)을 포함하는 탑 게이트 구조를 가진다.
상기 베이스 기판(101)상에는 제1 절연층(120)이 배치되고, 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)은 상기 제1 절연층(120)위에 서로 이격되어 배치된다.
상기 제1 소스 전극(SEC)은 U자가 반복되는 요철 구조를 가질 수 있다. 상기 제1 소스 전극(SEC)을 U자 형으로 형성하면 채널 길이 대 채널 폭의 비(W/L)를 크게 할 수 있으며 이에 따라서 채널을 통해 이동하는 전하의 이동도를 우수하게 하여 트랜지스터의 전기적 특성을 향상시킬 수 있다. 상기 제1 드레인 전극(DEC)은 상기 제1 소스 전극(SEC)에 대응하여 상기 U자가 반복되는 요철 구조를 가질 수 있다.
상기 제1 채널부(CHC)는 상기 제1 소스 전극(SEC)과 제1 드레인 전극(DEC)사이의 이격 영역에서 정의되고, 다결정 실리콘(a-Si)층을 포함한다. 상기 제1 채널부(CHC)의 다결정 실리콘층(a-Si)은 상기 제1 게이트 전극(GEC)과 인접한 프론트 채널(Front Channel)부분(131a)에 형성된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC) 위에는 제2 절연층(140)이 배치된다.
상기 제2 절연층(140)상의 주변영역(PA)에는 상기 표시영역(DA)의 화소전극(PE)과 동일하게 투명한 도전 물질로 형성된 제1 게이트 전극(GEC)이 형성된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)은 상기 제2 절연층(140)에 의해 상기 제1 게이트 전극(GEC)과 절연된다.
도 1, 도 3b 및 도 4를 참조하면, 상기 베이스 기판(101)의 상기 표시 영역(DA)에는 복수의 화소부들이 형성된다. 각 화소부는 데이터 배선(DL)과 게이트 배선(GL)에 연결된 화소 트랜지스터(TRP) 및 상기 화소 트랜지스터(TRP)와 전기적으로 연결된 화소 전극(PE)을 포함한다.
상기 화소 트랜지스터(TRP)는 제2 게이트 전극(DEP), 제2 소스 전극(SEP), 제2 드레인 전극(DEP) 및 제2 채널부(CHP)를 포함하고, 바텀 게이트 구조를 가진다. 바람직하게 상기 화소 트랜지스터(TRP)는 상기 데이터 배선(DL)과 상기 게이트 배선(GL)이 교차하는 영역에 인접하게 배치될 수 있다.
상기 제2 게이트 전극(GEP)은 상기 게이트 배선(GL)으로부터 확장되어 배치된다. 상기 제2 게이트 전극(GEP)위에는 상기 제1 절연층(120)이 배치된다.
상기 제2 소스 전극(SEP) 및 상기 제2 드레인 전극(DEP)은 상기 제2 게이트 전극(GEP)이 형성된 영역에 대응하는 상기 제1 절연층(120)위에 중첩되어 배치된다. 상기 제2 게이트 전극(GEP)은 상기 제1 절연층(120)에 의해 상기 제2 소스 전극(SEP) 및 상기 제2 드레인 전극(DEP)과 절연된다.
상기 제2 소스 전극(SEP)은 상기 데이터 배선(DL)으로부터 확장되고, 상기 제2 드레인 전극(DEP)은 상기 제2 소스 전극(SEP)과 이격되어 상기 제2 채널부(CHP)를 정의한다. 상기 제2 채널부(CHP)는 상기 제2 소스 전극(SEP)과 상기 제2 드레인 전극(DEP)사이의 이격 영역에서 정의되고, 비정질 실리콘(a-Si)층을 포함한다.
상기 제2 소스 전극(SEP) 및 상기 제2 드레인 전극(DEP)위에는 상기 제2 절연층(140)이 배치된다. 상기 제2 절연층(140)에는 상기 제2 드레인 전극(DEP)을 노출시키는 제1 콘택홀(CNT1)이 형성된다.
상기 화소 전극(PE)은 상기 제1 콘택홀(CNT1)을 통해 상기 제2 드레인 전극(DEP)과 전기적으로 연결된다. 상기 화소전극(PE)은 주변영역에 형성된 상기 제1 게이트 전극(GEC)과 동일하게 투명한 도전 물질로 형성된다.
도 5a 내지 도 5f는 도 4에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4 및 도 5a를 참조하면, 상기 베이스 기판(101)위에 제1 금속층을 형성하고, 제1 포토 패턴으로 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴은 상기 표시 영역(DA)에 형성된 게이트 배선(GL) 및 상기 제2 게이트 전극(GEP)을 포함한다.
상기 제1 금속 패턴이 형성된 상기 제1 베이스 기판(101)위에 상기 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)은 무기 절연 물질로 형성될 수 있다.
상기 제1 절연층(120) 위에 비정질 실리콘(a-Si)을 포함하는 반도체층(131), 불순물을 포함하는 저항성 접촉층(132) 및 제2 금속층(135)을 형성한다.
도 4 및 도 5b를 참조하면, 상기 제2 금속층(135)이 형성된 상기 제1 베이스 기판(101) 위에 제2 포토 패턴(PR2)을 형성한다. 상기 제2 포토 패턴(PR2)을 이용하여 상기 표시 영역(DA)에 화소 금속 패턴(SDP)을 형성하고, 상기 주변 영역(PA)에 회로 금속 패턴(SDC)을 형성한다.
상기 제2 포토 패턴(PR2)은 제1 두께를 갖는 제1 패턴(PR21) 및 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 패턴(PR22)을 포함한다. 상기 제1 패턴(PR21)은 상기 제1 소스 전극(SEC), 상기 제1 드레인 전극(DEC), 상기 제2 소스 전극(SEP), 상기 제2 드레인 전극(DEP)이 형성되는 영역에 대응하여 배치되고, 상기 제2 패턴(PR22)은 상기 제1 채널부(CHC) 및 상기 제2 채널부(CHP)가 형성되는 영역에 대응하여 배치된다.
도 4 및 도 5c를 참조하면, 상기 제2 포토 패턴(PR2)을 일부 제거하여 상기 제 1 소스 전극(SEC), 상기 제1 드레인 전극(DEC), 상기 제2 소스 전극(SEP) 및 상기 제2 드레인 전극(DEP)이 형성되는 영역에 대응하여 제3 패턴(PR23)을 형성한다.
상기 제3 패턴(PR23)을 이용하여, 상기 주변 영역(PA)에 형성된 상기 회로 금속 패턴(SDC)을 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)으로 패터닝하고, 상기 표시 영역(DA)에 형성된 상기 화소 금속 패턴(SDP)을 상기 제2 소스 전극(SEP) 및 제2 드레인 전극(DEP)으로 패터닝한다. 이어서, 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)에 의해 노출된 상기 저항성 접촉층(132)을 제거하여 상기 제1 채널부(CHC)의 상기 반도체층(131)을 노출시킨다. 또한, 상기 제2 소스 전극(SEP) 및 상기 제2 드레인 전극(DEP)에 의해 노출된 상기 저항성 접촉층(132)을 제거하여 상기 제2 채널부(CHP)의 상기 반도체층(131)을 노출시킨다. 이후, 상기 제3 패턴(PR23)을 제거한다.
도 4 및 도 5d를 참조하면, 상기 제1 채널부(CHC) 및 상기 제2 채널부(CHP)가 형성된 상기 베이스 기판(101)위에 제2 절연층(140)을 형성하고, 제3 포토 패턴(PR3)을 이용하여 상기 표시 영역(DA)에 상기 제1 콘택홀(CNT1)을 형성한다. 상기 제1 콘택홀(CNT1)은 상기 제2 드레인 전극(DEP)을 노출시킨다. 이후, 제3 포토 패턴(PR3)을 제거한다.
도 4 및 도 5e를 참조하면, 상기 제1 콘택홀(CNT1)이 형성된 상기 베이스 기판(101) 위에 투명 도전층을 형성하고, 제4 포토 패턴(PR4)을 이용하여 상기 주변영역(PA)에 상기 제1 게이트 전극(GEC) 및 상기 표시 영역(DA)에 상기 화소 전극(PE)을 형성한다. 이후, 상기 제4 포토 패턴(PR4)을 제거한다.
도 4 및 도 5f를 참조하면, 상기 베이스 기판(101)의 상부에서 상기 게이트 구동회로(200), 즉 상기 제1 채널부(CHC)가 형성된 상기 주변 영역(PA)에 레이저 광(L)을 조사한다.
상기 투명한 도전 물질로 형성된 상기 제1 게이트 전극(GEC)을 통해 상기 레이저는 상기 제1 채널부(CHC)의 상기 반도체층(131)에 제공되고, 상기 반도체층(131)에 포함된 상기 비정질 실리콘(a-Si)은 부분적으로 결정화된다. 상기 레이저 광(L)이 상기 베이스 기판(101)의 상부에서 조사됨에 따라 상기 제1 채널부(CHC) 중 상기 제1 게이트 전극(GEC)과 인접한 프론트 채널(Front Channel) 부분에 다결정 실리콘층(131a)이 형성된다.
상기 레이저 광(L)을 조사하는 단계는 상기 제1 게이트 전극(GEC)이 형성된 이후의 단계로 한정되지 않고, 비정질 실리콘(a-Si)을 포함하는 상기 반도체층(131)을 형성하는 단계, 불순물을 도핑하여 상기 저항성 접촉층(132)을 형성하는 단계, 제2 금속층을 식각하여 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)을 형성하는 단계 및 상기 제2 절연층(140)을 형성하는 단계에서 모두 가능하다.
일반적으로 바텀 게이트 구조의 채널부는 깊이 방향에 따라서 게이트 전극과 인접한 프론트 채널(Front Channel)부분, 벌크(Bulk) 부분, 소스 및 드레인 전극과 인접한 백 채널(Back Channel) 부분으로 나누어진다. 상기 바텀 게이트 구조의 비정질 트랜지스터에서 결정화를 통해 다결정 실리콘 트랜지스터의 장점을 얻기 위해서는 상기 프론트 채널 부분, 상기 벌크(Bulk) 부분, 및 백 채널 부분 중에서 상기 프론트 채널 부분에 다결정 실리콘층을 형성하는 것이 가장 우수한 특성을 가질 수 있다.
그러나, 상기 베이스 기판(101)의 상부에서 광을 조사하는 탑 노광 방식에 의해서 상기 제1 채널부(CHC)에 레이저를 조사하는 경우, 상기 제1 채널부(CHC)의 백 채널 부분에 다결정 실리콘층이 형성되어, 높은 오프전류 특성(high leakage current) 및 낮은 온전류 특성(low Ion)을 유발시킨다.
이에, 본 실시예와 같이, 투명한 도전 물질을 포함하는 게이트 전극을 소스 전극 및 드레인 전극의 상부에 탑게이트 형태로 형성하고, 베이스 기판의 상부에서 광을 조사하는 탑 노광 방식을 수행함에 따라, 상기 게이트 전극을 통해 채널부의 프론트 채널 부분에 다결정 실리콘층을 형성함으로써 다결정 실리콘 트랜지스터의 장점을 얻을 수 있다.
한편, 상기 표시 영역(DA)에는 레이저가 조사되지 않으므로, 상기 화소 트랜지스터(TRP)의 상기 제2 채널부(CHP)는 비정질 실리콘으로 이루어진다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 표시 기판의 단면도이다.
본 실시예에 따른 표시 기판은 제1 채널부(CHC)의 다결정 실리콘층(a-Si)이 상기 제1 채널부(CHC)의 전체 영역에 형성되는 것을 제외하면 실시예 1에 따른 표시기판과 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 회로 트랜지스터(TRC)는 제1 소스 전극(SEC), 제1 드레인 전극(DEC), 제1 채널부(CHC), 및 제1 게이트 전극(GEC)을 포함하는 탑 게이트 구조를 가진다.
상기 베이스 기판(101)상에는 게이트 절연층(120)이 배치되고, 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)은 상기 게이트 절연층(120)위에 서로 이격되어 배치된다.
상기 제1 채널부(CHC)는 상기 제1 소스 전극(SEC)과 제1 드레인 전극(DEC)사이의 이격 영역에서 정의되고, 다결정 실리콘(a-Si)층을 포함한다. 상기 제1 채널부(CHC)의 다결정 실리콘층(a-Si)은 상기 제1 채널부(CHC)의 전체 영역에 형성된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC) 위에는 제2 절연층(140)이 배치된다.
상기 제2 절연층(140)상의 상기 주변영역(PA)에는 상기 표시영역(DA)의 화소전극(PE)과 동일하게 투명한 도전 물질로 형성된 제1 게이트 전극(GEC)이 형성된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)는 상기 제2 절연층(140)에 의해 상기 제1 게이트 전극(GEC)과 절연된다.
도 7a 내지 도 7c는 도 6에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도이다.
본 실시예에 따른 표시 기판의 제조방법은 상기 제1 채널부(CHC)를 결정화 시키는 단계에서 상기 베이스 기판(101)하부에 반사판(160)을 더 형성하는 것을 제외하면 상기 실시예 1에 따른 표시 기판의 제조 방법과 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 6 및 도 7a를 참조하면, 상기 제1 소스 전극(SEC), 상기 제1 드레인 전극(DEC), 상기 제1 채널부(CHC), 및 상기 제1 게이트 전극(GEC)을 포함하는 상기 회로 트랜지스터(TRC)가 형성된 상기 베이스 기판(101)의 하부에 레이저 파장을 흡수하지 않은 투명한 재질로 만들어진 스테이지(150)를 형성하고, 상기 베이스 기판(101)의 상기 스테이지(150)하부에 곡면을 갖는 형태의 반사판(160)을 배치시킨다.
도 6 및 도 7b를 참조하면, 상기 베이스 기판(101)의 상부에서 상기 게이트 구동회로(200), 즉 상기 제1 채널부(CHC)가 형성된 상기 주변 영역(PA)에 레이저 광(L)을 조사한다.
상기 투명한 도전 물질로 형성된 상기 제1 게이트 전극(GEC)을 통해 상기 레이저는 상기 제1 채널부(CHC)의 상기 반도체층(131)에 제공되고, 상기 반도체층(131)에 포함된 상기 비정질 실리콘(a-Si)은 부분적으로 결정화된다. 상기 레이저 광(L)이 상기 베이스 기판(101)의 상부에서 조사됨에 따라 상기 제1 채널부(CHC) 중 상기 제1 게이트 전극(GEC)과 인접한 프론트 채널(Front Channel) 부분에 다결정 실리콘층이 형성된다.
상기 베이스 기판(101)을 통과한 상기 레이저 광(L)은 상기 베이스 기판(101)의 하부에 배치된 반사판(160)에 의해 배면으로 다시 조사되어 상기 제1 채널부(CHC)의 백 채널(Back Channel)부분도 결정화시킨다. 즉, 제1 채널부(CHC)의 상부 및 하부에 동시에 레이저가 조사됨으로써 상기 제1 채널부(CHC)의 전체 영역에 다결정 실리콘층이 형성된다.
도 7c는 도 7b에 도시된 표시 기판의 채널부의 결정성장 방향에 대해 도시한 단면도이다.
도 6 및 도 7c를 참조하면, 상기 레이저 광(L)이 상기 제1 채널부(CHC)로 조사될 때, 상대적으로 레이저 광(L)이 조사되지 않는 부분인 채널부의 양쪽 측면으로부터 결정이 성장한다. 이 경우, 채널부의 결정 성장 방향과 전자이동방향이 일치하여 높은 전자이동성을 갖는 채널부의 제작이 가능하다.
상기 레이저 광(L)을 조사하는 단계는 상기 제1 게이트 전극(GEC)이 형성된 이후의 단계로 한정되지 않고, 비정질 실리콘(a-Si)을 포함하는 상기 반도체층(131)을 형성하는 단계, 불순물을 도핑하여 상기 저항성 접촉층(132)을 형성하는 단계, 제2 금속층을 식각하여 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)을 형성하는 단계 및 상기 제2 절연층(140)을 형성하는 단계 후 모두 가능하다.
본 실시예와 같이, 투명한 도전 물질을 포함하는 게이트 전극을 소스 전극 및 드레인 전극의 상부에 탑게이트 형태로 형성하고, 베이스 기판의 상부에서 광을 조사하는 탑 노광방식과, 하부에서 반사판에 의해 광이 다시 조사되는 백 노광 방식을 동시에 수행함에 따라, 채널부의 프론트 및 백 채널 부분의 동시 결정화가 가능하고, 결정성장 방향이 전자이동방향과 일치하여 전자이동성이 높은 채널부의 제작이 가능하다.
한편, 상기 표시 영역(DA)에는 레이저가 조사되지 않으므로, 상기 화소 트랜지스터(TRP)의 상기 제2 채널부(CHP)는 비정질 실리콘으로 이루어진다.
실시예 3
도 8은 본 발명의 실시예 3에 따른 표시기판의 회로 트랜지스터의 평면도이다. 도 9는 본 발명의 실시예 3에 따른 표시기판의 단면도이다.
본 실시예에 따른 표시 기판은 상기 베이스 기판(101)상에 게이트 전극이 더 형성되는 것을 제외하면 실시예 1에 따른 표시기판과 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 회로 트랜지스터(TRC)는 상기 베이스 기판(101)상에 형성된 제3 게이트 전극(GECa), 제1 소스 전극(SEC), 제1 드레인 전극(DEC), 제1 채널부(CHC) 및 제1 게이트 전극(GEC)을 포함하는 더블 게이트 구조를 가진다.
상기 제3 게이트 전극(GECa)은 상기 베이스 기판(101)상에 배치되고, 상기 제3 게이트 전극(GECa)위에는 제1 절연층(120)이 배치된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)은 상기 제3 게이트 전극(GECa)이 형성된 영역에 대응하는 상기 제1 절연층(120)위에 중첩되어 배치된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)은 상기 제1 절연층(120)에 의해 상기 제3 게이트 전극(GEC)과 절연된다.
상기 제1 채널부(CHC)는 상기 제1 소스 전극(SEC)과 제1 드레인 전극(DEC)사이의 이격 영역에서 정의되고, 다결정 실리콘(a-Si)층을 포함한다. 상기 제1 채널부(CHC)의 다결정 실리콘층(a-Si)은 상기 제1 게이트 전극(GEC)과 인접한 프론트 채널(Front Channel)부분(131a)에 형성된다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC) 위에는 제2 절연층(140)이 배치된다.
상기 제2 절연층(140)상의 상기 주변영역(PA)에는 상기 표시영역(DA)의 화소전극(PE)과 동일하게 투명한 도전 물질로 형성된 상기 제1 게이트 전극(GEC)이 형성된다. 상기 제1 게이트 전극(GEC)은 제2 콘택홀(CNT2)을 통하여 상기 베이스 기판(101)상에 형성된 제3 게이트 전극(GECa)과 접촉한다.
상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)는 상기 제2 절연층(140)에 의해 상기 제1 게이트 전극(GEC)과 절연된다.
도 10a 내지 도 10f 는 도 9에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
본 실시예에 따른 표시 기판의 제조방법은 상기 베이스 기판(101)상에 게이트 전극이 더 형성되는 것을 제외하면 실시예 1에 따른 표시기판과 실질적으로 동일하므로 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 9 및 도 10a를 참조하면, 상기 베이스 기판(101)위에 제1 금속층을 형성하고, 제1 포토 패턴으로 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴은 상기 주변 영역(PA)에 형성된 상기 제3 게이트 전극(GECa)을 포함하고, 상기 표시 영역(DA)에 형성된 게이트 배선(GL) 및 상기 제2 게이트 전극(GEP)을 포함한다.
상기 제1 금속 패턴이 형성된 상기 베이스 기판(101)위에 상기 제1 절연층(120)을 형성한다. 상기 제1 절연층(120)위에 비정질 실리콘(a-Si)을 포함하는 반도체층(131), 불순물을 포함하는 저항성 접촉층(132) 및 제2 금속층(135)을 형성한다.
도 9 및 도 10b를 참조하면, 상기 제2 금속층(135)이 형성된 상기 베이스 기판(101)위에 제2 포토 패턴(PR2)을 형성하고, 이를 이용하여 상기 주변 영역(PA)에 회로 금속 패턴(SDC)을 형성하고, 상기 표시 영역(DA)에 화소 금속 패턴(SDP)를 형성한다.
도 9 및 도 10c를 참조하면, 상기 제2 포토 패턴(PR2)의 일부를 제거하여 제3 패턴(PR23)을 이용하여 상기 제1 소스 전극(SEC), 상기 제1 드레인 전극(DEC), 상기 제2 소스 전극(SEC) 및 상기 제2 드레인 전극(DEP)을 형성한다. 또한, 상기 제1 채널부(CHC) 및 상기 제2 채널부(CHP)의 상기 반도체층(131)을 노출시킨다.
도 9 및 도 10d를 참조하면, 상기 제1 채널부(CHC) 및 상기 제2 채널부(CHP)가 형성된 상기 베이스 기판(101)위에 제2 절연층(140)을 형성하고, 제3 포토 패턴(PR3)을 이용하여 상기 주변영역(PA)에 제2 콘택홀(CNT2)을 형성하고, 상기 표시 영역(DA)에 상기 제1 콘택홀(CNT1)을 형성한다. 상기 제2 콘택홀(CNT2)은 제3 게이트 전극(GECa)을 노출시키고, 상기 제1 콘택홀(CNT1)은 상기 제2 드레인 전극(DEP)을 노출시킨다.
도 9 및 도 10e를 참조하면, 상기 제1 콘택홀(CNT1) 및 상기 제2 콘택홀(CNT2)이 형성된 상기 베이스 기판(101)상에 투명 도전층을 형성하고, 제4 포토 패턴(PR4)을 이용하여 상기 주변 영역(PA)에 상기 제3 게이트 전극(GECa)과 대응하는 위치에 제1 게이트 전극(GEC)을 형성하고, 상기 표시 영역(DA)에 화소 전극(PE)을 형성한다.
도 9 및 도 10f를 참조하면, 상기 베이스 기판(101)의 상부에서 상기 게이트 구동회로(200), 즉 상기 제1 채널부(CHC)가 형성된 상기 주변 영역(PA)에 레이저 광(L)을 조사한다.
상기 투명한 도전 물질로 형성된 상기 제1 게이트 전극(GEC)을 통해 상기 레이저는 상기 제1 채널부(CHC)의 상기 반도체층(131)에 제공되고, 상기 반도체층(131)에 포함된 상기 비정질 실리콘(a-Si)은 부분적으로 결정화된다. 상기 레이저 광(L)이 상기 베이스 기판(101)의 상부에서 조사됨에 따라 상기 제1 채널부(CHC) 중 상기 제1 게이트 전극(GEC)과 인접한 프론트 채널(Front Channel) 부분에 다결정 실리콘층(131a)이 형성된다.
상기 레이저 광(L)을 조사하는 단계는 상기 제1 게이트 전극(GEC)이 형성된 이후의 단계로 한정되지 않고, 비정질 실리콘(a-Si)을 포함하는 상기 반도체층(131)을 형성하는 단계, 불순물을 도핑하여 상기 저항성 접촉층(132)을 형성하는 단계, 제2 금속층을 식각하여 상기 제1 소스 전극(SEC) 및 상기 제1 드레인 전극(DEC)을 형성하는 단계 및 상기 제2 절연층(140)을 형성하는 단계 후 모두 가능하다.
본 실시예와 같이, 투명한 도전 물질을 포함하는 게이트 전극을 소스 전극 및 드레인 전극의 상부에 탑게이트 형태로 배치하고, 베이스 기판상에 게이트 전극을 더 형성하는 더블 게이트 구조를 형성한다. 또한, 상기 베이스 기판의 상부에서 광을 조사하는 탑 노광 방식을 수행함에 따라, 상기 게이트 전극을 통해 채널부의 프론트 채널 부분에 다결정 실리콘층을 형성함으로써 다결정 실리콘 트랜지스터의 장점을 얻을 수 있다.
한편, 상기 표시 영역(DA)에는 레이저가 조사되지 않으므로, 상기 화소 트랜지스터(TRP)의 상기 제2 채널부(CHP)는 비정질 실리콘으로 이루어진다.
100: 표시 패널 200, 300: 게이트 구동회로
SRCm: 제m 스테이지 SRCm-1: 제m-1 스테이지
400: 소스 구동회로 500: 인쇄회로기판
TFP: 화소 트랜지스터 TRC: 회로 트랜지스터
131: 반도체층 131a, 131b: 다결정 실리콘층
132: 저항성 접촉층 CHC: 제1 채널부
CHP: 제2 채널부 P: 화소부

Claims (20)

  1. 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
    상기 베이스 기판상에 형성된 제1 절연층;
    상기 표시 영역에 배치되며, 상기 제1 절연층이 형성된 상기 베이스 기판 상부에 투명한 도전 물질로 형성된 화소 전극 및 게이트 배선, 데이터 배선 및 상기 화소 전극과 전기적으로 연결되는 화소 트랜지스터를 포함하는 화소부; 및
    상기 주변 영역에 배치되어 상기 화소부를 구동하고, 상기 제1 절연층이 형성된 상기 베이스 기판 상에 형성되며 다결정 실리콘층을 포함하는 제1 채널층, 상기 제1 채널층 상에 서로 이격되며 형성된 제1 소스 전극 및 제1 드레인 전극, 및 상기 제1 소스 전극 및 제1 드레인 전극 상부에 상기 제1 채널층에 대응하도록 상기 투명한 도전 물질로 형성된 제1 게이트 전극을 포함하는 회로 트랜지스터를 포함하는 회로부를 포함하고,
    상기 화소 트랜지스터는
    상기 게이트 배선과 연결되며 상기 베이스 기판과 상기 제1 절연층 사이에 형성된 화소 게이트 전극;
    상기 제1 절연층 상에 배치되어 비정질 실리콘을 포함하는 화소 채널층; 및
    상기 화소 채널층 상에 서로 이격되며 형성된 화소 소스 전극 및 화소 드레인 전극을 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 투명한 도전 물질은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)를 포함하는 것을 특징으로 하는 표시기판.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 회로 트랜지스터는 상기 제1 게이트 전극에 대응되도록, 상기 제1 절연층과 상기 베이스 기판 사이에 형성된 제3 게이트 전극을 더 포함하는 표시 기판.
  6. 제5항에 있어서, 상기 제3 게이트 전극은 금속물질을 포함하는 것을 특징으로 하는 표시기판.
  7. 제1항에 있어서, 상기 회로부는 상기 게이트 배선에 게이트 신호를 제공하는 게이트 구동회로인 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 다결정 실리콘층은 상기 제1 채널층의 상기 제1 게이트 전극과 인접한 부분에 형성된 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 다결정 실리콘층은 상기 제1 채널층의 전체 영역에 형성된 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 베이스 기판은 투명한 재질을 포함하는 것을 특징으로 하는 표시 기판.
  11. 제9항에 있어서, 상기 다결정 실리콘층은 양 끝단으로부터 중앙부로결정이 성장하여 형성되는 것을 특징으로 하는 표시 기판.
  12. 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판상의 상기 표시 영역 내에 화소 게이트 전극을 형성하는 단계;
    상기 베이스 기판 상에 제1 절연층 및 비정질 실리콘을 포함하는 반도체층을 형성하는 단계;
    포토 패턴을 이용하여 상기 주변영역에 회로 금속 패턴 및 상기 표시영역에 화소 금속패턴을 형성하는 단계;
    상기 회로 금속패턴을 패터닝하여 제1 채널층, 제1 소스 전극 및 제1 드레인 전극을 형성하고, 상기 화소 금속패턴을 패터닝하여 화소 채널층, 화소 소스 전극 및 화소 드레인 전극을 형성하는 단계;
    상기 제1 소스 전극 및 상기 제1 드레인 전극의 상부, 및 상기 화소 금속패턴의 상부에 투명한 도전물질로 형성된 제1 게이트 전극 및 화소전극을 각각 형성하는 단계; 및
    상기 제1 채널층을 노광하여 다결정 실리콘층을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 다결정 실리콘층을 형성하는 단계는, 상기 베이스 기판의 상부에서 광을 조사하는 프론트(Front) 노광 방식을 이용하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 다결정 실리콘층은 상기 프론트(Front) 노광 방식에 의해 상기 제1 채널층의 상기 제1 게이트 전극과 인접한 부분에 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제13항에 있어서, 상기 다결정 실리콘층을 형성하는 단계는, 상기 프론트(Front) 노광 방식과, 상기 베이스 기판의 하부에 반사판을 배치하여 상기 베이스 기판의 상부에서 조사된 광이 상기 반사판에 의해 반사되어 상기 베이스 기판의 하부로부터 반사광이 조사되는 백(Back) 노광 방식을 동시에 이용하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 베이스 기판은 투명한 재질을 포함하는 것을 특징으로 하는 표시기판의 제조방법.
  17. 제15항에 있어서, 상기 다결정 실리콘층은 상기 프론트(Front) 노광 방식 및 백(Back) 노광 방식에 의해 상기 제1 채널층의 전체 영역에 형성된 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제17항에 있어서, 상기 다결정 실리콘층은 상기 제1 채널층 내에서 양 끝단으로부터 중앙부로 결정이 성장하여 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 삭제
  20. 제12항에 있어서, 상기 제1 절연층 및 반도체층을 형성하는 단계 이전에, 상기 제1 게이트 전극과 대응되도록, 상기 베이스 기판상에 제3 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
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