KR100692672B1 - 액정 표시 소자의 제조방법 - Google Patents
액정 표시 소자의 제조방법Info
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Abstract
본 발명은 기존의 비정질 실리콘-TFT의 생산라인을 그대로 사용하면서, 9개의 마스크 공정만을 이용하여 동일 기판에 셀 어레이와 주변영역의 폴리실리콘-TFT를 제조할 수 있는 액정 표시 소자의 제조방법을 제공한다.
본 발명에서는 셀 어레이의 N 채널 TFT는 바텀 게이트형으로 형성하고, 주변회로의 N 채널 및 P 채널 TFT는 코플라나형으로 형성하여, 주변회로와 셀 어레이를 동일 기판 상에 형성한다. 여기서, N채널 및 P 채널 TFT는 폴리실리콘-TFT로 형성한다.
Description
본 발명은 액정 표시 소자의 제조방법에 관한 것으로, 특히 폴리실리콘-TFT를 이용하여 셀 어레이와 주변회로를 동일 기판에 형성할 수 있는 액정 표시 소자의 제조방법에 관한 것이다.
일반적으로, 폴리실리콘-박막 트랜지스터(Polysilicon-Thin Film Transistor : 이하, Poly-TFT)는 엑시머 레이저(excimer laser) 어닐링으로 비정질 실리콘막을 결정화시킴으로서 폴리실리콘막을 형성한다. 이러한 폴리실리콘-TFT를 이용하게 되면, 셀 어레이와 주변회로를 동일 기판에 형성하는 것이 가능하다. 이때, 셀 어레이에는 N+ 폴리실리콘-TFT가 형성되고, 주변회로에는 N+ 폴리실리콘-TFT와 P+ 폴리실리콘 TFT의 CMOS 회로가 형성된다.
그러나, 상기한 폴리실리콘 TFT는 비정질 실리콘-TFT와는 달리 코플라나 구조를 적용하기 때문에, 기존의 비정질 실리콘-TFT의 생산라인과는 다른 생산라인이 요구된다. 또한, 셀 어레이에서 폴리실리콘-TFT의 누설전류를 감소시키기 위하여, 게이트 오프셋 및 저농도 드레인(Lightly Doped Drain; LDD) 구조가 요구되어, 적어도 10 내지 12개의 마스크 공정이 진행되므로, 공정이 복잡할 뿐만 아니라 소자의 재현성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 기존의 비정질 실리콘-TFT의 생산라인을 그대로 사용하면서, 9개의 마스크 공정만을 이용하여 동일 기판에 셀 어레이와 주변영역의 폴리실리콘-TFT를 제조할 수 있는 액정 표시 소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 액정 표시 소자는 다음과 같이 제조한다. 먼저, 주변회로와 셀 어레이 영역 각각 정의된 절연기판을 제공하고, 셀 어레이 영역의 기판 상에 제 1 게이트를 형성한 다음 기판 전면에 제 1 절연막을 형성한다. 그리고 나서, 제 1 게이트에 대응하는 제 1 절연막 상에 제 1 액티브층을 형성함과 동시에, 주변회로 영역의 제 1 절연막 상에 제 2 및 제 3 액티브층을 형성하고, 제 1 액티브층 상에 에치스톱퍼를 형성함과 동시에 제 2 및 제 3 액티브층 상에 게이트 절연막이 개재된 각각의 제 2 및 제 3 게이트를 형성한다. 그 후, 제 1 및 제 2 액티브층으로 N+ 불순물 이온을 주입하고, 제 3 액티브층으로 P+ 불순물이온을 주입한다. 그런 다음, 기판 전면에 제 2 절연막을 형성하고, 제 2 절연막을 식각하여 셀 어레이 영역을 노출시킴과 동시에, 주변회로 영역에 제 2 및 제 3 액티브층의 양 측을 각각 노출시키는 콘택홀을 형성한다. 셀 어레이 영역에 상기 제 1 액티브층과 콘택하는 제 1 소오스 및 드레인을 형성하여 바텀형의 N 채널 TFT를 형성함과 동시에, 주변회로 영역에 상기 콘택홀을 통하여 제 2 및 제 3 액티브층과 각각 콘택하는 제 2 소오스 및 드레인을 형성하여, 코플라나형의 N채널 및 P 채널 TFT를 형성한다. 그런 다음, 기판 전면에 제 3 절연막을 형성하고, 제 3 절연막을 식각하여 셀 어레이 영역의 소오스를 노출시키는 콘택홀을 형성한 후, 셀 어레이 영역에 콘택홀을 통하여 소오스와 콘택하는 화소전극을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 액정 표시 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 어레이 영역(A) 및 주변회로 영역(B)이 정의된 투명한 절연기판(10) 상에 버퍼층(11)을 형성하고, 버퍼층(11) 상에 게이트용 제 1 금속막을 증착한다. 제 1 금속막 상에 제 1 마스크 패턴(미도시)를 형성하고, 제 1 마스크 패턴을 식각 마스크로 하여 상기 제 1 금속막을 식각하여, 셀 어레이 영역(A)의 버퍼층(11)상에 제 1 게이트(12)를 형성한다. 그런 다음, 공지된 방법으로 제 1 마스크 패턴을 제거하고, 기판 전면에 셀 어레이 영역(A)의 게이트 절연막으로서 작용하는 제 1 절연막(13)을 증착한다. 제 1 절연막(13) 상부에 비정질 실리콘막을 증착하고, 탈수소화 및 엑시머 레이저 어닐링을 진행하여 상기 비정질 실리콘막을 결정화시켜 폴리실리콘막(14)을 형성한다.
도 1b를 참조하면, 폴리실리콘막(14) 상에 제 2 마스크 패턴(미도시)을 형성한다. 제 2 마스크 패턴을 식각 마스크로 하여 폴리실리콘막(14)을 식각하여, 셀 어레이 영역(A)의 제 1 절연막(13) 상에 게이트(12)에 대응하는 제 1 액티브층(15a)을 형성함과 동시에, 주변회로 영역(B)의 제 1 절연막(13) 상에 제 2 및 제 3 액티브층(15b, 15c)을 형성한다. 그런 다음, 공지된 방법으로 제 2 마스크 패턴을 제거하고, 기판 전면에 에치스톱퍼용 제 2 절연막과 게이트용 제 2 금속막을 증착한다. 여기서, 제 2 절연막은 50 내지 1,000nm의 두께로 형성한다. 상기 제 2 금속막 상에 제 3 마스크 패턴을 형성하고, 상기 제 2 마스크 패턴을 식각 마스크로 하여 상기 제 2 금속막 및 제 2 절연막을 식각하여, 셀 어레이 영역(A)의 제 1 액티브층(15a) 상에 에치스톱퍼(16a)를 형성함과 동시에, 주변회로 영역(B)의 제 2 및 제 3 액티브층(15b, 15c)상에 게이트 절연막(16b, 16c)이 각각 개재된 제 2 및 제 3 게이트(17b, 17c)를 형성한다. 그런 다음, 공지된 방법으로 제 3 마스크 패턴을 제거한다.
그리고 나서, 도 1b에 도시된 바와 같이, 주변회로 영역(B)의 P채널 TFT 영역을 마스킹함과 더불어 셀 어레이 영역(A)과 주변회로 영역(B)의 N채널 TFT 영역이 노출되도록 제 4 마스크 패턴(13)을 형성한다. 그런 다음, 노출된 N채널 TFT 영역의 제 1 및 제 2 액티브층(15a, 15b)으로 N+ 불순물 이온을 주입한다.
도 1c를 참조하면, 공지된 방법으로 제 4 마스크 패턴(18)을 제거하고, 셀 어레이 영역 및 주변회로 영역(A, B)의 N채널 TFT 영역을 마스킹함과 더불어 주변회로 영역(B)의 P채널 TFT영역이 노출되도록 제 5 마스크 패턴(미도시)을 형성한다. 그런 다음, 노출된 P채널 TFT 영역의 제 3 액티브층(15c)으로 P+ 불순물 이온을 주입하고, 공지된 방법으로 상기 제 5 마스크 패턴을 제거한다. 기판 전면에 제 3 절연막(19)을 형성하고, 제 3 절연막(19) 상에 제 6 마스크 패턴(미도시)을 형성한다. 제 6 마스크 패턴을 식각 마스크로 하여 제 3 절연막(19)을 식각하여, 셀 어레이 영역(A)을 노출시킴과 동시에 주변회로 영역(B)의 제 2 및 제 3 액티브층(15b, 15c)의 양 측을 각각 노출시키는 콘택홀을 형성한다.
그 후, 공지된 방법으로 제 6 마스크 패턴을 제거하고, 상기 콘택홀에 매립되도록 기판 전면에 소오스 및 드레인용 제 3 금속막을 증착한 다음, 상기 제 3 금속막 상에 제 7 마스크 패턴을 형성한다. 상기 제 7 마스크 패턴을 식각 마스크로 하여 상기 제 3 금속막을 식각하여, 셀 어레이 영역(A) 및 주변회로 영역(B)에 소오스 및 드레인(20a-1, 20a-2, 20b-1, 20b-2, 20b-3)을 각각 형성하여, 셀 어레이 영역(A)에 바텀(bottom) 게이트형 N채널 TFT를 형성함과 동시에 주변회로 영역(B)에 코플라나(coplanar)형 N채널 및 P채널 TFT를 각각 형성한다. 그리고 나서, 공지된 방법으로 제 7 마스크 패턴을 제거한다.
도 1d를 참조하면, 기판 전면에 제 4 절연막(21)을 형성한다 이때, 제 4 절연막은 SiNx, SiOx, SiONx, TaOx막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성하거나, 저유전 상수를 가지는 레진을 스핀 코팅 방식으로 코팅하여 크로스 토크(cross talk) 및 기생용량을 감소시킨다. 그런 다음, 제 4 절연막(21) 상에 제 8 마스크 패턴을 형성하고, 제 8 마스크 패턴을 식각 마스크로 하여 셀 어레이 영역(A)의 소오스(20a-2)의 일부가 노출되도록 제 4 절연막(21)을 식각하여 콘택홀을 형성한다. 그 후, 공지된 방법으로 제 8 마스크 패턴을 제거하여, 상기 콘택홀에 매립되도록 제 4 절연막(21) 상에 ITO막을 증착한다. 상기 ITO막 상에 제 9 마스크 패턴을 제거하고, 상기 제 9 마스크 패턴을 식각 마스크로 하여 ITO막을 식각하여 셀 어레이 영역(A)에 화소전극(22)을 형성한다. 그런 다음, 공지된 방법으로 상기 제 9 마스크 패턴을 제거한다.
상기한 본 발명에 의하면, 셀 어레이 영역의 N채널 TFT는 바텀 게이트형으로 형성하고, 주변회로 영역의 N 채널 및 P채널 TFT는 코플라나형으로 형성한다. 이에 따라, 셀 어레이의 N채널 TFT의 에치스톱퍼와 주변회로 영역의 TFT의 게이트를 동시에 형성할 수 있으므로, 9개의 마스크 패턴이 요구되어 공정이 단순해진다. 또한, 셀 어레이에 바텀형 TFT를 적용하기 때문에 누설전류가 감소되고, 주변회로에 적용된 코플라나형 TFT에 의해 고주파 구동이 가능하다.
또한, 주변회로와 셀 어레이가 동일 기판에 형성되기 때문에, 셀 어레이 기판과 주변회로 사이의 접착 공정이 요구되지 않을 뿐만 아니라, 종래의 비정질 실리콘 TFT 공정을 그대로 적용할 수 있으므로, 새로운 생산라인이 요구되지 않으므로, 결국 제조비용이 절감된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 액정 표시 소자의 제조방법을 설명하기 위한 단면도.
[도면의 주요 부분에 대한 부호의 설명]
10 : 절연기판 11 : 버퍼층
12, 17b, 17c : 게이트
13, 19, 21 : 절연막 14 : 폴리실리콘막
15a, 15b, 15c : 액티브층
16b, 16c : 게이트 절연막 16a : 에치스톱퍼
18 : 마스크 패턴
20a-1, 20a-2, 20b-1, 20b-2, 20b-3 : 소오스 및 드레인
22 : 화소전극
Claims (7)
- N 채널 및 P 채널 TFT로 이루어진 CMOS TFT 부가 구비된 주변회로와 N 채널 TFT가 구비된 셀 어레이를 동일 기판 상에 형성하는 액정 표시 소자의 제조방법으로서,상기 주변회로와 셀 어레이 영역 각각 정의된 절연기판을 제공하는 단계;상기 셀 어레이 영역의 기판 상에 제 1 게이트를 형성하는 단계;상기 기판 전면에 제 1 절연막을 형성하는 단계;상기 제 1 게이트에 대응하는 제 1 절연막 상에 제 1 액티브층을 형성함과 동시에, 상기 주변회로 영역의 제 1 절연막 상에 제 2 및 제 3 액티브층을 형성하는 단계;상기 제 1 액티브층 상에 에치스톱퍼를 형성함과 동시에 상기 제 2 및 제 3 액티브층 상에 게이트 절연막이 개재된 각각의 제 2 및 제 3 게이트를 형성하는 단계;상기 제 1 및 제 2 액티브층으로 N+ 불순물 이온을 주입하는 단계;상기 제 3 액티브층으로 P+ 불순물이온을 주입하는 단계;상기 기판 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 식각하여 상기 셀 어레이 영역을 노출시킴과 동시에, 상기 주변회로 영역에 제 2 및 제 3 액티브층의 양 측을 각각 노출시키는 콘택홀을 형성하는 단계;상기 셀 어레이 영역에 상기 제 1 액티브층과 콘택하는 제 1 소오스 및 드레인을 형성하여 바텀형의 상기 N 채널 TFT를 형성함과 동시에, 상기 주변회로 영역에 상기 콘택홀을 통하여 상기 제 2 및 제 3 액티브층과 각각 콘택하는 제 2 소오스 및 드레인을 형성하여, 코플라나형의 N채널 및 P채널 TFT를 형성하는 단계;상기 기판 전면에 제 3 절연막을 형성하는 단계;상기 제 3 절연막을 식각하여 상기 셀 어레이 영역의 소오스를 노출시키는 콘택홀을 형성하는 단계; 및,상기 셀 어레이 영역에 상기 콘택홀을 통하여 상기 소오스와 콘택하는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 내지 제 3 액티브층을 형성하는 단계는상기 제 1 절연막 상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막을 결정화시켜 폴리실리콘막을 형성하는 단계; 및,상기 폴리실리콘막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 2 항에 있어서, 상기 결정화는 엑시머 레이저 어닐링으로 진행하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 1 항에 있어서, 에치스톱퍼 및 제 2 및 제 3 게이트를 형성하는 단계는상기 제 1 내지 제 3 액티브층이 형성된 상기 기판 전면에 에치스톱퍼용 절연막과 게이트용 금속막을 증착하는 단계; 및상기 금속막 및 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 4 항에 있어서, 상기 에치스톱퍼용 절연막은 50 내지 1,000nm의 두께로 형성하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 1 항에 있어서, 제 3 절연막은 SiNx, SiOx, SiONx, TaOx막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 레진으로 형성하는 것을 특징으로 하는 액정 표시 소자의 제조방법.
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| KR1019980034234A KR100692672B1 (ko) | 1998-08-24 | 1998-08-24 | 액정 표시 소자의 제조방법 |
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|---|---|
| KR20000014690A KR20000014690A (ko) | 2000-03-15 |
| KR100692672B1 true KR100692672B1 (ko) | 2008-11-19 |
Family
ID=19548050
Family Applications (1)
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| KR1019980034234A KR100692672B1 (ko) | 1998-08-24 | 1998-08-24 | 액정 표시 소자의 제조방법 |
Country Status (1)
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| KR101688074B1 (ko) | 2010-01-27 | 2016-12-21 | 삼성디스플레이 주식회사 | 표시기판 및 이의 제조방법 |
Citations (3)
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|---|---|---|---|---|
| JPH05299653A (ja) * | 1991-04-05 | 1993-11-12 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| JPH0784285A (ja) * | 1993-09-14 | 1995-03-31 | Toshiba Corp | 液晶表示装置 |
| KR950033613A (ko) * | 1994-05-10 | 1995-12-26 | 이헌조 | 티에프티-엘씨디(tft-lcd) 및 그 제조방법 |
-
1998
- 1998-08-24 KR KR1019980034234A patent/KR100692672B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299653A (ja) * | 1991-04-05 | 1993-11-12 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
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| KR20000014690A (ko) | 2000-03-15 |
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