KR100916108B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 개구율 및 투과율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명은 기판 상에 형성되는 액티브층과; 상기 액티브층과 중첩되는 게이트 전극과; 상기 게이트 전극과 액티브층 사이와 상기 게이트 전극 상에 형성되는 다수의 절연막과; 상기 다수의 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀과; 상기 관통홀의 폭보다 좁은 선폭을 갖고 상기 액티브층과 접촉되는 소스전극 및 드레인 전극을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1은 종래의 폴리 실리콘형 액정표시패널의 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ"선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 도시한 Ⅱ-Ⅱ"선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 액티브층을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기 판의 제조방법 중 게이트 금속층을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8c는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 소스 접촉홀, 드레인 접촉홀, 소스전극 및 드레인 전극을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9c는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 보호막 및 화소전극을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도.
도 10은 컨택홀의 크기를 8*8, 9*9, 10*10로 넓혀가며 실험한 결과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1,101 : 하부기판 2,102 : 버퍼막
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 12,112 : 게이트절연막
14,114 : 액티브층 16,18,116,118 : 층간절연막
20,120 : 보호막 22,122 : 화소전극
본 발명은 폴리 실리콘을 이용한 액정표시패널의 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 접촉홀 오픈 불량을 방지하여 투과율 및 개구율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 유전이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. 액정표시패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 할당된 영역에 액정셀들이 위치하게 된다. 이 액정표시패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막 트랜지스터의 게이트 단자는 화소전압 신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트 라인들 중 어느 하나에 접속된다. 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트 라인들에 순차적으로 공급하여 액정표시패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트 라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터 라인들 각각에 비디오신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전 계에 의해 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치에 이용되는 박막 트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스형 액정표시장치는 아몰퍼스 실리콘층이 비교적 균일성이 좋고 특성이 안정된 장점을 가지고 있으나, 전하이동도가 작아 화소밀도를 향상시키기 어려운 단점을 가진다. 이와 달리, 폴리 실리콘형 액정표시장치는 폴리 실리콘층이 전하이동도가 높음에 따라 화소밀도를 증가시키는데 유리한 장점을 가진다. 또한 상대적으로 빠른 응답속도를 요하는 구동회로들을 액정표시패널 상에 실장하여 제조단가를 낮출 수 있는 장점을 가진다.
도 1은 종래 폴리 실리콘형 액정표시패널의 박막 트랜지스터 어레이 기판의 일부분을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ"선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 종래 폴리 실리콘형 박막 트랜지스터 어레이 기판은 하부기판(1)과, 상기 하부기판(1) 위에 게이트 라인(도시하지 않음)과 데이터 라인(26)의 교차부에 형성되는 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극(10)과 접촉되는 화소전극(22)을 구비한다.
박막 트랜지스터는 버퍼막(2) 상에 형성되는 액티브층(14)과, 게이트 절연막(12) 상에 형성되는 게이트 전극(6)과, 게이트 전극(6)을 사이에 두고 양측에 형성되는 소스 및 드레인전극(8,10)을 구비한다.
액티브층(14)은 버퍼막(2)을 사이에 두고 하부기판(1) 상에 폴리 실리콘으로 형성된다. 게이트 전극(6)은 게이트 절연막(12)을 사이에 두고 액티브층(14)과 중첩되게 형성된다. 소스 전극(8) 및 드레인 전극(10)은 층간 절연막(16)을 사이에 두고 게이트 전극(6)과 절연되게 형성되며, 층간 절연막(16)과 게이트 절연막(12)을 관통하여 형성된 소스 접촉홀(4S) 및 드레인 접촉홀(4D)을 통해 액티브층(14)의 소스영역(14S) 및 드레인영역(14D)과 각각 접촉하게 된다. 소스/드레인 접촉홀 (4S,4D)은 탑(top)의 선폭(D1)보다 보텀(bottom)의 선폭(D2)이 상대적으로 작게 형성된다.
화소전극(22)은 소스 및 드레인전극(8,10)을 덮도록 형성되는 보호막(20) 상에 투명전도성 물질로 형성되고, 보호막(20)을 관통하는 화소 접촉홀(24)을 통해 드레인 전극(10)과 접속된다.
도 3a 내지 도 3f는 도 1에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이다.
먼저, 하부기판(1) 상에 SiO2 등의 절연물질로 이루어진 버퍼막(2)이 증착된 다음, 그 위에 아몰퍼스 실리콘막이 증착된다. 이어서, 아몰퍼스 실리콘막이 레이저 등에 의해 결정화되어 폴리 실리콘막이 되고, 그 폴리 실리콘막이 패터닝됨으로써 도 3a에 도시된 바와 같이 액티브층(14)이 형성된다.
액티브층(14)이 형성된 버퍼막(2) 위에 게이트 절연막(12)을 전면 증착되고, 그 위에 게이트 금속층이 증착된다. 그리고, 게이트 금속층이 패터닝됨으로써 도 3b에 도시된 바와 같이 게이트 전극(6)이 형성된다.
이 후, 게이트 전극(6)을 이용한 셀프 얼라인방법으로 불순물 주입 및 주입된 불순물을 활성화시켜 소스영역(14S), 드레인영역(14D) 및 채널영역(14C)이 형성된다. 소스 및 드레인영역(14S,14D)은 노출된 활성층의 양측에 n+ 또는 p+이온을 주입하고 레이저빔 등을 조사하여 불순물을 활성화시켜 형성된다.
게이트전극(6)이 형성된 게이트 절연막(12) 상에 도 3c에 도시된 바와 같이 층간 절연막(16)이 전면 증착되고 패터닝되어 층간 절연막(16)과 게이트 절연막(12)을 관통하는 소스 접촉홀(4S) 및 드레인 접촉홀(4D)이 형성된다.
그 다음, 소스/드레인 금속층이 증착되고 패터닝되어 도 3d에 도시된 바와 같이 데이터 라인(26)과 소스 전극(8) 및 드레인 전극(10)이 형성된다. 여기서, 소스 전극(8) 및 드레인 전극(10) 각각은 소스 접촉홀(4S) 및 드레인 접촉홀(4D)을 통해 액티브층(14)의 소스영역(14S) 및 드레인 영역(14D)과 접촉하게 된다.
이러한 데이터 라인(26)과 소스 및 드레인 전극(8,10)이 형성된 층간 절연막(16) 위에 도 3e에 도시된 바와 같이 보호막(20)이 전면 증착되고 패터닝되어 드레인 전극(10)을 노출시키는 화소 접촉홀(24)이 형성된다.
그리고, 보호막(38) 위에 투명도전물질이 증착되고 패터닝되어 도 3f에 도시된 바와 같이 드레인 전극(10)과 접속되는 화소전극(22)이 형성된다.
이와 같은 종래 폴리 실리콘형 액정표시패널의 박막 트랜지스터 어레이 기판 및 그 제조방법은 소스/드레인 전극이 접촉홀을 덮도록 형성된다. 이 경우, 접촉홀의 탑(top) 부분이 보텀(bottom) 부분보다 넓어지게 되는 공정편차(CD loss)를 고려하여 소스/드레인 전극 면적을 더 넓게 가져갈 수 밖에 없었다.
소스/드레인 전극 면적이 넓어지는 경우 소스 전극과 드레인 전극간에 쇼트(short)에 의한 불량이 발생하게 된다. 이러한 소스 전극 및 드레인 전극 간에 쇼트(short)를 방지하기 위해서 소스전극과 드레인 전극간에 일정거리 이상의 확보를 위하여 소스/드레인 전극 면적이 감소하게 되고 이에 따라 접촉홀도 미세화 되고 있다.
이 결과, 접촉홀의 미세화로 인하여 접촉홀 오픈 불량이 발생하게 된다. 이 경우, 액티브층과 소스/드레인 전극의 접촉이 이루어지지 않아 포인트 디펙트(point defect) 불량이 발생하여 액정셀이 구동되지 않는 문제가 발생한다. 나아가 고정세화가 어렵게 된다.
또한, 소스/드레인 전극 면적이 넓어짐에따라 블랙 매트릭스의 크기가 넓어지게됨으로써 개구율이 작아지게 되는 문제가 발생한다.
따라서, 본 발명의 목적은 접촉홀 크기를 넓혀 접촉홀 오픈 불량을 방지함으로써 개구율 및 투과율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성되는 액티브층과; 상기 액티브층과 중첩되는 게이트 전 극과; 상기 게이트 전극과 액티브층 사이와 상기 게이트 전극 상에 형성되는 다수의 절연막과; 상기 다수의 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀과; 상기 관통홀의 폭보다 좁은 선폭을 갖고 상기 액티브층과 접촉되는 소스전극 및 드레인 전극을 구비하는 것을 특징으로 한다.
상기 소스전극 및 드레인 전극을 덮도록 형성되는 보호막과; 상기 보호막 상에 형성되어 상기 드레인 전극과 접속되는 화소전극을 추가로 구비하는 것을 특징으로 한다.
상기 다수의 절연막은 게이트 전극과 액티브층 사이에 형성되는 게이트 절연막과 상기 게이트 전극 상에 형성되는 층간절연막을 구비하는 것을 특징으로 한다.
상기 액티브층은 폴리 실리콘으로 이루어진 것을 특징으로 한다.
상기 박막 트랜지스터 어레이 기판의 상기 관통홀의 탑(top) 선폭은 16~18㎛, 보텀(bottcm) 선폭은 8~10㎛로 형성된 것을 특징으로 한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 액티브층을 형성하는 단계와; 상기 액티브층이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막이 형성된 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 층간절연막을 형성하는 단계와; 상기 층간절연막 및 게이트 절연막을 관통하여 상기 액티브층을 노출시키는 관통홀을 형성하는 단계와; 상기 관통홀의 폭보다 좁은 선폭을 갖고 상기 액티브층과 접촉되는 소스전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스전극 및 드레인 전극을 덮도록 보호막을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소전극을 상기 보호막 위에 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 액티브층은 폴리 실리콘으로 이루어진 것을 특징으로 한다.
상기 박막 트랜지스터 어레이 기판의 제조방법은 상기 관통홀의 탑(top) 선폭은 16~18㎛, 보텀(bottcm) 선폭은 8~10㎛로 형성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명에 따른 폴리 실리콘형 박막 트랜지스터 어레이 기판의 일부분을 나타내는 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터를 Ⅱ-Ⅱ"선을 절단하여 도시한 단면도이다.
도 4 및 도 5를 참조하면, 폴리 실리콘형 박막 트랜지스터 어레이 기판은 게이트 라인(도시하지 않음)과 데이터 라인(126)의 교차부에 형성되는 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극(110)과 접촉되는 화소전극(122)을 구비한다.
박막 트랜지스터는 버퍼막(102) 상에 형성되는 액티브층(114)과, 게이트 절연막(112) 상에 형성되는 게이트 전극(106)과, 게이트 전극(106)을 사이에 두고 양측에 형성되는 소스 및 드레인 전극(108,110)을 구비한다.
액티브층(114)은 버퍼막(102)을 사이에 두고 하부기판(101) 상에 폴리 실리콘으로 형성된다.
게이트 전극(106)은 게이트 절연막(112)을 사이에 두고 액티브층(114)과 중첩되게 형성된다.
소스 전극(108) 및 드레인 전극(110)은 층간 절연막(116)을 사이에 두고 게이트 전극(106)과 절연되게 형성되며, 층간 절연막(116)과 게이트 절연막(112)을 관통하여 형성된 소스 접촉홀(104S) 및 드레인 접촉홀(104D)을 통해 액티브층(114)의 소스영역(114S) 및 드레인영역(114D)과 각각 접촉하게 된다.
소스/드레인 전극(108,110)은 소스/드레인 접촉홀(104S,104D)의 선폭보다 작게 형성됨으로써 소스/드레인 접촉홀(104S,104D)의 크기는 소스/드레인 전극(108,110)의 선폭과 상관없이 증대된다. 예를 들어, 소스/드레인 접촉홀(104S,104D)의 탑(top)의 선폭(d1)은 16~18㎛, 보텀(bottcm)의 선폭(d2)은 8~10㎛로 형성될 수 있다.
따라서, 소스/드레인 접촉홀(104S,104D)은 액티브층(114)이 노출되는 영역이 종래의 소스/드레인 접촉홀의 크기 보다 넓게 형성되어 액티브층(114)이 종래보다 상대적으로 많이 노출된다.
이때, 소스/드레인 접촉홀(104S,104D)의 선폭이 종래보다 상대적으로 넓기 때문에 액티브층(114)과 소스/드레인 전극(108,110)간의 접촉면적이 넓어진다.
화소전극(122)은 소스 및 드레인 전극(108,110)을 덮도록 형성되는 보호막(120) 상에 투명전도성 물질로 형성되고, 보호막(120)을 관통하는 화소접촉홀(124)을 통해 드레인 전극(110)과 접속된다.
이와 같이 소스/드레인 전극(108,110)의 선폭이 소스/드레인 접촉홀(104S,104D)의 크기보다 작게 형성됨으로써 블랙 매트릭스(도시하지 않음)의 크기도 작아지게 되어 투과율 및 개구율이 높아지게 된다.
또한, 소스/드레인 접촉홀(104S,104D)의 크기가 넓어짐으로써 접촉홀 오픈 불량을 방지 할수 있다.
도 6a 내지 도 9c는 도 5에 도시된 폴리 실리콘형 액정표시패널의 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 액티브층을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도이다.
하부기판(101) 상에 버퍼막(102)을 사이에 두고 액티브층(114)이 형성된다.
이를 위해, 하부기판(101) 상에 SiO2 등의 절연물질로 이루어진 버퍼막(102)이 증착된 다음, 그 위에 아몰퍼스 실리콘막이 증착된다. 이어서, 아몰퍼스 실리콘막이 레이저 등에 의해 결정화되어 폴리 실리콘막이 된다. 이 후, 그 폴리 실리콘막이 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 하부기판(101) 상에 액티브층(114)이 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 게이트 금속층을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도이다.
액티브층(114)이 형성된 하부기판 상에 게이트 절연막(112)을 사이에 두고 게이트전극(106)이 형성된다.
이를 위해, 액티브층(114)이 형성된 버퍼막(102) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(112) 및 게이트 금속층이 형성된다. 게이트 절연막(112)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등의 무기절연물질이 이용된다. 게이트 금속으로는 알루미늄(Al), 알루미늄 합금 등이 이용된다. 이어서, 제2 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 하부기판(101) 상에 게이트 전극(106)이 형성된다.
이어서, 게이트 전극(106)을 이용한 셀프 얼라인방법으로 불순물 주입 및 주입된 불순물을 활성화시켜 소스영역(114S), 드레인영역(114D) 및 채널영역(114C)이 형성된다. 소스 및 드레인영역(114S,114D)은 노출된 활성층의 양측에 n+ 또는 p+이온을 주입하고 레이저빔 등을 조사하여 불순물을 활성화시켜 형성된다.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 소스 접촉홀(104S), 드레인 접촉홀(104D), 데이터 라인(126), 소스전극(108) 및 드레인 전극(110)을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도이다.
게이트 전극(106)이 형성된 하부기판(101) 상에 층간절연막(116), 소스 및 드레인 전극(108,110)이 형성된다.
이를 위해, 게이트 전극(106)이 형성된 하부기판(101) 상에 층간절연막(116)이 형성된다.
이어서, 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 층간절연 막(116)이 패터닝되어 소스 접촉홀(104S), 드레인 접촉홀(104D)이 형성된다.
소스 접촉홀(104S)과 드레인 접촉홀(104D)은 층간절연막(116)은 제1 폭(d1)을 갖도록 관통하며, 게이트 절연막(112)은 제1 폭보다 좁은 제2 폭(d2)을 갖도록 관통한다. 소스/드레인 접촉홀(104S,104D)은 탑(top)의 선폭(d1)보다 보텀(bottcm)의 선폭(d2)이 상대적으로 작게 형성된다. 예를 들어, 탑(top)의 선폭(d1)은 16~18㎛, 보텀(bottcm)의 선폭(d2)은 8~10㎛로 형성될 수 있다. 소스/드레인 접촉홀(104S,104D)은 액티브층(114)이 노출되는 영역이 종래의 소스/드레인 접촉홀(4S,4D)의 크기 보다 넓게 형성되어 액티브층(114)이 종래보다 상대적으로 많이 노출된다.
이어서, 층간 절연막(116) 상에 소스/드레인 금속층을 전면 증착한 후, 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 소스전극(108), 드레인 전극(110)이 형성된다.
소스 전극(108) 및 드레인 전극(110)은 층간 절연막(116)을 사이에 두고 게이트 전극(106)과 절연되게 형성되며, 층간 절연막(116)과 게이트 절연막(112)을 관통하여 형성된 소스 접촉홀(104S) 및 드레인 접촉홀(104D)을 통해 액티브층(114)의 소스영역(114S) 및 드레인영역(114D)과 각각 접촉하게 된다.
소스/드레인 전극(108,110)은 소스/드레인 접촉홀(104S,104D)의 선폭보다 작게 형성됨으로써 소스/드레인 접촉홀(104S,104D)의 크기는 소스/드레인 전극(108,110)의 선폭과 상관없이 증대될 수 있다.
이때, 소스/드레인 접촉홀(104S,104D)의 선폭이 종래보다 상대적으로 넓기 때문에 액티브층(114)과 소스/드레인 전극(108,110)간의 접촉면적이 넓어진다.
도 9a내지 도 9c는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 보호막 및 화소전극을 형성하기 위한 공정을 설명하기 위한 평면도 및 단면도이다
소스전극(108) 및 드레인전극(110)이 형성된 하부기판(101) 상에 도 9b와 같이 보호막(120)이 형성된다.
이를 위해, 소스전극(108) 및 드레인전극(110)이 형성된 하부기판(101) 상에 절연물질을 전면 증착함으로써 보호막(120)이 형성된다. 이 후, 제5 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 보호막(120)이 패터닝됨으로써 화소접촉홀(124)이 형성된다. 화소 접촉홀(124)은 보호막(120)을 관통하여 드레인 전극(110)을 노출시킨다.
이어서, 도 9c와 같이, 보호막(120)이 형성된 하부기판(101) 상에 화소전극(122)이 형성된다.
이를 위해, 보호막(120)이 형성된 하부기판(101) 상에 투명전도성물질이 증착된다. 이어서, 제6 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전도성 물질이 패터닝됨으로써 화소전극(122)이 형성된다. 화소전극(122)은 화소접촉홀(124)을 통해 드레인전극(110)과 전기적으로 접속된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 소스/드레인 전극의 선폭보다 컨택홀의 크기를 넓게 가져간다.
이경우, 컨택홀을 통한 액티브층의 손상은 발생하지 않게 된다. 이는 도 10 에 도시된 바와 같이 소스/드레인 전극보다 컨택홀의 크기를 8*8, 9*9, 10*10로 넓혀가며 실험한 결과 액티브층에 데미지가 없음을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 소스/드레인 전극의 선폭을 소스/드레인 접촉홀의 크기보다 작게 형성함으로써 소스/드레인 전극의 선폭과 상관없이 접촉홀의 크기를 증대시킬 수 있게 된다. 이에 따라, 소스/드레인 접촉홀의 크기가 넓어지게 되어 접촉홀 오픈 불량을 방지함과 아울러 고정세화에도 유리하게 된다.
또한, 소스/드레인 전극의 선폭을 작게 형성함으로써 블랙 매트릭스의 크기도 작아지게 되어 개구율이 증가되므로 투과율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 기판 상에 형성되는 액티브층과;
    상기 액티브층을 포함하는 상기 기판 상에 형성되는 게이트 절연막과;
    상기 액티브층과 중첩되도록 상기 게이트 절연막 상에 형성되는 게이트 전극과;
    상기 게이트 전극을 포함하는 상기 기판 상에 형성되는 층간 절연막;
    상기 층간 절연막과 상기 게이트 절연막을 관통하여 상기 액티브층이 노출되도록 형성된 소스 접촉홀과 드레인 접촉홀;
    상기 소스 접촉홀과 상기 드레인 접촉홀 각각의 폭보다 좁은 선폭을 갖고, 상기 소스 접촉홀과 상기 드레인 접촉홀 내에 패턴 형상으로 형성되고, 상기 액티브층과 접촉되는 소스전극 및 드레인 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 포함하는 상기 기판 상에 형성되는 보호막과;
    상기 보호막 상에 형성되어 상기 드레인 전극과 접속되는 화소전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 액티브층은 폴리 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 층간 절연막의 폭은 16~18㎛로 형성되고, 상기 게이트 절연막의 폭은 8~10㎛로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 기판 상에 액티브층을 형성하는 단계와;
    상기 액티브층을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 액티브층과 중첩되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 포함하는 상기 기판 상에 층간절연막을 형성하는 단계와;
    상기 층간절연막 및 게이트 절연막을 관통하여 상기 액티브층을 노출되도록 소스 접촉홀과 드레인 접촉홀을 형성하는 단계와;
    상기 소스 접촉홀과 상기 드레인 접촉홀 각각의 폭보다 좁은 선폭을 갖고, 상기 소스 접촉홀과 상기 드레인 접촉홀 내에 패턴 형상을 가지며, 상기 액티브층과 접촉되는 소스전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 포함하는 상기 기판 상에 보호막을 형성하는 단계와;
    상기 드레인 전극과 접속되는 화소전극을 상기 보호막 위에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 6 항에 있어서,
    상기 액티브층은 폴리 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 층간 절연막의 폭은 16~18㎛로 형성되고, 상기 게이트 절연막의 폭은 8~10㎛로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  10. 제1항에 있어서, 상기 게이트 절연막은 상기 층간 절연막보다 좁은 폭을 갖도록 관통되고,
    상기 소스 전극 및 상기 드레인 전극의 상부 표면은 상기 게이트 절연막의 상부 표면과 일치하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  11. 제6항에 있어서, 상기 게이트 절연막은 상기 층간 절연막보다 좁은 폭을 갖도록 관통되고,
    상기 소스 전극 및 상기 드레인 전극의 상부 표면은 상기 게이트 절연막의 상부 표면과 일치하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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