KR101029409B1 - 액정표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치의 채널층에서 발생하는 열화 현상을 방지하고, 박막 트랜지스터의 면적을 줄일 수 있는 액정표시장치 및 그 제조방법을 개시한다. 개시된 본 발명은 기판 상에 열전도막을 형성하는 단계; 상기 열전도막이 형성된 기판 상에 버퍼층을 형성한 다음, 채널층을 형성하는 단계; 상기 채널층 상에 게이트 절연막과 금속막을 차례로 증착한 다음, 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 층간절연막을 도포한 다음, 제 1 콘택홀 형성을 위하여 감광막을 도포하는 단계; 상기 감광막을 도포한 기판 상에 마스크 공정을 진행하여, 하프톤 패턴을 형성하는 단계; 상기 하프톤 패턴이 형성된 기판을 따라 식각 공정을 진행하여 상기 채널층의 양측 가장자리 일부와, 상기 열전도막의 일부를 노출시키는 단계; 상기 제 1 콘택홀이 형성된 기판 상기 금속막을 증착하고 식각하여, 상기 일부 노출된 채널층과 열전도막과 연결되는 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성하고 식각하여 제 2 콘택홀 공정을 진행하는 단계; 및 상기 제 2 콘택홀이 진행된 보호막 상에 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
LCD, 채널층, 방열, 열전도, TFT, 면적
Description
도 1은 일반적인 탑 게이트 구조를 갖는 액정표시장치 화소 구조를 도시한 도면.
도 2a 내지 도 2f는 상기 도 1의 A-A' 영역의 형성 과정을 도시한 단면도.
도 3은 본 발명에 따른 액정표시장치의 표시영역과 비표시영역을 도시한 도면.
도 4a 내지 도 4i는 상기 도 3의 B-B' 영역의 형성 과정을 도시한 단면도.
도 5a 내지 도 5g는 상기 도 3의 C-C' 영역의 형성 과정을 도시한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
101: 게이트 전극 102: 버퍼층
103: 채널층 104: 게이트 절연막
105a: 소스 전극 105b: 드레인 전극
106: 층간절연막 107: 보호막
109: 화소 전극 111: 데이터 배선
150: 열전도막 270: 감광성 패턴
300: 액정패널 301: 비표시 영역
303: 표시 영역
본 발명은 액정표시장치에 관한 것으로, 보다 구체적으로는 액정표시장치의 채널층에서 발생하는 열화 현상을 방지하고, 박막 트랜지스터의 면적을 줄일 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
최근 정보화 사회로 시대가 급진전함에 따라, 대량의 정보를 처리하고 이를 표시하는 디스플레이(display) 분야가 발전하고 있다. 이러한 디스플레이 분야에서는 최근까지 브라운관(cathode-ray tube ; CRT)이 주류를 이루어 왔었다.
그러나, 최근 들어 소형화, 경량화, 저 소비전력화 등의 시대상에 부응하기 위해 평판 표시소자(Flat panel display)의 필요성이 대두되었다. 이에 따라 색 재현성이 우수하고 박형인 박막 트랜지스터형 액정 표시소자(Thin film transistor-liquid crystal display ; 이하 TFT-LCD라 한다)가 개발되었다.
상기 TFT-LCD의 동작을 살펴보면, 박막 트랜지스터에 의해 임의의 화소(pixel)가 스위칭 되면, 스위칭된 임의의 화소는 하부 광원의 빛 투과 량을 조절한다.
여기서, 상기 스위칭 소자는 반도체 층을 비정질 실리콘으로 형성한, 비정질 실리콘 박막 트랜지스터(amorphous silicon thin film transistor ; a-Si:H TFT)가 주류를 이루고 있다. 이는 비정질 실리콘 박막이 저가의 유리기판과 같은 대형 절연기판 상에 저온에서 형성할 수 있기 때문이다.
하지만, 최근에는 보다 많은 정보를 처리해야 하기 때문에, 보다 빠른 구동 특성을 갖는 액정표시장치가 요구되고 있다.
따라서, 응답 속도가 빠른 폴리 실리콘(poly silicon) 액정표시장치(LCD)가 개발되어 사용되고 있는데, 상기 비정질 실리콘(amorphous silicon) 액정표시장치는 이동도가 작아 응답 속도가 작기 때문에 드라이버 집적회로(Driver IC)를 기판 상에 직접 실장할 수 없지만, 폴리 실리콘 LCD의 경우에는 채널층의 이동도가 커서, 기판(glass) 상에 드라이버 집적회로를 직접 실장한다.
또한, 폴리 실리콘 액정표시장치는 박막 트랜지스터(thin film transistor)의 이동도(mobility)가 크기 때문에 구동 전압이 낮아 전력 손실을 줄일 수 있는 이점이 있다.
상기 폴리 실리콘 액정표시장치의 채널층은 일반적으로 레이저를 비정질실리콘에 조사하여 결정화하여 제조하는데, 위에서 설명한 바와 같이 비정질 실리콘 액정표시장치에 비해서 이동도가 수백배 이상 높기 때문에, 기판 상에 구동회로를 직접 실장할 수 있어 제조 단가를 줄일 수 있다.
그리고 상기와 같은 폴리 실리콘 액정표시장치의 박막 트랜지스터는 비정질 실리콘 액정표시장치와 달리, 탑 게이트 방식(Top Gate Type)으로 형성된다.
상기와 같은 탑 게이트 방식의 박막 트랜지스터는 폴리 실리콘으로된 채널층 상부에 게이트 전극이 형성되고, 상기 채널층 상부에 소스 전극과 드레인 전극이 상기 채널층을 중심으로 동일 평면에 위치하는 구조(coplanar structure)를 갖는다.
도 1은 종래 기술에 따른 폴리 실리콘 액정표시장치의 화소 구조를 도시한 평면도이다.
도 1에 도시된 바와 같이, 기판 상에 게이트 배선(10)과 데이터 배선(11)이 수직으로 교차 배열되어 단위 화소 영역을 한정하고, 상기 단위 화소 영역 상에는 상기 데이터 배선(11)과 평행한 방향으로 화소 전극(9)이 배치되어 있다.
그리고 상기 게이트 배선(10)과 데이터 배선(11)이 수직으로 교차되는 영역 상에는 스위칭 소자인 TFT가 배치되어 있다.
상기 TFT는 상기 게이트 배선(10)으로부터 분기되는 게이트 전극(1)과, 채널층(3)과, 상기 데이터 배선(11)으로부터 분기되는 소스 전극(5a)과, 상기 소스 전극(5a)과 대응되는 드레인 전극(5b)으로 구성되어 있다.
그리고 상기 드레인 전극(5b)은 콘택홀(contact hole)을 통하여 상기 화소 전극(9)과 전기적으로 연결되어 있다.
상기에서 설명한 폴리 실리콘 액정표시장치의 각 화소별 구동 방식은 상기 게이트 배선(10)을 통하여 구동 신호가 인가되면, 상기 박막 트랜지스터가 턴온(Turn On) 상태가 되는데, 이때, 상기 데이터 배선(11)을 통하여 인가되는 데이터 신호가 상기 소스 전극(5a), 상기 TFT의 채널층을 통하여 상기 드레인 전극(5B)에 전달된다.
상기 드레인 전극(5b)으로 전달된 데이터 신호는 전기적으로 연결된 화소 전극(9)으로 데이터 신호를 인가하여, 상부 기판 상에 배치되어 있는 공통 전극(도시하지 않음)과 함께, 전계가 발생한다.
상기 화소 전극(9)과 공통 전극 사이에 발생된 전계는 액정층의 액정 분자들을 회전시켜, 램프로부터 진행하는 광의 투과율을 조절하여, 화상을 디스플레이 한다.
도 2a 내지 도 2f는 상기 도 1의 A-A' 영역의 형성 과정을 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 하부기판(20)의 전 영역 상에 버퍼층(buffer: 2)을 형성한 다음, 계속해서 상기 버퍼층(2)이 형성된 하부기판(20) 상에 비정질 실리콘을 도포한 후, 이를 레이저로 열처리함으로써 다결정화(poly crystallization)시킨다.
상기 비정질 실리콘이 폴리 실리콘으로 결정화되면, 결정화된 상기 폴리 실리콘 상에 마스크 공정을 진행하여 채널층(3)을 박막 트랜지스터가 형성될 영역에 형성한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 채널층(3)이 형성된 하부기판(20)의 전 영역 상에 게이트 절연막(4)을 형성하고, 계속해서 금속막을 상기 하부기판(20)의 전 영역에 증착한다.
상기 금속막이 하부기판(20) 상에 증착되면, 마스크 공정을 진행하여 상기 채널층(3) 상에 게이트 전극(1)을 형성한다. 상기 게이트 전극(1)의 재질은 알루미늄(Al) 또는 알루미늄 합금(ALLOY)을 사용하며, 상기 게이트 절연막(4)은 실리콘 질화막 또는 실리콘 산화막을 사용한다.
상기 게이트 전극(1)이 하부기판(20) 상에 형성되면, 상기 게이트 전극(1)과 오버랩 되지 않는 상기 채널층(3)의 양측에 n+ 또는 p+ 이온을 주입하여 오믹 콘택층을 형성한다(미도시).
도 2d에 도시된 바와 같이, 상기 게이트 전극(1)과 오믹 콘택층을 형성한 다음, 게이트 절연막(4) 성분으로된 층간절연막(6)을 하부기판(20) 상에 도포한다.
그런 다음, 도 2e에 도시된 바와 같이, 상기 층간절연막(6)이 하부기판(20) 상에 형성되면, 마스크 공정을 진행하여 상기 채널층(3) 상에 형성된 오믹 콘택층 영역과 대응되는 상기 채널층(3) 상부의 상기 층간절연막(6) 및 게이트 절연막(2)을 식각하여 콘택홀(contact hole)을 형성한다.
그리고 계속해서 상기 콘택홀이 형성된 하부기판(20) 상에 금속막을 증착한 다음, 이를 식각하여 소스 전극/드레인 전극(5a, 5b) 및 데이터 배선(11)을 형성한다.
이때, 상기 소스 전극/드레인 전극(5a, 5b)은 상기 콘택홀을 통하여 상기 채널층(3)과 전기적으로 연결된다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 소스 전극/드레인 전극(5a, 5b) 및 데이터 배선(11)이 형성된 하부기판(20)의 전 영역 상에 보호막(7)을 형성하고, 상기 드레인 전극(5b)에 대응되는 보호막(7) 상에 홀을 형성하는 콘택홀 형성 공정을 진행한다.
상기 보호막(7) 상에 콘택홀이 형성되면, 상기 하부기판(20)의 전 영역 상에 투명성 금속인 ITO 금속막을 증착한 다음, 이를 식각하여 화소 전극(9)을 형성한다.
그러나, 상기와 같은 폴리 실리콘 TFT는 빠른 신호처리로 인하여 TFT의 채널층에서 많은 열이 발생하는 단점이 있다.
그리고 상기 폴리 실리콘 TFT의 채널층 상하층에는 열전도도가 낮은 SiO2 계열의 절연막 형성되어 있어, 용이하게 외부로 열방출을 할 수 없는 문제가 있다.
그리고 상기 박막 트랜지스터에서 발생되는 열(heat)은 소스/드레인 전극 사이에 인가되는 전압(VDS)과 전류(IDS)에 비래하는데, 상기 소스/드레인 전극 사이에 흐르는 전류(IDS)는 TFT의 채널층 거리가 짧을 수로 저항이 감소하여 전류가 증가여 열 발생이 커진다.
상기와 같이 TFT의 채널층에서 발생하는 열을 줄이기 위해서는 채널층의 면적을 증가시켜야 하는데, 상기 TFT의 채널층의 면적을 넓히면 액정 패널의 비표시 영역에서 형성되는 드라이브 집적회로의 면적이 넓어져 베젤(bezel) 폭을 넓혀야하는 문제가 발생한다.
이렇게 베젤(bezel) 폭을 넓힐 경우에는 비표시 영역의 면적이 증가하여, 전체적으로 표시영역의 면적이 줄어들게 된다.
본 발명은, 액정표시장치의 TFT의 채널층 하부에 열전도도가 우수한 SiNX 계열의 절연막을 도포함으로써, 상기 TFT의 채널층에서 발생되는 열을 기판으로 방출시켜 TFT의 열화 현상을 방지할 수 있을 뿐만 아니라, TFT의 채널층 면적을 줄일 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 액정표시장치 제조방법은,
기판의 전면에 열전도막을 형성하는 단계;
상기 열전도막이 형성된 기판의 전면에 버퍼층을 형성한 다음, 마스크 공정을 진행하여 박막 트랜지스터가 형성될 영역에 채널층을 형성하는 단계;
상기 채널층이 형성된 기판의 전면에 게이트 절연막과 금속막을 차례로 증착한 다음, 마스크 공정을 진행하여 상기 채널층과 대응되는 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판의 전면에 층간절연막을 형성한 다음, 상기 채널층의 양측 가장자리 영역을 노출시키기 위해 감광막을 도포한 다음, 마스크 공정을 진행하여 하프톤 패턴을 형성하는 단계;
상기 하프톤 패턴을 마스크로 하여 식각 공정을 진행하여 상기 채널층의 양측 가장자리 영역과, 상기 채널층의 양측 가장자리 영역과 대응되는 상기 열전도막을 노출시키는 단계;
상기 채널층의 양측 가장자리 영역과 이와 대응되는 영역의 열전도막이 노출된 기판 전면에 금속막을 증착하고 식각하여, 상기 노출된 채널층의 양측 가장자리와 이와 대응되는 영역의 열전도막을 연결하는 소스/드레인 전극을 형성하는 단계;
상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성하고 식각하여 상기 드레인 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
기판의 전면에 열전도막을 형성하는 단계;
상기 열전도막이 형성된 기판의 전면에 버퍼층을 형성한 다음, 마스크 공정을 진행하여 박막 트랜지스터가 형성될 영역에 채널층을 형성하는 단계;
상기 채널층이 형성된 기판의 전면에 게이트 절연막과 금속막을 차례로 증착한 다음, 마스크 공정을 진행하여 상기 채널층과 대응되는 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 기판의 전면에 층간절연막을 형성한 다음, 상기 채널층의 양측 가장자리 영역을 노출시키기 위해 감광막을 도포한 다음, 마스크 공정을 진행하여 하프톤 패턴을 형성하는 단계;
상기 하프톤 패턴을 마스크로 하여 식각 공정을 진행하여 상기 채널층의 양측 가장자리 영역과, 상기 채널층의 양측 가장자리 영역과 대응되는 상기 열전도막을 노출시키는 단계;
상기 채널층의 양측 가장자리 영역과 이와 대응되는 영역의 열전도막이 노출된 기판 전면에 금속막을 증착하고 식각하여, 상기 노출된 채널층의 양측 가장자리와 이와 대응되는 영역의 열전도막을 연결하는 소스/드레인 전극을 형성하는 단계;
상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성하고 식각하여 상기 드레인 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
상기 콘택홀이 형성된 보호막 상에 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
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본 발명에 따른 액정표시장치는,
기판;
상기 기판 상에 형성되어 있는 열전도막;
상기 열전도막 상에 형성되어 있는 버퍼층과 채널층;
상기 채널층 상에 형성되어 있는 게이트 절연막;
상기 게이트 절연막 상에 형성되어 있는 게이트 전극;
상기 게이트 전극 상에 형성된 층간절연막; 및
상기 채널층의 양측 가장자리와 이와 대응되는 영역의 노출된 열전도막을 연결하면서, 상기 층간절연막 상에 형성되는 소스/드레인 전극;을 포함하고,
기판;
상기 기판 상에 형성되어 있는 열전도막;
상기 열전도막 상에 형성되어 있는 버퍼층과 채널층;
상기 채널층 상에 형성되어 있는 게이트 절연막;
상기 게이트 절연막 상에 형성되어 있는 게이트 전극;
상기 게이트 전극 상에 형성된 층간절연막; 및
상기 채널층의 양측 가장자리와 이와 대응되는 영역의 노출된 열전도막을 연결하면서, 상기 층간절연막 상에 형성되는 소스/드레인 전극;을 포함하고,
상기 소스/드레인 전극은 상기 채널층에서 발생되는 열을 상기 열전도막으로 열전도시키는 것을 특징으로 한다.
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여기서, 상기 열전도막의 성분은 SiNX 계열의 절연막인 것을 특징으로 한다.
본 발명에 의하면, 액정표시장치의 TFT의 채널층 하부에 열전도도가 우수한 SiNX 계열의 절연막을 도포함으로써, 상기 TFT의 채널층에서 발생되는 열을 기판으로 방출시켜 TFT의 열화 현상을 방지할 수 있을 뿐만 아니라, TFT의 채널층 면적을 줄일 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 자세히 설명하도록 한다.
도 3은 본 발명에 따른 액정표시장치의 표시영역과 비표시 영역을 도시한 도면이다.
도 3에 도시된 바와 같이, 하부 기판과 상부 기판이 완성되면 합착공정, 셀 공정 및 액정 주입 공정을 진행하여 액정 패널(300)을 완성한다.
상기 액정 패널(300)은 표시 영역(303)과 비표시 영역(301)으로 구분되는데, 상기 표시 영역(303)에는 매트릭스(Matrix) 형태로 다수개의 화소들이 형성되어 있고, 상기 비표시 영역(301)에는 드라이브 집적회로들이 형성되어 있다.
상기 표시 영역(303)의 단위 화소 구조를 확대해 보면, 게이트 배선(110)과 데이터 배선(111)이 수직으로 교차 배열되어 단위 화소 영역을 한정하고, 상기 단위 화소 영역 상에는 투명성 금속으로된 화소 전극(109)이 배치되어 있다.
그리고, 상기 게이트 배선(110)과 데이터 배선(111)이 수직으로 교차하는 영역에는 스위칭 소자인 TFT가 탑 게이트 방식(TOP Gate Type)으로 형성 배치된다.
상기 TFT는 상기 게이트 배선(110)으로부터 분기된 게이트 전극(101)과, 상기 데이터 배선(111)으로부터 분기된 소스 전극(105a) 및 이와 대응되는 드레인 전극(105b)과, 상기 게이트 전극(101)과 상기 소스 전극/드레인 전극(105a, 105b) 사이에 개재된 상기 채널층(103)으로 구성되어 있다.
상기 비표시 영역(301)에는 액정 패널(300)의 하부 기판 상에 직접 드라이브 집적회로가 구현되는데, 상기 비표시 영역(301)에 실장되는 집적회로들은 다수개의 CMOS TFT들로 구성된다.
상기 비표시 영역(301)의 TFT 역시 채널층(203) 상에 게이트 전극(201), 소스/드레인 전극(205a, 205b)으로 구성되어 있다.
도 4a 내지 도 4i는 상기 도 3의 B-B' 영역의 형성 과정을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 하부기판(120)의 전 영역 상에 열전도도가 높은 SiNx 계열의 절연 물질로된 열전도막(150)을 형성한다.
상기 열전도막(150)은 이후 형성될 버퍼층 물질인 SiO2 계열의 절연막보다 열전도도가 높은 특성을 가지고 있다.
상기 열전도막(150)을 하부기판(120)의 전 영역에 도포한 다음, 도 4b에 도시된 바와 같이, 계속해서 버퍼층(buffer: 102)을 형성함으로써, SiO2 계열의 버퍼층(102)과 SiNX 계열의 열전도막(150)으로된 이중층을 형성한다.
그런 다음, 도 4c에 도시된 바와 같이, 상기 버퍼층(102)이 형성된 하부기판(120)의 전 영역 상에 비정질 실리콘을 형성한 다음, 이를 레이저(laser) 를 사용하여 열처리함으로써 다결정화(poly crystallization)시킨다.
상기 비정질 실리콘이 폴리 실리콘으로 결정화되면, 결정화된 상기 폴리 실리콘 상에 마스크 공정을 진행하여 채널층(103)을 박막 트랜지스터가 형성될 영역에 형성한다.
그런 다음, 도 4d에 도시된 바와 같이, 상기 채널층(103)이 형성된 하부기판(120)의 전 영역 상에 게이트 절연막(104)을 형성하고, 계속해서 금속막을 상기 하부기판(120)의 전 영역에 증착한다.
상기 금속막이 하부기판(120) 상에 증착되면, 마스크 공정을 진행하여 상기 채널층(103) 상에 게이트 전극(101)을 형성한다. 상기 게이트 전극(101)의 재질은 알루미늄(Al) 또는 알루미늄 합금을 사용하며, 상기 게이트 절연막(104)은 실리콘 질화막(SiNX) 또는 실리콘 산화막(SiO2)을 사용한다.
상기 게이트 절연막(104)으로 실리콘 질화막을 사용하면 상기 채널층(103)의 상하부 둘레에는 열전도도가 우수한 실리콘 질화막으로 둘러싸이게 되어 TFT의 채널층(103) 상에 열화 현상이 발생되는 것을 방지할 수 있다.
상기 게이트 전극(101)이 기판(120) 상에 형성되면, 상기 게이트 전극(101)이 위치하지 않는 상기 채널층(103)의 양측에 n+ 또는 p+ 이온을 주입하여 오믹 콘택층을 형성한다(미도시).
도 4e에 도시된 바와 같이, 상기 게이트 전극(101)과 오믹 콘택층을 형성한 다음, 게이트 절연막(104)으로된 층간절연막(106)을 하부기판(120) 상에 도포하고, 이후 형성될 소스/드레인 전극과 채널층(103)을 전기적으로 연결시키기 위해서 상 기 채널층(103) 상부에 절연층(104, 106)을 제거하는 콘택홀 형성 공정을 진행한다.
상기 콘택홀 형성 공정에서는 상기 층간절연막(106) 상에 감광막을 도포하고, 회절 노광 공정에 따라 소스/드레인 전극과 전기적으로 콘택시킬 영역에 하프톤 패턴(170)을 형성하는데, 상기 하프톤 패턴(170)은 완전 노광 및 회절 노광으로 구성된다.
상기 콘택홀을 형성하기 위해서 형성된 상기 하프톤 패턴(170)은 하부에 형성되어 있는 상기 채널층(103)의 양측 가장자리와 대응되는 위치에 형성되어 있다.
상기와 같이 하프톤 패턴(170)이 형성되면, 도 4f에 도시된 바와 같이, 건식각(dry etch) 공정에 따라, 상기 하프톤 패턴(170)의 회절 노광 영역의 감광막(PR)을 제거하면서, 완전 노광 영역에서는 상기 층간절연막(106)을 일부를 식각한다.
여기서, 상기 층간절연막(106)이 식각된 두께는 하부에 형성되어 있는 게이트 절연막(104)과 버퍼층(102)의 두께를 합한 두께보다 같거나 작아야 한다.
왜냐하면, 상기 층간절연막(106)이 식각된 두께가 하부에 형성되어 있는 게이트 절연막(104)과 버퍼층(102)의 두께를 합한 두께보다 크게 되면, 이후에 진행되는 습식각 공정에서 상기 버퍼층(102) 하부에 형성되는 열전도막(150)이 식각되는 오버 식각(over etch) 현상을 방지하기 위해서이다.
그런 다음, 도 4g에 도시된 바와 같이, 습식각 공정을 진행하여 상기 하프톤 패턴의 완전 노광 영역을 따라 식각된 상기 층간절연막(106)의 식각 영역에서는 하부의 게이트 절연막(104)과 버퍼층(102)을 식각하여 상기 열전도막(150)을 오픈 시 킨다.
그리고 상기 하프톤 패턴의 회절 노광 영역을 따라 감광막이 제거된 층간절연막(106)에서는 상기 층간절연막(106)과 게이트 절연막(104)을 식각하여 채널층(103)을 노출시킨다.
상기와 같은 구조로 콘택홀이 형성되면, 도 4h에 도시된 바와 같이, 하부기판(120) 상에 금속막을 증착한 다음, 이를 식각하여 소스 전극/드레인 전극(105a, 105b) 및 데이터 배선(111)을 형성한다.
이때, 상기 소스 전극/드레인 전극(105a, 105b)은 콘택홀을 따라 하부에 형성된 채널층(103)과 전기적으로 연결되면서, 일부는 상기 버퍼층(102)에 형성된 홀(hole)을 따라 상기 열전도막(150)과 연결된다.
상기 소스 전극(105a)은 데이터 신호를 상기 채널층(103)을 통하여 상기 드레인 전극(105b)으로 전달하는 TFT 신호 단자 역할을 하면서, 상기 채널층(103)과 하부의 열전도막(150)과의 열전달 경로 역할을 한다.
따라서, 상기 채널층(103)에서 발생되는 열은 상기 소스/드레인 전극(105a, 105b)을 통하여 열전도막(150)에 전달되어, TFT의 열화 현상을 방지할 수 있다.
그런 다음, 도 4i에 도시된 바와 같이, 상기 소스 전극/드레인 전극(105a, 105b) 및 데이터 배선(111)이 형성된 기판(120)의 전 영역 상에 보호막(107)을 형성하고, 상기 드레인 전극(105b)에 대응되는 보호막(107) 상에 홀을 형성하는 콘택홀 형성 공정을 진행한다.
상기 보호막(107) 상에 콘택홀이 형성되면, 상기 하부기판(120)의 전 영역 상에 투명성 금속인 ITO 금속막을 증착한 다음, 이를 식각하여 화소 전극(109)을 형성한다.
도 5a 내지 도 5g는 상기 도 3의 C-C' 영역의 형성 과정을 도시한 단면도이다.
도 5a에 도시된 바와 같이, 하부기판(220)의 전 영역 상에 열전도도가 높은 SiNx 계열의 절연 물질로된 열전도막(250)을 형성하고, 계속해서 SiO2 계열의 물질로된 버퍼층(202)을 형성한다.
상기 버퍼층(202)이 형성되면 도 5b에 도시된 바와 같이, 상기 하부기판(220)의 전 영역 상에 비정질 실리콘을 형성한 다음, 이를 레이저(laser)를 사용하여 열처리함으로써 다결정화(poly crystallization) 시킨다.
상기 비정질 실리콘이 폴리 실리콘으로 결정화되면, 결정화된 상기 폴리 실리콘 상에 마스크 공정을 진행하여 채널층(203)을 박막 트랜지스터가 형성될 영역에 형성한다.
상기 채널층(203)이 형성되면, 게이트 절연막(204)을 형성하고, 계속해서 금속막을 상기 하부기판(220)의 전 영역 상에 증착한 다음, 식각 공정에 의하여 상기 채널층(203) 상에 게이트 전극(201)을 형성한다.
상기 게이트 절연막(204)을 실리콘 질화막을 사용하면 상기 채널층(203)의 상하부 둘레에는 열전도도가 우수한 실리콘 질화막으로 둘러싸이게 되어 TFT의 채널층(203) 상에 열화 현상이 발생되는 것을 방지할 수 있다.
도 5c에 도시된 바와 같이, 상기 게이트 전극(201)이 형성되면, 계속해서 층 간절연막(206)을 하부기판(220) 상에 도포한 다음, 이후 형성될 소스/드레인 전극과 채널층(203)을 전기적으로 연결시키기 위해서 상기 채널층(203) 상부에 형성된 절연층(204, 206)을 제거하는 콘택홀 공정을 진행한다.
상기 콘택홀 공정에서는 상기 층간절연막(206) 상에 감광막을 도포하고, 회절 노광 공정에 따라 소스/드레인 전극과 전기적으로 콘택될 영역에 하프톤 패턴(270)을 형성하는데, 상기 하프톤 패턴(270)은 완전 노광 및 회절 노광 영역으로 구성된다.
상기 콘택홀을 형성하기 위하여 형성된 상기 하프톤 패턴(270)은 하부에 형성되어 있는 상기 채널층(203)의 양측 가장자리에 대응되는 영역에 위치한다.
상기와 같이 하프톤 패턴(270)이 형성되면, 도 5d에 도시된 바와 같이, 건식각(dry etch) 공정에 따라, 상기 하프톤 패턴(270)의 회절 노광 영역의 감광막(PR)을 제거하면서, 완전 노광 영역은 상기 층간절연막(206)의 일부를 식각한다.
여기서, 상기 층간절연막(206)이 식각된 두께는 하부에 형성되어 있는 게이트 절연막(204)과 버퍼층(202)의 두께를 합한 두께보다 같거나 작아야 한다.
왜냐하면, 상기 층간절연막(206)이 식각된 두께가 하부에 형성되어 있는 게이트 절연막(204)과 버퍼층(202)의 두께를 합한 두께보다 크게 되면, 이후에 진행되는 습식각 공정에서 상기 버퍼층(202) 하부에 형성되는 열전도막(250)이 식각되는 오버 식각(over etch) 현상을 방지하기 위해서이다.
그런 다음, 도 5e에 도시된 바와 같이, 습식각 공정을 진행하여 상기 하프톤 패턴의 완전 노광 영역을 따라 식각된 상기 층간절연막(206)은 하부의 게이트 절연 막(204)과 버퍼층(202)을 식각하여 상기 열전도막(250)을 외부로 오픈 시킨다.
그리고 상기 하프톤 패턴(270)의 회절 노광 영역을 따라 감광막이 제거된 층간절연막(206)에서는 상기 층간절연막(206)과 게이트 절연막(204)을 식각하여 채널층(203)을 외부로 노출시킨다.
상기와 같은 구조로 콘택홀이 형성되면, 도 5f에 도시된 바와 같이, 기판(220) 상에 금속막을 증착한 다음, 이를 식각하여 소스 전극/드레인 전극(205a, 205b) 및 데이터 배선(211)을 형성한다.
이때, 상기 소스 전극/드레인 전극(205a, 205b)은 콘택홀을 따라 하부에 형성된 채널층(203)과 전기적으로 연결되면서, 일부는 상기 버퍼층(202)에 형성된 홀을 따라 상기 열전도막(250)과 연결된다.
상기 소스 전극(205a)은 데이터 신호를 상기 채널층(203)을 통하여 상기 드레인 전극(205b)으로 전달하는 TFT 신호 단자 역할을 하면서, 상기 채널층(203)과 하부의 열전도막(250)과의 열전도 경로 역할을 한다.
따라서, 상기 채널층(203)에서 발생되는 열은 상기 소스/드레인 전극(205a, 205b)을 통하여 열전도막(250)에 전달되어, TFT의 열화 현상을 방지할 수 있다.
그런 다음, 도 5g에 도시된 바와 같이, 상기 소스 전극/드레인 전극(205a, 205b) 및 데이터 배선(211)이 형성된 하부기판(220)의 전 영역 상에 보호막(207)을 형성하고, 상기 드레인 전극(205b)에 대응되는 보호막(207) 상에 홀을 형성하는 콘택홀 형성 공정을 진행한다.
상기 액정 패널의 비표시 영역의 드라이브 집적회로가 형성되는 영역에서는 화소 전극이 형성되지 않기 때문에 보호막을 오픈 하는 콘택홀 공정을 진행하지 않고, 보호막(207)을 상기 소스/드레인 전극(205a, 205b)이 형성된 기판 상에 도포한다.
그런 다음, 도면에는 도시하지 않았지만, 액정 패널의 표시영역에서는 화소 전극을 형성하기 위하여 투명성 금속인 ITO 금속막을 증착과 식각 공정을 진행하지만, 드라이브 집접회로가 실장되는 영역에서는 증착된 ITO 금속이 모두 식각된다.
따라서, 본 발명에서는 폴리 실리콘 액정표시장치의 빠른 신호 처리에 의하여 채널층에 열화 현상이 발생되는 문제점을 해결하기 위하여 열전도도가 우수한 열전도막을 형성하고, 방열 하였다.
그러므로 TFT의 방열 성능이 좋기 때문에 TFT의 채널층 면적을 좁게 형성할 수 있게 되어, 액정 패널의 비표시 영역의 면적을 줄일 수 있고, 이와 대응되게 액정 모듈 공정에서 조립되는 베젤의 폭을 줄일 수 있는 장점이 있다.
이상에서 자세히 설명된 바와 같이, 본 발명은 액정표시장치의 TFT의 채널층 하부에 열전도도가 우수한 SiNx 계열의 절연막을 도포함으로써, 상기 TFT의 채널층에서 발생되는 열을 기판으로 방출시켜 TFT의 열화 현상을 방지할 수 있을 뿐만 아니라, TFT의 채널층 면적을 줄일 수 있는 효과가 있다.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (9)
- 기판의 전면에 열전도막을 형성하는 단계;상기 열전도막이 형성된 기판의 전면에 버퍼층을 형성한 다음, 마스크 공정을 진행하여 박막 트랜지스터가 형성될 영역에 채널층을 형성하는 단계;상기 채널층이 형성된 기판의 전면에 게이트 절연막과 금속막을 차례로 증착한 다음, 마스크 공정을 진행하여 상기 채널층과 대응되는 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판의 전면에 층간절연막을 형성한 다음, 상기 채널층의 양측 가장자리 영역을 노출시키기 위해 감광막을 도포한 다음, 마스크 공정을 진행하여 하프톤 패턴을 형성하는 단계;상기 하프톤 패턴을 마스크로 하여 식각 공정을 진행하여 상기 채널층의 양측 가장자리 영역과, 상기 채널층의 양측 가장자리 영역과 대응되는 상기 열전도막을 노출시키는 단계;상기 채널층의 양측 가장자리 영역과 이와 대응되는 영역의 열전도막이 노출된 기판 전면에 금속막을 증착하고 식각하여, 상기 노출된 채널층의 양측 가장자리와 이와 대응되는 영역의 열전도막을 연결하는 소스/드레인 전극을 형성하는 단계;상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성하고 식각하여 상기 드레인 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및상기 콘택홀이 형성된 보호막 상에 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 1 항에 있어서,상기 하프톤 패턴은 회절 노광 공정에 따라 형성되는 것을 특징으로 하는 액정표시장치 제조방법.
- 삭제
- 제 1 항 있어서,상기 채널층의 양측 가장자리 영역과 이와 대응되는 상기 열전도막을 노출시키는 단계에서는 상기 하프톤 패턴을 따라 상기 층간절연막, 게이트 절연막 및 버퍼층을 건식 식각과 습식 식각을 차례대로 진행하여 형성하는 것을 특징으로 하는 액정표시장치 제조방법.
- 제 4 항에 있어서,상기 하프톤 패턴의 완전 노광 영역에서 식각되는 두께와 회절 노광 영역에서 식각되는 두께의 차이는 상기 게이트 절연막과 버퍼층을 합한 두께보다 같거나 작은 것을 특징으로 하는 액정표시장치 제조방법.
- 제 1 항에 있어서,상기 열전도막의 성분은 상기 버퍼층보다 열전도가 우수한 SiNX 계열의 절연막인 것을 특징으로 하는 액정표시장치 제조방법.
- 기판;상기 기판 상에 형성되어 있는 열전도막;상기 열전도막 상에 형성되어 있는 버퍼층과 채널층;상기 채널층 상에 형성되어 있는 게이트 절연막;상기 게이트 절연막 상에 형성되어 있는 게이트 전극;상기 게이트 전극 상에 형성된 층간절연막; 및상기 채널층의 양측 가장자리와 이와 대응되는 영역의 노출된 열전도막을 연결하면서, 상기 층간절연막 상에 형성되는 소스/드레인 전극;을 포함하고,상기 소스/드레인 전극은 상기 채널층에서 발생되는 열을 상기 열전도막으로 열전도시키는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 7 항에 있어서,상기 열전도막의 성분은 SiNX 계열의 절연막인 것을 특징으로 하는 액정표시장치.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054848A (ko) * | 2000-12-28 | 2002-07-08 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 |
| KR20020076935A (ko) * | 2001-03-31 | 2002-10-11 | 주식회사 현대 디스플레이 테크놀로지 | 박막 트랜지스터 액정표시장치 제조방법 |
| KR20020088275A (ko) * | 2001-05-21 | 2002-11-27 | 엘지.필립스 엘시디 주식회사 | 다결정화 방법과 이를 이용한 박막트랜지스터 제조방법 및액정표시장치 제조방법 |
-
2004
- 2004-05-28 KR KR1020040038057A patent/KR101029409B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020054848A (ko) * | 2000-12-28 | 2002-07-08 | 구본준, 론 위라하디락사 | 액정표시장치의 제조방법 |
| KR20020076935A (ko) * | 2001-03-31 | 2002-10-11 | 주식회사 현대 디스플레이 테크놀로지 | 박막 트랜지스터 액정표시장치 제조방법 |
| KR20020088275A (ko) * | 2001-05-21 | 2002-11-27 | 엘지.필립스 엘시디 주식회사 | 다결정화 방법과 이를 이용한 박막트랜지스터 제조방법 및액정표시장치 제조방법 |
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| KR20050113422A (ko) | 2005-12-02 |
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