以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。したがって、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、所定の範囲内のVgsにおけるオフ状態、又は、十分に低減されたオフ電流が得られるVgsにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10-9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10-13Aであり、Vgsが-0.5Vにおけるドレイン電流が1×10-19Aであり、Vgsが-0.8Vにおけるドレイン電流が1×10-22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが-0.5Vにおいて、又は、Vgsが-0.5V乃至-0.8Vの範囲において、1×10-19A以下であるから、当該トランジスタのオフ電流は1×10-19A以下である、と言う場合がある。当該トランジスタのドレイン電流が1×10-22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10-22A以下である、と言う場合がある。
また、本明細書等では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、又は125℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、又は20Vにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。ただし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
(実施の形態1)
本実施の形態では、高精細な表示を可能とする表示装置の駆動方法について、図1乃至図9を用いて説明する。
図1は、電子機器100の構成を示している。電子機器100は、プロセッサ101と、通信モジュール102と、表示装置103と、外部記憶装置106と、を有している。表示装置103は、ディスプレイコントローラ104と、表示パネル105と、を有している。ディスプレイコントローラ104は、フレームメモリ111と、演算回路112と、タイミング制御回路113と、ゲートドライバ114と、ソースドライバ115とを有している。
電子機器100は、ネットワーク上のサーバから通信モジュール102を介して、有線通信もしくは無線通信を用いて表示データを受信することができる。表示データは、外部記憶装置106からの入力を用いてもよい。外部記憶装置106は、HDD、光ディスク、磁気ディスク、磁気テープ、USB接続が可能な不揮発性メモリ、又は、外部より挿入された不揮発性メモリであることが好ましい。
表示装置103の詳細は図2で説明するが、表示装置103が有する表示パネル105は、1乃至m列の信号線と、1乃至n行の走査線と、信号線と走査線が交差する位置に配置された、複数の画素によって構成されている。本実施の形態では、表示パネル105が複数の画素を有し、ゲートドライバ114又はソースドライバ115は、外付けのICを用いた例として説明する。説明の便宜上、ゲートドライバ114及びソースドライバ115は、ディスプレイコントローラ104に含まれる構成とする。m、及びnは、2以上の整数である。ただし、表示パネル105は、画素と、ゲートドライバ114又はソースドライバ115のいずれかもしくは両方が一つの基板上に形成されてもよい。
プロセッサ101は、通信モジュール102と、ディスプレイコントローラ104と、外部記憶装置106と、を制御することができる。ディスプレイコントローラ104が有するフレームメモリ111は、通信モジュール102によって受信された表示データ又は外部記憶装置106に保存された表示データを保存することができる。
演算回路112は、フレームメモリ111に保存されたn-1行目の走査線とm列目の信号線とに接続された画素の第1の表示データと、n行目の走査線とm列目の信号線とに接続された画素の第2の表示データとの差分を差分値として算出することができる。差分値は、1乃至m列のそれぞれで算出される。差分値は、表示データの差のみに着目するため絶対値に変換される。
演算回路112は、n行目の走査線に接続された画素に与えられるそれぞれの第2の表示データと、n-1行目の走査線に接続された画素に与えられるそれぞれの第1の表示データとの差分を、m個の絶対値として得ることができる。演算回路112は、m個の絶対値の最大値を抽出することができる。演算回路112は、n行目の最大値をタイミング制御回路113に与えることができる。
タイミング制御回路113は、受け取った最大値から、n行目の走査線を選択する期間を決定することができる。タイミング制御回路113は、ゲートドライバ114に対し、n行目の走査線の選択期間を制御するための制御信号を与えることができる。また、タイミング制御回路113は、ソースドライバ115に対し表示データを信号線に出力する期間を与えることでできる。したがって、ゲートドライバ114が走査線を選択する選択期間に同期して、ソースドライバ115は、信号線に表示データを出力することができる。
図2(A)は、表示装置103の構成を示している。表示装置103は、表示パネル105と、複数のゲートドライバ114と、複数のソースドライバ115と、を有している。表示パネル105は、1乃至m列の信号線と、1乃至n行の走査線と、画素105P(1、1)乃至画素105P(m、n)とを有している。画素105Pは、信号線と、走査線とが電気的に接続されている。
図2(B)に画素105P(i、j)の一例を示している。画素105P(i、j)は、選択トランジスタP1と、容量素子P2と、表示素子P3とを有している。表示素子P3は、液晶素子であることが好ましい。もしくは、画素105P(i、j)は、表示素子P3に発光素子をしてもよい。ただし、表示素子P3に発光素子を用いたときは、表示の階調を制御するために駆動用トランジスタを有することが好ましい。なお、i、jは、1以上の自然数である。但し、以降において画素105P(i、j)を説明するとき、画素105Pと読み替えて説明する場合がある。
図2(A)では、左側に配置されたゲートドライバ114が表示パネル105の走査線の奇数行に電気的に接続され、右側に配置されたゲートドライバ114が表示パネル105の走査線の偶数行に電気的に接続される例を示している。
図2(A)では、上側に配置されたソースドライバ115が表示パネル105の信号線の奇数列に電気的に接続され、下側に配置されたソースドライバ115が表示パネル105の信号線の偶数列に電気的に接続される例を示している。
信号線には、複数の走査線との間に絶縁層を介して重なる領域を有しているため、寄生容量Cpが生成される。寄生容量Cpは、画素105Pが有する容量素子P2の容量より十分に大きい。したがって、容量素子P2の表示データを更新するときは、容量素子P2と寄生容量Cpとを一つの合成容量素子として充放電する必要がある。特に4K(3840×2160)、8K(7680×4320)、16K(15360×8640)、もしくはそれ以上の画素数を有する表示装置のときは、寄生容量Cpの影響度が大きくなる。
図3(A)は、画素を電位Vdataで更新するとき、画素105Pが有する容量素子P2の電位の変化を示す特性図の例を示している。容量素子P2の電位の立ち上がり時間Tsrは、式(1)で表すことができる。変数Rは画素に接続される信号線の抵抗成分を示している。変数Csyは容量素子P2と信号線に生成された寄生容量Cpの合成容量を示している。Ratioは、電位Vdataに対する到達度[%]を電位Viとして示している。よって、Ratioは、式(2)で表すことができる。
Tsr=R・Csy・ln(1/(1-Ratio)) (1)
Ratio=Vi/V0 (2)
ここで、変数について説明する。表示データDdataは、フレームメモリ111に保存されているデジタル値であり、画素に表示データを与えるときは、ソースドライバ115にてデジタルアナログ変換され、アナログ値として電位Vdataに変換される。よって表示データが階調0のときはDdataがデジタル値“0”を示し、アナログ値として電位V0が示される。
図3(A)又は図3(B)では、Ratio=0.95が与えられた例を示している。表示データが理想的に更新されたときを1.00とするとき、容量素子P2の電位の到達度が95%として設定された例を示している。電位Viは、立ち上がり時間Tsr後に容量素子P2の電位が設定された電位Vdataに対して到達する電位を示している。
図3(A)は、画素105Pが有する容量素子P2の電位が、電位V0からVdataへ更新されるときの電位の変化がに対して示された例である。図3(A)に対して図3(B)は、k-1行目の走査線とm列目の信号線に接続された画素105P(m,k-1)に与えられた表示データの電位Vi(m,k-1)を信号線の寄生容量Cpが既に保持している例を示している。よって、k行目の画素105P(m,k)に与える表示データの電位Vi(m,k)は、既に寄生容量Cpに保持されている電位Vi(m,k-1)から電位Vi(m,k)への変化であり、立ち上がり期間Tkで表すことができる。図3では、列の情報は省略し、電位Vi(k-1)、電位Vi(k)として示している。
k行目の走査線の選択期間は、式(3)及び式(4)で表すことができる。以下の式では、信号線m列の変数は省略している。
Tk(k)=R・Csy・ln(1/(1-|Ratio(k)|)) (3)
Ratio(k)={Vi(k)-Vi(k-1)}/{Vdata(k)-Vi(k-1)} (4)
つまり信号線が有する寄生容量Cpに保持される前段の表示データの電位Vi(m,k-1)をプリチャージ電位として利用することで、立ち上がり時間Tsrを縮小することができる。言い換えると、表示データの変化量がわかっていれば、立ち上がり時間Tkを最適化することができる。さらに言い換えると、立ち上がり時間Tkは、k行目の走査線を選択する期間と置き換えてもよい。よって、表示データの変化量が大きいとき、走査線には、データの更新に必要な十分長い選択期間を与えることができる。
図4(A)は、ディスプレイコントローラ104が有する演算回路112の構成を示している。演算回路112は、差分検出回路120と、最大値検出回路124と、ラッチ回路125とを有している。
演算回路112は、信号線と同数の差分検出回路120を有していることが好ましい。差分検出回路120は、第1のラッチ回路121と、第2のラッチ回路122と、減算回路123とを有している。第1のラッチ回路は、k-1行目のm列目の表示データDdata(m,k-1)が制御信号Ctrlによって保存される。続いて、k行目のm列目の表示データDdata(m,k)が制御信号Ctrlによって第1のラッチ回路に与えられるときに、第2のラッチ回路122には、第1のラッチ回路の出力が保存される。
減算回路123は、第1のラッチ回路の出力と、第2のラッチ回路の出力とを引き算し、差分値を算出することができる。また算出された差分値は、絶対値処理されて最大値検出回路124に与えられる。
最大値検出回路124は、絶対値処理されたm個の差分値の中から最大値Dmaxを抽出することができる。抽出されたk行目の最大値Dmaxは、ラッチ回路125に保存される。もし、最大値Dmaxが0を出力するときは、k行目の表示データDdata(1,k)乃至Ddata(m,k)と、k-1行目の表示データDdata(1,k-1)乃至Ddata(m,k-1)は変化がないことを示す。
図4(B)は、タイミング制御回路113の構成を示している。タイミング制御回路113は、選択回路131と、クロック生成回路132とを有している。
演算回路112が算出する最大値Dmaxは、選択回路131に与えられる。最大値Dmaxは複数のカテゴリに分けられる。図4(B)では、6つのカテゴリに分けられた例を示している。一例として、ここではD0乃至D5のカテゴリが与えられている。表示データが8ビット256階調で表示されるとき、D1のカテゴリでは算出された最大値Dmaxが1から50までが振り分けられる。また、D2のカテゴリでは算出された最大値Dmaxが51から100までが振り分けられる。また、D3のカテゴリでは算出された最大値Dmaxが101から150までが振り分けられる。また、D4のカテゴリでは算出された最大値Dmaxが151から200までが振り分けられる。またD5のカテゴリでは算出された最大値Dmaxが201から255までが振り分けられる。上記とは異なり、算出された最大値Dmaxが0のときはD0のカテゴリが指定される。最大値Dmaxが0のときは表示データが一致することを示している。
上記では6つのカテゴリに分けられた例を示したが、必ずしもカテゴリの数は限定されない。6つより少ないカテゴリに分けられてもよいし、6つより多くのカテゴリに分けられてもよい。もしくは、上記の256階調の表示データに対応する256種類のカテゴリを設けてもよい。
それぞれのカテゴリは、走査線の選択期間を決めることができる。選択回路131は、最大値Dmaxが振り分けられたカテゴリ情報をクロック生成回路132に与えることができる。クロック生成回路132は、与えられたカテゴリ情報を用いて、ゲートドライバ114、又はソースドライバ115に与える制御信号を生成することができる。制御信号とは、走査線の選択期間を決めるクロック信号CKなどを示している。
図4では、演算回路112を用いて最大値Dmaxの算出を行った例を示しているが、電子機器100を制御するプログラムがプロセッサ101を介して算出してもよい。
図5は、表示装置103の構成を示している。図2の表示装置103の構成と異なる点は、説明の簡略化のために一つのゲートドライバ114と、一つのソースドライバ115と、表示パネル105とで構成された例を示している。表示パネル105は、表示領域105aを有している。
表示領域105aは、走査線G1(1)乃至走査線G1(n)と、信号線S(1)乃至信号線S(m)と、画素105P(1,1)乃至画素105P(m,n)を有している。ゲートドライバ114は、走査線G1(1)乃至走査線G1(n)と電気的に接続されている。ソースドライバ115は、信号線S(1)乃至信号線S(m)と電気的に接続されている。信号線は、寄生容量Cpを有している。
また、表示領域105a以外の領域には、表示機能を有しないダミー画素105Dを配置することが好ましい。ダミー画素105Dは、走査線G1(D)、走査線G1(Dn)、信号線S(D)、信号線S(Dn)と、電気的に接続されている。ダミー画素105Dは、表示領域を取り囲むように外縁に配置されていることが好ましい。ダミー画素105Dは、複数の段数を有してもよい。
ダミー画素105Dは、表示領域105aの端に配置された画素が有する表示素子と、内側に配置された画素が有する表示素子が、隣接画素から受ける電界の影響を同じにすることができる。したがって、表示領域105aの端に配置された画素は、光漏れを抑制し表示品質を劣化させない。また、ダミー画素105Dは、保護回路の機能を有していてもよい。保護回路の回路面積は、ダミー画素105Dの回路面積と同じ、もしくは小さな面積であることが好ましい。
画素が有する表示素子が透光素子のときは、ダミー画素105Dの開口部と重なる位置に遮光膜を配置することで透過光を遮断してもよい。もしくは、信号線S(D)、信号線S(Dn)に固定の電位を与えることで、黒を表示させてもよい。
特に4K、8K、16K、もしくはそれ以上の画素数を有する表示装置では、画素の面積が小さくなるため寄生容量を介して隣接画素から受ける電界の影響が大きくなる。したがってダミー画素105Dを配置することで、隣接画素の影響による光漏れによる品質の低下を抑制する効果を有している。また画素数の増大は寄生容量Cpの増大により、生産工程における帯電の影響によるESDが発生しやすくなる。したがって、ダミー画素105Dを設けることでESDからの影響を抑制し歩留りを向上させることができる。
図6は、表示領域105aを駆動するゲートドライバ114の構成を示している。ゲートドライバ114は、n個のドライバ回路114aを有している。ゲートドライバ114は、入力信号としてスタート信号GSP、クロック信号CK、クロック幅形成信号PWC、リセット信号RES_H、及びシステムリセット信号INI_RESが与えられている。アウト信号GOUTは、ゲートドライバ114が動作しているかをモニタすることができる。
図6では、4相の入力信号で駆動する例を示しているが、入力信号は4相に限定されない。例えば8相もしくはそれ以上の入力信号で駆動されてもよい。
図7は、ドライバ回路114aの構成を示す。ドライバ回路114aは、トランジスタTR1乃至TR11と、容量素子C2と、容量素子C3で構成されている。またドライバ回路114aは、端子1乃至端子7を有している。
端子1には、スタート信号GSP又は、入力信号LIN(前段の出力信号SROUT)が与えられる。端子2には、クロック幅形成信号PWCが与えられる。端子3には、クロック信号CKが与えられる。端子4には、リセット信号RES_Hが与えられる。端子5には、システムリセット信号INI_RESが与えられる。端子6は、出力信号SROUTを出力する。端子7は、走査信号を出力する。
また配線VDDは、走査信号の高い電位が供給され、配線VSSは、走査信号の低い電位が供給される。以降では説明を簡略化するために、高い電位の信号はHigh、低い電位の信号はLowを用いて説明することがある。
端子1は、トランジスタTR1のゲートと、トランジスタTR4のゲートに電気的に接続されている。トランジスタTR1のソース又はドレインの一方は、配線VDDに電気的に接続されている。トランジスタTR1のソース又はドレインの他方は、ノードND1と、トランジスタTR2のソース又はドレインの一方に電気的に接続されている。トランジスタTR2のソース又はドレインの他方は配線VSSに電気的に接続されている。
トランジスタTR2のゲートは、容量素子C2の電極の一方と電気的に接続されている。容量素子C2の電極の他方は配線VSSに電気的に接続されている。トランジスタTR4のソース又はドレインの一方は、容量素子C2の電極の一方と電気的に接続されている。トランジスタTR4のソース又はドレインの他方は、配線VSSと電気的に接続されている。
端子4は、トランジスタTR3のゲートと電気的に接続されている。トランジスタTR3のソース又はドレインの一方は配線VDDに電気的に接続されている。トランジスタTR3のソース又はドレインの他方は、容量素子C2の電極の一方と電気的に接続されている。
端子5は、トランジスタTR5のゲートに電気的に接続されている。トランジスタTR5のソース又はドレインの一方は、配線VDDに電気的に接続されている。トランジスタTR5のソース又はドレインの他方は、容量素子C2の電極の一方と電気的に接続されている。
端子3は、トランジスタTR7のソース又はドレインの一方に電気的に接続されている。トランジスタTR7のソース又はドレインの他方は端子6に電気的に接続されている。トランジスタTR7のゲートは、トランジスタTR6のソース又はドレインの一方と、容量素子C3の電極の一方と電気的に接続されている。容量素子C3の電極の他方は端子6に電気的に接続されている。
トランジスタTR6のソース又はドレインの他方は、ノードND1と電気的に接続されている。トランジスタTR6のゲートは、配線VDDと電気的に接続されている。トランジスタTR8のソース又はドレインの一方は端子6と電気的に接続されている。トランジスタTR8のソース又はドレインの他方は配線VSSと電気的に接続されている。トランジスタTR8のゲートは、容量素子C2の電極の一方に電気的に接続されている。
端子2は、トランジスタTR10のソース又はドレインの一方と電気的に接続されている。トランジスタTR10のソース又はドレインの他方は、端子7と電気的に接続されている。トランジスタTR10のゲートは、トランジスタTR9のソース又はドレインの一方と電気的に接続されている。トランジスタTR9のソース又はドレインの他方は、ノードND1に電気的に接続されている。トランジスタTR9のゲートは、配線VDDと電気的に接続されている。
トランジスタTR11のソース又はドレインの一方は端子7に電気的に接続されている。トランジスタTR11のソース又はドレインの他方は配線VSSに電気的に接続されている。トランジスタTR11のゲートは、容量素子C2の電極の一方と電気的に接続されている。
ドライバ回路114aの動作について説明する。入力信号LINにHighが与えられると、トランジスタTR1がONになる。トランジスタTR1がONになると、トランジスタTR6を介してトランジスタTR7をONにすることができる。また、トランジスタTR1がONになると、トランジスタTR9を介してトランジスタTR10をONにすることができる。トランジスタTR7がONになることで、クロック信号CKにHighが与えられると、トランジスタTR7を介して出力信号SROUTがHighになる。
トランジスタTR10がONになることで、クロック幅形成信号PWCにHighが与えられると、走査線G1がHighになる。クロック信号CKと、クロック幅形成信号PWCは、同じ期間Highであることが好ましい。もしくは、クロック信号CKよりもクロック幅形成信号PWCは、立ち上がりタイミングが遅いことが好ましい、また、クロック信号CKよりもクロック幅形成信号PWCは立ち下がりタイミングが早いことが好ましい。
リセット信号RES_HにHighが与えられると、トランジスタTR3がONになる。したがって容量素子C2には、トランジスタTR3を介してHighの電位が与えられる。よって、トランジスタTR8と、トランジスタTR11とがONするため走査線G1と出力信号SROUTはLowになる。さらに、トランジスタTR2がONするため、ノードND1がLowになり、トランジスタTR6を介してトランジスタTR7がOFFになる。また、ノードND1がLowになり、トランジスタTR9を介してトランジスタTR10がOFFになる。
したがって、ドライバ回路114aは、入力信号LINにHighが与えられたきに、クロック信号CKと、クロック幅形成信号PWCとがHighであれば、走査線G1と、次段のドライバ回路114aにHighを出力する。走査線G1の選択期間は、入力信号LINとクロック信号CKとがHighになると選択期間が始まり、リセット信号RES_HがHighになると選択期間が終了する。選択期間を終了するときは、クロック信号CKをLowにすることが好ましい。クロック信号CKがHighで、かつ、リセット信号RES_HがHighになると、トランジスタTR7とトランジスタTR8がともにONになり貫通電流が流れる。
上記の動作を利用して、複数の連続する走査線を同時に選択することができる。例えば、連続して接続されているドライバ回路114a(n-2)乃至ドライバ回路114a(n)に対し接続されているクロック信号CK(1)乃至クロック信号CK(3)にHighを与える。ドライバ回路114a(n-2)乃至ドライバ回路114a(n)は、走査線(n-2)乃至走査線(n)に同時にHighを出力し、複数の走査線を同時に選択することができる。その後、ドライバ回路114a(n-2)乃至ドライバ回路114a(n)には、それぞれリセット信号RES_H(1)乃至リセット信号RES_H(3)が同時に与えられる。よって、ドライバ回路114a(n-2)乃至ドライバ回路114a(n)は、走査線の出力を同時にLowにすることができる。つまり、連続する走査線で同じ表示データを用いて表示を更新するときは、同時に複数行を更新することができる。
図8は、ゲートドライバ114の動作をタイミングチャートで示す。一例として図8のタイミングチャートには、タイミング制御回路113によって算出された表示データの差分値の最大値Dmaxを、図4で説明したように6つのカテゴリに分類している。それぞれのカテゴリの最大値を明示的にDmaxとして併記している。それぞれのカテゴリは、走査線の選択期間が決められている。走査線の選択期間は、図7のドライバ回路114aによって生成される。
図8では、一例としてゲートドライバ114が走査線G1(1)乃至走査線G1(12)を駆動するときのタイミングチャート示す。走査線G1(1)乃至走査線G1(12)の選択期間を期間(T0)乃至期間(T12)で示す。
期間(T0)は、表示装置103がリセットされゲートドライバ114が初期化された期間を示す。システムリセット信号INI_RESがHighになるとき、ドライバ回路114aの出力はすべてLowになる。したがってすべての走査線がLowになる。
期間(T1)は、ドライバ回路114a(1)にスタート信号GSPが与えられる。クロック信号CK(1)と、クロック幅形成信号PWC(1)は、スタート信号GSPと同じ期間Highであることが好ましい。クロック信号CK(1)のHighの期間は、カテゴリD1に対応する走査線の選択期間が選択される。これは、最大値Dmaxが1-50階調の範囲であることを示している。カテゴリD1で設定された走査線G1(1)の選択期間は、容量素子P2と寄生容量Cpの合成容量Csyを充放電するのに十分な期間を有している。
期間(T2)は、ドライバ回路114a(2)の端子1に、ドライバ回路114a(1)の出力信号SROUTからHighが与えられる。続いて、リセット信号RES_H(1)が与えられる。リセット信号RES_H(1)によって、ドライバ回路114a(1)の出力信号SROUTはLowに変化する。クロック信号CK(2)と、クロック幅形成信号PWC(2)のHighの期間は、カテゴリD2に対応する走査線の選択期間が選択される。これは、最大値Dmaxが51-100階調の範囲であることを示している。よって、カテゴリD2は、走査線G1(2)をカテゴリD2で設定された選択期間Highにする。
期間(T3)は、ドライバ回路114a(3)の端子1に、ドライバ回路114a(2)の出力信号SROUTからHighが与えられる。続いて、リセット信号RES_H(2)が与えられる。リセット信号RES_H(2)によって、ドライバ回路114a(2)の出力信号SROUTはLowに変化する。クロック信号CK(3)と、クロック幅形成信号PWC(3)のHighの期間は、カテゴリD1に対応する走査線の選択期間が選択される。これは、最大値Dmaxが1-50階調の範囲であることを示している。よって、カテゴリD1は、走査線G1(3)をカテゴリD1で設定された選択期間Highにする。
期間(T4)は、ドライバ回路114a(4)の端子1に、ドライバ回路114a(3)の出力信号SROUTからHighが与えられる。続いて、リセット信号RES_H(3)が与えられる。リセット信号RES_H(3)によって、ドライバ回路114a(3)の出力信号SROUTはLowに変化する。クロック信号CK(4)と、クロック幅形成信号PWC(4)のHighの期間は、カテゴリD4に対応する走査線の選択期間が選択される。これは、最大値Dmaxが151-200階調の範囲であることを示している。よって、カテゴリD4は、走査線G1(4)をカテゴリD4で設定された選択期間Highにする。表示データの差分値が大きいため、合成容量Csyを充放電するために走査線の選択期間を長く確保することができる。
期間(T5)乃至期間(T7)は、いずれもカテゴリD0であり、表示データに変化がない。よって走査線G1(5)乃至走査線G1(7)を同時に選択し、同じ表示データで更新する。ただし、カテゴリD0の走査線の選択期間は、任意に設定することができる。図8のタイミングチャートでは、カテゴリD1と同じに設定された例を示している。
ドライバ回路114a(5)の端子1に、ドライバ回路114a(4)の出力信号SROUTからHighが与えられる。このとき、クロック信号CK(1)乃至クロック信号CK(3)と、クロック幅形成信号PWC(1)乃至クロック幅形成信号PWC(3)とを同時にHighに変化させる。よって、ドライバ回路114a(6)の端子1に、ドライバ回路114a(5)の出力信号SROUTからHighが与えられる。よって、ドライバ回路114a(7)の端子1に、ドライバ回路114a(6)の出力信号SROUTからHighが与えられる。したがって、カテゴリD1に対応する走査線G1(5)乃至走査線G1(7)が同時にHighになる。したがって、走査線G1(5)乃至走査線G1(7)の表示データは、同時に更新することができる。
期間(T8)は、ドライバ回路114a(8)の端子1に、ドライバ回路114a(7)の出力信号SROUTからHighが与えられる。続いて、リセット信号RES_H(1)乃至リセット信号RES_H(3)が与えられる。リセット信号RES_H(1)乃至リセット信号RES_H(3)によって、ドライバ回路114a(5)乃至ドライバ回路114a(7)の出力信号SROUTはLowに変化する。クロック信号CK(4)と、クロック幅形成信号PWC(4)のHighの期間は、カテゴリD3に対応する走査線の選択期間が選択される。これは、最大値Dmaxが101-150階調の範囲であることを示している。よって、カテゴリD3は、走査線G1(8)をカテゴリD3で設定された選択期間highにする。表示データの差分値が大きいため、合成容量Csyを充放電するために走査線の選択期間を長く確保することができる。
期間(T9)乃至期間(T12)は、上記に準じて動作するため、以降の説明を省略する。
4K(3840×2160)、8K(7680×4320)、もしくは16Kなど、それ以上の画素数を有する表示装置では、画素回路の面積が小さくなり、走査線と信号線とが多く必要になる。したがって、走査線と信号線とが重なる個所が多くなり信号線に寄生する寄生容量Cpは、増大する傾向にある。したがって本実施の形態で示す方法は、寄生容量Cpに充電された電位をプリチャージ電位として利用することで、表示の更新に必要なデータの書き込み期間を最適化することができる。表示データの書き込み期間を最適化することで余った期間は、パワーゲーティングや、クロックゲーティングを用いたアイドリング・ストップ駆動に利用することができる。またタッチセンサの検出期間に割り当てることで、タッチセンサの検出精度を向上させることができる。
図9は、図8とは異なるタイミングチャートを示す。図9では、図8のタイミングチャートに比べ、さらに積極的に寄生容量Cpを利用する方法を示している。走査線G1(n)の選択期間は、走査線G1(n)を駆動するドライバ回路114a(n)に入力されるクロック信号CKがHighの期間で設定されることは同じである。ここでは説明のために、ドライバ回路114a(n)に入力されるクロック信号CK(3)が入力されていると仮定して説明を行う。
図8のタイミングチャートと異なる点は、前段のドライバ回路114a(n-1)によって走査線G1(n-1)が選択されているときに、次段のドライバ回路114a(n)にクロック信号CK(3)が与えられている。ただし、前段のドライバ回路114a(n-1)に入力されるクロック信号CK(2)の立ち上がりに対して、クロック信号CK(3)の立ち上がりは遅延期間dtだけ遅れて立ち上がることが好ましい。
前段の走査線G1(n-1)と次段の走査線G1(n)とが、同時に選択されることで信号線のm列目に接続されている画素105P(m,n-1)及び画素105P(m,n)に同じ表示データが書き込まれる。続いて、走査線G1(n-1)が非選択になると、画素105P(m,n-1)の表示データは確定される。続いて、信号線のm列目に与える表示データは、画素105P(m,n)の表示データへ変化させるが、画素105P(m,n)の選択トランジスタP1は既にONしている。つまり、選択トランジスタP1がONするためのスイッチング期間を削減することができる。
したがって、選択トランジスタP1の移動度に依存せず、選択トランジスタP1のスイッチング期間を削減することができるため、4K、8K、16K、もしくはそれ以上の画素数を有する表示装置では、画素への書き込み期間を確保するために有効である。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、表示装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、表示装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、本発明の一態様の表示装置について説明する。
本発明の一態様は、複数の画素がマトリクス状に配列した表示領域(画素部ともいう)を備える表示装置である。画素部には、選択信号が供給される配線(ゲート線、または走査線ともいう)と、画素に書き込む信号(ビデオ信号等ともいう)が供給される配線(ソース線、信号線、データ線等ともいう)が、それぞれ複数設けられる。ここで、ゲート線同士、及びソース線同士は、それぞれ互いに平行に設けられ、ゲート線とソース線とは互いに交差する。
1つの画素は、少なくとも1つのトランジスタと、1つの表示素子と、を備える。表示素子は画素電極として機能する導電層を有し、当該導電層は、トランジスタのソース又はドレインの一方と電気的に接続する。また、トランジスタは、ゲートがゲート線と電気的に接続し、ソース又はドレインの他方がソース線と電気的に接続する。
ここで、ゲート線の延伸方向を行方向又は第1の方向とし、ソース線の延伸方向を列方向又は第2の方向と呼ぶこととする。
ここで、隣接する2本以上のゲート線には、同じ選択信号が供給されることが好ましい。すなわち、これらゲート線の選択期間が同一となることが好ましい。ここでは3本のゲート線を一組にした例を用いて説明をする。ただし、ゲート線の選択期間が同一となるゲート線の数は、ゲート線3本一組に限定されず、ゲート線4本一組にしてもよい。また、それ以上の本数のゲート線を一組にしてもよいでもよい。
3本のゲート線に同じ選択信号が供給される場合、列方向に隣接する3つの画素が同時に選択される。そのため、これら3つの画素には、それぞれ異なるソース線を接続する構成とする。すなわち、列ごとに3本のソース線が配列した構成とする。
ここで3本のソース線のうち、内側に位置するソース線を、画素電極として機能する導電層と重ねて配置することが好ましい。これにより、画素電極間の距離を小さくすることができる。
さらに、3本のソース線のうち、外側に位置するソース線と、内側に位置するソース線との間に、トランジスタの半導体層の一部が設けられる構成とすることが好ましい。例えば第1乃至第3のソース線がこの順で配列する場合、第1のソース線と接続するトランジスタ及び第2のソース線と接続するトランジスタの半導体層の一部が、第1のソース線と第2のソース線の間に位置する構成とする。さらに、第3のソース線と接続するトランジスタの半導体層の一部が、第2のソース線と第3のソース線の間に位置する構成とする。これにより、各ソース線と各半導体層との間のノードが、他のソース線と交差しない構成とすることができる。そのため、ソース線間の寄生容量を低減することができる。
このような構成とすることで、一水平期間を従来よりも長くすることができる。例えば3本のゲート線に同じ選択信号が供給される場合では、一水平期間の長さを3倍にすることができる。さらに、ソース線間の寄生容量を低減できるため、ソース線の負荷を低減することができる。これにより、解像度が4Kや8Kなどといった極めて高解像度の表示装置であっても、電界効果移動度の低いトランジスタを用いて動作させることが可能となる。また、画面サイズが対角50インチ以上、対角60インチ以上、又は対角70インチ以上の大型の表示装置にも適用することが可能となる。
以下では、表示装置のより具体的な例について、図面を参照して説明する。
[表示装置の構成例]
図10に、本発明の一態様の表示装置103のブロック図を示している。表示装置103、画素領域(表示領域)と、ソースドライバ(Source Driver)と、ゲートドライバ(Gate Driver)と、を備える。
図10では、画素領域を挟んで2つのゲートドライバを有する例を示している。これら2つのゲートドライバには、複数のゲート線GL0が接続される。図10には、i番目のゲート線GL0(i)を示している。ゲート線GL0(i)は、3本のゲート線(ゲート線GL(i)、ゲート線GL(i+1)、ゲート線GL(i+2))と電気的に接続されている例を示している。したがって、これら3本のゲート線には同じ選択信号が与えられる。
ソースドライバには、複数のソース線が接続される。ソース線は1つの画素列に対して3本設けられている。図10では、j番目の画素列に対応する3本のソース線(ソース線SL1(j)、ソース線SL2(j)、ソース線SL3(j))と、j+1番目の画素列に対応する3本のソース線(ソース線SL1(j+1)、ソース線SL2(j+1)、ソース線SL3(j+1))を示している。
1つの画素は、少なくとも1つのトランジスタと、表示素子の画素電極として機能する1つの導電層21を有する。画素は1つの色に対応する画素である。したがって、複数の画素が呈する光の混色を利用してカラー表示を行う場合には、画素を副画素とも呼ぶことができる。
また、列方向に配列する複数の画素は、それぞれ同じ色を呈する画素であることが好ましい。表示素子として液晶素子を用いる場合には、列方向に配列する画素には、液晶素子と重ねて同じ色の光を透過する着色層を設ける構成とする。
ここで、1つの画素列に対応する3本のソース線のうち、内側に位置するソース線(ソース線SL2(j))の一部が、導電層21と重畳することが好ましい。さらに、ソース線SL2(j)を、他のソース線と離間して導電層21の中央部に配置することが好ましい。例えば、ソース線SL1(j)とソース線SL2(j)の間隔と、ソース線SL2(j)とソース線SL3(j)の間隔とが、概略等間隔になるように配置することが好ましい。これにより、より効果的にソース線間に生じる寄生容量を低減し、ソース線1本当たりの負荷を低減することができる。
ここで、電界効果移動度を高めることが困難なアモルファスシリコンなどのトランジスタを適用する際、高解像度化を実現する方法として、表示装置の表示領域を複数の画素領域に分割して駆動する方法が挙げられる。しかし上記方法の場合、駆動回路の特性ばらつきなどにより、分割された画素領域の境界部が視認されてしまい、視認性が低下してしまう場合がある。また、入力される画像データを、あらかじめ分割するための画像処理などが必要となり、高速且つ大規模な画像処理装置が必要になる。
一方、本発明の一態様の表示装置は、電界効果移動度が比較的低いトランジスタを用いた場合であっても、表示領域を分割することなく駆動することが可能となる。
図10では、画素領域の一方の辺に沿ってソースドライバを配置した例を示したが、画素領域の対向する2辺に沿って、画素領域を挟むようにソースドライバを配置してもよい。
図11では、画素領域に設けられる複数のソース線のうち、奇数番目と接続するソースドライバICと、偶数番目と接続するソースドライバICとを、それぞれ対向して配置した例を示している。すなわち、行方向に配列する複数のソース線は、交互に異なるソースドライバICと接続する構成とする。図11では、ソース線SL1(j)及びソース線SL3(j)が上側に位置するソースドライバICと接続し、ソース線SL2(j)が下側に位置するソースドライバICと接続する例を示している。このような構成とすることで、大型の表示装置であっても配線抵抗に起因した電位降下に伴う表示ムラを軽減することができる。また、図11の構成とすることにより、図10の構成に比べてソースドライバICを配置する面積が大きくできるため、隣接する2つのソースドライバICの間の距離を大きくでき、生産歩留りを向上させることができる。
[画素の構成例]
以下では、表示装置103の画素領域に配置される画素の構成例について説明する。
図12(A)には、列方向に配列する3つの画素を含む回路図を示している。
1つの画素は、トランジスタ30と、液晶素子20と、容量素子60と、を有する。
配線S1乃至S3は、それぞれソース線に対応し、配線GL1乃至GL3は、それぞれゲート線に対応する。また配線CSは容量素子60の一方の電極と電気的に接続され、所定の電位が与えられる。
画素は、配線S1乃至S3のいずれか1本、及び配線GL1乃至GL3のいずれか一本と電気的に接続される。一例として、配線S1及び配線GL1と接続される画素について説明する。トランジスタ30は、ゲートが配線GL1と電気的に接続し、ソース又はドレインの一方が配線S1と電気的に接続し、他方が容量素子60の他方の電極、及び液晶素子20の一方の電極(画素電極)と電気的に接続する。容量素子60の一方の電極には、共通電位が供給される。
図12(B)に、配線S1及び配線GL1と接続される画素のレイアウトの例を示している。
図12(B)に示すように、行方向(横方向)に配線GL1及び配線CSが延在し、列方向(縦方向)に配線S1乃至S3が延在している。
またトランジスタ30において、配線GL1上に半導体層32が設けられ、配線GL1の一部がゲート電極として機能する。また配線S1の一部がソース電極又はドレイン電極の一方として機能する。半導体層32は、配線S1と配線S2の間に位置する領域を有する。
トランジスタ30のソース電極又はドレイン電極の他方と、画素電極として機能する導電層21とは、接続部38を介して電気的に接続されている。また、導電層21と重なる位置に、着色層41が設けられている。
また、導電層21は、配線S2と重なる部分を有する。また、導電層21は、両端に位置する配線S1及び配線S3と重畳しないことが好ましい。これにより、配線S1及び配線S3の寄生容量を低減できる。
ここで、配線S1と配線S2の距離を距離D1、配線S2と配線S3の距離を距離D2としたとき、距離D1と距離D2とを概略等しくすることが好ましい。例えば、距離D1と距離D2の比を、0.8以上1.2以下、好ましくは0.9以上1.1以下とすることが好ましい。これにより、配線S1と配線S2との間の寄生容量、及び配線S2と配線S3との間の寄生容量を低減できる。
また、配線間距離を大きくすることで、作製工程中において配線間にゴミなどが付着した場合に、洗浄により除去しやすくなるため、歩留りを向上させることができる。洗浄方法として、ライン洗浄装置を用いる場合には、配線S1等の延伸方向に沿って基板を移動させながら洗浄すると、よりゴミを除去しやすくなるため好ましい。
また、図12(B)において、配線S1乃至S3の一部、及び配線CSの一部に、他の部分よりも太い部分を有する。これにより、配線抵抗を小さくできる。
図12(C)、(D)にはそれぞれ、配線GL2及び配線GL3と接続する画素のレイアウトの例を示している。
図12(C)において、配線GL2上に設けられる半導体層32は、配線S2と電気的に接続され、且つ、配線S1と配線S2の間に位置する領域を有する。
また、図12(D)において、配線GL3上に設けられる半導体層32は、配線S3と電気的に接続され、且つ、配線S2と配線S3の間に位置する領域を有する。
また、図12(B)、(C)、(D)に示すそれぞれの画素は、同じ色を呈する画素であることが好ましい。導電層21と重なる領域に、同じ色の光を透過する着色層41を重ねて配置することができる。また、列方向に隣接する画素は、図12(B)、(C)、(D)と同じ構成とすることができるが、着色層41のみ異なる色を透過する着色層とする。
[断面構成例]
以下では、表示装置の断面構成の一例について説明する。
〔断面構成例1〕
図13に、図12(B)中の切断線A1-A2に対応する断面の一例を示す。ここでは、表示素子として透過型の液晶素子20を適用した場合の例を示している。図13において、基板12側が表示面側となる。
表示装置103は、基板11と基板12との間に液晶22が挟持された構成を有している。液晶素子20は、基板11側に設けられた導電層21と、基板12側に設けられた導電層23と、これらに挟持された液晶22と、を有する。また、液晶22と導電層21との間に配向膜24aが設けられ、液晶22と導電層23との間に配向膜24bが設けられている。
導電層21は、画素電極として機能する。また導電層23は、共通電極などとして機能する。また導電層21と導電層23は、いずれも可視光を透過する機能を有する。したがって、液晶素子20は、透過型の液晶素子である。
基板12の基板11側の面には、着色層41と、遮光層42が設けられている。着色層41と遮光層42を覆って絶縁層26が設けられ、絶縁層26を覆って導電層23が設けられている。また着色層41は、導電層21と重なる領域に設けられている。遮光層42は、トランジスタ30や接続部38を覆って設けられている。
基板11よりも外側には偏光板39aが配置され、基板12よりも外側には偏光板39bが配置されている。さらに、偏光板39aよりも外側に、バックライトユニット90が設けられている。
基板11上にトランジスタ30、容量素子60等が設けられている。トランジスタ30は、画素の選択トランジスタとして機能する。トランジスタ30は、接続部38を介して液晶素子20と電気的に接続されている。
図13に示すトランジスタ30は、いわゆるボトムゲート・チャネルエッチ構造のトランジスタである。トランジスタ30は、ゲート電極として機能する導電層31と、ゲート絶縁層として機能する絶縁層34と、半導体層32と、ソース領域及びドレイン領域として機能する一対の不純物半導体層35と、ソース電極及びドレイン電極として機能する一対の導電層33a及び導電層33bと、を有する。半導体層32の、導電層31と重畳する部分は、チャネル形成領域として機能する。半導体層32と不純物半導体層35とは接して設けられ、不純物半導体層35と導電層33a又は導電層33bとは接して設けられる。
なお、導電層31は、図12(B)における配線GL1の一部に対応し、導電層33aは、配線S1の一部に対応する。また、後述する導電層31a、導電層33c、導電層33dはそれぞれ、配線CS、配線S2、配線S3に対応する。
半導体層32には、シリコンを含む半導体を用いることが好ましい。例えば、アモルファスシリコン、微結晶シリコン、又は多結晶シリコン等を用いることができる。特に、アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。本発明の一態様の表示装置は、電界効果移動度が比較的低いアモルファスシリコンが適用されたトランジスタであっても、良好な表示が可能である。アモルファスシリコンを用いる場合には、水素によりダングリングボンドの終端を図った水素化アモルファスシリコン(a-Si:Hと表記する場合がある)を用いることが好ましい。
不純物半導体層35を構成する不純物半導体膜は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがn型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、P又はAsを添加したシリコンが挙げられる。又は、トランジスタがp型である場合には、一導電型を付与する不純物元素として、例えばBを添加することも可能であるが、トランジスタはn型とすることが好ましい。なお、不純物半導体層35は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
容量素子60は、導電層31aと、絶縁層34と、導電層33bにより構成されている。また、導電層31a上には、絶縁層34を介して導電層33c及び導電層33dがそれぞれ設けられている。
トランジスタ30等を覆って、絶縁層82と絶縁層81が積層して設けられている。画素電極として機能する導電層21は絶縁層81上に設けられている。また接続部38において、絶縁層81及び絶縁層82に設けられた開口を介して、導電層21と導電層33bと電気的に接続されている。絶縁層81は、平坦化層として機能することが好ましい。また絶縁層82は、トランジスタ30等へ不純物等が拡散することを抑制する保護膜としての機能を有することが好ましい。例えば、絶縁層82に無機絶縁材料を用い、絶縁層81に有機絶縁材料を用いることができる。
〔断面構成例2〕
上記では、液晶素子として、液晶を挟む一対の電極が上下に配置された、縦電界方式の液晶素子の例を示しているが、液晶素子の構成はこれに限られず、様々な方式の液晶素子を適用することができる。
図14には、FFS(Fringe Field Switching)モードが適用された液晶素子を有する表示装置の断面概略図を示す。
液晶素子20は、画素電極として機能する導電層21と、導電層21と絶縁層83を介して重なる導電層23と、を有する。導電層23は、スリット状又は櫛歯状の上面形状を有している。
また、この構成では、導電層21と導電層23とが重なる部分に容量が形成され、これを容量素子60として用いることができる。そのため、画素の占有面積を縮小できるため、高精細な表示装置を実現できる。また、開口率を向上させることができる。
ここで、表示装置を作製する際、作製工程におけるフォトリソグラフィ工程が少ないほど、すなわちフォトマスクのマスク枚数が少ないほど、作製コストを低くすることができる。
例えば図13に示す構成では、基板11側の工程のうち、導電層31等の形成工程、半導体層32及び不純物半導体層35の形成工程、導電層33a等の形成工程、接続部38となる開口部の形成工程、及び導電層21の形成工程の、計5つのフォトリソグラフィ工程を経ることで作製できる。すなわち、5枚のフォトマスクにより、バックプレーン基板を作製することができる。一方、基板12(対向基板)側においては、着色層41や遮光層42の形成方法として、インクジェット法又はスクリーン印刷法等を用いると、フォトマスクが不要となるため好ましい。例えば、3色の着色層41と、遮光層42を設けた場合には、これらをフォトリソグラフィ法で形成した場合に比べて、計4つのフォトマスクを削減することができる。
以上が断面構成例についての説明である。
〔トランジスタの構成について〕
以下では、上記とは異なるトランジスタの構成の例について説明する。
図15(A)に示すトランジスタは、半導体層32と不純物半導体層35の間に、半導体層37を有する。
半導体層37は、半導体層32と同様の半導体膜により形成されていてもよい。半導体層37は、不純物半導体層35のエッチングの際に、半導体層32がエッチングにより消失することを防ぐためのエッチングストッパーとして機能させることができる。なお、図15(A)において、半導体層37が左右に分離している例を示しているが、半導体層37の一部が半導体層32のチャネル形成領域を覆っていてもよい。
また、半導体層37は、不純物半導体層35よりも低濃度の不純物が含まれていてもよい。これにより、半導体層37をLDD(Lightly Doped Drain)領域として機能させることができ、トランジスタを駆動させたときのホットチャネル効果を抑制することができる。
図15(B)に示すトランジスタは、半導体層32のチャネル形成領域上に、絶縁層84が設けられている。絶縁層84は、不純物半導体層35のエッチングの際のエッチングストッパーとして機能する。
図15(C)に示すトランジスタは、半導体層32に代えて、半導体層32pを有する。半導体層32pは、結晶性の高い半導体膜を含む。例えば半導体層32pは、多結晶半導体又は単結晶半導体を含む。これにより、電界効果移動度の高いトランジスタとすることができる。
図15(D)に示すトランジスタは、半導体層32のチャネル形成領域に半導体層32pを有する。例えば図15(D)に示すトランジスタは、半導体層32となる半導体膜に対してレーザ光などを照射することにより、局所的に結晶化することにより形成することができる。これにより、電界効果移動度の高いトランジスタを実現できる。
図15(E)に示すトランジスタは、図15(A)で示したトランジスタの半導体層32のチャネル形成領域に、結晶性の半導体層32pを有する。
図15(F)に示すトランジスタは、図15(B)で示したトランジスタの半導体層32のチャネル形成領域に、結晶性の半導体層32pを有する。
以上がトランジスタの構成例についての説明である。
[各構成要素について]
以下では、上記に示す各構成要素について説明する。
〔基板〕
表示パネルが有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイヤ、有機樹脂などの材料を用いることができる。
厚さの薄い基板を用いることで、表示パネルの軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示パネルを実現できる。又は、可撓性を有する程度に薄いガラスなどを基板に用いることもできる。又は、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。
〔トランジスタ〕
トランジスタは、ゲート電極として機能する導電層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、ゲート絶縁層として機能する絶縁層と、を有する。
なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型又はボトムゲート型のいずれのトランジスタ構造としてもよい。又は、チャネルの上下にゲート電極が設けられていてもよい。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体(微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体)のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
トランジスタのチャネルが形成される半導体には、例えばシリコンを用いることができる。シリコンとして、特にアモルファスシリコンを用いることが好ましい。アモルファスシリコンを用いることで、大型の基板上に歩留り良くトランジスタを形成でき、量産性に優れる。
また、微結晶シリコン、多結晶シリコン、単結晶シリコンなどの結晶性を有するシリコンを用いることもできる。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
もしくは、トランジスタの半導体層に金属酸化物を用いてもよい。金属酸化物を半導体層に有するトランジスタは、トランジスタのオフ電流が小さいことが知られている。画素の選択トランジスタがオフ電流の小さいトランジスタを用いることで表示の更新間隔を長くしても表示品質の劣化を抑えることができる。よって、静止画を表示するときは、表示の更新回数を削減することができるため、消費電力を小さくすることができる。実施の形態1のディスプレイコントローラ104は、金属酸化物を半導体層に有する選択トランジスタを制御するのに適している。金属酸化物を半導体層に用いたトランジスタについては、実施の形態4で詳細な説明をする。
本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるため好ましい。またこのときアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線や電極の材料、基板の材料として、耐熱性の低い材料を用いることが可能なため、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを好適に用いることができる。一方、トップゲート型のトランジスタは、自己整合的に不純物領域を形成しやすいため、特性のばらつきなどを低減することができるため好ましい。このとき特に、多結晶シリコンや単結晶シリコンなどを用いる場合に適している場合がある。
〔導電層〕
トランジスタのゲート、ソース及びドレインのほか、表示装置を構成する各種配線及び電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金などが挙げられる。またこれらの材料を含む膜を単層で、又は積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅-マグネシウム-アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜又は窒化チタン膜と、その上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、その上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。
また、トランジスタのゲート、ソース及びドレインのほか、表示装置を構成する各種配線及び電極などの導電層に用いることのできる、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物又はグラフェンを用いることができる。又は、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又はチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。又は、該金属材料の窒化物(例えば、窒化チタン)などを用いてもよい。なお、金属材料、合金材料(またはそれらの窒化物)を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線及び電極などの導電層や、表示素子が有する導電層(画素電極や共通電極として機能する導電層)にも用いることができる。
〔絶縁層〕
各絶縁層に用いることのできる絶縁材料としては、例えば、アクリル、エポキシなどの樹脂、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。
〔液晶素子〕
液晶素子としては、例えば垂直配向(VA:Vertical Alignment)モードが適用された液晶素子を用いることができる。垂直配向モードとしては、MVA(Multi-Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モードなどを用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばVAモードのほかに、TN(Twisted Nematic)モード、IPS(In-Plane-Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro-cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、ECB(Electrically Controlled Birefringence)モード、ゲストホストモード等が適用された液晶素子を用いることができる。
なお、液晶素子は、液晶の光学的変調作用によって光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶に係る電界(横方向の電界、縦方向の電界又は斜め方向の電界を含む)によって制御される。なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC:Polymer Dispersed Liquid Crystal)、高分子ネットワーク型液晶(PNLC:Polymer Network Liquid Crystal)、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、又はネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、液晶素子として、透過型の液晶素子、反射型の液晶素子、又は半透過型の液晶素子などがある。
本発明の一態様では、特に透過型の液晶素子を好適に用いることができる。
透過型又は半透過型の液晶素子を用いる場合、一対の基板を挟むように、2つの偏光板を設ける。また偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。LED(Light Emitting Diode)を備える直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。
なお、エッジライト型のバックライトをオフ状態とすることで、シースルー表示を行うことができる。
〔着色層〕
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料又は染料が含まれた樹脂材料などが挙げられる。
〔遮光層〕
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
以上が各構成要素についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態3)
本実施の形態では、トランジスタの半導体層に用いることのできる多結晶シリコンの結晶化方法及びレーザ結晶化装置の一例について説明する。
結晶性の良好な多結晶シリコン層を形成するには、基板上に非晶質シリコン層を設け、当該非晶質シリコン層にレーザ光を照射して結晶化することが好ましい。例えば、レーザ光を線状ビームとし、当該線状ビームを非晶質シリコン層に照射しながら基板を移動させることで、基板上の所望の領域に多結晶シリコン層を形成することができる。
線状ビームを用いた方法は、スループットが比較的良好である。一方で、ある領域に対してレーザ光が相対的に移動しながら複数回照射される方法であるため、レーザ光の出力変動及びそれに起因するビームプロファイルの変化による結晶性のばらつきが生じやすい。例えば、当該方法で結晶化させた半導体層を表示装置の画素が有するトランジスタに用いると、結晶性のばらつきに起因したランダムな縞模様が表示に見えることがある。
また、線状ビームの長さは基板の一辺の長さ以上であることが理想的であるが、線状ビームの長さは、レーザ発振器の出力と光学系の構成によって制限される。したがって、大型基板の処理では基板面内を折り返してレーザ照射することが現実的である。そのため、レーザ光をオーバーラップして照射する領域が生じる。当該領域の結晶性は、他の領域の結晶性と異なりやすいため、当該領域では表示ムラが生じることがある。
上記のような問題を抑えるために、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行って結晶化させてもよい。局所的なレーザ照射では、結晶性のばらつきの少ない多結晶シリコン層を形成しやすい。
図16(A)は、基板上に形成した非晶質シリコン層に局所的にレーザ照射を行う方法を説明する図である。
光学系ユニット821から射出されるレーザ光826は、ミラー822で反射されてマイクロレンズアレイ823に入射する。マイクロレンズアレイ823は、レーザ光826を集光して複数のレーザビーム827を形成する。
ステージ815には、非晶質シリコン層840を形成した基板830が固定される。非晶質シリコン層840に複数のレーザビーム827を照射することで、複数の多結晶シリコン層841を同時に形成することができる。
マイクロレンズアレイ823が有する個々のマイクロレンズは、表示装置の画素ピッチに合わせて設けることが好ましい。又は、画素ピッチの整数倍の間隔で設けてもよい。いずれの場合においても、レーザ照射とステージ815のX方向又はY方向の移動を繰り返すことで、全ての画素に対応した領域に多結晶シリコン層を形成することができる。
例えば、マイクロレンズアレイ823が画素ピッチでM行N列(M、Nは自然数)のマイクロレンズを有するとき、まず所定の開始位置でレーザ光を照射し、M行N列の多結晶シリコン層を形成することができる。そして、行方向にN列分の距離だけ移動させてレーザ光を照射し、さらにM行N列の多結晶シリコン層841を形成することで、M行2N列の多結晶シリコン層841を形成することができる。当該工程を繰り返し行うことで所望の領域に複数の多結晶シリコン層841を形成することができる。また、折り返してレーザ照射工程を行う場合は、行方向にN列分の距離だけ移動させてレーザ照射を行い、さらに列方向にM行分の距離の移動とレーザ光の照射を繰り返せばよい。
なお、レーザ光の発振周波数とステージ815の移動速度を適切に調整すれば、ステージ815を一方向に移動させながらレーザ照射を行う方法でも、画素ピッチで多結晶シリコン層を形成することができる。
レーザビーム827のサイズは、例えば、一つのトランジスタの半導体層全体が含まれる程度の面積とすることができる。又は、一つのトランジスタのチャネル領域全体が含まれる程度の面積とすることができる。又は、一つのトランジスタのチャネル領域の一部が含まれる程度の面積とすることができる。これらは、必要とするトランジスタの電気特性に応じて使い分ければよい。
なお、一つの画素に複数のトランジスタを有する表示装置を対象とした場合、レーザビーム827は、一つの画素内の各トランジスタの半導体層全体が含まれる程度の面積とすることができる。また、レーザビーム827は、複数の画素が有するトランジスタの半導体層全体が含まれる程度の面積としてもよい。
また、図17(A)に示すように、ミラー822とマイクロレンズアレイ823との間にマスク824を設けてもよい。マスク824には、各マイクロレンズに対応した複数の開口部が設けられる。当該開口部の形状はレーザビーム827の形状に反映させることができ、図17(A)のようにマスク824が円形の開口部を有する場合は、円形のレーザビーム827を得ることができる。また、マスク824が矩形の開口部を有する場合は、矩形のレーザビーム827を得ることができる。マスク824は、例えば、トランジスタのチャネル領域のみを結晶化させたい場合などに有効である。なお、マスク824は、図17(B)に示すように光学系ユニット821とミラー822との間に設けてもよい。
図16(B)は、上記に示した局所的なレーザ照射の工程に用いることのできるレーザ結晶化装置の主要な構成を説明する斜視図である。レーザ結晶化装置は、X-Yステージの構成要素である移動機構812、移動機構813及びステージ815を有する。また、レーザビーム827を成形するためのレーザ発振器820、光学系ユニット821、ミラー822、マイクロレンズアレイ823を有する。
移動機構812及び移動機構813は、水平方向に往復直線運動をする機能を備える。移動機構812及び移動機構813に動力を与える機構としては、例えば、モータで駆動するボールネジ機構816などを用いることができる。移動機構812及び移動機構813のそれぞれの移動方向は垂直に交わるため、移動機構813に固定されるステージ815はX方向及びY方向に自在に移動させることができる。
ステージ815は真空吸着機構などの固定機構を有し、基板830などを固定することができる。また、ステージ815は、必要に応じて加熱機構を有していてもよい。なお、図示はしていないが、ステージ815はプッシャーピン及びその上下機構を有し、基板830などを搬出入する際は、基板830などを上下に移動させることができる。
レーザ発振器820は、処理の目的に適した波長及び強度の光が出力できればよく、パルスレーザが好ましいがCWレーザであってもよい。代表的には、波長351-353nm(XeF)、308nm(XeCl)などの紫外光を照射できるエキシマレーザを用いることができる。又は、固体レーザ(YAGレーザ、ファイバーレーザなど)の二倍波(515nm、532nmなど)又は三倍波(343nm、355nmなど)を用いてもよい。また、レーザ発振器820は複数であってもよい。
光学系ユニット821は、例えば、ミラー、ビームエクスパンダ、ビームホモジナイザ等を有し、レーザ発振器820から出力されるレーザ光825のエネルギーの面内分布を均一化させつつ伸張させることができる。
ミラー822には、例えば、誘電体多層膜ミラーを用いることができ、レーザ光の入射角が略45°となるように設置する。マイクロレンズアレイ823には、例えば、石英板の上面又は上下面に複数の凸レンズが設けられたような形状とすることができる。
以上のレーザ結晶化装置を用いることにより、結晶性のばらつきの少ない多結晶シリコン層を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態4)
本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductor又は単にOSともいう)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OS FETと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
また、本明細書等において、CAAC(c-axis aligned crystal)、及びCAC(Cloud-Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、又は材料の構成の一例を表す。
また、本明細書等において、CAC-OS又はCAC-metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OS又はCAC-metal oxideを、トランジスタの半導体層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OS又はCAC-metal oxideに付与することができる。CAC-OS又はCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OS又はCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OS又はCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OS又はCAC-metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC-OS又はCAC-metal oxideは、マトリックス複合材(matrix composite)、又は金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<CAC-OSの構成>
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC-OSの構成について説明する。
CAC-OSとは、例えば、酸化物半導体を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
例えば、In-Ga-Zn酸化物におけるCAC-OS(CAC-OSの中でもIn-Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InOX1(X1は0よりも大きい実数)とする。)、又はインジウム亜鉛酸化物(以下、InX2ZnY2OZ2(X2、Y2、及びZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする。)、又はガリウム亜鉛酸化物(以下、GaX4ZnY4OZ4(X4、Y4、及びZ4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり、モザイク状のInOX1、又はInX2ZnY2OZ2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
つまり、CAC-OSは、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
なお、IGZOは通称であり、In、Ga、Zn、及びOによる1つの化合物をいう場合がある。代表例として、InGaO3(ZnO)m1(m1は自然数)、又はIn(1+x0)Ga(1-x0)O3(ZnO)m0(-1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はCAAC構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造である。
一方、CAC-OSは、酸化物半導体の材料構成に関する。CAC-OSとは、In、Ga、Zn、及びOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、CAC-OSにおいて、結晶構造は副次的な要素である。
なお、CAC-OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
なお、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、CAC-OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
CAC-OSは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
CAC-OSは、X線回折(XRD:X-ray diffraction)測定法の一つであるOut-of-plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領域のa-b面方向、及びc軸方向の配向は見られないことがわかる。
またCAC-OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、CAC-OSの結晶構造が、平面方向、及び断面方向において、配向性を有さないnc(nano-crystal)構造を有することがわかる。
また例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
CAC-OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3などが主成分である領域と、InX2ZnY2OZ2、又はInOX1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、InX2ZnY2OZ2、又はInOX1が主成分である領域は、GaOX3などが主成分である領域と比較して、導電性が高い領域である。つまり、InX2ZnY2OZ2、又はInOX1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、InX2ZnY2OZ2、又はInOX1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
一方、GaOX3などが主成分である領域は、InX2ZnY2OZ2、又はInOX1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、CAC-OSを半導体素子に用いた場合、GaOX3などに起因する絶縁性と、InX2ZnY2OZ2、又はInOX1に起因する導電性とが、相補的に作用することにより、高いオン電流(Ion)、及び高い電界効果移動度(μ)を実現することができる。
また、CAC-OSを用いた半導体素子は、信頼性が高い。したがって、CAC-OSは、ディスプレイをはじめとする様々な半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
本実施の形態では、本発明の一態様の電子機器について、図面を参照して説明する。
以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、4K2K、8K4K、16K8K、又はそれ以上の解像度を有する映像を表示させることができる。また、表示部の画面サイズとしては、対角20インチ以上、又は対角30インチ以上、又は対角50インチ以上、対角60インチ以上、又は対角70インチ以上とすることもできる。
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ(Digital Signage:電子看板)、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
本発明の一態様の電子機器又は照明装置は、家屋もしくはビルの内壁もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア(プログラム)を実行する機能、無線通信機能、記録媒体に記録されているプログラム又はデータを読み出す機能等を有することができる。
図18(A)にテレビジョン装置の一例を示す。テレビジョン装置7100は、筐体7101に表示部7000が組み込まれている。ここでは、スタンド7103により筐体7101を支持した構成を示している。
表示部7000に、本発明の一態様の表示装置を適用することができる。
図18(A)に示すテレビジョン装置7100の操作は、筐体7101が備える操作スイッチや、別体のリモコン操作機7111により行うことができる。又は、表示部7000にタッチセンサを備えていてもよく、指等で表示部7000に触れることで操作してもよい。リモコン操作機7111は、当該リモコン操作機7111から出力する情報を表示する表示部を有していてもよい。リモコン操作機7111が備える操作キー又はタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部7000に表示される映像を操作することができる。
なお、テレビジョン装置7100は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図18(B)に、ノート型パーソナルコンピュータ7200を示す。ノート型パーソナルコンピュータ7200は、筐体7211、キーボード7212、ポインティングデバイス7213、外部接続ポート7214等を有する。筐体7211に、表示部7000が組み込まれている。
表示部7000に、本発明の一態様の表示装置を適用することができる。
図18(C)、(D)に、デジタルサイネージ(Digital Signage:電子看板)の一例を示す。
図18(C)に示すデジタルサイネージ7300は、筐体7301、表示部7000、及びスピーカ7303等を有する。さらに、LEDランプ、操作キー(電源スイッチ、又は操作スイッチを含む)、接続端子、各種センサ、マイクロフォン等を有することができる。
また、図18(D)は円柱状の柱7401に取り付けられたデジタルサイネージ7400である。デジタルサイネージ7400は、柱7401の曲面に沿って設けられた表示部7000を有する。
図18(C)、(D)において、表示部7000に、本発明の一態様の表示装置を適用することができる。
表示部7000が広いほど、一度に提供できる情報量を増やすことができる。また、表示部7000が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。また表示部7000は、タッチパネルを備えていることが好ましい。利用者は、表示部7000の一部をタッチ操作することで、表示部7000の一部に表示領域7001を用いて利用者に詳細な情報を提供することができる。
表示部7000にタッチパネルを適用することで、表示部7000に画像又は動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
また、図18(C)、(D)に示すように、デジタルサイネージ7300又はデジタルサイネージ7400は、ユーザが所持するスマートフォン等の情報端末機7311又は情報端末機7411と無線通信により連携可能であることが好ましい。例えば、表示部7000に表示される広告の情報を、情報端末機7311又は情報端末機7411の画面に表示させることができる。また、情報端末機7311又は情報端末機7411を操作することで、表示部7000の表示を切り替えることができる。
また、デジタルサイネージ7300又はデジタルサイネージ7400に、情報端末機7311又は情報端末機7411の画面を操作手段(コントローラ、もしくはタッチパネル)としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
図18(E)は、携帯情報端末7500の斜視図である。携帯情報端末は、例えば、電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具体的には、スマートフォンとしてそれぞれ用いることができる。本実施の形態で例示する携帯情報端末は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
携帯情報端末7500は、文字及び画像情報等をその複数の面に表示することができる。例えば、図18(E)に示すように、3つの操作キー7502を一の面に表示し、矩形で示す情報7503を他の面に表示することができる。操作キー7502は、表示部7000に表示され、タッチパネルを介して操作されてもよい。図18(E)は、携帯情報端末の側面に情報が表示される例を示す。また、携帯情報端末の3面以上に情報を表示してもよい。
なお、情報の例としては、SNS(ソーシャル・ネットワーキング・サービス)の通知、電子メール又は電話などの着信を知らせる表示、電子メールなどの題名もしくは送信者名、日時、時刻、バッテリの残量、アンテナ受信の強度などがある。又は、情報が表示されている位置に、情報の代わりに、操作キー、アイコンなどを表示してもよい。
図18(F)はタブレット型のパーソナルコンピュータであり、筐体7601、筐体7602、本発明の一態様に係る表示部7000、光センサ7604、光センサ7605、スイッチ7606等を有する。表示部7000は、筐体7601及び筐体7602によって支持されている。そして、表示部7000は可撓性を有する基板を用いて形成されているため形状をフレキシブルに曲げることができる機能を有する。
筐体7601と筐体7602の間の角度をヒンジ7607及び7608において変更することで、筐体7601と筐体7602が重なるように、表示部7000を折りたたむことができる。図示してはいないが、開閉センサを内蔵させ、上記角度の変化をタブレット型のパーソナルコンピュータにおいて使用条件の情報として用いても良い。タブレット型のパーソナルコンピュータに本発明の一態様に係る表示部7000を用いることで、使用環境における外光の強度に左右されずに、表示部7000に表示品質の高い画像を表示することができ、消費電力も抑えることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。