JP2009015104A - 表示制御装置及びその制御方法 - Google Patents

Abstract

【課題】従来の表示制御装置は、十分な駆動電圧による画素の駆動と駆動回路の低消費電力化を両立できない問題があった。
【解決手段】本発明にかかる表示制御装置は、順次入力される表示データに基づき画素を駆動する駆動回路１６と、表示データのうちＮ＋１番目の表示データとなる第１の表示データと、表示データのうちＮ番目の表示データとなる第２の表示データとの差分値に基づき駆動回路１６の動作モードを設定する駆動モード制御回路１３とを有するものである。
【選択図】図１

Description

本発明は表示制御装置及びその制御方法に関し、特に異なる電流駆動能力で表示装置を駆動する期間を有する表示制御装置及びその制御方法に関する。

近年、表示装置としてＴＦＴ（Thin Film Transistor）等を用いた液晶表示パネルが多く用いられている。液晶表示パネルは、一般的に格子状に配列された画素をゲートドライバとソースドライバとによって駆動することで表示データを表示する。ゲートドライバは、液晶表示パネルの画素列の数と同じ個数の出力を有しており、表示データを表示させる画素列を選択する。ソースドライバは、液晶表示パネルの画素行と同じ個数の出力を有しており、それぞれの行に配置される画素のソースを表示データに応じて駆動する。

つまり、液晶表示パネルは、ゲートドライバによって選択された列に配置される画素をソースドライバが表示データに応じて駆動することで列毎に画像が表示される。また、選択する行を順次ずらしていくことで画面全体に画像を表示する。液晶表示パネルの駆動装置の一例が特許文献１に開示されている。

特許文献１に開示されている従来の駆動装置１００のブロック図を図９に示す。図９に示すように、従来の駆動装置１００は、液晶表示パネル１０３と液晶表示パネル１０３を駆動するソースドライバ１０１とゲートドライバ１０２とを有している。

液晶表示パネル１０３は、格子状に画素が配列されている。ゲートドライバ１０２は、この画素のゲートを駆動し、表示データを表示させる画素を選択する。なお、ゲートドライバ１０２は、液晶表示パネル１０３の画素列の数と同じ数の出力を有している。ソースドライバ１０１は、選択された画素のソースに表示データに応じた電圧を印加することで、画素を表示データに応じた色で点灯させる。なお、ソースドライバ１０１は、液晶表示パネル１０３の画素行の数と同じ数の出力を有している。

また、ソースドライバ１０１は、データ駆動部１０４、駆動電圧制御回路１０５、切換信号生成部１０６を有している。データ駆動部１０４は、ゲートドライバ１０２が選択した画素に印加する電圧を表示データから生成する。駆動電圧制御回路１０５は、データ駆動部１０４の出力と切換信号生成部１０６の出力に基づき、画素を駆動する電圧を生成する。切換信号生成部１０６は、水平同期信号Ｈｓｙｎｃに基づきワンショットパルスを生成する。

従来の駆動装置１００の動作のタイミングチャートを図１０に示す。なお、図１０には、ゲートドライバの出力は４列分のみ示し、ソースドライバの出力は１行分のみを示す。図１０に示すように、タイミングＴ１０〜Ｔ１６のそれぞれでゲートドライバ１０２が画素列を選択する。選択された画素列毎にソースドライバ１０１の駆動電圧制御回路１０５が駆動信号を生成する。この駆動信号は、データ駆動部出力とデータ駆動部出力の変化が開始されるタイミングで生成される切換信号（ワンショットパルス）とを足し合わせたものとなる。つまり、駆動電圧制御回路１０５の出力は、データ駆動部出力の変化が開始されるタイミングから所定の期間Ｔａの間は電圧値が高くなる。

これによって、画素の駆動を開始する段階での信号の変化を急峻にすることが可能である。つまり、ソースドライバ１０１が画素に印加する電圧を早いタイミングで所定の電圧にすることがでる。画素の駆動電圧を早く安定させることで、短時間に多くの画素を駆動することが可能である。このようなことは、画素数が多い高精細な液晶表示パネルを駆動する場合に有効である。
特開平０５−１９７１９号公報

ところで、近年、液晶表示パネルを低消費電力で駆動する要求が高まっている。特に、携帯機器に搭載される液晶表示パネルでは、動作時の消費電力を低減する要求が高まっている。しかしながら、従来の駆動装置１００では、画素の駆動を開始するタイミングでの駆動電圧を表示データに応じた電圧よりも高くすることでこの部分での消費電力が大きくなる問題がある。

また、従来の駆動装置１００では、画素の駆動を開始するタイミングでの駆動電圧を表示データに応じた電圧よりも高くしなければならないために駆動電圧制御回路１０５の動作電源電圧を高くしなければならない。動作電源電圧が高くなると、駆動電圧制御回路１０５の消費電力が高くなる問題がある。

本発明にかかる表示制御装置は、順次入力される表示データに基づき画素を駆動する駆動回路と、前記表示データのうちＮ＋１番目の表示データとなる第１の表示データと、前記表示データのうちＮ番目の表示データとなる第２の表示データとの差分値に基づき前記駆動回路の動作モードを設定する駆動モード制御回路とを有するものである。

一方、本発明にかかる表示制御装置の制御方法は、格子状に配列される画素を有する表示装置の行方向に配列される画素を駆動する駆動回路を有する表示制御装置の制御方法であって、表示データのうちＮ＋１列目の表示データとなる第１の表示データと、前記表示データのうちＮ列目の表示データとなる第２の表示データとの差分値に基づき前記駆動回路の動作モードを設定するものである。

本発明にかかる表示制御装置及びその制御方法によれば、駆動する画素と前のタイミングで駆動されていた画素との差分値に基づき動作モードの切り替えタイミングを制御することが可能である。これによって、例えば現在駆動している画素の表示データの値と次に駆動する画素の表示データの値との差が小さければ、駆動回路が高い電流駆動能力で駆動するモードで動作する時間を短くして次の画素を駆動することが可能である。一方、現在駆動している画素の表示データの値と次に駆動する画素の表示データの値との差が大きければ、駆動回路が高い電流駆動能力で駆動するモードで動作する時間を長くして次の画素を駆動することが可能である。

これによって、連続して表示される表示データ間の値の差が小さい状態では、電流駆動能力が小さく消費電力の少ないモードでの動作時間が長くなる。つまり、本発明にかかる表示制御装置は、消費電力を低減することが可能である。一方、連続して表示される表示データ間の値の差が大きい状態では、電流駆動能力が大きく画素に印加される電圧を急峻に変化させることができるモードでの動作時間が長くなる。これによって、本発明にかかる表示制御装置は、連続して表示される表示データ間の値の差が大きな場合であっても確実に画素を駆動することが可能である。

本発明にかかる表示制御装置によれば、画素を確実に駆動しつつ表示装置を駆動する場合の消費電力を低減することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる表示制御装置１のブロック図を示す。実施の形態１にかかる表示制御装置１は、画素が格子状に配列された液晶表示パネルのソースドライバとして動作する。図１に示すように表示制御装置１は、シフトレジスタ１０、データレジスタ１１、データラッチ１２、駆動モード制御回路１３、レベルシフト回路１４、ＤＡＣ（Digital Analog Converter）１５、駆動回路１６を有している。

シフトレジスタ１０は、フリップフロップ回路が直列に接続される回路であって、例えばハイレベル出力を表示クロックＣＬＫに応じて次段のフリップフロップにシフトさせる。データレジスタ１１は、表示データＤＡＴＡを格納する記憶部であって、例えば８ビットのデータ長を有する表示データを記憶することが可能である。データレジスタ１１は、シフトレジスタ１０のフリップフロップのそれぞれと対応した記憶部を有し、例えばハイレベルを出力するフリップフロップに対応した記憶部に入力される表示データＤＡＴＡを記憶する。また、データレジスタ１１には、第１の表示データ（例えば駆動回路１６がＮ列目の画素を駆動している場合のＮ＋１列目の表示データＤＡＴＡ）が記憶される。ここで、以下の説明では、Ｎを整数として、列又は行の番号及びデータの順序を示す記号として用いる。

データラッチ１２は、第２の表示データ（例えば、例えば駆動回路１６がＮ列目の画素を駆動している場合のＮ列目の表示データＤＡＴＡ）を格納する記憶部である。また、データラッチ１２は、水平同期信号Ｈｓｙｎｃの入力に応じて、データレジスタ１１から表示データＤＡＴＡを取り込む。なお、データラッチ１２に記憶されるデータは、例えば８ビットのデータ長を有するデジタルデータである。なお、水平同期信号Ｈｓｙｎｃと表示データＤＡＴＡについての詳細は後述する。

レベルシフト回路１４は、データラッチ１２に記憶された表示データの電圧レベルを変換する。例えばデータラッチ１２の動作電源電圧の振幅を有するデータの振幅をＤＡＣ１５の動作電源電圧の振幅を有するデータに変換する。ＤＡＣ１５は、入力されるデジタルデータに応じてアナログ値を有する電圧を出力する。駆動回路１６は、出力に接続される画素を駆動する電流駆動能力を有し、ＤＡＣ１５が出力する電圧値を出力する。また、駆動回路１６は、駆動モード制御回路１３の出力に応じて動作モードを切り替えることが可能である。

駆動モード制御回路１３は、データレジスタ１１に記憶された表示データＤＡＴＡの値と、データラッチ１２に記憶された表示データの値との差分を算出し、この差分に基づいて駆動回路１６の動作モードを設定する。この動作モードには、例えば１つの画素を駆動する期間における駆動回路１６が高い電流駆動能力で画素を駆動する第１のモード（例えば、ハイパワーモードＨＰＭ）と、駆動回路１６が低い電流能力で画素を駆動する第２のモード（例えば、ローパワーモードＬＰＭ）とがある。

ここで、表示制御装置１に入力される信号について詳細に説明する。表示データＤＡＴＡは、例えば８ビットのデジタルデータであって、１つの画素を赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色を用いて表示する場合、色要素毎に値が設定される。この値は、各色要素の強度を示す値であって、例えば各色要素がそれぞれ２５６の階調を有する場合、０〜２５５の値となる。本実施の形態の表示制御装置は、画素数と色要素の数との積と同じ数の出力を有し、出力のそれぞれに対して上記の回路を有し、この回路毎に表示データが入力される。

また、水平同期信号Ｈｓｙｎｃは、第１の周期（走査切り替え周期）で送信されるパルス信号であって、例えば、ハイレベル信号に対してロウレベルの信号レベルを有するパルス信号である。水平同期信号Ｈｓｙｎｃは、表示データＤＡＴＡを表示する画素列を切り替えるタイミングを指定する信号である。例えば、水平同期信号Ｈｓｙｎｃのパルスが入力されるたびに、液晶表示パネルは画素の値を書き換える列を順次ずらしていく。つまり、水平同期信号Ｈｓｙｎｃは、画面の水平方向に配置される画素の書き換えの同期を調整する信号である。

一方、水平同期信号Ｈｓｙｎｃが水平方向の同期を調整する信号に対し、垂直方向の同期を調整する垂直同期信号Ｖｓｙｎｃがある。垂直同期信号Ｖｓｙｎｃは、液晶表示パネルにおいて画素の書き換えを行う画素列を選択するゲートドライバ（不図示）に与えられる。垂直同期信号Ｖｓｙｎｃは、第２の周期（画面書き換え周期）で送信されるパルス信号であって、例えば、ハイレベル信号に対してロウレベルの信号レベルを有するパルス信号である。また、垂直同期信号Ｖｓｙｎｃのパルス間隔の間には画素列の数と同じ数の水平同期信号Ｈｓｙｎｃのパルスを有している。垂直同期信号Ｖｓｙｎｃが入力されると、ゲートドライバは、１列目の画素列を選択する。続いて、ゲートドライバは、水平同期信号Ｈｓｙｎｃのパルスが入力されると次段の画素列を選択する。そして、再び垂直同期信号Ｖｓｙｎｃが入力されると、ゲートドライバは１列目の画素列を選択する。

表示クロックＣＬＫは、例えば水平同期信号Ｈｓｙｎｃの間隔を画素の行数で除算した値よりも短い周期を有するクロック信号である。表示クロックＣＬＫをこのような周期で動作させることで、１つの画素列を駆動している期間に次の列に対する表示データをデータレジスタ１１に記憶させることが可能である。

駆動モード制御回路１３について詳細に説明する。駆動モード制御回路１３のブロック図を図２に示す。図２に示すように、駆動モード制御回路１３は、差分抽出回路２０、レジスタ２１、カウンタ２２を有している。差分抽出回路２０は、Ｎ列目の表示データ（例えば、駆動回路１６が駆動している列の表示データ）がデータラッチ１２から入力されている。また、差分抽出回路２０は、Ｎ＋１列目の表示データ（例えば、駆動回路１６が次の期間で駆動する列の表示データ）がデータレジスタ１１から入力されている。差分抽出回路は、Ｎ列目の表示データとＮ＋１列目の表示データとの差分値を出力する。

レジスタ２１は、水平同期信号Ｈｓｙｎｃのパルス信号に応じて差分抽出回路２０の出力を記憶する。レジスタ２１は、記憶した差分抽出回路２０の出力を、水平同期信号Ｈｓｙｎｃの次のパルスが入力されるまで保持する。カウンタ２２は、水平同期信号Ｈｓｙｎｃのパルスが入力された時点から表示クロックのクロック数のカウントを開始し、レジスタ２１の値に基づいて出力信号を切り替える。カウンタ２２は、例えばレジスタ２１に記憶されている値が１２８であった場合、この値を階調の総数２５６で割った値を係数として算出し、この係数と水平同期信号Ｈｓｙｎｃのパルス間隔の間に入力される表示クロックのクロック数との積をカウントクロック値として算出する。そして、カウンタ２２は、入力される表示クロックのカウント値がカウントクロック値を超えた時点で出力を切り替える。カウンタ２２は、例えばハイレベル出力とロウレベル出力とを選択して出力する。ここで、カウンタ２２が出力するハイレベル出力は電源電圧である。一方、ロウレベル出力は、電源電圧よりも低い電圧値であって、駆動回路１６がローパワーモードＬＰＭで動作する場合に駆動回路１６で消費される電流値に応じて設定される。

また、駆動回路１６について詳細に説明する。駆動回路１６のブロック図を図３に示す。駆動回路１６は、増幅回路３０を有している。増幅回路３０の正転入力端子"＋"には、ＤＡＣ１５からアナログ電圧ＤＡＣｉｎが入力される。反転入力端子"−"は、出力端子ＶＯＵＴと接続されている。つまり、増幅回路３０は、バッファ回路として動作する。また、増幅回路３０には、駆動モード制御回路１３が出力する駆動モード制御信号が入力されている。増幅回路３０は、この駆動モード制御信号の電圧レベルに応じて電流駆動能力と消費電流とを切り替える。

増幅回路３０についてさらに詳しく説明する。図４に増幅回路３０の回路図を示す。図４に示すように、増幅回路３０は、ＮＭＯＳトランジスタＮＴｒ１〜ＮＴｒ４、ＰＭＯＳトランジスタＰＴｒ１〜ＰＴｒ３を有している。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は差動対を構成しており、ＮＭＯＳトランジスタＮＴｒ１のゲートが増幅回路３０の正転入力端子"＋"であって、ＮＭＯＳトランジスタＮＴｒ２のゲートが増幅回路３０の反転入力端子"−"である。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２のソースは互いに接続されており、このソースと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＮＴｒ３が接続されている。ＮＭＯＳトランジスタＮＴｒ３のゲートには駆動モード制御信号が入力されている。

ＮＭＯＳトランジスタＮＴｒ１のドレインと電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＰＴｒ１が接続されている。ＰＭＯＳトランジスタＰＴｒ１のゲートとドレインとは互いに接続されている。ＮＭＯＳトランジスタＮＴｒ２のドレインと電源電圧ＶＤＤとの間にはＰＭＯＳトランジスタＰＴｒ２が接続されている。ＰＭＯＳトランジスタＰＴｒ２のゲートは、ＰＭＯＳトランジスタＰＴｒ１のゲート接続されている。

また、電源電圧ＶＤＤと接地電圧ＧＮＤとの間にはＰＭＯＳトランジスタＰＴｒ３とＮＭＯＳトランジスタＮＴｒ４とが直列に接続されている。ＰＭＯＳトランジスタＰＴｒ３のゲートは、ＰＭＯＳトランジスタＰＴｒ２とＮＭＯＳトランジスタＮＴｒ２との接続点に接続されている。一方、ＮＭＯＳトランジスタＮＴｒ４のゲートには、駆動モード制御信号が入力されている。また、ＰＭＯＳトランジスタＰＴｒ３とＮＭＯＳトランジスタＮＴｒ４との接続点は、増幅回路３０の出力端子となっている。

増幅回路３０の消費電流と電流駆動能力とは、駆動モード制御信号の電圧レベルに基づき設定される。つまり、駆動モード制御信号の電圧レベルが高ければ、ＮＭＯＳトランジスタＮＴｒ３とＮＭＯＳトランジスタＮＴｒ４で設定される電流値は大きくなる。また、駆動モード制御信号の電圧レベルが高く、ＮＭＯＳトランジスタＮＴｒ４で設定される電流値が大きな場合、これに応じてＰＭＯＳトランジスタＰＴｒ３に流れる電流も大きくなる。このことより、増幅回路３０の電流駆動能力も大きくなる。

一方、駆動モード制御信号の電圧レベルが低ければ、ＮＭＯＳトランジスタＮＴｒ３とＮＭＯＳトランジスタＮＴｒ４で設定される電流値は小さくなる。また、駆動モード制御信号の電圧レベルが低く、ＮＭＯＳトランジスタＮＴｒ４で設定される電流値が小さな場合、これに応じてＰＭＯＳトランジスタＰＴｒ３に流れる電流も小さくなる。このことより、増幅回路３０の電流駆動能力は小さくなる。

ここで、本実施の形態にかかる表示制御装置１の動作を図５に示すタイミングチャートを参照して説明する。図５に示すタイミングチャートでは、垂直同期信号Ｖｓｙｎｃのパルスが入力され、ゲートドライバが１列目の画素列を選択した状態を動作の開始時点として示している。また、図５は、１列目と２列目の画素列を駆動する場合に関するタイミングチャートである。

まず、垂直同期信号Ｖｓｙｎｃのパルス又は水平同期信号Ｈｓｙｎｃのパルスが入力されるタイミングでは、各駆動モード制御回路と各駆動回路との出力はハイインピーダンス（ＨｉＺ）状態となる。また、１列目の画素列を駆動する期間（１列目駆動期間）では、データラッチ１２には、選択された１列目の画素の値を示す表示データが格納されている。一方、データレジスタ１１には、２列目の画素の値を示す表示データが格納される。

１列目駆動期間が開始されると、各駆動回路は、画素に印加する電圧が１列目の表示データに対応する電圧になるようにハイパワーモードＨＰＭで画素を駆動する。このとき駆動回路１６がハイパワーモードＨＰＭで動作する期間は、駆動回路１６の駆動開始電圧と表示データに対応した電圧との差分に基づいて設定される。

続いて、２列目の画素列を駆動する期間（２列目駆動期間）について説明する。２列目駆動期間では、データラッチ１２には、２列目の画素の値を示す表示データが格納されている。一方、データレジスタ１１には、３列目の画素の値を示す表示データが格納される。

２列目駆動期間が開始されると、各駆動回路は、画素に印加する電圧が２列目の表示データに対応する電圧になるようにハイパワーモードＨＰＭで画素を駆動する。このとき駆動回路１６がハイパワーモードＨＰＭで動作する期間は、１列目の表示データと２列目の表示データとの差分に基づき設定される。図５に示す例では、１列目の画素と２列目の画素との値の差は、ｄｅｆ２＞ｄｅｆ１＞ｄｅｆ３となっており、駆動回路１６がハイパワーモードで動作する期間は、Ｔ２＞Ｔ１＞Ｔ３となっている。ここで、ｄｅｆ１は、１行目の駆動回路１６における１列目画素と２列目画素との電圧差である。ｄｅｆ２は、２行目の駆動回路１６における１列目画素と２列目画素との電圧差である。ｄｅｆ３は、Ｎ行目の駆動回路１６における１列目画素と２列目画素との電圧差である。また、Ｔ１は、１行目の駆動回路１６がハイパワーモードで動作する期間である。Ｔ２は、２行目の駆動回路１６がハイパワーモードで動作する期間である。Ｔ３は、Ｎ行目の駆動回路１６がハイパワーモードで動作する期間である。

上記説明より、本実施の形態にかかる表示制御装置１は、駆動回路１６が駆動する画素の電圧値と前のタイミングで駆動される列の画素の電圧値との差が大きくなるほどハイパワーモードＨＰＭで駆動する期間を長くする。一方、本実施の形態にかかる表示制御装置１は、駆動回路１６が駆動する画素の電圧値と前のタイミングで駆動される列の画素の電圧値との差が小さくなるほどローパワーモードＬＰＭで駆動する期間を短くする。つまり、本実施の形態にかかる表示制御装置１は、画素を駆動する電圧が安定し、画素を小さな電流駆動能力で駆動できる状態における駆動回路１６の消費電力を低減することができる。これによって、表示制御装置１の動作状態における消費電力を低減することが可能である。

また、本実施の形態における表示制御装置１は、駆動する画素毎に１つ前のタイミングで駆動される画素との表示データとの差分を算出し、その差分値に基づいてハイパワーモードＨＰＭで動作する期間の長さを設定する。これによって、表示制御装置１は、表示データに応じて十分な画素の駆動を行いつつ、消費電力の低減を行うことが可能である。また、ハイパワーモードＨＰＭで動作する期間は画素毎に設定されることから、表示データに応じた消費電力の削減をより厳密に行うことが可能である。

実施の形態２
実施の形態２にかかる表示制御装置２は、実施の形態２にかかる表示制御装置１と実施的に同じである。実施の形態２にかかる表示制御装置２は、実施の形態１とは駆動モード制御回路及び駆動回路の構成が異なる。実施の形態２にかかる駆動モード制御回路１３'と駆動回路１６'とについて以下で詳細に説明する。なお、実施の形態１と同じものについては実施の形態１と同様の符号を付して説明を省略する。

まず、駆動モード制御回路１３'のブロック図を図６に示す。図６に示すように、駆動モード制御回路１３'は、差分抽出回路４０、レジスタ４１、セレクタ４２、駆動時間テーブル４３を有している。差分抽出回路４０とレジスタ４１とは、実施の形態１にかかる差分抽出回路２０とレジスタ２１と実質的同じものである。セレクタ４２は、例えばレジスタ４１に記憶される値に基づいて、駆動時間テーブル４３に記憶された駆動回路１６'がハイパワーモードＨＰＭで動作する期間を選択し出力する。駆動時間テーブル４３には、差分値毎にハイパワーモードＨＰＭで駆動回路１６'が動作する期間（動作モード期間）が記述される。駆動時間テーブル４３に記憶される動作モード期間は、画素の階調範囲を複数の階調範囲に分割し、その分割された階調範囲毎に設定されるものであってもよい。例えば、画素値の階調を４つの階調範囲に分割し、階調範囲毎に動作モード期間を設定する。また、セレクタ４２が出力する駆動時間設定信号は、電源電圧から接地電圧までの振幅を有するデジタル信号である。

続いて、駆動回路１６'のブロック図を図７に示す。図７に示すように、駆動回路１６'は、増幅回路５０とスイッチ５１を有している。増幅回路５０の正転入力端子"＋"には、ＤＡＣ１５からアナログ電圧ＤＡＣｉｎが入力される。反転入力端子"−"は、出力端子ＶＯＵＴと接続されている。つまり、増幅回路５０は、バッファ回路として動作する。また、増幅回路５０には、駆動モード制御回路１３'が出力する駆動モード制御信号が入力されている。増幅回路５０は、この駆動モード制御信号の電圧レベルに応じて動作状態と停止状態とが切り替わる。

スイッチ５１は、一方の端子にアナログ電圧ＤＡＣｉｎが入力され、出力端子ＶＯＵＴに接続された他方の端子にアナログ電圧ＤＡＣｉｎを出力する。スイッチ５１は、駆動モード制御信号に応じて導通状態と遮断状態とが切り替わる。

駆動回路１６'は、駆動モード制御信号がハイパワーモードＨＰＭである場合は、スイッチ５１を遮断状態とし、増幅回路５０を介して高い電流駆動能力で画素を駆動する。一方、駆動モード制御信号がローパワーモードＬＰＭである場合は、増幅回路５０を停止状態とし、スイッチ５１を導通状態として画素を駆動する。なお、ローパワーモードＬＰＭにおける画素の駆動は、ＤＡＣ１５が行う。したがって、ＤＡＣ１５は、ローパワーモードＬＰＭにおける電流駆動能力を十分に有していることが好ましい。なお、実施の形態２にかかる駆動回路１６'は、互いに反転する論理を有する駆動モード制御信号Ｚと駆動モード制御信号ＺＢとに基づき制御される。

ここで、増幅回路５０についてさらに詳細に説明する。増幅回路５０の回路図を図８に示す。図８に示すように、増幅回路５０は、実施の形態１の増幅回路３０に加えて、ＰＭＯＴトランジスタＰＴｒ４と電流制御部５２を有している。ＰＭＯＳトランジスタＰＴｒ４は、ＰＭＯＳトランジスタＰＴｒ３のゲートと電源電圧ＶＤＤとの間に接続され、ゲートに駆動モード制御信号Ｚが入力される。ＰＭＯＳトランジスタＰＴｒ４は、駆動モード制御信号Ｚが停止状態（例えば、駆動モード制御信号Ｚがロウレベル）を示す場合に導通状態となり、ＰＭＯＳトランジスタＰＴｒ４を確実に遮断状態とする。

電流制御部５２は、ＮＭＯＳトランジスタＮＴｒ５〜ＮＴｒ７、ＰＭＯＳトランジスタＰＴｒ６を有している。ＮＭＯＳトランジスタＮＴｒ５とＰＭＯＳトランジスタＰＴｒ５とは直列に接続されている。ＮＭＯＳトランジスタＮＴｒ５のゲートとＰＭＯＳトランジスタＰＴｒ５のゲートとは、互いに接続され、駆動モード制御信号Ｚが入力される。また、ＰＭＯＳトランジスタＰＴｒ５のソースは電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮＴｒ５のソースと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＮＴｒ６が接続されている。ＮＭＯＳトランジスタＮＴｒ６のゲートには、駆動モード制御信号ＺＢが入力されている。

ＰＭＯＳトランジスタＰＴｒ６とＮＭＯＳトランジスタＮＴｒ７とは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されている。ＰＭＯＳトランジスタＰＴｒ７のゲートは、ＰＭＯＳトランジスタＰＴｒ５とＮＭＯＳトランジスタＮＴｒ５との接続点に接続される。ＮＭＯＳトランジスタＮＴｒ７のゲートとドレインは互いに接続され、さらに、ＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４のゲート接続されている。また、ＰＭＯＳトランジスタＰＴｒ６とＮＭＯＳトランジスタＮＴｒ４との接続点とＮＭＯＳトランジスタＮＴｒ５とＮＭＯＳトランジスタＮＴｒ６との接続点とは互いに接続されている。

電流制御部５２の動作を説明する。まず、駆動モード制御信号Ｚがハイレベルであって、駆動モード制御信号ＺＢがロウレベルの場合について説明する。この場合、ＰＭＯＳトランジスタＰＴｒ５とＮＭＯＳトランジスタＮＴｒ６とが非導通状態となる。また、ＮＭＯＳトランジスタＮＴｒ５は導通状態となる。これによって、ＰＭＯＳトランジスタＰＴｒ６のゲートは、ＮＭＯＳトランジスタＮＴｒ５を介してＰＭＯＳトランジスタＰＴｒ６のドレインと接続され、ダイオードとして動作する。したがって、ＮＭＯＳトランジスタＮＴｒ７には、このＰＭＯＳトランジスタＰＴｒ６の導通状態での抵抗値（オン抵抗）と電源電圧ＶＤＤの電圧値とに応じた電流が流れる。また、ＮＭＯＳトランジスタＮＴｒ７とＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４との接続から、これらのトランジスタはカレントミラー回路として動作する。そのため、ＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４には、ＮＭＯＳトランジスタＮＴｒ７に流れる電流と実質的に同じ電流が流れる。この電流に基づき、増幅回路５０は動作する。

一方、駆動モード制御信号Ｚがロウレベルであって、駆動モード制御信号ＺＢがハイレベルの場合について説明する。この場合、ＰＭＯＳトランジスタＰＴｒ５とＮＭＯＳトランジスタＮＴｒ６とが導通状態となる。また、ＮＭＯＳトランジスタＮＴｒ５は非導通状態となる。これによって、ＰＭＯＳトランジスタＰＴｒ６のゲートの電位は電源電圧ＶＤＤとなり、ＰＭＯＳトランジスタＰＴｒ６は非導通状態となる。また、ＮＭＯＳトランジスタＮＴｒ７のドレインの電圧は、接地電位ＧＮＤとなる。したがって、ＮＭＯＳトランジスタＮＴｒ７には、電流は流れない。さらに、ＮＭＯＳトランジスタＮＴｒ７のドレインが接地電圧ＧＮＤとなることより、ＮＭＯＳトランジスタＮＴｒ３、ＮＴｒ４のゲートも接地電圧ＧＮＤとなる。これによって、増幅回路５０に供給される電流が遮断され、増幅回路５０は停止状態となる。

上記説明より、実施の形態２にかかる駆動回路１６'は、ローパワーモードＬＰＭで増幅回路５０に供給される電流を遮断し、スイッチ５１を介してＤＡＣ１５の出力を出力することで画素を駆動する。これに対し、実施の形態１にかかる駆動回路１６では、ローパワーモードＬＰＭであっても、増幅回路３０に若干の電流を供給し動作させていた。したがって、実施の形態２にかかる駆動回路１６'は、実施の形態１にかかる駆動回路１６よりもローパワーモードＬＰＭでの消費電力を低減することが可能である。つまり、実施の形態２にかかる表示制御装置２は、実施の形態１にかかる表示制御装置１よりも消費電力を低減することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、差分回路で駆動される画素の値とその前のタイミングで駆動されていた画素の値との差分値は、他の演算装置等を用いて算出し、表示制御装置に入力される表示データにその算出結果を付してもよい。この場合、例えば表示データを１２ビットとし、１２ビットのうち上位３ビットを差分値のデータとする。そして、この上位３ビットの値に基づき駆動モード制御回路が駆動時間を設定する。つまり、画素値の差分の計算を行う装置は、上記実施の形態に限られたものではなく、いずれの装置で行ってもよく、駆動回路の動作モードを画素の差分値に基づき変更することができればよい。また、上記実施の形態の駆動モード制御回路と駆動回路との組み合わせは、適宜変更することが可能である。

実施の形態１にかかる表示制御装置のブロック図である。 実施の形態１にかかる駆動モード制御回路のブロック図である。 実施の形態１にかかる駆動回路のブロック図である。 実施の形態１にかかる増幅回路の回路図である。 実施の形態１にかかる表示制御装置の動作を示すタイミングチャートである。 実施の形態２にかかる駆動モード制御回路のブロック図である。 実施の形態２にかかる駆動回路のブロック図である。 実施の形態２にかかる増幅回路の回路図である。 従来の駆動御装置のブロック図である。 従来の駆動装置の動作のタイミングチャートである。

符号の説明

１ 表示制御装置
１０ シフトレジスタ
１１ データレジスタ
１２ データラッチ
１３ 駆動モード制御回路
１４ レベルシフト回路
１６、１６' 駆動回路
２０ 差分抽出回路
２１ レジスタ
２２ カウンタ
３０ 増幅回路
４０ 差分抽出回路
４１ レジスタ
４２ セレクタ
４３ 駆動時間テーブル
５０ 増幅回路
５１ スイッチ
５２ 電流制御部
ＮＴｒ１〜ＮＴｒ７ ＮＭＯＳトランジスタ
ＰＴｒ１〜ＰＴｒ６ トランジスタ

Claims (9)

1. 順次入力される表示データに基づき画素を駆動する駆動回路と、
   前記表示データのうちＮ＋１列目の表示データとなる第１の表示データと、前記表示データのうちＮ列目の表示データとなる第２の表示データとの差分値に基づき前記駆動回路の動作モードを設定する駆動モード制御回路とを有する表示制御装置。
2. 前記駆動回路は、異なる電流能力で前記画素を駆動する第１、第２のモードを有することを特徴とする請求項１に記載の表示制御装置。
3. 前記駆動モード制御回路は、前記差分値に基づき、１つの画素列を駆動する期間のうち前半部分に位置する第１のモードで前記駆動回路が動作する期間と後半部分に位置する第２のモードで前記駆動回路が動作する期間との時間の比を設定することを特徴とする請求項１に記載の表示制御装置。
4. 前記駆動モード制御回路は、外部から入力されるクロック信号の数をカウントし、前記差分値に基づき１つの画素列を駆動する期間における第１のモードで前記駆動回路が動作する期間と第２のモードで前記駆動回路が動作する期間との時間の比を設定することを特徴とする請求項１に記載の表示制御装置。
5. 前記駆動モード制御回路は、前記差分値に基づき予め設定された駆動時間テーブルから、１つの画素列を駆動する期間における第１のモードで前記駆動回路が動作する期間と第２のモードで前記駆動回路が動作する期間との時間の比を選択することを特徴とする請求項１に記載の表示制御装置。
6. 前記第１のモードでは、前記第２のモードよりも高い電流駆動能力によって前記駆動回路は、前記画素を駆動することを特徴とする請求項２乃至５のいずれか１項に記載の表示制御装置。
7. 前記駆動回路は、前記駆動モード制御回路が設定する動作モードに応じて、前記駆動回路の動作に用いる電流の大きさを変更することを特徴とする請求項１乃至６のいずれか１項に記載の表示制御装置。
8. 前記駆動回路は、前記表示データを増幅するバッファ回路と、前記バッファ回路を介さずに前記表示データを出力するスイッチとを有し、前記第１のモードでは、前記スイッチを遮断状態として、前記バッファ回路を介して前記表示データを出力し、前記第２のモードでは、前記バッファ回路を停止状態として、前記スイッチを介して前記表示データを出力することを特徴とする請求項１乃至６のいずれか１項に記載の表示制御装置。
9. 格子状に配列される画素を有する表示装置の行方向に配列される画素を駆動する駆動回路を有する表示制御装置の制御方法であって、
   表示データのうちＮ＋１列目の表示データとなる第１の表示データと、前記表示データのうちＮ列目の表示データとなる第２の表示データとの差分値に基づき前記駆動回路の動作モードを設定する表示制御装置の制御方法。

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