CN114420069A - 移位寄存器单元及显示面板 - Google Patents

Abstract

本公开涉及显示技术领域，提供一种移位寄存器单元及显示面板，该移位寄存器单元包括：上拉驱动电路，连接输入端和上拉节点，上拉驱动电路向上拉节点提供高电平信号；上拉电路连接第一时钟信号端、上拉节点和第一节点，上拉电路响应于上拉节点的信号将第一时钟信号端的信号传输至第一节点；补偿电路连接上拉节点、第一时钟信号端、第二时钟信号端、第一电压端、第二电压端和第一节点，补偿电路响应于上拉节点的信号、第二时钟信号端的信号、第一电压端的信号以及第二电压端的信号将预设的补偿电压传输至第一节点。通过预先将补偿电压写入第一节点并通过输出电路输出，可实现对LCD中驱动晶体管的栅极电压的自动补偿，解决显示不良问题。

Description

移位寄存器单元及显示面板

技术领域

本公开涉及显示技术领域，具体而言，涉及一种移位寄存器单元及显示面板。

背景技术

相关技术中，TFT LCD的栅极在长时间的偏压作用下，会导致阈值电压发生漂移，最终出现LCD画面显示异常的问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种移位寄存器单元及显示面板。

根据本公开的一个方面，提供一种移位寄存器单元，包括：上拉驱动电路，连接输入端和上拉节点，所述上拉驱动电路响应于所述输入端的信号将所述输入端的信号传输至所述上拉节点；上拉电路，连接第一时钟信号端、所述上拉节点和第一节点，所述上拉电路响应于所述上拉节点的信号将所述第一时钟信号端的信号传输至所述第一节点；补偿电路，连接所述上拉节点、所述第一时钟信号端、第二时钟信号端、第一电压端、第二电压端和所述第一节点，所述补偿电路响应于所述上拉节点的信号、所述第二时钟信号端的信号、所述第一电压端的信号以及所述第二电压端的信号将预设的补偿电压传输至所述第一节点；输出电路，连接所述第一节点、所述第一时钟信号端和输出端，所述输出电路响应于所述第一时钟信号端的信号将所述第一节点的信号传输至所述输出端。

在本公开的示例性实施例中，所述补偿电路包括：第一开关模块，连接所述第一时钟信号端、第三节点和所述上拉节点，所述第一开关模块响应于所述上拉节点的信号将所述第一时钟信号端的信号传输至所述第三节点；第二开关模块，连接所述第二时钟信号端、所述第一电压端和第四节点，所述第二开关模块响应于所述第二时钟信号端的信号将所述第一电压端的电压信号传输至所述第四节点；第一耦合模块，连接所述第三节点和所述第四节点，所述第一耦合单元被配置为将所述第三节点的电压耦合至所述第四节点；补偿模块，连接所述第三节点和所述第四节点，所述补偿模块响应于所述第四节点的电压将预设的补偿电压传输至所述第五节点；第二耦合模块，连接所述第五节点和所述第一节点，所述第二耦合模块被配置为将所述第五节点的电压耦合至所述第一节点；第三开关模块，连接所述第三节点、所述第五节点和所述第二电压端，所述第三开关模块响应于所述第五节点的电压将所述第二电压端的电压信号传输至所述第三节点。

在本公开的示例性实施例中，所述第一开关模块包括：第十八晶体管，控制端连接所述上拉节点，第一端连接所述第一时钟信号端，第二端连接所述第三节点；所述第二开关模块包括：第十六晶体管，控制端连接所述第二时钟信号端，第一端连接所述第一电压端，第二端连接所述第四节点；所述第三开关模块包括：第十四晶体管，控制端连接所述第五节点，第一端连接所述第三节点，第二端连接所述第二电压端。

在本公开的示例性实施例中，所述第一耦合模块包括：第二电容，一端连接所述第三节点，另一端连接所述第四节点；所述第二耦合模块包括：第三电容，一端连接所述第五节点，另一端连接所述第一节点。

在本公开的示例性实施例中，所述补偿模块包括：第十五晶体管，控制端和第一端均连接所述第四节点，第二端连接所述第五节点。

在本公开的示例性实施例中，所述第十五晶体管的阈值电压大于所述第一电压端的输出电压。

在本公开的示例性实施例中，所述移位寄存器单元用于向显示面板中显示区的驱动晶体管提供栅极驱动信号；所述第十五晶体管的沟通区的宽长比与所述驱动晶体管的沟道区的宽长比的比值大于等于0.8且小于等于1.2。

在本公开的示例性实施例中，所述上拉驱动电路包括：第一晶体管，控制端和第一端均连接所述输入端，第二端连接所述上拉节点；第十三晶体管，控制端连接第二时钟信号端，第一端连接所述输入端，第二端连接所述上拉节点；所述上拉电路包括：第三晶体管，控制端连接所述上拉节点，第一端连接所述第一时钟信号端，第二端连接所述第一节点；所述输出电路包括：第十七晶体管，控制端连接所述第一时钟信号端，第一端连接所述第一节点，第二端连接所述输出端。

在本公开的示例性实施例中，还包括：下拉驱动电路，连接所述第二时钟信号端、下拉节点、所述上拉节点和所述第二电压端，所述下拉驱动电路响应于所述第二时钟信号端的信号和所述上拉节点的信号将所述第二电压端的信号传输至所述下拉节点；下拉电路，连接所述下拉节点、上拉节点和所述第二电压端，所述下拉电路响应于所述下拉节点的电压信号将所述第二电压端的信号传输至所述上拉节点；复位电路，连接复位信号端、所述上拉节点、所述第二电压端和所述输出端，所述复位电路响应于所述复位信号端的信号将所述第二电压端的信号传输至所述上拉节点，以及响应于所述复位信号端的信号将所述第二电压端的信号传输至所述输出端。

在本公开的示例性实施例中，所述下拉电路包括：第十晶体管，控制端连接所述下拉节点，第一端连接所述上拉节点，第二端连接所述第二电压端；所述下拉驱动电路包括：第五晶体管，控制端连接第二节点，第一端连接所述第二时钟信号端，第二端连接所述下拉节点；第六晶体管，控制端连接所述上拉节点，第一端连接所述下拉节点，第二端连接所述第二电压端；第八晶体管，控制端连接所述上拉节点，第一端连接第一节点，第二端连接所述第二电压端；第九晶体管，控制端和第一端均连接所述第二时钟信号端，第二端连接所述第二节点；所述复位电路包括：第二晶体管，控制端连接所述复位信号端，第一端连接所述上拉节点，第二端连接所述第二电压端；第四晶体管，控制端连接所述复位信号端，第一端连接所述输出端，第二端连接所述第二电压端。

根据本公开的另一个方面，还提供一种显示面板，包括栅极驱动电路，所述栅极驱动电路包括多个级联的本公开任意实施例所述的移位寄存器单元。

本示例性实施例提供的移位寄存器单元，通过设置补偿电路，该补偿电路可响应于上拉节点的信号、第二时钟信号端的信号以及第二电压端的信号将补偿电压传输至第一节点，即预先将补偿电压写入第一节点，再通过输出电路将第一节点的信号传输至输出端，从而使得移位寄存器输出包括补偿电压的信号，当该移位寄存器用于驱动LCD时，可实现对LCD中驱动晶体管的栅极电压的自动补偿，从而解决因驱动晶体管的偏压产生的显示不良问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本公开一种实施方式的移位寄存器单元的结构示意图；

图2为根据本公开一种实施方式的部分节点的时序图；

图3为根据本公开一种实施方式的移位寄存器单元在第一阶段的等效电路图；

图4为根据本公开一种实施方式的移位寄存器单元在第二阶段前半段的等效电路图；

图5为根据本公开一种实施方式的移位寄存器单元在第二阶段后半段的等效电路图；

图6为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图；

图7为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图；

图8为根据本公开一种实施方式的栅极驱动电路的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

图1为根据本公开一种实施方式的移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可包括上拉驱动电路10、上拉电路20、补偿电路30和输出电路40，其中，上拉驱动电路10可连接输入端INPUT和上拉节点PU，上拉驱动电路10可响应于输入端INPUT的信号将输入端INPUT的信号传输至上拉节点PU；上拉电路20可连接第一时钟信号端CLKA、上拉节点PU和第一节点N1，上拉电路20可响应于上拉节点PU的信号将第一时钟信号端CLKA的信号传输至第一节点N1；补偿电路30可连接上拉节点PU、第一时钟信号端CLKA、第二时钟信号端CLKB、第一电压端V1、第二电压端VSS和第一节点N1，补偿电路30可响应于上拉节点PU的信号、第二时钟信号端CLKB的信号以及第二电压端VSS的信号将预设的补偿电压传输至第一节点N1；输出电路40可连接第一节点N1、第一时钟信号端CLKA和输出端OUTPUT，输出电路40可响应于第一时钟信号端CLKA的信号将第一节点N1的信号传输至输出端OUTPUT。

本示例性实施例提供的移位寄存器单元，通过设置补偿电路30，该补偿电路30可响应于上拉节点PU的信号、第二时钟信号端CLKB的信号以及第二电压端VSS的信号将补偿电压传输至第一节点N1，即预先将补偿电压写入第一节点N1，再通过输出电路40将第一节点N1的信号传输至输出端OUTPUT，从而使得移位寄存器输出包括补偿电压的信号，当该移位寄存器用于驱动LCD时，可实现对LCD中驱动晶体管的栅极电压的自动补偿，从而解决因驱动晶体管的偏压产生的显示不良问题。

如图1所示，本示例性实施例中，补偿电路30可包括第一开关模块31、第二开关模块32、第一耦合模块33、补偿模块34、第三开关模块35和第二耦合模块36，第一开关模块31可连接第一时钟信号端CLKA、第三节点N3和上拉节点PU，第一开关模块31可响应于上拉节点PU的信号将第一时钟信号端CLKA的信号传输至第三节点N3；第二开关模块32可连接第二时钟信号端CLKB、第一电压端V1和第四节点N4，第二开关模块32可响应于第二时钟信号端CLKB的信号将第一电压端V1的电压信号传输至第四节点N4；第一耦合模块33可连接第三节点N3和第四节点N4，第一耦合单元被配置为将第三节点N3的电压耦合至第四节点N4；补偿模块34可连接第三节点N3和第四节点N4，补偿模块34可响应于第四节点N4的电压将预设的补偿电压传输至第五节点N5；第二耦合模块36可连接第五节点N5和第一节点N1，第二耦合模块36被配置为将第五节点N5的电压耦合至第一节点N1；第三开关模块35可连接第三节点N3、第五节点N5和第二电压端VSS，第三开关模块35可响应于第五节点N5的电压将第二电压端VSS的电压信号传输至第三节点N3。本示例性实施例中，第一时钟信号端CLKA和第二时钟信号端CLKB可交替输出导通电平(导通电平例如可以为高电平)，第二电压端VSS可输出低电平信号，第一电压端V1可输出恒定高电平信号。当输入端INPUT为导通电平时，第一时钟信号端CLKA和第二时钟信号端CLKB可分别输出非导通电平和导通电平，上拉驱动电路10可将输入端INPUT的导通电平传输至上拉节点PU，上拉电路20在上拉节点PU的导通电平作用下开启。同时，第二开关模块32在第二时钟信号端CLKB的导通电平作用下开启，将第一电压端V1的恒定电压传输至第四节点N4，第四节点N4保持该恒定电压；当输入端INPUT变为非导通电平时，第一时钟信号端CLKA可输出导通电平、第二时钟信号端CLKB可输出非导通电平，上拉模块将第一时钟信号端CLKA的导通电平信号传输至第一节点N1。第一开关模块31在上拉节点PU的导通电平作用下开启，将第一时钟信号端CLKA的导通电平传输至第三节点N3，第一耦合电路将第三节点N3的导通电平耦合至第四节点N4，从而第四节点N4的电位开始上升，当第四节点N4的电位上升至补偿模块34的阈值电压时，补偿模块34开启，随后，第三开关模块35在第五节点N5的导通电平的作用下开启，将第二电压端VSS的低电平信号传输至第三节点N3，从而第一耦合电路将该低电平信号耦合至第四节点N4，进一步控制补偿模块34关闭，补偿模块34的阈值电压被写入第五节点N5，该阈值电压作为预设的补偿电压通过第二耦合模块36被耦合至第一节点N1，从而第一节点N1的电位变为第一时钟信号端CLKA的导通电平和该补偿电压之和，进而由输出电路40将第一节点N1的电位进行输出至显示区的驱动晶体管，实现对显示区驱动晶体管的栅极电压的自动补偿。本示例性实施例中，可根据显示区驱动晶体管的阈值电压来设置补偿模块34的阈值电压，使得预设的补偿电压能够补偿显示区驱动晶体管的阈值电压漂移。

如图1所示，本示例性实施例中，第一开关模块31可以包括第十八晶体管M18，第二开关模块32可以包括第十六晶体管M16，第三开关模块35可包括第十四晶体管M14，第十八晶体管M18的控制端连接上拉节点PU，第一端连接第一时钟信号端CLKA，第二端连接第三节点N3；第十六晶体管M16的控制端连接第二时钟信号端CLKB，第一端连接第一电压端V1，第二端连接第四节点N4；第十四晶体管M14的控制端连接所述第五节点N5，第一端连接所述第三节点N3，第二端连接所述第二电压端VSS。第一耦合模块33可以包括第二电容C2，第二耦合模块36可以包括第三电容C3，第二电容C2的一端连接第三节点N3，另一端连接第四节点N4；第三电容C3的一端连接第五节点N5，另一端连接第一节点N1。补偿模块34可以包括第十五晶体管M15，第十五晶体管M15的控制端和第一端均连接第四节点N4，第二端连接第五节点N5。其中，第十八晶体管M18、第十六晶体管M16、第十五晶体管M15和第十四晶体管M14可以均为N型晶体管。第一耦合模块33可通过第二电容C2的自举效应，控制第四节点N4电位升高。在第十五晶体管M15打开后，第十五晶体管M15的阈值电压被写入第五节点N5，该第十五晶体管M15的阈值电压即为预设的补偿电压，本实施例可通过对第十五晶体管M15进行设置，使得第十五晶体管M15的阈值电压与显示区驱动晶体管的阈值电压一致或基本一致。示例性的，可将第十五晶体管M15的沟道区的宽长比设置为与显示区的驱动晶体管的沟道区的宽长比相同或相当，而使得第十五晶体管M15的阈值电压与驱动晶体管的阈值电压相同或相当。例如，第十五晶体管M15的沟道区的宽长比与驱动晶体管的沟道区的宽长比的比值可以为0.8～1.2，例如可以为0.8，0.9，1.0，1.1，1.2等。并且，应该理解的是，第十五晶体管M15的材料与驱动晶体管的材料相同，例如均为Si基材料。通过将第十五晶体管M15的阈值电压设置为与驱动晶体管的阈值电压相同或相当，从而相当于将显示区驱动晶体管的阈值电压预写入第五节点N5，再在第三电容C3的自举效应下，将第一节点N1的电位升高至与第五节点N5的电位相同，从而移位寄存器单元的输出信号包含驱动晶体管的阈值电压，实现对驱动晶体管的栅极电压进行自动补偿。应该理解的是，在其他示例性实施例中，该移位寄存器电路还可以为其他的结构，例如第十八晶体管M18、第十六晶体管M16、第十五晶体管M15和第十四晶体管M14也可以为P型晶体管，第一开关模块31、第二开关模块32、第三开关模块35均可包括多个级联的晶体管等。此外，第一耦合模块33和第二耦合模块36还可以具有其他的电路结构，例如，第一耦合模块33包括两个第二电容，第二耦合模块包括两个第三电容等，这些都属于本公开的保护范围。

需要注意的是，本示例性实施例中，第一电压端V1的输出电压需要小于第十五晶体管M15的阈值电压，即第一电压端V1的输出电压不能开启第十五晶体管M15，只有当第四节点N4的电位在第一电压端V1的输出电压的基础上升高至第十五晶体管M15的阈值电压时，第十五晶体管M15才会开启，第十五晶体管M15打开后，第十五晶体管M15的源漏极等电位，从而将第十五晶体管M15的阈值电压写入第五节点N5。

如图1所示，本示例性实施例中，上拉驱动电路10可控制上拉节点PU的电位，具体而言，在输入端INPUT为导通电平时，上拉驱动电路10导通，将输入端INPUT的导通电平(导通电平例如可以为高电平)传输至上拉节点PU，即向上拉节点PU写入高电平。示例性的，上拉驱动电路10可包括第一晶体管M1和第十三晶体管M13，第一晶体管M1的控制端和第一端均连接输入端INPUT，第一晶体管M1的第二端连接上拉节点PU；第十三晶体管M13的控制端连接第二时钟信号端CLKB，第十三晶体管M13的第一端连接输入端INPUT，第十三晶体管M13的第二端连接上拉节点PU。其中，第一晶体管M1和第十三晶体管M13可均为N型晶体管，在输入端INPUT为高电平时，第一晶体管M1开启，向上拉节点PU写入高电平信号。应该理解的是，在其他示例性实施例中，第一晶体管M1和第十三晶体管M13还可以为其他结构。

如图1所示，本示例性实施例中，上拉电路20被上拉节点PU控制，当上拉节点PU为导通电平时，上拉电路20导通，将第一时钟信号端CLKA的信号传输至第一节点N1，由输出电路40进行输出。示例性的，上拉电路20可包括第三晶体管M3，第三晶体管M3的控制端连接上拉节点PU，第三晶体管M3的第一端连接第一时钟信号端CLKA，第三晶体管M3的第二端连接第一节点N1。其中，第三晶体管M3可以为N型晶体管，在上拉节点PU为高电平时，第三晶体管M3被开启，当第一时钟信号端CLKA的导通电平到来时，第三晶体管M3将第一时钟信号端CLKA的导通电平信号传输至第一节点N1。应该理解的是，在其他示例性实施例中，上拉电路20还可以为其他结构，例如可以包括多个N型晶体管等。

如图1所示，本示例性实施例中，输出电路40可将第一节点N1写入的信号进行输出，具体而言，第一节点N1先后被写入第一时钟信号端CLKA的高电平信号和预设的补偿电压信号，当第一节点N1被写入预设的补偿电压信号后，输出电路40第一时钟信号端CLKA的导通电平作用下开启，将第一节点N1的信号输出。示例性的，输出电路40可包括第十七晶体管M17，第十七晶体管M17的控制端连接第一时钟信号端CLKA，第十七晶体管M17的第一端连接第一节点N1，第十七晶体管M17的第二端连接输出端OUTPUT。其中，第十七晶体管M17可以为N型晶体管，第一节点N1被先后写入第一时钟信号端CLKA的导通电平信号V_GH和第十五晶体管M15的阈值电压信号V_th，当第十五晶体管M15的阈值电压信号V_th被写入第一节点N1后(第一节点N1此时电位为V_GH+V_th)，第一时钟信号端CLKA输出高电平，第十七晶体管M17导通，从而输出(V_GH+V_th)。在第十五晶体管M15的阈值电压V_th与显示区驱动晶体管的阈值电压一致或基本一致的情况下，相当于向显示区的驱动晶体管的栅极预写入阈值电压，由此可补偿驱动晶体管的阈值电压漂移。应该理解的是，在其他示例性实施例中，输出电路40还可以具有其他的电路结构。

如图1所示，本示例性实施例中，该移位寄存器单元还可以包括下拉驱动电路50和下拉电路60，下拉驱动电路50可连接第二时钟信号端CLKB、下拉节点PD、上拉节点PU和第二电压端VSS，下拉驱动电路50可响应于第二时钟信号端CLKB的信号和上拉节点PU的信号将第二电压端VSS的信号传输至下拉节点PD；下拉电路60可连接下拉节点PD、上拉节点PU和第二电压端VSS，下拉电路60可响应于下拉节点PD的电压信号将第二电压端VSS的信号传输至上拉节点PU。其中，下拉电路60由下拉节点PD控制，当下拉节点PD为高电平时，下拉电路60导通，从而对上拉节点PU进行下拉，可以放掉第二时钟信号端CLKB由低变高时产生的耦合噪声。下拉驱动电路50主要用于控制下拉节点PD的电位，驱动下拉电路60工作。示例性的，下拉驱动电路50可包括第五晶体管M5、第六晶体管M6、第八晶体管M8和第九晶体管M9，其中，第五晶体管M5的控制端连接第二节点N2，第五晶体管M5的第一端连接第二时钟信号端CLKB，第五晶体管M5的第二端连接下拉节点PD；第六晶体管M6的控制端连接上拉节点PU，第六晶体管M6的第一端连接下拉节点PD，第六晶体管M6的第二端连接第二电压端VSS；第八晶体管M8的控制端连接上拉节点PU，第八晶体管M8的第一端连接第一节点N1，第八晶体管M8的第二端连接第二电压端VSS；第九晶体管M9的控制端和第一端均连接第二时钟信号端CLKB，第九晶体管M9的第二端连接第二节点N2。下拉电路60可包括第十晶体管M10，第十晶体管M10的控制端连接下拉节点PD，第十晶体管M10的第一端连接上拉节点PU，第十晶体管M10的第二端连接第二电压端VSS。其中，第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9和第十晶体管M10可均为N型晶体管，当上拉节点PU为低电平且第二时钟信号端CLKB为高电平时，第九晶体管M9和第五晶体管M5先后导通，第六晶体管M6和第八晶体管M8关闭，下拉节点PD为高电平；当上拉节点PU为高电平时，第六晶体管M6和第八晶体管M8导通，将下拉节点PD电位拉低。当下拉节点PD为高电平时，第十晶体管M10导通，将上拉节点PU电位拉低。应该理解的是，在其他示例性实施例中，下拉单元和下拉驱动单元还可以具有其他的电路结构。

如图1所示，本示例性实施例中，该移位寄存器单元还可以包括复位电路70和去噪电路80，该复位电路70连接复位信号端RESET、上拉节点PU、第二电压端VSS和输出端OUTPUT，复位电路70可响应于复位信号端RESET的信号将第二电压端VSS的信号传输至上拉节点PU，以及响应于复位信号端RESET的信号将第二电压端VSS的信号传输至输出端OUTPUT。去噪电路80可连接第二时钟信号端CLKB、输出端OUTPUT、下拉节点PD和第二电压端VSS，去噪电路80可响应于第二时钟信号端CLKB和下拉节点PD的信号将第二电压端VSS的信号传输至输出端OUTPUT。其中，复位信号端RESET的导通电平可以为高电平，当复位信号端RESET为高电平时，复位电路70导通，对上拉节点PU和输出端OUTPUT分别进行复位，将上拉节点PU和输出端OUTPUT下拉至关断电压。在输出端OUTPUT输出低电平信号期间，当第二时钟信号端CLKB和/或下拉节点PD为导通电平时，去噪电路80导通，将第二电压端VSS的低电平信号传输至输出端OUTPUT，以释放输出端OUTPUT可能存在的噪音信号。示例性的，复位电路70可包括第二晶体管M2和第四晶体管M4，去噪电路80可包括第十一晶体管M11和第十二晶体管M12，第二晶体管M2的控制端连接复位信号端RESET，第二晶体管M2的第一端连接上拉节点PU，第二晶体管M2的第二端连接第二电压端VSS；第四晶体管M4的控制端连接复位信号端RESET，第四晶体管M4的第一端连接输出端OUTPUT，第四晶体管M4的第二端连接第二电压端VSS。第二晶体管M2、第四晶体管M4、第十一晶体管M11和第十二晶体管M12可以均为N型晶体管，当复位信号端RESET为高电平时，第二晶体管M2导通，将第二电压端VSS的低电平信号传输至上拉节点PU，对上拉节点PU进行复位，同时，第四晶体管M4导通，将第二电压端VSS的低电平信号传输至输出端OUTPUT，对输出端OUTPUT进行复位。当第二时钟信号端CLKB为高电平时，第十二晶体管M12导通，将输出端OUTPUT的电位拉低；当下拉节点PD为低电平时，第十一晶体管M11导通，将输出端OUTPUT的电位拉低，及时释放输出端可能存在的噪音信号。可以理解的是，在其他示例性实施例中，复位电路70和去噪电路80还可以具有其他的电路结构。

图2为根据本公开一种实施方式的部分节点的时序图，该移位寄存器单元的驱动方法可包括5个阶段，其中，第一晶体管M1到第十八晶体管M18可以为N型晶体管，第一时钟信号端CLKA和第二时钟信号端CLKB可交替输出低电平有效信号。

在第一阶段t1，输入端INPUT和第二时钟信号端CLKB均为高电平信号，图3为根据本公开一种实施方式的移位寄存器单元在第一阶段的等效电路图，如图3所示，上拉节点PU被写入高电平信号，上拉节点PU的高电平信号将第三晶体管M3和第十八晶体管M18开启，第十六晶体管M16被第二时钟信号端CLKB的高电平信号开启，由于第一电压端V1的信号小于第十五晶体管M15的阈值电压，因此第十五晶体管M15关闭。同时，上拉节点PU为高电平，将第八晶体管M8打开，第八晶体管M8将第二电压端VSS的低电平信号传输至第二节点N2，第二节点N2保持低电平直至上拉节点PU为低电平。

在第二阶段t2，第一时钟信号端CLKA为高电平，第二时钟信号端CLKB为低电平，图4为根据本公开一种实施方式的移位寄存器单元在第二阶段前半段的等效电路图，如图4所示，输入端INPUT为低电平信号并维持，上拉节点PU维持上一阶段的高电平信号，第三晶体管M3、第十八晶体管M18仍处于开启状态；第一时钟信号端CLKA为高电平，将第十七晶体管M17开启，第一时钟信号端CLKA高电平通过第三晶体管M3到达第一节点N1，此时第一节点N1电位为VGH并保持。同时，第一时钟信号端CLKA高电平信号为第二电容C2右极板充电至VGH，在第二电容C2的自举效应下，第二电容C2的左极板电位升高至第十五晶体管M15的阈值电压V_th时，第十五晶体管M15和第十四晶体管M14被依次打开。图5为根据本公开一种实施方式的移位寄存器单元在第二阶段后半段的等效电路图，如图5所示，第十四晶体管M14开启后将第二电容C2的右极板电位拉低至VSS，导致第二电容C2的左极板电位下降，第十五晶体管M15被关闭，从而将第十五晶体管M15的阈值电压V_th写入第五节点N5，即第五节点N5的电位为V_th，相应地，第三电容C3的上极板电位为V_th。

在第三阶段t3，第三电容C3的上极板电位突变为V_th，第三电容C3的下极板电位(即第一节点N1的电位)在自举效应下增加为V_GH+V_th。由于此时第十七晶体管M17处于开启状态，从而输出端OUTPUT被写入(V_GH+V_th)的高电平，使得移位寄存器单元的输出信号较输入信号发生移位。

在第四阶段t4，第一时钟信号端CLKA为低电平，第二时钟信号端CLKB为高电平，复位信号端RESET为高电平，图6为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图，如图6所示，第二晶体管M2、第四晶体管M4、第五晶体管M5、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12开启，上拉节点PU、第一节点N1和输出端OUTPUT被VSS拉低。第二时钟信号端CLKB为高电平，第九晶体管M9打开，第二节点N2被写入高电平，第五晶体管M5被打开，下拉节点PD被写入高电平。其中，第十一晶体管M11和第十二晶体管M12开启，可通过第二电压端VSS拉低输出端OUTPUT的电位，从而释放掉输出端OUTPUT可能存在的噪音信号。

第五阶段t5，第二时钟信号端CLKB、复位信号端RESET均为低电平，第一时钟信号端CLKA为高电平，图7为根据本公开一种实施方式的移位寄存器单元在第四阶段的等效电路图，如图7所示，第九晶体管M9关闭，第二节点N2维持上一阶段的高电平信号。第五晶体管M5被打开，向下拉节点PD写入低电平信号。上拉节点PU为低电平信号，第八晶体管M8、第六晶体管M6、第三晶体管M3、第十八晶体管M18关闭。第二时钟信号端CLKB为低电平，第十六晶体管M16关闭，第十五晶体管M15和第十四晶体管M14关闭。输出端OUTPUT输出低电平信号。

此后，第二时钟信号端CLKB交替输出高低电平，第九晶体管M9持续维持高电平(当第二时钟信号端CLKB为高电平时，第九晶体管M9将高电平写入第二节点N2，当第二时钟信号端CLKB为低电平时，第九晶体管M9维持上一阶段的状态)，从而控制第五晶体管M5交替导通，第五晶体管M5将第二时钟信号端CLKB的高低电平信号写入下拉节点PD，从而控制下拉节点PD交替输出高低电平。

本示例性实施例中，多个上述的移位寄存器单元级联构成液晶面板的栅极驱动电路。图8为根据本公开一种实施方式的栅极驱动电路的结构示意图，如图8所示，每一级移位寄存器单元的第一时钟信号端CLKA和第二时钟信号端CLKB分别接两个反相的时钟信号(第一时钟信号CLKA和第二时钟信号CLKB)；第二电压信号端VSSIN连接低电压信号VSS，第一电压端V1连接第一电压信号V1。每一级的输入端INPUT连接上一级的输出端OUTPUT，即将上一级的输出信号作为本级的输入信号；同时每一级的输出端OUTPUT连接上一级的复位信号端RESET，即以本级的输出信号作为上一级的复位信号。

奇数级寄存器的第一时钟信号端CLKA与偶数级寄存器的第二时钟信号端CLKB接第一时钟信号CLKA，奇数级寄存器的第二时钟信号端CLKB与偶数级寄存器的第一时钟信号端CLKA连接第二时钟信号CLKB。第一级的输入端INPUT接初始启动信号STV，最后一级复位信号可由两个晶体管组成的复位端提供(图8中未示出)。通过这种级联的栅极驱动电路，液晶面板在各信号的驱动下依次打开每一行的扫描线并关闭其他行的扫描线，从而仅驱动该行像素单元对应的TFT实现逐行扫描。本示例性实施例提供的栅极驱动电路在不影响栅极驱动信号正常输出的情况下，可以有效地抑制输出噪声对下一级的影响，从而避免了高温工作下出现的多输出现象，保证了液晶显示效果。本示例性实施例提供的栅极驱动电路可集成在阵列基板上形成GOA单元。

本公开还提供一种显示面板，该显示面板包括栅极驱动电路，所述栅极驱动电路包括多个级联的上述的移位寄存器单元。该显示面板可以应用于液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件中。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：

上拉驱动电路，连接输入端和上拉节点，所述上拉驱动电路响应于所述输入端的信号将所述输入端的信号传输至所述上拉节点；

上拉电路，连接第一时钟信号端、所述上拉节点和第一节点，所述上拉电路响应于所述上拉节点的信号将所述第一时钟信号端的信号传输至所述第一节点；

补偿电路，连接所述上拉节点、所述第一时钟信号端、第二时钟信号端、第一电压端、第二电压端和所述第一节点，所述补偿电路响应于所述上拉节点的信号、所述第二时钟信号端的信号、所述第一电压端的信号以及所述第二电压端的信号将预设的补偿电压传输至所述第一节点；

输出电路，连接所述第一节点、所述第一时钟信号端和输出端，所述输出电路响应于所述第一时钟信号端的信号将所述第一节点的信号传输至所述输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述补偿电路包括：

第一开关模块，连接所述第一时钟信号端、第三节点和所述上拉节点，所述第一开关模块响应于所述上拉节点的信号将所述第一时钟信号端的信号传输至所述第三节点；

第二开关模块，连接所述第二时钟信号端、所述第一电压端和第四节点，所述第二开关模块响应于所述第二时钟信号端的信号将所述第一电压端的电压信号传输至所述第四节点；

第一耦合模块，连接所述第三节点和所述第四节点，所述第一耦合单元被配置为将所述第三节点的电压耦合至所述第四节点；

补偿模块，连接所述第三节点和所述第四节点，所述补偿模块响应于所述第四节点的电压将预设的补偿电压传输至所述第五节点；

第二耦合模块，连接所述第五节点和所述第一节点，所述第二耦合模块被配置为将所述第五节点的电压耦合至所述第一节点；

第三开关模块，连接所述第三节点、所述第五节点和所述第二电压端，所述第三开关模块响应于所述第五节点的电压将所述第二电压端的电压信号传输至所述第三节点。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一开关模块包括：

第十八晶体管，控制端连接所述上拉节点，第一端连接所述第一时钟信号端，第二端连接所述第三节点；

所述第二开关模块包括：

第十六晶体管，控制端连接所述第二时钟信号端，第一端连接所述第一电压端，第二端连接所述第四节点；

所述第三开关模块包括：

第十四晶体管，控制端连接所述第五节点，第一端连接所述第三节点，第二端连接所述第二电压端。

4.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一耦合模块包括：

第二电容，一端连接所述第三节点，另一端连接所述第四节点；

所述第二耦合模块包括：

第三电容，一端连接所述第五节点，另一端连接所述第一节点。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述补偿模块包括：

第十五晶体管，控制端和第一端均连接所述第四节点，第二端连接所述第五节点。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第十五晶体管的阈值电压大于所述第一电压端的输出电压。

7.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元用于向显示面板中显示区的驱动晶体管提供栅极驱动信号；

所述第十五晶体管的沟通区的宽长比与所述驱动晶体管的沟道区的宽长比的比值大于等于0.8且小于等于1.2。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉驱动电路包括：

第一晶体管，控制端和第一端均连接所述输入端，第二端连接所述上拉节点；

第十三晶体管，控制端连接第二时钟信号端，第一端连接所述输入端，第二端连接所述上拉节点；

所述上拉电路包括：

第三晶体管，控制端连接所述上拉节点，第一端连接所述第一时钟信号端，第二端连接所述第一节点；

所述输出电路包括：

第十七晶体管，控制端连接所述第一时钟信号端，第一端连接所述第一节点，第二端连接所述输出端。

9.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：

下拉驱动电路，连接所述第二时钟信号端、下拉节点、所述上拉节点和所述第二电压端，所述下拉驱动电路响应于所述第二时钟信号端的信号和所述上拉节点的信号将所述第二电压端的信号传输至所述下拉节点；

下拉电路，连接所述下拉节点、上拉节点和所述第二电压端，所述下拉电路响应于所述下拉节点的电压信号将所述第二电压端的信号传输至所述上拉节点；

复位电路，连接复位信号端、所述上拉节点、所述第二电压端和所述输出端，所述复位电路响应于所述复位信号端的信号将所述第二电压端的信号传输至所述上拉节点，以及响应于所述复位信号端的信号将所述第二电压端的信号传输至所述输出端。

10.根据权利要求9所述的移位寄存器单元，其特征在于，所述下拉电路包括：

第十晶体管，控制端连接所述下拉节点，第一端连接所述上拉节点，第二端连接所述第二电压端；

所述下拉驱动电路包括：

第五晶体管，控制端连接第二节点，第一端连接所述第二时钟信号端，第二端连接所述下拉节点；

第六晶体管，控制端连接所述上拉节点，第一端连接所述下拉节点，第二端连接所述第二电压端；

第八晶体管，控制端连接所述上拉节点，第一端连接第一节点，第二端连接所述第二电压端；

第九晶体管，控制端和第一端均连接所述第二时钟信号端，第二端连接所述第二节点；

所述复位电路包括：

第二晶体管，控制端连接所述复位信号端，第一端连接所述上拉节点，第二端连接所述第二电压端；

第四晶体管，控制端连接所述复位信号端，第一端连接所述输出端，第二端连接所述第二电压端。

11.一种显示面板，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括多个级联的权利要求1-10任意一项所述的移位寄存器单元。

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