CN106997755A - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括：输入模块、输出模块和控制模块；输入模块、输出模块和控制模块相交于控制节点，输入模块与移位寄存器的信号输入端连接，用于在第一控制信号线所提供的第一控制信号的控制下将信号输入端提供的输入信号输入至控制节点，控制模块与工作电源端连接，用于在第三控制信号线所提供的第三控制信号的控制下将工作电源端提供的工作电压输入至控制节点，输出模块与移位寄存器的信号输出端和时钟信号线连接，用于在控制节点的控制下将控制节点的电压或第一时钟信号输入至信号输出端。本发明提供的移位寄存器结构简单，有利于显示面板的高分辨率、窄边框的实现。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
在制作液晶显示器(Liquid Crystal Display，简称LCD)或有机发光二极管(Organic Light-Emitting Diode，简称OLED)显示器的过程中，需要将驱动集成电路(Integrated Circuit，简称IC)通过绑定(Bonding)工艺制作于显示面板的非显示区域，以向显示面板输入驱动信号。
为了降低成本，现有技术中采用阵列基板行驱动GOA(Gate Driver on Array，简称GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。
GOA电路由多个级联的移位寄存器(shift register)构成，每一级移位寄存器的输出端连接各行像素单元中的开关晶体管的栅极，以驱动对应行的像素单元。
为了不断改善显示画面，提高用户体验，高清、高分辨率、窄边框显示成了研究的热门，但随着像素数目的提高，移位寄存器在一帧时间内所需扫描的行数增加，在显示屏幕大小不变的情况下，留给每一行移位寄存器的版图的面积逐渐减小；此外窄边框的要求，更是使移位寄存器每一行面积的要求更加严苛。
然而，现有技术中的移位寄存器结构复杂，所需要的晶体管数量较多，不利于显示面板的高分辨率、窄边框设计。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，
为实现上述目的，本发明提供一种移位寄存器，包括：输入模块、输出模块和控制模块；所述输入模块、所述输出模块和所述控制模块相交于控制节点；
所述输入模块与所述移位寄存器的信号输入端连接，用于在第一控制信号线所提供的第一控制信号的控制下将所述信号输入端提供的输入信号输入至所述控制节点；
所述控制模块与工作电源端连接，用于在第三控制信号线所提供的第三控制信号的控制下将所述工作电源端提供的工作电压输入至所述控制节点；
所述输出模块与所述移位寄存器的信号输出端和时钟信号线连接，用于在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述控制节点的电压或所述时钟信号线所提供的第一时钟信号输入至所述信号输出端。
可选地，所述输入模块包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号线连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述控制节点连接。
可选地，所述输出模块包括：第三晶体管、第四晶体管和电容；
所述第三晶体管的控制极与所述控制节点连接，所述第三晶体管的第一极与所述时钟信号线连接，所述第三晶体管的第二极与所述信号输出端连接；
所述第四晶体管的控制极与第二控制信号线连接，所述第四晶体管的第一极与所述控制节点连接，所述第四晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述控制节点连接，所述电容的第二端与所述信号输出端连接。
可选地，所述第二控制信号线为所述时钟信号线。
可选地，所述控制模块包括：第二晶体管；
所述第二晶体管的控制极与第三控制信号线连接，所述第二晶体管的第一极与所述工作电源端连接，所述第二晶体管的第二极与所述控制节点连接。
可选地，所述移位寄存器中的全部晶体管均为P型晶体管。
可选地，所述第一控制信号为第二时钟信号，所述第二控制信号为第三时钟信号；
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的占空比均为33％。
为实现上述目的，本发明还提供一种栅极驱动电路，包括：如上述的移位寄存器。
为实现上述目的，本发明还提供一种显示装置，包括：如上述的栅极驱动电路。
为实现上述目的，本发明还提供一种移位寄存器的驱动方法，所述移位寄存器采用上述的移位寄存器，所述移位寄存器的驱动方法包括：
所述输入模块在第一控制信号线所提供的第一控制信号的控制下将所述信号输入端提供的输入信号输入至所述控制节点；
所述输出模块在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述时钟信号线所提供的第一时钟信号输入至所述信号输出端；
所述控制模块在第三控制信号线所提供的第三控制信号的控制下将所述工作电源端提供的工作电压输入至所述控制节点；
所述输出模块在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述控制节点的电压输入至所述信号输出端。
本发明具有以下有益效果：
本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括：输入模块、输出模块和控制模块；输入模块、输出模块和控制模块相交于控制节点，输入模块与移位寄存器的信号输入端连接，用于在第一控制信号线所提供的第一控制信号的控制下将信号输入端提供的输入信号输入至控制节点，控制模块与工作电源端连接，用于在第三控制信号线所提供的第三控制信号的控制下将工作电源端提供的工作电压输入至控制节点，输出模块与移位寄存器的信号输出端和时钟信号线连接，用于在控制节点的控制下将控制节点的电压或时钟信号线所提供的第一时钟信号输入至信号输出端。本发明提供的移位寄存器结构简单，有利于显示面板的高分辨率、窄边框的实现。
附图说明
图1为本发明实施例一提供的一种移位寄存器的结构示意图；
图2为本发明实施例二提供的一种移位寄存器的结构示意图；
图3为图2所示移位寄存器的工作时序图；
图4为本发明实施例三提供的一种移位寄存器的驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路、显示装置进行详细描述。
需要说明的是，在本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。
图1为本发明实施例一提供的一种移位寄存器的结构示意图，如图1所示，该移位寄存器包括：输入模块1、输出模块3和控制模块2；输入模块1、输出模块3和控制模块2相交于控制节点N1。
其中，输入模块1与移位寄存器的信号输入端INPUT连接，用于在第一控制信号线Scan1所提供的第一控制信号的控制下将信号输入端INPUT提供的输入信号输入至控制节点N1。
控制模块2与工作电源端连接，用于在第三控制信号线Scan3所提供的第三控制信号的控制下将工作电源端提供的工作电压输入至控制节点N1。
输出模块3与移位寄存器的信号输出端OUTPUT和时钟信号线CK1连接，用于在控制节点N1电压和第二控制信号线Scan2所提供的第二控制信号的控制下将控制节点N1的电压或时钟信号线CK1所提供的第一时钟信号输入至信号输出端OUTPUT。
本发明提供的移位寄存器的结构简单，有利于显示面板的高分辨率、窄边框的实现。
图2为本发明实施例二提供的一种移位寄存器的结构示意图，如图2所示，图2所示的移位寄存器为图1所示移位寄存器的具体化，其中，可选地，输入模块1包括：第一晶体管M1。第一晶体管M1的控制极与第一控制信号线Scan1连接，第一晶体管M1的第一极与信号输入端INPUT连接，第一晶体管M1的第二极与控制节点N1连接。
可选地，输出模块3包括：第三晶体管M3、第四晶体管M4和电容C。第三晶体管M3的控制极与控制节点N1连接，第三晶体管M3的第一极与时钟信号线CK1连接，第三晶体管M3的第二极与信号输出端OUTPUT连接；第四晶体管M4的控制极与第二控制信号线Scan2连接，第四晶体管M4的第一极与控制节点N1连接，第四晶体管M4的第二极与信号输出端OUTPUT连接；电容C的第一端与控制节点N1连接，电容C的第二端与信号输出端OUTPUT连接。
进一步优选地，第二控制信号线Scan2为时钟信号线CK1，此时可有效减少移位寄存器中信号线的总类和数量，使得移位寄存器所占的体积减小，有利于显示面板的窄边框化。
可选地，控制模块2包括：第二晶体管M2；第二晶体管M2的控制极与第三控制信号线Scan3连接，第二晶体管M2的第一极与工作电源端连接，第二晶体管M2的第二极与控制节点N1连接。其中，该工作电源端用于提供高电平信号。
由上述内容可见，本实施例提供移位寄存器中仅需4个晶体管和一个电容C，其结构简单、晶体管数量少，有利于显示面板的高分辨率、窄边框的实现。
其中，优选地，移位寄存器中的全部晶体管均为P型晶体管，此时移位寄存器中的各晶体管可通过相同的工艺得以同时制备，从而有效缩短生产周期。
优选地，第一控制信号为第二时钟信号，第二控制信号为第三时钟信号。本实施例中，选用时钟信号作为控制信号，可有效保证控制精准度。可选地，第一时钟信号、第二时钟信号和第三时钟信号的占空比均为33％。
下面将结合附图来对本实施例提供的移位寄存器的工作过程进行详细描述。其中，输入信号和第一时钟信号处于低电平时对应的电压为VL，处于高电平时对应的电压为VH；第一控制信号和第三控制信号处于低电平时对应的电压为VL’(VL’略微小于VL),处于高电平时对应的电压为VH’(VH’略微大于VH)。各晶体管的阈值电压为Vth(P型晶体管的阈值电压一般小于等于0V)。工作电源提供的高电平信号对应的电压为VH。
图3为图2所示移位寄存器的工作时序图，如图3所示，该移位寄存器的工作过程包括如下四个阶段：
第一阶段T1，信号输入端INPUT提供的输入信号处于低电平，第一控制信号线Scan1提供的第一控制信号处于低电平，时钟信号线CK1提供的第一时钟信号(第二控制信号线Scan2提供的第二控制信号)处于高电平，第三控制信号线Scan3提供的第三控制信号处于高电平。
由于第一控制信号处于低电平，输入信号处于低电平，则第一晶体管M1的栅源电压等于VL’-VL(结果小于0)，此时第一晶体管M1导通，且工作于非线性区，处于低电平状态的输入信号通过第一晶体管M1写入至控制节点N1的过程中存在阈值损失，此时控制节点N1的电压为VL+|Vth|。
又由于第一时钟信号处于高电平状态，则第三晶体管M3的栅源电压为VL+|Vth|-VH，该值小于第三晶体管M3的阈值电压Vth，第三晶体管M3导通，处于高电平的第一时钟信号通过第三晶体管M3写入至信号输出端OUTPUT，信号输出端OUTPUT输出高电平信号且电压为VH。
此时，电容C两端的电压差为VL+|Vth|-VH。
对于第二晶体管M2而言，其栅源电压为VH-VL+|Vth|(结果远大于0)，第二晶体管M2处于截止状态。第四晶体管M4而言，其栅源电压为VH’-VH(结果大于0)，第四晶体管M4处于截止状态。
第二阶段T2，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于高电平，时钟信号线CK1提供的第一时钟信号处于低电平，第三控制信号线Scan3提供的第三控制信号处于高电平。
由于第一控制信号处于高电平，输入信号处于高电平，则第一晶体管M1的栅源电压等于VH’-VH(结果大于0)，第一晶体管M1截止。
由于第一时钟信号处于低电平状态，则处于低电平的第一时钟信号通过第三晶体管M3写入至信号输出端OUTPUT，信号输出端OUTPUT输出低电平信号且电压为VL。
此时，电容C产生自举效应以维持其两端的电压差不变，控制节点N1的电压下拉为2VL+|Vth|-VH。需要说明的是，虽然此时第四晶体管M4的控制极所输入的第一时钟信号(第二控制信号线Scan2所提供的信号)为低电平状态，但是由于第四晶体管M4的源极电压较低，则第四晶体管M4的栅源电压较大，第四晶体管M4截止。
第三阶段T3，其包括两个子阶段：第一子阶段t 1和第二子阶段t2。
在第一子阶段t1中，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于高电平，时钟信号线提供的第一时钟信号处于高电平，第三控制信号线Scan3提供的第三控制信号处于高电平。
由于第一时钟信号处于高电平状态，则处于高电平的第一时钟信号通过第三晶体管M3写入至信号输出端OUTPUT，信号输出端OUTPUT输出低电平信号且电压为VH。
此时，电容C产生自举效应以维持其两端的电压差不变，控制节点N1的电压上拉为VL+|Vth|。
在第二子阶段t2中，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于高电平，时钟信号线CK1提供的第一时钟信号处于高电平，第三控制信号线Scan3提供的第三控制信号处于低电平。
由于第三控制信号处于低电平，则第二晶体管M2的栅源电压为VL’-VH，第二晶体管M2导通。工作电源端通过第二晶体管M2对控制节点N1进行充电，控制节点N1的电压变为VH。由于控制节点N1的电压为VH，则第三晶体管M3的栅源电压为0V，第三晶体管M3截止。
与此同时，电容C产生自举效应以维持其两端的电压差不变，则会拉高信号输出端OUTPUT的电压。然而，在拉高信号输出端OUTPUT的电压过程中，一旦信号输出端OUTPUT的电压高于VH,则第四晶体管M4会导通，控制节点N1的电压通过第四晶体管M4写入至信号输出端OUTPUT，以将信号输出端OUTPUT的电压拉低。由此可见，信号输出端OUTPUT的电压不会超过VH。
第四阶段T4，其包括三个子阶段：第三子阶段t3、第四子阶段t4和第五子阶段t5。
在第三子阶段t3中，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于低电平，时钟信号线CK1提供的第一时钟信号处于高电平，第三控制信号线Scan3提供的第三控制信号处于高电平。
由于第一控制信号处于低电平，输入信号处于高电平，则第一晶体管M1导通，处于高电平的输入信号可无损的通过第一晶体管M1对控制节点N1进行充电，以维持控制节点N1的电压为VH。此时，第三晶体管M3维持截止状态。
在控制节点N1的电压维持于VH的情况下，信号输出端OUTPUT输出的电压维持于VH。
在第四子阶段t4中，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于高电平，时钟信号线CK1第一时钟信号处于低电平，第三控制信号线Scan3提供的第三控制信号处于高电平。
由于第一时钟信号处于低电平，控制节点N1的电压为VH，则第四晶体管M4导通，控制节点N1将电压VH通过第四晶体写入至信号输出端OUTPUT，以维持信号输出端OUTPUT输出的电压为VH。
在此阶段中，第三晶体管M3维持截止状态。
在第五子阶段中，信号输入端INPUT提供的输入信号处于高电平，第一控制信号线Scan1提供的第一控制信号处于高电平，时钟信号线CK1提供的第一时钟信号处于高电平，第三控制信号线Scan3提供的第三控制信号处于低电平。
由于第三控制信号处于低电平，则第二晶体管M2导通，工作电源端通过第二晶体管M2对控制节点N1进行充电，控制节点N1的电压维持为VH，信号输出端OUTPUT输出的电压维持为VH。
与此同时，由于控制节点N1的电压为VH，则第三晶体管M3维持截止状态。
需要说明的是，在第四阶段过程中，通过第三子阶段和第五子阶段可维持控制节点N1的电压为VH，从而保证第三晶体管M3维持截止状态，防止第三晶体管M3的误开启。通过第四子阶段，可使得控制节点N1与信号输出端OUTPUT导通，从而保证信号输出端OUTPUT的电压维持于VH，降低噪声。
通过重复上述第三子阶段、第四子阶段、第五子阶段可保证信号输出端OUTPUT的电压在第四阶段T4稳定于VH。
此后，直至下一帧到来，移位寄存器接收到信号输入端INPUT的低电平信号后，重新执行上述各阶段。
需要说明的是，上述移位寄存器中的晶体管均为P型晶体管的情况仅起到示例性作用，其不会对本发明的技术方案产生限制。本领域技术人员应该知晓的是，将本实施例提供的移位寄存器中的P型晶体管部分或全部替换为N型晶体管而得到的方案，其均应属于本发明的保护范围。
图4为本发明实施例三提供的一种移位寄存器的驱动方法的流程图，如图4所示，该移位寄存器采用上述实施例一或实施例二中提供的移位寄存器，具体结构可参见上述实施例一和实施例二中的描述，该移位寄存器的驱动方法包括：
步骤S1、输入模块在第一控制信号线所提供的第一控制信号的控制下将信号输入端提供的输入信号输入至控制节点。
步骤S2、输出模块在控制节点和第二控制信号线所提供的第二控制信号的控制下将时钟信号线所提供的第一时钟信号输入至信号输出端。
步骤S3、控制模块在第三控制信号线所提供的第三控制信号的控制下将工作电源端提供的工作电压输入至控制节点。
步骤S4、输出模块在控制节点的电压和第二控制信号线所提供的第二控制信号的控制下将控制节点的电压输入至信号输出端。
对于上述步骤S1～步骤S4的具体描述，可参见上述实施例二中相应内容，此处不再赘述。
本发明实施例四提供了一种栅极驱动电路，该栅极驱动电路包括：多级的移位寄存器，移位寄存器采用上述实施一或实施二中提供的移位寄存器，每一级移位寄存器的信号输出端输出本级的行扫描信号。除最后一级移位寄存器单元外，其余每个移位寄存器单元的信号输出端与其相邻的下一级移位寄存器的信号输入端连接。
本发明实施例五提供了一种显示装置，该显示装置包括栅极驱动电路，该栅极驱动电路采用上述实施例四提供的栅极驱动电路，具体内容可参见上述实施例四的描述，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块和控制模块；所述输入模块、所述输出模块和所述控制模块相交于控制节点；
所述输入模块与所述移位寄存器的信号输入端连接，用于在第一控制信号线所提供的第一控制信号的控制下将所述信号输入端提供的输入信号输入至所述控制节点；
所述控制模块与工作电源端连接，用于在第三控制信号线所提供的第三控制信号的控制下将所述工作电源端提供的工作电压输入至所述控制节点；
所述输出模块与所述移位寄存器的信号输出端和时钟信号线连接，用于在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述控制节点的电压或所述时钟信号线所提供的第一时钟信号输入至所述信号输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号线连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述控制节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第三晶体管、第四晶体管和电容；
所述第三晶体管的控制极与所述控制节点连接，所述第三晶体管的第一极与所述时钟信号线连接，所述第三晶体管的第二极与所述信号输出端连接；
所述第四晶体管的控制极与第二控制信号线连接，所述第四晶体管的第一极与所述控制节点连接，所述第四晶体管的第二极与所述信号输出端连接；
所述电容的第一端与所述控制节点连接，所述电容的第二端与所述信号输出端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第二控制信号线为所述时钟信号线。
5.根据权利要求1所述的移位寄存器，其特征在于，所述控制模块包括：第二晶体管；
所述第二晶体管的控制极与第三控制信号线连接，所述第二晶体管的第一极与所述工作电源端连接，所述第二晶体管的第二极与所述控制节点连接。
6.根据权利要求2-5中任一所述的移位寄存器，其特征在于，所述移位寄存器中的全部晶体管均为P型晶体管。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制信号为第二时钟信号，所述第二控制信号为第三时钟信号；
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的占空比均为33％。
8.一种栅极驱动电路，其特征在于，包括：如上述权利要求1-7中任一所述的移位寄存器。
9.一种显示装置，其特征在于，包括：如上述权利要求8所述的栅极驱动电路。
10.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-7中任一所述的移位寄存器，所述移位寄存器的驱动方法包括：
所述输入模块在第一控制信号线所提供的第一控制信号的控制下将所述信号输入端提供的输入信号输入至所述控制节点；
所述输出模块在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述时钟信号线所提供的第一时钟信号输入至所述信号输出端；
所述控制模块在第三控制信号线所提供的第三控制信号的控制下将所述工作电源端提供的工作电压输入至所述控制节点；
所述输出模块在所述控制节点和第二控制信号线所提供的第二控制信号的控制下将所述控制节点的电压输入至所述信号输出端。
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