TWI731820B

TWI731820B - 移位暫存電路

Info

Publication number: TWI731820B
Application number: TW109143137A
Authority: TW
Inventors: 林煒力
Original assignee: 友達光電股份有限公司
Priority date: 2020-12-08
Filing date: 2020-12-08
Publication date: 2021-06-21
Also published as: TW202223899A

Abstract

本發明揭露一種移位暫存電路，其包含複數個移位暫存器。複數個移位暫存器分別包含上拉電路、上拉控制電路、下拉電路以及下拉控制電路。上拉電路耦接於操作節點及輸出節點，上拉控制電路耦接於操作節點。下拉電路包含下拉電晶體，下拉操作節點的電壓。下拉控制電路耦接於上拉控制電路、操作節點及輸出節點，下拉操作節點及輸出節點的電壓。在特定移位暫存器當中，下拉電路進一步包含第一電晶體、第二電晶體及第三電晶體，第一電晶體耦接於第二電晶體，並耦接於第三電晶體的控制端，第三電晶體耦接於下拉電晶體的控制端。

Description

移位暫存電路

本發明是關於一種移位暫存電路，特別是關於一種在窄邊框面板的應用下能提升電路穩定性及避免面板顯示異常的移位暫存電路。

在顯示裝置發展的方向當中，輕薄短小一直是設計上追求的目標之一，對顯示面板而言，窄邊框的設計更可呈現顯示裝置的視覺效果。為達上述目的，閘極驅動電路(Gate Driver on Array, GOA)的整合及佈局，勢必成為顯示裝置產業中各家廠商爭相研究的課題。

然而，閘極驅動電路在電路本身的特性及製作成本的考量下，往往需要足夠的空間來進行電路佈局，但由於窄邊框的設計，提供電路佈局的空間逐漸被壓縮，部分的電路結構被迫縮減而造成操作上的問題。例如虛擬閘極驅動電路，原可提供不論正向或反向掃描時所需的驅動訊號，來使閘極驅動電路依序穩定輸出掃描訊號來操作面板中的各個畫素。在無空間設置虛擬閘極驅動電路時，勢必得以其他操作訊號來驅動各級電路，但是這些訊號可能會造成驅動電路異常的輸出，使得顯示畫面產生異常。

綜觀前所述，本發明之發明者思索並設計一種移位暫存電路，以期針對習知技術之問題加以改善，進而增進產業上之實施利用。

有鑑於先前技術所述之問題，本發明的目的在於提供一種移位暫存電路，用以解決在窄邊框的面板設計當中，移位暫存電路的設置面積可能造成面板顯示畫面異常的問題。

基於上述目的，本發明提供一種移位暫存電路，其包含複數個移位暫存器的串接電路，複數個移位暫存器接收n相時脈訊號，由本級上拉訊號控制後(a-1)級移位暫存器，且由本級下拉訊號下拉(a+b-1)級移位暫存器，a、b、n為正整數且a大於b。複數個移位暫存器分別包含上拉電路、上拉控制電路、下拉電路以及下拉控制電路。上拉電路耦接於操作節點，上拉電路接收第n級時脈訊號，由輸出節點輸出閘極驅動訊號。上拉控制電路耦接於操作節點，上拉控制電路上拉操作節點的電壓。下拉電路包含下拉電晶體，下拉電晶體的第一端耦接於操作節點，下拉電晶體的第二端耦接於低電壓源，下拉電路下拉操作節點的電壓。下拉控制電路耦接於上拉控制電路、操作節點、輸出節點及低電壓源，下拉控制電路下拉操作節點及輸出節點的電壓。其中，在最後(a+b-1)級的前(b+1)級移位暫存器當中，下拉電路進一步包含第一電晶體、第二電晶體及第三電晶體，第一電晶體耦接於第二電晶體，第一電晶體的控制端接收後二級驅動訊號，第二電晶體的控制端接收重設控制訊號，第三電晶體的第一端接收前x級時脈訊號，x=(n/2-2)，第三電晶體的第二端耦接於下拉電晶體的控制端，第三電晶體的控制端耦接於第一電晶體及第二電晶體。

在本發明的實施例中，移位暫存電路可包含六相時脈訊號。

在本發明的實施例中，移位暫存電路可包含八相時脈訊號。

在本發明的實施例中，移位暫存電路可包含十二相時脈訊號。

在本發明的實施例中，上拉控制電路可包含上拉電晶體，上拉電晶體的第一端耦接於高電壓源，上拉電晶體的第二端耦接於操作節點，上拉電晶體的控制端耦接於驅動訊號源。

在本發明的實施例中，上拉控制電路可包含上拉電晶體，上拉電晶體的第一端和控制端耦接於驅動訊號源，上拉電晶體的第二端耦接於操作節點。

在本發明的實施例中，第一電晶體的第一端可耦接於高電壓源，第一電晶體的第二端耦接於第二電晶體的第一端，第二電晶體的第二端耦接於低電壓源。

在本發明的實施例中，第一電晶體的第一端可耦接於第一電晶體的控制端，第一電晶體的第二端耦接於第二電晶體的第一端，第二電晶體的第二端耦接於低電壓源。

在本發明的實施例中，下拉電路可包含第四電晶體，第四電晶體的第一端耦接於下拉電晶體的控制端，第四電晶體的第二端耦接於低電壓源，第四電晶體的控制端接收重設控制訊號。

承上所述，本發明之移位暫存電路，可通過在不同級數設置不同的移位暫存電路，使得特定移位暫存器能提早啟動下拉電路，避免重設控制訊號來不及啟動下拉電路，造成錯誤上拉而產生異常輸出的狀況，進而解決顯示面板的畫面異常顯示的問題。

為利瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。

在附圖中，為了淸楚起見，放大了基板、面板、區域、線路等的厚度或寬度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如基板、面板、區域或線路的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反地，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的「連接」，其可以指物理及/或電性的連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。此外，應當理解，儘管術語「第一」、「第二」、「第三」在本文中可以用於描述各種元件、部件、區域、層及/或部分，其係用於將一個元件、部件、區域、層及/或部分與另一個元件、部件、區域、層及/或部分區分開。因此，僅用於描述目的，而不能將其理解為指示或暗示相對重要性或者其順序關係。

除非另有定義，本文所使用的所有術語具有與本發明所屬技術領域的通常知識者通常理解的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地如此定義。

請參閱第1圖，其為本發明實施例之移位暫存電路的示意圖。如圖所示，移位暫存電路10為複數個移位暫存器(GOA1, GOA2, ..., GOA2160)的串接電路，複數個移位暫存器中的每一個分別由輸出節點Gn連接至顯示面板當中的複數個像素，由輸出節點Gn輸出閘極驅動訊號來操作各個像素電路的開啟或關閉。在本實施例中，移位暫存電路10的級數為2160級，即包含第一移位暫存器GOA1、第二移位暫存器GOA2、直到第2160移位暫存器GOA2160，移位暫存電路的級數可依據顯示面板的大小、解析度而有所不同。以順向掃描為例，第一移位暫存器GOA1的輸入節點包含啟動訊號ST_T、操作訊號LC、時脈訊號HC、低電壓源VSS及後級驅動訊號STn+6的輸入端，由上述訊號控制輸出節點Gn的訊號輸出，並將本級驅動訊號STn輸出至下四級移位暫存器，即第五移位暫存器GOA5的輸入接點，持續操作複數個移位暫存器直到第2160移位暫存器。

在本實施例中，這些移位暫存器是以八相時脈訊號HC進行一傳五及七拉一的驅動方式，通過時脈訊號HC的相位差，讓移位暫存電路10可由本級上拉訊號控制後四級移位暫存器(a=5)，且由本級下拉訊號下拉前六級移位暫存器(b=2)。如圖中所示，移位暫存器接收到的上拉訊號可為前四級的驅動訊號STn-4，而下拉訊號則為後六級的驅動訊號STn+6。對應於上述電路級數的差異，移位暫存器的相位數(phase number)及控制移位暫存器的數量(a、b為正整數且a大於b)也可能相對改變。

再次參閱第1圖，為達上述控制方式，移位暫存電路10於最後六級的移位暫存器(GOA2155~GOA2160)也必須由後六級的驅動訊號來做為下拉訊號，對此，可在第2160移位暫存器GOA2160之後會設置虛擬移位暫存器，由虛擬移位暫存器來提供下拉訊號。然而，在顯示裝置要求輕薄的設計下，顯示面板的周圍或邊框並無多餘空間設置這些虛擬移位暫存器。因此，最後六級的下拉訊號可連接至重設控制訊號ST_R的線路，由重設控制訊號ST_R來做為最後六級的下拉訊號。不過，重設控制訊號ST_R必須於最後一級的移位暫存器操作後才能啟動，此時最後六級(a+b-1)的前三級(b+1)移位暫存器(GOA2155~GOA2157)，因為本身已進入下一個時脈訊號HC而使得上拉電路將輸出節點Gn的電壓拉高，重設控制訊號ST_R無法及時將輸出節點Gn的電壓下拉，使得輸出節點Gn產生兩次上拉而在錯誤的時序輸出訊號，因而造成面板顯示上的異常。有鑑於此，在最後六級的前三級移位暫存器當中，必須進一步修改其中的下拉電路，使這些移位暫存器能在正確的時序進行下拉動作，避免輸出節點Gn產生錯誤輸出而影響顯示品質。

在本實施例中，移位暫存電路10的複數個移位暫存器(GOA1~GOA2154、GOA2158~GOA2160)採用一般移位暫存器電路，而最後六級的前三級移位暫存器(GOA2155~GOA2157)則採用修改下拉電路的特定移位暫存器電路，其詳細電路結構於以下實施例說明。

請同時參閱第2A圖及第2B圖，其為本發明實施例之移位暫存器的示意圖，其中，第2A圖為一般移位暫存器的示意圖，第2B圖為特定移位暫存器的示意圖。在第2A圖中，一般移位暫存器10A包含上拉電路11A、上拉控制電路12A、下拉電路13A以及下拉控制電路14A。上拉電路11A耦接於操作節點Qn，上拉電路接收第n級時脈訊號HC，由輸出節點Gn輸出閘極驅動訊號。在本實施例中，上拉電路11A包含兩個串接的電晶體T11、T12，其第一端皆耦接於時脈訊號源，接收時脈訊號HC，第二端分別耦接於輸出節點Gn及驅動訊號STn，控制端則耦接於操作節點Qn，操作節點Qn的電壓位準控制上拉電路11A是否於操作狀態，即由輸出節點Gn輸出閘極驅動訊號。

上拉控制電路12A耦接於操作節點Qn，上拉控制電路12A包含上拉電晶體T21，上拉電晶體T21的第一端耦接於高電壓源VGHD，第二端耦接於操作節點Qn，控制端耦接於驅動訊號源，接收上拉訊號上拉操作節點Qn的電壓。在本實施例中，上拉訊號可為前四級的驅動訊號STn-4。

下拉電路13A包含下拉電晶體T31，下拉電晶體T31的第一端耦接於操作節點Qn，第二端耦接於低電壓源VSS，控制端耦接於驅動訊號源，接收下拉訊號下拉操作節點Qn的電壓。一般移位暫存器10A設置於第一移位暫存器GOA1至第2154移位暫存器GOA2154時，下拉訊號可為後六級的驅動訊號STn+6；設置在第2155移位暫存器GOA2155至第2160移位暫存器GOA2160時，下拉訊號可為重設控制訊號ST_R。

下拉控制電路14A耦接於上拉控制電路12A、操作節點Qn、輸出節點Gn及低電壓源VSS，下拉控制電路14A包含第一組電晶體(T41~T47)、第二組電晶體(T51~T57)及電容C，其第一端分別耦接於操作節點Qn、輸出節點Gn及上拉電晶體T21的第二端，而第二端則耦接於低電壓源VSS，控制端接收操作訊號LC而下拉操作節點Qn及輸出節點Gn的電壓。

對於會受到影響的特定級數，如本實施例中2160級最後六級中的前三級，其特定移位暫存器10B則如第2B圖所示。其中，特定移位暫存器10B包含上拉電路11B、上拉控制電路12B、下拉電路13B以及下拉控制電路14B。上拉電路11B包含兩個串接的電晶體T11、T12，其第一端皆耦接於時脈訊號源，接收時脈訊號HC，第二端分別耦接於輸出節點Gn及驅動訊號STn，控制端則耦接於操作節點Qn。上拉控制電路12B包含上拉電晶體T21，上拉電晶體T21的第一端耦接於高電壓源VGHD，第二端耦接於操作節點Qn，控制端耦接於驅動訊號源。下拉控制電路14B耦接於上拉控制電路12B、操作節點Qn、輸出節點Gn及低電壓源VSS，下拉控制電路14B包含第一組電晶體(T41~T47)、第二組電晶體(T51~T57)及電容C，其第一端分別耦接於操作節點Qn、輸出節點Gn及上拉電晶體T21的第二端，而第二端則耦接於低電壓源VSS。上拉電路11B、上拉控制電路12B及下拉控制電路14B與前述實施例類似，其操作不再重複描述。

與一般移位暫存器10A不同之處，特定移位暫存器10B的下拉電路13B進一步包含第一電晶體T61、第二電晶體T62及第三電晶體T63，第一電晶體T61耦接於第二電晶體T62，第三電晶體T63則耦接於第一電晶體T61及第二電晶體T62。第一電晶體T61的第一端耦接於高電壓源VGHD，第一電晶體T61的第二端耦接於第二電晶體T62的第一端，第一電晶體T61的控制端接收後二級驅動訊號STn+2。第二電晶體T62的第二端耦接於低電壓源，第二電晶體T62的控制端接收重設控制訊號ST_R。第三電晶體T63的第一端接收前二級(x=8/2-2=2)時脈訊號HCn-2，第三電晶體T63的第二端耦接於下拉電晶體T31的控制端，第三電晶體T63的控制端耦接於第一電晶體T61的第二端及第二電晶體T62的第一端。

請參閱第3圖，其為本發明實施例之移位暫存電路的時序圖。請同時參閱前述2160級的移位暫存電路10，以第2155移位暫存器GOA2155為例，如圖所示，在區間A1時，上拉控制電路12B接收到前四級的控制訊號ST2151，上拉控制電路12B的上拉電晶體T21啟動，開始對操作節點Q2155進行充電。在區間A2時，上拉電路11B則接收到第三時脈訊號HC3而啟動對輸出節點Gn進行充電。若是使用一般移位暫存器10A，當區間A3結束後，第三時脈訊號HC3再次啟動上拉電路11A，持續上拉輸出節點Gn的電壓，但作為下拉訊號的重設控制訊號ST_R卻必須到區間A4才能啟動，無法及時下拉操作節點Qn的電壓，造成兩次上拉而使得輸出節點Gn在錯誤的時段輸出訊號。

為避免上述錯誤輸出影像顯示結果，本實施例於最後六級中的前三級中採用特定移位暫存器10B，讓下拉電路13B無須等到重設控制訊號ST_R啟動，而是在區間B1即由後二級驅動訊號ST2157來啟動第一電晶體T61，再由前二級時脈訊號HC1拉高第三電晶體T63的第一端，使得下拉電晶體T31於區間B2時即開始下拉操作節點Qn的電壓，達成穩定下拉的效果。至於最後六級中的後三級，由於重設控制訊號ST_R能即時下拉電路13A下拉操作節點Qn的電壓，可使用一般移位暫存器10A。

請參閱第4A圖及第4B圖，其為本發明實施例之不同相位的示意圖。其中，第4A圖為六相時脈訊號時特定移位暫存器的下拉電路的示意圖，第4B圖為十二相時脈訊號時特定移位暫存器的下拉電路的示意圖。圖中僅繪示特定移位暫存器的下拉電路，其餘上拉電路、上拉控制電路及下拉控制電路請參閱前述實施例，同樣的結構不再重複描述。

在第4A圖中，當移位暫存電路為六相時脈訊號時，其可運用在一傳四及六拉一的驅動方式，通過時脈訊號HC的相位差，讓移位暫存電路可由本級上拉訊號控制後三級移位暫存器(a=4)，且由本級下拉訊號下拉前五級移位暫存器(b=2)，此時移位暫存電路在最後五級的前三級移位暫存器可採用特定移位暫存器13B’。特定移位暫存器13B’與前述實施例類似，其包含下拉電晶體T31、第一電晶體T61、第二電晶體T62及第三電晶體T63。下拉電晶體T31的第一端耦接於操作節點Qn，第二端耦接於低電壓源VSS，控制端耦接於第三電晶體T63的第二端。第三電晶體T63的第一端接收前一級(x=6/2-2=1)時脈訊號HCn-1，第三電晶體T63的控制端耦接於第一電晶體T61的第二端及第二電晶體T62的第一端。第一電晶體T61的第一端耦接於高電壓源VGHD，控制端接收後二級驅動訊號STn+2，第二電晶體T62的第二端耦接於低電壓源VSS，控制端接收重設控制訊號ST_R。

與前述實施例不同之處，第三電晶體T63的第一端是接收前一級(x=6/2-2=1)時脈訊號HCn-1，使得第三電晶體T63能即時開啟並啟動下拉電晶體T31來下拉操作節點Qn的電壓，避免重複上拉而造成輸出節點Gn錯誤輸出。

在第4B圖中，當移位暫存電路為十二相時脈訊號時，其可運用在一傳七及九拉一的驅動方式，通過時脈訊號HC的相位差，讓移位暫存電路可由本級上拉訊號控制後六級移位暫存器(a=7)，且由本級下拉訊號下拉前八級移位暫存器(b=2)，此時移位暫存電路在最後八級的前三級移位暫存器可採用特定移位暫存器13B’’。特定移位暫存器13B’’與前述實施例類似，其包含下拉電晶體T31、第一電晶體T61、第二電晶體T62及第三電晶體T63。下拉電晶體T31的第一端耦接於操作節點Qn，第二端耦接於低電壓源VSS，控制端耦接於第三電晶體T63的第二端。第三電晶體T63的第一端接收前四級(x=12/2-2=4)時脈訊號HCn-4，第三電晶體T63的控制端耦接於第一電晶體T61的第二端及第二電晶體T62的第一端。第一電晶體T61的第一端耦接於高電壓源VGHD，控制端接收後二級驅動訊號STn+2，第二電晶體T62的第二端耦接於低電壓源VSS，控制端接收重設控制訊號ST_R。

與前述實施例不同之處，第三電晶體T63的第一端是接收前四級(x=12/2-2=4)時脈訊號HCn-4，使得第三電晶體T63能即時開啟並啟動下拉電晶體T31來下拉操作節點Qn的電壓，避免重複上拉而造成輸出節點Gn錯誤輸出。

當移位暫存電路為八相時脈訊號時，其操作方式可如第2A圖及第2B圖的方式來設計對應不同級的移位暫存器，雖然實施例中以六相、八相及十二相的時脈訊號為例來進行說明，但本揭露不侷限於上述的相位數，依據不同顯示面板，對應的移位暫存電路也可採用不同時脈訊號及不同數量的移位暫存器控制方式。

請參閱第5圖，其為本發明另一實施例之特定移位暫存器的示意圖。如圖所示，特定移位暫存器20B包含上拉電路21B、上拉控制電路22B、下拉電路23B以及下拉控制電路24B。上拉電路21B耦接於操作節點Qn及輸出節點Gn，下拉控制電路24B包含複數個電晶體及電容，上拉電路21B與下拉控制電路24B與第2B圖的實施例類似，相同結構不再重複描述。在本實施例當中，上拉控制電路22B及下拉電路23B可包含不同的耦接結構。

上拉控制電路22B包含上拉電晶體T22，上拉電晶體T22可以二極管(diode)的連接方式設置，即第一端及控制端可同時耦接於驅動訊號源，而上拉電晶體的第二端耦接於操作節點Qn。這樣的設置方式可減少連接至高電壓源的線路，直接由驅動訊號源來操作上拉電晶體T22。

下拉電路23B包含下拉電晶體T31、第一電晶體T61’、第二電晶體T62及第三電晶體T63。下拉電晶體T31、第二電晶體T62及第三電晶體T63與第2B圖的實施例類似，相同技術不再重複描述。第一電晶體T61’的第二端連接於第二電晶體T62的第一端，與前述實施例不同的是，第一電晶體T61’也可以二極管的連接方式設置，類似於上拉電晶體T22，第一電晶體T61’的第一端及控制端均耦接於驅動訊號源，由接收的後二極驅動訊號STn+2來控制第一電晶體T61’，簡化線路布局來提升電路設計的穩定度。

請參閱第6圖，其為本發明又一實施例之特定移位暫存器的示意圖。如圖所示，特定移位暫存器30B包含上拉電路31B、上拉控制電路32B、下拉電路33B以及下拉控制電路34B。上拉電路31B耦接於操作節點Qn及輸出節點Gn，上拉控制電路32B耦接於操作節點Qn，下拉控制電路34B耦接於上拉控制電路32B、操作節點Qn、輸出節點Gn及低電壓源VSS。上拉電路31B、上拉控制電路32B與下拉控制電路34B與第2B圖的實施例類似，相同結構不再重複描述。在本實施例當中，下拉電路33B可包含不同的電路結構。

下拉電路33B包含下拉電晶體T31、第一電晶體T61、第二電晶體T62、第三電晶體T63及第四電晶體T64。下拉電晶體T31、第一電晶體T61、第二電晶體T62及第三電晶體T63與前述實施例類似，相同技術不再重複描述。與前述實施例不同的是下拉電路33B進一步包含第四電晶體T64，第四電晶體T64的第一端耦接於下拉電晶體T31的控制端及第三電晶體T63的第二端，第四電晶體T64的第二端耦接於低電壓源VSS，第四電晶體T64的控制端接收重設控制訊號ST_R。設置第四電晶體T64可於下拉電晶體T31啟動完成下拉操作後，通過重設控制訊號ST_R將其重設，避免殘存的電壓造成錯誤的下拉動作。

請參閱第7圖，其為本發明再一實施例之特定移位暫存器的示意圖。如圖所示，特定移位暫存器40B包含上拉電路41B、上拉控制電路42B、下拉電路43B以及下拉控制電路44B。上拉電路41B耦接於操作節點Qn及輸出節點Gn，上拉控制電路42B耦接於操作節點Qn，下拉控制電路44B耦接於上拉控制電路42B、操作節點Qn、輸出節點Gn及低電壓源VSS。上拉電路41B、上拉控制電路42B與下拉控制電路44B與第6圖的實施例類似，相同結構不再重複描述。在本實施例當中，下拉電路43B可包含不同的耦接方式。

下拉電路43B包含下拉電晶體T31、第一電晶體T61’、第二電晶體T62、第三電晶體T63及第四電晶體T64。下拉電晶體T31、第二電晶體T62、第三電晶體T63及第四電晶體T64與前一實施例類似，相同技術不再重複描述。第一電晶體T61’的第二端連接於第二電晶體T62的第一端，與前述實施例不同的是，第一電晶體T61’可以二極管的連接方式設置，類似於第5圖的實施例所述，第一電晶體T61’的第一端及控制端均耦接於驅動訊號源，由接收的後二極驅動訊號STn+2來控制第一電晶體T61’，簡化線路布局來提升電路設計的穩定度。

在本實施例中，雖然上拉控制電路42B是連接於高電壓源VGHD，但本揭露不以此為限，在另一實施例中，上拉控制電路42B當中的上拉電晶體也可以二極管的連接方式設置，進而簡化線路布局。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

10:移位暫存電路 10A: 一般移位暫存器 10B、13B’、13B’’、20B、30B、40B:特定移位暫存器 11A、11B、21B、31B、41B:上拉電路 12A、12B、22B、32B、42B:上拉控制電路 13A、13B、23B、33B、43B:下拉電路 14A、14B、24B、34B、44B:下拉控制電路 A1、A2、A3、B1、B2:區間 C:電容 Gn:輸出節點 GOA1~GOA2160:移位暫存器 HC:時脈訊號 LC:操作訊號 Qn:操作節點 STn:驅動訊號 ST_R:重設控制訊號 ST_T:啟動訊號 T11、T12、T41~T47、T51~T57:電晶體 T21、T22:上拉電晶體 T31:下拉電晶體 T61、T61’:第一電晶體 T62:第二電晶體 T63:第三電晶體 T64:第四電晶體 VGHD:高電壓源 VSS:低電壓源

為使本發明之技術特徵、內容與優點及其所能達成之功效更為顯而易見，茲將本發明配合以下附圖進行說明：第1圖為本發明實施例之移位暫存電路的示意圖。第2A圖及第2B圖為本發明實施例之移位暫存器的示意圖。第3圖為本發明實施例之移位暫存電路的時序圖。第4A圖及第4B圖為本發明實施例之不同相位的示意圖。第5圖為本發明另一實施例之特定移位暫存器的示意圖。第6圖為本發明又一實施例之特定移位暫存器的示意圖。第7圖為本發明再一實施例之特定移位暫存器的示意圖。

10B:特定移位暫存器

11B:上拉電路

12B:上拉控制電路

13B:下拉電路

14B:下拉控制電路

C:電容

Gn:輸出節點

HC:時脈訊號

Qn:操作節點

STn:驅動訊號

ST_R:重設控制訊號

T11、T12、T41~T47、T51~T57:電晶體

T21:上拉電晶體

T31:下拉電晶體

T61:第一電晶體

T62:第二電晶體

T63:第三電晶體

VGHD:高電壓源

VSS:低電壓源

Claims

一種移位暫存電路，其包含複數個移位暫存器的串接電路，該複數個移位暫存器接收n相時脈訊號，由本級上拉訊號控制後(a-1)級移位暫存器，且由本級下拉訊號下拉前(a+b-1)級移位暫存器，a、b、n為正整數且a大於b，該複數個移位暫存器分別包含：一上拉電路，耦接於一操作節點，該上拉電路接收一第n級時脈訊號，由一輸出節點輸出一閘極驅動訊號；一上拉控制電路，耦接於該操作節點，該上拉控制電路上拉該操作節點的電壓；一下拉電路，包含一下拉電晶體，該下拉電晶體的第一端耦接於該操作節點，該下拉電晶體的第二端耦接於一低電壓源，該下拉電路下拉該操作節點的電壓；以及一下拉控制電路，耦接於該上拉控制電路、該操作節點、該輸出節點及該低電壓源，該下拉控制電路下拉該操作節點及該輸出節點的電壓；其中，在最後(a+b-1)級的前(b+1)級移位暫存器當中，該下拉電路進一步包含一第一電晶體、一第二電晶體及一第三電晶體，該第一電晶體耦接於該第二電晶體，該第一電晶體的控制端接收一後二級驅動訊號，該第二電晶體的控制端接收一重設控制訊號，該第三電晶體的第一端接收一前x級時脈訊號，x=(n/2-2)，該第三電晶體的第二端耦接於該下拉電晶體的控制端，該第三電晶體的控制端耦接於該第一電晶體及該第二電晶體。
如請求項1所述之移位暫存電路，其中該移位暫存電路包含六相時脈訊號。
如請求項1所述之移位暫存電路，其中該移位暫存電路包含八相時脈訊號。
如請求項1所述之移位暫存電路，其中該移位暫存電路包含十二相時脈訊號。
如請求項1所述之移位暫存電路，其中該上拉控制電路包含一上拉電晶體，該上拉電晶體的第一端耦接於一高電壓源，該上拉電晶體的第二端耦接於該操作節點，該上拉電晶體的控制端耦接於一驅動訊號源。
如請求項1所述之移位暫存電路，其中該上拉控制電路包含一上拉電晶體，該上拉電晶體的第一端和控制端耦接於一驅動訊號源，該上拉電晶體的第二端耦接於該操作節點。
如請求項1所述之移位暫存電路，其中該第一電晶體的第一端耦接於一高電壓源，該第一電晶體的第二端耦接於該第二電晶體的第一端，該第二電晶體的第二端耦接於該低電壓源。
如請求項7所述之移位暫存電路，其中該下拉電路包含一第四電晶體，該第四電晶體的第一端耦接於該下拉電晶體的控制端，該第四電晶體的第二端耦接於該低電壓源，該第四電晶體的控制端接收該重設控制訊號。
如請求項1所述之移位暫存電路，其中該第一電晶體的第一端耦接於該第一電晶體的控制端，該第一電晶體的第二端耦接於該第二電晶體的第一端，該第二電晶體的第二端耦接於該低電壓源。
如請求項9所述之移位暫存電路，其中該下拉電路包含一第四電晶體，該第四電晶體的第一端耦接於該下拉電晶體的控制端，該第四電晶體的第二端耦接於該低電壓源，該第四電晶體的控制端接收該重設控制訊號。