JP7395503B2 - シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置 - Google Patents

Description

本開示は表示技術分野に関し、具体的に、シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置に関する。

表示技術の発展に伴い、従来の液晶表示（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置に比べて、新世代の有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置は製造コストがより低く、反応速度がより速く、コントラストがより高く、視野角がより広く、動作温度範囲がより広く、バックライトユニットを必要とせず、色が鮮やかで軽くて薄い等の利点を有し、従って、ＯＬＥＤ表示技術は現在発展速度が最も速い表示技術となっている。

ＯＬＥＤパネルのプロセス集積度を向上しコストを低減するために、一般的にゲートドライバオンアレイ（ＧＯＡ、Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）技術で薄膜トランジスタ（ＴＦＴ）のゲート駆動回路を表示パネルのアレイ基板に集積することにより、表示パネルに対する走査駆動を実現する。このようなＧＯＡ技術でアレイ基板に集積されるゲート駆動回路はＧＯＡユニット又はシフトレジスタとも称される。ＧＯＡ回路を用いる表示装置は駆動回路に関連付けられる部分が省略されるため、材料コスト及び製造プロセスの２つの面でコストを低減することができる。

本開示の実施例はシフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置を提供する。

本開示の第１態様はシフトレジスタを提供する。シフトレジスタはブランキング入力回路、ブランキング制御回路、ブランキングプルダウン回路及びシフトレジスタ回路を備えてもよい。ブランキング入力回路は第２クロック信号端子からの第２クロック信号に基づいてブランキング入力信号端子からのブランキング入力信号を第１制御ノードに提供することができる。ブランキング制御回路は第１制御ノードの電圧に基づいて第１クロック信号端子からの第１クロック信号を第２制御ノードに提供し、そして第１制御ノードと第２制御ノードとの間の電圧差を保持することができる。ブランキングプルダウン回路は第１クロック信号に基づいて第２制御ノードの電圧をプルダウンノードに提供することができる。シフトレジスタ回路はプルダウンノードの電圧に基づき、シフト信号出力端子を介してシフト信号を提供し、そして第１駆動信号出力端子を介して第１駆動信号を提供するように構成される。

本開示の実施例では、ブランキング制御回路は第２トランジスタ及び第１コンデンサを備えてもよい。第２トランジスタの制御電極は第１制御ノードに結合され、第２トランジスタの第１電極は第１クロック信号端子に結合され、第２トランジスタの第２電極は第２制御ノードに結合される。第１コンデンサは第１制御ノードと第２制御ノードとの間に結合される。

本開示の実施例では、ブランキング入力回路は第１トランジスタを備えてもよい。第１トランジスタの制御電極は第２クロック信号端子に結合され、第１トランジスタの第１電極はブランキング入力信号端子に結合され、第１トランジスタの第２電極は第１制御ノードに結合される。

本開示の実施例では、ブランキングプルダウン回路は第３トランジスタを備えてもよい。第３トランジスタの制御電極は第１クロック信号端子に結合され、第３トランジスタの第１電極は第２制御ノードに結合され、第３トランジスタの第２電極はプルダウンノードに結合される。

本開示の実施例では、シフトレジスタは更に表示入力回路及び出力回路を備えてもよい。表示入力回路は表示入力信号端子からの表示入力信号に基づいて第１電圧端子からの第１電圧をプルダウンノードに提供することができる。出力回路はプルダウンノードの電圧に基づき、シフト信号出力端子からシフト信号を出力し、そして第１駆動信号出力端子から第１駆動信号を出力することができる。

本開示の実施例では、表示入力回路は第４トランジスタを備えてもよい。第４トランジスタの制御電極は表示入力信号端子に結合され、第４トランジスタの第１電極は第１電圧端子に結合され、第４トランジスタの第２電極はプルダウンノードに結合される。

本開示の実施例では、出力回路は第１９トランジスタ、第２２トランジスタ及び第２コンデンサを備えてもよい。第１９トランジスタの制御電極はプルダウンノードに結合され、第４クロック信号を受信するように第１９トランジスタの第１電極は第４クロック信号端子に結合され、第１９トランジスタの第２電極はシフト信号出力端子に結合される。第２２トランジスタの制御電極はプルダウンノードに結合され、第４クロック信号を受信するように第２２トランジスタの第１電極は第４クロック信号端子に結合され、第２２トランジスタの第２電極は第１駆動信号出力端子に結合される。第２コンデンサはプルダウンノードとシフト信号出力端子との間に結合される。

本開示の実施例では、シフトレジスタ回路は更に第１制御回路、プルアップ回路及び第２制御回路を備えてもよい。第１制御回路はプルダウンノードの電圧に基づいてプルアップノードの電圧を制御することができる。プルアップ回路はプルアップノードの電圧に基づき、第２電圧端子からの第２電圧をプルダウンノード、シフト信号出力端子及び駆動信号出力端子に提供することができる。第２制御回路は第１クロック信号及び第１制御ノードの電圧に基づいてプルアップノードの電圧を制御し、そして表示入力信号に基づいてプルアップノードの電圧を制御することができる。

本開示の実施例では、プルアップノードは第１プルアップノードを備えてもよい。第１制御回路は第７トランジスタ及び第８トランジスタを備えてもよい。第７トランジスタの制御電極及び第１電極は第３電圧端子に結合され、第７トランジスタの第２電極は第１プルアップノードに結合される。第８トランジスタの制御電極はプルダウンノードに結合され、第８トランジスタの第１電極は第１プルアップノードに結合され、第８トランジスタの第２電極は第２電圧端子に結合される。プルアップ回路は第９トランジスタ、第２０トランジスタ及び第２３トランジスタを備えてもよい。第９トランジスタの制御電極は第１プルアップノードに結合され、第９トランジスタの第１電極はプルダウンノードに結合され、第９トランジスタの第２電極は第２電圧端子に結合される。第２０トランジスタの制御電極は第１プルアップノードに結合され、第２０トランジスタの第１電極はシフト信号出力端子に結合され、第２０トランジスタの第２電極は第２電圧端子に結合される。第２３トランジスタの制御電極は第１プルアップノードに結合され、第２３トランジスタの第１電極は第１駆動信号出力端子に結合され、第２３トランジスタの第２電極は第２電圧端子に結合される。第２制御回路は第１３トランジスタ、第１４トランジスタ及び第１５トランジスタを備えてもよい。第１３トランジスタの制御電極は第１クロック信号端子に結合され、第１３トランジスタの第１電極は第１プルアップノードに結合される。第１４トランジスタの制御電極は第１制御ノードに結合され、第１４トランジスタの第１電極は第１３トランジスタの第２電極に結合され、第１４トランジスタの第２電極は第２電圧端子に結合される。第１５トランジスタの制御電極は表示入力信号端子に結合され、第１５トランジスタの第１電極は第１プルアップノードに結合され、第１５トランジスタの第２電極は第２電圧端子に結合される。

本開示の実施例では、プルアップノードは更に第２プルアップノードを備えてもよい。第１制御回路は更に第１０トランジスタ及び第１１トランジスタを備える。第１０トランジスタの制御電極及び第１電極は第４電圧端子に結合され、第１０トランジスタの第２電極は第２プルアップノードに結合される。第１１トランジスタの制御電極はプルダウンノードに結合され、第１１トランジスタの第１電極は第２プルアップノードに結合され、第１１トランジスタの第２電極は第２電圧端子に結合される。プルアップ回路は更に第１２トランジスタ、第２１トランジスタ及び第２４トランジスタを備えてもよい。第１２トランジスタの制御電極は第２プルアップノードに結合され、第１２トランジスタの第１電極はプルダウンノードに結合され、第１２トランジスタの第２電極は第２電圧端子に結合される。第２１トランジスタの制御電極は第２プルアップノードに結合され、第２１トランジスタの第１電極はシフト信号出力端子に結合され、第２１トランジスタの第２電極は第２電圧端子に結合される。第２４トランジスタの制御電極は第２プルアップノードに結合され、第２４トランジスタの第１電極は第１駆動信号出力端子に結合され、第２４トランジスタの第２電極は第２電圧端子に結合される。第２制御回路は更に第１６トランジスタ、第１７トランジスタ及び第１８トランジスタを備えてもよい。第１６トランジスタの制御電極は第１クロック信号端子に結合され、第１６トランジスタの第１電極は第２プルアップノードに結合される。第１７トランジスタの制御電極は第１制御ノードに結合され、第１７トランジスタの第１電極は第１６トランジスタの第２電極に結合され、第１７トランジスタの第２電極は第２電圧端子に結合される。第１８トランジスタの制御電極は表示入力信号端子に結合され、第１８トランジスタの第１電極は第２プルアップノードに結合され、第１８トランジスタの第２電極は第２電圧端子に結合される。

本開示の実施例では、シフトレジスタ回路は更にリセット回路を備えてもよい。リセット回路はブランキングリセット信号端子からのブランキングリセット信号に基づいてプルダウンノードをリセットし、そして表示リセット信号端子からの表示リセット信号に基づいてプルダウンノードをリセットすることができる。

本開示の実施例では、リセット回路は第５トランジスタ及び第６トランジスタを備えてもよい。第５トランジスタの制御電極はブランキングリセット信号端子に結合され、第５トランジスタの第１電極はプルダウンノードに結合され、第５トランジスタの第２電極は第２電圧端子に結合される。第６トランジスタの制御電極は表示リセット信号端子に結合され、第６トランジスタの第１電極はプルダウンノードに結合され、第６トランジスタの第２電極は第２電圧端子に結合される。

本開示の実施例では、出力回路は更に第２５トランジスタ及び第３コンデンサを備えてもよい。第２５トランジスタの制御電極はプルダウンノードに結合され、第５クロック信号を受信するように第２５トランジスタの第１電極は第５クロック信号端子に結合され、第２５トランジスタの第２電極は第２駆動信号出力端子に結合される。第３コンデンサはプルダウンノードと第２駆動信号出力端子との間に結合される。

本開示の実施例では、プルアップ回路は更に第２６トランジスタ及び第２７トランジスタを備えてもよい。第２６トランジスタの制御電極は第１プルアップノードに結合され、第２６トランジスタの第１電極は第２駆動信号出力端子に結合され、第２６トランジスタの第２電極は第２電圧端子に結合される。第２７トランジスタの制御電極は第２プルアップノードに結合され、第２７トランジスタの第１電極は第２駆動信号出力端子に結合され、第２７トランジスタの第２電極は第２電圧端子に結合される。

本開示の第２態様はゲート駆動回路を提供する。ゲート駆動回路はＮ個のカスケードされる本開示の第１態様に係るシフトレジスタ、第１サブクロック信号線及び第２サブクロック信号線を備えてもよい。第ｉ＋１レベルのシフトレジスタのブランキング入力信号端子は第ｉレベルのシフトレジスタのシフト信号出力端子に結合される。各レベルのシフトレジスタの第１クロック信号端子は第１サブクロック信号線に結合される。各レベルのシフトレジスタの第２クロック信号端子は第２サブクロック信号線に結合される。

本開示の実施例では、ゲート駆動回路は更にブランキングリセット信号線、第１サブクロック信号線及び第２サブクロック信号線を備えてもよい。第ｉ＋２レベルのシフトレジスタの表示入力信号端子は第ｉレベルのシフトレジスタのシフト信号出力端子に結合される。各レベルのシフトレジスタのブランキングリセット信号端子はブランキングリセット信号線に結合される。第ｉレベルのシフトレジスタの表示リセット信号端子は第ｉ＋３レベルのシフトレジスタのシフト信号出力端子に結合される。

本開示の実施例では、ゲート駆動回路は更に第３サブクロック信号線、第４サブクロック信号線、第５サブクロック信号線及び第６サブクロック信号線を備えてもよい。第４ｉ－３レベルのシフトレジスタの第４クロック信号端子は第３サブクロック信号線に結合される。第４ｉ－２レベルのシフトレジスタの第４クロック信号端子は第４サブクロック信号線に結合される。第４ｉ－１レベルのシフトレジスタの第４クロック信号端子は第５サブクロック信号線に結合される。第４ｉレベルのシフトレジスタの第４クロック信号端子は第６サブクロック信号線に結合される。

本開示の実施例では、ゲート駆動回路は更に第７サブクロック信号線、第８サブクロック信号線、第９サブクロック信号線及び第１０サブクロック信号線を備えてもよい。第４ｉ－３レベルのシフトレジスタの第５クロック信号端子は第７サブクロック信号線に結合される。第４ｉ－２レベルのシフトレジスタの第５クロック信号端子は第８サブクロック信号線に結合される。第４ｉ－１レベルのシフトレジスタの第５クロック信号端子は第９サブクロック信号線に結合される。第４ｉレベルのシフトレジスタの第５クロック信号端子は第１０サブクロック信号線に結合される。

本開示の第３態様は表示装置を提供する。表示装置は本開示の第２態様に係るゲート駆動回路を備える。

本開示の第４態様は本開示の第１態様に係るシフトレジスタの駆動方法を提供する。方法では、ブランキング入力信号を第１制御ノードに提供し、第１制御ノードと第２制御ノードとの間の電圧差を保持し、第１制御ノードの電圧に基づいて第１クロック信号を第２制御ノードに提供し、そして電圧差によって第１制御ノードの電圧を制御し、第１クロック信号に基づいて第２制御ノードの電圧をプルダウンノードに提供し、そしてプルダウンノードの電圧に基づいてシフト信号及び第１駆動信号を出力する。

本開示の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明する。理解されるべきのように、以下に説明される図面は単に本開示の幾つかの実施例であり、本開示を制限するためのものではなく、同じ図面表記は同じ素子又は信号を示す。

本開示の実施例に係るシフトレジスタの概略ブロック図を示す。 本開示の実施例に係るシフトレジスタの概略ブロック図を示す。 本開示の実施例に係るシフトレジスタの例示的な回路図を示す。 （１）、（２）及び（３）はそれぞれ本開示の実施例に係る表示入力回路の例示的な回路図を示す。 （１）及び（２）はそれぞれ本開示の実施例に係る第２制御回路の例示的な回路図を示す。 本開示の他の１つの実施例に係るシフトレジスタの例示的な回路図を示す。 本開示の実施例に係るゲート駆動回路の模式図を示す。 本開示の実施例に係るゲート駆動回路の動作過程における各信号のタイミングチャートを示す。 本開示の実施例に係るシフトレジスタの駆動方法の概略フローチャートを示す。

本開示の実施例の技術案及び利点をより明確にするために、以下に図面を参照しながら本開示の実施例の技術案を明確且つ完全に説明する。無論、説明される実施例は本開示の一部の実施例であり、すべての実施例ではない。説明される実施例に基づき、当業者が創造的な労力を要することなく得られる他のすべての実施例は、いずれも本開示の範囲に属する。

特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野での当業者が理解する一般的な意味であるべきである。本開示に使用される「第１」、「第２」及びそれに類似する用語はいかなる順序、数又は重要性も示すことなく、異なる構成部分を区分するためのみのものである。同様に、「１つ」、「一」又は「該」等の類似の用語は数を制限するためのものではなく、少なくとも１つあることを示す。「含む」又はそれに類似する用語は挙げられたその目的語となる要素又はオブジェクト及びその等価物を含むが、他の素子又はオブジェクトを排除しないことを意味する。「接続」又は「結合」等の類似の用語は物理的又は機械的な接続に限らず、電気的な接続を含んでもよく、且つ直接接続であってもよいし、中間媒体を介する間接接続であってもよい。「上」、「下」、「左」、「右」等は単に相対位置関係を示すことに用いられ、被説明対象の絶対位置が変化した場合、該相対位置関係も対応して変化する可能性がある。

表示分野、特に有機発光ダイオード（ＯＬＥＤ）表示技術では、ゲート駆動回路は一般的に集積回路ＩＣに集積される。集積回路ＩＣの設計において、チップの面積がチップコストに影響する主な要素である。一般的に、ゲート駆動回路は検出回路、表示回路及びそれらの複合パルスを出力する接続回路（又は、ゲート回路）を備える。このような回路は構造が極めて複雑であるため、高解像度・狭額縁の要件を満たすことが困難である。

ＯＬＥＤ表示パネルのサブ画素を補償する場合、サブ画素に画素補償回路を設置することにより内部補償を行う以外に、更にセンストランジスタを設置することにより外部補償を行ってもよい。外部補償を行う場合、シフトレジスタからなるゲート駆動回路は走査トランジスタ及びセンストランジスタのための駆動信号を表示パネルのサブ画素にそれぞれ提供する必要がある。例えば、１フレームの表示期間（Ｄｉｓｐｌａｙ）で走査トランジスタのための走査駆動信号を提供し、１フレームのブランキング期間（Ｂｌａｎｋ）でセンストランジスタのためのセンス駆動信号を提供する。

本開示の実施例では、「１フレーム」、「各フレーム」又は「あるフレーム」は順に行われる表示期間及びブランキング期間を含む。例えば、表示期間で、ゲート駆動回路が表示出力信号を出力し、該表示出力信号は表示パネルにおける走査トランジスタを駆動することに用いられることができ、それによって第１行から最後の行までの走査が行われ、これにより、表示パネルが表示を行う。ブランキング期間で、ゲート駆動回路がブランキング出力信号を出力し、該ブランキング出力信号は、表示パネルのある１行のサブ画素におけるセンストランジスタが該行のサブ画素の駆動電流をセンスするように駆動することに用いられてもよく、これにより、センスされた駆動電流に基づいて補償を行う。

本開示の実施例はシフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置を提供する。以下、図面を参照しながら本開示の実施例及びその例示を詳しく説明する。

図１は本開示の実施例に係るシフトレジスタの概略ブロック図を示す。図１に示すように、シフトレジスタ１０はブランキング入力回路１００、ブランキング制御回路２００、ブランキングプルダウン回路３００及びシフトレジスタ回路１０００を備えてもよい。

本開示の実施例では、第１制御ノードＨの電圧を制御するよう、ブランキング入力回路１００は第２クロック信号端子からの第２クロック信号ＣＬＫＢに基づいてブランキング入力信号端子からのブランキング入力信号ＳＴＵ１を第１制御ノードＨに提供することができる。例えば、ブランキング入力回路１００は第２クロック信号ＣＬＫＢを受信するように第２クロック信号端子に結合され、ブランキング入力信号ＳＴＵ１を受信するようにブランキング入力信号端子に結合されてもよい。

第２制御ノードＮの電圧を制御するよう、ブランキング制御回路２００は第１制御ノードＨの電圧に基づいて第１クロック信号端子からの第１クロック信号ＣＬＫＡを第２制御ノードＮに提供することができる。ブランキング制御回路２００は更に第１制御ノードＨと第２制御ノードＮとの間の電圧差を保持することができる。例えば、第１クロック信号ＣＬＫＡを受信するよう、ブランキング制御回路２００は第１クロック信号端子に結合されてもよい。

プルダウンノードＱの電圧を制御するよう、ブランキングプルダウン回路３００は第１クロック信号ＣＬＫＡに基づいて第２制御ノードＮの電圧をプルダウンノードＱに提供することができる。例えば、第１クロック信号ＣＬＫＡを受信するよう、ブランキングプルダウン回路３００は第１クロック信号端子に結合されてもよい。

実施例では、ブランキング制御回路２００が第１制御ノードＨと第２制御ノードＮとの間の電圧差を保持することができるため、第２制御ノードＮの電圧が変化すると、第１制御ノードＨの電圧も対応して変化し、それにより第１クロック信号ＣＬＫＡを第２制御ノードＮに無損失に提供することができる。この場合、ブランキングプルダウン回路３００は第１クロック信号ＣＬＫＡ（すなわち、第２制御ノードＮの電圧）をプルダウンノードＱに無損失に提供することができる。これにより、ブランキング期間でプルダウンノードＱに低電位を書き込む際のトランジスタの閾値電圧の損失をなくすことができる。

なお、ブランキング制御回路２００とブランキングプルダウン回路３００は第１制御ノードＨとプルダウンノードＱとの間に設置されるため、第１制御ノードＨ及び第２制御ノードＮの電圧がプルダウンノードＱの電圧に影響を与えることを防止することができる。

シフトレジスタ回路１０００はプルダウンノードＱの制御下で、シフト信号出力端子を介してシフト信号を提供し、そして第１駆動信号出力端子を介して第１駆動信号を提供することができる。１フレームの表示期間で、シフト信号は例えば上下レベルのシフトレジスタユニットの走査シフトに使用されてもよい。表示パネルを駆動して表示するよう、駆動信号は表示パネルにおける走査トランジスタを駆動することに用いられてもよい。１フレームのブランキング期間で、シフト信号は例えば上下レベルのシフトレジスタユニットの走査シフトに使用されてもよい。駆動信号は表示パネルのサブ画素におけるセンストランジスタを駆動することに用いられてもよく、それによって該行のサブ画素の外部補償を行う。

図２は本開示の他の１つの実施例に係るシフトレジスタの概略ブロック図を示す。図２に示すように、シフトレジスタ２０はブランキング入力回路１００、ブランキング制御回路２００、ブランキングプルダウン回路３００及びシフトレジスタ回路１０００を備えてもよい。実施例では、シフトレジスタ回路１０００は表示入力回路４００及び出力回路５００を備えてもよい。なお、他の幾つかの実施例では、シフトレジスタ回路１０００は更に第１制御回路６００、プルアップ回路７００、第２制御回路８００を備えてもよい。更に、別の幾つかの実施例では、シフトレジスタ回路１０００は更にリセット回路９００を備えてもよい。

図２はシフトレジスタ回路１０００が表示入力回路４００、出力回路５００、第１制御回路６００、プルアップ回路７００、第２制御回路８００及びリセット回路９００を備える例を示す。ブランキング入力回路１００、ブランキング制御回路２００及びブランキングプルダウン回路３００は既に上記において詳しく説明されたため、ここでは詳細な説明は省略する。以下に主にシフトレジスタ回路１０００における各部分回路を説明する。

図２に示すように、プルダウンノードＱの電圧を制御するよう、表示入力回路４００は表示入力信号端子からの表示入力信号ＳＴＵ２に基づき、第１電圧端子からの第１電圧Ｖ１をプルダウンノードＱに提供することができる。例えば、表示入力回路４００は表示入力信号ＳＴＵ２を受信するように表示入力信号端子に結合され、第１電圧Ｖ１を受信するように第１電圧端子に結合されてもよい。実施例では、第１電圧端子は直流・低レベル信号を提供することができ、つまり第１電圧Ｖ１は低レベルである。

出力回路５００はプルダウンノードＱの電圧に基づき、シフト信号出力端子ＣＲからシフト信号を出力し、そして第１駆動信号出力端子ＯＵＴ１から第１駆動信号を出力することができる。例えば、第４クロック信号ＣＬＫＤを受信するよう、出力回路５００は第４クロック信号端子に結合されてもよい。出力回路５００は第４クロック信号ＣＬＫＤをシフト信号として出力するようにプルダウンノードＱの電圧に基づいて第４クロック信号ＣＬＫＤをシフト信号出力端子ＣＲに提供し、そして第４クロック信号ＣＬＫＤを第１駆動信号として出力するように第４クロック信号ＣＬＫＤを第１駆動信号出力端子ＯＵＴ１に提供することができる。

実施例では、出力回路５００はプルダウンノードＱの電圧に基づき、第２駆動信号出力端子ＯＵＴ２から第２駆動信号を出力することもできる。例えば、第５クロック信号ＣＬＫＥを受信するよう、出力回路５００は第５クロック信号端子に結合されてもよい。実施例では、第５クロック信号ＣＬＫＥを第２出力信号として出力するよう、出力回路５００は更にプルダウンノードＱの電圧に基づいて第５クロック信号ＣＬＫＥを第２駆動信号出力端子ＯＵＴ２に提供することができる。当業者であれば理解できるように、駆動信号出力端子の数は２つに限らず、２つ以上であってもよく、出力回路は対応するクロック信号に基づいて対応する駆動信号を出力することができる。実施例では、表示期間で、シフト信号及び対応する駆動信号は表示出力信号と総称されてもよく、ブランキング期間で、シフト信号及び対応する駆動信号はブランキング出力信号と総称されてもよい。

第１制御回路６００はプルダウンノードＱの電圧に基づいてプルアップノードＱＢの電圧を制御することができる。例えば、第１制御回路６００は第２電圧Ｖ２を受信するように第２電圧端子に結合され、第３電圧Ｖ３を受信するように第３電圧端子に結合されてもよい。実施例では、第２電圧端子は直流・高レベル信号を提供することができ、つまり第２電圧Ｖ２は高レベルである。第１制御回路６００はプルダウンノードＱの電圧の制御下で、第２電圧Ｖ２及び第３電圧Ｖ３に基づいてプルアップノードＱＢの電圧を制御することができる。

更に、第４電圧Ｖ４を受信するよう、第１制御回路６００は更に第４電圧端子に結合されてもよい。第３電圧端子と第４電圧端子は直流・低レベル信号を交互に提供することができ、例えば第３電圧Ｖ３及び第４電圧Ｖ４のうちの一方は低レベルであり、他方は高レベルである。実施例では、第１制御回路６００はプルダウンノードＱの電圧の制御下で、第２電圧Ｖ２及び第３電圧Ｖ３（又は、第４電圧）に基づいてプルアップノードＱＢの電圧を制御することができる。

プルアップ回路７００はプルアップノードＱＢの電圧に基づき、第２電圧端子からの第２電圧Ｖ２をプルダウンノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２に提供することができる。例えば、第２電圧Ｖ２を受信するよう、プルアップ回路７００は第２電圧端子に結合されてもよい。これにより、プルアップ回路７００はプルダウンノードＱ、シフト信号出力端子ＣＲ及び対応する駆動信号出力端子をプルアップすることにより各端子のノイズを低減する。

第２制御回路８００は第１クロック信号ＣＬＫＡ及び第１制御ノードＨの電圧に基づいてプルアップノードＱＢの電圧を制御することができる。例えば、第２制御回路８００は第１クロック信号ＣＬＫＡを受信するように第１クロック信号端子に結合され、第２電圧を受信するように第２電圧端子に結合されてもよい。実施例では、第２制御回路８００は第１クロック信号ＣＬＫＡ及び第１制御ノードＨの電圧の制御下で、第２電圧をプルアップノードＱＢに提供することができる。なお、第２制御回路８００は更に表示入力信号ＳＴＵ２に基づいてプルアップノードＱＢの電圧を制御することができる。例えば、表示入力信号ＳＴＵ２を受信するよう、第２制御回路８００は表示入力信号端子に結合されてもよい。実施例では、第２制御回路８００は表示入力信号ＳＴＵの制御下で、第２電圧をプルアップノードＱＢに提供することができる。これにより、第２制御回路８００はプルアップノードＱＢをプルアップすることができる。

なお、リセット回路９００はブランキングリセット信号端子からのブランキングリセット信号ＴＲＳＴに基づいてプルダウンノードＱをリセットし、そして表示リセット信号端子からの表示リセット信号ＳＴＤに基づいてプルダウンノードＱをリセットすることができる。例えば、リセット回路９００はブランキングリセット信号ＴＲＳＴを受信するようにブランキングリセット信号端子に結合され、表示リセット信号ＳＴＤを受信するように表示リセット信号端子に結合され、そして第２電圧Ｖ２を受信するように第２電圧端子に結合されてもよい。実施例では、リセット回路９００はブランキングリセット信号ＴＲＳＴに基づいて第２電圧Ｖ２をプルダウンノードＱに提供し、そして表示リセット信号ＳＴＤに基づいて第２電圧Ｖ２をプルダウンノードＱに提供することができる。

当業者であれば理解できるように、図２におけるシフトレジスタ回路１０００には表示入力回路４００、出力回路５００、第１制御回路６００、プルアップ回路７００、第２制御回路８００及びリセット回路９００が示されているが、上記例は本開示の保護範囲を制限するためのものではない。実際の応用では、当業者は状況に応じて上記各回路のうちの１つ又は複数を使用し又は使用しないことができ、上記各回路の様々な組み合わせ・変形はいずれも本開示の原理から逸脱することがなく、ここで詳細な説明は省略する。

以下、例示的な回路構造によって本開示に係るシフトレジスタを説明する。

図３は本開示の実施例に係るシフトレジスタの例示的な回路図を示す。シフトレジスタは例えば図２に示されるシフトレジスタ２０である。図３に示すように、シフトレジスタは第１トランジスタＭ１～第２７トランジスタＭ２７と、第１コンデンサＣ１～第３コンデンサＣ３とを備えてもよい。

説明されるように、本開示の実施例に使用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は他の同じ特性のスイッチデバイスであってもよい。本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース電極、ドレイン電極は構造的に対称なものであってもよく、従って、そのソース電極、ドレイン電極は構造的に区別しないものであってもよい。本開示の実施例では、トランジスタのグリッド電極を除く二電極を区分するために、その一方は第１電極であり、他方は第２電極であると直接説明される。トランジスタのグリッド電極は制御電極と称されてもよい。なお、トランジスタの特性によって区分すれば、トランジスタをＮ型及びＰ型トランジスタに分けてもよい。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）である。トランジスタがＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。

また、説明されるように、本開示の実施例に係るシフトレジスタに使用されるトランジスタはいずれもＰ型トランジスタを例として説明する。本開示の実施例はこれに限らず、例えばシフトレジスタのうちの少なくとも一部のトランジスタはＮ型トランジスタを用いて、そして対応する電圧（第１電圧、第２電圧等）の電位を変化させてもよい。

本開示の実施例では、プルアップノードＱＢは第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂのうちの少なくとも１つを含んでもよい。図３はプルアップノードＱＢが第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂの両方を含む状況を示す。理解できるように、プルアップノードＱＢは第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂのうちの１つのみを含んでもよく、関連する回路は対応して調整すればよい。

図３に示すように、ブランキング入力回路１００は第１トランジスタＭ１を備える。第２クロック信号ＣＬＫＢを受信するように第１トランジスタＭ１の制御電極は第２クロック信号端子に結合され、ブランキング入力信号ＳＴＵ１を受信するように第１トランジスタＭ１の第１電極はブランキング入力信号端子に結合され、第１トランジスタＭ１の第２電極は第１制御ノードＨに結合される。実施例では、第２クロック信号ＣＬＫＢが低レベルである場合、第１トランジスタＭ１はオンになり、これにより、第１制御ノードＨの電圧を制御するようにブランキング入力信号を第１制御ノードＨに提供することができる。

ブランキング制御回路２００は第２トランジスタＭ２及び第１コンデンサＣ１を備える。第２トランジスタＭ２の制御電極は第１制御ノードＨに結合され、第１クロック信号ＣＬＫＡを受信するように第２トランジスタＭ２の第１電極は第１クロック信号端子に結合され、第２トランジスタＭ２の第２電極は第２制御ノードＮに結合される。第１コンデンサの第１端子は第１制御ノードＨに結合され、第１コンデンサの第２端子は第２制御ノードＮに結合される。実施例では、第１制御ノードＨの電圧が低レベルである場合、第２トランジスタＭ２はオンになり、第２制御ノードＮの電圧を制御するように第１クロック信号ＣＬＫＡを第２制御ノードＮに提供する。第２制御ノードＮの電圧が変化すると、第１コンデンサＣ１が第１制御ノードＨと第２制御ノードＮとの間の電圧差を保持するため、第１制御ノードＨの電圧も対応して変化する。

ブランキングプルダウン回路３００は第３トランジスタＭ３を備える。第１クロック信号ＣＬＫＡを受信するように第３トランジスタＭ３の制御電極は第１クロック信号端子に結合され、第３トランジスタＭ３の第１電極は第２制御ノードＮに結合され、第３トランジスタＭ３の第２電極はプルダウンノードＱに結合される。実施例では、第１クロック信号ＣＬＫＡが低レベルである場合、第３トランジスタＭ３はオンになり、第２制御ノードＮの電圧をプルダウンノードＱに提供する。

表示入力回路４００は第４トランジスタＭ４を備える。表示入力信号ＳＴＵ２を受信するように第４トランジスタＭ４の制御電極は表示入力信号端子に結合され、第１電圧Ｖ１を受信するように第４トランジスタＭ４の第１電極は第１電圧端子に結合され、第４トランジスタＭ４の第２電極はプルダウンノードＱに結合される。実施例では、表示入力信号ＳＴＵ２が低レベルである場合、第４トランジスタＭ４はオンになり、第１電圧Ｖ１をプルダウンノードＱに提供し、プルダウンノードＱの電圧を低レベルにする。

出力回路５００は第１９トランジスタＭ１９、第２２トランジスタＭ２２、第２コンデンサＣ２を備える。第１９トランジスタＭ１９の制御電極はプルダウンノードＱに結合され、第４クロック信号ＣＬＫＤを受信するように第１９トランジスタＭ１９の第１電極は第４クロック信号端子に結合され、第１９トランジスタＭ１９の第２電極はシフト信号出力端子ＣＲに結合される。第２２トランジスタＭ２２の制御電極はプルダウンノードＱに結合され、第４クロック信号ＣＬＫＤを受信するように第２２トランジスタＭ２２の第１電極は第４クロック信号端子に結合され、第２２トランジスタＭ２２の第２電極は第１駆動信号出力端子ＯＵＴ１に結合される。第２コンデンサＣ２の第１端子はプルダウンノードＱに結合され、第２コンデンサＣ２の第２端子はシフト信号出力端子ＣＲに結合される。

なお、出力回路５００は更に第２５トランジスタＭ２５及び第３コンデンサＣ３を備えてもよい。第２５トランジスタＭ２５の制御電極はプルダウンノードＱに結合され、第５クロック信号ＣＬＫＥを受信するように第２５トランジスタＭ２５の第１電極は第５クロック信号端子に結合され、第２５トランジスタＭ２５の第２電極は第２駆動信号出力端子ＯＵＴ２に結合される。第３コンデンサＣ３の第１端子はプルダウンノードＱに結合され、第３コンデンサＣ３の第２端子は第２駆動信号出力端子ＯＵＴ２に結合される。

実施例では、プルダウンノードＱが低レベルである場合、第１９トランジスタＭ１９、第２２トランジスタＭ２２、第２５トランジスタＭ２５はオンになり、第４クロック信号ＣＬＫＤをシフト信号出力端子ＣＲ及び第１駆動信号出力端子ＯＵＴ１に提供し、そして第５クロック信号ＣＬＫＥを第２駆動信号出力端子ＯＵＴ２に提供する。

第１制御回路６００は第７トランジスタＭ７、第８トランジスタＭ８、第１０トランジスタＭ１０及び第１１トランジスタＭ１１を備える。第３電圧Ｖ３を受信するように第７トランジスタＭ７の制御電極及び第１電極は第３電圧端子に結合され、第７トランジスタＭ７の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第８トランジスタＭ８の制御電極はプルダウンノードＱに結合され、第８トランジスタＭ８の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第２電圧Ｖ２を受信するように第８トランジスタＭ８の第２電極は第２電圧端子に結合される。第１０トランジスタＭ１０の制御電極及び第１電極は第４電圧端子Ｖ４に結合され、第１０トランジスタＭ１０の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。第１１トランジスタＭ１１の制御電極はプルダウンノードＱに結合され、第１１トランジスタＭ１１の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第２電圧Ｖ２を受信するように第１１トランジスタＭ１１の第２電極は第２電圧端子Ｖ２に結合される。

理解できるように、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は、第２プルアップノードＱＢ＿Ｂ）のみを含む場合、第１制御回路６００は第７トランジスタＭ７及び第８トランジスタＭ８（又は、第１０トランジスタＭ１０及び第１１トランジスタＭ１１）を備えてもよい。具体的な回路構造が類似するため、ここで詳細な説明は省略する。

実施例では、第３電圧端子Ｖ３と第４電圧端子Ｖ４は低レベルを交互に提供するように構成されてもよい。つまり、第３電圧端子Ｖ３が高レベルを提供する場合、第４電圧端子Ｖ４は低レベルを提供し、第１０トランジスタＭ１０はオンになる。第３電圧端子Ｖ３が低レベルを提供する場合、第４電圧端子Ｖ４は高レベルを提供し、第７トランジスタＭ７はオンになる。従って、第７トランジスタＭ７及び第１０トランジスタＭ１０のうちの一方のみがオン状態にある。これにより、トランジスタが長期間オンにされることによる性能ドリフトを回避することができる。

第７トランジスタＭ７がオンになる場合、第３電圧は第１プルアップノードＱＢ＿Ａを充電することができ、第１０トランジスタＭ１０がオンになる場合、第４電圧は第２プルアップノードＱＢ＿Ｂを充電することができ、それにより第１プルアップノードＱＢ＿Ａ又は第２プルアップノードＱＢ＿Ｂの電圧を低レベルに制御する。プルダウンノードＱの電圧が低レベルである場合、第８トランジスタＭ８及び第１１トランジスタＭ１１はオンになる。例えば、トランジスタの設計では、第７トランジスタＭ７及び第８トランジスタＭ８（例えば、それらの寸法比、閾値電圧等）は、Ｍ７とＭ８がいずれもオンになる場合、第１プルアップノードＱＢ＿Ａの電圧が高レベルにプルアップされるように構成されてもよく、該高レベルによって第２０トランジスタＭ２０、第２３トランジスタＭ２３及び第２６トランジスタＭ２６をオフに保持することができる。一方、第１０トランジスタＭ１０及び第１１トランジスタＭ１１（例えば、それらの寸法比、閾値電圧等）はＭ１０とＭ１１がいずれもオンになる場合、第２プルアップノードＱＢ＿Ｂの電圧が高レベルにプルアップされるように構成されてもよく、該高レベルによって第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７をオフに保持することができる。

図３に示すように、プルアップ回路７００は第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４、第２６トランジスタＭ２６及び第２７トランジスタＭ２７を備える。

第９トランジスタＭ９の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第９トランジスタＭ９の第１電極はプルダウンノードＱに結合され、第９トランジスタＭ９の第２電極は第２電圧端子Ｖ２に結合される。第２０トランジスタＭ２０の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２０トランジスタＭ２０の第１電極はシフト信号出力端子ＣＲに結合され、第２０トランジスタＭ２０の第２電極は第２電圧端子Ｖ２に結合される。第２３トランジスタＭ２３の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２３トランジスタＭ２３の第１電極は第１駆動信号出力端子ＯＵＴ１に結合され、第２３トランジスタＭ２３の第２電極は第２電圧端子Ｖ２に結合される。第２６トランジスタＭ２６の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２６トランジスタの第１電極は第２駆動信号出力端子ＯＵＴ２に結合され、第２６トランジスタの第２電極は第２電圧端子Ｖ２に結合される。実施例では、第１プルアップノードＱＢ＿Ａの電圧が低レベルである場合、プルダウンノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２をプルアップするよう、第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、第２６トランジスタはオンになる。

第１２トランジスタＭ１２の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第１２トランジスタＭ１２の第１電極はプルダウンノードＱに結合され、第１２トランジスタＭ１２の第２電極は第２電圧端子Ｖ２に結合される。第２１トランジスタＭ２１の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２１トランジスタＭ２１の第１電極はシフト信号出力端子ＣＲに結合され、第２１トランジスタＭ２１の第２電極は第２電圧端子Ｖ２に結合される。第２４トランジスタＭ２４の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２４トランジスタＭ２４の第１電極は第１駆動信号出力端子ＯＵＴ１に結合され、第２４トランジスタＭ２４の第２電極は第２電圧端子Ｖ２に結合される。第２７トランジスタＭ２７の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２７トランジスタの第１電極は第２駆動信号出力端子ＯＵＴ２に結合され、第２７トランジスタの第２電極は第２電圧端子Ｖ２に結合される。実施例では、第２プルアップノードＱＢ＿Ｂの電圧が低レベルである場合、プルダウンノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２をプルアップするよう、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７はオンになる。

理解できるように、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は、第２プルアップノードＱＢ＿Ｂ）のみを含む場合、プルアップ回路７００は第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、第２６トランジスタ（又は、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７）を備えてもよい。具体的な回路の構造が同じであるため、ここで詳細な説明は省略する。

図３に示すように、第２制御回路８００は第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１５トランジスタＭ１５、第１６トランジスタＭ１６、第１７トランジスタＭ１７及び第１８トランジスタＭ１８を備えてもよい。

第１クロック信号ＣＬＫＡを受信するように第１３トランジスタＭ１３の制御電極は第１クロック信号端子に結合され、第１３トランジスタＭ１３の第１電極は第１プルアップノードＱＢ＿Ａに結合される。第１４トランジスタＭ１４の制御電極は第１制御ノードＨに結合され、第１４トランジスタＭ１４の第１電極は第１３トランジスタＭ１３の第２電極に結合され、第１４トランジスタＭ１４の第２電極は第２電圧端子Ｖ２に結合される。表示入力信号ＳＴＵ２を受信するように第１５トランジスタＭ１５の制御電極は表示入力信号端子に結合され、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第２電圧Ｖ２を受信するように第１５トランジスタＭ１５の第２電極は第２電圧端子に結合される。実施例では、第１クロック信号ＣＬＫＡと第１制御ノードＨの電圧がいずれも低レベルである場合、第２電圧を第１プルアップノードＱＢ＿Ａに提供する。なお、表示入力信号ＳＴＵ２が低レベルである場合、第２電圧を第１プルアップノードＱＢ＿Ａに提供する。

第１クロック信号ＣＬＫＡを受信するように第１６トランジスタＭ１６の制御電極は第１クロック信号端子に結合され、第１６トランジスタＭ１６の第１電極は第２プルアップノードＱＢ＿Ｂに結合される。第１７トランジスタＭ１７の制御電極は第１制御ノードＨに結合され、第１７トランジスタＭ１７の第１電極は第１６トランジスタＭ１６の第２電極に結合され、第２電圧Ｖ２を受信するように第１７トランジスタＭ１７の第２電極は第２電圧端子に結合される。表示入力信号ＳＴＵ２を受信するように第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合され、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第２電圧Ｖ２を受信するように第１８トランジスタＭ１８の第２電極は第２電圧端子に結合される。実施例では、第１クロック信号ＣＬＫＡと第１制御ノードＨの電圧がいずれも低レベルである場合、第２電圧を第２プルアップノードＱＢ＿Ｂに提供する。なお、表示入力信号ＳＴＵ２が低レベルである場合、第２電圧を第２プルアップノードＱＢ＿Ｂに提供する。

理解できるように、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は、第２プルアップノードＱＢ＿Ｂ）のみを含む場合、プルアップ回路７００は第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１５トランジスタＭ１５（又は、第１６トランジスタＭ１６、第１７トランジスタＭ１７及び第１８トランジスタＭ１８）を備えてもよい。具体的な回路の構造が同じであるため、ここで詳細な説明は省略する。

なお、図３に示すように、リセット回路９００は第５トランジスタＭ５及び第６トランジスタＭ６を備えてもよい。ブランキングリセット信号ＴＲＳＴを受信するように第５トランジスタＭ５の制御電極はブランキングリセット信号端子に結合され、第５トランジスタＭ５の第１電極はプルダウンノードＱに結合され、第２電圧Ｖ２を受信するように第５トランジスタＭ５の第２電極は第２電圧端子に結合される。実施例では、ブランキングリセット信号ＴＲＳＴが低レベルである場合、第５トランジスタＭ５はオンになり、第２電圧Ｖ２をプルダウンノードＱに提供する。表示リセット信号ＳＴＤを受信するように第６トランジスタＭ６の制御電極は表示リセット信号端子に結合され、第６トランジスタＭ６の第１電極はプルダウンノードＱに結合され、第６トランジスタＭ６の第２電極は第２電圧端子Ｖ２に結合される。実施例では、表示リセット信号ＳＴＤが低レベルである場合、第６トランジスタＭ６はオンになり、第２電圧Ｖ２をプルダウンノードＱに提供する。

理解できるように、本開示の実施例では、シフトレジスタにおける各回路は以上の回路構造に限らず、以下に図面を参照しながら選択可能な回路の変形を模式的に説明し、該変形も制限のためのものではない。

図４（１）、図４（２）及び図４（３）はそれぞれ本開示の実施例に係る表示入力回路４１０、表示入力回路４２０及び表示入力回路４３０の例示的な回路図を示す。

図４（１）に示すように、表示入力回路４１０は第４トランジスタＭ４及び第４漏電防止用トランジスタＭ４＿ｂを備えてもよい。表示入力信号ＳＴＵ２を受信するように第４トランジスタＭ４の制御電極、第１電極及び第４漏電防止用トランジスタＭ４＿ｂの制御電極は表示入力信号端子に結合され、第４トランジスタＭ４の第２電極は第４漏電防止用トランジスタＭ４＿ｂの第１電極に結合され、第４漏電防止用トランジスタＭ４＿ｂの第２電極はプルダウンノードＱに結合される。

図４（２）に示すように、表示入力回路４２０は第４トランジスタＭ４及び第４漏電防止用トランジスタＭ４＿ｂを備えてもよい。表示入力信号ＳＴＵ２を受信するように第４トランジスタＭ４の制御電極は表示入力信号端子に結合され、第１電圧Ｖ１を受信するように第１電極は第１電圧端子に結合される。第４漏電防止用トランジスタＭ４＿ｂの制御電極及び第１電極は第４トランジスタＭ４の第２電極に結合され、第２電極はプルダウンノードＱに結合される。

図４（３）に示すように、表示入力回路４３０は第４トランジスタＭ４を備えてもよい。表示入力信号ＳＴＵ２を受信するように第４トランジスタの制御電極及び第１電極は表示入力信号端子に結合され、第２電極はプルダウンノードＱに結合される。

図５（１）及び図５（２）はそれぞれ本開示の実施例に係る第２制御回路８００の例示的な回路図を示す。

図５（１）に示すように、第２制御回路８１０は第１３トランジスタＭ１３、第１５トランジスタＭ１５、第１６トランジスタＭ１６及び第１８トランジスタＭ１８を備える。第１３トランジスタＭ１３の制御電極は第１クロック信号端子ＣＬＫＡに結合され、第１３トランジスタＭ１３の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１３トランジスタＭ１３の第２電極は第２電圧端子Ｖ２に結合される。第１５トランジスタＭ１５の制御電極は表示入力信号端子ＳＴＵ２に結合され、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１５トランジスタＭ１５の第２電極は第２電圧端子Ｖ２に結合される。第１６トランジスタＭ１６の制御電極は第１クロック信号端子ＣＬＫＡに結合され、第１６トランジスタＭ１６の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１６トランジスタＭ１６の第２電極は第２電圧端子Ｖ２に結合される。第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合され、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１８トランジスタＭ１８の第２電極は第２電圧端子Ｖ２に結合される。図３におけるシフトレジスタ２０の第２制御回路８００に比べて、第２制御回路８１０は第１４トランジスタＭ１４及び第１７トランジスタＭ１７を備えない。

図５（２）に示すように、第２制御回路８２０は第１５トランジスタＭ１５及び第１８トランジスタＭ１８を備える。第１５トランジスタＭ１５の制御電極は表示入力信号端子ＳＴＵ２に結合され、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１５トランジスタＭ１５の第２電極は第２電圧端子Ｖ２に結合される。第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合され、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１８トランジスタＭ１８の第２電極は第２電圧端子Ｖ２に結合される。図３におけるシフトレジスタ２０の第２制御回路８００に比べて、第２制御回路８２０は第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１７トランジスタＭ１７を備えない。

図６は本開示の他の１つの実施例に係るシフトレジスタの例示的な回路図を示す。図６に示すように、シフトレジスタの、図３におけるシフトレジスタと異なるところは、第２制御回路８１０で第２制御回路８００を代替し、そして第１漏電防止用トランジスタＭ１＿ｂ、第３漏電防止用トランジスタＭ３＿ｂ、第５漏電防止用トランジスタＭ５＿ｂ、第６漏電防止用トランジスタＭ６＿ｂ、第９漏電防止用トランジスタＭ９＿ｂ、第１２漏電防止用トランジスタＭ１２＿ｂ、第２８トランジスタＭ２８及び第２９トランジスタＭ２９を追加したことにある。以下、第１漏電防止用トランジスタＭ１＿ｂを例として漏電を防止する動作原理を説明する。

第１漏電防止用トランジスタＭ１＿ｂの制御電極は第２クロック信号端子ＣＬＫＢに結合され、第１漏電防止用トランジスタＭ１＿ｂの第１電極は第２８トランジスタＭ２８の第２電極に結合され、第１漏電防止用トランジスタＭ１＿ｂの第２電極は第１制御ノードＨに結合される。第２８トランジスタＭ２８の制御電極は第１制御ノードＨに結合され、低レベルの第５電圧を受信するように第２８トランジスタＭ２８の第１電極は第５電圧端子Ｖ５に結合される。第１制御ノードＨが低レベルにある場合、第２８トランジスタＭ２８は第１制御ノードＨのレベルの制御下でオンになり、それにより第５電圧端子Ｖ５から入力された低レベル信号を第１漏電防止用トランジスタＭ１＿ｂの第１電極に入力することができ、これにより、第１漏電防止用トランジスタＭ１＿ｂの第１電極及び第２電極がいずれも低レベル状態にあるようにし、第１制御ノードＨでの電荷が第１漏電防止用トランジスタＭ１＿ｂから漏れることを防止する。この場合、第１漏電防止用トランジスタＭ１＿ｂの制御電極が第１トランジスタＭ１の制御電極に結合されるため、第１トランジスタＭ１と第１漏電防止用トランジスタＭ１＿ｂとの結合によって前述の第１トランジスタＭ１と同じ効果を実現することができるとともに、漏電防止効果を有する。

同様に、第３漏電防止用トランジスタＭ３＿ｂ、第５漏電防止用トランジスタＭ５＿ｂ、第６漏電防止用トランジスタＭ６＿ｂ、第９漏電防止用トランジスタＭ９＿ｂ、第１２漏電防止用トランジスタＭ１２＿ｂはそれぞれ第２９トランジスタＭ２９に結合されることにより漏電防止構造を実現することができ、それによりプルダウンノードＱでの電荷が漏れることを防止することができる。プルダウンノードＱの漏電を防止する動作原理は上記第１制御ノードＨの漏電を防止する動作原理と同様であり、ここで詳細な説明は省略する。

本開示の実施例は更にシフトレジスタからなるゲート駆動回路を提供する。図７に示すように、ゲート駆動回路３０はカスケードされるシフトレジスタを複数（例えば、Ｎ個）備えてもよく、いずれか１つ又は複数のシフトレジスタは本開示の実施例に係るシフトレジスタ、例えばシフトレジスタ１０又はシフトレジスタ２０の構造又はその変形を用いてもよい。説明されるように、図７にはゲート駆動回路３０の上位４つのレベルのシフトレジスタ（Ａ１、Ａ２、Ａ３及びＡ４）のみを模式的に示す。

図７に示すように、第１レベルのシフトレジスタＡ１のブランキング入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２並びに第２レベルのシフトレジスタＡ２の表示入力信号端子ＳＴＵ２はいずれも入力信号ＳＴＵを受信する。なお、第ｉ＋１レベルのシフトレジスタのブランキング入力信号端子ＳＴＵ１は第ｉレベルのシフトレジスタのシフト信号出力端子ＣＲに結合される。第ｉ＋２レベルのシフトレジスタの表示入力信号端子ＳＴＵ２は第ｉレベルのシフトレジスタのシフト信号出力端子ＣＲに結合される。最後の３つのレベルのシフトレジスタを除き、第ｉレベルのシフトレジスタの表示リセット信号端子ＳＴＤは第ｉ＋３レベルのシフトレジスタのシフト信号出力端子ＣＲに接続される。なお、各レベルのシフトレジスタのブランキングリセット信号端子ＴＲＳＴはブランキングリセット信号線ＴＲＳＴに結合される。

実施例では、ゲート駆動回路３０は更に第１サブクロック信号線ＣＬＫ＿１及び第２サブクロック信号線ＣＬＫ＿２を備えてもよい。図７に示すように、各レベルのシフトレジスタの第１クロック信号端子ＣＬＫＡはいずれも第１サブクロック信号線ＣＬＫ＿１に結合される。各レベルのシフトレジスタの第２クロック信号端子ＣＬＫＢはいずれも第２サブクロック信号線ＣＬＫ＿２に結合される。

図７に示すように、ゲート駆動回路３０は更に第３サブクロック信号線ＣＬＫＤ＿１、第４サブクロック信号線ＣＬＫＤ＿２、第５サブクロック信号線ＣＬＫＤ＿３及び第６サブクロック信号線ＣＬＫＤ＿４を備えてもよい。シフトレジスタが第４クロック信号端子ＣＬＫＤを備える場合、第４ｉ－３レベルのシフトレジスタの第４クロック信号端子ＣＬＫＤは第３サブクロック信号線ＣＬＫＤ＿１に結合され、第４ｉ－２レベルのシフトレジスタの第４クロック信号端子ＣＬＫＤは第４サブクロック信号線ＣＬＫＤ＿２に結合され、第４ｉ－１レベルのシフトレジスタの第４クロック信号端子ＣＬＫＤは第５サブクロック信号線ＣＬＫＤ＿３に結合され、第４ｉレベルのシフトレジスタの第４クロック信号端子ＣＬＫＤは第６サブクロック信号線ＣＬＫＤ＿４に結合される。例えば、第３サブクロック信号線ＣＬＫＤ＿１は第１レベルのシフトレジスタに第４クロック信号を提供し、第４サブクロック信号線ＣＬＫＤ＿２は第２レベルのシフトレジスタに第４クロック信号を提供し、第５サブクロック信号線ＣＬＫＤ＿３は第３レベルのシフトレジスタに第４クロック信号を提供し、第６サブクロック信号線ＣＬＫＤ＿４は第４レベルのシフトレジスタに第４クロック信号を提供する。

なお、ゲート駆動回路３０は更に第７サブクロック信号線ＣＬＫＥ＿１、第８サブクロック信号線ＣＬＫＥ＿２、第９サブクロック信号線ＣＬＫＥ＿３及び第１０サブクロック信号線ＣＬＫＥ＿４を備えてもよい。シフトレジスタが第５クロック信号端子ＣＬＫＥを備える場合、第４ｉ－３レベルのシフトレジスタの第５クロック信号端子ＣＬＫＥは第７サブクロック信号線ＣＬＫＥ＿１に結合され、第４ｉ－２レベルのシフトレジスタの第５クロック信号端子ＣＬＫＥは第８サブクロック信号線ＣＬＫＥ＿２に結合され、第４ｉ－１レベルのシフトレジスタの第５クロック信号端子ＣＬＫＥは第９サブクロック信号線ＣＬＫＥ＿３に結合され、第４ｉレベルのシフトレジスタの第５クロック信号端子ＣＬＫＥは第１０サブクロック信号線ＣＬＫＥ＿４に結合される。例えば、第７サブクロック信号線ＣＬＫＥ＿１は第１レベルのシフトレジスタに第５クロック信号を提供し、第８サブクロック信号線ＣＬＫＥ＿２は第２レベルのシフトレジスタに第５クロック信号を提供し、第９サブクロック信号線ＣＬＫＥ＿３は第３レベルのシフトレジスタに第５クロック信号を提供し、第１０サブクロック信号線ＣＬＫＥ＿４は第４レベルのシフトレジスタに第５クロック信号を提供する。

以下、図８における信号のタイミングチャートを参照しながら、図７に示されるゲート駆動回路３０の動作過程を説明する。ゲート駆動回路３０におけるシフトレジスタは例えば図３に示されるシフトレジスタである。

図８は図７に示されるゲート駆動回路３０が１行ずつ順に補償を行う際の信号のタイミングチャートを示す。図９では、１Ｆ及び２Ｆはそれぞれ第１フレーム及び第２フレームを示す。Ｄｉｓｐｌａｙは１フレームにおける表示期間を示し、Ｂｌａｎｋは１フレームにおけるブランキング期間を示す。

信号ＳＴＵは入力信号ＳＴＵを示す。ＴＲＳＴはブランキングリセット信号線ＴＲＳＴに提供する信号を示す。信号Ｖ３及びＶ４はそれぞれゲート駆動回路３０におけるシフトレジスタの第３電圧端子及び第４電圧端子に提供する信号を示す。信号ＣＬＫ＿１及びＣＬＫ＿２はそれぞれ第１サブクロック信号線ＣＬＫ＿１及び第２サブクロック信号線ＣＬＫ＿２に提供する信号を示す。信号ＣＬＫＤ＿１、ＣＬＫＤ＿２、ＣＬＫＤ＿３及びＣＬＫＤ＿４はそれぞれ第３サブクロック信号線ＣＬＫＤ＿１、第４サブクロック信号線ＣＬＫＤ＿２、第５サブクロック信号線ＣＬＫＤ＿３及び第６サブクロック信号線ＣＬＫＤ＿４に提供する信号を示す。信号ＣＬＫＥ＿１、ＣＬＫＥ＿２、ＣＬＫＥ＿３及びＣＬＫＥ＿４はそれぞれ第７サブクロック信号線ＣＬＫＥ＿１、第８サブクロック信号線ＣＬＫＥ＿２、第９サブクロック信号線ＣＬＫＥ＿３及び第１０サブクロック信号線ＣＬＫＥ＿４に提供する信号を示す。

Ｈ＜１＞及びＨ＜２＞はそれぞれゲート駆動回路３０における第１レベルのシフトレジスタＡ１及び第２レベルのシフトレジスタＡ２における第１制御ノードＨの電圧を示す。Ｎ＜１＞、Ｎ＜２＞はそれぞれ第１レベルのシフトレジスタＡ１及び第２レベルのシフトレジスタＡ２における第２制御ノードＮの電圧を示す。Ｑ＜１＞及びＱ＜２＞はそれぞれゲート駆動回路３０における第１レベルのシフトレジスタＡ１及び第２レベルのシフトレジスタＡ２におけるプルダウンノードＱの電圧を示す。ＯＵＴ１＜１＞、ＯＵＴ１＜２＞、ＯＵＴ１＜３＞及びＯＵＴ１＜４＞はそれぞれゲート駆動回路３０における第１レベルのシフトレジスタＡ１、第２レベルのシフトレジスタＡ２、第３レベルのシフトレジスタＡ３及び第４レベルのシフトレジスタＡ４における対応する第１駆動信号出力端子ＯＵＴ１を示す。ＯＵＴ２＜１＞、ＯＵＴ２＜２＞はそれぞれゲート駆動回路３０における第１レベルのシフトレジスタＡ１、第２レベルのシフトレジスタＡ２における対応する第２駆動信号出力端子ＯＵＴ２を示す。説明されるように、各レベルのシフトレジスタにおけるシフト信号出力端子ＣＲと駆動信号出力端子ＯＵＴ１の電圧が同じであるため、図８にシフト信号出力端子ＣＲを示さない。

説明されるように、図８に示される信号のタイミングチャートにおける信号レベルは模式的なものに過ぎず、真のレベル値を表さない。

以下、図８における信号のタイミングチャートを参照しながら、図７に示されるゲート駆動回路３０が１行ずつ順に補償を行うことに用いられる際の動作原理を説明し、例えば、図７に示されるゲート駆動回路２０におけるシフトレジスタは図３に示されるシフトレジスタを用いてもよい。

第１フレーム１Ｆが開始する前に、各レベルのシフトレジスタのブランキングリセット信号端子ＴＲＳＴ及び第２クロック信号端子ＣＬＫＢに低レベルを提供するよう、ブランキングリセット信号線ＴＲＳＴ及び第２サブクロック信号線ＣＬＫ＿２はいずれも低レベルを提供し、各レベルのシフトレジスタにおける第１トランジスタＭ１及び第５トランジスタＭ５をオンにする。ブランキング入力信号ＳＴＵ１（高レベルの入力信号ＳＴＵ）を第１制御ノードＨに提供し、第１制御ノードＨの電圧は高レベルであり、そして第２電圧Ｖ２（高レベル）をプルダウンノードＱに提供し、プルダウンノードＱの電圧は高レベルである。これにより、グローバルリセットを実現するよう、各レベルの第１制御ノードＨ及びプルダウンノードＱをリセットする。

次に、第１フレーム１Ｆが開始し、第３電圧Ｖ３は高レベルであり、第４電圧Ｖ４は低レベルである。ブランキングリセット信号線ＴＲＳＴの提供する信号は高レベルになり、第５トランジスタＭ５はオフになる。

第１フレーム１Ｆの表示期間Ｄｉｓｐｌａｙでの、第１レベルのシフトレジスタＡ１の動作過程についての説明は以下のとおりである。

第１期間で、第１レベルのシフトレジスタのブランキング入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２はいずれも入力信号線ＳＴＵに接続され、従って、ブランキング入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２はいずれも低レベル信号を提供する。第２クロック信号端子ＣＬＫＢは低レベル信号を提供し、第１トランジスタＭ１をオンにし、それによりブランキング入力信号ＳＴＵ１を第１制御ノードＨ＜１＞に提供する。この場合、第１制御ノードＨ＜１＞の電圧は低レベルであり、第１クロック信号ＣＬＫＡ（第１サブクロック信号線ＣＬＫ＿１に結合される）は高レベルであり、第２トランジスタＭ２はオンになり、第１クロック信号ＣＬＫＡを第２制御ノードＮ＜１＞に提供し、第２制御ノードＮ＜１＞の電圧を高レベルとする。なお、第１制御ノードＨ＜１＞及び第２制御ノードＮ＜１＞のプルダウンノードＱ＜１＞に対する影響を隔離するよう、第１クロック信号ＣＬＫＡは高レベルであり、第３トランジスタＭ３はオフになる。ブランキング期間に至るまで第１コンデンサＣ１は第１制御ノードＨ＜１＞と第２制御ノードＮ＜１＞との間の電圧差を保持する。

一方、第１２トランジスタＭ１２の制御電極の電圧を低レベルに制御するよう、第４電圧Ｖ４は低レベルであり、第１０トランジスタＭ１０はオンになる。従って、第１２トランジスタＭ１２はオンになり、第２電圧Ｖ２をプルダウンノードＱ＜１＞に提供し、プルダウンノードＱ＜１＞の電圧を高レベルにする。第１期間で表示入力信号ＳＴＵ２が低レベルであり、第４トランジスタＭ４がオンになるため、第１電圧Ｖ１をプルダウンノードＱ＜１＞に提供し、プルダウンノードＱ＜１＞の電圧が低レベルに変るようにする。これにより、第８トランジスタＭ８及び第１１トランジスタＭ１１はオンになり、第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂをプルアップする。なお、プルダウンノードＱ＜１＞は低レベルであり、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５をオンにし、第４クロック信号ＣＬＫＤ（第３サブクロック信号線ＣＬＫＤ＿１に結合される）及び第５クロック信号ＣＬＫＥ（第７サブクロック信号線ＣＬＫＥ＿１に結合される）をシフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞に対応して提供し、それによりそれぞれ高レベル信号を出力する。

なお、表示入力信号ＳＴＵ２が低レベルであるため、第１５トランジスタＭ１５及び第１８トランジスタＭ１８はオンになり、高レベルの第２電圧Ｖ２をそれぞれ第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂに提供し、それにより第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂに対して補助プルアップを行うことができる。

第２期間で、第３サブクロック信号線ＣＬＫＤ＿１を介して第４クロック信号端子ＣＬＫＤに低レベル信号を提供し、第７サブクロック信号線ＣＬＫＥ＿１を介して第５クロック信号端子ＣＬＫＥに低レベル信号を提供する。第２コンデンサＣ２が存在するため、プルダウンノードＱ＜１＞の電圧はブートストラップ効果によって更にプルダウンされる。第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５はオンを保持し、それによりシフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞はいずれも低レベル信号を出力する。例えば、シフト信号出力端子から出力された低レベル信号は上下レベルのシフトレジスタの走査シフトに使用されてもよく、２つの駆動信号出力端子から出力された低レベル信号は表示パネルのサブ画素を駆動して表示することに用いられてもよい。

第３期間で、プルダウンノードＱ＜１＞は低レベルを保持し、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５はオンを保持する。第３サブクロック信号線ＣＬＫＤ＿１を介して第４クロック信号端子ＣＬＫＤに高レベル信号を提供し、第７サブクロック信号線ＣＬＫＥ＿１を介して第５クロック信号端子ＣＬＫＥに高レベル信号を提供し、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２がいずれも高レベル信号を出力するようにする。シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞が高レベルにリセットされるため、トランジスタ同士の結合作用によって、プルダウンノードＱ＜１＞の電圧は一段階上昇する。なお、第１レベルのシフトレジスタＡ１の表示リセット信号端子ＳＴＤが第４レベルのシフトレジスタＡ４のシフト信号出力端子ＣＲ＜４＞（すなわち、ＯＵＴ１＜４＞）に接続され、このとき、第４レベルのシフトレジスタＡ４のシフト信号出力端子ＣＲ＜４＞がまだ低レベル信号を出力していないため、プルダウンノードＱ＜１＞をプルアップすることがなく、プルアップノードＱ＜１＞を比較的に低いレベルに保持することができる。

第４期間で、第４レベルのシフトレジスタＡ４のシフト信号出力端子ＣＲ＜４＞は低レベル信号を出力し、第１レベルのシフトレジスタＡ１の表示リセット信号端子ＳＴＤに低レベル信号を提供し、第６トランジスタＭ６はオンになり、プルダウンノードＱ＜１＞の電圧は高レベルになり、プルダウンノードＱ＜１＞に対するリセットを実現する。なお、プルダウンノードＱ＜１＞の電圧が高レベルであるため、第１１トランジスタＭ１１はオフになり、第２プルアップノードＱＢ＿Ｂの電圧は第１０トランジスタＭ１０によって低レベルにプルダウンされる。これにより、プルダウンノードＱ＜１＞に対してノイズ除去を行うよう、第１２トランジスタＭ１２はオンになる。なお、第２電圧Ｖ２をシフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞に提供するよう、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７はオンになり、それによりそれぞれ高レベル信号を出力する。

上記第１フレームの表示期間で、第１クロック信号ＣＬＫＡが常に低レベルを保持するため、第３トランジスタＭ３はオフを保持する。第３トランジスタＭ３は第１制御ノードＨ＜１＞及び第２制御ノードＮ＜１＞での電圧の、表示期間のプルダウンノードＱに対する影響を隔離することができる。

第１レベルのシフトレジスタが表示パネルの第１行のサブ画素を駆動して表示を完了した後、以下同様に、第２レベル、第３レベル等のシフトレジスタは１行ずつ表示パネルのサブ画素を駆動して１フレームの表示駆動を行う。ここで、第１フレームの表示期間は終了する。

表示期間Ｄｉｓｐｌａｙが開始するとき、第１制御ノードＨ＜１＞に低レベルが書き込まれ、そしてブランキング期間Ｂｌａｎｋに至るまで保持される。第２トランジスタはオンになり、第１クロック信号ＣＬＫＡは高レベルであり、従って、第２制御ノードＮ＜１＞に高レベルが書き込まれ、そしてブランキング期間Ｂｌａｎｋに至るまで保持される。

第１フレーム１Ｆのブランキング期間Ｂｌａｎｋでの、第１レベルのシフトレジスタＡ１の動作過程についての説明は以下のとおりである。

第５期間で、第１サブクロック信号線ＣＬＫ＿１は第１クロック信号ＣＬＫＡに低レベル信号を提供し、第１制御ノードＨ＜１＞は低レベルを保持し、第２トランジスタＭ２はオンになる。第２制御ノードＮ＜１＞の電圧が低レベルに変るよう、第１クロック信号ＣＬＫＡは第２制御ノードＮ＜１＞に提供される。第１コンデンサＣ１が第１制御ノードＨ＜１＞と第２制御ノードＮ＜１＞との間の電圧差を保持するため、第１制御ノードＨ＜１＞の電圧も対応して降下し、これにより、第２制御ノードＮ＜１＞の電圧が第１クロック信号ＣＬＫＡの最低電位の無損失出力を実現するよう、第１クロック信号ＣＬＫＡを第２制御ノードＮ＜１＞に無損失に提供することができる。なお、第３トランジスタＭ３はオンになり、これにより第２制御ノードＮ＜１＞の電圧（無損失の第１クロック信号ＣＬＫＡ）をプルダウンノードＱ＜１＞に提供し、プルダウンノードＱ＜１＞が低レベルに変るようにする。この期間で、第４クロック信号ＣＬＫＤ及び第５クロック信号端子ＣＬＫＥはいずれも高レベル信号であり、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２がいずれも高レベル信号を出力するようにする。

第６期間で、第１サブクロック信号線ＣＬＫ＿１は第１クロック信号ＣＬＫＡに高レベル信号を提供し、第２制御ノードＮ＜１＞の電圧は高レベルになり、第１コンデンサＣ１が保持している電圧差によって、第１制御ノードＨ＜１＞の電圧も対応して上昇する。

第７期間で、第２サブクロック信号線ＣＬＫ＿２は第２クロック信号ＣＬＫＢに低レベル信号を提供し、第１トランジスタＭ１はオンになり、高レベルのブランキング入力信号ＳＴＵ１を第１制御ノードＨ＜１＞に提供し、それを高レベルにプルアップする。第２トランジスタＭ２はオフになり、第２制御ノードＮ＜１＞の電圧は変化しない。

第３トランジスタＭ３はオフになり、第４クロック信号ＣＬＫＤ及び第５クロック信号端子ＣＬＫＥはいずれも低レベル信号であり、シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞はいずれも低レベル信号を出力する。第２コンデンサＣ２及び第３コンデンサＣ３の作用によって、プルダウンノードＱ＜１＞の電圧を再びプルダウンする。

なお、第２クロック信号ＣＬＫＢが低レベルであるため、第２レベルのシフトレジスタにおける第１トランジスタＭ１はオンになり、そしてブランキング入力信号ＳＴＵ１＜２＞は第１レベルのシフトレジスタＡ１におけるシフト信号出力端子ＣＲ＜１＞に結合され、従って、第２レベルのシフトレジスタＡ２における第１制御ノードＨ＜２＞の電圧は低レベルに降下する。

第８期間で、第２サブクロック信号線ＣＬＫ＿２は第２クロック信号ＣＬＫＢに高レベル信号を提供し、第３サブクロック信号線ＣＬＫＤ＿１は第４クロック信号端子ＣＬＫＤに低レベル信号を提供し、第７サブクロック信号線ＣＬＫＥ＿１は第５クロック信号端子ＣＬＫＥに高レベル信号を提供する。このとき、シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞は低レベル信号を出力し、第２駆動信号出力端子ＯＵＴ２＜１＞は高レベル信号を出力する。第２レベルのシフトレジスタＡ２における第１トランジスタＭ１はオフになり、次のフレームのブランキング期間ＢＬＡＮＫに至るまで第１制御ノードＨ＜２＞は低レベルを保持する。

第９期間で、第２クロック信号ＣＬＫＢは高レベルを保持し、第４クロック信号ＣＬＫＤ及び第５クロック信号ＣＬＫＥはいずれも低レベルである。シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞はいずれも低レベル信号を出力する。

以上によれば、ブランキング期間の第７～第９期間で、第１行のサブ画素におけるセンストランジスタ（例えば、Ｐ型トランジスタ）を駆動するよう、第１駆動信号出力端子ＯＵＴ１＜１＞は低レベルの第１駆動信号を出力する。これにより、第１行のサブ画素におけるセンストランジスタは該行のサブ画素の駆動電流をセンスすることができ、それによりセンスした駆動電流に基づいて補償を行う。

第１０期間で、第４クロック信号ＣＬＫＤ及び第５クロック信号ＣＬＫＥはいずれも高レベルになる。シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞はいずれも高レベル信号を出力する。第２コンデンサＣ２及び第３コンデンサＣ３の制御下で、プルダウンノードＱの電圧は上昇する。

第１１期間で、ブランキングリセット信号線ＴＲＳＴはブランキングリセット信号端子ＴＲＳＴに低レベル信号を提供し、第５トランジスタＭ５はオンになり、プルダウンノードＱの電圧は高レベルに変る。第４電圧は低レベルであり、第１０トランジスタＭ１０はオンになり、第２プルアップノードＱＢ＿Ｂの電圧が低レベルに変るようにする。それに対応して、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７はいずれもオンになり、シフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞はそれぞれ高レベル信号を出力する。

その後の、第２フレーム２Ｆ、第３フレーム３Ｆ等の更に多くの期間におけるゲート駆動回路に対する駆動は上記説明を参照してもよく、ここで詳細な説明は省略する。

以上のように、各フレームのブランキング期間で、ゲート駆動回路から出力されたブランキング出力信号は表示パネルのサブ画素におけるセンストランジスタを駆動することに用いられてもよい。図示のように、該駆動信号は１行ずつ順に提供するものである。例えば、第１フレームのブランキング期間で、ゲート駆動回路は表示パネルの第１行のサブ画素のための駆動信号を出力する。第２フレームのブランキング期間で、ゲート駆動回路は表示パネルの第２行のサブ画素のための駆動信号を出力し、以下同様に、１行ずつ順に補償を行う。

一方、本開示の実施例は更に以上に説明されるゲート駆動回路３０を備えるアレイ基板及び表示装置を提供する。実施例では、表示装置は液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等の表示機能を持ついかなる製品又は部材であってもよい。

なお、本開示の実施例は更にシフトレジスタの駆動方法を提供する。図９は本開示の実施例に係るシフトレジスタの駆動方法のフローチャートを示す。シフトレジスタは本開示の実施例に係るいかなる適用可能なシフトレジスタであってもよい。

１フレームの表示段階で、ステップ９１０において、第２クロック信号端子からの第２クロック信号ＣＬＫＢの制御下で、ブランキング入力信号端子からのブランキング入力信号ＳＴＵ１を第１制御ノードＨに提供し、そして第１制御ノードＨと第２制御ノードＮとの間の電圧差を保持する。例えば、図８における第１期間についての説明を参照してもよい。

実施例では、表示入力信号端子からの表示入力信号ＳＴＵ２に基づいて第１電圧端子からの第１電圧Ｖ１をプルダウンノードＱに提供することができる。例えば、図８における第２期間についての説明を参照してもよい。

それに対応して、プルダウンノードＱの電圧に基づいて表示出力信号を出力することができる。例えば、図８における第３期間についての説明を参照してもよい。

なお、表示リセット信号ＳＴＤに基づいてプルダウンノードＱをリセットすることができる。例えば、図８における第４期間についての説明を参照してもよい。

１フレームのブランキング段階で、ステップ９２０において、第１制御ノードＨの電圧に基づいて第１クロック信号端子からの第１クロック信号ＣＬＫＡを第２制御ノードＮに提供し、そして第２制御ノードＮの電圧に基づいて保持している電圧差によって第１制御ノードＨの電圧を制御することができる。これにより、第１クロック信号ＣＬＫＡが第２制御ノードＮに無損失に出力されるようにすることができる。

ステップ９３０において、第１クロック信号ＣＬＫＡに基づいて第２制御ノードＮの電圧（すなわち、無損失の第１クロック信号ＣＬＫＡ）をプルダウンノードＱに提供することができる。

ステップ９２０及びステップ９３０は例えば上記の図８の第５期間についての説明を参照してもよい。

次に、第１クロック信号ＣＬＫＡが変化した後、第２制御ノードＮは第１クロック信号ＣＬＫＡを受信し、従って、第２制御ノードＮの電圧は変化し、そして第２制御ノードＮの電圧に基づいて保持している電圧差によって第１制御ノードＨの電圧を制御する。例えば、上記の図８の第６期間についての説明を参照してもよい。

ステップ９４０において、プルダウンノードＱの電圧に基づいてシフト信号及び駆動信号（例えば、第１駆動信号及び第２駆動信号）を出力する。なお、第２クロック信号の制御下で、ブランキング入力信号端子からのブランキング入力信号ＳＴＵ１を第１制御ノードＨに提供し、それにより第１クロック信号を第２制御ノードＮに提供しなくなるように制御する。例えば、上記の図８の第７～第１０期間についての説明を参照してもよい。

次に、更にブランキングリセット信号ＴＲＳＴに基づいてプルダウンノードＱをリセットすることができる。例えば、図８における第１１期間についての説明を参照してもよい。

当業者であれば理解できるように、以上の各ステップは順に説明されたが、方法の順序を制限するためのものではなく、本開示の実施例はいかなる他の適切な順序で実施されてもよい。実施例では、以上のステップは同じフレームの異なる期間で発生してもよいし、異なるフレームの異なる期間で発生してもよい。例えば、第１ステップは第１フレームのブランキング期間で発生してもよく、他のステップは第２フレームの表示期間及びブランキング期間で発生してもよい。本開示はこれについて制限しない。

以上は本開示の幾つかの実施形態を詳しく説明したが、本開示の保護範囲はこれに限らない。無論、当業者であれば、本開示の趣旨や範囲を逸脱せずに、本開示の実施例に対して種々の修正、置換や変形を行うことができる。本開示の保護範囲は添付の特許請求の範囲により限定される。

１０ シフトレジスタ
１００ ブランキング入力回路
２００ ブランキング制御回路
３００ ブランキングプルダウン回路
１０００ シフトレジスタ回路

Claims (14)

1. シフトレジスタであって、ブランキング入力回路、ブランキング制御回路、ブランキングプルダウン回路、及びシフトレジスタ回路を含むセットを複数備え、
   前記ブランキング入力回路は、第２クロック信号端子からの第２クロック信号に基づいてブランキング入力信号端子からの第１入力信号を第１制御ノードに提供するように構成され、
   前記ブランキング制御回路は、前記第１制御ノードの電圧に基づいて第１クロック信号端子からの第１クロック信号を第２制御ノードに提供し、そして前記第１制御ノードと前記第２制御ノードとの間の電圧差を保持するように構成され、
   前記ブランキングプルダウン回路は、前記第１クロック信号に基づいて前記第２制御ノードの電圧をプルダウンノードに提供するように構成され、前記プルダウンノードは前記ブランキングプルダウン回路と前記シフトレジスタ回路との間に設けられたノードであり、
   前記シフトレジスタ回路は、前記プルダウンノードの電圧に基づき、シフト信号出力端子を介してシフト信号を提供するように構成され、そして前記シフトレジスタ回路は、前記プルダウンノードの電圧に基づき、第１駆動信号出力端子を介して第１駆動信号を提供するように構成され、
   前記シフトレジスタ回路は表示入力回路及び出力回路を備え、
   前記表示入力回路は表示入力信号端子からの第２入力信号に基づいて第１電圧端子からの第１電圧を前記プルダウンノードに提供するように構成され、
   前記出力回路は前記プルダウンノードの電圧に基づき、前記シフト信号出力端子からシフト信号を出力し、及び前記第１駆動信号出力端子から第１駆動信号を出力するように構成され、
   前記表示入力回路は第４トランジスタを備え、前記第４トランジスタの制御電極は前記表示入力信号端子に結合され、前記第４トランジスタの第１電極は前記第１電圧端子に結合され、前記第４トランジスタの第２電極は前記プルダウンノードに結合され、
   前記出力回路は第１９トランジスタ、第２２トランジスタ及び第２コンデンサを備え、
   前記第１９トランジスタの制御電極は前記プルダウンノードに結合され、第４クロック信号を受信するように前記第１９トランジスタの第１電極は第４クロック信号端子に結合され、前記第１９トランジスタの第２電極は前記シフト信号出力端子に結合され、
   前記第２２トランジスタの制御電極は前記プルダウンノードに結合され、第４クロック信号を受信するように前記第２２トランジスタの第１電極は前記第４クロック信号端子に結合され、前記第２２トランジスタの第２電極は前記第１駆動信号出力端子に結合され、
   前記第２コンデンサは前記プルダウンノードと前記シフト信号出力端子との間に結合され、
   前記シフトレジスタ回路は、更に、第１制御回路、プルアップ回路、及び第２制御回路を備え、
   前記第１制御回路は、前記プルダウンノードの電圧に基づいてプルアップノードの電圧を制御するように構成され、
   前記プルアップ回路は、前記プルアップノードの電圧に基づき、第２電圧端子からの第２電圧を前記プルダウンノード、前記シフト信号出力端子及び前記第１駆動信号出力端子に提供するように構成され、
   前記第２制御回路は、前記第１クロック信号及び前記第１制御ノードの電圧に基づいて前記プルアップノードの電圧を制御し、及び前記第２入力信号に基づいて前記プルアップノードの電圧を制御するように構成され、
   前記プルアップノードは第１プルアップノードと第２プルアップノードとを備え、
   前記第１制御回路は、
   第７トランジスタの制御電極及び第１電極が第３電圧端子に結合され、前記第７トランジスタの第２電極が前記第１プルアップノードに結合される前記第７トランジスタと、
   第８トランジスタの制御電極が前記プルダウンノードに結合され、前記第８トランジスタの第１電極が前記第１プルアップノードに結合され、前記第８トランジスタの第２電極が前記第２電圧端子に結合される前記第８トランジスタと、を備え、
   前記プルアップ回路は、
   第９トランジスタの制御電極が前記第１プルアップノードに結合され、前記第９トランジスタの第１電極が前記プルダウンノードに結合され、前記第９トランジスタの第２電極が前記第２電圧端子に結合される前記第９トランジスタと、
   第２０トランジスタの制御電極が前記第１プルアップノードに結合され、前記第２０トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第２０トランジスタの第２電極が前記第２電圧端子に結合される前記第２０トランジスタと、
   第２３トランジスタの制御電極が前記第１プルアップノードに結合され、前記第２３トランジスタの第１電極が前記第１駆動信号出力端子に結合され、前記第２３トランジスタの第２電極が前記第２電圧端子に結合される前記第２３トランジスタと、を備え、
   前記第２制御回路は、
   第１３トランジスタの制御電極が前記第１クロック信号端子に結合され、前記第１３トランジスタの第１電極が前記第１プルアップノードに結合される前記第１３トランジスタと、
   第１４トランジスタの制御電極が前記第１制御ノードに結合され、前記第１４トランジスタの第１電極が前記第１３トランジスタの第２電極に結合され、前記第１４トランジスタの第２電極が前記第２電圧端子に結合される前記第１４トランジスタと、
   第１５トランジスタの制御電極が前記表示入力信号端子に結合され、前記第１５トランジスタの第１電極が前記第１プルアップノードに結合され、前記第１５トランジスタの第２電極が前記第２電圧端子に結合される前記第１５トランジスタと、を備え、
   前記第１制御回路は、更に、
   第１０トランジスタの制御電極及び第１電極が第４電圧端子に結合され、前記第１０トランジスタの第２電極が前記第２プルアップノードに結合される前記第１０トランジスタと、
   第１１トランジスタの制御電極が前記プルダウンノードに結合され、前記第１１トランジスタの第１電極が前記第２プルアップノードに結合され、前記第１１トランジスタの第２電極が前記第２電圧端子に結合される前記第１１トランジスタと、を備え、
   前記プルアップ回路は、更に、
   第１２トランジスタの制御電極が前記第２プルアップノードに結合され、前記第１２トランジスタの第１電極が前記プルダウンノードに結合され、前記第１２トランジスタの第２電極が前記第２電圧端子に結合される前記第１２トランジスタと、
   第２１トランジスタの制御電極が前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第２１トランジスタの第２電極が前記第２電圧端子に結合される前記第２１トランジスタと、
   第２４トランジスタの制御電極が前記第２プルアップノードに結合され、前記第２４トランジスタの第１電極が前記第１駆動信号出力端子に結合され、前記第２４トランジスタの第２電極が前記第２電圧端子に結合される前記第２４トランジスタと、を備え、
   前記第２制御回路は、更に、
   第１６トランジスタの制御電極が第１クロック信号端子に結合され、前記第１６トランジスタの第１電極が前記第２プルアップノードに結合される前記第１６トランジスタと、
   第１７トランジスタの制御電極が前記第１制御ノードに結合され、前記第１７トランジスタの第１電極が前記第１６トランジスタの第２電極に結合され、前記第１７トランジスタの第２電極が前記第２電圧端子に結合される前記第１７トランジスタと、
   第１８トランジスタの制御電極が前記表示入力信号端子に結合され、前記第１８トランジスタの第１電極が前記第２プルアップノードに結合され、前記第１８トランジスタの第２電極が前記第２電圧端子に結合される前記第１８トランジスタと、を備える、シフトレジスタ。
2. 前記ブランキング制御回路は第２トランジスタ及び第１コンデンサを備え、
   前記第２トランジスタの制御電極は前記第１制御ノードに結合され、前記第２トランジスタの第１電極は前記第１クロック信号端子に結合され、前記第２トランジスタの第２電極は前記第２制御ノードに結合され、
   前記第１コンデンサは前記第１制御ノードと前記第２制御ノードとの間に結合される請求項１に記載のシフトレジスタ。
3. 前記ブランキング入力回路は第１トランジスタを備え、
   前記第１トランジスタの制御電極は前記第２クロック信号端子に結合され、前記第１トランジスタの第１電極は前記ブランキング入力信号端子に結合され、前記第１トランジスタの第２電極は前記第１制御ノードに結合される請求項１に記載のシフトレジスタ。
4. 前記ブランキングプルダウン回路は第３トランジスタを備え、
   前記第３トランジスタの制御電極は前記第１クロック信号端子に結合され、前記第３トランジスタの第１電極は前記第２制御ノードに結合され、前記第３トランジスタの第２電極は前記プルダウンノードに結合される請求項１に記載のシフトレジスタ。
5. 前記シフトレジスタ回路は更にリセット回路を備え、
   前記リセット回路はブランキングリセット信号端子からの第１リセット信号に基づいて前記プルダウンノードをリセットし、及び表示リセット信号端子からの第２リセット信号に基づいて前記プルダウンノードをリセットするように構成される請求項１に記載のシフトレジスタ。
6. 前記リセット回路は第５トランジスタ及び第６トランジスタを備え、
   前記第５トランジスタの制御電極は前記ブランキングリセット信号端子に結合され、前記第５トランジスタの第１電極は前記プルダウンノードに結合され、前記第５トランジスタの第２電極は前記第２電圧端子に結合され、
   前記第６トランジスタの制御電極は前記表示リセット信号端子に結合され、前記第６トランジスタの第１電極は前記プルダウンノードに結合され、前記第６トランジスタの第２電極は前記第２電圧端子に結合される請求項５に記載のシフトレジスタ。
7. 前記出力回路は更に第２５トランジスタ及び第３コンデンサを備え、
   前記第２５トランジスタの制御電極は前記プルダウンノードに結合され、第５クロック信号を受信するように前記第２５トランジスタの第１電極は第５クロック信号端子に結合され、前記第２５トランジスタの第２電極は第２駆動信号出力端子に結合され、
   前記第３コンデンサは前記プルダウンノードと前記第２駆動信号出力端子との間に結合される請求項１に記載のシフトレジスタ。
8. 前記プルアップ回路は更に第２６トランジスタ及び第２７トランジスタを備え、
   前記第２６トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２６トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２６トランジスタの第２電極は前記第２電圧端子に結合され、
   前記第２７トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２７トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２７トランジスタの第２電極は前記第２電圧端子に結合される請求項７に記載のシフトレジスタ。
9. ゲート駆動回路であって、
   Ｎ個のカスケードされる請求項１～８のいずれか１項に記載のシフトレジスタの前記セット、第１サブクロック信号線及び第２サブクロック信号線を備え、
   第ｉ＋１番目のシフトレジスタの前記セットのブランキング入力信号端子は第ｉ番目のシフトレジスタの前記セットのシフト信号出力端子に結合され、
   各番目のシフトレジスタの前記セットの第１クロック信号端子は前記第１サブクロック信号線に結合され、
   各番目のシフトレジスタの前記セットの第２クロック信号端子は前記第２サブクロック信号線に結合されるゲート駆動回路。
10. 更にブランキングリセット信号線、第１サブクロック信号線及び第２サブクロック信号線を備え、
    第ｉ＋２番目のシフトレジスタの前記セットの表示入力信号端子は第ｉ番目のシフトレジスタの前記セットのシフト信号出力端子に結合され、
    各番目のシフトレジスタの前記セットのブランキングリセット信号端子は前記ブランキングリセット信号線に結合され、
    第ｉ番目のシフトレジスタの前記セットの表示リセット信号端子は第ｉ＋３番目のシフトレジスタの前記セットのシフト信号出力端子に結合される請求項９に記載のゲート駆動回路。
11. 更に第３サブクロック信号線、第４サブクロック信号線、第５サブクロック信号線及び第６サブクロック信号線を備え、
    第４ｉ－３番目のシフトレジスタの前記セットの第４クロック信号端子は前記第３サブクロック信号線に結合され、
    第４ｉ－２番目のシフトレジスタの前記セットの第４クロック信号端子は前記第４サブクロック信号線に結合され、
    第４ｉ－１番目のシフトレジスタの前記セットの第４クロック信号端子は前記第５サブクロック信号線に結合され、
    第４ｉ番目のシフトレジスタの前記セットの第４クロック信号端子は前記第６サブクロック信号線に結合される請求項９又は１０に記載のゲート駆動回路。
12. 更に第７サブクロック信号線、第８サブクロック信号線、第９サブクロック信号線及び第１０サブクロック信号線を備え、
    第４ｉ－３番目のシフトレジスタの前記セットの第５クロック信号端子は前記第７サブクロック信号線に結合され、
    第４ｉ－２番目のシフトレジスタの前記セットの第５クロック信号端子は前記第８サブクロック信号線に結合され、
    第４ｉ－１番目のシフトレジスタの前記セットの第５クロック信号端子は前記第９サブクロック信号線に結合され、
    第４ｉ番目のシフトレジスタの前記セットの第５クロック信号端子は前記第１０サブクロック信号線に結合される請求項９又は１０に記載のゲート駆動回路。
13. 請求項９～１２のいずれか１項に記載のゲート駆動回路を備える表示装置。
14. 請求項１～８のいずれか１項に記載のシフトレジスタの駆動方法であって、
    前記第１入力信号を前記第１制御ノードに提供し、前記第１制御ノードと前記第２制御ノードとの間の電圧差を保持することと、
    前記第１制御ノードの電圧に基づいて前記第１クロック信号を前記第２制御ノードに提供し、及び前記電圧差によって前記第１制御ノードの電圧を制御することと、
    前記第１クロック信号に基づいて前記第２制御ノードの電圧を前記プルダウンノードに提供することと、
    前記プルダウンノードの電圧に基づいて前記シフト信号及び前記第１駆動信号を出力することと、を含むシフトレジスタの駆動方法。

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