JP2022503354A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 Download PDF

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Abstract

Figure 2022503354000001
本開示の実施例はシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法を提供する。シフトレジスタユニットはブランク入力回路、表示入力回路、出力回路及び第１制御回路を備える。ブランク入力回路がブランク入力信号をプルアップ制御ノードに提供し、ブランクプルアップ信号をプルアップノードに提供する。表示入力回路が表示入力信号に応答して、表示プルアップ信号をプルアップノードに提供する。出力回路がプルアップノードの電圧の制御下で、出力信号をシフト信号出力端子及び画素信号出力端子に出力する。第１制御回路が表示入力信号に応答して、シフト信号出力端子を画素信号出力端子に結合する。

Description

［関連出願の相互参照］
本願は、２０１８年１０月２５日に提出した中国特許出願第２０１８１１２４６４３１．０号の優先権を主張し、ここで、上記中国特許出願に開示されている全内容が本願の一部として援用される。
［技術分野］
本開示は表示技術分野に関し、具体的に、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。
表示技術の発展に伴い、従来の液晶表示（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置に比べて、新世代の有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置は製造コストがより低く、反応速度がより速く、コントラストがより高く、視野角がより広く、動作温度範囲がより広く、バックライトユニットを必要とせず、色が鮮やかで軽くて薄いという利点を有し、従って、ＯＬＥＤ表示技術は現在発展速度が最も速い表示技術となる。
ＯＬＥＤパネルのプロセス的な集積度を向上しコストを低減するために、一般的にゲートドライバオンアレイ（ＧＯＡ、Ｇａｔｅ Ｄｒｉｖｅｒｏｎ Ａｒｒａｙ）技術で薄膜トランジスタ（ＴＦＴ）のゲート駆動回路を表示パネルのアレイ基板に集積することにより、表示パネルに対する走査駆動を実現する。このようなＧＯＡ技術でアレイ基板に集積されるゲート駆動回路がＧＯＡユニット又はシフトレジスタユニットとも称される。ＧＯＡ回路を用いる表示装置は駆動回路に関連付けられる部分を除去したため、材料コスト及び製造プロセスの２つの面でコストを低減することができる。
本開示の実施例はシフトレジスタ及びその駆動方法、ゲート駆動回路及びその駆動方法、並びに表示装置を提供する。
本開示の第１態様では、シフトレジスタユニットを提供する。シフトレジスタユニットはブランク入力回路、表示入力回路、出力回路及び第１制御回路を備える。ブランク入力回路はブランク入力信号をプルアップ制御ノードに提供し、ブランクプルアップ信号をプルアップノードに提供するように構成される。表示入力回路は表示入力信号に基づいて表示プルアップ信号をプルアップノードに提供するように構成される。出力回路はプルアップノードの電圧の制御下で出力信号をシフト信号出力端子及び画素信号出力端子に提供するように構成される。第１制御回路は表示入力信号に基づいてシフト信号出力端子を画素信号出力端子に結合するように構成される。
本開示の実施例では、第１制御回路は第１トランジスタを備える。表示入力信号を受信するように第１トランジスタの制御電極が表示入力信号端子に結合され、第１トランジスタの第１電極がシフト信号出力端子に結合され、第１トランジスタの第２電極が画素信号出力端子に結合される。
本開示の実施例では、シフトレジスタユニットは更に第２制御回路を備える。第２制御回路は、第１クロック信号の制御下で、シフト信号出力端子を画素信号出力端子に結合するように構成される。
本開示の実施例では、第２制御回路は第２トランジスタを備える。第１クロック信号を受信するように第２トランジスタの制御電極が第１クロック信号端子に結合され、第２トランジスタの第１電極がシフト信号出力端子に結合され、第２トランジスタの第２電極が画素信号出力端子に結合される。
本開示の実施例では、ブランク入力回路は充電サブ回路、記憶サブ回路及びアイソレータサブ回路を備える。充電サブ回路は、第２クロック信号に基づいて、ブランク入力信号をプルアップ制御ノードに提供するように構成される。記憶サブ回路は、充電サブ回路が提供するブランク入力信号を記憶するように構成される。アイソレータサブ回路は、プルアップ制御ノードの電圧及び第１クロック信号の制御下で、ブランクプルアップ信号をプルアップノードに提供するように構成される。
本開示の実施例では、充電サブ回路は第３トランジスタを備え、第２クロック信号を受信するように第３トランジスタの制御電極が第２クロック信号端子に結合され、ブランク入力信号を受信するように第３トランジスタの第１電極がブランク入力信号端子に結合され、第３トランジスタの第２電極がプルアップ制御ノードに結合される。記憶サブ回路は第１キャパシタを備え、第１キャパシタの第１電極がプルアップ制御ノードに結合され、第１電圧を受信するように第１キャパシタの第２電極が第１電圧端子に結合される。アイソレータサブ回路は第４トランジスタ及び第５トランジスタを備え、第４トランジスタの制御電極がプルアップ制御ノードに結合され、第３クロック信号をブランクプルアップ信号として受信するように第４トランジスタの第１電極が第３クロック信号端子に結合され、第４トランジスタの第２電極が第５トランジスタの第１電極に結合され、第１クロック信号を受信するように第５トランジスタの制御電極が第１クロック信号端子に結合され、第５トランジスタの第２電極がプルアップノードに結合される。
本開示の実施例では、表示入力回路は第６トランジスタを備える。表示入力信号を受信するように第６トランジスタの制御電極が表示入力信号端子に結合され、第２電圧を表示プルアップ信号として受信するように第６トランジスタの第１電極が第２電圧端子に結合され、第６トランジスタの第２電極がプルアップノードに結合される。
本開示の実施例では、出力回路は第７トランジスタ、第８トランジスタ及び第２キャパシタを備える。第７トランジスタの制御電極がプルアップノードに結合され、第４クロック信号を出力信号として受信するように第７トランジスタの第１電極が第４クロック信号端子に結合され、第７トランジスタの第２電極がシフト信号出力端子に結合される。第８トランジスタの制御電極がプルアップノードに結合され、第４クロック信号を出力信号として受信するように第８トランジスタの第１電極が第４クロック信号端子に結合され、第８トランジスタの第２電極が画素信号出力端子に結合される。第２キャパシタの第１電極がプルアップノードに結合され、第２キャパシタの第２電極が第７トランジスタの第２電極に結合される。
本開示の実施例では、シフトレジスタユニットは更にプルダウン回路、第１プルダウン制御回路、第２プルダウン制御回路及びリセット回路を備える。プルダウン回路は、プルダウンノードの電圧の制御下でプルアップノード、シフト信号出力端子及び画素信号出力端子に対して騒音低減を行うように構成される。第１プルダウン制御回路は、プルアップノードの電圧の制御下でプルダウンノードの電圧を制御するように構成される。第２プルダウン制御回路は、ブランクプルダウン制御信号及び表示プルダウン制御信号の制御下で、プルダウンノードの電圧を制御するように構成される。リセット回路は、ブランクリセット信号及び表示リセット信号の制御下で、プルアップノードをリセットするように構成される。
本開示の実施例では、プルダウン回路は第９トランジスタ、第１０トランジスタ及び第１１トランジスタを備える。第９トランジスタの制御電極がプルダウンノードに結合され、第９トランジスタの第１電極がプルアップノードに結合され、第１電圧を受信するように第９トランジスタの第２電極が第１電圧端子に結合される。第１０トランジスタの制御電極がプルダウンノードに結合され、第１０トランジスタの第１電極がシフト信号出力端子に結合され、第１電圧を受信するように第１０トランジスタの第２電極が第１電圧端子に結合される。第１１トランジスタの制御電極がプルダウンノードに結合され、第１１トランジスタの第１電極が画素信号出力端子に結合され、第３電圧を受信するように第１１トランジスタの第２電極が第３電圧端子に結合される。
本開示の実施例では、第１プルダウン制御回路は第１２トランジスタ、第１３トランジスタ及び第１４トランジスタを備える。第４電圧を受信するように第１２トランジスタの制御電極と第１電極が第４電圧端子に結合され、第１２トランジスタの第２電極がプルダウンノードに結合される。第５電圧を受信するように第１３トランジスタの制御電極と第１電極が第５電圧端子に結合され、第１３トランジスタの第２電極がプルダウンノードに結合される。第１４トランジスタの制御電極がプルアップノードに結合され、第１４トランジスタの第１電極がプルダウンノードに結合され、第１電圧を受信するように第１４トランジスタの第２電極が第１電圧端子に結合される。
本開示の実施例では、第２プルダウン制御回路は第１５トランジスタ及び第１６トランジスタを備える。第１クロック信号をブランクプルダウン制御信号として受信するように第１５トランジスタの制御電極が第１クロック信号端子に結合され、第１５トランジスタの第１電極がプルダウンノードに結合され、第１電圧を受信するように第１５トランジスタの第２電極が第１電圧端子に結合される。表示入力信号を表示プルダウン制御信号として受信するように第１６トランジスタの制御電極が表示入力信号端子に結合され、第１６トランジスタの第１電極がプルダウンノードに結合され、第１電圧を受信するように第１６トランジスタの第２電極が第１電圧端子に結合される。
本開示の実施例では、リセット回路は第１７トランジスタ及び第１８トランジスタを備える。第２クロック信号をブランクリセット信号として受信するように第１７トランジスタの制御電極が第２クロック信号端子に結合され、第１７トランジスタの第１電極がプルアップノードに結合され、第１電圧を受信するように第１７トランジスタの第２電極が第１電圧端子に結合される。表示リセット信号を受信するように第１８トランジスタの制御電極が表示リセット信号端子に結合され、第１８トランジスタの第１電極がプルアップノードに結合され、第１電圧を受信するように第１８トランジスタの第２電極が第１電圧端子に結合される。
本開示の実施例では、シフトレジスタユニットは更に負荷キャパシタ及び負荷抵抗を備える。負荷キャパシタの一端が画素信号出力端子に結合され、他端が接地される。負荷抵抗の一端が画素信号出力端子に結合され、他端が接地される。
本開示の第２態様では、ゲート駆動回路を提供する。ゲート駆動回路はカスケード接続される本開示の第１態様に係るシフトレジスタユニットを複数備える。第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋１レベルのシフトレジスタユニットにブランク入力信号を提供する。第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋２レベルのシフトレジスタユニットに表示入力信号を提供する。ｎが０より大きな整数である。
本開示の実施例では、ゲート駆動回路は更に第１サブクロック信号線、第２サブクロック信号線、第３サブクロック信号線及び第４サブクロック信号線を備える。第１サブクロック信号線が第４ｎ－３レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、第２サブクロック信号線が第４ｎ－２レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、第３サブクロック信号線が第４ｎ－１レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、第４サブクロック信号線が第４ｎレベルのシフトレジスタユニットに第４クロック信号を出力信号として提供する。
本開示の実施例では、ゲート駆動回路は更に第５サブクロック信号線、第６サブクロック信号線及び第７サブクロック信号線を備える。第５サブクロック信号線が第２ｎ－１レベルのシフトレジスタユニットに第２クロック信号を提供し、第２ｎレベルのシフトレジスタユニットに第３クロック信号をブランクプルアップ信号として提供する。第６サブクロック信号線が第２ｎ－１レベルのシフトレジスタユニットに第３クロック信号をブランクプルアップ信号として提供し、第２ｎレベルのシフトレジスタユニットに第２クロック信号を提供する。第７サブクロック信号線が各レベルのシフトレジスタユニットに第１クロック信号を提供する。
本開示の実施例では、第ｎ＋３レベルのシフトレジスタユニットのシフト信号出力端子が第ｎレベルのシフトレジスタユニットに表示リセット信号を提供する。
本開示の第３態様では、表示装置を提供する。表示装置は本開示の第２態様に係るゲート駆動回路を備える。
本開示の第４態様では、本開示の第１態様に係るシフトレジスタユニットの駆動方法を提供する。方法は、ブランク入力回路がブランク入力信号をプルアップ制御ノードに提供することと、表示入力回路が表示入力信号に応答して表示プルアップ信号をプルアップノードに提供し、表示入力信号の制御下で、第１制御回路がシフト信号出力端子を画素信号出力端子に結合することと、出力回路がプルアップノードの電圧の制御下で、表示出力信号を出力することと、ブランク入力回路がプルアップ制御ノードの電圧及び第１クロック信号の制御下で、ブランクプルアップ信号をプルアップノードに提供することと、出力回路がプルアップノードの電圧の制御下で、ブランク出力信号を出力することと、を含む。
本開示の実施例では、方法は、更に、第２制御回路が第１クロック信号の制御下で、シフト信号出力端子を画素信号出力端子に結合することを含む。
本開示の技術案をより明確に説明するために、以下に実施例の図面を簡単に説明する。理解されるように、以下に説明される図面は単に本開示の実施例の一例であり、本開示を制限するためのものではない。
本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。 本開示の実施例に係るブランク入力回路の例示的なブロック図である。 本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。 本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。 本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。 本開示の実施例に係るシフトレジスタユニットの例示的な回路図である。 本開示の実施例に係るシフトレジスタユニットの例示的な回路図である。 本開示の実施例に係るゲート駆動回路の模式図である。 本開示の実施例に係るゲート駆動回路の動作過程における各信号のタイミングチャートである。 本開示の実施例に係るシフトレジスタユニットの駆動方法のフローチャートである。
本開示の実施例の技術案及び利点をより明確にするために、以下に本開示の実施例の図面を参照しながら本開示の実施例の技術案を明確且つ完全に説明する。明らかに、説明される実施例は本開示の実施例の一部であり、実施例のすべてではない。説明される本開示の実施例に基づき、当業者が進歩性のある労働を必要とせずに得られる他の実施例は、いずれも本開示の保護範囲に属する。
特に定義しない限り、本開示に使用される技術用語又は科学用語は本開示の属する分野で当業者が理解する一般的な意味を有すべきである。本開示に使用される「第１」、「第２」及び類似の用語はいかなる順序、数又は重要性を示すことなく、異なる構成部分を区分するためのものである。同様に、「１つ」、「一」又は「該」等の類似の用語は数を制限するためのものではなく、少なくとも１つあることを示す。「包括」又は「包含」等の類似の用語は該用語の前に出現した素子又はオブジェクトが該用語の後で挙げられた素子又はオブジェクト及びその等価物を含むが、他の素子又はオブジェクトを排除しないことを意味する。「接続」又は「結合」等の類似の用語は物理的又は機械的接続に限らず、直接接続又は間接接続にかかわらず電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は相対位置関係を示すことに用いられ、被説明対象の絶対位置が変化した後、該相対位置関係も対応して変化する可能性がある。
表示分野、特に有機発光ダイオードＯＬＥＤ表示技術では、ゲート駆動回路が一般的に集積回路ＩＣに集積される。集積回路ＩＣの設計において、チップの面積がチップコストに影響する主な要素である。一般的に、ゲート駆動回路は検出回路、表示回路及びそれらの複合パルスを出力する接続回路（又は、ゲート回路）を備える。このような回路は構造が極めて複雑であるため、高解像度・狭額縁の要件を満たすことが困難である。
ＯＬＥＤ表示パネルのサブ画素ユニットを補償するとき、サブ画素ユニットに画素補償回路を設置することにより内部補償を行う以外に、更にセンストランジスタを設置することにより外部補償を行ってもよい。外部補償を行うとき、シフトレジスタユニットからなるゲート駆動回路はそれぞれ走査トランジスタ及びセンストランジスタのための駆動信号を表示パネルのサブ画素ユニットに提供する必要がある。例えば、１フレームの表示期間（Ｄｉｓｐｌａｙ）で走査トランジスタのための走査駆動信号を提供し、１フレームのブランク期間（Ｂｌａｎｋ）でセンストランジスタのためのセンス駆動信号を提供する。
本開示の実施例では、「１フレーム」、「各フレーム」又は「あるフレーム」は順に行われる表示期間及びブランク期間を含む。例えば、表示期間で、ゲート駆動回路が表示出力信号を出力し、第１行から最後の行までの走査を行うように該表示出力信号が表示パネルにおける走査トランジスタを駆動することに用いられてもよい。ブランク期間で、ゲート駆動回路がブランク出力信号を出力し、該行のサブ画素ユニットの外部補償を完了するように、該ブランク出力信号が表示パネルのある行のサブ画素ユニットにおけるセンストランジスタを駆動することに用いられてもよい。
高い周波数でゲート駆動回路を駆動するとき、データ書き込み時間が短いため、複数の出力波形を重複させるようにゲート線を予め充電することができ、それによりデータ書き込み時間を延長する。ところが、高レベル書き込み段階において、ゲート駆動回路における各シフトレジスタユニットの出力端子に結合による騒音が生じやすい。
本開示の実施例はシフトレジスタユニット及びその駆動方法、ゲート駆動回路及びその駆動方法、並びに表示装置を提供する。以下、図面を参照しながら本開示の実施例及びその例を詳しく説明する。
図１は本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。図１に示すように、シフトレジスタユニット１０はブランク入力回路１００、表示入力回路２００、出力回路３００及び第１制御回路４００を備えてもよい。
プルアップ制御ノードＨの電圧を制御するよう、ブランク入力回路１００はブランク入力信号をプルアップ制御ノードＨ（図１に図示せず、図２参照、以下に詳しく説明する）に提供することができる。プルアップノードＱの電圧を制御するよう、ブランク入力回路１００は更にブランクプルアップ信号をプルアップノードＱに提供することができる。
いくつかの実施例では、ブランク入力回路１００はブランク入力信号を受信するようにブランク入力信号端子ＳＴＵ１に結合され、第１クロック信号を受信するように第１クロック信号端子ＣＬＫＡに結合され、第２クロック信号を受信するように第２クロック信号端子ＣＬＫＢに結合され、第３クロック信号を受信するように第３クロック信号端子ＣＬＫＣに結合されてもよい。第３クロック信号がブランクプルアップ信号とされてもよい。
例えば、ブランク入力回路１００は第２クロック信号の制御下でブランク入力信号をプルアップ制御ノードＨに提供することができる。ブランク入力回路１００は更にプルアップ制御ノードＨの電圧及び第１クロック信号の制御下でブランクプルアップ信号をプルアップノードＱに提供することができる。
例示的な実施例では、ブランク入力回路１００は１フレームの表示期間でブランク入力信号を受信してブランク入力信号を記憶し、このフレームのブランク期間でブランク入力信号に基づいてプルアップノードＱにブランクプルアップ信号を提供することができる。また、ブランク入力回路１００は更に１フレームのブランク期間でブランク入力信号を受信してブランク入力信号を記憶し、次のフレームのブランク期間でブランク入力信号に基づいてプルアップノードＱにブランクプルアップ信号を提供することができる。
図２は本開示の実施例に係るブランク入力回路の例示的なブロック図である。図２に示すように、ブランク入力回路１００は充電サブ回路１１０、記憶サブ回路１２０及びアイソレータサブ回路１３０を備えてもよい。
プルアップ制御ノードＨの電圧を制御するよう、充電サブ回路１１０は第２クロック信号の制御下でブランク入力信号をプルアップ制御ノードＨに提供することができる。例えば、充電サブ回路１１０は第２クロック信号を受信するように第２クロック信号端子ＣＬＫＢに結合され、ブランク入力信号を受信するようにブランク入力信号端子ＳＴＵ１に結合されてもよい。
記憶サブ回路１２０は充電サブ回路が提供するブランク入力信号を記憶することができる。例えば、記憶サブ回路１２０はプルアップ制御ノードＨに結合され、第１電圧を受信するように第１電圧端子ＶＧＬ１（図示せず）に結合されてもよい。実施例では、１フレームの表示期間で、記憶サブ回路１２０はプルアップ制御ノードＨを高電位に充電することができる。これにより、プルアップ制御ノードＨの高レベルが該フレームのブランク期間まで保持されるようにする。
本開示の実施例では、第１電圧端子ＶＧＬ１は直流・低レベル信号を提供することができ、すなわち第１電圧が低レベルである。
プルアップノードＱの電圧を制御するよう、アイソレータサブ回路１３０はプルアップ制御ノードＨの電圧及び第１クロック信号の制御下で、ブランクプルアップ信号をプルアップノードＱに提供することができる。例えば、アイソレータサブ回路１３０は、第１クロック信号を受信するように第１クロック信号端子ＣＬＫＡに結合され、第３クロック信号をブランクプルアップ信号として受信するように第３クロック信号端子ＣＬＫＣに結合されてもよい。
アイソレータサブ回路１３０がプルアップノードＱとプルアップ制御ノードＨとの間に設置されるため、プルアップノードＱとプルアップ制御ノードＨとが互いに影響することを防止することができる。実施例では、例えば、ブランク期間で、アイソレータサブ回路１３０は、第１クロック信号の制御下でプルアップノードＱと第３クロック信号端子ＣＬＫＣとの接続を切断することができる。その間に、高レベルのブランクプルアップ信号がプルアップノードＱの電圧に影響しない。
図１に示すように、表示入力回路２００は、表示入力信号の制御下で表示プルアップ信号をプルアップノードＱに提供することができる。例えば、表示入力回路２００は表示入力信号を受信するように表示入力信号端子ＳＴＵ２に結合され、第２電圧を表示プルアップ信号として受信するように第２電圧端子ＶＤＤに結合されてもよい。
本開示の実施例では、第２電圧端子ＶＤＤは直流・高レベル信号を提供することができ、すなわち第２電圧が高レベルである。
出力回路３００は、プルアップノードＱの電圧の制御下で出力信号をシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに提供することができる。例えば、第４クロック信号を出力信号として受信するように出力回路３００が第４クロック信号端子ＣＬＫＤに結合されてもよい。
実施例では、出力信号は表示出力信号及びブランク出力信号を含んでもよく、１フレームの表示期間で、出力回路３００は、プルアップノードＱの電圧の制御下で、表示出力信号をシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに出力することができる。シフト信号出力端子ＣＲから出力された表示出力信号は上下レベルのシフトレジスタユニットの走査シフトに使用されてもよい。画素信号出力端子ＯＵＴから出力された表示出力信号は表示パネルのサブ画素ユニットを駆動して走査表示を行うことに用いられてもよい。１フレームのブランク期間で、出力回路３００はプルアップノードＱの電圧の制御下で、ブランク出力信号をシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに出力することができる。シフト信号出力端子ＣＲから出力されたブランク出力信号は、次のレベルのシフトレジスタユニットのブランク入力信号に使用されてもよい（以下に詳しく説明する）。画素信号出力端子ＯＵＴから出力されたブランク出力信号は、表示パネルのサブ画素ユニットにおけるトランジスタを制御することに用いられてもよい。
なお、第１制御回路４００は、表示入力信号の制御下でシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができる。例えば、表示入力信号を受信するように第１制御回路４００が表示入力信号端子ＳＴＵ２に結合されてもよい。実施例では、第１制御回路４００は、表示入力信号の制御下でシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することにより、画素信号出力端子ＯＵＴ側の負荷キャパシタ及び負荷抵抗（図示せず）によって、シフト信号出力端子ＣＲに対して電圧安定化を行うことができる。負荷キャパシタは、独立して設置されたキャパシタであってもよく、画素信号出力端子ＯＵＴに結合される回路における寄生キャパシタであってもよい。負荷抵抗は、独立して設置された抵抗であってもよく、画素信号出力端子ＯＵＴに結合される回路における寄生抵抗であってもよい。表示段階において、プルアップノードＱに高電圧を書き込むとき、シフト信号出力端子ＣＲが画素信号出力端子ＯＵＴに結合される負荷キャパシタ及び負荷抵抗に結合され、これにより、負荷キャパシタ及び負荷抵抗のフィルタリング作用によって、シフト信号出力端子ＣＲでの信号の騒音を低減する。この方式を用いることにより、高電圧書き込み過程におけるシフト信号出力端子ＣＲの騒音を効果的に低減することができる。
本開示の実施例に係るシフトレジスタユニット１０によれば、異なる期間でブランク入力回路１００及び表示入力回路２００によってそれぞれプルアップノードＱの電圧を制御することができ、表示出力信号及びブランク出力信号の両方の出力を実現するよう、ブランク入力回路１００と表示入力回路２００とが同じ出力回路３００を共有する。また、高電圧書き込み過程におけるシフト信号出力端子ＣＲに生じた騒音を低減するよう、第１制御回路４００は出力回路３００のシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合するように制御することができる。
図３は本開示の実施例に係るシフトレジスタユニットの例示的なブロック図である。図３に示すように、シフトレジスタユニット１５はブランク入力回路１００、表示入力回路２００、出力回路３００、第１制御回路４００、プルダウン回路５００、第１プルダウン制御回路６００、第２プルダウン制御回路７００及びリセット回路８００を備えてもよい。ブランク入力回路１００、表示入力回路２００、出力回路３００、第１制御回路４００は既に以上に詳しく説明されたため、ここで詳細な説明は省略する。
実施例では、プルダウン回路５００はプルダウンノードＱＢの電圧の制御下でプルアップノードＱ、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに対して騒音低減を行うことができる。例えば、プルダウン回路５００は第１電圧を受信するように第１電圧端子ＶＧＬ１に結合され、第３電圧を受信するように第３電圧端子ＶＧＬ２に結合されてもよい。実施例では、プルダウン回路５００はプルダウンノードＱＢの電圧の制御下で、第１電圧端子ＶＧＬ１の第１電圧によってプルアップノードＱ及びシフト信号出力端子ＣＲの電圧を制御し、第３電圧端子ＶＧＬ２によって画素信号出力端子ＯＵＴの電圧を制御することができる。これにより、プルダウン回路５００はプルアップノードＱ、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴの騒音を低減することができる。
本開示の実施例では、第３電圧端子ＶＧＬ２は直流・低レベル信号を提供することができ、すなわち第３電圧が低レベルである。
第１プルダウン制御回路６００は、プルアップノードＱの電圧の制御下でプルダウンノードＱＢの電圧を制御することができる。例えば、第１プルダウン制御回路６００は、第１電圧を受信するように第１電圧端子ＶＧＬ１に結合され、第４電圧を受信するように第４電圧端子ＶＤＤ＿Ａに結合されてもよい。実施例では、プルアップノードＱが高レベルにある場合、第１プルダウン制御回路６００は、第１電圧（例えば、低レベル）によってプルダウンノードＱＢの電圧を低レベルにプルダウンすることができる。プルアップノードＱの電圧が低レベルにある場合、プルダウンノードＱＢを高レベルにプルアップするよう、第１プルダウン制御回路６００は第４電圧（例えば、高レベル）を利用してプルダウンノードＱＢを充電することができる。
他の例では、第５電圧（例えば、高レベル）を受信するように第１プルダウン制御回路６００は更に第５電圧端子ＶＤＤ＿Ｂに結合されてもよい。例えば、第４電圧端子ＶＤＤ＿Ａ及び第５電圧端子ＶＤＤ＿Ｂは、高レベルを交互に提供し、すなわち第４電圧端子ＶＤＤ＿Ａが高レベルを提供する場合、第５電圧端子ＶＤＤ＿Ｂが低レベルを提供し、第４電圧端子ＶＤＤ＿Ａが低レベルを提供する場合、第５電圧端子ＶＤＤ＿Ｂが高レベルを提供するように構成されてもよい。実施例では、プルアップノードＱの電圧が低レベルにある場合、プルダウンノードＱＢを高レベルにプルアップするよう、第１プルダウン制御回路６００は第４電圧又は第５電圧を利用してプルダウンノードＱＢを充電することができる。
第２プルダウン制御回路７００は、ブランクプルダウン制御信号の制御下でプルダウンノードＱＢの電圧を制御することができる。例えば、第２プルダウン制御回路７００は、第１クロック信号をブランクプルダウン制御信号として受信するように第１クロック信号端子ＣＬＫＡに結合され、第１電圧を受信するように第１電圧端子ＶＧＬ１に結合されてもよい。実施例では、１フレームのブランク期間で、第２プルダウン制御回路７００は第１クロック信号に応答してオンにされることができ、それにより第１電圧端子ＶＧＬ１によって、プルダウンノードＱＢを低レベルにプルダウンすることができる。このような方式を用いることにより、ブランク期間で、プルダウンノードＱＢのプルアップノードＱへの影響を低減して、ブランク入力回路１００のプルアップノードＱへの充電を十分に行うことができる。なお、本開示の実施例では、ブランクプルダウン制御信号を受信するように第２プルダウン制御回路７００が更に他の信号端子に結合されてもよく、本開示は制限しない。
また、第２プルダウン制御回路７００は更に表示プルダウン制御信号の制御下で、プルダウンノードＱＢの電圧を制御することができる。例えば、第２プルダウン制御回路７００は、表示入力信号を表示プルダウン制御信号として受信するように表示入力信号端子ＳＴＵ２に接続され、第１電圧を受信するように第１電圧端子ＶＧＬ１に結合されてもよい。実施例では、１フレームの表示期間で、表示入力信号を表示入力回路２００に提供してプルアップノードＱを充電するとともに、該表示入力信号を第２プルダウン制御回路７００に提供し、それにより第１電圧端子ＶＧＬ１によってプルダウンノードＱＢを低レベルにプルダウンすることができる。このような方式を用いることにより、表示期間で、プルダウンノードＱＢのプルアップノードＱへの影響を低減して、表示入力回路２００のプルアップノードＱへの充電を十分に行うことができる。なお、本開示の実施例では、表示プルダウン制御信号を受信するように第２プルダウン制御回路７００が更に他の信号端子に結合されてもよく、本開示は制限しない。
一方、リセット回路８００は、ブランクリセット信号の制御下でプルアップノードＱをリセットすることができる。例えば、リセット回路８００は、第２クロック信号をブランクリセット信号として受信するように第２クロック信号端子ＣＬＫＢに結合され、第１電圧を受信するように第１電圧端子ＶＧＬ１に結合されてもよい。なお、本開示の実施例では、ブランクリセット信号を受信するようにリセット回路８００が更に他の信号端子に結合されてもよく、本開示は制限しない。
なお、リセット回路８００は更に表示リセット信号の制御下でプルアップノードＱをリセットすることができる。例えば、リセット回路８００は表示リセット信号を受信するように表示リセット信号端子ＳＴＤに結合され、第１電圧を受信するように第１電圧端子ＶＧＬ１に結合されてもよい。
当業者であれば理解されるように、図３におけるシフトレジスタユニット１０にはプルダウン回路５００、第１プルダウン制御回路６００、第２プルダウン制御回路７００及びリセット回路８００を示すが、上記例は本開示の保護範囲を制限するためのものではない。実際の応用では、当業者が状況に応じて上記各回路のうちの１つ又は複数を使用し又は使用しないことができ、上記各回路の様々な組み合わせ・変形はいずれも本開示の原理から逸脱することがなく、ここで詳細な説明は省略する。
図４は本開示の他の実施例に係るシフトレジスタユニットの例示的なブロック図である。図４に示すように、シフトレジスタユニット２０はブランク入力回路１００、表示入力回路２００、出力回路３００、第１制御回路４００及び第２制御回路４２０を備えてもよい。以上は既にブランク入力回路１００、表示入力回路２００、出力回路３００及び第１制御回路４００を説明したため、ここで詳細な説明は省略する。
第２制御回路４２０は、第１クロック信号の制御下でシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができる。例えば、第１クロック信号を受信するように第２制御回路４２０が第１クロック信号端子ＣＬＫＡに結合されてもよい。実施例では、第２制御回路４２０は、第１クロック信号の制御下でシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができ、これにより、画素信号出力端子ＯＵＴ側の負荷キャパシタ及び負荷抵抗（図示せず）によって、シフト信号出力端子ＣＲに対して電圧安定化を行う。実施例では、例えば、ブランク期間で、アイソレータサブ回路１３０は、第１クロック信号に基づいてプルアップノードＱと第３クロック信号端子ＣＬＫＣとの接続を制御することができる。これにより、第１クロック信号に基づいてプルアップノードＱと第３クロック信号端子ＣＬＫＣとの接続を制御する過程において、ブランクプルアップ信号がプルアップノードＱに対して高電圧書き込みを行うとき、負荷キャパシタ及び負荷抵抗によってシフト信号出力端子ＣＲでの電圧による騒音を処理することができる。この方式を用いることにより、高電圧書き込み過程におけるシフト信号出力端子ＣＲの騒音を効果的に低減することができる。
それに対応して、図５は本開示の実施例に係るシフトレジスタユニットの例示的な回路図である。図５に示すように、シフトレジスタ２５はブランク入力回路１００、表示入力回路２００、出力回路３００、第１制御回路４００、第２制御回路４２０、プルダウン回路５００、第１プルダウン制御回路６００、第２プルダウン制御回路７００及びリセット回路８００を備えてもよい。各回路はいずれも以上に詳しく説明されたため、ここで詳細な説明は省略する。
本開示の実施例では、シフトレジスタユニットは更に負荷キャパシタ及び負荷抵抗（図示せず）を備えてもよい。負荷キャパシタの一端が画素信号出力端子に結合され、他端が接地される。負荷抵抗の一端が画素信号出力端子に結合され、他端が接地される。以上のように、負荷キャパシタは独立して設置されたキャパシタであってもよく、画素信号出力端子ＯＵＴに結合される回路における寄生キャパシタであってもよい。負荷抵抗は独立して設置された抵抗であってもよく、画素信号出力端子ＯＵＴに結合される回路における寄生抵抗であってもよい。
以下、例示的な回路構造によって本開示に係るシフトレジスタユニットを説明する。
図６は本開示の実施例に係るシフトレジスタユニットの例示的な回路図である。シフトレジスタユニットは例えば図３に示されるシフトレジスタユニット１５である。図６に示すように、シフトレジスタユニットは第１トランジスタＭ１～第１７トランジスタＭ１７、第１キャパシタＣ１及び第２キャパシタＣ２、並びに負荷キャパシタＣＬ及び負荷抵抗ＲＬを備えてもよい。
なお、本開示の実施例に使用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は他の同じ特性のスイッチデバイスであってもよい。本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース、ドレインは構造的に対称なものであってもよく、従って、そのソース、ドレインは構造的に区別しないものであってもよい。本開示の実施例では、トランジスタのゲートを除く二極を区分するために、その一方が第１電極であるが、他方が第２電極であると直接説明される。トランジスタのゲートが制御電極と称されてもよい。また、トランジスタの特性によって区分すれば、トランジスタをＮ型及びＰ型トランジスタに分けてもよい。トランジスタがＰ型トランジスタである場合、オン電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）である。トランジスタがＮ型トランジスタである場合、オン電圧が高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧が低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。
なお、本開示の実施例に係るシフトレジスタユニット１０に使用されるトランジスタはいずれもＮ型トランジスタ（例えば、ＮＭＯＳトランジスタ）を例として説明する。本開示の実施例はこれに限らず、例えばシフトレジスタユニット１０のうちの少なくとも一部のトランジスタがＰ型トランジスタ（例えば、ＰＭＯＳトランジスタ）を用いてもよい。
図６に示すように、ブランク入力回路１００の充電サブ回路１１０は第３トランジスタＭ３を備えてもよい。第２クロック信号を受信するように第３トランジスタＭ３のゲートが第２クロック信号端子ＣＬＫＢに結合され、ブランク入力信号を受信するように第３トランジスタＭ３の第１電極がブランク入力信号端子ＳＴＵ１に結合され、第３トランジスタＭ３の第２電極がプルアップ制御ノードＨに結合される。実施例では、第２クロック信号が高レベルである場合、第３トランジスタＭ３がオンにされ、これにより、充電のために、ブランク入力信号をプルアップ制御ノードＨに提供することができる。
ブランク入力回路１００の記憶サブ回路１２０は第１キャパシタＣ１を備えてもよい。第１キャパシタＣ１の第１端子がプルアップ制御ノードＨに結合され、第１電圧を受信するように第１キャパシタＣ１の第２端子が第１電圧端子ＶＧＬ１に結合される。第１キャパシタＣ１を設置することにより、プルアップ制御ノードＨの電圧を保持することができる。実施例では、１フレームの表示期間で、第３トランジスタＭ３はプルアップ制御ノードＨを高レベルに充電することができ、第１キャパシタＣ１はプルアップ制御ノードＨの高レベルを該フレームのブランク期間まで保持することができる。
ブランク入力回路１００のアイソレータサブ回路１３０は第４トランジスタＭ４及び第５トランジスタＭ５を備えてもよい。第４トランジスタＭ４のゲートがプルアップ制御ノードＨに結合され、第３クロック信号をブランクプルアップ信号として受信するように第４トランジスタＭ４の第１電極が第３クロック信号端子ＣＬＫＣに結合され、第４トランジスタＭ４の第２電極が第５トランジスタＭ５の第１電極に結合される。第１クロック信号を受信するように第５トランジスタＭ５のゲートが第１クロック信号端子ＣＬＫＡに結合され、第５トランジスタＭ５の第２電極がプルアップノードＱに結合される。実施例では、１フレームのブランク期間で、第４トランジスタＭ４はプルアップ制御ノードＨの電圧の制御下でオンにされることができ、第１クロック信号が高レベルである場合、第５トランジスタＭ５がオンにされ、従って、第３クロック信号は、第４トランジスタＭ４及び第５トランジスタＭ５によってプルアップノードＱを充電することができる。
表示入力回路２００は第６トランジスタＭ６を備えてもよい。表示入力信号を受信するように第６トランジスタＭ６のゲートが表示入力信号端子ＳＴＵ２に結合され、第２電圧を表示プルアップ信号として受信するように第６トランジスタＭ６の第１電極が第２電圧端子ＶＤＤに結合され、第６トランジスタＭ６の第２電極がプルアップノードＱに結合される。実施例では、１フレームの表示期間で、第６トランジスタＭ６は表示入力信号の制御下でオンにされることができ、それにより第２電圧を利用してプルアップノードＱを充電する。
出力回路３００は第７トランジスタＭ７、第８トランジスタＭ８及び第２キャパシタを備えてもよい。第７トランジスタＭ７のゲートがプルアップノードＱに結合され、第４クロック信号を出力信号として受信するように第７トランジスタＭ７の第１電極が第４クロック信号端子ＣＬＫＤに結合され、第７トランジスタＭ７の第２電極がシフト信号出力端子ＣＲに結合される。第８トランジスタＭ８のゲートがプルアップノードＱに結合され、第４クロック信号を出力信号として受信するように第８トランジスタＭ８の第１電極が第４クロック信号端子ＣＬＫＤに結合され、第８トランジスタＭ８の第２電極が画素信号出力端子ＯＵＴに結合される。第２キャパシタＣ２の第１電極がプルアップノードＱに結合され、第２キャパシタＣ２の第２電極が第７トランジスタＭ７の第２電極に結合される。実施例では、プルアップノードＱの電圧が高レベルである場合、第７トランジスタＭ７及び第８トランジスタＭ８がオンにされ、それにより第４クロック信号を出力信号としてそれぞれシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに出力することができる。
第１制御回路４００は第１トランジスタＭ１を備えてもよい。表示入力信号を受信するように第１トランジスタＭ１のゲートが表示入力信号端子ＳＴＵ２に結合され、第１トランジスタＭ１の第１電極がシフト信号出力端子ＣＲに結合され、第１トランジスタＭ１の第２電極が画素信号出力端子ＯＵＴに結合される。
プルダウン回路５００は第９トランジスタＭ９、第１０トランジスタＭ１０及び第１１トランジスタＭ１１を備えてもよい。第９トランジスタＭ９のゲートがプルダウンノードＱＢに結合され、第９トランジスタＭ９の第１電極がプルアップノードＱに結合され、第１電圧を受信するように第９トランジスタＭ９の第２電極が第１電圧端子ＶＧＬ１に結合される。第１０トランジスタＭ１０のゲートがプルダウンノードＱＢに結合され、第１０トランジスタＭ１０の第１電極がシフト信号出力端子ＣＲに結合され、第１電圧を受信するように第１０トランジスタＭ１０の第２電極が第１電圧端子ＶＧＬ１に結合される。第１１トランジスタＭ１１のゲートがプルダウンノードＱＢに結合され、第１１トランジスタＭ１１の第１電極が画素信号出力端子ＯＵＴに結合され、第３電圧を受信するように第１１トランジスタＭ１１の第２電極が第３電圧端子ＶＧＬ２に結合される。
第１プルダウン制御回路６００は第１２トランジスタＭ１２、第１３トランジスタＭ１３及び第１４トランジスタＭ１４を備えてもよい。第４電圧を受信するように第１２トランジスタＭ１２のゲートと第１電極が第４電圧端子ＶＤＤ＿Ａに結合され、第１２トランジスタＭ１２の第２電極がプルダウンノードＱＢに結合される。第５電圧を受信するように第１３トランジスタＭ１３のゲートと第１電極が第５電圧端子ＶＤＤ＿Ｂに結合され、第１３トランジスタＭ１３の第２電極がプルダウンノードＱＢに結合される。第１４トランジスタＭ１４のゲートがプルアップノードＱに接続され、第１４トランジスタＭ１４の第１電極がプルダウンノードＱＢに結合され、第１電圧を受信するように第１４トランジスタＭ１４の第２電極が第１電圧端子ＶＧＬ１に結合される。
実施例では、第４電圧端子ＶＤＤ＿Ａ及び第５電圧端子ＶＤＤ＿Ｂは高レベルを交互に提供するように構成されてもよい。すなわち第４電圧端子ＶＤＤ＿Ａが高レベルを提供する場合、第５電圧端子ＶＤＤ＿Ｂが低レベルを提供し、第４電圧端子ＶＤＤ＿Ａが低レベルを提供する場合、第５電圧端子ＶＤＤ＿Ｂが高レベルを提供する。従って、第１２トランジスタＭ１２及び第１３トランジスタＭ１３のうちの１つのみのトランジスタがオン状態にある。このように、トランジスタが長期間オンにされることによる性能ドリフトを回避することができる。第１２トランジスタＭ１２がオンにされる場合、第４電圧はプルダウンノードＱＢを充電することができ、又は、第１３トランジスタＭ１３がオンにされる場合、第５電圧はプルダウンノードＱＢを充電することができ、それによりプルダウンノードＱＢの電圧を高レベルにプルアップする。プルアップノードＱの電圧が高レベルである場合、第１４トランジスタＭ１４がオンにされる。例えば、トランジスタの設計において、第１４トランジスタＭ１４及び第１２トランジスタＭ１２（又は、第１３トランジスタＭ１３）（例えば、それらの寸法比、閾値電圧等）は、Ｍ１４とＭ１２（Ｍ１３）とがいずれもオンにされる場合、プルダウンノードＱＢの電圧が低レベルにプルダウンされるように構成されてもよく、該低レベルによって第９トランジスタＭ９、第１０トランジスタＭ１０及び第１１トランジスタＭ１１をオフに保持することができる。
一方、プルダウンノードＱＢの電圧が高レベルである場合、プルダウン回路５００における第９トランジスタＭ９及び第１０トランジスタＭ１０がオンにされ、これにより、プルアップノードＱ及びシフト信号出力端子ＣＲの騒音を低減するよう、第１電圧端子ＶＧＬ１を利用してプルアップノードＱ及びシフト信号出力端子ＣＲをプルダウンすることができる。また、プルダウンノードＱＢの電圧が高レベルである場合、第１１トランジスタＭ１１もオンにされ、これにより、画素信号出力端子ＯＵＴの騒音を低減するよう、第３電圧端子ＶＧＬ２を利用して画素信号出力端子ＯＵＴをプルダウンすることができる。
一例では、第１電圧と第３電圧とが異なり、例えば第１電圧が－１０Ｖとして設定されるが、第３電圧が－６Ｖとして設定されてもよい。他の例では、第３電圧端子ＶＧＬ２を設置せずに、第１電圧を受信するように第１１トランジスタＭ１１の第２電極を第１電圧端子ＶＧＬ１に結合してもよく、本開示の実施例は制限しない。
図６に示すように、第２プルダウン制御回路７００は第１５トランジスタＭ１５及び第１６トランジスタＭ１６を備えてもよい。
第１クロック信号をブランクプルダウン制御信号として受信するように第１５トランジスタＭ１５のゲートが第１クロック信号端子ＣＬＫＡに結合され、第１５トランジスタＭ１５の第１電極がプルダウンノードＱＢに結合され、第１電圧を受信するように第１５トランジスタＭ１５の第２電極が第１電圧端子ＶＧＬ１に結合される。実施例では、第１クロック信号が高レベルである場合、第１５トランジスタＭ１５がオンにされ、それにより第１電圧端子ＶＧＬ１を利用してプルダウンノードＱＢをプルダウンすることができる。このような方式を用いることにより、１フレームのブランク期間で、プルダウンノードＱＢのプルアップノードＱへの影響を低減して、ブランク入力回路１００のプルアップノードＱへの充電を十分に行うことができる。
表示入力信号を表示プルダウン制御信号として受信するように第１６トランジスタＭ１６のゲートが表示入力信号端子ＳＴＵ２に結合され、第１６トランジスタＭ１６の第１電極がプルダウンノードＱＢに結合され、第１電圧を受信するように第１６トランジスタＭ１６の第２電極が第１電圧端子ＶＧＬ１に結合される。実施例では、表示入力信号が高レベルである場合、第１６トランジスタＭ１６がオンにされ、それにより第１電圧端子ＶＧＬ１を利用してプルダウンノードＱＢをプルダウンすることができる。このような方式を用いることにより、１フレームの表示期間で、プルダウンノードＱＢのプルアップノードＱへの影響を低減して、表示入力回路２００のプルアップノードＱへの充電を十分に行うことができる。
図６に示すように、リセット回路８００は第１７トランジスタＭ１７及び第１８トランジスタＭ１８を備えてもよい。
第２クロック信号をブランクリセット信号として受信するように第１７トランジスタＭ１７のゲートが第２クロック信号端子ＣＬＫＢに結合され、第１７トランジスタＭ１７の第１電極がプルアップノードＱに結合され、第１電圧を受信するように第１７トランジスタＭ１７の第２電極が第１電圧端子ＶＧＬ１に結合される。例えば、第２クロック信号が高レベルである場合、第１７トランジスタＭ１７がオンにされ、それにより第１電圧端子ＶＧＬ１を利用してプルアップノードＱをリセットすることができる。
表示リセット信号を受信するように第１８トランジスタＭ１８のゲートが表示リセット信号端子ＳＴＤに結合され、第１８トランジスタＭ１８の第１電極がプルアップノードＱに結合され、第１電圧を受信するように第１８トランジスタＭ１８の第２電極が第１電圧端子ＶＧＬ１に結合される。例えば、表示リセット信号が高レベルである場合、第１８トランジスタＭ１８がオンにされ、それにより第１電圧端子ＶＧＬ１を利用してプルアップノードＱをリセットすることができる。
また、負荷キャパシタＣＬの一端が画素信号出力端子に結合され、他端が接地される。負荷抵抗ＲＬの一端が画素信号出力端子に結合され、他端が接地される。
以上によれば、本開示の実施例に係るシフトレジスタユニットにおいて、第１キャパシタＣ１を利用してプルアップ制御ノードＨでの電圧を維持し、第２キャパシタＣ２を利用してプルアップノードＱでの電圧を維持してもよい。第１キャパシタＣ１、第２キャパシタＣ２及び負荷キャパシタＣＬのうちの少なくとも１つが製造プロセスにより製造されたキャパシタデバイスであってもよく、例えば専用キャパシタ電極を製造することによりキャパシタデバイスを実現し、該キャパシタの各電極が金属層、半導体層（例えば、ドープポリシリコン）等により実現されてもよい。また、第１キャパシタＣ１、第２キャパシタＣ２及び負荷キャパシタＣＬのうちの少なくとも１つが各デバイスの間の寄生キャパシタにより実現されてもよい。また、第１キャパシタＣ１、第２キャパシタＣ２及び負荷キャパシタＣＬのうちの少なくとも１つの接続方式は以上に説明される方式に限らず、他の適切な接続方式であってもよい。
図７は本開示の実施例に係るシフトレジスタユニットの例示的な回路図である。シフトレジスタユニットは例えば図５に示されるシフトレジスタユニット２５であり、ブランク入力回路１００、表示入力回路２００、出力回路３００、第１制御回路４００、プルダウン回路５００、第１プルダウン制御回路６００、第２プルダウン制御回路７００、リセット回路８００、負荷キャパシタ及び負荷抵抗（図示せず）の回路構造は図６における対応回路の回路構造と同様であり、ここで詳細な説明は省略する。
図７に示すように、第２制御回路４２０は第２トランジスタＭ２を備えてもよい。前記第１クロック信号を受信するように第２トランジスタＭ２のゲートが第１クロック信号端子ＣＬＫＡに結合され、第２トランジスタＭ２の第１電極がシフト信号出力端子ＣＲに結合され、第２トランジスタの第２電極が画素信号出力端子ＯＵＴに結合される。
本開示の実施例は更にシフトレジスタユニットからなるゲート駆動回路を提供する。
図８は本開示の実施例に係るゲート駆動回路の模式図である。ゲート駆動回路３０はカスケード接続されるシフトレジスタユニットを複数備えてもよく、その中のいずれか１つ又は複数のシフトレジスタユニットは本開示の実施例に係るシフトレジスタユニット１０、シフトレジスタユニット１５、シフトレジスタユニット２０又はシフトレジスタユニット２５の構造又はその変形を用いてもよい。なお、図５にはゲート駆動回路３０の上位４つのレベルのシフトレジスタユニット（Ａ１、Ａ２、Ａ３及びＡ４）のみを模式的に示す。理解されるように、ゲート駆動回路におけるシフトレジスタユニットがシフトレジスタユニット１０及び２０である場合、表示リセット信号端子ＳＴＤを有しない。
図８に示すように、ゲート駆動回路３０は更に第１サブクロック信号線ＣＬＫ＿１、第２サブクロック信号線ＣＬＫ＿２、第３サブクロック信号線ＣＬＫ＿３及び第４サブクロック信号線ＣＬＫ＿４を備える。第１サブクロック信号線が第４ｎ－３レベル（例えば、第１レベル、第５レベル、第９レベル等）のシフトレジスタユニットに第４クロック信号を提供する。第２サブクロック信号線が第４ｎ－２レベル（例えば、第２レベル、第６レベル、第１０レベル等）のシフトレジスタユニットに第４クロック信号を提供する。第３サブクロック信号線が第４ｎ－１レベル（例えば、第３レベル、第７レベル、第１１レベル等）のシフトレジスタユニットに第４クロック信号を提供する。第４サブクロック信号線が第４ｎレベル（例えば、第４レベル、第８レベル、第１２レベル等）のシフトレジスタユニットに第４クロック信号を提供する。実施例では、第４クロック信号が出力可能信号とされる。
実施例では、以上のように、シフトレジスタユニットは第４クロック信号端子ＣＬＫＤを備えてもよい。図８に示すように、第４ｎ－３レベルのシフトレジスタユニットの第４クロック信号端子ＣＬＫＤが第１サブクロック信号線ＣＬＫ＿１に結合され、第４ｎ－２レベルのシフトレジスタユニットの第４クロック信号端子ＣＬＫＤが第２サブクロック信号線ＣＬＫ＿２に結合され、第４ｎ－１レベルのシフトレジスタユニットの第４クロック信号端子ＣＬＫＤが第３サブクロック信号線ＣＬＫ＿３に結合され、第４ｎレベルのシフトレジスタユニットの第４クロック信号端子ＣＬＫＤが第４サブクロック信号線ＣＬＫ＿４に結合される。ｎが０より大きな整数である。
図８に示すように、ゲート駆動回路３０は更に第５サブクロック信号線ＣＬＫ＿５及び第６サブクロック信号線ＣＬＫ＿６を備えてもよい。第５サブクロック信号線が第２ｎ－１レベル（例えば、第１レベル、第３レベル、第５レベル等）のシフトレジスタユニットに第２クロック信号を提供し、第２ｎレベル（例えば、第２レベル、第４レベル、第８レベル等）のシフトレジスタユニットに第３クロック信号を提供する。第６サブクロック信号線が第２ｎ－１レベルのシフトレジスタユニットに第３クロック信号を提供し、第２ｎレベルのシフトレジスタユニットに第２クロック信号を提供する。実施例では、第３クロック信号がブランクプルアップ信号とされてもよい。
実施例では、以上のように、シフトレジスタユニットは第２クロック信号端子ＣＬＫＢ及び第３クロック信号端子ＣＬＫＣを備えてもよい。図８に示すように、第２ｎ－１レベルのシフトレジスタユニットの第２クロック信号端子ＣＬＫＢが第５サブクロック信号線ＣＬＫ＿５に結合され、第３クロック信号端子ＣＬＫＣが第６サブクロック信号線ＣＬＫ＿６に結合される。第２ｎレベルのシフトレジスタユニットの第２クロック信号端子ＣＬＫＢが第６サブクロック信号線ＣＬＫ＿６に結合され、第３クロック信号端子ＣＬＫＣが第５サブクロック信号線ＣＬＫ＿５に結合される。ｎが０より大きな整数である。
また、ゲート駆動回路３０は更に第７サブクロック信号線ＣＬＫ＿７を備えてもよく、第７サブクロック信号線が各レベルのシフトレジスタユニットに第１クロック信号を提供する。実施例では、各レベルのシフトレジスタユニットの第１クロック信号端子ＣＬＫＡがいずれも第７サブクロック信号線ＣＬＫ＿７に結合される。
本開示の実施例では、第１レベルのシフトレジスタユニットＡ１のブランク入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２、並びに第２レベルのシフトレジスタユニットＡ２の表示入力信号端子ＳＴＵ２がいずれも入力信号線ＳＴＵ（図示せず）に結合され、例えばトリガー信号ＳＴＶを受信する。
また、第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋１レベルのシフトレジスタユニットにブランク入力信号を提供する。例えば、第ｎ＋１レベルのシフトレジスタユニットのブランク入力信号端子ＳＴＵ１が第ｎレベルのシフトレジスタユニットのシフト信号出力端子ＣＲに結合される。図示のように、第１レベルのシフトレジスタユニットＡ１のシフト信号出力端子ＣＲが第２レベルのシフトレジスタユニットＡ２のブランク入力信号端子ＳＴＵ１に結合される。第２レベルのシフトレジスタユニットＡ２のシフト信号出力端子ＣＲが第３レベルのシフトレジスタユニットＡ３のブランク入力信号端子ＳＴＵ１に結合される。第３レベルのシフトレジスタユニットＡ３のシフト信号出力端子ＣＲが第４レベルのシフトレジスタユニットＡ４のブランク入力信号端子ＳＴＵ１に結合される。
第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋２レベルのシフトレジスタユニットに表示入力信号を提供する。例えば、第ｎ＋２レベルのシフトレジスタユニットの表示入力信号端子ＳＴＵ２が第ｎレベルのシフトレジスタユニットのシフト信号出力端子ＣＲに結合される。図示のように、第１レベルのシフトレジスタユニットＡ１のシフト信号出力端子ＣＲが第３レベルのシフトレジスタユニットＡ３の表示入力信号端子ＳＴＵ２に結合される。第２レベルのシフトレジスタユニットＡ２のシフト信号出力端子ＣＲが第４レベルのシフトレジスタユニットＡ４の表示入力信号端子ＳＴＵ２に結合される。
第ｎ＋３レベルのシフトレジスタユニットのシフト信号出力端子が第ｎレベルのシフトレジスタユニットに表示リセット信号を提供する。例えば、最後の３つのレベルのシフトレジスタユニットを除き、第ｎレベルのシフトレジスタユニットの表示リセット信号端子ＳＴＤが第ｎ＋３レベルのシフトレジスタユニットのシフト信号出力端子ＣＲに結合される。ｎが０より大きな整数である。図示のように、第１レベルのシフトレジスタユニットＡ１の表示リセット信号端子ＳＴＤが第４レベルのシフトレジスタユニットＡ４のシフト信号出力端子ＣＲに結合される。いくつかの実施例では、最後の３つのレベルのシフトレジスタユニットの表示リセット信号端子ＳＴＤがダミー（ｄｕｍｍｙ）シフトレジスタユニットのシフト信号出力端子又は表示リセット信号線ＳＴＤ（図示せず）に結合され、あるいはそれぞれ他の適切な信号線に接続されてもよい。
理解されるように、図８には各シフトレジスタユニット同士の接続関係を模式的に示すが、それらは制限のためのものではなく、更に他の図示しない適切な接続が存在してもよい。
以下、図９を参照しながら図８に示されるゲート駆動回路３０の動作過程を詳しく説明する。
図９は図８に示されるゲート駆動回路３０の動作過程における各信号のタイミングチャートである。図９では、Ｑ＜１＞及びＱ＜２＞がそれぞれゲート駆動回路３０における第１レベルのシフトレジスタユニットＡ１及び第２レベルのシフトレジスタユニットＡ２のプルアップノードＱの電圧を示す。ＯＵＴ＜１＞、ＯＵＴ＜２＞、ＯＵＴ＜３＞及びＯＵＴ＜４＞がそれぞれゲート駆動回路３０における第１レベルのシフトレジスタユニットＡ１、第２レベルのシフトレジスタユニットＡ２、第３レベルのシフトレジスタユニットＡ３及び第４レベルのシフトレジスタユニットＡ４における対応する画素信号出力端子ＯＵＴを示す。１Ｆ、２Ｆ、３Ｆ及び４Ｆがそれぞれ第１フレーム、第２フレーム、第３フレーム及び第４フレームを示す。Ｄｉｓｐｌａｙが１フレームにおける表示期間を示し、Ｂｌａｎｋが１フレームにおけるブランク期間を示す。なお、各レベルのシフトレジスタユニットのシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴの電圧が同じであるため、図９にシフト信号出力端子ＣＲを示さない。
理解されるように、図９に示される信号のタイミングチャートにおける信号電圧は模式的なものに過ぎず、真の電圧値を示さない。また、一例では、第１電圧ＶＧＬ１が低レベルであり、第２電圧ＶＤＤが高レベルであり、第３電圧ＶＧＬ２が低レベルである。
以下、図９における信号のタイミングチャートを参照しながら、図８に示されるゲート駆動回路３０の動作過程を説明する。例えば、図８に示されるゲート駆動回路３０におけるシフトレジスタユニットは図５及び図６に示されるシフトレジスタユニットを用いてもよい。
第１フレーム１Ｆが開始する前に、第５サブクロック信号線ＣＬＫ＿５及び第６サブクロック信号線ＣＬＫ＿６がいずれも高レベルを提供する。各レベルのシフトレジスタユニットの第２クロック信号端子ＣＬＫＢ及び第３クロック信号端子ＣＬＫＣが第５サブクロック信号線ＣＬＫ＿５及び第６サブクロック信号線ＣＬＫ＿６に交互に接続されるため、各レベルのシフトレジスタユニットにおける第３トランジスタＭ３及び第１７トランジスタＭ１７がいずれもオンにされる。このとき、ブランク入力信号端子ＳＴＵが低レベルを提供する。これにより、グローバルリセットを実現するよう、各レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ及びプルアップノードＱをリセットすることができる。このとき、プルアップ制御ノードＨ及びプルアップノードＱの電圧がいずれも低レベルである。
次に、第１フレーム１Ｆが開始し、第６サブクロック信号線ＣＬＫ＿６の提供する信号が低レベルになり、第５サブクロック信号線ＣＬＫ＿５の提供する信号が高レベルを保持し続ける。
第５電圧端子ＶＤＤ＿Ｂが高レベルを提供するため、第１３トランジスタＭ１３がオンにされ、プルダウンノードＱＢが高レベルに充電されるようにする。プルダウンノードＱＢの高レベルによって第９トランジスタＭ９をオンにし、それによりプルアップノードＱを低レベルにプルダウンする。
第１フレーム１Ｆの表示期間Ｄｉｓｐｌａｙで、第１レベルのシフトレジスタユニットＡ１の動作過程についての説明は以下のとおりである。
第１段階１において、第１レベルのシフトレジスタユニットＡ１のブランク入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２がいずれも入力信号線ＳＴＵに接続されるため、ブランク入力信号端子ＳＴＵ１及び表示入力信号端子ＳＴＵ２がいずれも高レベルを入力する。第６トランジスタＭ６がオンにされ、第２電圧端子ＶＤＤの高レベル信号は第６トランジスタＭ６によってプルアップノードＱ＜１＞を充電することができ、プルアップノードＱが高レベルにプルアップされて第２キャパシタＣ２に記憶されるようにする。開始するとき、第５サブクロック信号線ＣＬＫ＿５が高レベルを入力し、それに接続される第２クロック信号端子ＣＬＫＢも高レベルであるため、第３トランジスタＭ３がオンにされ、プルアップ制御ノードＨ＜１＞が高レベルに充電されて第１キャパシタＣ１に記憶される。第１６トランジスタＭ１６は表示入力信号端子ＳＴＵ２の高レベルによってオンにされることにより、プルダウンノードＱＢに対して補助プルダウンを行うことができる。
次に、第５サブクロック信号線ＣＬＫ＿５が低レベルを提供し、第２クロック信号端子ＣＬＫＢを低レベルにし、第３トランジスタＭ３をオフにする。以上に説明されるとおり、プルアップノードＱ＜１＞の電圧が高レベルであり、第７トランジスタＭ７及び第８トランジスタＭ８をオンにする。第１サブクロック信号線ＣＬＫ＿１が低レベル信号を提供するため、それに接続される第４クロック信号端子ＣＬＫＤが低レベル信号である。これにより、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴがいずれも低レベル信号を出力する。
プルアップノードＱ＜１＞に高レベルが書き込まれる瞬間に、第１４トランジスタＭ１４によってプルダウンノードＱＢを低レベルにプルダウンすることができ、これにより、第１０トランジスタＭ１０及び第１１トランジスタＭ１１をオフにする。このとき、表示入力信号端子ＳＴＵ２が高レベルを提供するように保持し、第１トランジスタＭ１がオンにされる。シフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合する。画素信号出力端子ＯＵＴに結合される負荷キャパシタＣＬ及び負荷抵抗ＲＬによって、シフト信号出力端子ＣＲでの電圧に対して騒音低減処理を行う。これにより、シフト信号出力端子ＣＲの電圧を安定化して、シフト信号出力端子ＣＲの騒音を効果的に低減することができる。
第２段階２において、第１サブクロック信号線ＣＬＫ＿１を介して第４クロック信号端子ＣＬＫＤに高レベル信号を提供し、プルアップノードＱ＜１＞の電圧がブートストラップ効果によって更にプルアップされるようにする。第７トランジスタＭ７及び第８トランジスタＭ８がオンを保持し、それによりシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴがいずれも高レベル信号を出力する。例えば、シフト信号出力端子ＣＲから出力された高レベル信号が上下レベルのシフトレジスタユニットの走査シフトに使用されてもよいが、画素信号出力端子ＯＵＴから出力された高レベル信号が表示パネルのサブ画素ユニットを駆動して表示することに用いられてもよい。
第３段階３において、第１サブクロック信号線ＣＬＫ＿１を介して第４クロック信号端子ＣＬＫＤに低レベル信号を提供し、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴがいずれも第４クロック信号端子ＣＬＫＤによって放電できるようにし、それによりシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴのリセットを完了する。シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴが低レベルにリセットされるため、トランジスタ同士の結合作用によって、プルアップノードＱ＜１＞の電圧が一段階降下することとなる。また、第１レベルのシフトレジスタユニットＡ１の表示リセット信号端子ＳＴＤが第４レベルのシフトレジスタユニットのシフト信号出力端子ＣＲに接続され、且つ第４レベルのシフトレジスタユニットのシフト信号出力端子ＣＲがまだ高レベル信号を出力していないため、プルアップノードＱ＜１＞をプルダウンすることがなく、プルアップノードＱ＜１＞がより高いレベルに保持できるようにする。
第４段階４において、第４レベルのシフトレジスタユニットＡ４のシフト信号出力端子ＣＲが高レベルを出力し、第１レベルのシフトレジスタユニットＡ１の表示リセット信号端子ＳＴＤも高レベル信号であるようにし、第１８トランジスタＭ１８がオンにされ、プルアップノードＱ＜１＞が低レベルにプルダウンされ、プルアップノードＱ＜１＞に対するリセットを完了する。
上記過程を経て、第１レベルのプルアップノードＱの電圧変化が「タワー状」を呈する。シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴが高レベルにある場合、プルアップノードＱの電圧がブートストラップ効果によって上昇する。これにより、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴがそれぞれ第７トランジスタＭ７及び第８トランジスタＭ８によって放電するとき、トランジスタを流れる電流がより大きく、放電速度がより速くてもよい。また、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴで蓄積される電荷がそれぞれ第７トランジスタＭ７及び第８トランジスタＭ８によって放電できるため、シフトレジスタユニットの占有する空間面積を減少させるよう、第８トランジスタＭ８及び第７トランジスタＭ７がより小さな寸法のトランジスタを用いてもよい。
上記第１フレームの表示期間で、第１クロック信号端子ＣＬＫＡ（第７サブクロック信号線ＣＬＫ＿７に接続される）が常に低レベルを保持するため、第５トランジスタＭ５がオフを保持する。第５トランジスタＭ５は、プルアップ制御ノードＨに予め記憶される高レベルの表示期間におけるプルアップノードＱへの影響を隔離することができる。
第１レベルのシフトレジスタユニットが表示パネルの第１行のサブ画素を駆動して表示を完了した後、順に類推し、第２レベル、第３レベル等のシフトレジスタユニットが表示パネルのサブ画素ユニットを１行ずつ駆動して１フレームの表示駆動を完了する。ここで、第１フレームの表示期間が終了する。
また、対応する第１８トランジスタＭ１８をオンにするよう、表示リセット信号線ＳＴＤは各フレームの表示期間Ｄｉｓｐｌａｙで、最後の３つのレベルのシフトレジスタユニットの表示サービス信号端子に表示リセット信号を提供することができ、それによりプルアップノードＱをプルダウンする。
第１フレーム１Ｆのブランク期間Ｂｌａｎｋで、第１レベルのシフトレジスタユニットＡ１の動作過程についての説明は以下のとおりである。
第５段階５において、プルアップ制御ノードＨが第１キャパシタＣ１の記憶によって表示期間における高レベルを保持する。このとき、第１クロック信号端子ＣＬＫＡ（第７サブクロック信号線ＣＬＫ＿７に接続される）及び第３クロック信号端子ＣＬＫＣ（第６サブクロック信号線ＣＬＫ＿６に接続される）が高レベル信号を入力し、第４トランジスタＭ４及び第５トランジスタＭ５がオンにされる。従って、第３クロック信号端子ＣＬＫＣの高レベルはプルアップノードＱ＜１＞を充電して、プルアップノードＱ＜１＞を高レベルにプルアップすることができる。第１４トランジスタＭ１４がプルアップノードＱ＜１＞の制御下でオンにされ、プルダウンノードＱＢが低レベルにプルダウンされるようにする。第１５トランジスタＭ１５も第１クロック信号端子ＣＬＫＡの制御下でオンにされ、プルダウンノードＱＢを更にプルダウンすることができる。
実施例では、第１クロック信号端子ＣＬＫＡが高レベルを提供し、第２トランジスタＭ２がオンにされる。これにより、第２トランジスタＭ２はシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができ、それにより画素信号出力端子ＯＵＴに結合される負荷キャパシタＣＬ及び負荷抵抗ＲＬによって、シフト信号出力端子ＣＲでの信号に対して騒音低減処理を行うことができる。これにより、シフト信号出力端子ＣＲの電圧を安定化して、シフト信号出力端子ＣＲの騒音を効果的に低減することができる。
第６段階６において、第１クロック信号端子ＣＬＫＡが低レベル信号を入力し、第５トランジスタＭ５がオフにされる。第４クロック信号端子ＣＬＫＤ（第１サブクロック信号線ＣＬＫ＿１に接続される）が高レベル信号を入力し、プルアップノードＱ＜１＞の電圧がブートストラップ効果によって更にプルアップされ、第７トランジスタＭ７及び第８トランジスタＭ８がオンにされ、第４クロック信号端子ＣＬＫＤから入力された高レベル信号がシフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴに出力されてもよい。
また、第２レベルのシフトレジスタユニットＡ２の第２クロック信号端子ＣＬＫＢが第６サブクロック信号線ＣＬＫ＿６に接続され、第２レベルのシフトレジスタユニットＡ２のブランク入力信号端子ＳＴＵ１が第１レベルのシフトレジスタユニットＡ１のシフト信号出力端子ＣＲに接続されるため、第２レベルのシフトレジスタユニットＡ２における第３トランジスタＭ３がオンにされ、それにより第２レベルのシフトレジスタユニットＡ２におけるプルアップ制御ノードＨ＜２＞が高レベルにプルアップされるようにする。
第２レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ＜２＞に高レベルが十分に書き込まれた後、第７段階７において、第６サブクロック信号線ＣＬＫ＿６が低レベル信号を入力する。同時に、第１レベルのシフトレジスタユニットＡ１の第４クロック信号端子ＣＬＫＤ（第１サブクロック信号線ＣＬＫ＿１に接続される）が高レベルを入力し続け、従って、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴが高レベル信号を出力するように保持する。この過程において、第１クロック信号端子ＣＬＫＡ（第７サブクロック信号線ＣＬＫ＿７に接続される）が低レベルにあり、第５トランジスタＭ５がオフ状態を保持し、従って、プルアップノードＱ＜１＞が第５トランジスタＭ５から漏電することを回避することができる。
第８段階８において、第５サブクロック信号線ＣＬＫ＿５が高レベル信号を入力し、奇数レベルのシフトレジスタユニットの第２クロック信号端子ＣＬＫＢがいずれも第５サブクロック信号線ＣＬＫ＿５に接続されるため、すべての奇数レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ及びプルアップノードＱに対するリセットを完了することができる。
図９に示すように、第２フレーム２Ｆの表示期間Ｄｉｓｐｌａｙで、ゲート駆動回路３０は第１フレームの表示期間と同様の操作を繰り返し、ここで詳細な説明は省略する。
第２フレーム２Ｆのブランク期間Ｂｌａｎｋで、第２レベルのシフトレジスタユニットＡ２において、第３クロック信号端子ＣＬＫＣが第５サブクロック信号線ＣＬＫ＿５に接続される。ブランク期間が開始するとき、第２レベルのシフトレジスタユニットＡ２の第１クロック信号端子ＣＬＫＡ及び第３クロック信号端子ＣＬＫＣがいずれも高レベル信号を入力し、第４トランジスタＭ４及び第５トランジスタＭ５がオンにされる。第３クロック信号端子ＣＬＫＣから入力された高レベルはプルアップノードＱ＜２＞を充電して、プルアップノードＱ＜２＞を高レベルにプルアップすることができる。次に、第２サブクロック信号線ＣＬＫ＿２が高レベル信号を入力する場合、シフト信号出力端子ＣＲ及び画素信号出力端子ＯＵＴが高レベル信号を出力するとともに、第３レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ＜３＞を充電する。第２フレームブランク期間の最後の段階において、第６サブクロック信号線ＣＬＫ＿６が高レベル信号を入力する。偶数レベルのシフトレジスタユニットの第２クロック信号端子ＣＬＫＢがいずれも第６サブクロック信号線ＣＬＫ＿６に接続されるため、すべての偶数レベルのシフトレジスタユニットにおけるプルアップ制御ノードＨ及びプルアップノードＱに対するリセットを完了することができる。
次に、第３フレーム、第４フレーム、第５フレーム等のより多くの段階においてゲート駆動回路に対する駆動は上記説明を参照してもよく、ここで詳細な説明は省略する。
以上のように、各フレームのブランク期間で、ゲート駆動回路から出力されたブランク出力信号は、表示パネルのサブ画素ユニットにおけるセンストランジスタを駆動することに用いられてもよい。図示のように、該駆動信号が１行ずつ順に提供するものである。例えば、第１フレームのブランク期間で、ゲート駆動回路が表示パネルの第１行のサブ画素ユニットのための駆動信号を出力する。第２フレームのブランク期間で、ゲート駆動回路が表示パネルの第２行のサブ画素ユニットのための駆動信号を出力し、順に類推し、１行ずつ順に補償を行う。
一方、本開示の実施例は更に表示装置を提供する。表示装置は本開示の実施例に係るゲート駆動回路３０を備えてもよい。実施例では、表示装置は液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等の表示機能を持ついかなる製品又は部材であってもよい。
また、本開示の実施例は更にシフトレジスタユニット及びゲート駆動回路の駆動方法を提供する。
図１０は本開示の実施例に係るシフトレジスタユニットの駆動方法のフローチャートである。シフトレジスタユニットは本開示の実施例に係るいかなる適用可能なシフトレジスタユニット、例えばシフトレジスタユニット１０、シフトレジスタユニット１５、シフトレジスタユニット２０及びシフトレジスタユニット２５のうちの少なくとも１つであってもよい。
図１０に示すように、方法では、ステップ９１０において、ブランク入力回路１００は、第２クロック信号に応答して、ブランク入力信号をプルアップ制御ノードＨに提供することができる。実施例では、ブランク入力回路１００はプルアップ制御ノードＨの電圧を記憶することができる。
ステップ９２０において、表示入力回路２００は、表示入力信号に応答して、表示プルアップ信号をプルアップノードＱに提供することができる。表示入力信号の制御下で、第１制御回路４００はシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができる。これにより、画素信号出力端子ＯＵＴに結合される負荷キャパシタＣＬ及び負荷抵抗ＲＬによってシフト信号出力端子ＣＲの電圧に対して騒音低減処理を行うことができ、それによりシフト信号出力端子ＣＲの電圧を安定化して、シフト信号出力端子ＣＲの騒音を効果的に低減する。
ステップ９３０において、出力回路３００は、プルアップノードＱの電圧の制御下で、表示出力信号を出力することができる。例えば、表示出力信号は表示パネルのサブ画素ユニットを駆動して表示することに用いられてもよい。
実施例では、ステップ９２０及びステップ９３０は１フレームの表示期間で行われてもよい。
ステップ９４０において、ブランク入力回路１００は、プルアップ制御ノードＨの電圧及び第１クロック信号の制御下で、ブランクプルアップ信号をプルアップノードＱに提供することができる。
実施例では、第２制御回路４２０は、第１クロック信号の制御下でシフト信号出力端子ＣＲを画素信号出力端子ＯＵＴに結合することができる。これにより、画素信号出力端子ＯＵＴに結合される負荷キャパシタＣＬ及び負荷抵抗ＲＬによってシフト信号出力端子ＣＲでの電圧に対して騒音低減処理を行うことができ、それによりシフト信号出力端子ＣＲの電圧を安定化して、シフト信号出力端子ＣＲの騒音を効果的に低減する。
ステップ９５０において、出力回路３００は、プルアップノードＱの電圧の制御下で、ブランク出力信号を出力することができる。例えば、ブランク出力信号は表示パネルのサブ画素ユニットを駆動して外部補償を行うことに用いられてもよい。
実施例では、ステップ９１０は１フレームのブランク期間で行われてもよく、ステップ９４０及びステップ９５０は次のフレームのブランク期間で行われてもよい。また、他の実施例では、例えばゲート駆動回路における第１レベルのシフトレジスタユニットについて、ステップ９１０は１フレームの表示期間で行われてもよく、ステップ９４０及びステップ９５０は同じフレームのブランク期間で行われてもよい。
当業者であれば理解されるように、以上の各ステップは順序に従って説明されたが、方法の順序を制限するためのものではなく、本開示の実施例はいかなる他の適切な順序に従って実施されてもよい。
以上は本開示のいくつかの実施形態を詳しく説明したが、本開示の保護範囲はこれに限らない。明らかに、当業者であれば、本開示の趣旨や範囲を逸脱せずに、本開示の実施例に対して種々の修正、置換や変形を行うことができる。本開示の保護範囲は添付の特許請求の範囲により限定される。
１００ ブランク入力回路
１１０ 充電サブ回路
１２０ 記憶サブ回路
１３０ アイソレータサブ回路
２００ 表示入力回路
３００ 出力回路
４００ 第１制御回路
４２０ 第２制御回路
５００ プルダウン回路
６００ 第１プルダウン制御回路
７００ 第２プルダウン制御回路
８００ リセット回路

Claims (21)

  1. シフトレジスタユニットであって、
    ブランク入力信号をプルアップ制御ノードに提供し、ブランクプルアップ信号をプルアップノードに提供するように構成されるブランク入力回路と、
    表示入力信号に基づいて表示プルアップ信号を前記プルアップノードに提供するように構成される表示入力回路と、
    前記プルアップノードの電圧の制御下で出力信号をシフト信号出力端子及び画素信号出力端子に提供するように構成される出力回路と、
    前記表示入力信号に基づいて前記シフト信号出力端子を前記画素信号出力端子に結合するように構成される第１制御回路と、を備えるシフトレジスタユニット。
  2. 前記第１制御回路は第１トランジスタを備え、
    前記表示入力信号を受信するように前記第１トランジスタの制御電極が表示入力信号端子に結合され、前記第１トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第１トランジスタの第２電極が前記画素信号出力端子に結合される請求項１に記載のシフトレジスタユニット。
  3. 前記シフトレジスタユニットは更に第２制御回路を備え、
    前記第２制御回路は第１クロック信号の制御下で前記シフト信号出力端子を前記画素信号出力端子に結合するように構成される請求項１又は２に記載のシフトレジスタユニット。
  4. 前記第２制御回路は第２トランジスタを備え、
    前記第１クロック信号を受信するように前記第２トランジスタの制御電極が第１クロック信号端子に結合され、前記第２トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第２トランジスタの第２電極が前記画素信号出力端子に結合される請求項３に記載のシフトレジスタユニット。
  5. 前記ブランク入力回路は、
    第２クロック信号に基づいて前記ブランク入力信号を前記プルアップ制御ノードに提供するように構成される充電サブ回路と、
    前記充電サブ回路が提供する前記ブランク入力信号を記憶するように構成される記憶サブ回路と、
    前記プルアップ制御ノードの電圧及び第１クロック信号の制御下で前記ブランクプルアップ信号を前記プルアップノードに提供するように構成されるアイソレータサブ回路と、を備える請求項１に記載のシフトレジスタユニット。
  6. 前記充電サブ回路は第３トランジスタを備え、前記第２クロック信号を受信するように前記第３トランジスタの制御電極が第２クロック信号端子に結合され、前記ブランク入力信号を受信するように前記第３トランジスタの第１電極がブランク入力信号端子に結合され、前記第３トランジスタの第２電極が前記プルアップ制御ノードに結合され、
    前記記憶サブ回路は第１キャパシタを備え、前記第１キャパシタの第１電極が前記プルアップ制御ノードに結合され、第１電圧を受信するように前記第１キャパシタの第２電極が第１電圧端子に結合され、
    前記アイソレータサブ回路は第４トランジスタ及び第５トランジスタを備え、前記第４トランジスタの制御電極が前記プルアップ制御ノードに結合され、第３クロック信号を前記ブランクプルアップ信号として受信するように前記第４トランジスタの第１電極が第３クロック信号端子に結合され、前記第４トランジスタの第２電極が前記第５トランジスタの第１電極に結合され、前記第１クロック信号を受信するように前記第５トランジスタの制御電極が第１クロック信号端子に結合され、前記第５トランジスタの第２電極が前記プルアップノードに結合される請求項５に記載のシフトレジスタユニット。
  7. 前記表示入力回路は第６トランジスタを備え、
    前記表示入力信号を受信するように前記第６トランジスタの制御電極が表示入力信号端子に結合され、第２電圧を前記表示プルアップ信号として受信するように前記第６トランジスタの第１電極が第２電圧端子に結合され、前記第６トランジスタの第２電極が前記プルアップノードに結合される請求項１～６のいずれか１項に記載のシフトレジスタユニット。
  8. 前記出力回路は第７トランジスタ、第８トランジスタ及び第２キャパシタを備え、
    前記第７トランジスタの制御電極が前記プルアップノードに結合され、第４クロック信号を前記出力信号として受信するように前記第７トランジスタの第１電極が第４クロック信号端子に結合され、前記第７トランジスタの第２電極が前記シフト信号出力端子に結合され、
    前記第８トランジスタの制御電極が前記プルアップノードに結合され、前記第４クロック信号を前記出力信号として受信するように前記第８トランジスタの第１電極が前記第４クロック信号端子に結合され、前記第８トランジスタの第２電極が前記画素信号出力端子に結合され、
    前記第２キャパシタの第１電極が前記プルアップノードに結合され、前記第２キャパシタの第２電極が前記第７トランジスタの第２電極に結合される請求項１～７のいずれか１項に記載のシフトレジスタユニット。
  9. プルダウン回路、第１プルダウン制御回路、第２プルダウン制御回路及びリセット回路を更に備え、
    前記プルダウン回路はプルダウンノードの電圧の制御下で前記プルアップノード、前記シフト信号出力端子及び前記画素信号出力端子に対して騒音低減を行うように構成され、
    前記第１プルダウン制御回路は前記プルアップノードの電圧の制御下で前記プルダウンノードの電圧を制御するように構成され、
    前記第２プルダウン制御回路はブランクプルダウン制御信号及び表示プルダウン制御信号の制御下で前記プルダウンノードの電圧を制御するように構成され、
    前記リセット回路はブランクリセット信号及び表示リセット信号の制御下で前記プルアップノードをリセットするように構成される請求項１～８のいずれか１項に記載のシフトレジスタユニット。
  10. 前記プルダウン回路は第９トランジスタ、第１０トランジスタ及び第１１トランジスタを備え、
    前記第９トランジスタの制御電極が前記プルダウンノードに結合され、前記第９トランジスタの第１電極が前記プルアップノードに結合され、第１電圧を受信するように前記第９トランジスタの第２電極が第１電圧端子に結合され、
    前記第１０トランジスタの制御電極が前記プルダウンノードに結合され、前記第１０トランジスタの第１電極が前記シフト信号出力端子に結合され、前記第１電圧を受信するように前記第１０トランジスタの第２電極が前記第１電圧端子に結合され、
    前記第１１トランジスタの制御電極が前記プルダウンノードに結合され、前記第１１トランジスタの第１電極が前記画素信号出力端子に結合され、第３電圧を受信するように前記第１１トランジスタの第２電極が第３電圧端子に結合される請求項９に記載のシフトレジスタユニット。
  11. 前記第１プルダウン制御回路は第１２トランジスタ、第１３トランジスタ及び第１４トランジスタを備え、
    第４電圧を受信するように前記第１２トランジスタの制御電極と第１電極が第４電圧端子に結合され、前記第１２トランジスタの第２電極が前記プルダウンノードに結合され、
    第５電圧を受信するように前記第１３トランジスタの制御電極と第１電極が第５電圧端子に結合され、前記第１３トランジスタの第２電極が前記プルダウンノードに結合され、
    前記第１４トランジスタの制御電極が前記プルアップノードに結合され、前記第１４トランジスタの第１電極が前記プルダウンノードに結合され、第１電圧を受信するように前記第１４トランジスタの第２電極が第１電圧端子に結合される請求項９又は１０に記載のシフトレジスタユニット。
  12. 前記第２プルダウン制御回路は第１５トランジスタ及び第１６トランジスタを備え、
    前記第１クロック信号を前記ブランクプルダウン制御信号として受信するように前記第１５トランジスタの制御電極が第１クロック信号端子に結合され、前記第１５トランジスタの第１電極が前記プルダウンノードに結合され、第１電圧を受信するように前記第１５トランジスタの第２電極が第１電圧端子に結合され、
    前記表示入力信号を前記表示プルダウン制御信号として受信するように前記第１６トランジスタの制御電極が表示入力信号端子に結合され、前記第１６トランジスタの第１電極が前記プルダウンノードに結合され、第１電圧を受信するように前記第１６トランジスタの第２電極が第１電圧端子に結合される請求項９～１１のいずれか１項に記載のシフトレジスタユニット。
  13. 前記リセット回路は第１７トランジスタ及び第１８トランジスタを備え、
    第２クロック信号を前記ブランクリセット信号として受信するように前記第１７トランジスタの制御電極が第２クロック信号端子に結合され、前記第１７トランジスタの第１電極が前記プルアップノードに結合され、第１電圧を受信するように前記第１７トランジスタの第２電極が第１電圧端子に結合され、
    前記表示リセット信号を受信するように前記第１８トランジスタの制御電極が表示リセット信号端子に結合され、前記第１８トランジスタの第１電極が前記プルアップノードに結合され、第１電圧を受信するように前記第１８トランジスタの第２電極が第１電圧端子に結合される請求項９～１２のいずれか１項に記載のシフトレジスタユニット。
  14. 負荷キャパシタ及び負荷抵抗を更に備え、
    前記負荷キャパシタの一端が前記画素信号出力端子に結合され、他端が接地され、
    前記負荷抵抗の一端が前記画素信号出力端子に結合され、他端が接地される請求項１～８のいずれか１項に記載のシフトレジスタユニット。
  15. ゲート駆動回路であって、
    カスケード接続される請求項１～１４のいずれか１項に記載のシフトレジスタユニットを複数備え、
    第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋１レベルのシフトレジスタユニットにブランク入力信号を提供し、
    第ｎレベルのシフトレジスタユニットのシフト信号出力端子が第ｎ＋２レベルのシフトレジスタユニットに表示入力信号を提供し、
    ｎが０より大きな整数であるゲート駆動回路。
  16. 第１サブクロック信号線、第２サブクロック信号線、第３サブクロック信号線及び第４サブクロック信号線を更に備え、
    前記第１サブクロック信号線が第４ｎ－３レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、
    前記第２サブクロック信号線が第４ｎ－２レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、
    前記第３サブクロック信号線が第４ｎ－１レベルのシフトレジスタユニットに第４クロック信号を出力信号として提供し、
    前記第４サブクロック信号線が第４ｎレベルのシフトレジスタユニットに第４クロック信号を出力信号として提供する請求項１５に記載のゲート駆動回路。
  17. 第５サブクロック信号線、第６サブクロック信号線及び第７サブクロック信号線を更に備え、
    前記第５サブクロック信号線が第２ｎ－１レベルのシフトレジスタユニットに第２クロック信号を提供し、第２ｎレベルのシフトレジスタユニットに第３クロック信号をブランクプルアップ信号として提供し、
    前記第６サブクロック信号線が第２ｎ－１レベルのシフトレジスタユニットに第３クロック信号をブランクプルアップ信号として提供し、第２ｎレベルのシフトレジスタユニットに第２クロック信号を提供し、
    前記第７サブクロック信号線が各レベルのシフトレジスタユニットに第１クロック信号を提供する請求項１６に記載のゲート駆動回路。
  18. 第ｎ＋３レベルのシフトレジスタユニットのシフト信号出力端子が第ｎレベルのシフトレジスタユニットに表示リセット信号を提供する請求項１５～１７のいずれか１項に記載のゲート駆動回路。
  19. 請求項１５～１８のいずれか１項に記載のゲート駆動回路を備える表示装置。
  20. 請求項１～１４のいずれか１項に記載のシフトレジスタユニットの駆動方法であって、
    ブランク入力回路がブランク入力信号をプルアップ制御ノードに提供することと、
    表示入力回路が表示入力信号に応答して表示プルアップ信号をプルアップノードに提供し、前記表示入力信号の制御下で、第１制御回路がシフト信号出力端子を画素信号出力端子に結合することと、
    出力回路が前記プルアップノードの電圧の制御下で、表示出力信号を出力することと、
    ブランク入力回路が前記プルアップ制御ノードの電圧及び第１クロック信号の制御下で、ブランクプルアップ信号を前記プルアップノードに提供することと、
    前記出力回路が前記プルアップノードの電圧の制御下で、ブランク出力信号を出力することと、を含むシフトレジスタユニットの駆動方法。
  21. 前記シフトレジスタユニットは更に第２制御回路を備え、前記第２制御回路は、第１クロック信号の制御下で前記シフト信号出力端子を前記画素信号出力端子に結合するように構成され、前記方法は、更に、
    第２制御回路が第１クロック信号の制御下で、前記シフト信号出力端子を前記画素信号出力端子に結合することを含む請求項２０に記載の方法。
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