KR102020810B1 - 표시장치 - Google Patents

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Abstract

실시 예에 따른 표시장치는, 다수의 게이트 라인과 데이터 라인이 형성된 표시패널; 상기 게이트 라인에 게이트 신호를 인가하는 다수의 시프트 레지스터를 포함하는 게이트 드라이버; 상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 및 상기 다수의 시프트 레지스터 중 적어도 하나이상의 시프트 레지스터의 노드 전압을 검출하여 보정된 고전위 전원전압을 상기 다수의 시프트 레지스터에 공급하는 전압조정부를 포함한다.

Description

표시장치{Display Device}
실시 예는 표시장치에 관한 것이다.
정보를 표시하기 위한 표시장치가 널리 개발되고 있다.
표시장치는 액정표시장치, 유기발광 표시장치, 전기영동 표시장치, 전계방출 표시장치, 플라즈마 표시장치를 포함한다.
상기 액정표시장치 및 유기발광 표시장치는 기판상에 다수의 박막 트랜지스터가 형성되어 있다.
상기 박막 트랜지스터는 게이트 전극에 문턱 전압 이상의 전압이 인가되는 경우 소스에서 드레인 방향으로 전류가 흐른다. 상기 박막 트랜지스터의 문턱전압의 변화는 하기 수학식 1에 의해 표현될 수 있다.
Figure 112013031112893-pat00001
상기 수학식 1에서 VT0, τ 및 β는 박막 트랜지스터의 반도체층의 특성에 의한 공정변수이므로, 상기 박막 트랜지스터의 문턱전압의 변화는 게이트 전극에 인가되는 전압(VG) 및 전압 인가 시간(t)에 비례하여 증가한다.
상기 박막 트랜지스터는 반도체층의 물질구성에 따라 아몰폴스 박막 트랜지스터, 옥사이드 박막 트랜지스터 또는 폴리실리콘 박막 트랜지스터로 분류된다.
상기 아몰폴스 박막 트랜지스터 및 옥사이드 박막 트랜지스터의 경우 재료적인 특성에 의해 박막 트랜지스터의 문턱전압의 변화가 크게 나타난다.
특히 게이트 드라이버를 구성하는 다수의 박막 트랜지스터 중 게이트 전극에 하이레벨의 전압이 지속적으로 인가되는 박막 트랜지스터의 경우 문턱전압의 변화가 크게 나타나고, 이를 통해 상기 게이트 드라이버가 동작할 수 있는 시간이 짧아져 필요한 만큼의 전류를 공급하지 못해 구동불량이 발생하는 문제점이 있다.
실시 예는 게이트 드라이버의 트랜지스터의 열화를 방지하여 구동불량을 방지할 수 있는 표시장치를 제공한다.
실시 예에 따른 표시장치는, 다수의 게이트 라인과 데이터 라인이 형성된 표시패널; 상기 게이트 라인에 게이트 신호를 인가하는 다수의 시프트 레지스터를 포함하는 게이트 드라이버; 상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 및 상기 다수의 시프트 레지스터 중 적어도 하나이상의 시프트 레지스터의 노드 전압을 검출하여 보정된 고전위 전원전압을 상기 다수의 시프트 레지스터에 공급하는 전압조정부를 포함한다.
실시 예에 따른 표시장치는, 다수의 게이트 라인과 데이터 라인이 형성된 표시패널; 상기 게이트 라인에 게이트 신호를 인가하는 다수의 시프트 레지스터를 포함하는 게이트 드라이버; 상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 상기 다수의 시프트 레지스터 중 적어도 하나이상의 시프트 레지스터의 노드 전압을 검출하여 게이트 트랜지스터의 문턱전압을 센싱하는 센싱부; 및 상기 센싱된 문턱 전압을 통해 보정된 고전위 전원전압을 생성하여, 상기 다수의 시프트 레지스터에 공급하는 전압 보상부를 포함한다.
실시 예에 따른 표시장치는, 게이트 드라이버의 트랜지스터의 문턱전압을 측정하여, 상기 문턱전압에 비례하는 고전위 전원전압을 인가하여 게이트 드라이버의 트랜지스터의 열화를 방지하고, 이에 따라 구동불량을 방지할 수 있다.
도 1은 제1 실시 예에 따른 표시장치를 나타내는 블록도이다.
도 2는 제1 실시 예에 따른 게이트 드라이버의 구성 및 전압조정부를 도시한 블록도이다.
도 3은 제1 실시 예에 따른 게이트 드라이버에 인가되는 신호를 나타내는 파형도이다.
도 4는 제1 실시 예에 따른 게이트 드라이버의 시프트 레지스터를 나타내는 회로도이다.
도 5는 제1 실시 예에 따른 전압조정부를 나타내는 도면이다.
도 6은 제2 실시 예에 따른 표시장치를 나타내는 블록도이다.
도 7은 제3 실시 예에 따른 표시장치를 나타내는 블록도이다.
도 8은 제4 실시 예에 따른 게이트 드라이버의 시프트 레지스터를 나타내는 도면이다.
실시 예에 따른 표시장치는, 다수의 게이트 라인과 데이터 라인이 형성된 표시패널; 상기 게이트 라인에 게이트 신호를 인가하는 다수의 시프트 레지스터를 포함하는 게이트 드라이버; 상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 및 상기 다수의 시프트 레지스터 중 적어도 하나이상의 시프트 레지스터의 노드 전압을 검출하여 보정된 고전위 전원전압을 상기 다수의 시프트 레지스터에 공급하는 전압조정부를 포함한다.
상기 전압 조정부는 상기 시프트 레지스터의 QB노드 전압을 검출하여 보정된 고전위 전원전압을 생성할 수 있다.
상기 전압 조정부와 상기 시프트 레지스터를 연결하는 스위치를 더 포함하고, 상기 스위치는 상기 게이트 드라이버의 구동 타이밍에 단락될 수 있다.
상기 전압 조정부는, 상기 시프트 레지스터의 게이트 트랜지스터의 문턱 전압을 센싱하는 센싱부; 상기 센싱된 문턱전압을 샘플링하는 샘플링부; 및 상기 샘플링된 문턱전압을 통해 보정된 고전위 전원전압을 생성하는 버퍼부를 포함할 수 있다.
상기 센싱부에는 상기 시프트 레지스터의 게이트 트랜지스터와 동일한 설계특성을 가지는 트랜지스터를 포함할 수 있다.
상기 센싱부는 상기 게이트 트랜지스터와 동일한 설계특성을 가지는 트랜지스터의 문턱 전압을 센싱할 수 있다.
상기 게이트 드라이버는 상기 시프트 레지스터와 동일한 구성을 가지는 더미 시프트 레지스터를 포함하고, 상기 전압 조정부는 더미 시프트 레지스터의 풀 다운 트랜지스터의 문턱 전압을 센싱하여, 시프트 레지스터들에 배치된 풀다운 트랜지스터의 구동을 위한 보정된 고전위 전원전압을 공급할 수 있다.
상기 보정된 고전위 전원전압은 상기 문턱전압에 일정한 전압을 더한 전압의 합으로 정의될 수 있다.
상기 보정된 고전위 전원전압은 상기 문턱 전압에 게이트 트랜지스터가 동작하기 위한 최소 전압을 더한 전압으로 정의될 수 있다.
상기 시프트 레지스터는 듀얼 풀다운 시프트 레지스터일 수 있다.
실시 예에 따른 표시장치는, 다수의 게이트 라인과 데이터 라인이 형성된 표시패널; 상기 게이트 라인에 게이트 신호를 인가하는 다수의 시프트 레지스터를 포함하는 게이트 드라이버; 상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 상기 다수의 시프트 레지스터 중 적어도 하나이상의 시프트 레지스터의 노드 전압을 검출하여 게이트 트랜지스터의 문턱전압을 센싱하는 센싱부; 및 상기 센싱된 문턱 전압을 통해 보정된 고전위 전원전압을 생성하여, 상기 다수의 시프트 레지스터에 공급하는 전압 보상부를 포함한다.
상기 전압 보상부는 상기 타이밍 컨트롤러에 포함될 수 있다.
상기 센싱부와 상기 시프트 레지스터를 연결하는 스위치를 더 포함하고, 상기 스위치는 상기 게이트 드라이버의 구동 타이밍에 단락될 수 있다.
상기 센싱부는 상기 게이트 트랜지스터와 동일한 설계특성을 가지는 트랜지스터의 문턱 전압을 센싱할 수 있다.
상기 보정된 고전위 전원전압은 상기 문턱 전압에 게이트 트랜지스터가 동작하기 위한 최소 전압을 더한 전압으로 정의될 수 있다.
상기 전압 보상부의 구동여부를 온도를 측정하여 결정하는 온도 조정부를 더 포함할 수 있다.
상기 게이트 드라이버는 상기 시프트 레지스터와 동일한 구성을 가지는 더미 시프트 레지스터를 포함하고, 상기 센싱부는 상기 더미 시프트 레지스터의 노드 전압을 검출하여 게이트 트랜지스터의 문턱 전압을 센싱할 수 있다.
상기 온도 조정부는, 상기 온도를 측정하는 온도 측정부; 및 상기 측정된 온도와 미리 설정된 온도를 비교하는 비교부를 포함할 수 있다.
상기 비교부는 상기 측정된 온도와 미리 설정된 온도를 비교하여 상기 센싱부로 신호를 인가함으로써 상기 전압 보상부의 구동여부를 제어할 수 있다.
상기 비교부는, 상기 측정된 온도가 미리 설정된 온도보다 높은 경우 저전위 전원전압을 상기 센싱부로 인가하고, 상기 측정된 온도가 미리 설정된 온도보다 낮은 경우 고전위 전원전압을 상기 센싱부로 인가할 수 있다.
도 1은 제1 실시 예에 따른 표시장치를 나타내는 블록도이다.
도 1을 참조하면, 제1 실시 예에 따른 표시장치는 표시패널(1), 타이밍 컨트롤러(10), 게이트 드라이버(20) 및 데이터 드라이버(30)를 포함할 수 있다.
상기 표시패널(1)에는 게이트 라인 및 데이터 라인이 형성된다. 상기 게이트 라인은 상기 게이트 드라이버(20)와 전기적으로 연결되고, 상기 데이터 라인은 상기 데이터 드라이버(30)와 전기적으로 연결될 수 있다.
상기 타이밍 컨트롤러(10)는 외부로부터 비디오 데이터(RGB)를 상기 데이터 드라이버(30)로 전달하고, 상기 게이트 드라이버(20)를 제어하는 게이트 제어신호(GCS) 및 상기 데이터 드라이버(30)를 제어하는 데이터 제어신호(DCS)를 생성한다.
상기 타이밍 컨트롤러(10)는 상기 게이트 드라이버(20)로 상기 게이트 제어신호(GCS)를 전달하고, 상기 데이터 드라이버(30)로 상기 데이터 제어신호(DCS)를 전달할 수 있다.
상기 게이트 제어신호(GCS)는 게이트 스타트 신호(VST), 제1 클럭신호(C1) 및 제2 클럭신호(C2)를 포함할 수 있다.
상기 데이터 제어신호(DCS)는 소스 쉬프트 클럭(SSC), 소스 스타트 펄스(SSP), 극성 제어신호(POL) 및 소스출력 인에이블신호(SOE)를 포함할 수 있다.
상기 게이트 드라이버(20)는 상기 게이트 제어신호(GCS)에 응답하여 게이트 전압을 발생하여 상기 표시패널(1)의 게이트 라인으로 인가할 수 있다.
상기 게이트 드라이버(20)는 더미 시프트 레지스터(STD)를 포함할 수 있다. 상기 더미 시프트 레지스터(STD)는 상기 표시패널(1)의 게이트 라인과는 연결되지 않는다. 상기 더미 시프트 레지스터(STD)는 전압 조정부(40)와 전기적으로 연결될 수 있다. 상기 더미 시프트 레지스터(STD)는 상기 전압 조정부(40)로 특정 노드의 전압을 공급할 수 있다.
상기 전압 조정부(40)는 상기 더미 시프트 레지스터(STD)로부터 공급받은 특정노드의 전압을 이용하여 보정 고전위 전원전압(AVDD)을 생성하여, 상기 게이트 드라이버(20)로 전달할 수 있다.
상기 데이터 드라이버(30)는 상기 데이터 제어신호(DCS)에 응답하여 데이터 전압을 상기 표시패널(1)의 데이터 라인으로 공급할 수 있다. 상기 데이터 드라이버(3)는 비디오 데이터(RGB)를 샘플링하고, 래치한 다음 아날로그 감마전압으로 변환하여 상기 데이터 라인으로 공급할 수 있다.
도 2는 제1 실시 예에 따른 게이트 드라이버의 구성 및 전압조정부를 도시한 블록도이고, 도 3은 제1 실시 예에 따른 게이트 드라이버에 인가되는 신호를 나타내는 파형도이다.
도 2 및 도 3을 참조하면, 제1 실시 예에 따른 게이트 드라이버(20)는 제1 내지 제n 시프트 레지스터(ST1 내지 STn)을 포함할 수 있다. 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 종속연결 될 수 있다. 각각의 시프트 레지스터의 출력단은 다음 시프트 레지스터의 입력단에 연결되며, 이전 시프트 레지스터의 입력단에 연결될 수 있다.
상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 및 더미 시프트 레지스터(STD) 각각에는 제1 클럭신호(C1), 제2 클럭신호(C2), 보정 고전위 전원전압(AVDD) 및 저전위 전원전압(VSS)이 인가될 수 있다. 상기 제1 시프트 레지스터(ST1)에는 게이트 스타트 신호(VST)가 인가될 수 있다.
상기 제1 클럭신호(C1), 제2 클럭신호(C2) 및 게이트 스타트 신호(VST)는 타이밍 컨트롤러(10)에 의해 인가될 수 있고, 상기 보정 고전위 전원전압(AVDD)은 전압 조정부(40)에 의해 인가될 수 있다. 상기 저전위 전원전압(VSS)은 타이밍 컨트롤러(10)로부터 인가될 수 있고, 별도의 전원부에 의해서 인가될 수도 있다.
상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 게이트 신호(Vg1 내지 Vgn)을 출력한다. 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 상기 게이트 신호(Vg1 내지 Vgn)를 각각의 게이트 라인(GL1 내지 GLn)으로 인가할 수 있다.
상기 제1 클럭신호(C1) 및 제2 클럭신호(C2)는 한 클럭 만큼씩 위상이 지연된 펄스 신호이다. 다시 말해, 상기 제1 및 제2 클럭신호(C1, C2)는 한 클럭씩 교대도 하이레벨 및 로우레벨이 반복되는 펄스 전압을 가진다. 상기 게이트 스타트 신호(VST)는 한 프레임의 구동을 개시하기 위한 펄스 신호이다. 상기 게이트 스타트 신호(VST)는 수직동기신호(Vsync)에 의해 생성될 수 있다. 상기 게이트 스타트 신호(VST)는 상기 수직동기신호(Vsync)에 동기되어 한 프레임동안 1번씩 하이 레벨의 펄스 전압을 갖는다.
상기 제1 클럭신호(C1), 제2 클럭신호(C2) 및 게이트 스타트 신호(VST)에 의해 상기 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 및 상기 더미 시프트 레지스터(STD)가 구동될 수 있다. 기수 번째 시프트 레지스터(ST1, ST3, ..., STn-1) 및 더미 시프트 레지스터(STD)에는 제1 클럭신호(C1)가 입력되고, 우수 번째 시프트 레지스터(ST2, ST4, ..., STn)에는 제2 클럭신호(C2)가 입력될 수 있다.
상기 제1 시프트 레지스터(ST1)는 게이트 스타트 신호(VST)에 응답하여 상기 제1 클럭신호(C1)를 갖는 제1 게이트 신호(Vg1)를 제1 게이트 라인(GL1)으로 출력한다. 상기 제1 게이트 신호(Vg1)는 제2 시프트 레지스터(ST2)로 입력된다.
상기 제2 시프트 레지스터(ST2)는 상기 제1 게이트 신호(Vg1)에 응답하여 제2 클럭신호(C2)를 갖는 제2 게이트 신호(Vg2)를 제2 게이트 라인(GL2)으로 출력한다. 상기 제2 게이트 신호(Vg2)는 상기 제1 시프트 레지스터(ST1) 및 제3 시프트 레지스터(ST3)로 입력된다. 상기 제2 게이트 신호(Vg2)에 의해 상기 제1 시프트 레지스터(ST1)의 출력은 디스에이블(disable)될 수 있다.
상기 제3 시프트 레지스터(ST3)는 상기 제2 게이트 신호(Vg2)에 응답하여 제1 클럭신호(C1)를 갖는 제3 게이트 신호(Vg3)를 제3 게이트 라인(GL3)으로 출력한다.
상기와 같은 과정에 의해 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 제1 내지 제n 게이트 라인(GL1 내지 GLn)으로 제1 내지 제n 게이트 신호(Vg1 내지 Vgn)를 출력할 수 있다.
상기 더미 시프트 레지스터(STD)는 상기 제n 시프트 레지스터(STn)와 인접하는 영역에 위치할 수 있다. 상기 제n 게이트 신호(Vgn)는 상기 더미 시프트 레지스터(STD)로 입력될 수 있다.
상기 더미 시프트 레지스터(STD)는 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)과 동일한 구성을 가질 수 있다. 다만, 상기 더미 시프트 레지스터(STD)는 게이트 라인과는 연결되지 않고, 특정 노드의 전압을 전압 조정부(40)로 전달할 수 있다.
상기 전압 조정부(40)는 상기 더미 시프트 레지스터(STD)로부터 공급받은 특정노드의 전압을 이용하여 보정 고전위 전원전압(AVDD)을 생성하여, 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)로 전달할 수 있다.
상기 전압 조정부(40)는 상기 더미 시프트 레지스터(STD)가 아닌 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 중 적어도 하나 이상의 시프트 레지스터의 특정노드의 전압을 이용하여 보정 고전위 전원전압(AVDD)을 생성하여, 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)로 전달할 수 있다.
도 4는 제1 실시 예에 따른 게이트 드라이버의 시프트 레지스터를 나타내는 회로도이다.
제1 실시 예에 따른 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 및 더미 시프트 레지스터(STD)는 각각 동일한 회로구성을 가지므로, 도 4에서 제1 시프트 레지스터를 설명함으로써 나머지 시프트 레지스터에 대한 회로설명은 생략한다.
도 4를 참조하면, 제1 실시 예에 따른 게이트 드라이버(20)의 시프트 레지스터(ST)는 제1 내지 제7 게이트 트랜지스터(M1 내지 M7)를 포함할 수 있다.
상기 제1 클럭신호(C1)에 동기하여 상기 게이트 스타트 신호(VST)가 입력되면, 상기 게이트 스타트 신호(VST)가 게이트 전극으로 인가되는 제1 게이트 트랜지스터(M1)가 턴 온되고, 상기 게이트 스타트 신호(VST)가 제1 게이트 트랜지스터(M1)를 경유하여, Q노드(Q)로 충전된다. 이러한 경우 상기 제1 클럭신호(C1)는 로우레벨의 펄스전압을 가지게되고, 상기 Q노드(Q)에 충전된 하이 레벨의 게이트 스타트 신호(VST)에 의해 제6 게이트 트랜지스터(M6)가 턴온되고, 상기 제1 클럭신호(C1)가 로우레벨로 출력된다.
상기 보정 고전위 전원전압(AVDD)에 의해 제2 게이트 트랜지스터(M2)가 턴온되고, 게이트 스타트 신호(VST)에 의해 제3 게이트 트랜지스터(M3)가 턴온될 수 있다. 상기 제3 게이트 트랜지스터(M3)의 사이즈를 상기 제2 게이트 트랜지스터(M2)의 사이즈보다 크게 제조하여, 전류의 흐름을 원활히 할 수 있다. 상기 제2 게이트 트랜지스터(M2) 및 제3 게이트 트랜지스터(M3)가 턴온되는 경우 QB노드(QB)에는 제3 게이트 트랜지스터(M3)를 경유하여 저전위 전원전압(VSS)이 충전된다. 상기 제2 게이트 트랜지스터(M2)는 게이트와 소스가 연결되어 순방향으로만 전류가 흐르고 역방향으로는 전류가 흐르지 않도록하는 다이오드 기능을 가질 수 있다. 따라서, 상기 QB노드(QB)에 충전된 저전위 전원전압(VSS)은 상기 제2 게이트 트랜지스터(M2)에 의해 차단되어 상기 보정 고전위 전원전압(AVDD)측으로 흐르지 않게 된다.
다음 구간에, 상기 제1 클럭신호(C1)가 하이레벨의 펄스전압을 갖는다. 상기 하이레벨의 제1 클럭신호(C1)에 의해 부트스트래핑(bootstrapping) 현상이 발생되어 상기 Q노드(Q)에는 이미 충전된 하이 레벨의 게이트 스타트 신호(VST)에 하이레벨의 제1 클럭신호(C1)가 합쳐진 전압이 충전된다. 상기 합쳐진 전압에 의해 상기 제6 게이트 트랜지스터(M6)가 완전하게 턴온되고, 출력단에는 상기 제1 클럭신호(C1)가 하이레벨로 출력된다.
다음 구간에 제2 시프트 레지스터(ST2)에서 출력된 하이 레벨의 제2 출력신호(Vg2)에 의해 제4 게이트 트랜지스터(M4)가 턴온되어 저전위 전원전압(VSS)이 상기 Q노드(Q)에 충전된다. 또한, 로우 레벨의 게이트 스타트 신호(VST)에 의해 상기 제1 게이트 트랜지스터(M1)가 턴오프되고, 이에 따라, 제3 게이트 트랜지스터(M3) 또한 턴 오프되어, 상기 저전위 전원 전압(VSS)이 상기 QB노드(QB)로 충전되지 않는다. 이에 따라, 상기 보정 고전위 전원전압(AVDD)이 상기 제2 게이트 트랜지스터(M2)를 경유하여 상기 QB노드(QB)로 충전된다. 상기 QB노드(QB)에 충전된 보정 고전위 전원전압(AVDD)에 의해 제7 게이트 트랜지스터(M7)가 턴온되고, 상기 제7 게이트 트랜지스터(M7)를 경유하여, 저전위 전원전압(VSS)이 출력단으로 전달되어, 출력단에는 저전위 전원전압(VSS)이 출력된다. 상기 QB노드(QB)에 충전된 보정 고전위 전원전압(AVDD)에 의해 상기 제5 게이트 트랜지스터(M5)가 턴온되고, Q노드(Q)에 저전위 전원전압(VSS)이 충전되고, 이에 따라, Q노드(Q)의 전압을 안정화하여, 상기 제6 게이트 트랜지스터(M6)의 오동작을 방지할 수 있다.
상기와 같은 동작에 의해 제1 시프트 레지스터(ST1)는 한 프레임 당 하나의 클럭구간만 하이상태의 펄스 전압을 출력하고 나머지 구간에는 로우 상태의 펄스 전압이 출력된다. 상기 로우 상태의 펄스 전압을 출력하기 위해 QB노드(QB)에는 항상 하이 레벨의 보정 고전위 전원전압(AVDD)이 충전된다.
종래기술과 같이 일정한 레벨의 고전위 전원전압(VDD)이 QB노드(QB)에 인가되는 경우 제5 게이트 트랜지스터(M5) 및 제7 게이트 트랜지스터(M7)의 게이트 전극에는 일정한 레벨의 고전위 전원전압(VDD)이 장시간 인가되고, 이에 따라 수학식 1과 같이 문턱전압의 변화가 커져, 구동불량이 발생하는 문제점이 있었다.
이에 따라, 상기 QB노드(QB)에 일정한 레벨의 고전위 전원전압(VDD)이 아닌, 문턱전압에 따라 가변되는 보정 고전위 전원전압(AVDD)을 인가하는 경우, 문턱전압의 변화를 최소화할 수 있고, 구동불량 문제를 해소할 수 있다.
상기 제5 게이트 트랜지스터(M5) 및 제7 게이트 트랜지스터(M7)의 드레인 전극으로 흐르는 전류는 하기의 수학식 2에 의해 표현될 수 있다.
Figure 112013031112893-pat00002
상기 드레인 전류(ID)는 게이트 소스 전압(VGS)과 문턱전압(Vth)의 차에 비례한다. 종래에는 제5 및 제7 게이트 트랜지스터(M5, M7)의 게이트 전극에 일정한 전압을 인가하여, 열화에 의한 문턱전압(Vth)의 변화 현상이 일어났으나, QB노드에 수학식 3과 같은 보정 고전위 전원전압(AVDD)을 인가한다면, 문턱전압(Vth)의 변화 현상을 줄일 수 있다.
Figure 112013031112893-pat00003
상기 수학식 3에서 Vc는 제5 및 제7 게이트 트랜지스터(M5, M7)가 동작하기 위한 최소 전압으로 설정될 수 있다.
상기 제5 및 제7 게이트 트랜지스터(M5, M7)의 문턱전압(Vth)을 측정하여, 이에 따른 보정 고전위 전원전압(AVDD)을 QB노드(QB)에 인가하는 경우 문턱전압(Vth)이 변화하더라도, 제5 및 제7 게이트 트랜지스터(M5, M7)가 구동되며, 제5 및 제7 게이트 트랜지스터(M5, M7)가 동작하기 위한 최소 전압이 인가됨으로써 문턱전압의 변화를 방지할 수 있는 효과가 있다.
상기 도 4의 시프트 레지스터는 싱글 풀다운 시프트 레지스터라고 할 수 있다.
도 5는 제1 실시 예에 따른 전압조정부를 나타내는 도면이다.
도 5를 참조하면, 제1 실시 예에 따른 전압 조정부(40)는 센싱부(41), 샘플링부(43) 및 버퍼부(45)를 포함할 수 있다.
제1 실시 예에 따른 게이트 드라이버에서 더미 시프트 레지스터(STD)는 제1 내지 제n 시프트 레지스터(ST1 내지 STn)와 동일한 회로구성을 가지므로, 상기 더미 시프트 레지스터(STD)의 QB노드(QB)의 전압은 제1 내지 제n 시프트 레지스터(STn)와 동일하다.
상기 더미 시프트 레지스터(STD)는 스위치(SW)를 통해 상기 센싱부(41)와 전기적으로 연결될 수 있다. 또는 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn)는 스위치(SW)를 통해 상기 센싱부(41)와 전기적으로 연결될 수 있다. 상기 스위치(SW)는 상기 더미 시프트 레지스터(STD)의 QB노드(QB)와 상기 센싱부(41) 사이에 연결될 수 있다. 상기 스위치(SW)는 제1 컨트롤신호(CTL1)에 의해 온오프 제어될 수 있다. 상기 제1 컨트롤신호(CTL1)는 상기 게이트 드라이버(20)의 구동 타이밍에 하이 레벨로 인가될 수 있다.
상기 센싱부(41)는 더미 시프트 레지스터(STD)의 제5 게이트 트랜지스터(M5) 및 제7 게이트 트랜지스터(M7)의 문턱전압을 측정하기 위한 구성이다. 상기 센싱부(41)는 상기 제5 및 제7 게이트 트랜지스터(M5 및 M7)와 동일한 트랜지스터를 이용하여 문턱 전압을 측정할 수 있다.
상기 센싱부(41)는 제1 내지 제3 트랜지스터(T1 내지 T3)를 포함할 수 있다.
상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)와 연결되고, 소스전극은 제2 노드(N2)와 연결되고, 드레인 전극에는 저전위 전원전압(VSS)이 인가될 수 있다. 상기 제1 트랜지스터(T1)는 더미 시프트 레지스터(STD)의 제5 및 제7 게이트 트랜지스터(M5 및 M7)와 동일하게 설계될 수 있다.
상기 제2 트랜지스터(T2)는 제2 컨트롤신호(CTL2)에 의해 온오프 제어되고, 소스 전극에는 고전위 전원전압(VDD)이 인가되고, 드레인 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다.
상기 제3 트랜지스터(T3)는 제3 컨트롤신호(CTL3)에 의해 온오프 제어되고, 소스 전극은 제1 노드(N1)와 연결되고, 드레인 전극은 제2 노드(N2)와 전기적으로 연결될 수 있다.
상기 제1 컨트롤 신호(CTL1)가 하이 레벨로 인가되는 경우, 상기 스위치(SW)는 단락되고, 상기 더미 시프트 레지스터(STD)의 QB노드(QB)와 센싱부(41)의 제1 노드(N1)가 전기적으로 연결된다. 상기 제1 노드(N1)는 QB노드(QB)와 전기적으로 연결되어, 상기 제1 트랜지스터(T1)의 게이트 전극에는 상기 더미 시프트 레지스터(STD)의 제5 및 제7 게이트 트랜지스터(M5 및 M7)의 게이트 전극과 동일한 전압이 인가될 수 있다.
따라서, 상기 제1 트랜지스터(T1)의 문턱 전압은 상기 더미 시프트 레지스터(STD)의 상기 제5 및 제7 게이트 트랜지스터(M5 및 M7)의 문턱전압과 동일하게 변화하므로, 상기 제1 트랜지스터(T1)의 문턱전압을 측정하면, 상기 게이트 드라이버(20)의 각 시프트 레지스터의 문턱전압을 측정할 수 있다.
상기 제1 컨트롤 신호(CTL1)가 로우 레벨로 변화하면, 상기 제2 컨트롤 신호(CTL2)가 하이 레벨로 인가된다. 상기 제2 컨트롤 신호(CTL2)에 의해 상기 제2 트랜지스터(T2)는 단락되고, 상기 고전위 전원전압(VDD)이 상기 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 충전될 수 있다.
이후, 상기 제2 컨트롤 신호(CTL2) 또한 로우 레벨로 변화하고, 이와 동시에 제3 컨트롤 신호(CTL3)가 하이 레벨로 인가된다. 상기 하이 레벨의 제3 컨트롤 신호(CTL3)에 의해 상기 제3 트랜지스터(T3)가 단락되고, 상기 제1 트랜지스터(T1)의 게이트 전극과 소스 전극이 전기적으로 연결되며, 상기 제2 노드(N2)는 상기 제1 트랜지스터(T1)의 문턱전압 레벨까지 방전된다.
상기 샘플링부(43)는 상기 센싱부(41)와 연결된다. 상기 샘플링부(43)는 상기 센싱부(41)에 의해 측정된 제1 트랜지스터(T1)의 문턱전압을 샘플링하는 구성이다.
상기 샘플링부(43)는 제4 트랜지스터(T4), 제1 및 제2 커패시터(C1 및 C2)를 포함할 수 있다.
상기 제4 트랜지스터(T4)는 제4 컨트롤 신호(CTL4)에 의해 온오프 제어되며, 소스 전극은 제2 노드(N2)와 연결되고, 드레인 전극은 제3 노드(N3)와 연결될 수 있다. 상기 제1 커패시터(C1)의 일단은 제2 노드(N2)와 전기적으로 연결되고, 상기 제1 커패시터(C1)의 타단에는 저전위 전원전압(VSS)이 인가될 수 있다. 상기 제2 커패시터(C2)의 일단은 상기 제3 노드(N3)와 전기적으로 연결되고, 상기 제2 커패시터(C2)의 타단에는 저전위 전원전압(VSS)이 인가될 수 있다.
상기 제3 컨트롤 신호(CTL3)가 하이 레벨로 인가되어, 상기 제2 노드(N2)의 제1 트랜지스터(T1)의 문턱전압은 제1 커패시터(C1)에 충전될 수 있다.
이후 상기 제3 컨트롤 신호(CTL3)는 로우 레벨로 변화하고, 이와 동시에 제4 컨트롤 신호(CTL4)가 하이 레벨로 인가될 수 있다. 상기 하이 레벨의 제4 컨트롤 신호(CTL4)에 의해 상기 제4 트랜지스터(T4)가 단락되고, 상기 제2 노드(N2)와 제3 노드(N3)가 전기적으로 연결되어, 상기 제1 커패시터(C1)에 충전되었던 제1 트랜지스터(T1)의 문턱전압이 상기 제2 커패시터(C2)로 샘플링될 수 있다.
상기 버퍼부(45)는 상기 샘플링부(43)와 연결된다. 상기 버퍼부(45)는 상기 제1 트랜지스터(T1)의 문턱전압을 입력받고, 보정 고전위 전원전압(AVDD)을 출력할 수 있다.
상기 버퍼부(45)는 제5 내지 제8 트랜지스터(T5 내지 T8)를 포함할 수 있다.
상기 제5 트랜지스터(T5)의 게이트 전극은 제3 노드(N3)에 전기적으로 연결될 수 있고, 소스 전극에는 고전위 전원 전압(VDD)이 인가되고, 드레인 전극은 제4 노드(N4)와 연결될 수 있다.
상기 제6 트랜지스터(T6)의 게이트 전극은 제5 노드(N5)와 전기적으로 연결되고, 소스 전극은 상기 제4 노드(N4)와 전기적으로 연결되고, 드레인 전극에는 저전위 전원전압(VSS)이 인가된다.
상기 제7 트랜지스터(T4)의 게이트 전극과 소스전극은 단락되어 고전위 전원전압(VDD)을 인가받고, 드레인 전극은 제5 노드(N6)와 전기적으로 연결된다.
상기 제8 트랜지스터(T8)의 게이트 전극과 소스 전극은 단란되어 제5 노드(N5)와 전기적으로 연결되고, 드레인 전극에는 저전위 전원전압(VSS)이 인가된다.
상기 제6 트랜지스터(T6)에 흐르는 전류는 상기 제7 및 제8 트랜지스터(T7 및 T8)에 흐르는 전류에 의해 종속되며, 상기 제6 내지 제8 트랜지스터(T6 내지 T8)은 전류미러(Current mirror)회로를 구성한다.
상기 전류 미러 회로에 의해 상기 제5 트랜지스터(T5)의 게이트 전극에 인가되는 전압에 따라 제4 노드(N4)에 인가되는 전압이 가변되므로, 상기 제3 노드(N3)에 인가되는 제1 트랜지스터(N1)의 문턱전압에 비례하여, 상기 제4 노드(N4)를 통해 보정 고전위 전원전압(AVDD)이 출력될 수 있다.
상기 보정 고전위 전원전압(AVDD)은 상기 게이트 드라이버(20)의 제1 내지 제n 시프트 레지스터(ST1 내지 STn)에 인가되어, 제5 및 제7 게이트 트랜지스터(M5, M7)가 동작하기 위한 최소 전압이 인가됨으로써 문턱전압의 변화를 방지할 수 있는 효과가 있다.
도 6은 제2 실시 예에 따른 표시장치를 나타내는 블록도이다.
제2 실시 예에 따른 표시장치는 제1 실시 예와 비교하여, 전압 조정부를 생략하고, 문턱 전압을 측정하는 센싱부를 부가하고, 타이밍 컨트롤러에 문턱전압을 이용하여 보정 고전위 전원전압을 출력하는 전압 보상부를 부가하는 것 이외에는 동일하다. 따라서, 제2 실시 예를 설명함에 있어서, 제1 실시 예와 동일한 구성에 대해서는 상세한 설명을 생략한다.
도 6을 참조하면, 제2 실시 예에 따른 표시장치는 표시패널(101), 타이밍 컨트롤러(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 센싱부(141)를 포함한다.
상기 표시패널(101)에는 게이트 라인 및 데이터 라인이 형성된다. 상기 게이트 라인은 상기 게이트 드라이버(120)와 전기적으로 연결되고, 상기 데이터 라인은 상기 데이터 드라이버(130)와 전기적으로 연결될 수 있다.
상기 게이트 드라이버(120)는 더미 시프트 레지스터(STD)를 포함할 수 있다. 상기 더미 시프트 레지스터(STD)는 센싱부(141)와 전기적으로 연결될 수 있다. 상기 더미 시프트 레지스터(STD)는 상기 센싱부(141)로 특정 노드의 전압을 공급할 수 있다. 상기 더미 시프트 레지스터(STD)는 도 4에 의해 도시되어 있다.
상기 센싱부(141)는 상기 더미 시프트 레지스터(STD)의 QB노드(QB)의 전압을 입력받고, 제5 및 제7 게이트 트랜지스터(M5 및 M7)의 문턱 전압(Vth)을 측정하여 타이밍 컨트롤러(110)로 전달할 수 있다. 상기 센싱부(141)의 세부구성은 도 5의 센싱부(41)에 의해 도시되어 있다. 상기 더미 시프트 레지스터(STD)와 상기 센싱부(141) 사이에는 스위치(SW)가 구비될 수 있다.
또는, 상기 센싱부(241)는 상기 더미 시프트 레지스터(STD)가 아닌 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 중 적어도 하나 이상의 시프트 레지스터의 QB노드(QB)의 전압을 입력받고, 제5 및 제7 게이트 트랜지스터(M5 및 M7)의 문턱 전압(Vth)을 측정하여 타이밍 컨트롤러(110)로 전달할 수 있다. 상기 시프트 레지스터와 상기 센싱부(141) 사이에는 스위치(SW)가 구비될 수 있다.
상기 센싱부(141)에 의해 검출된 문턱전압(Vth)은 상기 타이밍 컨트롤러(110)로 전달될 수 있다.
상기 타이밍 컨트롤러(110)는 전압 보상부(146)를 포함할 수 있다. 상기 문턱전압(Vth)은 상기 타이밍 컨트롤러(110)의 상기 전압 보상부(146)로 인가될 수 있다.
상기 전압 보상부(146)는 상기 수학식 3과 같이 검출된 문턱 전압(Vth)에 제5 및 제7 게이트 트랜지스터(M5 및 M7)가 동작하기 위한 최소 전압(Vc)을 더한 보정 고전위 전원전압(AVDD)을 생성할 수 있다. 상기 전압 보상부(146)는 상기 보정 고전위 전원전압(AVDD)을 상기 게이트 드라이버(20)의 제1 내지 제n 시프트 레지스터(ST1 내지 STn)로 인가할 수 있다.
상기 전압 보상부(146)는 ADC(Analog to Digital Convertor)을 포함할 수 있다. 상기 전압 보상부(146)는 ADC를 이용하여 상기 문턱 전압(Vth)을 디지털 값으로 변환하고, 상기 문턱 전압(Vth)의 디지털 값에 Vc를 합산한 보정 고전위 전원전압(AVDD)의 디지털 값을 생성하여, 전원부(미도시)로 전달할 수 있다. 상기 전원부(미도시)는 상기 보정 고전위 전원전압(AVDD)을 상기 게이트 드라이버(20)의 제1 내지 제n 시프트 레지스터(ST1 내지 STn)로 인가할 수 있다.
제2 실시 예에 따른 표시장치는 제1 실시 예에 비해 샘플링부와 버퍼부를 생략할 수 있어, 회로를 간소화하여 제조단가를 절감할 수 있는 효과가 있다.
제2 실시 예에 따른 표시장치는 전압 보상부(146)가 타이밍 컨트롤러(110)에 포함되는 것을 설명하였으나, 소형 표시장치에서 상기 전압 보상부(146)는 데이터 드라이버(130)에 포함될 수 있다.
도 7은 제3 실시 예에 따른 표시장치를 나타내는 블록도이다.
제3 실시 예에 따른 표시장치는 제2 실시 예와 비교하여, 온도조정부를 더 포함하는 것 이외에는 동일하다. 따라서, 제3 실시 예를 설명함에 있어서, 제2 실시 예와 동일한 구성에 대해서는 상세한 설명을 생략한다.
도 7을 참조하면, 제3 실시 예에 따른 표시장치는 표시패널(201), 타이밍 컨트롤러(210), 게이트 드라이버(220), 데이터 드라이버(230), 센싱부(241) 및 온도 조정부(250)를 포함한다.
상기 타이밍 컨트롤러(210)는 전압 보상부(246)를 포함할 수 있다.
상기 표시패널(201)에는 게이트 라인 및 데이터 라인이 형성된다. 상기 게이트 라인은 상기 게이트 드라이버(220)와 전기적으로 연결되고, 상기 데이터 라인은 상기 데이터 드라이버(230)와 전기적으로 연결될 수 있다.
상기 게이트 드라이버(220)는 더미 시프트 레지스터(STD)를 포함할 수 있다. 상기 더미 시프트 레지스터(STD)는 센싱부(241)와 전기적으로 연결될 수 있다. 상기 더미 시프트 레지스터(STD)는 상기 센싱부(241)로 특정 노드의 전압을 공급할 수 있다. 상기 더미 시프트 레지스터(STD)는 도 4에 의해 도시되어 있다.
상기 센싱부(241)는 상기 더미 시프트 레지스터(STD)가 아닌 상기 제1 내지 제n 시프트 레지스터(ST1 내지 STn) 중 적어도 하나 이상의 시프트 레지스터의 특정 노드의 전압을 전달받을 수 있다.
상기 센싱부(241)는 상기 온도 조정부(250)와 전기적으로 연결될 수 있다. 상기 온도 조정부(250)는 미리 설정된 온도 이하의 온도가 측정되면, 전압 보상부(246)를 통해 보정된 고전위 전원전압(AVDD)을 인가하지 않고, 전원부(미도시) 또는 타이밍 컨트롤러(210)를 통해 상기 게이트 드라이버(220)에 고전위 전원전압(VDD)을 인가한다.
상기 온도 조정부(250)는 온도 측정부(251) 및 비교부(253)를 포함할 수 있다.
상기 온도 측정부(251)는 온도 센서를 포함하며, 외부의 온도를 측정하여 상기 비교부(253)로 전달한다.
상기 비교부(253)는 미리 설정된 온도와 상기 온도 측정부(251)에 측정된 온도를 비교하여 전압 보상부(246)의 보정 고전위 전원전압(AVDD)의 출력여부를 결정한다.
구체적으로, 상기 비교부(253)는 상기 온도 측정부(251)에 의해 측정된 온도가 미리 설정된 온도보다 높은 경우 도 5의 센싱부(41)의 제1 트랜지스터(T1)의 드레인 전극으로 저전위 전원전압(VSS)을 인가하여, 상기 제2 노드(N2)에 의해 문턱전압(Vth)을 측정하여 상기 전압 보상부(246)로 전달할 수 있다. 상기 전압 보상부(246)는 상기 문턱 전압(Vth)을 통해 보정 고전위 전원전압(VDD)을 생성하여, 상기 게이트 드라이버(220)로 인가한다.
상기 비교부(253)는 상기 온도 측정부(251)에 의해 측정된 온도가 미리 설정된 온도 보다 낮은 경우, 도 5의 센싱부(41)의 제1 트랜지스터(T1)의 드레인 전극으로 고전위 전원전압(VDD)을 인가한다. 상기 제1 트랜지스터(T1)의 드레인 전극에 고전위 전원전압(VDD)이 인가되면, 제3 컨트롤 신호(CTL3)가 하이 레벨로 인가되더라도, 상기 제2 노드(N2)와 제1 트랜지스터(T1)의 드레인 전극에는 동일한 전위의 고전위 전원전압(VDD)이 인가되므로, 상기 제2 노드(N2)에는 문턱전압(Vth)이 충전되지 않는다. 따라서, 상기 전압 보상부(246)의 보정 고전위 전원전압(AVDD) 대신 보정되지 않은 고전위 전원전압(VDD)이 게이트 드라이버(220)에 인가된다.
상기 수학식 1에서 τ 및 β는 온도에 종속되는 변수이므로, 온도가 낮을 때는 트랜지스터의 문턱전압에 변화가 작으며, 낮은 레벨의 전압이 트랜지스터의 게이트 전극에 인가되는 경우 트랜지스터가 작동하지 않을 수도 있으므로, 상기와 같이 온도를 나누어 보정 고전위 전원전압(AVDD)을 인가함으로써, 표시장치의 구동불량을 방지할 수 있는 효과가 있다.
도 8은 제4 실시 예에 따른 게이트 드라이버의 시프트 레지스터를 나타내는 도면이다.
제4 실시 예에 따른 게이트 드라이버의 시프트 레지스터는 도 4의 시프트 레지스터와 비교하여, 병렬 출력 블록이 부가되는 것 이외에는 동일하다. 따라서, 제4 실시 예를 설명함에 있어, 제1 실시 예와 동일한 부분에 대해서는 동일한 도면번호를 부여하고 상세한 설명을 생략한다.
도 8을 참조하면, 제4 실시 예에 따른 게이트 드라이버(20)의 시프트 레지스터(ST)는 제1 실시 예에 비해 제8 내지 제11 게이트 트랜지스터(M8 내지 M11)를 더 포함할 수 있다.
상기 제8 게이트 트랜지스터(M8)은 제7 게이트 트랜지스터(M7)와 대칭으로 위치하며, 제9 게이트 트랜지스터(M9)는 제5 게이트 트랜지스터(M5)와 대칭으로 위치하며, 제10 및 제11 게이트 트랜지스터(M10 및 M11)는 제2 및 제3 게이트 트랜지스터(M2 및 M3)와 대칭으로 위치한다.
상기 제8 내지 제11 게이트 트랜지스터(M8 내지 M11)는 상기 게이트 라인에 게이트 신호를 인가할 수 있다.
상기 제8 내지 제11 게이트 트랜지스터(M8 내지 M11)는 상기 제1 내지 제7 게이트 트랜지스터(M1 내지 M7)로 구성된 싱글 풀다운 시프트 레지스터와 교번하여 게이트 라인에 게이트 신호를 인가한다. 상기 제8 내지 제11 게이트 트랜지스터(M8 내지 M11)는 상기 제1 내지 제7 게이트 트랜지스터(M1 내지 M7)로 구성된 싱글 풀다운 시프트 레지스터와 교번하여 게이트 라인에 게이트 신호를 인가하여 듀얼 풀다운 시프트 레지스터를 구성한다.
상기 듀얼 풀다운 시프트 레지스터는 상기 싱글 풀다운 시프트 레지스터에 비해, 게이트 라인에 교번하여 게이트 신호를 생성하여 인가함으로써, 제5 게이트 트랜지스터(M5) 및 제7 게이트 트랜지스터(M7)의 열화를 방지하여 구동불량을 방지할 수 있는 효과가 있다.
1,101,201: 표시패널 10,110,210: 타이밍 컨트롤러
20,120,220: 게이트 드라이버 30,130,230: 데이터 드라이버
40: 전압조정부 41,141,241: 센싱부
43: 샘플링부 45: 버퍼부

Claims (20)

  1. 다수의 게이트 라인과 데이터 라인이 형성된 표시패널;
    상기 게이트 라인에 게이트 신호를 인가하는 제1 내지 제n 시프트 레지스터와 상기 제1 내지 제n 시프트 레지스터와 동일한 회로 구성을 갖는 더미 시프트 레지스터를 포함하는 게이트 드라이버;
    상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러; 및
    상기 더미 시프트 레지스터의 풀 다운 트랜지스터의 문턱 전압을 센싱하여, 상기 제1 내지 제n 시프트 레지스터들에 배치된 풀다운 트랜지스터의 구동을 위한 보정된 고전위 전원전압을 공급하는 전압조정부를 포함하고,
    상기 전압조정부는 문턱 전압을 센싱하는 센싱부를 포함하며,
    상기 센싱부는 상기 더미 시프트 레지스터의 풀다운 트랜지스터와 동일한 설계특성을 갖고 게이트 전극이 상기 더미 시프트 레지스터의 QB노드에 연결된 제1 트랜지스터와, 상기 제1 트랜지스터의 소스 전극과 고전위 전원전압을 공급하는 단자 사이에 배치된 제2 트랜지스터와, 상기 제1 트랜지스터의 소스 전극과 게이트 전극 사이에 배치되어 제1 트랜지스터의 소스 전극에 공급된 고전위 전원전압을 방전시켜 제1 트랜지스터의 문턱 전압을 센싱하도록 하는 제3 트랜지스터를 포함하고,
    상기 보정된 고전위 전원전압은 상기 센싱부에서 센싱된 문턱 전압보다 높은 전압인 것을 특징으로 하는 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 전압 조정부의 센싱부와 상기 더미 시프트 레지스터의 QB노드를 연결하는 스위치를 더 포함하고,
    상기 스위치는 상기 게이트 드라이버의 구동 타이밍에 단락되는 표시장치.
  4. 제1항에 있어서,
    상기 전압 조정부는,
    상기 센싱부에서 센싱된 문턱전압을 샘플링하는 샘플링부; 및
    상기 샘플링된 문턱전압을 통해 보정된 고전위 전원전압을 생성하는 버퍼부를 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 센싱부의 제1 트랜지스터, 상기 더미 시프트 레지스터의 풀다운 트랜지스터, 상기 제1 내지 제n 시프트 레지스터들 각각에 배치된 풀다운 트랜지스터는 동일한 설계특성을 가지는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서,
    상기 센싱부에 의해 센싱된 제1 트랜지스터의 문턱 전압은 상기 더미 시프트 레지스터와 상기 제1 내지 제n 시프트 레지스터들에 배치된 풀다운 트랜지스터의 문턱 전압과 동일하고, 상기 보정된 고전위 전원전압은 상기 제1 내지 제n 시프트 레지스터들 각각의 QB노드들에 공급되어 풀다운 트랜지스터들을 구동시키는 것을 특징으로 하는 표시장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 보정된 고전위 전원전압은 상기 센싱된 문턱전압에 일정한 전압을 더한 전압의 합으로 정의되는 표시장치.
  9. 제8항에 있어서,
    상기 보정된 고전위 전원전압은 상기 센싱된 문턱 전압에 상기 더미 시프트 레지스터의 풀다운 트랜지스터가 동작하기 위한 최소 전압을 더한 전압으로 정의되는 표시장치.
  10. 제1항에 있어서,
    상기 시프트 레지스터는 듀얼 풀다운 시프트 레지스터인 표시장치.
  11. 다수의 게이트 라인과 데이터 라인이 형성된 표시패널;
    상기 게이트 라인에 게이트 신호를 인가하는 제1 내지 제n 시프트 레지스터와 상기 제1 내지 제n 시프트 레지스터와 동일한 회로 구성을 갖는 더미 시프트 레지스터를 포함하는 게이트 드라이버;
    상기 게이트 드라이버에 게이트 제어신호를 인가하는 타이밍 컨트롤러;
    상기 더미 시프트 레지스터의 풀 다운 트랜지스터의 문턱 전압을 센싱하는 센싱부; 및
    상기 센싱된 문턱 전압을 통해 보정된 고전위 전원전압을 생성하여, 상기 제1 내지 제n 시프트 레지스터 각각의 QB노드에 공급하여 풀다운 트랜지스터를 구동시키는 전압 보상부를 포함하고,
    상기 센싱부는 상기 더미 시프트 레지스터의 풀다운 트랜지스터와 동일한 설계특성을 갖고 게이트 전극이 상기 더미 시프트 레지스터의 QB노드에 연결된 제1 트랜지스터와, 상기 제1 트랜지스터의 소스 전극과 고전위 전원전압을 공급하는 단자 사이에 배치된 제2 트랜지스터와, 상기 제1 트랜지스터의 소스 전극과 게이트 전극 사이에 배치되어 제1 트랜지스터의 소스 전극에 공급된 고전위 전원전압을 방전시켜 제1 트랜지스터의 문턱 전압을 센싱하도록 하는 제3 트랜지스터를 포함하고,
    상기 전압 보상부는 상기 타이밍 컨트롤러에 배치되고, 상기 센싱된 문턱 전압을 디지털 값으로 변환하여 보정 고전위 전원전압을 디지털 값으로 생성한 다음, 이를 전원부에 공급하여 상기 센싱된 문턱 전압보다 높은 보정된 고전위 전원전압을 생성하는 것을 특징으로 하는 표시장치.
  12. 삭제
  13. 제11항에 있어서,
    상기 센싱부와 상기 더미 시프트 레지스터의 QB노드를 연결하는 스위치를 더 포함하고,
    상기 스위치는 상기 게이트 드라이버의 구동 타이밍에 단락되는 표시장치.
  14. 제11항에 있어서,
    상기 센싱부의 제1 트랜지스터, 상기 더미 시프트 레지스터의 풀다운 트랜지스터, 상기 제1 내지 제n 시프트 레지스터들 각각에 배치된 풀다운 트랜지스터는 동일한 설계특성을 가지는 것을 특징으로 하는 표시장치.
  15. 제11항에 있어서,
    상기 보정된 고전위 전원전압은 상기 센싱된 문턱 전압에 상기 더미 시프트 레지스터의 풀다운 트랜지스터가 동작하기 위한 최소 전압을 더한 전압으로 정의되는 표시장치.
  16. 제11항에 있어서,
    상기 전압 보상부의 구동여부를 온도를 측정하여 결정하는 온도 조정부를 더 포함하는 표시장치.
  17. 삭제
  18. 제16항에 있어서,
    상기 온도 조정부는,
    상기 온도를 측정하는 온도 측정부; 및
    상기 측정된 온도와 미리 설정된 온도를 비교하는 비교부를 포함하는 표시장치.
  19. 제18항에 있어서,
    상기 비교부는 상기 측정된 온도와 미리 설정된 온도를 비교하여 상기 센싱부로 신호를 인가함으로써 상기 전압 보상부의 구동여부를 제어하는 표시장치.
  20. 제19항에 있어서,
    상기 비교부는,
    상기 측정된 온도가 미리 설정된 온도보다 높은 경우 상기 센싱부의 제1 트랜지스터의 드레인 전극에 저전위 전원전압을 인가하고,
    상기 측정된 온도가 미리 설정된 온도보다 낮은 경우 상기 센싱부의 제1 트랜지스터의 드레인 전극에 고전위 전원전압을 인가하는 표시장치.
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