TWI470600B - 移位暫存器及顯示裝置 - Google Patents

Description

移位暫存器及顯示裝置

本發明係關於一種移位暫存器及顯示裝置。

平面顯示裝置由於其輕薄、低耗電等優點，已廣泛應用於通訊、資訊及消費性電子等產品上。一般而言，平面顯示裝置包含一顯示面板、一掃描驅動電路及一資料驅動電路。其中掃描驅動電路係具有一移位暫存器，其係用以傳輸掃描驅動訊號，以依序驅動與移位暫存模組電性連接的複數掃描線。

圖1A及圖1B分別是習知單一型態(以N-type為例)薄膜電晶體之移位暫存器的電路及其訊號的示意圖。從圖1A可以發現電晶體T5'之閘極(節點X')電壓於操作階段Ⅰ及Ⅱ分別為VGH-Vt_{_T1} 及2*VGH-VGL-Vt_{_T1} 。其中，Vt_{_T1} 為電晶體T1'之臨界電壓值(threshold voltage)，亦即電晶體T5'之閘極電壓與電晶體T1'之Vt值相關。因此，長時間操作造成電晶體臨界電壓值Vt升高可能造成習知電路之電晶體開關動作異常導致電路失效。

另外，習知電路之電晶體T5'之閘極(節點X')可能之漏電流路徑如圖1A所示(存在於電晶體T4'及電晶體T1')，而電晶體元件之漏電流的大小將影響節點X電壓。圖2是電晶體元件(以N-type為例)於不同汲極-源極偏壓下(V_DS =0.5，V_DS =10)之汲極-源極電流(I_DS )與閘極-源極偏壓(V_GS )的曲線圖。可以發現，相同的V_GS 情況下，V_DS 愈大則電晶體元件的漏電流大小亦愈大。而由圖1B之訊號圖可以發現於操作階段Ⅱ，電晶體T1'及T4'之V_DS 均為2*(VGH-VGL)-Vt_{_T1} 。若以VGH=15V，VGL=-5V，Vt_{_T1} =5V代入計算，此V_DS 相當於35V，實屬相當高之值。其漏電流於此操作條件下可能導致習知電路之節點X'之電位無法保持而使電晶體T5'無法於操作階段Ⅱ正常輸出一高準位。

有鑑於上述課題，本發明之目的為提供一種能夠解決習知問題而提升效能之移位暫存器及顯示裝置。

為達上述目的，依據本發明之一種移位暫存器具有複數級移位暫存模組串聯連接。至少其中一級移位暫存模組包含一拉高單元、一拉高控制單元、一拉低控制單元以及一拉低單元。拉高單元係與一拉高閘極節點以及一輸出節點電性連接，並依據一第一時脈訊號以及拉高閘極節點之電壓而作動。拉高控制單元係與拉高閘極節點與輸出節點電性連接，並依據一重置訊號與一耦合訊號而作動，拉高控制單元之一第一臨限電壓補償單元連接重置訊號與耦合訊號，並與拉高閘極節點電性連接。拉低控制單元與拉高控制單元電性連接，並依據重置訊號、耦合訊號以及一第二時脈訊號而作動。拉低單元與拉高單元電性連接，並經由一拉低閘極節點與拉低控制單元電性連接。

在一實施例中，第一臨限電壓補償單元包含一第一補償電晶體、一第一電晶體以及一第一補償電容。第一補償電晶體之一第一端、第一補償電容之一第一端以及第一電晶體之一第一端及一閘極端係經由一第一共通節點電性連接。第一補償電晶體之一閘極端連接重置訊號，第一補償電容之一第二端係連接耦合訊號。第一電晶體之一第二端係與拉高閘極節點電性連接。

在一實施例中，第一電晶體之第二端係經由拉高閘極節點與一第四電晶體電性連接。第四電晶體之一閘極端係與拉低閘極節點電性連接。第四電晶體之一第一端係與拉高閘極節點電性連接。

在一實施例中，拉高控制單元更包含一偏壓降低單元(bias reducing unit)，其係與輸出節點以及第一共通節點電性連接，並經由一節點與第四電晶體之一第二端電性連接。

在一實施例中，拉高單元包含一第五電晶體，第五電晶體之一閘極端係與拉高閘極節點電性連接，第五電晶體之一第一端係連接該第一時脈訊號，第五電晶體之一第二端係與輸出節點電性連接。

在一實施例中，重置訊號之高準位提前耦合訊號之高準位一相位差。

在一實施例中，拉低控制單元具有一第二臨限電壓補償單元，第二臨限電壓補償單元連接重置訊號與第二時脈訊號，並經由拉低閘極節點與拉低單元電性連接。

在一實施例中，第二臨限電壓補償單元包含一第二補償電晶體、一第三電晶體以及一第二補償電容。第二補償電晶體之一第一端、第二補償電容之一第一端以及第三電晶體之一第一端及一閘極端係經由一第二共通節點電性連接。第二補償電晶體之一閘極端連接重置訊號，第二補償電容之一第二端係連接第二時脈訊號。第三電晶體之一第二端係與拉低閘極節點電性連接。

在一實施例中，拉低單元包含一第六電晶體，第六電晶體之一閘極端係與拉低閘極節點電性連接，第六電晶體之一第一端係與輸出節點電性連接。

在一實施例中，移位暫存模組之一前二級移動暫存模組輸出之一拉高閘極節點之電壓係作為重置訊號。

在一實施例中，耦合訊號來自前一級移動暫存模組之一輸出節點。

為達上述目的，依據本發明之一種顯示裝置包含一顯示面板、一資料掃描驅動電路以及一掃描驅動電路。其中，掃描驅動電路具有上述之移位暫存器。

承上所述，在本發明之移位暫存器中，至少其中一級移位暫存模組之拉高控制單元包含一第一臨限電壓補償單元，其能針對與拉高單元連接之電晶體做一臨限電壓的補償，使其在某一特定操作期間傳送一不受臨限電壓影響之高準位(VGH)電壓至拉高單元。藉此，本發明可避免長時間操作造成電晶體臨界電壓值昇高而導致電晶體開關動作異常以及電路失效，進而提升而整體效能。

以下將參照相關圖式，說明依本發明較佳實施例之一種移位暫存器及顯示裝置，其中相同的元件將以相同的參照符號加以說明。

圖3A為本發明較佳實施例之一移位暫存器之其中一級移位暫存模組1的方塊示意圖，圖3B為該移位暫存模組1之一實施態樣的電路示意圖。

移位暫存模組1包含一拉高單元11、一拉高控制單元12、一拉低控制單元13以及一拉低單元14。

拉高單元11係與一拉高閘極節點X以及一輸出節點S(n+1)(n為≧0的整數)電性連接，並依據一第一時脈訊號CK2以及拉高閘極節點X之電壓而作動。

拉高控制單元12係與拉高閘極節點X與輸出節點S(n+1)電性連接，並依據一重置訊號RST以及一耦合訊號S(n)而作動。於此，耦合訊號S(n)係來自前一級移位暫存模組之一輸出節點S(n)；在其他實施例中，耦合訊號亦可來自系統仿照由輸出節點S(n)輸出之訊號。拉高控制單元12具有一第一臨限電壓補償單元121，第一臨限電壓補償單元121連接重置訊號RST以及耦合訊號，並與拉高閘極節點X電性連接。

拉低控制單元13係與拉高控制單元11電性連接，並依據重置訊號RST、耦合訊號以及一第二時脈訊號CK3而作動。

拉低單元14係與拉高單元11電性連接，並經由一拉低閘極節點Y與拉低控制單元13電性連接。

以下細說拉高單元11、拉高控制單元12、拉低控制單元13以及拉低單元14。

拉高單元11包含一第五電晶體T5，第五電晶體T5之一閘極端係與拉高閘極節點X電性連接，第五電晶體T5之一第一端係連接第一時脈訊號CK2，第五電晶體T5之一第二端係與輸出節點S(n+1)電性連接以輸出一驅動訊號，驅動訊號可例如作為顯示面板用之掃描訊號。

第一臨限電壓補償單元121包含一第一補償電晶體Tc1、一第一電晶體T1以及一第一補償電容Cvt1。第一補償電晶體Tc1之一第一端、第一補償電容Cvt1之一第一端以及第一電晶體T1之一第一端及其一閘極端係經由一第一共通節點a電性連接。第一補償電晶體Tc1之一閘極端連接重置訊號RST，第一補償電晶體Tc1之一第二端係連接一參考準位VREF。第一補償電容Cvt1之一第二端係連接耦合訊號S(n)。於此，第一補償電容Cvt1作為耦合電容之用。第一電晶體T1之一第二端係與拉高閘極節點X電性連接，並控制拉高單元11之閘極。

另外，第一電晶體T1之第二端係經由拉高閘極節點X與一第四電晶體T4電性連接。第四電晶體T4之一閘極端係與拉低閘極節點Y電性連接，第四電晶體之一第一端係與拉高閘極節點X電性連接，第四電晶體之一第二端係與一節點c連接。

另外，拉高控制單元12更包含一偏壓降低單元(bias reducing unit)122，其係與輸出節點S(n+1)以及第一共通節點a電性連接，並經由節點c與第四電晶體T4之一第二端電性連接。偏壓降低單元122包含電晶體Tr1、Tr2、Tr3。其中，電晶體Tr1、Tr3各自之閘、汲極互接形成一diode connection，並連接於輸出節點S(n+1)。電晶體Tr1之極與電晶體Tr2的汲極連接於節點c。電晶體Tr2的源極連接至一低準位VGL，其閘極連接於拉低閘極節點Y。電晶體Tr3的源極連接於第一共通節點a。偏壓降低單元122能在輸出節點S(n+1)輸出高準位訊號的操作期間(operation period)內，降低拉高閘極節點X之漏電流路徑上之節點電壓差而抑制漏電流，進而提升位移暫存器之效能；此優點以下會進一步說明。

拉低控制單元13具有一第二臨限電壓補償單元131。第二臨限電壓補償單元131連接重置訊號RST與第二時脈訊號CK3，並經由拉低閘極節點Y與拉低單元14電性連接。第二臨限電壓補償單元131包含一第二補償電晶體Tc2、一第三電晶體T3以及一第二補償電容Cvt2。第二補償電晶體Tc2之一第一端(汲極)、第二補償電容Cvt2之一第一端以及第三電晶體T3之一第一端(汲極)及其一閘極端係經由一第二共通節點b電性連接。於此，第二補償電容Cvt2係作為耦合電容之用。第二補償電晶體Tc2之一閘極端連接重置訊號RST，其一第二端(源極)係連接一參考準位VREF。第二補償電容Cvt2之一第二端係連接第二時脈訊號CK3。第三電晶體T3之一第二端(源極)係與拉低閘極節點Y電性連接，並控制拉低單元14之閘極及電晶體T4、Tr2。

拉低單元14包含一第六電晶體T6。第六電晶體T6之一閘極端係與拉低閘極節點Y電性連接，第六電晶體T6之一第一端(汲極)係與輸出節點S(n+1)電性連接，其一第二端(源極)係連接一低準位VGL。

另外，電晶體T2、T7之閘極分別受耦合訊號S(n)及輸出節點訊號S(n+1)控制。電晶體T8之閘極連接於第二共通節點b，其一第一端連接拉低閘極節點Y，其一第二端連接一參考準位VREF。在其他實施例中，電晶體T8可省略，其功能可由電晶體T3代替。電容C1之一第一端連接於拉高閘極節點X，其一第二端連接於輸出節點S(n+1)。電容C2之一第一端連接於拉低閘極節點Y，其一第二端連接於一低準位VGL。電容C1、C2均為儲存元件，除了可抑制漏電影響，亦能降低雜訊。在其他實施例中，電容C1可省略，而電容C2之第二端可連接於其他任意一直流(DC)電壓。

以上說明是以N-type電晶體為例，但只要準位作適當調整亦可適用於P-type電晶體。

圖4為圖3B之移位暫存模組1之訊號示意圖，其中，ts表示掃描線開啟時間，ta≧0表示時脈訊號CK2與CK3相鄰之間隔，t0表示重置訊號RST之高準位與耦合訊號S(n)之高準位之一間隔。於此，重置訊號RST之高準位提前耦合訊號S(n)之高準位一相位差t0，較佳者係相位差t0≧ts。圖5顯示圖4各訊號之準位及關係。其中，為使第一臨限電壓補償單元121可以重置一參考準位VREF，重置訊號RST之高準位需大於VREF準位。圖6為圖3B所示之移位暫存模組1在各操作期間內之各電晶體的開關表。圖7為圖3B所示之移位暫存模組1在各操作期間內之各節點的電位表。以下請參照圖3B至圖7以說明移位暫存模組1在各操作期間的作動情形。

操作期間Rst

重置訊號RST為一高準位且大於參考準位VREF之高準位，所以電晶體Tc1、Tc2、T1、T3、T8為開啟(ON)。第一共通節點a與第二共通節點b將被重置至一高準位VREF。拉低閘極節點Y之準位被重置至一準位VREF-Vt_{_T8} (Vt_{_T8} 為電晶體T8之臨界電壓值)，其值大於VGL+Vt_{_T6} (Vt_{_T6} 為電晶體T6之臨界電壓值)，所以電晶體T6為ON並輸出一低準位VGL至輸出節點S(n+1)。電晶體Tr2、T4亦為ON。拉高閘極節點X此時之電壓被重置至一準位介於VGL～VREF-Vt_{_T1} 。於設計上，通常會使拉高閘極節點X之準位於此期間儘可能為VGL，並使電晶體T5為OFF(可使電晶體Tr2、T4、T1具有一合適之電晶體寬長比來達成)。但如果節點X於此期間之準位使電晶體T5為ON，則時脈訊號CK2之訊號為VGL，故並不會與電晶體T6之輸出造成衝突。

操作期間A

重置訊號RST為低準位VGL，因此電晶體Tc1、Tc2為OFF。第二共通節點b仍為高準位VREF，所以電晶體T8為ON，並使拉低閘極節點Y之準位仍為VREF-Vt_{_T3} ，所以電晶體T6為ON，並輸出一低準位VGL至輸出節點S(n+1)。電晶體Tr2、T4亦為ON，拉高閘極節點X此時之電壓為一低準位VGL，所以電晶體T5為OFF。而第一共通節點a之電位將透過電晶體T1放電至準位為VGL+Vth_{_T1} (Vt_{_T1} 為電晶體T1之臨界電壓值)，且此時電晶體T1為OFF。

操作期間B

耦合訊號S(n)為一高準位VGH，使電晶體T2為ON並傳送一低準位VGL至節點Y，所以電晶體Tr2、T4、T6為OFF。節點a將藉由電容Cvt1被耦合(coupling)至VGH+Vth_{_T1} ，並透過電晶體T1傳送至節點X使其準位為VGH，使得電晶體T5為ON並傳送時脈訊號CK2之低準位VGL至輸出節點S(n+1)。而節點b之電位透過電晶體T3放電至準位為VGL+Vth_{_T3} (Vt_{_T3} 為電晶體T3之臨界電壓值)，且電晶體T3此時為OFF。因此電晶體T8為OFF。

操作期間C

第一時脈訊號CK2為一高準位VGH，節點X將被耦合至VGH*2-VGL，所以電晶體T5為ON並傳送高準位VGH至輸出節點S(n+1)。所以電晶體T7為ON並傳送至準位VGL至節點Y，以致電晶體T6、Tr2、T4為OFF。而電晶體Tr3、Tr1為ON並分別傳送VGH-Vt_{_Tr3} (Vt_{_Tr3} 為電晶體Tr3之臨界電壓值)及VGH-Vt_{_Tr1} (Vt_{_Tr1} 為電晶體Tr1之臨界電壓值)至節點a及c。節點b仍為VGL+Vth_{_T3} ，且使電晶體T8 OFF。

操作期間D

第二時脈訊號CK3為一高準位VGH，節點b之準位將被耦合至VGH+Vth_{_T3} 。所以電晶體T8為ON，節點Y之準位為VGH+Vth_{_T3} -Vth_{_T8} ,假設Vth_{_T3} =Vth_{_T8} ,則節點Y之準位為VGH。所以電晶體T6為ON並輸出一低準位VGL至輸出節點S(n+1)。且電晶體Tr2、T4亦為ON，節點X此時之電壓為一低準位VGL，使電晶體T5為OFF。此時節點a將放電至VGL+Vt_{_T1} 。

操作期間E

第二時脈訊號CK3為一低準位VGL，節點b之準位將被耦合至VGL+Vth_{_T3} ，使得電晶體T8為OFF，但節點Y之準位仍被電容C2保持於高準位VGH，所以電晶體T6為ON並輸出一低準位VGL至節點S(n+1)。由於節點Y之高準位VGH，電晶體Tr2、T4亦為ON，節點X此時之電壓為一低準位VGL，使得電晶體T5為OFF。此時節點a仍為VGL+Vt_{_T1} 。

由於電晶體T1、T3於操作期間都需導通一高準位(High)，故本實施例藉由第一臨限電壓補償單元121以及第二臨限電壓補償單元131能夠針對此電晶體T1、T3做一臨限電壓補償，使其能分別在操作期間B與D傳送一高準位(VGH)到拉高單元11及拉低單元14之閘極端而不受本身臨限電壓漂移的影響。在其他實施例中，補償單元121、131亦可僅針對電晶體T1與T3之其中之一、或是於拉高控制單元12、拉低控制單元13內選擇更多之電晶體並搭配一適當之時序對其進行補償，此端視控制單元內電晶體臨限電壓漂移之情況。本實施例之電路是以對電晶體T1及T3做臨限電壓補償為一較佳實施例。

另外，本實施例之偏壓降低單元122設置於拉高閘極節點X可能之漏電流路徑A、B上，如圖8所示。利用偏壓降低單元122可以於操作期間C時，降低節點X可能漏電路徑A、B上之節點電壓差(如節點X與節點c之電壓差以及節點X與節點a之電壓差)來抑制漏電流。在其他實施例中，偏壓降低單元122可以僅選擇路徑A或B其中一個做漏電流抑制，本實施例之電路是以對路徑A及B進行偏壓降低。

圖9為本發明較佳實施例之一種移位暫存器SR1的架構示意圖，其可例如應用於一掃描驅動電路。圖10為移位暫存器SR1之訊號示意圖。移位暫存器SR1包含複數級移位暫存模組串聯連接，至少其中一級移位暫存模組具有如移位暫存模組1之技術特徵。另外，其中一級移位暫存模組之一前二級移位暫存模組之一拉高閘極節點X之電壓係作為該級移位暫存模組之重置訊號RST。於此，第一級移位暫存模組之拉高閘極節點X之電壓係作為第三級移位暫存模組之重置訊號RST、第二級移位暫存模組之拉高閘極節點X之電壓係作為第四級移位暫存模組之重置訊號 RST，其餘以此類推。另外，第一級移位暫存模組係連接一重置訊號RST-1以作為其重置訊號RST，第二級移位暫存模組係連接一重置訊號RST-2以作為其重置訊號RST。另外，第一級移位暫存模組之輸出節點的訊號係作為第二級移位暫存模組之耦合訊號，其餘以此類推。第一級移位暫存模組係連接一掃描發起訊號VST作為其耦合訊號。

本實施例之移位暫存器可有多種變化態樣，以下舉例說明之。

圖11為本發明另一變化態樣之移位暫存器SR2的架構示意圖，圖12為移位暫存器SR2之訊號示意圖。於此，第一級與第二級移位暫存模組係連接同一重置訊號RST。

圖13為本發明另一變化態樣之移位暫存器SR3的架構示意圖，圖14為移位暫存器SR3之訊號示意圖。於此，所有的移位暫存模組係連接同一重置訊號RST。

圖15A為本發明另一變化態樣之一移位暫存器之其中一級移位暫存模組1a的方塊示意圖，圖15B為該移位暫存模組1a之一實施態樣的電路示意圖。與圖3A及圖3B所示之移位暫存模組1主要不同在於，移位暫存模組1a之拉低控制單元13不具有第二臨限電壓補償單元，而只有拉高控制單元12具有第一臨限電壓補償單元121。移位暫存模組1a之訊號可參照圖4，於此不再贅述。

圖16A所示之移位暫存模組1b及圖16B所示之移位暫存模組1c係分別為圖3A及圖15A所示之移位暫存模組之一變化態樣。與圖3A及圖15A所示之移位暫存模組主要不同在於，移位暫存模組1b、1c係連接一初始電晶體T_ini，其閘極連接一初始訊號INI，其一第一端連接拉低閘極節點Y，其一第二端連接一參考準位VREF2。初始訊號INI在面板啟動時並在其他控制訊號如VST、RST、CK1~CK4之前發起並傳送一參考位準VREF2至節點Y。參考準位VREF2可以使用任一直流電壓源或一交流電壓源，只要確認於此期間傳送之準位為一高準位VGH即可。其目的在使節點Y之電位為一高準位並輸出一低準位至節點S(n+1)。

如上所述之任一態樣之移位暫存器可應用於一顯示裝置，該顯示裝置包含一顯示面板、一資料掃描驅動電路以及一掃描驅動電路。其中，掃描驅動電路具有上述之移位暫存器。

綜上所述，在本發明之移位暫存器中，至少其中一級移位暫存模組之拉高控制單元包含一第一臨限電壓補償單元，其能針對與拉高單元連接之電晶體做一臨限電壓的補償，使其在某一特定操作期間傳送一不受臨限電壓影響之高準位(VGH)電壓至拉高單元。藉此，本發明可避免長時間操作造成電晶體臨界電壓值昇高以致電晶體開關動作異常及電路失效，進而提升而整體效能。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

1、1a、1b、1c．．．移位暫存模組

11．．．拉高單元

12．．．拉高控制單元

121．．．第一臨限電壓補償單元

122．．．偏壓降低單元

13．．．拉低控制單元

131．．．第二臨限電壓補償單元

14．．．拉低單元

a．．．第一共通節點

b．．．第二共通節點

c、X'、Y'．．．節點

CK2．．．第一時脈訊號

CK3．．．第二時脈訊號

C1、C2、Cvt1、Cvt2．．．電容

INI．．．初始訊號

RST、RST-1、RST-2．．．重置訊號

t0．．．相位差

T1'～T6'、T1～T8、Tc1、Tc2、Tr1～Tr3、T_ini．．．電晶體

S(n)．．．耦合訊號

S(n+1)．．．輸出節點

SR1、SR2、SR3．．．移位暫存器

VGH．．．高準位

VGL．．．低準位

VREF、VREF2．．．參考準位

VST．．．掃描發起訊號

X．．．拉高閘極節點

Y．．．拉低閘極節點

圖1A及圖1B分別是習知移位暫存器的電路及其訊號的示意圖；

圖2是電晶體元件於不同汲極-源極偏壓下之汲極-源極電流與閘極-源極偏壓的曲線圖；

圖3A為本發明較佳實施例之一移位暫存器之其中一級移位暫存模組的方塊示意圖；

圖3B為圖3A之移位暫存模組之一實施態樣的電路示意圖；

圖4為圖3B之移位暫存模組之訊號示意圖；

圖5顯示圖4各訊號之準位及關係；

圖6為圖3B所示之移位暫存模組在各操作期間內之各電晶體的開關表；

圖7為圖3B所示之移位暫存模組在各操作期間內之各節點的電位表；

圖8顯示圖3B所示之移位暫存模組可能之漏電流路徑A、B；

圖9為本發明較佳實施例之一種移位暫存器的架構示意圖；

圖10為圖9所示之移位暫存器之訊號示意圖；

圖11為本發明另一變化態樣之移位暫存器的架構示意圖；

圖12為圖11所示之移位暫存器之訊號示意圖；

圖13為本發明另一變化態樣之移位暫存器的架構示意圖；

圖14為圖13所示之移位暫存器之訊號示意圖；

圖15A為本發明另一變化態樣之一移位暫存器之其中一級移位暫存模組的方塊示意圖；

圖15B為圖15A所示之移位暫存模組之一實施態樣的電路示意圖；以及

圖16A所示之移位暫存模組及圖16B所示之移位暫存模組分別為圖3A及圖15A所示之移位暫存模組之一變化態樣。

1．．．移位暫存模組

11．．．拉高單元

12．．．拉高控制單元

121．．．第一臨限電壓補償單元

122．．．偏壓降低單元

13．．．拉低控制單元

131．．．第二臨限電壓補償單元

14．．．拉低單元

CK2．．．第一時脈訊號

CK3．．．第二時脈訊號

RST．．．重置訊號

S(n)．．．耦合訊號

S(n+1)．．．輸出節點

VGL．．．低準位

VREF．．．參考準位

X．．．拉高閘極節點

Y．．．拉低閘極節點

Claims (18)

1. 一種移位暫存器，具有複數級移位暫存模組串聯連接，至少其中一級該移位暫存模組包含：一拉高單元，係與一拉高閘極節點以及一輸出節點電性連接，並依據一第一時脈訊號以及該拉高閘極節點之電壓而作動；一拉高控制單元，係與該拉高閘極節點與該輸出節點電性連接，並依據一重置訊號以及一耦合訊號而作動，該拉高控制單元具有一第一臨限電壓補償單元，該第一臨限電壓補償單元連接該重置訊號以及該耦合訊號，並與該拉高閘極節點電性連接；一拉低控制單元，係與該拉高控制單元電性連接，並依據該重置訊號、該耦合訊號以及一第二時脈訊號而作動；以及一拉低單元，係與該拉高單元電性連接，並經由一拉低閘極節點與該拉低控制單元電性連接，其中該第一臨限電壓補償單元包含一第一補償電晶體、一第一電晶體以及一第一補償電容，該第一補償電晶體之一第一端、該第一補償電容之一第一端以及該第一電晶體之一第一端及一閘極端係經由一第一共通節點電性連接，該第一補償電晶體之一閘極端連接該重置訊號，該第一補償電容之一第二端係連接該耦合訊號，該第一電晶體之一第二端係與該拉高閘極節點電性連接。
2. 如申請專利範圍第1項所述之移位暫存器，其中該第一電晶體之該第二端係經由該拉高閘極節點與一第四電晶體電性連接，該第四電晶體之一閘極端係與該拉低閘極節點電性連接，該第四電晶體之一第一端係與該拉高閘極節點電性連接。
3. 如申請專利範圍第2項所述之移位暫存器，其中該拉高控制單元更包含一偏壓降低單元，其係與該輸出節點以及該第一共通節點電性連接，並經由一節點與該第四電晶體之一第二端電性連接。
4. 如申請專利範圍第1項所述之移位暫存器，其中該拉高單元包含一第五電晶體，該第五電晶體之一閘極端係與該拉高閘極節點電性連接，該第五電晶體之一第一端係連接該第一時脈訊號，該第五電晶體之一第二端係與該輸出節點電性連接。
5. 如申請專利範圍第1項所述之移位暫存器，其中該拉低控制單元具有一第二臨限電壓補償單元，該第二臨限電壓補償單元連接該重置訊號與該第二時脈訊號，並經由該拉低閘極節點與該拉低單元電性連接。
6. 如申請專利範圍第5項所述之移位暫存器，其中該第二臨限電壓補償單元包含一第二補償電晶體、一第三電晶體以及一第二補償電容，該第二補償電晶體之一第一端、該第二補償電容之一第一端以及該第三電晶體之一第一端及一閘極端係經由一第二共通節點電性連接，該第二補償電晶體之一閘極端連接該重置訊 號，該第二補償電容之一第二端係連接該第二時脈訊號，該第三電晶體之一第二端係與該拉低閘極節點電性連接。
7. 如申請專利範圍第1項所述之移位暫存器，其中該拉低單元包含一第六電晶體，該第六電晶體之一閘極端係與該拉低閘極節點電性連接，該第六電晶體之一第一端係與該輸出節點電性連接。
8. 如申請專利範圍第1項所述之移位暫存器，其中該重置訊號之高準位提前該耦合訊號之高準位一相位差。
9. 如申請專利範圍第1項所述之移位暫存器，其中該移位暫存模組之一前二級移位暫存模組之一拉高閘極節點之電壓係作為該重置訊號。
10. 如申請專利範圍第1項所述之移位暫存器，其中該耦合訊號來自前一級該移位暫存模組之一輸出節點。
11. 一種顯示裝置，包含：一顯示面板；一資料掃描驅動電路；以及一掃描驅動電路具有至少一移位暫存器，其中該移位暫存器具有複數級移位暫存模組串聯連接，至少其中一級移位暫存模組包含：一拉高單元，係與一拉高閘極節點以及一輸出節點電性連接，並依據一第一時脈訊號以及該拉高閘極節點之電壓而作動；一拉高控制單元，係與該拉高閘極節點與該輸出節 點電性連接，並依據一重置訊號以及一耦合訊號而作動，該拉高控制單元具有一第一臨限電壓補償單元，該第一臨限電壓補償單元連接該重置訊號以及該耦合訊號，並與該拉高閘極節點電性連接；一拉低控制單元，係與該拉高控制單元電性連接，並依據該重置訊號、該耦合訊號以及一第二時脈訊號而作動；以及一拉低單元，係與該拉高單元電性連接，並經由一拉低閘極節點與該拉低控制單元電性連接，其中該移位暫存器之該第一臨限電壓補償單元包含一第一補償電晶體、一第一電晶體以及一第一補償電容，該第一補償電晶體之一第一端、該第一補償電容之一第一端以及該第一電晶體之一第一端及一閘極端係經由一第一共通節點電性連接，該第一補償電晶體之一閘極端連接該重置訊號，該第一補償電容之一第二端係連接該耦合訊號，該第一電晶體之一第二端係與該拉高閘極節點電性連接。
12. 如申請專利範圍第11項所述之顯示裝置，其中該移位暫存器之該第一電晶體之該第二端係經由該拉高閘極節點與一第四電晶體電性連接，該第四電晶體之一閘極端係與該拉低閘極節點電性連接，該第四電晶體之一第一端係與該拉高閘極節點電性連接。
13. 如申請專利範圍第12項所述之顯示裝置，其中該移位暫存器之該拉高控制單元更包含一偏壓降低單 元，其係與該輸出節點以及該第一共通節點電性連接，並經由一節點與該第四電晶體之一第二端電性連接。
14. 如申請專利範圍第10項所述之顯示裝置，其中該移位暫存器之該拉高單元包含一第五電晶體，該第五電晶體之一閘極端係與該拉高閘極節點電性連接，該第五電晶體之一第一端係連接該第一時脈訊號，該第五電晶體之一第二端係與該輸出節點電性連接。
15. 如申請專利範圍第10項所述之顯示裝置，其中該移位暫存器之該拉低控制單元具有一第二臨限電壓補償單元，該第二臨限電壓補償單元連接該重置訊號與該第二時脈訊號，並經由該拉低閘極節點與該拉低單元電性連接。
16. 如申請專利範圍第15項所述之顯示裝置，其中該移位暫存器之該第二臨限電壓補償單元包含一第二補償電晶體、一第三電晶體以及一第二補償電容，該第二補償電晶體之一第一端、該第二補償電容之一第一端以及該第三電晶體之一第一端及一閘極端係經由一第二共通節點電性連接，該第二補償電晶體之一閘極端連接該重置訊號，該第二補償電容之一第二端係連接該第二時脈訊號，該第三電晶體之一第二端係與該拉低閘極節點電性連接。
17. 如申請專利範圍第10項所述之顯示裝置，其中該移位暫存器之該拉低單元包含一第六電晶體，該第六電 晶體之一閘極端係與該拉低閘極節點電性連接，該第六電晶體之一第一端係與該輸出節點電性連接。
18. 如申請專利範圍第10項所述之顯示裝置，其中該移位暫存器之該移位暫存模組之一前二級移位暫存模組之一拉高閘極節點之電壓係作為該重置訊號。